JP4441398B2 - 1サイクルまたはnサイクルの歩進を使用してシステム・オン・チップをデバッグするためのシステムと方法 - Google Patents
1サイクルまたはnサイクルの歩進を使用してシステム・オン・チップをデバッグするためのシステムと方法 Download PDFInfo
- Publication number
- JP4441398B2 JP4441398B2 JP2004372440A JP2004372440A JP4441398B2 JP 4441398 B2 JP4441398 B2 JP 4441398B2 JP 2004372440 A JP2004372440 A JP 2004372440A JP 2004372440 A JP2004372440 A JP 2004372440A JP 4441398 B2 JP4441398 B2 JP 4441398B2
- Authority
- JP
- Japan
- Prior art keywords
- soc
- circuit
- scan chain
- debug
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 34
- 230000001960 triggered effect Effects 0.000 claims description 2
- 241000287463 Phalacrocorax Species 0.000 claims 3
- 238000012544 monitoring process Methods 0.000 claims 1
- 238000003672 processing method Methods 0.000 claims 1
- 230000026676 system process Effects 0.000 claims 1
- 238000012545 processing Methods 0.000 description 15
- 238000013461 design Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000012360 testing method Methods 0.000 description 5
- 230000003993 interaction Effects 0.000 description 4
- 230000006399 behavior Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 238000011068 loading method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000012938 design process Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 238000011112 process operation Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012806 monitoring device Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3632—Software debugging of specific synchronisation aspects
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31705—Debugging aspects, e.g. using test circuits for debugging, using dedicated debugging test circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
本発明の様々な実施形態がここで添付の図面と関連させて詳細に説明されるであろう。
Claims (20)
- システム・オン・チップ(SoC)をデバッグするための方法であって、前記SoCが複数の機能ブロックを含み、前記機能ブロックの各々が、対応するクロック制御ユニットによって制御される対応するブロック・クロック信号を受信するよう接続され、前記方法は、
前記SoC上で生じる事象を第1の制御器がモニタする工程と、
前記SoC上で生じる特定の事象の発生を前記第1の制御器が識別する工程と、
前記クロック制御ユニットの各々にデバッグ・トリガ信号を第2の制御器が供給する工程と、
前記ブロック・クロック信号を前記クロック制御ユニットが中断する工程と、
前記SoCの状態をデバッグシステムが判定する工程と、
ユーザが前記SoCをデバッグすることができるよう、前記状態を前記デバッグシステムが処理する工程とを含む方法。 - 特定の事象が、機能ブロック内で生じる命令である、請求項1に記載の方法。
- 前記SoCの内部状態を観察することが可能であることをユーザに示すデバッグ準備完了信号を第3の制御器が発生する工程をさらに含む、請求項2に記載の方法。
- 前記機能ブロックのうちの少なくとも1つが少なくとも1つのスキャン・チェーンを含み、前記判定する工程が、
前記少なくとも1つのスキャン・チェーンから選択を行う工程を含み、選択された前記スキャン・チェーンが少なくとも1つのレジスタ素子を含み、さらに、
前記選択されたスキャン・チェーン内の少なくとも1つのレジスタの各々をスキャン・モードに必要とされる内容に構成する工程と、
前記選択されたスキャン・チェーンを制御するためのスキャン・クロック信号を与える工程と、
前記選択されたスキャン・チェーン内の前記少なくとも1つのレジスタ素子の内容を移し出す工程とを含む、請求項3に記載の方法。 - 前記デバッグシステムによってトリガをかけられるデバッグ・クリア信号を前記第2の制御器が識別する工程と、
前記ブロック・クロック信号の動作を前記クロック制御ユニットが復帰させる工程とをさらに含む、請求項1に記載の方法。 - 単一の歩進の実行を前記SoCが行う工程と、
前記SoCの状態を前記デバッグシステムが再度判定する工程とをさらに含む、請求項1に記載の方法。 - nサイクル進歩(nは正の整数)の実行を前記SoCが行う工程と、
前記nサイクル歩進のうちの1つまたは複数の実行の後に、前記SoCの状態を前記デバッグシステムが再度判定する工程とをさらに含む、請求項1に記載の方法。 - 前記機能ブロックのうちの少なくとも1つが少なくとも1つのスキャン・チェーンを含み、前記判定する工程が、
前記少なくとも1つのスキャン・チェーンから選択を行う工程を含み、選択された前記スキャン・チェーンは少なくとも1つのレジスタ素子を含み、さらに、
前記選択されたスキャン・チェーン内の少なくとも1つのレジスタ素子の各々をスキャン・モードに必要とされる内容に構成する工程と、
前記選択されたスキャン・チェーンを制御するためのスキャン・クロック信号を与える工程と、
前記選択されたスキャン・チェーン内の前記少なくとも1つのレジスタ素子の内容を移し出す工程とを含む、請求項7に記載の方法。 - 追加的な特定の事象の発生を前記第1の制御器が識別する工程と、
前記特定の事象と前記追加的な特定の事象とに関して所定の条件が満たされるときにのみ、前記追加的な特定の事象に対して、前記供給する工程、前記中断する工程、前記判定する工程、および前記処理する工程を繰り返す工程とをさらに含む、請求項1に記載の方法。 - 1つの機能ブロックのみのnサイクル進歩(nは正の整数)の実行を前記SoCが行う工程と、
前記nサイクル歩進のうちの1つまたは複数の実行の後に、前記SoCの状態を前記デバッグシステムが再度判定する工程とをさらに含む、請求項1に記載の方法。 - システム・オン・チップ(SoC)をデバッグするための装置であって、前記SoCが複数の機能ブロックを含み、前記機能ブロックの各々が、対応するクロック制御ユニットによって制御される対応するブロック・クロック信号を受信するよう接続され、前記装置は、
前記SoC上で生じる特定の事象を識別する第1の制御器と、
前記クロック制御ユニットの各々にデバッグ・トリガ信号を供給する第2の制御器と、
前記デバッグ・トリガ信号の存在を検出すると各々のブロック・クロック信号を中断させる第3の制御器と、
前記SoCの状態を出力する回路とを含み、
前記状態を使用して前記SoCをデバッグする、装置。 - 特定の事象が、機能ブロック内で生じる命令である、請求項11に記載の装置。
- 前記SoCの内部状態を観察することが可能であることをユーザに示すデバッグ準備完了信号を発生する回路をさらに含む、請求項12に記載の装置。
- 前記機能ブロックのうちの少なくとも1つが少なくとも1つのスキャン・チェーンを含み、状態を出力する前記回路が、
前記少なくとも1つのスキャン・チェーンから選択を行う回路を含み、選択された前記スキャン・チェーンが少なくとも1つのレジスタ素子を含み、さらに、
前記選択されたスキャン・チェーン内の少なくとも1つのレジスタ素子の各々をスキャン・モードに必要とされる内容に構成する回路と、
前記選択されたスキャン・チェーンを制御するためのスキャン・クロック信号を供給する回路と、
前記選択されたスキャン・チェーン内の前記少なくとも1つのレジスタ素子の内容を移し出す回路とを含む、請求項13に記載の装置。 - デバッグシステムによってトリガをかけられるデバッグ・クリア信号を識別する回路と、
各々のブロック・クロック信号の動作を復帰させる回路とをさらに含む、請求項11に記載の装置。 - 前記SoCの単一の歩進の実行を行う回路をさらに含む、請求項11に記載の装置。
- 前記装置は、前記SoCのnサイクル進歩(nは正の整数)の実行を行う回路をさらに含み、
状態を出力する前記回路が、前記nサイクル歩進のうちの1つまたは複数の実行の後に、前記SoCの状態を再度出力する回路を含む、請求項11に記載の装置。 - 前記機能ブロックのうちの少なくとも1つが少なくとも1つのスキャン・チェーンを含み、状態を出力する前記回路がさらに、
前記少なくとも1つのスキャン・チェーンから選択を行う回路を含み、選択された前記スキャン・チェーンが少なくとも1つのレジスタ素子を含み、さらに、
前記選択されたスキャン・チェーン内の少なくとも1つのレジスタ素子の各々をスキャン・モードに必要とされる内容に構成する回路と、
前記選択されたスキャン・チェーンを制御するためのスキャン・クロック信号を供給する回路と、
前記選択されたスキャン・チェーン内の前記少なくとも1つのレジスタ素子の内容を移し出す回路とを含む、請求項17に記載の装置。 - 前記第1の制御器は、前記SoC上で生じる追加的な特定の事象を識別し、そして、
前記特定の事象と前記追加的な特定の事象とに関して所定の条件が満たされるときにのみ、前記第2の制御器、前記第3の制御器、および状態を出力する前記回路の各々の動作が前記追加的な特定の事象について生じる、請求項11に記載の装置。 - 前記装置は、1つの機能ブロックのみのnサイクル歩進(nは正の整数)の実行を行う回路をさらに含み、
状態を出力する前記回路が、前記nサイクル歩進のうちの1つまたは複数の実行の後に、前記SoCの状態を再度出力する回路を含む、請求項11に記載の装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/748,068 US7055117B2 (en) | 2003-12-29 | 2003-12-29 | System and method for debugging system-on-chips using single or n-cycle stepping |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005196774A JP2005196774A (ja) | 2005-07-21 |
JP4441398B2 true JP4441398B2 (ja) | 2010-03-31 |
Family
ID=34104871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004372440A Expired - Fee Related JP4441398B2 (ja) | 2003-12-29 | 2004-12-24 | 1サイクルまたはnサイクルの歩進を使用してシステム・オン・チップをデバッグするためのシステムと方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7055117B2 (ja) |
JP (1) | JP4441398B2 (ja) |
GB (1) | GB2409741B (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6904576B2 (en) * | 2002-08-09 | 2005-06-07 | Synplicity, Inc. | Method and system for debugging using replicated logic |
US7398445B2 (en) * | 2002-08-09 | 2008-07-08 | Synplicity, Inc. | Method and system for debug and test using replicated logic |
US7213216B2 (en) * | 2002-08-09 | 2007-05-01 | Synplicity, Inc. | Method and system for debugging using replicated logic and trigger logic |
US20060161818A1 (en) * | 2005-01-14 | 2006-07-20 | Ivo Tousek | On-chip hardware debug support units utilizing multiple asynchronous clocks |
US7493434B1 (en) * | 2005-05-25 | 2009-02-17 | Dafca, Inc. | Determining the value of internal signals in a malfunctioning integrated circuit |
CN100390752C (zh) * | 2005-07-29 | 2008-05-28 | 中国科学院计算技术研究所 | 一种单步执行在片调试功能的方法及装置 |
US7627771B2 (en) * | 2005-10-04 | 2009-12-01 | International Business Machines Corporation | Clock control hierarchy for integrated microprocessors and systems-on-a-chip |
EP2080078A4 (en) * | 2006-07-18 | 2011-05-25 | Agere Systems Inc | SYSTEMS AND METHOD FOR MODULAR POWER MANAGEMENT |
US7739533B2 (en) * | 2006-09-22 | 2010-06-15 | Agere Systems Inc. | Systems and methods for operational power management |
JP5067111B2 (ja) * | 2007-10-18 | 2012-11-07 | 富士通セミコンダクター株式会社 | 半導体集積回路及びデバッグモード決定方法 |
US7949986B2 (en) * | 2008-06-23 | 2011-05-24 | Lsi Corporation | Method for estimation of trace information bandwidth requirements |
US20100235803A1 (en) * | 2009-03-16 | 2010-09-16 | Lara Gramark | Method and Apparatus for Automatically Connecting Component Interfaces in a Model Description |
US8275977B2 (en) * | 2009-04-08 | 2012-09-25 | Freescale Semiconductor, Inc. | Debug signaling in a multiple processor data processing system |
US8239700B2 (en) * | 2009-04-17 | 2012-08-07 | Lsi Corporation | Systems and methods for power dissipation control in a semiconductor device |
US20100268917A1 (en) * | 2009-04-17 | 2010-10-21 | Lsi Corporation | Systems and Methods for Ramped Power State Control in a Semiconductor Device |
US20100269074A1 (en) * | 2009-04-17 | 2010-10-21 | Lsi Corporation | Predictive Power Management Semiconductor Design Tool and Methods for Using Such |
US8627155B1 (en) * | 2010-03-09 | 2014-01-07 | Marvell International Ltd. | Integrated circuit testing with clock manipulation and auto-step features |
US8161328B1 (en) * | 2010-05-27 | 2012-04-17 | Western Digital Technologies, Inc. | Debugger interface |
US9213392B2 (en) | 2011-09-08 | 2015-12-15 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Systems and methods for governing power usage in an iterative decoding system |
US8640007B1 (en) | 2011-09-29 | 2014-01-28 | Western Digital Technologies, Inc. | Method and apparatus for transmitting diagnostic data for a storage device |
US8856575B2 (en) | 2011-10-28 | 2014-10-07 | Lsi Corporation | Systems and methods for power measurement in a data processing system |
US8839009B2 (en) | 2011-12-29 | 2014-09-16 | Lsi Corporation | Systems and methods for decimation based over-current control |
US8972761B2 (en) | 2012-02-01 | 2015-03-03 | Lsi Corporation | Systems and methods for idle clock insertion based power control |
US9128717B2 (en) | 2012-03-02 | 2015-09-08 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Data processing system with thermal control |
US8738979B2 (en) | 2012-03-30 | 2014-05-27 | Lsi Corporation | Methods and structure for correlation of test signals routed using different signaling pathways |
US8775888B2 (en) | 2012-03-30 | 2014-07-08 | Lsi Corporation | Methods and structure for correlating multiple test outputs of an integrated circuit acquired during separate instances of an event |
US8799715B2 (en) * | 2012-06-26 | 2014-08-05 | Apple Inc. | System on a chip (SOC) debug controllability |
US9201448B2 (en) * | 2012-06-28 | 2015-12-01 | Intel Corporation | Observing embedded signals of varying clock domains by fowarding signals within a system on a chip concurrently with a logic module clock signal |
US9612279B2 (en) * | 2013-02-26 | 2017-04-04 | Infineon Technologies Ag | System and method for determining operational robustness of a system on a chip |
JP6769490B2 (ja) * | 2016-10-05 | 2020-10-14 | 富士電機株式会社 | 集積回路装置 |
US10062454B1 (en) * | 2016-12-07 | 2018-08-28 | Xilinx, Inc. | Configurable system and method for debugging a circuit |
CN111984521B (zh) * | 2019-05-23 | 2022-11-29 | 核工业理化工程研究院 | 一种无需jtag介入的板级调试方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5675729A (en) * | 1993-10-22 | 1997-10-07 | Sun Microsystems, Inc. | Method and apparatus for performing on-chip measurement on a component |
US5678003A (en) * | 1995-10-20 | 1997-10-14 | International Business Machines Corporation | Method and system for providing a restartable stop in a multiprocessor system |
US5812562A (en) * | 1996-11-15 | 1998-09-22 | Samsung Electronics Company, Ltd. | Low cost emulation scheme implemented via clock control using JTAG controller in a scan environment |
US6385742B1 (en) * | 1998-03-06 | 2002-05-07 | Lsi Logic Corporation | Microprocessor debugging mechanism employing scan interface |
GB2337834B (en) | 1998-03-06 | 2003-02-12 | Lsi Logic Corp | Microprocessor debugging |
US6249893B1 (en) * | 1998-10-30 | 2001-06-19 | Advantest Corp. | Method and structure for testing embedded cores based system-on-a-chip |
US6519711B1 (en) * | 1999-09-29 | 2003-02-11 | Agere Systems, Inc. | Method and apparatus for controlling a clocked circuit having a register for storing a bit received from an input terminal and an output terminal connected to clock terminal of the clocked circuit |
US6484280B1 (en) * | 1999-09-30 | 2002-11-19 | Agilent Technologies Inc. | Scan path test support |
US6947884B2 (en) * | 2000-03-02 | 2005-09-20 | Texas Instruments Incorporated | Scan interface with TDM feature for permitting signal overlay |
US7191373B2 (en) * | 2001-03-01 | 2007-03-13 | Syntest Technologies, Inc. | Method and apparatus for diagnosing failures in an integrated circuit using design-for-debug (DFD) techniques |
EP1472551B1 (en) | 2002-01-28 | 2005-11-09 | Koninklijke Philips Electronics N.V. | Testing of circuit with plural clock domains |
-
2003
- 2003-12-29 US US10/748,068 patent/US7055117B2/en not_active Expired - Fee Related
-
2004
- 2004-12-20 GB GB0427846A patent/GB2409741B/en not_active Expired - Fee Related
- 2004-12-24 JP JP2004372440A patent/JP4441398B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20050149892A1 (en) | 2005-07-07 |
US7055117B2 (en) | 2006-05-30 |
GB2409741B (en) | 2007-02-21 |
JP2005196774A (ja) | 2005-07-21 |
GB0427846D0 (en) | 2005-01-19 |
GB2409741A (en) | 2005-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4441398B2 (ja) | 1サイクルまたはnサイクルの歩進を使用してシステム・オン・チップをデバッグするためのシステムと方法 | |
US7219265B2 (en) | System and method for debugging system-on-chips | |
RU2579814C2 (ru) | Интегральная схема с программируемым логическим анализатором с расширенными возможностями анализа и отладки и способ | |
US7665002B1 (en) | Multi-core integrated circuit with shared debug port | |
US7392431B2 (en) | Emulation system with peripherals recording emulation frame when stop generated | |
US6385742B1 (en) | Microprocessor debugging mechanism employing scan interface | |
US8799713B2 (en) | Interruptible non-destructive run-time built-in self-test for field testing | |
US7536605B2 (en) | Injection of software faults into an operational system | |
US9037911B2 (en) | Debug state machines and methods of their operation | |
US10331531B2 (en) | Self-testing in a processor core | |
KR20150008447A (ko) | 인터럽트 상태에 기초한 구성 가능한 브레이크포인트를 갖는 디바이스 | |
US8762779B2 (en) | Multi-core processor with external instruction execution rate heartbeat | |
Schubert et al. | Functional verification of the IBM POWER7 microprocessor and POWER7 multiprocessor systems | |
US6647511B1 (en) | Reconfigurable datapath for processor debug functions | |
US20090204384A1 (en) | Debugging device, debugging method and hardware emulator | |
Dusanapudi et al. | Debugging post-silicon fails in the IBM POWER8 bring-up lab | |
JP3953243B2 (ja) | システム分析のためにバス・アービトレーション制御を使用する同期方法及び装置 | |
Park et al. | Post-silicon bug localization for processors using IFRA | |
JP2013242746A (ja) | 故障検出システムと方法並びに半導体装置 | |
CN101403989B (zh) | 半导体集成电路 | |
KR20220130667A (ko) | 마이크로 전자회로 테스트용 처리 경로의 여기를 구성하기 위한 방법, 장치 및 컴퓨터 프로그램 제품 | |
Sari et al. | A flexible fault injection platform for the analysis of the symptoms of soft errors in FPGA soft processors | |
De Carvalho et al. | Increasing the fault coverage of processor devices during the operational phase functional test | |
US7404120B1 (en) | Verification of event handling | |
JP2006171810A (ja) | デバッグ制御システム及びその制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071221 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090722 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090826 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091125 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091216 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100108 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |