JP4431208B2

JP4431208B2 - Isolator and modem device using the same

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Publication number: JP4431208B2
Application number: JP04962799A
Authority: JP
Inventors: 正剛行武; 康行小嶋; 峰弘根本; 貴之岩崎; 信康金川; 優次網代; 篤雄渡辺; 貴之大内; 且洋古川; 千代士鎌田; 真一郎三谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-02-27
Filing date: 1999-02-26
Publication date: 2010-03-10
Anticipated expiration: 2019-02-26
Also published as: JPH11317445A

Description

【０００１】
【発明の属する技術分野】
本発明は、回路間等の電気的絶縁分離に用いられるアイソレータ、並びにそれが応用されるモデム装置に関する。
【０００２】
【従来の技術】
通信分野では、公共性の高いネットワーク設備の保護と端末の保護のために、ネットワークと端末の境界（以下、回線インターフェイスと称す）に高い絶縁性を要求しており、従来から絶縁性の高い通信用の小型トランスが使われてきた。
しかし、パーソナル端末の普及発展に伴いポータブル端末用として更なる小型化及び軽量化が要求されており、トランスに使用する材料や構造の改良では小型化の要求に十分答えられない問題が出てきて、アイソレータの応用が検討されている。
【０００３】
また、計測，医療などの用途では、センサと信号処理回路など、信号検出部分と信号処理部分とに絶縁を要する場合があり、アイソレータは、このような場合に、絶縁分離手段として知られている。
【０００４】
これらは、信号電圧が１００ｍＶ程度であるのに対して、商用電源が接触する場合も想定しているのでコモンモード雑音電圧は１００Ｖあるいはそれ以上の電圧が加わる場合がある。これらの点からアイソレータと回線インターフェイスは、高耐圧，小型化，低価格化という観点で共通的な課題がある。
【０００５】
アイソレータは、絶縁トランスの機能そのものでもあるが、信号伝達時に雑音の混入する問題があり、例えば、商用電源からの大きなコモンモード雑音電圧が加わると小信号伝送用のトランスでは信号伝送の用をなさない場合があり、専用のパルストランスを用いたトランス型アイソレータが使われている。また、絶縁トランスを用いたアイソレータは、一般にその実装形態が大きくなり、また、高価になりがちである。
【０００６】
これを改善するために、発光素子と受光素子を組み合わせた光カプラを用いた絶縁増幅器が考案された。しかし、光カプラ型絶縁増幅器は、温度などで特性が変化しやすく、高精度化のために、発光受光ダイオードの数や配置，回路等の改善が提案されているが、高価である。また、ユーザーからは、更に小型化の要求があるが、特に、モノリシック半導体化しようとすると、シリコン半導体プロセス以外に発光，受光用の他の物質の半導体プロセスが必要で、何種類もの製造プロセスを使用することにより著しく高価になることが予想され現実的には実現できない。
【０００７】
小型化，高信頼化，低価格化の目的で、容量性アイソレータが開発されている。絶縁バリヤを構成する個別部品としての高耐圧のキャパシタ技術は電力用あるいはサージ保護用セラミックキャパシタが知られており、これを用いた信号伝送用の回路ブロックは容量性絶縁アンプまたは容量性アイソレータと呼ばれ、
１９７０年代から使われている。
【０００８】
容量性絶縁バリヤを通じて信号を伝送する際の伝送方式には、主にＰＷＭ方式（パルス幅変調方式あるいはデューティ制御方式と呼ばれる）が使われるが、ＰＷＭ技術は、この容量性アイソレータに使われる以前に、絶縁トランスや光カプラを用いた絶縁バリヤの構成技術として知られている。
【０００９】
容量性アイソレータでは、さらに、小型化，低価格化，高信頼化を目的として、セラミック基板上に形成した小容量キャパシタの絶縁バリヤとフローティングコンパレータを用いて、デューティサイクル変調方式の絶縁増幅器が提案されている。また、さらに小型化するために容量値を下げる提案があり、約１ないし３ｐＦと小さい絶縁バリヤを用いて伝達波形を微分波形とし、微分波形からＦＭ（周波数変調）やＰＷＭ変調波形を再生してから、復調する絶縁増幅器の技術が提案されている。
【００１０】
モデム等の回線インターフェイス応用では、USP4,757,528［Thermally coupled Information transmission across electrical Isolation boundaries.］(以下５２８特許と称す)及びISSCC86 conference record THPM14.3（以下“発表”と称す）で、Scott L. Falater (Harris Semiconductor）らは、容量性絶縁バリヤを用いたモノリシック半導体化のアイディアについて開示している。
【００１１】
また、モノリシック化ではないが、特開平7−307708 号公報では、３つの容量性絶縁バリヤとこれを用いたデジタルＰＷＭ信号伝送のモデム応用回路方式が提案されている。
【００１２】
今後、これらの回路は、さらに、小型化，低価格化の要求があり、この観点で、これら従来技術を検討すると以下のような課題と問題点がある。
【００１３】
５２８特許以前の技術は、高耐圧性能を有する絶縁バリヤと、入力信号を受けてＰＷＭ波形を作成する入力回路と、ＰＷＭ波形を再生し復調する出力回路とは別部品であり、これらを組み合わせて実装し、１つのアイソレータとして構成している。例えば、セラミック基板上に容量性絶縁バリヤを構成し、同一パッケージ上に、２つ以上の半導体チップを実装して、アイソレータを構成している。つまり、多くの部品を使用した構成になっている。
【００１４】
また、５２８特許及び発表では、モノリシック半導体で応用回路である回線インターフェイスを構成するアイデアとして、原理となる回路模式図と説明によって容量性絶縁バリヤとＰＷＭ伝送方式を用いることが示されている。また製法は、モノリシック半導体上にＤＩ（誘電体分離）プロセスによる容量性絶縁バリヤとＰＷＭ回路からなるアイソレータを形成し、このアイソレータを組み合わせて、音声帯域の信号を伝送するとしている。しかし、開示されているのは熱パルスによる絶縁スイッチの制御に関する技術であり、モノリシック半導体基板上に、どのような構造の絶縁バリヤや回路を、どのような方法によって構成するのか、その結果どのように動作して、どのような効果を示すのかは開示されていない。
さらに、特開平7−307708 号公報では、従来１つの伝送パスに２つの絶縁バリヤが使われてきたのに対して、３つの容量性絶縁バリヤで３つの信号を伝送する回路構成が示されているが、どのように動作させて信号伝送するのかは示されていない。もちろん、これらの回路を絶縁バリヤを含めてモノリシック化する提案はない。
【００１５】
【発明が解決しようとする課題】
ユーザーは、通信システム，モデム装置等の更なる小型化と低価格を要求している。この実現のためには実装形態が大きく、また、部品点数も多い、従来のトランス及びホトカプラに置き代わるアイソレータ機能の小型化が必要である。このことから、アイソレータ機能のモノリシック化を進めることが必要不可欠だと考えられる。しかしながら、以上のような従来の技術は、モノリシックＩＣ化アイソレータ，モノリシックＩＣ化応用回路、及び、モノリシックＩＣ化回線インターフェイス回路を実現するに当たって、容量性絶縁バリヤ，容量性絶縁バリヤを用いるための回路、それらの配置，配置した回路間の絶縁方法などを、半導体基板の上に、どのように構成して、どのように動作させるのかの技術については、開示されていない。従って、モノリシックＩＣ化する際にどのようにして絶縁耐圧を実現するのか、また半導体上に作成した高耐圧容量の特性もまったく知られていない。
【００１６】
本発明の目的は、通信機器、特にモデム装置におけるアイソレータ機能の小型化を実現する手段を提供することにある。
【００１７】
本発明の他の目的は、モノリシックの絶縁バリヤ、及び、該絶縁バリヤを用いたアイソレータＩＣ、及びこれを用いた応用回路ＩＣ，回線インターフェイス回路ＩＣ、または、アナログ信号とデジタル信号のインターフェイス回路または変換回路を含むアナログフロントエンド（ＡＦＥ）を実現することにある。
【００１８】
本発明のさらに他の目的は、半導体基板上に容量性絶縁バリヤを構成する技術を提供することにある。
【００１９】
本発明のさらに他の目的は、半導体基板上に容量性絶縁バリヤを用いたアイソレータを構成する技術を提供するにある。
【００２０】
本発明のさらに他の目的は、半導体基板上に該アイソレータを複数用いた応用回路とくに回線インターフェイスにおいて、その構造，配置，動作方法を提供する。
【００２１】
本発明のさらに他の目的は、該アイソレータをＩＣもしくはＬＳＩ化することにより、実装形態を薄くしたＰＣカードを提供することにある。
【００２２】
本発明のさらに他の目的は、該アイソレータを使用することによってモデム装置を小型化することにある。
【００２３】
本発明のさらに他の目的は、通信システムに該アイソレータを使用することによって小型化及びコスト低減することにある。
【００２４】
【課題を解決するための手段】
本発明では、モデム装置の小型化の手段として、回線側とホスト側との間に、アイソレータ機能をモノリシック化した絶縁分離を手段を用いるものとする。
【００２５】
また、アイソレータをモノリシック化するために、絶縁層を内層とする半導体ウェーハ、例えば、ＳＯＩ基板を用いて、ウェーハ表面上のＳｉ層にウェーハ表面から垂直方向に、埋込酸化膜（内層された絶縁層）まで達する帯状の絶縁物（以下絶縁帯と称す）を形成し、更に、素子表面に保護膜である絶縁物を形成することにより、１次側の回路領域と、２次側の回路領域とを絶縁分離する。また、他の絶縁分離手段としてはＤＩ基板を用いるものとする。
【００２６】
更に１次側と２次側とを高い絶縁耐圧を有して容量性の結合する容量性絶縁バリヤ（キャパシタ）は以下のような手段で構成する。第１の手段としては、１次側と２次側との間にキャパシタを直列接続で構成することにより、所望の絶縁耐圧に対し、キャパシタ１個当たりの絶縁耐圧の低減を可能にする。また、直列接続したキャパシタは、１次側の回路領域から２次側の回路領域に渡って形成する中間電極で折り返すことで直列接続したキャパシタを対称にレイアウトすることができる。また、第２の手段としては、該絶縁帯の側壁を電極としたキャパシタをもって構成する。
【００２７】
このようにすることで、１次側と２次側との間の高耐圧絶縁ならびに、高耐圧の容量性絶縁バリヤを実現し、増幅器によってストレーキャパシタによる信号の劣化を補正し、動作タイミングを同期することによってクロストークによる信号の劣化を低減して、小型で高性能なアイソレータ及びモデムインターフェイス回路を実現することができる。
【００２８】
以下さらに、本発明について、若干具体的に説明する。
【００２９】
本発明では、絶縁層を内層とする半導体ウェーハを加工して、絶縁バリヤ，アイソレータ，アイソレータの応用回路、特に回線インターフェイス回路を形成し、必要に応じて絶縁層と配線層を重ねて、さらに、絶縁を兼ねた保護層を形成して半導体ＩＣとする。各回路は、絶縁層と絶縁帯と絶縁保護層で囲み、絶縁する。絶縁帯とは、例えば半導体層の表面から絶縁層に達する１ないし３ミクロン幅程度の帯状の絶縁パターンであり（厚さは半導体層の厚みに等しく、例えば１０ないし５０ミクロンになる）、絶縁帯は、半導体面から絶縁内層に達する所定パターンの溝を形成しこれを絶縁物で埋め込むトレンチ法、また、半導体層に酸素イオンを打込んで絶縁領域を作成するイオン打込み法などによって形成する。絶縁バリヤの形成には絶縁帯を用いる他に、拡散層と配線層や配線層間の絶縁のための層間膜を用いる場合もある。以下、絶縁帯で囲んだ部分を電極領域，回路領域などと“領域”を付けて称す。また、回路領域の分離のためにＤＩ基板を用いる場合もある。
【００３０】
本発明のアイソレータにおける絶縁バリヤは、絶縁帯で囲んで電極領域を形成し、複数の電極領域が絶縁帯の一部を共有するように、また、共有長が必要な容量値を得る長さになるように配置してキャパシタを構成する。なお、３つ以上の電極領域が２つ以上の絶縁領域を共有するように絶縁帯の形状及び配置を設定することによって、直列接続したキャパシタを形成するようにしてもよい。また、絶縁内層は、該絶縁帯の幅に対応した絶縁性能を持つ厚さとする。
【００３１】
本発明のアイソレータは、該絶縁バリヤと入力回路と出力回路とを同一ウェーハ上に形成することで実現する。各回路は、各々絶縁帯で囲んで他の部分と絶縁する。絶縁バリヤは、原則として入力回路領域及び出力回路領域の境界に配置する。また、これらの回路領域と絶縁バリヤを一まとめにしてさらに絶縁帯で囲むようにする。入力回路及び出力回路には各々ＰＷＭ変調回路及びＰＷＭ復調回路、あるいは、目的によっては、他の回路、例えば、音声周波数帯の信号ではΣΔ変調回路及び復調回路など、振幅方向だけではなく時間軸方向もデジタル化した回路を含める。なお、絶縁バリヤと入力回路及び出力回路との間にダイオードなどの非線型素子で構成した保護回路を配置する。保護回路は回路領域の内部に配置する。
【００３２】
本発明の応用回路は、さらに、アイソレータに、さらに、絶縁帯で囲んだ応用回路領域を配置することで実現する。複数の該アイソレータを含む場合には、絶縁バリヤを絶縁バリヤ配列ラインに沿って配列してもよい。複数のアイソレータを動作させる場合には、搬送クロックは必要に応じて同期させる。回線インターフェイス回路への該アイソレータの応用では回路領域にＣＭＯＳ回路を含むように、特に、ＣＭＯＳ回路領域をさらに電源線に接続するＰＭＯＳグループ及び接地線に接続するＮＭＯＳグループに分けて、絶縁帯によって分離してもよい。電源配線は複数のアイソレータ間にレイアウトする。各アイソレータの周囲を電源線及び接地線で囲んでもよい。例えば、ＣＭＯＳ回路にすると、制御電流が不要な電圧制御、および、高オフ抵抗が得られる利点がある一方で寄生トランジスタを含めたＰＭＯＳとＮＭＯＳの貫通現象つまりラッチアップが生じがちであるがこのように領域を分離することで生じにくくできる利点がある。
【００３３】
絶縁内層ウェーハを用いることで厚さ方向の高耐圧を実現し、同一ウェーハ上に共有する絶縁帯持つ２つの電極領域を形成することで極めて小型の絶縁バリヤを実現し、また、同一ウェーハ上に該絶縁バリヤと入力回路及び出力回路の２つの回路領域を形成することで極めて小型のアイソレータを実現できる。さらに、電極領域を重ねることで容量を直列に接続して水平方向の高耐圧を実現することにより、プロセスの制約から、１つの絶縁帯の幅を広げられない場合でもさらなる高耐圧を実現できる。さらに、直列容量の配置に際して中間電極をフローティングとすることで強電界部分の跨ぎ配線を少なくすることができる。
【００３４】
複数のアイソレータを用いる応用の場合には、電極及び絶縁帯など容量性絶縁バリヤの配置を揃えることで、絶縁性能を均質にすることができる。
【００３５】
アイソレータをモノリシック化して、絶縁手段の実装形態を小型化することにより、モデムをはじめ、通信システム等の小型化が図れる。
【００３６】
また、アイソレータをモノリシック化することにより、該アイソレータを他の機能を有するＬＳＩにを内蔵してモデム装置や通信システムの構成部品を低減できる。
【００３７】
【発明の実施の形態】
以下、実施例にしたがって本発明を説明する。
【００３８】
図１は、図１３以降に後述するモノリシックデジタルアイソレータをアナログフロントエンド（ＡＦＥ）に応用した場合の一実施例の回路ブロック図である。この実施例のＡＦＥは、音声帯域信号処理用で、アナログとデジタルの変換をオーバーサンプル（２ＭＨｚ）ＡＤ及びＤＡ変換し、デシメータ，インタポレータで一旦３２kspsに下げ、さらに内部ＤＳＰによって低域フィルタ処理等をして、最終的に８kspsの速度でデジタルデータを入出力するものである。
【００３９】
図１において、５００は、絶縁分離のために図１３以降で述べるような高耐圧キャパシタ部を備えるデジタルアイソレータ５０１ないし５０６を内蔵したモノリシックＡＦＥである。ＡＦＥ５００はＡＦＥ本来のマルチプレクサ（ＭＵＸ）５１１，パッドアンプ（ＰＤＡ）５１２，プレフィルタ（ＰＦ１）５１３，オーバーサンプル・アナログ・ツー・デジタル変換器ＡＤＣ５１４，デシメータフィルタ（ＤＣＭ）５１５，ＡＤ変換出力バッファ（ＡＤＣＲ）５１６，内蔵（ｉｎ−）ＤＳＰ５１７，受信出力バッファ（ＲＸＤＲ）５１８とからなるアナログ入力ラインと、送信バッファ(ＴＸＤＲ)５２１，ＤＡ変換入力バッファ(ＤＡＣＲ)５２２，インターポレータ（ＩＮＴ）５２３，オーバーサンプル・デジタル・ツー・アナログ変換器ＤＡＣ５２４，ポストフィルタ（ＰＦ２）５２５，アッテネータ（ＡＴＴ）５２６からなるアナログ出力ラインと、ｉｎ−ＤＳＰ５１７のデータ入出力転送制御５３１，５３３及びアナログ入出力端子の２線４線変換回路５３３に制御回路を加えた構成になっている。ＡＦＥ５００の内部は、制御回路（ＣＯＮＴ）５４１によってリセットやパワーダウン制御する。リセット信号は、デジタルアイソレータ５０６を通じて左側（以下アナログ入出力側）の回路に伝えられ、リセット回路５４２でアナログ入出力側の電源オンオフに伴うリセット信号と合成されて、アナログ入出力側回路のリセット信号として用いる。外部装置がＡＦＥ５００をきめ細かく制御するために制御レジスタ(ＣＯＮＴＲ)551及び(ＳＴＡＴＵＳ)５５４を用いる。(ＣＯＮＴＲ)５５１（(ＳＴＡＴＵＳ′)５５３）の内容はデジタルアイソレータ５０４，５０３を通じてアナログ（デジタル）入出力回路の制御レジスタ（ＣＯＮＴＲ′）５５１，（（ＳＴＡＴＵＳ）５５４）にコピーされアナログ入出力側回路のＳＷ１ないしＳＷ３やその他の回路の制御及び汎用出力ポート（ＧＰＯ）のレベルを設定する。ＡＦＥ５００の動作タイミングは、外部（ｅｘ−）ＤＳＰ５３６によって与えられる２ＭＨｚのクロック（ＭＣＬＫ）ＰＬＬによって８倍の１６ＭＨｚに変換して、入力された２ＭＨｚと合わせて基本タイミングとして用いる。もちろんアナログ入出力回路にもデジタルアイソレータ５０５を通じて伝え、タイミング回路５６２によって各種タイミングを発生して用いる。
【００４０】
基準電圧発生回路５６３はアナログ入出力回路に単一電源で動作させるための基準電圧を与えるための回路で、基準電圧ＶＲＥＦ：（ＶＤＤ１−ＶＳＳ１）／２を発生する。
【００４１】
次に動作を説明する。２線４線変換回路５３３は、ＡＦＥ５００をモデム装置に用いる場合に公衆回線の２線と内部の送信及び受信の４線との変換をする回路で、回線インピーダンス整合及び入出力アンプ機能を持っている。アナログ入力信号は２線４線変換回路５３３を経由するかＩＮ＋，ＩＮ−端子より直接入力するが、どちらかに合わせてあらかじめＭＵＸ５１１を信号ＳＷ１によって切り替えて用いる。ＰＤＡ５１２は、０ｄＢ，６ｄＢのゲインを信号ＳＷ２切り替えることができる。
【００４２】
ＰＦ１５１３はＡＤ変換前に不要な周波数帯の信号を削除するためのアナログフィルタであり、この実施例ではカットオフ周波数４８ｋＨｚの２次の低域通過フィルタである。ＡＤＣ５１４は２Mspsで動作する２次のΔΣ変調器であり、０.５μｓごとに２ビットのＡＤ変換結果を出力する。このＡＤ変換出力をDCH５１５に伝え３２kspsに間引く。ＤＦ１５１５の出力は１６bit／ｗになるが３２kspsと速度が遅いのでこれを２Mbpsにシリアル変換し、アイソレータ５０２を経由してタイミング信号とともにデジタル入出力側回路のＡＤＣＲ５１６を経由してｉｎ−ＤＳＰ５１７に伝える。ｉｎ−ＤＳＰ５１７ではこのデシメータ出力をＩＩＲ，ＦＩＲのデジタル信号処理によって平坦特性補正及び４ｋＨｚ以下のＬＰＦ処理を行う。処理結果は８kspsごとに１６bit／ｗのデータとして受信バッファ５１８を通じてシリアルにｅｘ−ＤＳＰ５３６に伝える。
【００４３】
次に、アナログ出力ラインは、ｅｘ−ＤＳＰ５３６から出力すべきデータ（ＴＸＤ）を送信バッファＴＸＤＲ５２１から８ksps毎に受け取り、ｉｎ−ＤＳＰ５１７によってアナログ入力と同様のフィルタ処理を行い、この結果を１６bit／ｗのデータをＤＡ出力バッファ（ＤＡＣＲ）５２２を経由して補間処理をしながら３２kspsの速度で補間フィルタ(ＩＮＴ)５２３に渡すが、ここでもシリアル変換してアイソレータ５０１を経由する。ＩＮＴ５２３は、さらに補間処理をして、６bit／ｗのデータとして、２Mspsの速度でＤＡＣ５２４に渡しアナログ値を出力する。ｉｎ−ＤＳＰ５１７，ＩＮＴ５２３による処理で残った折り返し成分をポストフィルタＰＦ２５２５によって除去し、０ｄＢ，−６ｄＢ，−∞ｄＢを切り替えることができるＡＴＴ５２６を経由して出力する。これらアナログ出力ラインの動作タイミングはアナログ入力ラインのタイミングを用いる。
【００４４】
これらの処理のタイミングは、基本的に２ＭＨｚのタイミングの中に同じタイミングのΔΣ変復調器の処理タイミング、２Mspsと３２kspsで入出力するインターポレータ及びデシメータ処理タイミング、および３２kspsと８kspsで入出力するＤＳＰ処理タイミングを整然と割り付けたタイミングになっている。従って、アイソレータ５０１ないし５０５でアナログ入出力側回路とデジタル入出力側回路を分けたがこれらを同期して動作させることが必要不可欠でタイミング専用のアイソレータ設定の重要さがここにある。
【００４５】
次に、このＡＦＥ５００をｅｘ−ＤＳＰ５３６とともにモデムへの応用例を説明する。
【００４６】
ｅｘ−ＤＳＰ５３６から見たＡＦＥ５００は、アナログ信号の入出力回路であるが、そのサンプルタイミングが重要で、このために、大抵のモデムは、復調時に最も識別判定に有利なタイミングになるようにＡＤＣ５１４のサンプルタイミングを調整する。このために、ｅｘ−ＤＳＰ５３６からＡＦＥ５００にはクロックＭＣＬＫでタイミングの遅れ進みを伝える。すなわち、タイミングを早めたいときには△ｆを加え、遅らせたいときには−△ｆを加えてＡＦＥ５００に知らせる。この処理は、数１０ｍｓないし数１００ｍｓ毎に行われる。ＡＦＥ５００が勝手なタイミングで動作すると、ｅｘ−ＤＳＰ５３６の要求するタイミングと合わないので、データの過不足が生じて処理タイミングの破綻が生じ大きな雑音が生じることになる。この遅れ進みするクロックにＡＦＥ５００を同期させるためにＡＦＥ５００内部にはＰＬＬを配置して内部タイミングを同期させる。
【００４７】
この実施例では、デシメータ，インターポレータとｉｎ−ＤＳＰの間のデータ転送はシリアル高速転送にしたためにアイソレータ数を減らす効果がある。なお、モデムには複数の規格を含むので複数のサンプルタイミングを要求する場合があるがこれに対応するためにＰＬＬ５６１及びタイミング回路５６２の分周比をＣＯＮＴＲ５５１によって制御可能にしている。
【００４８】
次に、図２によって図１の回路の集積回路上のレイアウト概念を示す。図２において、全体５００がＡＦＥ集積回路全体を示し閉じた線（トレンチ）で囲んだ領域に付した名前はそれぞれ図１に対応している。このレイアウトの特徴は各回路領域をさらにトレンチで囲ってアナログ入出力側回路領域６０１，アイソレータ領域６０２，デジタル入出力側回路領域６０３とし、（１）各領域間に２重トレンチをほどこして領域間絶縁をし、さらに、（２）全体をトレンチ６０４で囲むことでチップ間の絶縁を取っていることである。なおトレンチ６０４は、多重トレンチである。
【００４９】
なお、回路領域６０１ないし６０３内の各回路ブロックはトレンチで囲むことで回路間の絶縁分離及び素子分離をしているがこれをさらに多重トレンチとし、トレンチ間を接地することで相互干渉による雑音シールドを形成することができる。
【００５０】
また、回路領域６０１，６０３のトレンチの多重度は、アイソレータ領域602が備えている、図１３以降で述べるような高耐圧キャパシタ部を備えるのトレンチの多重度よりも１段高い多重度とすることで、破壊モードをキャパシタ部に限定するようにする。このことで、規格以上の高電圧がかかった場合でも被害を限定してシステムを構築できる効果がある。
【００５１】
次に、図３は図１のＡＦＥを適用したＤＳＰモデムの実施例の回路図である。図３において５００はＡＦＥ，７００はｅｘ−ＤＳＰであり、モデムを電話回線と接続すると接続する端子をＴＩＰ，ＲＩＮＧには、抵抗７０１，７０４と容量７０２，７０３とサージ保護素子７０５とで構成する保護回路を経由して接続する。７０６，７０７はＮＭＯＳトランジスタで形成したＳＷでこれは受光素子（太陽電池）７０８に接続される。受光素子７０８は発光ダイオード７０９の光を受けて７０６，７０７をオンオフしてこのスイッチの右側の回路にＴＩＰ，ＲＩＮＧを通じて供給される電力を供給する。発光ダイオード７０９はトランジスタ７１０，抵抗７１１，７１２からなるスイッチ回路で発光を制御される。このスイッチの制御信号はＰＯＷＥＲＯＮである。ダイオード７１３，７１４，７１５，７１６はブリッジを構成して、ＴＩＰ，ＲＩＮＧに加わる直流電圧の方向に関わらず電流の方向を一定にする働きを持つ。抵抗７１７、容量７１９，トランジスタ７２０，７２１，抵抗７２２，ＮＭＯＳトランジスタ７２３からなる回路は直流閉結回路であり、ＡＦＥ５００の制御出力端子ＧＰＯ(DC LOOP ）がハイになるとＮＭＯＳトランジスタがオンして、抵抗７１７のバイアスに従ってダーリントントランジスタ回路７２０，７２１が動作して、帰還抵抗７２２とバランスしたところのループ(閉結)電流を流す。抵抗７２４，１８Ｖツェナーダイオード７２５からなる回路は３端子レギュレータ７２６およびＡＦＥ５００に過大な電圧印加を阻止する保護回路である。容量７２７は平滑キャパシタである。モデムで送信するときには、最初にＰＯＷＥＲＯＮ信号を発生してＮＭＯＳスイッチ７０６，７０７をオンして３端子レギュレータ７２６を回線と接続してAFEに電流を供給し、次に、ＴＸＤからＣＯＮＴＲを通じてＧＰＯ(DC LOOP ）をハイレベルにしてＮＭＯＳスイッチ７２３オンして、ループ電流を流して局の交換機にモデムを回線に接続したことを知らせる。次に、モデムからＡＦＥ５００を容量７２８を通じてダイヤル信号を送出し、交換機が相手モデムを接続するのを待つ。接続された相手モデムは、通常のモデム信号を発生するので、以降お互いにＡＦＥを通じてモデム通信を行う。容量７２９，ツェナーダイオード７３０，７３１は一定電圧以下の着信信号に応答しなくする感度調整回路で、抵抗７３２はダイオード７３３又は発光ダイオード７３４の電流制限抵抗であり、ホトトランジスタ７３５は抵抗７３６を負荷として発光ダイオード７３４に着信信号が流れたときに、発光光を検出してモデム７００にＲＩＮＧＤＥＴＥＣＴ信号として伝えるものである。モデムの受信時はこの信号がモデムに通知され、POWER ON端子がこれに応答してＮＭＯＳスイッチ７０６，７０７及び７２３をオンしてループ電流を流して電源を入れ、容量７２８を通じてモデム応答信号を返す。これ以降のモデム信号の送受信は、送信時とほぼ同じである。
【００５２】
以上、図１から図３で説明した本実施例によれば、以下のような特徴と効果が得られる。第１の特徴は、図２に示すように、ＡＦＥのアイソレータ領域から左側の個別部品の回路を含めてアナログ入出力側回路と、右側のデジタル入出力回路とが、両回路間に接続されかつ図１３以降で述べるような高耐圧キャパシタ部を備えるアイソレータ領域によって電気的に絶縁されていることである。本実施例によれば、従来のトランスのような絶縁分離手段をＡＦＥに内蔵しモノリシック化できるので、小型なモデム装置を構築することができる。また、第２の特徴はＡＦＥのアナログ入出力側の回路に局からの給電を受けて電源を供給していることであり、このためにアナログ入出力部の電源をモデム装置側から供給する必要がなくなって、全体の消費電力低減に貢献している。第３の特徴は個別部品部のスイッチをＰＯＷＥＲＯＮスイッチ７０６，７０７とループ電流スイッチ４２３とに分けていることで、これによって回線接続開始時にループ電流を流さずにＡＦＥに電源を供給して例えば、発信者番号通知など、交換機とモデムでの信号のやりとりに利用することができる。
【００５３】
図４は、モノリシックデジタルアイソレータをＡＦＥに応用した他の実施例を示す回路ブロック図である。本実施例はアイソレータの挿入位置が異なること、２線４線変換を外付けにした点を除けば、概ね図１と同様である。同一符号は同一の機能であり、ここでは図１との相違点についてのみ説明する。回路構成部品の比精度を要求する２線４線変換回路を外付けとするため、回線側の入力信号は相補信号（ＩＮ＋，ＩＮ−）でパッドアンプ５１２に入力する。受信信号は更にプレフィルタ５１３を介してＡＤＣ５１４でＡＤ変換された後に、アイソレータ５０２を介してホスト側のディジタル信号処理部５８０に入力される。ディジタル信号処理部５８０はＡＤ変換した受信信号のデシメータ，ＤＡ変換する送信信号のインターポレータ、及び送受信信号のローパスフィルタから構成される。
【００５４】
５８１はディジタル信号処理部５８０とホスト側の外部回路とのインターフェイスを担う入出力制御部である。受信系のアイソレータ５０２はΔΣ変調によるＡＤＣとディジタル制御部５８０のデシメータとの間に設けることで、ディジタル信号のビット数が少なくアイソレータ５０２の個数を低減することができる。また、送信系ではディジタル信号処理部５８０のインターポレータからのディジタル信号をディジタル回路で構成されたΔΣ変調器５９１及びローパスフィルタ５９２で信号処理した後にアイソレータ５０１を介して回線側のＤＡＣ５９３に転送する。送信系もアイソレータを配置する部分でのディジタル信号のビット数が少ないためアイソレータ個数を低減できる。
【００５５】
本実施例では、高い比精度を実現するためにレイアウト面積を要してしまう２線４線変換回路をチップの外に出すことでチップ面積を抑制することができる。また、送受信信号系に入るアイソレータをディジタル信号のビット数が少ないＡＤＣ及びＤＡＣとディジタル信号処理部の間に設けることでアイソレータの個数を低減することができる。
【００５６】
図５は、図４のＩ−ＡＦＥを使用したモデムの回線インターフェイス回路の１実施例で、回路はＩＦ１で電話回線と、ＩＦ２で信号処理回路と接続している。図５において、ＩＣ１はＩ−ＡＦＥ，回路ブロックＢ１はＡＣハイインピーダンス回路、回路ブロックＢ２は受電回路、Ｒ１〜Ｒ１３は抵抗、Ｃ１〜Ｃ１３はキャパシタ、ＶＲ１はサージ保護素子、ＳＷ１はリレースイッチ、ＺＤ１〜ＺＤ３はツェナーダイオード、Ｄ１〜Ｄ５はダイオード、Ｌ１はチョークコイル、Ｘ１は水晶発振子、Ｑ１〜Ｑ２はトランジスタである。
【００５７】
回路素子の接続関係は、図５の通りであり、信号や受電の関係を以下説明する。ＩＦ１には、モデムを電話回線と接続する端子ＴＩＰ，ＲＩＮＧおよびＦＧがある。ＦＧは対地に接続するフレームグランド端子で、回線を通じた通信及び給電はＴＩＰおよびＲＩＮＧ端子を通じて行う。抵抗Ｒ１，Ｒ２と、容量Ｃ１，Ｃ２と、サージ保護素子ＶＲ１とで保護回路を構成する。ＳＷ１はＭＯＳトランジスタと受光素子と発光ダイオードからなるリレーで、トランジスタＱ２及び抵抗Ｒ１３によってオンオフしてこのスイッチの右側の回路に電力及び信号を供給する。このスイッチの制御信号はＩＦ２のＰＷＲＯＮである。ダイオードＤ１〜Ｄ４は整流ブリッジを構成して、ＴＩＰ，ＲＩＮＧに加わる直流電圧の方向に関わらず電流の方向を一定にする働きを持つ。ＺＤ１は第２のサージ保護素子として動作する。回路ブロックＢ１は、交流において高いインピーダンス特性を、直流においては低抵抗を示す回路である。回路ブロックＢ１はトランジスタＱ１と直列接続して、いわゆる直流閉結回路を形成しており、ＩＣ１（Ｉ−ＡＦＥ）の汎用入出力端子ＧＰＩＯＯがハイになるとＮＭＯＳトランジスタＱ１がオンして、ループ（閉結）電流を流す。キャパシタＣ４〜Ｃ５は直流カット容量で、信号成分のみを伝達する。キャパシタＣ６，ツェナーダイオードＺＤ２〜ＺＤ３は第３のサージ保護回路を構成している。抵抗Ｒ６およびＲ７は終端抵抗で右側の端子は、ＩＣ１内部の送信アンプ出力ＯＵＴ＋およびＯＵＴ−に接続されている。抵抗Ｒ４〜Ｒ９は２線４線変換回路を構成する抵抗ネットワークで、Ｉ−ＡＦＥの送信信号成分を回線から受信した信号から減ずるよう構成してある。キャパシタＣ７は、受電回路ブロックＢ２の入力コンデンサ、Ｃ８は受電回路ブロックＢ２の出力コンデンサ、Ｃ９はデカップリングコンデンサであり、ダイオードブリッジ出力から、直流電力を受電して、ＩＣ１に供給する。水晶発振子Ｘ１，キャパシタＣ１１〜Ｃ１３，抵抗Ｒ１２，チョークコイルＬ１、はＩＣ１内部の発振用増幅器とともに発振回路を構成し、安定な発振が持続するようにするための回路である。また、Ｒ１０はＩＣ１内部の基準電圧を制御するための外部抵抗である。また、抵抗Ｒ１１，キャパシタＣ１０，ダイオードＤ５はＩＣ１内部の検出回路と共にＩＣ１の電源電圧ＶＤＤＬの立上りを検出してリセット信号を発生するための回路である。ＩＣ１には、図示していない信号処理手段よりＩＦ２を通じて電源ＶＤＤＨが供給され動作する。なお、キャパシタＣ３，抵抗Ｒ３は呼出し信号パスを形成するフィルタである。
【００５８】
モデムで送信するときには、最初にＰＷＲＯＮ信号を発生してスイッチＳＷ１をオンして、受電回路を回線と接続して、ＩＣ１に電力を供給し、次に、ＴＸＤ端子から図示していないＣＯＮＴＲを通じてＧＰＩＯＯ端子をハイレベルにして、ループ電流を流して局の交換機にモデムを回線に接続したことを知らせる。次に、ＴＸＤ端子から送信信号としてダイヤル（ＤＴＭＦ）信号を送り出す。これには、Ｉ−ＡＦＥ内において、信号処理側から、アイソレータを通じて、回線側にデジタル信号の形で渡し、回線側に回路でアナログ信号に変換して送出する。交換機はこのダイヤル信号を受信すると相手側モデムと接続する。接続された相手モデムは、通常のモデム信号を発生するので、ＩＣ１はこれを受信する。受信した信号はＩＣ１内部でアナログ信号からデジタル信号に変換され、アイソレータを通じて信号処理側の回路に引き渡され、さらにＲＸＤ端子を通じてＩＦ２を経由して信号処理回路に引き渡される。以降お互いにＡＦＥを通じて送信受信しモデム通信を行う。終了する場合は上位プロトコルが終了した後、ＧＰＩＯＯ端子をロウにしまたＰＷＲＯＮ信号をオフにする。
【００５９】
受信するときは、一般に呼出し信号によって始まる。呼出し信号は周波数１５〜数十Ｈｚ、電圧数十Ｖ以上のサイン波形で、この信号はＣ３，Ｒ３を通じてダイオードブリッジに供給され電源回路に給電する。ＩＣ１は電源オンをリセット信号によって知りこれを信号処理および制御側に伝える。これを知った制御回路はＰＷＲＯＮ信号を立上げて直流を受電し、ＩＣ１に供給すると共に、GPIOO 端子をハイにして直流閉結したのち、受信シーケンスを立上げる。受信シーケンスは、応答信号を返すと同時に初期トレーニング，通信シーケンスと続く。これらは標準化され良く知られており、これ以降のモデム信号の受信シーケンスは、送信時とほぼ同じである。
【００６０】
以上、説明したように本実施例によれば、以下のような特徴と効果が得られる。第１の特徴は、Ｉ−ＡＦＥのアイソレータ配列から左側（ＩＦ１側）の個別部品の回路を含めたアナログ入出力側回路と、右側（ＩＦ２側）のデジタル入出力回路とを絶縁していることである。従来は絶縁トランスやホトカプラを用いて絶縁していた部分であり、本実施例のＩ−ＡＦＥによってトランスやホトカプラを削除でき小型なモデム装置を構成することが出来る。また、第２の特徴はＩ−ＡＦＥの回線側（アナログ入出力側）の回路に局からの給電を受けて電源を供給していることであり、このためにアナログ入出力部の電源をモデム装置側から供給する必要がなくなって、全体の消費電力低減に貢献している。第３の特徴は個別部品部分のスイッチをＰＷＲＯＮスイッチＳＷ１と直流閉結スイッチＱ１とに分けていることで、これによって回線接続開始時にループ電流を流さずにＡＦＥに電源を供給して例えば、発信者番号通知など、交換機とモデムでの信号のやりとりに利用することが出来る効果がある。
【００６１】
図６は、本発明のアイソレータ内蔵のＡＦＥ（以下、Ｉ−ＡＦＥと称す）をカードモデム装置に応用した実施例の概念を示す構造図で、図６（ａ）は本発明の実施例、図６（ｂ）は従来のカードモデムである。図６（ａ）において、４００は本実施例のカードモデム全体を、４０１は本実施例の回路基板を、４０２は回線インターフェイスＩＣを、４０３は本実施例のＩ−ＡＦＥを、４０４はＤＳＰを、４０５はその他のＩＣを、４０６は回線側コネクタを、４０７はＰＣ側コネクタを、４０８はバリスタを、４０９は高耐圧キャパシタを、４１０はキャパシタを、４１１から４１６はその他の抵抗及びキャパシタ等のチップ部品である。図６(ｂ)において、４５０は従来のカードモデム全体を、４５１は従来の回路基板を、４５２は従来の回線インターフェイスであるライントランスを、４５３はＡＦＥを、４５４はＤＳＰを、４５５はその他のＩＣを、４５６は回線側コネクタを、４５７はＰＣ側コネクタを、４５８はバリスタを、４５９は高耐圧キャパシタを、４６０はキャパシタを、４６１から４６６はその他の抵抗及びキャパシタ等のチップ部品である。この図はカードモデムの断面を模式的に示したもので、比較して明らかなように、従来のカードモデム４５０は、回路基板４５１をくり貫いて、くり貫いた部分にライントランスを配置しているのに対して、本発明の実施例では従来の回線インターフェイスの構成要素であったライントランスに代って、モノリシック化してＡＦＥ−ＬＳＩ４０３に内蔵したアイソレータによって絶縁することにより、他のＩＣとほぼ同様に実装できる。このために、回路基板４０１をくり貫く工程が省略できて経済的である。また、特殊なトランスを使用しないことでも経済的にできる可能性がある。さらに、トランスを省略できることで、更なる小型化の可能性を持っている。
【００６２】
図７は図６（ａ）と同様、本発明のＩ−ＡＦＥをＰＣカードに応用したカードモデムの別の実施例である。図７において、４７５は本実施例のカードモデム全体を、４７６は本実施例の回路基板を、４７７は回線インターフェイスＩＣを、４７８は本実施例のＩ−ＡＦＥを、４７９はＤＳＰを、４８０はその他のＩＣを、４８１は回線側コネクタを、４８２は端末側コネクタを、４８３はバリスタを、４８４は高耐圧キャパシタを、４８５はキャパシタを、４８６から４９１はその他の抵抗及びキャパシタ等のチップ部品である。図６（ａ）に示す実施例と比較して回路基板４７６の片面のみを利用して実装することにより、ＰＣカードの実装形態の厚さを５mmよりも薄くすることができ、例えば、本実施例は、厚さ３.３mm（ＴＹＰＥ−Ｉ）のＰＣカードにも適用できる。
【００６３】
図８はＩ−ＡＦＥを用いたモデム装置と、ホスト（ＰＣ）とを組み合わせた通信システムの一実施例の構成図である。図８（ａ）において、８１０は例えば図３に記載されたディスクリート回路の部分で、保護素子，接続スイッチ，直流閉結回路，直流閉結スイッチ(ＤＣ Loop），呼出信号検出回路等を含むＤＡＡ (Direct Access Arrangement）手段。８１１は同図Ｉ−ＡＦＥのような絶縁，フィルタ，ＡＤ，ＤＡ手段、８１２は同図ＤＳＰのような変調復調手段、８１３はＭＰＵ，メモリ，ソフト等からなる伝送制御手段であり、これらでモデム部800を構成している。また、８０１はＰＣのような応用制御手段で、ＷＳ，ＰＣ，ＰＤＡ等の内部のホストＣＰＵや専用ＤＳＰ、または集合モデムの全体制御CPUであり、ここではＰＣ基本部又はホストと呼ぶ。
【００６４】
図８（ａ）は、変復調処理を担うＤＳＰ，伝送制御を担うＭＰＵ，ホスト側の信号処理を担うＰＣにより階層的に信号処理を分担するように構成した、いわば、Ｉ−ＡＦＥを用いた従来型モデム構成の実施例であり、Ｉ−ＡＦＥによって、従来はＤＡＡ内にあった高価で形状が大きい絶縁トランスを削除し、ホトカプラ数を低減して、装置の小型化，経済化に貢献している。なお、モノリシックアイソレータはＡＦＥ内に内蔵されたが、必要に応じて他の部分と組み合わせて構成することができる。また、Ｉ−ＡＦＥとＤＳＰとを一体化する集積化をしても良い。
【００６５】
図８（ｂ）はＩ−ＡＦＥを用いたソフトモデム装置の一実施例の構成図である。図８（ｂ）において、図８（ａ）と同じ符号は同一名称であり、８２２は変調復調手段８１１と応用制御手段８０３とを接続するインターフェイス（Ｉ／Ｆ）手段で約０.５Mbyteのバッファメモリとその他の制御論理回路を含む。この構成の特徴は、変調復調手段，伝送制御手段をホスト８０３のＣＰＵにより一括処理することで、変調復調手段（ＤＳＰ）８１２，伝送制御手段（ＭＰＵ）８１３のハードを削減し、モデム装置の大幅な小型化，経済化を実現するものである。この構成の場合はモデム部分のハードが少なくなった分、際立ってモノリシックアイソレータによる小型化，経済化の効果が大きく見える。この構成でも、モノリシックアイソレータはＡＦＥ以外と組み合わせても良い。Ｉ／Ｆ手段は、ＡＤ，ＤＡ変換データを一時記憶するのが主たる機能であり、Ｉ−ＡＦＥと一体化して集積化すれば、一層モデム装置が小型になる。
【００６６】
一方、図９（ａ）に示すように、Ｉ／Ｆ手段８２２は、応用制御手段８０３と一体化しても良い。Ｉ／Ｆ手段８２２を応用制御手段８０３に取り込むことで、モデム部の更なる小型化，低消費電力化が図れる。
【００６７】
また、図９（ｂ）はＩ−ＡＦＥを用いたソフトモデムの構成要素をすべてを応用制御手段８０５に取り込んだ場合の実施例である。モデム部とＰＣ部が一体となる、ノートＰＣ，ＰＤＡ，集合型モデム装置等では、元々、このモデム部という区分は稀薄であり、他の要請によって配置を決めて良い。
【００６８】
以上のように、モデム装置及びモデムを用いた通信システムにおいても、Ｉ−ＡＦＥ、つまり、モノリシックアイソレータを用いることにより絶縁トランスを削除し、ホトカプラ数を低減して小型化，経済化が図れることが明らかである。
なお、モデム部とＰＣ部の境界は標準化という点では、ＰＣＩ規格のような並列バス，ＩＥＥＥ１３９４，ＵＳＢのようなシリアルバスがあり、これらに適合する構成をとるのが本発明の適用を広げるに有効であり、小型化，経済化の効果がある。
【００６９】
図８及び図９の実施例において、Ｉ−ＡＦＥ内のアイソレータを境にして回線側の回路は回線側の電源から電力を供給する。すなわち、図１の構成のＩ−AFEの場合、アナログ・デジタル変換器（ＡＤＣ）及びデジタル・アナログ変換器（ＤＡＣ）などは回線側の電源からの電力によって動作する。従って、アイソレータにデジタル信号が通るデジタルアイソレーションの場合、応用制御手段側（ホスト側すなわちユーザー側）の電源の消費電力を低減できる。なお、回線からデータをダウンロードするような待ち時間に、アイソレータを境にして応用制御手段側の回路の電力供給を停止しすれば、例えばキーボードや表示装置の電源をオフすれば、図８または図９の通信システム中の主たる動作部が回線側電源によって動作するモデム部となるので、応用制御手段側の電源の消費電力をさらに低減できる。
【００７０】
なお、本発明によるアイソレータは、アイソレータにアナログ信号が通るアナログアイソレーション方式のＡＦＥにも適用できる。その場合には、アナログ・デジタル変換器（ＡＤＣ）やデジタル・アナログ変換器（ＤＡＣ）がアイソレータを境にして応用制御手段側に設けられるが、これらの変換器に回線側電源から電力を供給するような回路構成にすれば、応用制御手段側の電源の消費電力を低減できる。また、図８及び図９の実施例と同様に、データのダウンロードのようなデータ取り込みのための待ち時間に、キーボードや表示装置の電源をオフして、モデム部の動作のための電力を回線側電源でまかなえば、応用制御手段側の電力消費をさらに低減できる。
【００７１】
上記のように、図８及び図９の実施例においては、本来は応用制御手段側すなわちユーザー側の回路であるアナログ・デジタル変換器（ＡＤＣ）やデジタル・アナログ変換器（ＤＡＣ）が回線側の電源による電力を消費する。しかしながら、本発明によるアイソレータにより、ＡＦＥがモノリシック化されることにより、ＡＦＥの消費電力が低減されるので、回線側の電源から供給される電力の消費はわずかである。
【００７２】
図１０は、さらに他の実施例のシステム構成図である。図１０において、850はコントローラ、８６０〜８６２はアイソレータ、８５１はトランシーバ、852は電源レギュレータで、これらによって１つのステーション８４０を構成している。８４１は内部を開示していないが他のステーションであり、図示していないが、更に他の複数のステーションを想定しており、これらのステーションは、信号バス８７１と電源バス８７２と図示していない制御信号バスと、電源８８０とを含むネットワークバス８７０に各々並列に接続している。これらのステーションは、応用制御手段であるコントローラ及び応用回路(コントローラ側回路部分)８５０と、トランシーバ８５１，電源レギュレータ８５２（ネットワーク側回路部分）は、アイソレータ８６０〜８６２によって絶縁分離しており、ネットワーク側回路部分は電源バス８７２より電源を供給するように、トランシーバ８５１は、アイソレータ８６０〜８６２を通じてコントローラ及び応用回路８５０と信号バス８７１とを接続している。なお、アイソレータはコントローラ及び応用回路８５０とトランシーバ８５１を接続して、トランシーバ８５１のスタンバイ動作を制御する。あるステーション８４０と他のステーションとの間で通信を実行するには、起動するステーションからトランシーバのスタンバイを解除し、受信信号Ｒを監視することで、信号バス８７１の空きを知り、他のステーション宛の送信信号Ｔを送信する。他のステーションは、時々トランシーバのスタンバイを解除して、受信信号Ｒを監視したり、図示せぬネットワークバスの制御信号バスの状態を監視したりして、自分のステーション宛の信号であるかどうかを知り、そうであれば引き続いて信号を受信するというように制御する。なお、これらの制御シーケンスは一例であり変形は可能である。これらネットワークに接続する機器に共通していえることは、ネットワークとステーションの絶縁分離である。つまり、モデム同様にネットワークと端末とは他に異常な事態で異常電圧が発生しても、これを拡散させないようにすることが不可欠であり、従来は高価なトランスやホトカプラがこの絶縁手段として使われていた。このために小型化，経済化の問題があった。
【００７３】
本実施例のように、モノリシックアイソレータを適用することで、システムとして小型化，経済化が図れるばかりでなく、コントローラ回路，トランシーバ回路等と適宜組み合わせてＩＣ化することにより、回路としても小型化，経済化が図れる利点がある。
【００７４】
以上、実施例で説明したように、本発明によれば、モデム装置だけでなく、ネットワーク装置の小型化，経済化が実現できるメリットがある。
【００７５】
なお、これらの例では、ネットワークから電源供給がある事例について説明したが、応用回路側から絶縁して電源供給すれば他の通信システム及び装置にも適用できる。この場合、経済化の効果は幾分低下するが、小型化の利点と合わせて有効な場合がある。
【００７６】
図１１を用いて本発明によるアイソレータの動作を説明する。（ａ）にはアイソレータのブロック構成概略図、また（ｂ）にはその動作波形を示す。アイソレータは概ね以下の回路ブロックで構成される。９４１は入力パルス信号ｉｎから相補のパルス信号ｓ１，ｓ２を出力する差動増幅回路、９４２は相補のパルス信号ｓ１，ｓ２を２次側に容量結合するペアの絶縁キャパシタ、９４３は１次側からの容量結合により伝送された信号を微分信号ｓ３，ｓ４にする微分回路、944は微分信号ｓ３，ｓ４から入力パルス信号inの遷移タイミングを検出する遷移検出回路、９４５は遷移検出回路９４４で検出した遷移検出信号ｓ５，ｓ６から元のパルス信号を再生するパルス再生回路、である。
【００７７】
１次側から２次側へ伝送すべきパルス信号inは、差動増幅回路９４１により相補のパルス信号ｓ１，ｓ２を生成して、絶縁キャパシタ９４２の１次側を駆動する。絶縁キャパシタ９４２及び２次側に設けた微分回路９４３により、絶縁キャパシタ９４２の２次側に微分波形ｓ３，ｓ４が出力される。微分波形ｓ３，ｓ４から遷移検出回路９４４により入力パルス信号inの遷移タイミングに係わる遷移検出信号ｓ５，ｓ６が得られる。遷移検出信号ｓ５，ｓ６はパルス再生回路945によりパルスを再生して再生パルス信号out を出力する。
【００７８】
本実施例によれば、絶縁された１次側から２次側へ絶縁キャパシタ９４２を介することで入力パルス信号inを伝送することができる。
【００７９】
次に、図１２を用いて本発明の絶縁カプラの伝送方式を説明する。図１２には、ブロック図により、（ａ）から（ｆ）までの各種の伝送方式を示している。絶縁バリヤは、本発明のキャパシタである。本発明の絶縁カプラは、絶縁バリヤを２個使用し、レシーバ側をフローティングとしても正確に信号伝送できるように相補波形で駆動する。入力回路は、電源端子ＶＤＤ１と接地端子ＶＳＳ１とから電源供給を受け、入力端子から受けた信号を絶縁バリヤの一方の端子を駆動する波形に変換して出力する。出力回路は、電源端子ＶＤＤ２と接地端子ＶＳＳ２とから電源供給を受け、絶縁バリヤの反対側の端子に現れる波形を検出し出力信号に変換して出力する。変換波形は、振幅方向のみデジタル化するＰＷＭ（パルスデューティ変換）あるいはＦＭ(電圧−周波数変換)、又は、時間軸方向もデジタル化したデジタル伝送方式など様々な方式を使用することができる。
【００８０】
図１２（ｂ）は、ＰＷＭ伝送方式の場合を示している。ＰＷＭ方式は、入力回路で、入力したアナログ信号を信号帯域の数十倍以上の一定周期Ｔでサンプリングし、振幅を時間軸方向のデューティ（０Ｖ入力を５０％デューティ）に変換して伝送し、出力回路では、これを検出して、再びデューティを振幅値に変換することで入力波形を再生し、アナログ信号を出力するものである。デューティをアナログ処理することで、原理的には高い分解能を得ることができる。もちろん効率は悪いがデジタル信号を伝送しても良い。
【００８１】
（ｃ）は、本発明のデジタル伝送の場合を示している。デジタル伝送では、伝送波形に同一レベルが続かないように例えばマンチェスタ符号などのような符号変換を施してから、絶縁バリヤを駆動し、出力回路では、これを検出して、逆変換し元のデジタル信号を再生する。この場合は入力デジタル信号の転送周波数に同期して符号変換および逆変換を行う。この方法は振幅方向の変換が少ないので雑音の影響を受け難い特徴がある。
【００８２】
（ｄ）は、ＡＤ変換入力を絶縁バリヤを通じて行う場合を示している。入力回路では、アナログの入力信号をＡＤ変換し、さらに、（ｃ）と同じ符号変換を施してから絶縁バリヤを駆動する。出力回路では、これを検出して、逆符号変換してからデジタル信号を出力する。
【００８３】
（ｅ）は、逆にＤＡ変換出力を絶縁バリヤを通じて行う場合を示している。入力回路では、デジタルの入力信号を（ｃ）と同じ符号変換を施してから絶縁バリヤを駆動する。出力回路では、これを検出して、逆符号変換してからＤＡ変換してアナログ信号を出力する。
【００８４】
（ｆ）は、（ｄ）と（ｅ）とを組み合わせてアナログ信号の入出力をＡＤ変換及びＤＡ変換を用いて実施する場合を示している。（ｄ）から（ｆ）の信号伝送方式は、デジタル信号の接続先をＤＳＰとすることにより、モデムなどの音声信号処理アナログフロントエンド及び回線インターフェイスに好適な構成である。
これらの方式は部分的には以前から提案されている方式であるが、本発明によりモノリシックＩＣに集積化することが可能になる。具体的に言えば、上記した容量性絶縁バリヤは、２つの回路の間を結合するための回路であるが、基板との間のストレー容量が大きく、入力回路，出力回路，絶縁バリヤを別々に作成して組み合わせる場合とは大きな違いがある。即ち、絶縁バリヤでの伝送効率が数分の一と悪いのである。上記した実施例では、出力回路の初段に増幅回路を配置した後に検出処理，復調処理を行うようにしている。
【００８５】
図１３は本発明によるモノリシックアイソレータの第１の実施例の（ａ）断面図、及び（ｂ）平面図である。断面図の１及び２及び３はそれぞれ、ＳＯＩ(Silicon on Insulator)基板の支持基板及び埋込酸化膜及びシリコン層である。４はＣＭＯＳデバイス等の素子分離に用いる熱酸化で形成したLOCOS (Local Oxidation of Silicon) である。２１から２５はＬＯＣＯＳ表面から埋込酸化膜２に達する帯状に形成したトレンチ絶縁膜である。１１及び１２はそれぞれ拡散層で形成した１次側及び２次側のキャパシタ電極である。６，７及び８はそれぞれメタル１層下地層間膜，メタル２層下地層間膜及びメタル３層下地層間膜である。１０はメタル３層で形成した中間電極である。１５及び１６はそれぞれ１次側電極及び２次側電極への引き出し配線である。９はキャパシタ領域。１３及び１４はそれぞれキャパシタを除く１次側及び２次側の回路領域である。平面図の添字である（ａ）及び（ｂ）は相補信号で構成する伝送信号のポジ信号及びネガ信号に対応する。
【００８６】
支持基板１，埋込酸化膜２及びシリコン層３からなるＳＯＩウェーハに、デバイス分離のための熱酸化膜ＬＯＣＯＳ４を形成した後にトレンチ絶縁膜２１から２５を形成する。２５はアイソレータチップの最外周を囲むトレンチ絶縁膜でありチップスクライブ端からのリークを防止する。トレンチ絶縁膜を幾重にも形成することで信頼性を高めることが可能になる。２３及び２４はそれぞれ１次側の回路領域及び２次側の回路領域を囲むトレンチ絶縁膜であり、１次側と２次側との絶縁分離のための耐圧の一端を担っている。２１は１次側回路領域内に設けた１次側キャパシタ電極領域を分離するトレンチ絶縁膜。２２は２次側回路領域内に設けた２次側キャパシタ電極領域を分離するトレンチ絶縁膜。１０はメタル３層目で形成したキャパシタの中間電極である。電気的に絶縁された１次側と２次側との信号の伝送を容量結合により実現する本実施例のアイソレータの容量（キャパシタ）は次のような直列接続されたキャパシタで構成される。１次側キャパシタ電極１１と中間電極１０とで構成する第１のキャパシタと、中間電極１０と２次側キャパシタ電極１２とで構成する第２のキャパシタである。中間電極１０は、絶縁膜である層間膜６，７，８上において、１次側回路領域上から２次側回路領域上にまたがって設けられる。すなわち、中間電極１０により第１のキャパシタから第２のキャパシタへ折り返す構成を採ることで、両キャパシタを対称に形成することができ直列接続を成す２つのキャパシタの絶縁耐圧や容量値のバラツキを低減できる。また、それぞれのキャパシタの絶縁膜は以下、（１）LOCOS4，(２)メタル１層下地層間膜６，（３）メタル２層下地層間膜７，（４）メタル３層下地層間膜８の４層で構成される。このように、厚い絶縁膜を複数層用いて構成することで絶縁耐圧を確保することができる。
【００８７】
本実施例では１次側と２次側との絶縁耐圧をＳＯＩの埋込酸化膜とトレンチ絶縁膜及びＬＯＣＯＳを含む層間絶縁膜により確保している。また、１次側と２次側との間の信号伝送を担うキャパシタの絶縁耐圧は拡散層とメタル層との間のＬＯＣＯＳを含む層間絶縁膜で確保する。本実施例では、同一半導体基板上で１次側と２次側との絶縁分離ができ、更に１次側と２次側との間に高い絶縁耐圧を有するキャパシタを形成できるためアイソレータをモノリシック化することができる。また、１次側と２次側との間キャパシタを層間膜で構成するため、ＳＯＩのシリコン膜厚に係わらず所望の容量値を得ることができる。
【００８８】
図１４は本発明によるモノリシックアイソレータの第２の実施例の（ａ）断面図、及び（ｂ）平面図である。本実施例は、▲１▼アイソレータの１次側及び２次側の電極をメタル３層で構成し、中間電極を拡散層で構成した点、▲２▼１次側回路領域及び２次側回路領域とは別に独立した容量領域を要する点を除けば、概ね図１３の実施例と同様である。よって図１３との相違点についてのみ説明する。
【００８９】
９２３から９２４及び９６０，９６４はＬＯＣＯＳ９０４表面から埋込酸化膜９０２に達する帯状に形成したトレンチ絶縁膜である。９６１及び９６２はそれぞれメタル３層で形成した１次側及び２次側のキャパシタ電極である。９６３は拡散層で形成した中間電極である。９６５はパッシベーション膜であるＳｉＮ膜、９６６はＰＩＱで形成した保護膜である。９０９はキャパシタ領域。９１３及び９１４はそれぞれ、１次側及び２次側の回路領域である。平面図の添字である（ａ）及び（ｂ）は相補信号で構成する伝送信号のポジ信号及びネガ信号に対応する。９６０はキャパシタ領域と他の領域を分離するためのトレンチ絶縁膜である。９６３は拡散層で形成したキャパシタの中間電極である。電気的に絶縁された１次側と２次側との信号の伝送を容量結合により実現する本実施例のアイソレータの容量（キャパシタ）は次のような直列接続されたキャパシタで構成される。１次側キャパシタ電極９６１と中間電極９６３とで構成する第１のキャパシタと、中間電極９６３と２次側キャパシタ電極９６２とで構成する第２のキャパシタである。中間電極９６３は、１次側キャパシタ電極９６１の下部（基板側）から、２次側キャパシタ電極９６２の基板側にわたって配置される。すなわち、中間電極９６３により第１のキャパシタから第２のキャパシタへ折り返す構成を採ることで、両キャパシタを対称に形成することができ直列接続を成す２つのキャパシタの絶縁耐圧や容量値のバラツキを低減できる。
【００９０】
本実施例では１次側と２次側との絶縁耐圧をＳＯＩの埋込酸化膜とトレンチ絶縁膜及びＬＯＣＯＳを含む層間絶縁膜により確保している。また、１次側と２次側との間の信号伝送を担うキャパシタの絶縁耐圧は拡散層とメタル層との間のＬＯＣＯＳを含む層間絶縁膜で確保する。本実施例では、同一半導体基板上で１次側と２次側との絶縁分離ができ、更に１次側と２次側との間に高い絶縁耐圧を有するキャパシタを形成できるためアイソレータをモノリシック化することができる。また、１次側と２次側との間キャパシタを層間膜で構成するため、ＳＯＩのシリコン膜厚に係わらず所望の容量値を得ることができる。
【００９１】
なお、本実施例ではメタル３層で構成した、１次側及び２次側の容量電極間の耐圧を確保するための保護膜を図示したが、図１３及びその他の実施例についても同様の保護膜を有することはいうまでもない。
【００９２】
図１５には１次側と２次側との間に設けるキャパシタ絶縁膜の構成例を示す。
（ａ）は拡散層９３１とpoly−Ｓｉ層９３２とを電極層とし、熱酸化膜９３４で絶縁層を形成する。熱酸化膜は絶縁破壊電界強度が高く、より薄い膜で所望の絶縁耐圧を実現できるため、容量としての面積を小さくすることが可能になる。
（ｂ）は拡散層９３１とpoly−Ｓｉ層９３２とを電極層とし、熱酸化膜９３４とＣＶＤ絶縁膜９３５とで絶縁層を形成する。本構成では、プロセスの制約等により熱酸化膜の膜厚を厚くできない場合にＣＶＤ絶縁膜を積層することにより所望の耐圧を実現することができる。
【００９３】
（ｃ）は拡散層９３１とメタル層９３３とを電極層とし、熱酸化膜９３４で絶縁層を形成する。本構成では、（ａ）の場合と同様に容量の面積を小さくすることができる。
【００９４】
（ｄ）は拡散層９３１とメタル層９３３とを電極層とし、ＣＶＤ絶縁膜９３５で絶縁層を形成する。本構成では、積層化することで所望の耐圧を得ることができる。
【００９５】
（ｅ）はpoly−Ｓｉ層９３２とメタル層９３３とを電極層とし、ＣＶＤ絶縁膜９３５で絶縁層を形成する。ＣＶＤ絶縁膜６３５は、２層以上に分けて成膜することにより、ＣＶＤ絶縁膜のストレスの低減やクラック及び剥がれの防止を図ることができる。
【００９６】
（ｆ）はpoly−Ｓｉ層９３２とメタル層９３３とを電極層とし、ＣＶＤ絶縁膜９３５と有機絶縁膜９３６とで絶縁層を形成する。本構成では、ＣＶＤ絶縁膜と有機絶縁膜とを積層することで段差緩和を図ることができる。
【００９７】
（ｇ）はメタル層９３３で電極層を形成し、ＣＶＤ絶縁膜９３５で絶縁層を形成する。ＣＶＤ絶縁膜９３５は、２層以上に分けて成膜することにより、ＣＶＤ絶縁膜のストレスの低減やクラック及び剥がれの防止を図ることができる。
【００９８】
（ｈ）はメタル層９３３で電極層を形成し、有機絶縁膜９３６で絶縁層を形成する。有機絶縁膜９３６は、２層以上に分けて成膜することにより、有機絶縁膜のストレスの低減やクラック及び剥がれの防止を図ることができる。
【００９９】
（ｉ）はメタル層９３３で電極層を形成し、ＣＶＤ絶縁膜９３５と有機絶縁膜９３６とで絶縁層を形成する。本構成では、ＣＶＤ絶縁膜と有機絶縁膜とを積層することで段差緩和を図ることができる。
【０１００】
（ｊ）はメタル層９３３−１とメタル層９３３−３とでキャパシタ電極を形成し、この電極間にＣＶＤ絶縁膜９３５−１とＣＶＤ絶縁膜９３５−２との絶縁層を設ける。ＣＶＤ絶縁膜９３５−１，９３５−２間には、メタル層９３３−２が挟まれている。メタル層９３３−２は中間電極として振る舞うが、キャパシタ容量はＣＶＤ絶縁膜９３５−１，９３５−２の足した膜厚によって決まり、メタル層９３３−２挟まっていることは直接影響しない。例えば、キャパシタ電極をメタル１層目と、メタル３層目とで構成した際に、メタル２層目を中間電極として残すことで、メタル２層目のエッチングプロセスによるＣＶＤ絶縁膜９３５−１へのダメージ与えることがなく絶縁膜の信頼性を確保できる。
【０１０１】
本実施例では、メタル層とＣＶＤ絶縁膜との場合を示しているが、電極間に導体が挟めまた他の構成においても、挟まれた導体を中間電極として残すことで絶縁膜の信頼性を確保できることは自明である。
【０１０２】
本実施例によれば、プロセスデバイスの制約や容量値によりキャパシタの構成を選択することができる。
【０１０３】
図１６は本発明のアイソレータの他の実施例の断面図である。９０１及び902及び９０３はそれぞれ、ＳＯＩ基板の支持基板及び埋込酸化膜及びシリコン層である。９５４は高耐圧キャパシタに用いる熱酸化で形成した絶縁膜である。921から９２５は絶縁膜９５４の表面から埋込酸化膜９０２に達する帯状に形成したトレンチ絶縁膜である。９１１及び９１２はそれぞれ拡散層で形成した１次側及び２次側のキャパシタ電極である。９０６及び９０７はそれぞれメタル１層下地層間膜及びメタル２層下地層間膜である。９１７はポリシリコン層で形成した中間電極である。９１５及び９１６はそれぞれ１次側電極及び２次側電極への引き出し配線である。９０９はキャパシタ領域。９１３及び９１４はそれぞれキャパシタを除く１次側及び２次側の回路領域である。また、平面図は図１３（ａ）と同様である。
【０１０４】
ＳＯＩ基板に高耐圧キャパシタ用の絶縁膜９５４を形成し、図示していないデバイス分離のための熱酸化膜ＬＯＣＯＳ９０４を形成した後にトレンチ絶縁膜９２１から９２５を形成する。絶縁膜９５４を形成する前に絶縁膜９５４形成部分を予めエッチング等で後退させた後に熱酸化により絶縁膜９５４を形成することで絶縁膜９５４による段差を緩和している。９２５はアイソレータチップの最外周を囲むトレンチ絶縁膜でありチップスクライブ端からのリークを防止する。トレンチ絶縁膜を幾重にも形成することで信頼性を高めることが可能になる。
【０１０５】
９２３及び９２４はそれぞれ１次側の回路領域及び２次側の回路領域を囲むトレンチ絶縁膜であり、１次側と２次側との絶縁分離のための耐圧の一端を担っている。９２１は１次側回路領域内に設けた１次側キャパシタ電極領域を分離するトレンチ絶縁膜。９２２は２次側回路領域内に設けた２次側キャパシタ電極領域を分離するトレンチ絶縁膜。９１７はポリシリコン層で形成したキャパシタの中間電極である。電気的に絶縁された１次側と２次側との信号の伝送を容量結合により実現する本実施例のアイソレータの容量（キャパシタ）は次のような直列接続されたキャパシタで構成される。１次側キャパシタ電極９１１と中間電極９１０とで構成する第１のキャパシタと、中間電極９１７と２次側キャパシタ電極912とで構成する第２のキャパシタである。
【０１０６】
本実施例では１次側と２次側との絶縁耐圧をＳＯＩの埋込酸化膜とトレンチ絶縁膜及び絶縁膜により確保している。また、１次側と２次側との間の信号伝送を担うキャパシタの絶縁耐圧は拡散層とポリシリコン層との間の熱酸化で形成する絶縁膜で確保する。本実施例では、同一半導体基板上で１次側と２次側との絶縁分離ができ、更に１次側と２次側との間に高い絶縁耐圧を有するキャパシタを形成できるためアイソレータをモノリシック化することができる。また、１次側と２次側との間キャパシタを層間膜で構成するため、ＳＯＩのシリコン膜厚に係わらず所望の容量値を得ることができる。また、高耐圧キャパシタ用の絶縁膜が絶縁破壊電界強度が高い熱酸化膜で形成されている。このため、所望の絶縁耐圧に対する膜厚が薄くでき、キャパシタの面積を小さくできる。また、高耐圧キャパシタの絶縁膜を形成する前に、予めエッチング等により表面を後退させることで段差を低減することができる。
【０１０７】
図１７にＶ溝による誘電体分離（以下、ＤＩと称す）基板を用いたモノリシックアイソレータの断面図を示す。１次側と２次側の絶縁分離及びそれぞれのキャパシタ電極領域の分離をＤＩ基板９１８で実現している点を除けば、図１３に示した実施例とほぼ同様である。よって、詳細な説明は割愛する。
【０１０８】
本実施例によれば、１次側と２次側との絶縁耐圧をＤＩ基板及び絶縁膜により確保すると共に、１次側と２次側との間の信号伝送を担うキャパシタの絶縁耐圧は拡散層とメタル層との間の熱酸化膜を含む層間絶縁膜で確保する。本実施例では、同一半導体基板上で１次側と２次側との絶縁分離ができ、更に１次側と２次側との間に高い絶縁耐圧を有するキャパシタを形成できるためアイソレータをモノリシック化することができる。また、１次側と２次側との間にキャパシタを層間膜で構成するため層間膜の厚さにより所望の耐圧を得ることができる。
【０１０９】
図１８は本発明のアイソレータの他の実施例を示す（ａ）断面図及び（ｂ）平面図である。トレンチ絶縁膜のパターンを除けば、ほぼ図１６に示す実施例と同様である。２５はアイソレータチップの最外周を囲むトレンチ絶縁膜でありチップスクライブ端からのリークを防止する。本実施例では図１６の場合と異なり、トレンチ絶縁膜２５の内側に１次側及び２次側の回路領域に加え、他に２つのキャパシタ領域をトレンチ絶縁膜２６により絶縁分離している。トレンチ絶縁膜２６で分離したキャパシタ領域内には、１次側のキャパシタ電極領域分離のためのトレンチ絶縁膜２７と、２次側のキャパシタ電極領域分離のためのトレンチ絶縁膜２８とを配置する。キャパシタ電極領域分離のためのトレンチ絶縁膜２７及び２８は、トレンチ絶縁膜自体が１次側と２次側との間に設ける信号伝送用のキャパシタの絶縁膜として作用する。
【０１１０】
本実施例によれば、図１６の実施例に加え、１次側と２次側との間に設けるキャパシタを、拡散層９１１及び９１２とポリシリコン９１７との間で構成されるキャパシタと、トレンチ絶縁膜で構成されるキャパシタとで構成できるため容量値を稼ぐことができる。
【０１１１】
図１９にモノリシックアイソレータの容量構造の実施例である断面図を示す。基本的な構成は図１４と同様である。本実施例ではメタル３層９６１を用いた１次側電極と、拡散層９６７を用いた２次側電極で容量を形成して中間電極による折り返しを用いていない。本実施例ではキャパシタを直列接続を用いずに構成するため、容量のレイアウト面積を低減することができる。
【０１１２】
図２０は図１９と同様モノリシックアイソレータ容量構造の別の実施例である断面図を示す。図１９との相違点は１次側の電極がメタル３層電極９６１と拡散層電極９７１の２つの層で構成され、メタル１層９７２で構成する２次側の電極を挟み込んだ構成になっている点である。本実施例では２次側の電極を受信用のノードに用いることにより、受信側のノードが外来ノイズ等の影響を受け難くできるため、アイソレータの信号伝送の信頼性を向上することができる。
【０１１３】
図２１に本発明のモノリシックアイソレータをＩＣ化した実施例を示す平面図である。
【０１１４】
（ａ）は１つの入力（受信信号）端子と、１つの出力（送信信号）端子とを有する、所謂１チャネルのアイソレータをＩＣ化した場合の平面図である。１は１チャネルのモノリシックアイソレータチップ、１１はＩＣパッケージ、２１は受信（１次）側の外部ピン、３１は送信（２次）側の外部ピンである。１次側の外部ピン２１は、入力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子の３ピンから成る。また、送信側の外部ピン３１も同様に、出力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子の３ピンから成る。本実施例ではＩＣパッケージ内には１チップのモノリシックアイソレータを実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が容易にできる。
【０１１５】
（ｂ）は１次側と２次側の双方に、１つの入力端子と、１つの出力端子とを有する、双方向に信号の送信及び受信が可能なアイソレータをＩＣ化した場合の平面図である。２は２チャネル（送信及び受信の各々１チャネル）のモノリシックアイソレータチップ、１２はＩＣパッケージ、２２は１次側の外部ピン、３２は２次側の外部ピンである。１次側の外部ピン２２は、入力端子，出力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子の４ピンから成る。また、２次側の外部ピン３２も同様に、出力端子，入力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子の４ピンから成る。本実施例でも同様にＩＣパッケージ内には１チップのモノリシックアイソレータを実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が容易にできる。
【０１１６】
（ｃ）は１次側と２次側の双方に、１つの入出力共通端子を有する、双方向に信号の送受信が可能なアイソレータをＩＣ化した場合の平面図である。５は１チャネルの送受信共用アイソレータと１チャネルの１方向アイソレータとをモノリシック化したアイソレータチップ、１５はＩＣパッケージ、２５は１次側の外部ピン、３５は２次側の外部ピンである。１次側の外部ピン２５は、入出力端子，制御出力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子の４ピンから成る。また、２次側の外部ピン３５も同様に、入出力端子，制御入力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子の４ピンから成る。本実施例でも同様にＩＣパッケージ内には１チップのモノリシックアイソレータを実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が容易にできる。また、入出力端子を共用する信号伝送に対してもモノリシック化したＩＣを用いて小型化及び低価格化を図ることができる。
【０１１７】
（ｄ）は２つ以上の入力（受信信号）端子と、２つ以上の出力（送信信号）端子とを有する、所謂マルチチャネルのアイソレータをＩＣ化した場合の平面図である。３はマルチチャネルのモノリシックアイソレータチップ、１３はＩＣパッケージ、２３は受信（１次）側の外部ピン、３３は送信（２次）側の外部ピンである。１次側の外部ピン２３は、２つ以上の入力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子の複数のピンから成る。また、送信側の外部ピン３３も同様に、２つ以上の出力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子の複数のピンから成る。本実施例ではマルチチャネルのアイソレータを１チップで実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が一層容易にできる。
【０１１８】
（ｅ）は１次側にｎ個の入力端子と、ｍ個の出力端子とを有し、２次側に、ｍ個の入力端子と、ｎ個の出力端子とを有したアイソレータをＩＣ化した場合の平面図である。４はマルチチャネル（１次側から２次側へ、送信ｎチャネル，受信ｍチャネル）のモノリシックアイソレータチップ、１４はＩＣパッケージ、２４は１次側の外部ピン、３４は２次側の外部ピンである。１次側の外部ピン２２は、ｎ個の入力端子，ｍ個の出力端子，１次側ＶＤＤ端子，１次側ＧＮＤ端子から成る。また、２次側の外部ピン３４も同様に、ｍ個の入力端子，ｎ個の出力端子，入力端子，２次側ＶＤＤ端子，２次側ＧＮＤ端子から成る。本実施例でも同様にマルチチャネルのアイソレータを１チップで実装するため、従来のマルチチップやハイブリッドで構成されたアイソレータに比べ実装が一層容易にできる。
【０１１９】
（ｆ）はモノリシックアイソレータを有したマルチチップモジュール（以下、ＭＣＭと称す）の平面図である。６はマルチチャネルのモノリシックアイソレータチップ、７は１次側周辺回路ＩＣ、８は２次側周辺回路ＩＣ、１６はパッケージ、２６は１次側外部ピン、３６は２次側外部ピンである。本実施例ではモノリシックアイソレータチップを用いてＭＣＭを構成するため実装形態が小型化できるメリットがある。また、１次側周辺回路ＩＣと２次側周辺回路ＩＣとの間にモノリシックアイソレータチップを配置する事により、１次側と２次側との間に距離を確保できるため１次側と２次側との耐圧を確保できる。
【０１２０】
【発明の効果】
本発明によれば、小型化が可能な通信システム，モデム装置を実現できると共に、これに貢献するモノリシックアイソレータを実現できる。
【図面の簡単な説明】
【図１】本発明のモノリシックＡＦＥの一実施例の回路ブロック図。
【図２】図１のＡＦＥ集積回路のレイアウト概念図。
【図３】図１のＡＦＥ集積回路を適用したモデムの回路ブロック図。
【図４】本発明のモノリシックＡＦＥ集積回路の他の実施例の回路ブロック図。
【図５】図４のＡＦＥ集積回路を適用したモデムの回路ブロック図。
【図６】本発明のモノリシックＡＦＥ集積回路を使用したモデム装置の構造図。
【図７】本発明のモノリシックＡＦＥ集積回路を使用したモデム装置の構造図。
【図８】本発明のＩ−ＡＦＥを用いた一実施例のモデム装置の構成図。
【図９】本発明のソフトモデムを内蔵したＰＣの構成図。
【図１０】本発明のＩ−ＡＦＥを用いた他の実施例の通信システムの構成図。
【図１１】アイソレータのブロック構成概略図及び動作波形。
【図１２】本発明に適用するアイソレータ方式の回路ブロック図。
【図１３】本発明のアイソレータの具体的な実施例を示す平面図及び断面図。
【図１４】本発明のアイソレータの具体的な実施例を示す平面図及び断面図。
【図１５】本発明のアイソレータのキャパシタの断面構成図。
【図１６】熱酸化膜で形成したキャパシタの実施例を示す断面図。
【図１７】ＤＩ基板を用いた実施例を示す断面図。
【図１８】トレンチ容量を併用した実施例を示す平面図及び断面図。
【図１９】本発明のモノリシックアイソレータに用いるキャパシタ部分の構造を示す断面図。
【図２０】本発明のモノリシックアイソレータに用いるキャパシタ部分の構造を示す断面図。
【図２１】本発明のモノリシックアイソレータ及びこれを含むＩＣの構成図。
【符号の説明】
５００…アナログフロントエンドＩＣ、９０１…ＳＯＩ支持基板、９０２…ＳＯＩ埋込酸化膜、９０３…ＳＯＩシリコン層、９０４…ＬＯＣＯＳ酸化膜、９０６〜９０８…層間絶縁膜、９１８…ＤＩ基板、９２１〜９２８…トレンチ絶縁膜。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an isolator used for electrical isolation between circuits and the like, and a modem device to which the isolator is applied.
[0002]
[Prior art]
In the field of communications, in order to protect highly public network equipment and terminals, high insulation is required at the boundary between the network and the terminal (hereinafter referred to as the line interface). Small transformers have been used.
However, with the widespread development of personal terminals, further miniaturization and weight reduction are required for portable terminals, and there is a problem that improvement in materials and structures used for transformers cannot sufficiently meet the demand for miniaturization. Applications of isolators are being studied.
[0003]
In applications such as measurement and medical care, there are cases where insulation is required between the signal detection portion and the signal processing portion, such as a sensor and a signal processing circuit. In such a case, the isolator is known as an insulating separation means. .
[0004]
Since the signal voltage is about 100 mV, it is assumed that the commercial power supply is in contact with the signal voltage. Therefore, the common mode noise voltage may be 100 V or higher. From these points, the isolator and the line interface have common problems in terms of high withstand voltage, downsizing, and low price.
[0005]
Although the isolator functions as an isolation transformer itself, there is a problem that noise is mixed during signal transmission.For example, when a large common mode noise voltage from a commercial power supply is applied, a transformer for small signal transmission is not used for signal transmission. In some cases, a transformer type isolator using a dedicated pulse transformer is used. Also, an isolator using an insulating transformer generally tends to be large in mounting form and expensive.
[0006]
In order to improve this, an isolation amplifier using an optical coupler in which a light emitting element and a light receiving element are combined has been devised. However, the characteristics of the optical coupler type insulation amplifier are likely to change depending on the temperature and the like, and improvement of the number, arrangement, circuit, etc. of the light emitting / receiving diodes has been proposed for high accuracy, but it is expensive. In addition, there is a demand from users for further miniaturization, but in particular, when trying to make a monolithic semiconductor, in addition to the silicon semiconductor process, a semiconductor process of other materials for light emission and reception is necessary, and many kinds of manufacturing processes are required. It is expected to become extremely expensive due to use, and cannot be realized practically.
[0007]
Capacitive isolators have been developed for the purpose of miniaturization, high reliability, and low price. High-voltage capacitor technology as an individual component that constitutes an insulation barrier is known as a ceramic capacitor for power or surge protection, and a circuit block for signal transmission using this is called a capacitive insulation amplifier or capacitive isolator And
It has been used since the 1970s.
[0008]
The PWM method (called pulse width modulation method or duty control method) is mainly used as the transmission method when transmitting signals through the capacitive insulation barrier, but before PWM technology was used in this capacitive isolator It is known as a construction technique of an insulation barrier using an insulation transformer or an optical coupler.
[0009]
For capacitive isolators, for the purpose of further miniaturization, cost reduction, and high reliability, an insulation amplifier of a duty cycle modulation system using a small capacitor insulation barrier and a floating comparator formed on a ceramic substrate has been proposed. ing. In addition, there is a proposal to lower the capacitance value for further miniaturization. The transmission waveform is differentiated using an insulation barrier as small as about 1 to 3 pF, and FM (frequency modulation) or PWM modulation waveform is reproduced from the differentiated waveform. Therefore, a technique of an insulating amplifier for demodulation has been proposed.
[0010]
For line interface applications such as modems, USP 4,757,528 [Thermally coupled Information transmission across electrical Isolation boundaries.] (Hereinafter referred to as 528 patent) and ISSCC86 conference record THPM14.3 (hereinafter referred to as “announcement”), Scott L. Falater (Harris Semiconductor) et al. Disclose the idea of making a monolithic semiconductor using a capacitive insulating barrier.
[0011]
Although not monolithic, Japanese Patent Application Laid-Open No. 7-307708 proposes three capacitive insulating barriers and a modem application circuit system for digital PWM signal transmission using the same.
[0012]
In the future, these circuits will be required to be further reduced in size and cost. From this viewpoint, if these conventional technologies are examined, there are the following problems and problems.
[0013]
Prior to the 528 patent, the insulation barrier having high withstand voltage performance, the input circuit that receives the input signal to create the PWM waveform, and the output circuit that reproduces and demodulates the PWM waveform are separate parts. It is mounted and configured as one isolator. For example, a capacitive insulating barrier is formed on a ceramic substrate, and two or more semiconductor chips are mounted on the same package to form an isolator. In other words, the configuration uses many parts.
[0014]
In the 528 patent and announcement, it is shown that a capacitive insulating barrier and a PWM transmission system are used as an idea for configuring a line interface which is an application circuit with a monolithic semiconductor, by a circuit schematic diagram and a description as a principle. In addition, the manufacturing method assumes that an isolator composed of a capacitive insulating barrier and a PWM circuit is formed on a monolithic semiconductor by a DI (dielectric isolation) process, and a signal in an audio band is transmitted by combining the isolator. However, what is disclosed is a technology related to control of an insulation switch by a heat pulse, and what kind of structure is used to form an insulation barrier and circuit on a monolithic semiconductor substrate, and as a result, how It is not disclosed what kind of effect is shown in operation.
Furthermore, Japanese Patent Application Laid-Open No. 7-307708 discloses a circuit configuration in which three signals are transmitted by three capacitive insulation barriers, whereas two insulation barriers are conventionally used for one transmission path. However, it does not show how to operate and transmit signals. Of course, there is no proposal to make these circuits monolithic including an insulation barrier.
[0015]
[Problems to be solved by the invention]
Users are demanding further downsizing and lower prices of communication systems and modem devices. To achieve this, it is necessary to reduce the size of the isolator function that replaces the conventional transformer and photocoupler, which requires a large number of mounting forms and a large number of parts. For this reason, it is considered essential to make the isolator function monolithic. However, the conventional technology as described above is a circuit for using a capacitive insulation barrier and a capacitive insulation barrier to realize a monolithic IC-isolator, a monolithic IC application circuit, and a monolithic IC-line interface circuit, There is no disclosure about a technique for configuring and operating these arrangements and insulation methods between arranged circuits on a semiconductor substrate. Therefore, it is not known at all how to achieve the withstand voltage when making a monolithic IC, and the characteristics of the high withstand voltage capacity created on the semiconductor.
[0016]
An object of the present invention is to provide means for realizing miniaturization of an isolator function in a communication device, particularly a modem device.
[0017]
Another object of the present invention is to provide a monolithic insulation barrier, an isolator IC using the insulation barrier, an application circuit IC using the insulation barrier, a line interface circuit IC, or an interface circuit or conversion between an analog signal and a digital signal. It is to realize an analog front end (AFE) including a circuit.
[0018]
Still another object of the present invention is to provide a technique for constructing a capacitive insulating barrier on a semiconductor substrate.
[0019]
Still another object of the present invention is to provide a technique for constructing an isolator using a capacitive insulating barrier on a semiconductor substrate.
[0020]
Still another object of the present invention is to provide a structure, arrangement, and operation method of an application circuit, particularly a line interface, using a plurality of isolators on a semiconductor substrate.
[0021]
Still another object of the present invention is to provide a PC card having a thin mounting form by converting the isolator into an IC or LSI.
[0022]
Still another object of the present invention is to downsize a modem device by using the isolator.
[0023]
Still another object of the present invention is to reduce the size and cost by using the isolator in a communication system.
[0024]
[Means for Solving the Problems]
In the present invention, as a means for reducing the size of the modem device, a means for isolating and isolating the isolator function monolithically is used between the line side and the host side.
[0025]
Further, in order to make the isolator monolithic, a buried wafer (insulating insulating layer) is formed in a semiconductor wafer having an insulating layer as an inner layer, for example, an SOI substrate, in a vertical direction from the wafer surface to the Si layer on the wafer surface. Layer-like insulator (hereinafter referred to as an insulation band) is formed, and further, an insulator serving as a protective film is formed on the element surface, whereby a primary-side circuit region and a secondary-side circuit region are formed. Insulate and isolate. Further, a DI substrate is used as another insulating separation means.
[0026]
Further, a capacitive insulating barrier (capacitor) having a high dielectric strength and a capacitive coupling between the primary side and the secondary side is constituted by the following means. As a first means, a capacitor is connected in series between the primary side and the secondary side, so that the withstand voltage per capacitor can be reduced with respect to a desired withstand voltage. Further, the capacitors connected in series can be symmetrically laid out by folding back the intermediate electrodes formed from the circuit region on the primary side to the circuit region on the secondary side. As a second means, a capacitor having an electrode on the side wall of the insulating band is used.
[0027]
In this way, high withstand voltage insulation between the primary side and the secondary side and a high withstand voltage capacitive insulation barrier are realized, and the amplifier corrects signal deterioration due to the stray capacitor and synchronizes the operation timing. By doing so, signal degradation due to crosstalk can be reduced, and a small and high-performance isolator and modem interface circuit can be realized.
[0028]
Hereinafter, the present invention will be described more specifically.
[0029]
In the present invention, a semiconductor wafer having an insulating layer as an inner layer is processed to form an insulating barrier, an isolator, an application circuit of the isolator, particularly a line interface circuit, and the insulating layer and the wiring layer are overlapped as necessary, A protective layer also serving as an insulation is formed to form a semiconductor IC. Each circuit is surrounded and insulated by an insulating layer, an insulating band, and an insulating protective layer. The insulating band is, for example, a band-shaped insulating pattern having a width of about 1 to 3 microns reaching the insulating layer from the surface of the semiconductor layer (the thickness is equal to the thickness of the semiconductor layer, for example, 10 to 50 microns). Is formed by a trench method in which a groove having a predetermined pattern reaching from the semiconductor surface to the insulating inner layer is formed and filled with an insulator, or an ion implantation method in which oxygen ions are implanted into the semiconductor layer to create an insulating region. In addition to using an insulating band, the insulating barrier may be formed by using an interlayer film for insulation between the diffusion layer and the wiring layer or the wiring layer. Hereinafter, the portions surrounded by the insulating band are referred to as electrode regions, circuit regions, etc., with “regions” attached. In some cases, a DI substrate is used to separate circuit areas.
[0030]
The insulating barrier in the isolator according to the present invention forms an electrode region surrounded by an insulating band, and a plurality of electrode regions share a part of the insulating band, and the shared length is long enough to obtain a necessary capacitance value. The capacitor is configured by arranging as described above. Note that a capacitor connected in series may be formed by setting the shape and arrangement of the insulating band so that three or more electrode regions share two or more insulating regions. The insulating inner layer has a thickness having an insulating performance corresponding to the width of the insulating band.
[0031]
The isolator according to the present invention is realized by forming the insulating barrier, the input circuit, and the output circuit on the same wafer. Each circuit is surrounded by an insulating band and insulated from other parts. As a rule, the insulation barrier is arranged at the boundary between the input circuit area and the output circuit area. In addition, these circuit areas and the insulation barrier are integrated together and further surrounded by an insulation band. The input circuit and the output circuit are each a PWM modulation circuit and a PWM demodulation circuit, or other circuits depending on the purpose, for example, ΣΔ modulation circuit and demodulation circuit for audio frequency band signals, not only in the amplitude direction but also in the time axis direction Also include digitized circuits. A protection circuit composed of a non-linear element such as a diode is disposed between the insulation barrier and the input and output circuits. The protection circuit is arranged inside the circuit area.
[0032]
The application circuit of the present invention is further realized by arranging an application circuit region surrounded by an insulating band in the isolator. When a plurality of the isolators are included, the insulating barriers may be arranged along the insulating barrier array line. When operating a plurality of isolators, the carrier clock is synchronized as necessary. In the application of the isolator to the line interface circuit, in order to include the CMOS circuit in the circuit area, the CMOS circuit area is further divided into a PMOS group that is connected to the power supply line and an NMOS group that is connected to the ground line, and is separated by an insulation band. May be. The power supply wiring is laid out between a plurality of isolators. Each isolator may be surrounded by a power supply line and a ground line. For example, in the case of a CMOS circuit, there is an advantage that voltage control without a control current and high off-resistance can be obtained, but a PMOS and NMOS penetration phenomenon including a parasitic transistor, that is, latch-up tends to occur. There is an advantage that it is difficult to occur by separating the regions.
[0033]
High insulation pressure in the thickness direction is realized by using an insulating inner layer wafer, and an extremely small insulation barrier is realized by forming two electrode regions having an insulating band shared on the same wafer, and also on the same wafer. An extremely small isolator can be realized by forming the insulating barrier and two circuit regions of the input circuit and the output circuit. Furthermore, by overlapping the electrode regions to connect the capacitors in series to achieve a high withstand voltage in the horizontal direction, even when the width of one insulating band cannot be widened due to process restrictions, a further high withstand voltage can be realized. Further, the intermediate electrode is placed in a floating state when arranging the series capacitor, so that the wiring straddling the strong electric field portion can be reduced.
[0034]
In the case of an application using a plurality of isolators, the insulating performance can be made uniform by arranging the capacitive insulating barriers such as electrodes and insulating bands.
[0035]
By making the isolator monolithic and reducing the mounting form of the insulating means, it is possible to reduce the size of the communication system and the like including the modem.
[0036]
Further, by making the isolator monolithic, it is possible to reduce the components of the modem device and the communication system by incorporating the isolator in an LSI having other functions.
[0037]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described according to examples.
[0038]
FIG. 1 is a circuit block diagram of an embodiment in which a monolithic digital isolator to be described later with reference to FIG. 13 is applied to an analog front end (AFE). The AFE of this embodiment is for audio band signal processing, and analog and digital conversion is oversampled (2 MHz) AD and DA conversion, once reduced to 32 ksps by a decimator and interpolator, and further, low-pass filter processing is performed by an internal DSP. Finally, digital data is input / output at a speed of 8 ksps.
[0039]
In FIG. 1, reference numeral 500 denotes a monolithic AFE that incorporates digital isolators 501 to 506 each having a high voltage capacitor portion as described in FIG. The AFE 500 is an AFE original multiplexer (MUX) 511, pad amplifier (PDA) 512, pre-filter (PF1) 513, oversampled analog-to-digital converter ADC 514, decimator filter (DCM) 515, AD conversion output buffer ( ADCR) 516, built-in (in-) DSP 517, reception output buffer (RXDR) 518, analog input line, transmission buffer (TXDR) 521, DA conversion input buffer (DACR) 522, interpolator (INT) 523 An analog output line comprising an oversampled digital-to-analog converter DAC 524, a post filter (PF2) 525, and an attenuator (ATT) 526, data input / output transfer control 531 and 533 of the in-DSP 517, and an analog The control circuit is added to the 2-wire 4-wire conversion circuit 533 of the input / output terminal. The inside of the AFE 500 is reset or powered down by a control circuit (CONT) 541. The reset signal is transmitted to the circuit on the left side (hereinafter referred to as analog input / output side) through the digital isolator 506, and is combined with the reset signal associated with power on / off on the analog input / output side by the reset circuit 542, thereby resetting the analog input / output side circuit. Used as An external device uses control registers (CONTR) 551 and (STATUS) 554 to finely control the AFE 500. The contents of (CONTR) 551 ((STATUS ') 553) are copied to the control register (CONTR') 551 ((STATUS) 554) of the analog (digital) input / output circuit through the digital isolators 504 and 503, and the analog input / output side circuit. SW1 to SW3 and other circuit control and general output port (GPO) levels are set. The operation timing of the AFE 500 is converted to 16 MHz, which is eight times the 2 MHz clock (MCLK) PLL given by the external (ex-) DSP 536, and used as the basic timing together with the input 2 MHz. Of course, it is also transmitted to the analog input / output circuit through the digital isolator 505, and various timings are generated and used by the timing circuit 562.
[0040]
The reference voltage generation circuit 563 is a circuit for supplying a reference voltage for operating the analog input / output circuit with a single power supply, and generates a reference voltage VREF: (VDD1-VSS1) / 2.
[0041]
Next, the operation will be described. The two-wire four-wire conversion circuit 533 is a circuit that converts between two public lines and four internal transmission and reception lines when the AFE 500 is used in a modem device, and has line impedance matching and input / output amplifier functions. Yes. The analog input signal passes through the 2-wire 4-wire conversion circuit 533 or is directly input from the IN + and IN- terminals, but the MUX 511 is switched in advance by the signal SW1 in accordance with either one. The PDA 512 can switch the gain of 0 dB and 6 dB to the signal SW2.
[0042]
PF1 513 is an analog filter for deleting a signal in an unnecessary frequency band before AD conversion. In this embodiment, a PF1 513 is a secondary low-pass filter having a cutoff frequency of 48 kHz. The ADC 514 is a secondary ΔΣ modulator that operates at 2 Msps, and outputs a 2-bit AD conversion result every 0.5 μs. This AD conversion outputDCHTell 515 and skip to 32ksps. Although the output of DF1 515 is 16 bits / w, the speed is slow at 32 ksps, so this is serially converted to 2 Mbps and transmitted to the in-DSP 517 via the isolator 502 and the ADCR 516 of the digital input / output side circuit along with the timing signal. . The in-DSP 517 performs flat characteristic correction and LPF processing of 4 kHz or less by IIR and FIR digital signal processing on the decimator output. The processing result is serially transmitted to the ex-DSP 536 through the reception buffer 518 as data of 16 bits / w every 8 ksps.
[0043]
Next, the analog output line receives data (TXD) to be output from the ex-DSP 536 from the transmission buffer TXDR 521 every 8 ksps, and performs filtering similar to the analog input by the in-DSP 517, and the result is converted to 16 bits / w. The data is transferred to the interpolation filter (INT) 523 at a speed of 32 ksps while being interpolated via the DA output buffer (DACR) 522, but again converted into serial data and passed through the isolator 501. The INT 523 further performs interpolation processing, passes it to the DAC 524 as 6-bit / w data at a speed of 2 Msps, and outputs an analog value. The aliasing component remaining in the processing by the in-DSP 517 and the INT 523 is removed by the post filter PF2 525, and is output via the ATT 526 capable of switching between 0 dB, -6 dB, and -∞ dB. The operation timing of these analog output lines uses the timing of the analog input lines.
[0044]
The timing of these processes is basically the same as the timing of the ΔΣ modulator / demodulator in the 2 MHz timing, the interpolator and decimator processing timings input / output at 2 Msps and 32 ksps, and the DSP input / output at 32 ksps and 8 ksps. The processing timing is arranged in an orderly manner. Therefore, although the analog input / output side circuit and the digital input / output side circuit are separated by the isolators 501 to 505, it is indispensable to operate them in synchronism with each other, and it is important to set an isolator dedicated to timing.
[0045]
Next, an application example of the AFE 500 together with the ex-DSP 536 to a modem will be described.
[0046]
The AFE 500 viewed from the ex-DSP 536 is an analog signal input / output circuit, but its sample timing is important. For this reason, most modems have the ADC 514 with a timing that is most advantageous for discrimination judgment at the time of demodulation. Adjust the sample timing. For this purpose, the ex-DSP 536 informs the AFE 500 of the timing delay advance by the clock MCLK. That is, Δf is added when it is desired to advance the timing, and −Δf is added when the timing is desired to be notified to the AFE 500. This process is performed every several tens of ms to several hundreds of ms. When the AFE 500 operates at a self-timed timing, it does not coincide with the timing required by the ex-DSP 536, so that excess or shortage of data occurs and processing timing breaks down, resulting in large noise. In order to synchronize the AFE 500 with this delayed clock, a PLL is arranged inside the AFE 500 to synchronize the internal timing.
[0047]
In this embodiment, the data transfer between the decimator / interpolator and the in-DSP is performed by serial high-speed transfer, so that the number of isolators can be reduced. Since a modem includes a plurality of standards, a plurality of sample timings may be required. To cope with this, the frequency division ratio of the PLL 561 and the timing circuit 562 can be controlled by the CONTR 551.
[0048]
Next, FIG. 2 shows a layout concept on the integrated circuit of the circuit of FIG. In FIG. 2, the names given to the regions surrounded by a closed line (trench) in which the whole 500 indicates the entire AFE integrated circuit correspond to FIG. 1. The feature of this layout is that each circuit region is further surrounded by a trench to form an analog input / output side circuit region 601, an isolator region 602, and a digital input / output side circuit region 603. (1) Double trenches are provided between the regions, Insulation is performed, and (2) the entire chip is surrounded by a trench 604 to insulate the chips. The trench 604 is a multiple trench.
[0049]
In addition, each circuit block in the circuit regions 601 to 603 is surrounded by a trench for insulation isolation and element isolation between circuits, but this is further made into multiple trenches, and grounding between the trenches makes noise shielding due to mutual interference. Can be formed.
[0050]
Also, the multiplicity of the trenches in the circuit regions 601 and 603 should be one level higher than the multiplicity of the trenches provided in the isolator region 602 and having a high voltage capacitor portion as described in FIG. Therefore, the breakdown mode is limited to the capacitor portion. As a result, there is an effect that a system can be constructed with limited damage even when a high voltage exceeding the standard is applied.
[0051]
Next, FIG. 3 is a circuit diagram of an embodiment of a DSP modem to which the AFE of FIG. 1 is applied. In FIG. 3, 500 is an AFE, 700 is an ex-DSP, and when a modem is connected to a telephone line, a terminal to be connected is TIP, a resistor 701 is connected to TING,704And capacity702,703And a surge protection element 705 for connection. Reference numerals 706 and 707 denote SWs formed by NMOS transistors, which are connected to a light receiving element (solar cell) 708. The light receiving element 708 receives light from the light emitting diode 709 and turns on and off 706 and 707 to supply power supplied through TIP and RING to the circuit on the right side of the switch. The light emitting diode 709 is generated by a switch circuit including a transistor 710 and resistors 711 and 712.lightControlled. The control signal for this switch is POWER ON. The diodes 713, 714, 715, and 716 form a bridge and have a function of making the current direction constant regardless of the direction of the DC voltage applied to the TIP and RING. Resistance 717.A circuit comprising a quantity 719, transistors 720 and 721, a resistor 722, and an NMOS transistor 723 is a DC closed circuit, and is a control output terminal GPO of the AFE 500.(DC LOOP )Becomes high, the NMOS transistor is turned on, and the resistance 717The Darlington transistor circuits 720 and 721 operate in accordance with the bias, and a loop (closed) current balanced with the feedback resistor 722 flows. A circuit composed of resistors 724 and 18V Zener diode 725 is a protection circuit that prevents an excessive voltage application to the three-terminal regulator 726 and the AFE 500. A capacitor 727 is a smoothing capacitor. When transmitting by a modem, a POWER ON signal is first generated, the NMOS switches 706 and 707 are turned on, the three-terminal regulator 726 is connected to the line to supply current to the AFE, and then the GPO is transmitted from TXD through CONTR.(DC LOOP )Is turned high to turn on the NMOS switch 723, and a loop current is supplied to inform the central office switch that the modem has been connected to the line. Next, from the modem to AFE500A dial signal is sent through the capacity 728, and the exchange waits for the partner modem to connect. Since the connected modems generate normal modem signals, the modems communicate with each other through AFE. A capacitor 729 and Zener diodes 730 and 731 are sensitivity adjustment circuits that do not respond to incoming signals of a certain voltage or less. A resistor 732 is a current limiting resistor of the diode 733 or the light emitting diode 734, and a phototransistor 735 uses the resistor 736 as a load. When an incoming signal flows through the light emitting diode 734, the light emitting light is detected and transmitted to the modem 700 as a RING DETECT signal. Upon reception of the modem, this signal is notified to the modem, and the POWER ON terminal turns on the NMOS switches 706, 707 and 723 in response to this to turn on the loop current, and returns the modem response signal through the capacitor 728. . Subsequent transmission and reception of modem signals is almost the same as at the time of transmission.
[0052]
As described above, according to the present embodiment described with reference to FIGS. 1 to 3, the following features and effects can be obtained. The first feature is that, as shown in FIG. 2, an analog input / output side circuit including a circuit of individual parts on the left side from the isolator region of the AFE and a digital input / output circuit on the right side are connected between the two circuits. It is electrically insulated by an isolator region having a high voltage capacitor portion as described in FIG. According to the present embodiment, since the insulation separation means such as a conventional transformer can be built in the AFE and made monolithic, a small modem device can be constructed. The second feature is that power is supplied to the circuit on the analog input / output side of the AFE by receiving power from the station. Therefore, it is necessary to supply power to the analog input / output unit from the modem device side. This has contributed to reducing the overall power consumption. The third feature is that the individual part switch is divided into a POWER ON switch 706 and 707 and a loop current switch 423. This allows power to be supplied to the AFE without flowing a loop current at the start of line connection. It can be used for exchanging signals between the exchange and modem, such as caller ID notification.
[0053]
FIG. 4 is a circuit block diagram showing another embodiment in which the monolithic digital isolator is applied to AFE. This embodiment is substantially the same as FIG. 1 except that the insertion position of the isolator is different and the two-wire / four-wire conversion is externally attached. The same reference numerals denote the same functions, and only differences from FIG. 1 will be described here. Since a 2-wire 4-wire conversion circuit that requires the relative accuracy of circuit components is externally attached, the input signal on the line side is input to the pad amplifier 512 as a complementary signal (IN +, IN-). The received signal is further AD-converted by the ADC 514 via the prefilter 513, and then the isolator502To the digital signal processing unit 580 on the host side. The digital signal processing unit 580 includes a decimator for a received signal after AD conversion, an interpolator for a transmission signal for DA conversion, and a low-pass filter for a transmission / reception signal.
[0054]
An input / output control unit 581 serves as an interface between the digital signal processing unit 580 and an external circuit on the host side. Receiver isolator502Is provided between the ADC using ΔΣ modulation and the decimator of the digital control unit 580, so that the number of bits of the digital signal is small and the isolator502Can be reduced. Further, in the transmission system, the digital signal from the interpolator of the digital signal processing unit 580 is subjected to signal processing by a ΔΣ modulator 591 and a low-pass filter 592 configured by digital circuits, and then isolators.501To the line-side DAC 593. Since the transmission system also has a small number of digital signal bits in the portion where the isolator is arranged, the number of isolators can be reduced.
[0055]
In this embodiment, the chip area can be suppressed by taking out the 2-wire 4-wire conversion circuit that requires a layout area in order to realize high specific accuracy. In addition, the number of isolators can be reduced by providing an isolator entering the transmission / reception signal system between the ADC and DAC with a small number of bits of the digital signal and the digital signal processing unit.
[0056]
FIG. 5 shows an embodiment of a line interface circuit of a modem using the I-AFE of FIG. 4. The circuit is connected to a telephone line by IF1 and a signal processing circuit by IF2. In FIG. 5, IC1 is I-AFE, circuit block B1 is an AC high impedance circuit, circuit block B2 is a power receiving circuit, R1 to R13 are resistors, C1 to C13 are capacitors, VR1 is a surge protection element, SW1 is a relay switch, ZD1 ZD3 is a Zener diode, D1 to D5 are diodes, L1 is a choke coil, X1 is a crystal oscillator, and Q1 to Q2 are transistors.
[0057]
The connection relationship of the circuit elements is as shown in FIG. 5, and the relationship between signals and power reception will be described below. IF1 has terminals TIP, RING and FG for connecting a modem to a telephone line. FG is a frame ground terminal connected to the ground, and communication and power feeding through the line are performed through TIP and RING terminals. The resistors R1, R2, the capacitors C1, C2, and the surge protection element VR1 constitute a protection circuit. SW1 is a relay composed of a MOS transistor, a light receiving element, and a light emitting diode, and is turned on / off by a transistor Q2 and a resistor R13 to supply power and signals to the circuit on the right side of the switch. The control signal of this switch is IF2 PWRON. The diodes D1 to D4 form a rectifier bridge and have a function of making the current direction constant regardless of the direction of the DC voltage applied to the TIP and RING. ZD1 operates as a second surge protection element. The circuit block B1 is a circuit that exhibits high impedance characteristics in alternating current and low resistance in direct current. The circuit block B1 is connected in series with the transistor Q1 to form a so-called DC closed circuit. When the general-purpose input / output terminal GPIOO of IC1 (I-AFE) goes high, the NMOS transistor Q1 is turned on and a loop (closed) is formed. F) Apply current. Capacitors C4 to C5 are direct-current cut capacitors and transmit only signal components. The capacitor C6 and the Zener diodes ZD2 to ZD3 constitute a third surge protection circuit. Resistors R6 and R7 are terminating resistors, and the right terminal is connected to the transmission amplifier outputs OUT + and OUT− inside IC1. Resistors R4 to R9 are resistor networks that form a two-wire four-wire conversion circuit, and are configured to subtract the I-AFE transmission signal component from the signal received from the line. The capacitor C7 is an input capacitor of the power receiving circuit block B2, C8 is an output capacitor of the power receiving circuit block B2, and C9 is a decoupling capacitor, and receives DC power from the diode bridge output and supplies it to the IC1. The crystal oscillator X1, the capacitors C11 to C13, the resistor R12, and the choke coil L1 constitute an oscillation circuit together with the oscillation amplifier in the IC1, and are circuits for maintaining stable oscillation. R10 is an external resistor for controlling the reference voltage inside IC1. The resistor R11, the capacitor C10, and the diode D5 are a circuit for generating a reset signal by detecting the rising of the power supply voltage VDDL of the IC1 together with the detection circuit inside the IC1. The IC 1 operates by supplying power VDDH from the signal processing means (not shown) through the IF 2. The capacitor C3 and the resistor R3 are filters that form a calling signal path.
[0058]
When transmitting by a modem, first the PWRON signal is generated and the switch SW1 is turned on, the power receiving circuit is connected to the line, power is supplied to the IC1, and then the GPIOO is connected from the TXD terminal through the CONTR (not shown). The terminal is set to high level, and a loop current is supplied to inform the exchange of the office that the modem is connected to the line. Next, a dial (DTMF) signal is sent out from the TXD terminal as a transmission signal. For this purpose, in the I-AFE, the signal processing side passes through the isolator to the line side in the form of a digital signal, and the circuit side converts it to an analog signal and sends it out. When the exchange receives this dial signal, it connects to the other modem. Since the connected partner modem generates a normal modem signal, IC1 receives it. The received signal is converted from an analog signal into a digital signal inside the IC 1, passed to the signal processing circuit through the isolator, and further passed to the signal processing circuit via the IF 2 via the IF 2. Thereafter, transmission and reception are performed through the AFE, and modem communication is performed. In the case of termination, after the upper protocol is terminated, the GPIOO terminal is set to low and the PWRON signal is turned off.
[0059]
When receiving, it generally begins with a ringing signal. The ringing signal has a sine waveform with a frequency of 15 to several tens Hz and a voltage of several tens of volts or more. This signal is supplied to the diode bridge through C3 and R3 to supply power to the power supply circuit. IC1 knows that the power is turned on by a reset signal and transmits this to the signal processing and control side. The control circuit that knows this raises the PWRON signal to receive the direct current and supplies it to IC1, and also sets the GPIOO terminal to high and closes the direct current, and then launches the reception sequence. The reception sequence continues with the initial training and the communication sequence at the same time when a response signal is returned. These are standardized and well known, and the subsequent reception sequence of modem signals is almost the same as that during transmission.
[0060]
As described above, according to the present embodiment, the following features and effects can be obtained. The first feature is that the analog input / output circuit including the individual component circuit on the left side (IF1 side) is isolated from the digital input / output circuit on the right side (IF2 side) from the I-AFE isolator array. It is. Conventionally, it is a part that is insulated using an insulating transformer and a photocoupler, and the transformer and the photocoupler can be eliminated by the I-AFE of this embodiment, and a small modem device can be configured. The second feature is that power is supplied to the circuit on the line side (analog input / output side) of the I-AFE by receiving power from the station. It is no longer necessary to supply from the device side, contributing to overall power consumption reduction. The third feature is that the switches of the individual parts are divided into the PWRON switch SW1 and the DC closing switch Q1, so that the power is supplied to the AFE without flowing the loop current at the start of line connection, for example, transmission There is an effect that it can be used for exchanging signals between the exchange and the modem, such as notification of the user number.
[0061]
FIG. 6 is a structural diagram showing the concept of an embodiment in which an AFE incorporating an isolator of the present invention (hereinafter referred to as I-AFE) is applied to a card modem device. FIG. 6 (a) is an embodiment of the present invention. 6 (b) is a conventional card modem. In FIG. 6A, 400 is the entire card modem of this embodiment, 401 is the circuit board of this embodiment, 402 is the line interface IC, 403 is the I-AFE of this embodiment, and 404 is the DSP. 405 is another IC, 406 is a line side connector, 407 is a PC side connector, 408 is a varistor, 409 is a high voltage capacitor, 410 is a capacitor, 411 to 416 are other resistors and capacitors, etc. Chip parts. In FIG. 6B, 450 is the entire conventional card modem, 451 is the conventional circuit board, 452 is the line transformer which is the conventional line interface, 453 is the AFE, 454 is the DSP, 455 is the other IC, 456 is a line side connector, 457 is a PC side connector, 458 is a varistor, 459 is a high voltage capacitor, 460 is a capacitor, and 461 to 466 are chip components such as other resistors and capacitors. This figure schematically shows a cross-section of a card modem. As is clear from the comparison, a conventional card modem450The circuit board451Whereas the line transformer is arranged in the hollowed portion, in the embodiment of the present invention, instead of the line transformer which is a component of the conventional line interface, the monolithic AFE- By insulating with an isolator built in the LSI 403, it can be mounted in substantially the same manner as other ICs. For this reason, the process of punching the circuit board 401 can be omitted, which is economical. Moreover, there is a possibility that it can be economically performed without using a special transformer. Furthermore, since the transformer can be omitted, there is a possibility of further miniaturization.
[0062]
FIG. 7 shows another embodiment of a card modem in which the I-AFE of the present invention is applied to a PC card, as in FIG. In FIG. 7, 475 is the entire card modem of this embodiment, 476 is the circuit board of this embodiment, 477 is the line interface IC, 478 is the I-AFE of this embodiment, 479 is the DSP, and 480 is Other ICs, 481 is a line side connector, 482 is a terminal side connector, 483 is a varistor, 484 is a high voltage capacitor, 485 is a capacitor, and 486 to 491 are chip components such as other resistors and capacitors. is there. Compared with the embodiment shown in FIG. 6 (a), by mounting using only one side of the circuit board 476, the thickness of the PC card mounting form can be made thinner than 5 mm. The example can also be applied to a PC card having a thickness of 3.3 mm (TYPE-I).
[0063]
FIG. 8 is a configuration diagram of an embodiment of a communication system in which a modem device using I-AFE and a host (PC) are combined. In FIG. 8A, reference numeral 810 denotes, for example, a discrete circuit portion described in FIG. 3, which includes a protection element, a connection switch, a DC closing circuit, a DC closing switch (DC Loop), a call signal detection circuit, and the like. (Direct Access Arrangement) means. 811 is insulation, filter, AD, DA means such as I-AFE in the same figure, 812 is modulation / demodulation means such as DSP in the figure, 813 is transmission control means comprising MPU, memory, software, etc. Part 800. Reference numeral 801 denotes an application control means such as a PC, which is an internal host CPU such as WS, PC, PDA or the like, a dedicated DSP, or an overall control CPU of the collective modem, and is called a PC basic unit or host here.
[0064]
FIG. 8 (a) shows a configuration in which signal processing is hierarchically shared by a DSP responsible for modulation / demodulation processing, an MPU responsible for transmission control, and a PC responsible for signal processing on the host side. This is an example of a type modem configuration, and I-AFE contributes to miniaturization and economy of equipment by eliminating expensive and large-sized insulation transformers that were previously in DAA, reducing the number of photocouplers. Yes. Although the monolithic isolator is built in the AFE, it can be configured in combination with other parts as necessary. Further, integration may be performed in which the I-AFE and the DSP are integrated.
[0065]
FIG. 8B is a configuration diagram of an embodiment of a soft modem apparatus using I-AFE. In FIG. 8B, the same reference numerals as those in FIG. 8A have the same names, and 822 is an interface (I / F) means for connecting the modulation / demodulation means 811 and the application control means 803, and a buffer of about 0.5 Mbyte. Includes memory and other control logic. The feature of this configuration is that the modulation / demodulation means and transmission control means are collectively processed by the CPU of the host 803, thereby reducing the hardware of the modulation / demodulation means (DSP) 812 and the transmission control means (MPU) 813, and greatly improving the modem device. Realizes miniaturization and economy. In the case of this configuration, since the hardware of the modem portion is reduced, the effect of miniaturization and economy by the monolithic isolator is noticeable. Even in this configuration, the monolithic isolator may be combined with other than the AFE. The main function of the I / F means is to temporarily store AD and DA conversion data. If the I / F means is integrated and integrated with the I-AFE, the modem device can be further reduced in size.
[0066]
On the other hand, as shown in FIG. 9A, the I / F unit 822 may be integrated with the application control unit 803. By incorporating the I / F unit 822 into the application control unit 803, the modem unit can be further reduced in size,LowPower consumption can be reduced.
[0067]
FIG. 9B shows an embodiment in which all the components of the soft modem using I-AFE are taken into the application control means 805. In notebook PCs, PDAs, collective modem devices, etc., in which a modem unit and a PC unit are integrated, the classification of the modem unit is originally rare, and the arrangement may be determined according to other requirements.
[0068]
As described above, even in a communication system using a modem device and a modem, by using I-AFE, that is, a monolithic isolator, an insulating transformer can be deleted, and the number of photocouplers can be reduced, thereby reducing the size and cost. it is obvious.
In terms of standardization of the boundary between the modem unit and the PC unit, there are parallel buses such as the PCI standard, serial buses such as IEEE 1394, and USB, and adopting a configuration that conforms to these extends the application of the present invention. It is effective and has the effect of miniaturization and economy.
[0069]
8 and 9, the circuit on the line side supplies power from the power source on the line side with the isolator in the I-AFE as a boundary. That is, in the case of the I-AFE configured as shown in FIG. 1, the analog-digital converter (ADC), the digital-analog converter (DAC), and the like operate with power from the power supply on the line side. Therefore, in the case of digital isolation in which a digital signal passes through the isolator, the power consumption of the power supply on the application control means side (host side, ie, user side) can be reduced. If the power supply of the circuit on the application control means side is stopped at the waiting time for downloading data from the line at the boundary of the isolator, for example, if the power of the keyboard or the display device is turned off, FIG. Since the main operation unit in the communication system 9 is a modem unit that is operated by the line-side power supply, the power consumption of the power supply on the application control means side can be further reduced.
[0070]
The isolator according to the present invention can also be applied to an analog isolation type AFE in which an analog signal passes through the isolator. In that case, an analog-to-digital converter (ADC) or a digital-to-analog converter (DAC) is provided on the application control means side with the isolator as a boundary, and power is supplied to these converters from the line-side power supply. With such a circuit configuration, the power consumption of the power supply on the application control means side can be reduced. Similarly to the embodiments of FIGS. 8 and 9, the keyboard and display device are turned off during the waiting time for data capture such as data download, and the power for operating the modem unit is connected to the line. If the side power supply can cover, the power consumption on the application control means side can be further reduced.
[0071]
As described above, in the embodiment shown in FIGS. 8 and 9, the analog / digital converter (ADC) or digital / analog converter (DAC) which is originally a circuit on the application control means side, that is, the user side, is provided on the line side. Consumes power from the power supply. However, since the power consumption of the AFE is reduced by making the AFE monolithic by the isolator according to the present invention, the power consumption from the power supply on the line side is small.
[0072]
FIG. 10 is a system configuration diagram of still another embodiment. In FIG. 10, reference numeral 850 denotes a controller, 860 to 862 is an isolator, 851 is a transceiver, and 852 is a power supply regulator. These constitute one station 840. Although 841 does not disclose the inside, it is another station and is not shown, but a plurality of other stations are assumed, and these stations are not shown with a signal bus 871 and a power supply bus 872. A control signal bus and a network bus 870 including a power source 880 are connected in parallel. In these stations, a controller and application circuit (controller side circuit portion) 850 which is an application control means, and a transceiver 851 and a power supply regulator 852 (network side circuit portion) are insulated and separated by isolators 860 to 862. The transceiver 851 connects the controller and application circuit 850 and the signal bus 871 through the isolators 860 to 862 so that the circuit portion supplies power from the power supply bus 872. Note that the isolator connects the controller / application circuit 850 and the transceiver 851 to control the standby operation of the transceiver 851. To execute communication between a certain station 840 and another station, the standby state of the transceiver is canceled from the starting station and the received signal R is monitored, so that the availability of the signal bus 871 can be known and addressed to the other station. The transmission signal T is transmitted. Other stations sometimes cancel the standby of the transceiver and monitor the received signal R or monitor the status of the control signal bus of the network bus (not shown) to determine whether the signal is for its own station. If so, control is performed so as to continuously receive a signal. In addition, these control sequences are examples and can be modified. What is common to these devices connected to the network is the isolation between the network and the station. In other words, it is indispensable to prevent the network and terminals from spreading even if abnormal voltages occur due to other abnormal situations like modems. Conventionally, expensive transformers and photocouplers have been used as this isolation means. It was broken. For this reason, there were problems of miniaturization and economy.
[0073]
By applying a monolithic isolator as in this embodiment, not only can the system be reduced in size and economy, but it can also be reduced in size as a circuit by being appropriately combined with a controller circuit, transceiver circuit, etc. There is an advantage that economics can be achieved.
[0074]
As described above, according to the present invention, according to the present invention, there is an advantage that not only the modem device but also the network device can be reduced in size and economy.
[0075]
In these examples, cases where power is supplied from a network have been described. However, if power is supplied after being insulated from the application circuit side, the present invention can also be applied to other communication systems and devices. In this case, although the effect of economic reduction is somewhat reduced, it may be effective together with the advantage of downsizing.
[0076]
The operation of the isolator according to the present invention will be described with reference to FIG. (A) is a schematic block diagram of the isolator, and (b) shows its operation waveform. The isolator is generally composed of the following circuit blocks. 941 is a differential amplifier circuit that outputs complementary pulse signals s1 and s2 from the input pulse signal in, 942 is a pair of insulating capacitors that capacitively couple the complementary pulse signals s1 and s2 to the secondary side, and 943 is from the primary side. A differential circuit that converts the signals transmitted by capacitive coupling of the differential signals s3 and s4, a transition detection circuit 944 that detects the transition timing of the input pulse signal in from the differential signals s3 and s4, and a detection circuit 945 that is detected by the transition detection circuit 944 This is a pulse regeneration circuit that regenerates the original pulse signal from the transition detection signals s5 and s6.
[0077]
The pulse signal in to be transmitted from the primary side to the secondary side generates complementary pulse signals s1 and s2 by the differential amplifier circuit 941, and drives the primary side of the insulating capacitor 942. Differentiated waveforms s3 and s4 are output to the secondary side of the insulation capacitor 942 by the insulation capacitor 942 and the differentiation circuit 943 provided on the secondary side. Transition detection signals s5 and s6 related to the transition timing of the input pulse signal in are obtained by the transition detection circuit 944 from the differentiated waveforms s3 and s4. The transition detection signals s5 and s6 are regenerated by a pulse regenerating circuit 945 to output a regenerated pulse signal out.
[0078]
According to this embodiment, the input pulse signal in can be transmitted from the insulated primary side to the secondary side via the insulating capacitor 942.
[0079]
Next, the transmission method of the insulating coupler of the present invention will be described with reference to FIG. Figure12Fig. 4 shows various transmission methods from (a) to (f) by a block diagram. The insulation barrier is the capacitor of the present invention. The insulating coupler of the present invention uses two insulating barriers and is driven with a complementary waveform so that the signal can be accurately transmitted even if the receiver side is floating. The input circuit receives power supply from the power supply terminal VDD1 and the ground terminal VSS1, converts the signal received from the input terminal into a waveform for driving one terminal of the insulation barrier, and outputs the waveform. The output circuit receives power supply from the power supply terminal VDD2 and the ground terminal VSS2, detects a waveform appearing at a terminal on the opposite side of the insulation barrier, converts it into an output signal, and outputs it. For the converted waveform, various methods such as PWM (pulse duty conversion) or FM (voltage-frequency conversion) for digitizing only the amplitude direction, or a digital transmission method for digitizing the time axis direction can be used.
[0080]
FIG. 12B shows the case of the PWM transmission method. In the PWM method, an input analog signal is sampled at a fixed period T that is several tens of times the signal band in an input circuit, the amplitude is converted to a duty in the time axis direction (0V input is 50% duty), and transmitted. In the output circuit, this is detected and the input waveform is reproduced by converting the duty into an amplitude value again, and an analog signal is output. In principle, high resolution can be obtained by analog processing of the duty. Of course, the efficiency may be low, but a digital signal may be transmitted.
[0081]
(C) shows the case of digital transmission of the present invention. In digital transmission, code conversion such as Manchester code is performed so that the transmission waveform does not continue at the same level, and then the insulation barrier is driven. In the output circuit, this is detected and converted back to the original digital. Play the signal. In this case, code conversion and reverse conversion are performed in synchronization with the transfer frequency of the input digital signal. This method has a feature that it is not easily affected by noise because it has little conversion in the amplitude direction.
[0082]
(D) has shown the case where AD conversion input is performed through an insulation barrier. In the input circuit, an analog input signal is AD-converted, and after the same sign conversion as that in (c) is performed, the insulation barrier is driven. The output circuit detects this and performs reverse code conversion before outputting a digital signal.
[0083]
(E) shows the case where the DA conversion output is performed through an insulating barrier. In the input circuit, the digital input signal is subjected to the same sign conversion as in (c), and then the insulation barrier is driven. The output circuit detects this, performs reverse code conversion, and then performs DA conversion to output an analog signal.
[0084]
(F) shows a case where analog signals are input / output using AD conversion and DA conversion by combining (d) and (e). The signal transmission methods (d) to (f) have a configuration suitable for an audio signal processing analog front end such as a modem and a line interface by using a digital signal connection destination as a DSP.
These methods are partially proposed previously, but can be integrated into a monolithic IC according to the present invention. Specifically, the capacitive insulation barrier described above is a circuit for coupling between two circuits, but the stray capacitance between the circuit and the substrate is large, and the input circuit, output circuit, and insulation barrier are separated. There is a big difference from creating and combining. That is, the transmission efficiency at the insulation barrier is a fraction of the poor. In the above-described embodiment, detection processing and demodulation processing are performed after the amplification circuit is arranged at the first stage of the output circuit.
[0085]
13A is a cross-sectional view of a first embodiment of the monolithic isolator according to the present invention, and FIG. 13B is a plan view thereof. In cross section1as well as2as well as3Are an SOI (Silicon on Insulator) substrate support substrate, a buried oxide film, and a silicon layer, respectively.4Is a LOCOS formed by thermal oxidation used for element isolation of CMOS devices (LocalOxidation ofSilicon).21From25Is buried oxide film from LOCOS surface2This is a trench insulating film formed in the shape of a belt that reaches.11as well as12Are primary and secondary capacitor electrodes formed of diffusion layers, respectively.6,7as well as8Are a metal 1 layer base interlayer film, a metal 2 layer base interlayer film, and a metal 3 layer base interlayer film, respectively.10Is an intermediate electrode formed of three metal layers.15as well as16Are lead lines to the primary and secondary electrodes, respectively.9Is the capacitor area.13as well as14Are the circuit areas on the primary side and the secondary side excluding the capacitors, respectively. The subscripts (a) and (b) in the plan view correspond to the positive signal and the negative signal of the transmission signal composed of complementary signals.
[0086]
Support substrate1, Buried oxide film2And silicon layer3Thermal oxide film LOCOS for device isolation on SOI wafer consisting of4After forming the trench insulation film21From25Form.25Is a trench insulating film surrounding the outermost periphery of the isolator chip, and prevents leakage from the chip scribe end. Reliability can be improved by forming the trench insulating film in layers.23as well as24Are trench insulating films surrounding the primary side circuit region and the secondary side circuit region, respectively, and serve as one end of withstand voltage for insulation separation between the primary side and the secondary side.21Is a trench insulating film for separating the primary capacitor electrode region provided in the primary circuit region.22Is a trench insulating film that separates the secondary capacitor electrode region provided in the secondary circuit region.10Is an intermediate electrode of the capacitor formed by the third metal layer. The capacitance (capacitor) of the isolator according to the present embodiment that realizes transmission of signals between the electrically isolated primary side and the secondary side by capacitive coupling is configured by the following series-connected capacitors. Primary capacitor electrode11And intermediate electrode10A first capacitor comprising: and an intermediate electrode10And secondary capacitor electrode12And a second capacitor. Intermediate electrode10Is an interlayer film that is an insulating film6,7,8In the above, the circuit is provided from the primary circuit area to the secondary circuit area. That is, the intermediate electrode10Thus, by adopting a configuration in which the first capacitor is folded back to the second capacitor, both capacitors can be formed symmetrically, and variations in dielectric strength and capacitance values of the two capacitors that are connected in series can be reduced. The insulation film of each capacitor is as follows: (1) LOCOSFour, (2) Metal 1 layer base interlayer film6, (3) Metal two-layer base interlayer film7, (4) Metal 3-layer base interlayer film8It consists of four layers. In this manner, the withstand voltage can be ensured by using a plurality of thick insulating films.
[0087]
In this embodiment, the withstand voltage between the primary side and the secondary side is ensured by the SOI buried oxide film, the trench insulating film, and the interlayer insulating film including LOCOS. In addition, the withstand voltage of the capacitor responsible for signal transmission between the primary side and the secondary side is secured by an interlayer insulating film including LOCOS between the diffusion layer and the metal layer. In this embodiment, the primary side and the secondary side can be isolated and separated on the same semiconductor substrate, and a capacitor having a high withstand voltage can be formed between the primary side and the secondary side, so that the isolator is made monolithic. can do. Further, since the capacitor between the primary side and the secondary side is formed of an interlayer film, a desired capacitance value can be obtained regardless of the silicon film thickness of the SOI.
[0088]
14A is a cross-sectional view of a second embodiment of the monolithic isolator according to the present invention, and FIG. 14B is a plan view thereof. In this embodiment, (1) the primary and secondary electrodes of the isolator are composed of three metal layers, and the intermediate electrode is composed of a diffusion layer. (2) primary circuit region and secondary circuit Except for the point that an independent capacity area is required in addition to the area, it is substantially the same as the embodiment of FIG. Therefore, only differences from FIG. 13 will be described.
[0089]
Reference numerals 923 to 924 and 960 and 964 denote trench insulating films formed in a strip shape reaching the buried oxide film 902 from the surface of the LOCOS 904. Reference numerals 961 and 962 denote primary and secondary capacitor electrodes formed of three metal layers, respectively. Reference numeral 963 denotes an intermediate electrode formed of a diffusion layer. Reference numeral 965 denotes a SiN film as a passivation film, and 966 denotes a protective film formed of PIQ. Reference numeral 909 denotes a capacitor region. Reference numerals 913 and 914 denote primary and secondary circuit areas, respectively. The subscripts (a) and (b) in the plan view correspond to the positive signal and the negative signal of the transmission signal composed of complementary signals. Reference numeral 960 denotes a trench insulating film for separating the capacitor region from other regions. Reference numeral 963 denotes an intermediate electrode of the capacitor formed of a diffusion layer. The capacitance (capacitor) of the isolator according to the present embodiment, which realizes transmission of signals between the electrically isolated primary side and secondary side by capacitive coupling, is composed of the following series-connected capacitors. A first capacitor constituted by the primary side capacitor electrode 961 and the intermediate electrode 963 and a second capacitor constituted by the intermediate electrode 963 and the secondary side capacitor electrode 962. The intermediate electrode 963 is disposed from the lower side (substrate side) of the primary capacitor electrode 961 to the substrate side of the secondary capacitor electrode 962. That is, by adopting a configuration in which the first electrode is folded back to the second capacitor by the intermediate electrode 963, both capacitors can be formed symmetrically, and variations in the dielectric strength and capacitance values of the two capacitors that are connected in series are reduced. it can.
[0090]
In this embodiment, the insulation breakdown voltage between the primary side and the secondary side is ensured by the SOI buried oxide film, the trench insulating film, and the interlayer insulating film including LOCOS. In addition, the withstand voltage of the capacitor responsible for signal transmission between the primary side and the secondary side is ensured by an interlayer insulating film including LOCOS between the diffusion layer and the metal layer. In this embodiment, the primary side and the secondary side can be isolated and separated on the same semiconductor substrate, and a capacitor having a high withstand voltage can be formed between the primary side and the secondary side, so that the isolator is made monolithic. can do. Further, since the capacitor between the primary side and the secondary side is formed of an interlayer film, a desired capacitance value can be obtained regardless of the silicon film thickness of the SOI.
[0091]
In this embodiment, a protective film for securing a withstand voltage between the primary and secondary capacitor electrodes composed of three metal layers is shown, but the same protection is applied to FIG. 13 and other embodiments. Needless to say, it has a film.
[0092]
FIG. 15 shows a configuration example of a capacitor insulating film provided between the primary side and the secondary side.
(A) uses the diffusion layer 931 and the poly-Si layer 932 as electrode layers, and forms an insulating layer with the thermal oxide film 934. Since the thermal oxide film has a high dielectric breakdown electric field strength and can achieve a desired withstand voltage with a thinner film, the area as a capacitor can be reduced.
In (b), the diffusion layer 931 and the poly-Si layer 932 are used as electrode layers, and the thermal oxide film 934 and the CVD insulating film 935 form an insulating layer. In this configuration, when the thickness of the thermal oxide film cannot be increased due to process restrictions or the like, a desired breakdown voltage can be realized by stacking the CVD insulating film.
[0093]
(C) uses the diffusion layer 931 and the metal layer 933 as electrode layers, and forms an insulating layer with the thermal oxide film 934. In this configuration, the area of the capacitor can be reduced as in the case of (a).
[0094]
(D) uses the diffusion layer 931 and the metal layer 933 as electrode layers, and forms an insulating layer with the CVD insulating film 935. In this configuration, a desired breakdown voltage can be obtained by stacking.
[0095]
(E) uses the poly-Si layer 932 and the metal layer 933 as electrode layers, and forms an insulating layer with a CVD insulating film 935. The CVD insulating film 635 can be divided into two or more layers to reduce stress on the CVD insulating film and prevent cracks and peeling.
[0096]
(F) uses the poly-Si layer 932 and the metal layer 933 as electrode layers, and an insulating layer is formed by the CVD insulating film 935 and the organic insulating film 936. In this configuration, the step difference can be reduced by stacking the CVD insulating film and the organic insulating film.
[0097]
(G) forms an electrode layer with the metal layer 933 and forms an insulating layer with the CVD insulating film 935. The CVD insulating film 935 can be divided into two or more layers to reduce stress of the CVD insulating film and prevent cracks and peeling.
[0098]
In (h), an electrode layer is formed with the metal layer 933, and an insulating layer is formed with the organic insulating film 936. The organic insulating film 936 can be divided into two or more layers to reduce stress of the organic insulating film and prevent cracks and peeling.
[0099]
In (i), an electrode layer is formed with the metal layer 933, and an insulating layer is formed with the CVD insulating film 935 and the organic insulating film 936. In this configuration, the step difference can be reduced by stacking the CVD insulating film and the organic insulating film.
[0100]
In (j), a capacitor electrode is formed by the metal layer 933-1 and the metal layer 933-3, and an insulating layer of the CVD insulating film 935-1 and the CVD insulating film 935-2 is provided between the electrodes. A metal layer 933-2 is sandwiched between the CVD insulating films 935-1 and 935-2. Although the metal layer 933-2 behaves as an intermediate electrode, the capacitor capacity is determined by the film thickness added by the CVD insulating films 935-1 and 935-2, and the fact that the metal layer 933-2 is sandwiched does not directly affect. For example, when the capacitor electrode is composed of the first metal layer and the third metal layer, by leaving the second metal layer as an intermediate electrode, the etching process to the CVD insulating film 935-1 by the etching process of the second metal layer is performed. The reliability of the insulating film can be ensured without causing damage.
[0101]
In this embodiment, the case of a metal layer and a CVD insulating film is shown. However, the conductor is sandwiched between the electrodes, and the reliability of the insulating film is improved by leaving the sandwiched conductor as an intermediate electrode even in other configurations. It is obvious that it can be secured.
[0102]
According to the present embodiment, the configuration of the capacitor can be selected according to the restriction of the process device and the capacitance value.
[0103]
FIG. 16 is a sectional view of another embodiment of the isolator of the present invention. Reference numerals 901, 902, and 903 denote a support substrate, a buried oxide film, and a silicon layer of an SOI substrate, respectively. Reference numeral 954 denotes an insulating film formed by thermal oxidation used for a high voltage capacitor. Reference numerals 921 to 925 denote trench insulating films formed in a band shape reaching the buried oxide film 902 from the surface of the insulating film 954. Reference numerals 911 and 912 denote primary and secondary capacitor electrodes formed of diffusion layers, respectively. Reference numerals 906 and 907 denote a metal 1 layer base interlayer film and a metal 2 layer base interlayer film, respectively. Reference numeral 917 denotes an intermediate electrode formed of a polysilicon layer. Reference numerals 915 and 916 denote lead wires to the primary side electrode and the secondary side electrode, respectively. Reference numeral 909 denotes a capacitor region. Reference numerals 913 and 914 denote circuit areas on the primary side and the secondary side excluding the capacitor, respectively. The plan view is the same as FIG.
[0104]
An insulating film 954 for a high voltage capacitor is formed on the SOI substrate, and a thermal oxide film LOCOS 904 for device isolation (not shown) is formed, and then trench insulating films 921 to 925 are formed. Before the insulating film 954 is formed, the step formed by the insulating film 954 is reduced by forming the insulating film 954 by thermal oxidation after the insulating film 954 formation portion is previously retracted by etching or the like. A trench insulating film 925 surrounds the outermost periphery of the isolator chip and prevents leakage from the chip scribe end. Reliability can be improved by forming the trench insulating film in layers.
[0105]
Reference numerals 923 and 924 denote trench insulating films surrounding the primary side circuit region and the secondary side circuit region, respectively, and serve as one end of the withstand voltage for insulation separation between the primary side and the secondary side. Reference numeral 921 denotes a trench insulating film that separates the primary capacitor electrode region provided in the primary circuit region. 922 is a trench insulating film that separates the secondary capacitor electrode region provided in the secondary circuit region. Reference numeral 917 denotes an intermediate electrode of a capacitor formed of a polysilicon layer. The capacitance (capacitor) of the isolator according to the present embodiment that realizes transmission of signals between the electrically isolated primary side and the secondary side by capacitive coupling is configured by the following series-connected capacitors. They are a first capacitor composed of a primary capacitor electrode 911 and an intermediate electrode 910, and a second capacitor composed of an intermediate electrode 917 and a secondary capacitor electrode 912.
[0106]
In this embodiment, the withstand voltage between the primary side and the secondary side is ensured by the SOI buried oxide film, the trench insulating film, and the insulating film. In addition, the withstand voltage of the capacitor responsible for signal transmission between the primary side and the secondary side is ensured by an insulating film formed by thermal oxidation between the diffusion layer and the polysilicon layer. In this embodiment, the primary side and the secondary side can be isolated and separated on the same semiconductor substrate, and a capacitor having a high withstand voltage can be formed between the primary side and the secondary side, so that the isolator is made monolithic. can do. Further, since the capacitor between the primary side and the secondary side is formed of an interlayer film, a desired capacitance value can be obtained regardless of the silicon film thickness of the SOI. Further, the insulating film for the high voltage capacitor is formed of a thermal oxide film having a high dielectric breakdown electric field strength. For this reason, the film thickness with respect to a desired withstand voltage can be reduced, and the area of the capacitor can be reduced. Further, the step can be reduced by retreating the surface in advance by etching or the like before forming the insulating film of the high voltage capacitor.
[0107]
FIG. 17 shows a cross-sectional view of a monolithic isolator using a dielectric isolation (hereinafter referred to as DI) substrate with a V-groove. Except for the point that the insulation separation of the primary side and the secondary side and the separation of the respective capacitor electrode regions are realized by the DI substrate 918, it is almost the same as the embodiment shown in FIG. Therefore, detailed description is omitted.
[0108]
According to this embodiment, the withstand voltage between the primary side and the secondary side is ensured by the DI substrate and the insulating film, and the withstand voltage of the capacitor responsible for signal transmission between the primary side and the secondary side is diffused. An interlayer insulating film including a thermal oxide film between the layer and the metal layer is secured. In this embodiment, the primary side and the secondary side can be isolated and separated on the same semiconductor substrate, and a capacitor having a high withstand voltage can be formed between the primary side and the secondary side, so that the isolator is made monolithic. can do. Further, since the capacitor is formed of an interlayer film between the primary side and the secondary side, a desired breakdown voltage can be obtained depending on the thickness of the interlayer film.
[0109]
FIG. 18A is a sectional view and FIG. 18B is a plan view showing another embodiment of the isolator of the present invention. Except for the trench insulating film pattern, the embodiment is substantially the same as the embodiment shown in FIG.25Is a trench insulating film surrounding the outermost periphery of the isolator chip, and prevents leakage from the chip scribe end. In this embodiment, unlike the case of FIG. 16, the trench insulating film25In addition to the primary and secondary circuit areas, two other capacitor areas are provided inside the trench insulation film.26Insulated and separated. Trench insulation film26In the capacitor region separated by (1), a trench insulating film for separating the capacitor electrode region on the primary side27And trench insulating film for isolating secondary capacitor electrode region28And place. Trench insulation film for capacitor electrode region isolation27as well as28The trench insulating film itself acts as an insulating film for a signal transmission capacitor provided between the primary side and the secondary side.
[0110]
According to the present embodiment, in addition to the embodiment of FIG. 16, a capacitor provided between the primary side and the secondary side includes a capacitor formed between the diffusion layers 911 and 912 and the polysilicon 917, and a trench. Since it can be comprised with the capacitor comprised with an insulating film, a capacitance value can be earned.
[0111]
FIG. 19 is a cross-sectional view showing an embodiment of a capacitor structure of a monolithic isolator. The basic configuration is the same as in FIG. In this embodiment, a capacitance is formed by the primary side electrode using the metal 3 layer 961 and the secondary side electrode using the diffusion layer 967 and no folding by the intermediate electrode is used. In this embodiment, the capacitor is configured without using a series connection, so that the capacitance layout area can be reduced.
[0112]
FIG. 20 is a sectional view showing another embodiment of the monolithic isolator capacitor structure as in FIG. The difference from FIG. 19 is that the primary electrode is composed of two layers, a metal three-layer electrode 961 and a diffusion layer electrode 971, and the secondary electrode composed of the metal one layer 972 is sandwiched. It is a point. In this embodiment, by using the secondary electrode as a reception node, the reception node can be made less susceptible to external noise and the like, so that the reliability of signal transmission of the isolator can be improved.
[0113]
FIG. 21 is a plan view showing an embodiment in which the monolithic isolator of the present invention is integrated into an IC.
[0114]
(A) is a plan view of a so-called 1-channel isolator having one input (reception signal) terminal and one output (transmission signal) terminal in the form of an IC. 1 is a monolithic isolator chip of 1 channel, 11 is an IC package, 21 is an external pin on the reception (primary) side, and 31 is an external pin on the transmission (secondary) side. The primary-side external pin 21 includes three pins: an input terminal, a primary-side VDD terminal, and a primary-side GND terminal. Similarly, the external pin 31 on the transmission side includes three pins: an output terminal, a secondary side VDD terminal, and a secondary side GND terminal. In this embodiment, since a one-chip monolithic isolator is mounted in the IC package, it can be mounted more easily than conventional multichip or hybrid configured isolators.
[0115]
(B) is a plan view in the case where an isolator capable of bidirectional signal transmission and reception, which has one input terminal and one output terminal on both the primary side and the secondary side, is formed into an IC. is there. 2 is a monolithic isolator chip of 2 channels (1 channel each for transmission and reception), 12 is an IC package, 22 is an external pin on the primary side, and 32 is an external pin on the secondary side. The primary-side external pins 22 are composed of four pins: an input terminal, an output terminal, a primary-side VDD terminal, and a primary-side GND terminal. Similarly, the secondary side external pin 32 is composed of four pins: an output terminal, an input terminal, a secondary side VDD terminal, and a secondary side GND terminal. In the present embodiment as well, since a monolithic isolator of one chip is mounted in the IC package, it can be mounted more easily than conventional multichip or hybrid configured isolators.
[0116]
(C) is a plan view in the case where an isolator that has one input / output common terminal on both the primary side and the secondary side and that can bidirectionally transmit and receive signals is formed into an IC. 5 is a monolithic isolator chip having a 1-channel transmission / reception isolator and a 1-channel one-way isolator, 15 is an IC package, 25 is an external pin on the primary side, and 35 is an external pin on the secondary side. External pin on the primary side25Consists of four pins: an input / output terminal, a control output terminal, a primary side VDD terminal, and a primary side GND terminal. Similarly, the secondary-side external pin 35 is composed of four pins: an input / output terminal, a control input terminal, a secondary-side VDD terminal, and a secondary-side GND terminal. In the present embodiment as well, since a monolithic isolator of one chip is mounted in the IC package, it can be mounted more easily than conventional multichip or hybrid configured isolators. In addition, for signal transmission sharing the input / output terminals, it is possible to reduce the size and cost by using a monolithic IC.
[0117]
(D) 2 or more input (received signal) terminals and 2 or moreoutputFIG. 5 is a plan view of a so-called multi-channel isolator having a (transmission signal) terminal in the form of an IC. 3 is a multi-channel monolithic isolator chip, 13 is an IC package, 23 is an external pin on the reception (primary) side, and 33 is an external pin on the transmission (secondary) side. The primary-side external pin 23 includes a plurality of pins including two or more input terminals, a primary-side VDD terminal, and a primary-side GND terminal. Similarly, the transmission-side external pin 33 includes a plurality of pins including two or more output terminals, a secondary-side VDD terminal, and a secondary-side GND terminal. In this embodiment, since the multi-channel isolator is mounted on a single chip, it can be mounted more easily than a conventional multi-chip or hybrid isolator.
[0118]
(E) IC is an isolator having n input terminals and m output terminals on the primary side, and having m input terminals and n output terminals on the secondary side. FIG. 4 is a monolithic isolator chip of multi-channel (primary side to secondary side, transmission n channel, reception m channel), 14 is an IC package, 24 is an external pin on the primary side, 34 is an external pin on the secondary side is there. The primary-side external pin 22 includes n input terminals, m output terminals, a primary VDD terminal, and a primary GND terminal. Similarly, the secondary-side external pin 34 includes m input terminals, n output terminals, input terminals, a secondary side VDD terminal, and a secondary side GND terminal. In this embodiment, the multi-channel isolator is similarly mounted on a single chip, so that it can be mounted more easily than a conventional multi-chip or hybrid isolator.
[0119]
(F) is a plan view of a multichip module (hereinafter referred to as MCM) having a monolithic isolator. 6 is a multi-channel monolithic isolator chip, 7 is a primary side peripheral circuit IC, 8 is a secondary side peripheral circuit IC, 16 is a package, 26 is a primary side external pin, and 36 is a secondary side external pin. In this embodiment, since the MCM is configured using a monolithic isolator chip, there is an advantage that the mounting form can be reduced in size. Also, by disposing a monolithic isolator chip between the primary side peripheral circuit IC and the secondary side peripheral circuit IC, a distance can be secured between the primary side and the secondary side, so that the primary side and the secondary side The pressure resistance with the side can be secured.
[0120]
【The invention's effect】
According to the present invention, it is possible to realize a communication system and a modem device that can be miniaturized, and it is possible to realize a monolithic isolator that contributes to this.
[Brief description of the drawings]
FIG. 1 is a circuit block diagram of an embodiment of a monolithic AFE of the present invention.
FIG. 2 is a layout conceptual diagram of the AFE integrated circuit of FIG. 1;
FIG. 3 is a circuit block diagram of a modem to which the AFE integrated circuit of FIG. 1 is applied.
FIG. 4 is a circuit block diagram of another embodiment of the monolithic AFE integrated circuit of the present invention.
FIG. 5 is a circuit block diagram of a modem to which the AFE integrated circuit of FIG. 4 is applied.
FIG. 6 is a structural diagram of a modem device using the monolithic AFE integrated circuit of the present invention.
FIG. 7 is a structural diagram of a modem device using the monolithic AFE integrated circuit of the present invention.
FIG. 8 is a configuration diagram of a modem device according to an embodiment using the I-AFE of the present invention.
FIG. 9 is a configuration diagram of a PC incorporating the soft modem of the present invention.
FIG. 10 is a configuration diagram of a communication system according to another embodiment using the I-AFE of the present invention.
FIG. 11 is a schematic block diagram of an isolator and operation waveforms.
FIG. 12 is a circuit block diagram of an isolator system applied to the present invention.
13A and 13B are a plan view and a cross-sectional view showing a specific example of the isolator according to the present invention.
14A and 14B are a plan view and a cross-sectional view showing a specific example of the isolator according to the present invention.
FIG. 15 is a cross-sectional configuration diagram of a capacitor of the isolator of the present invention.
FIG. 16 is a cross-sectional view showing an embodiment of a capacitor formed of a thermal oxide film.
FIG. 17 is a cross-sectional view showing an embodiment using a DI substrate.
18A and 18B are a plan view and a cross-sectional view showing an example in which a trench capacitor is used in combination.
FIG. 19 is a cross-sectional view showing the structure of a capacitor portion used in the monolithic isolator of the present invention.
FIG. 20 is a cross-sectional view showing the structure of a capacitor portion used in the monolithic isolator of the present invention.
FIG. 21 is a configuration diagram of a monolithic isolator of the present invention and an IC including the same.
[Explanation of symbols]
500 ... Analog front end IC, 901 ... SOI support substrate, 902 ... SOI buried oxide film, 903 ... SOI silicon layer, 904 ... LOCOS oxide film, 906-908 ... Interlayer insulation film, 918 ... DI substrate, 921-928 ... Trench insulation film.

Claims

A semiconductor substrate;
A primary circuit and a secondary circuit provided on the semiconductor substrate;
First, second capacitor located on a semiconductor substrate, the transmitted signals with the primary circuit and the secondary circuit, and that isolation of the first and primary circuit the secondary circuit Electrically insulating means;
Differential amplification means for transmitting signals by sending complementary signals by the first and second capacitive insulation means ,
First and second insulating films in the semiconductor substrate for insulatingly separating the primary side circuit and the secondary side circuit into first and second circuit regions , respectively ;
A third insulating film that insulates and isolates the first and second circuit regions from other regions;
The capacitive insulating means is a capacitor comprising an insulating layer and a plurality of electrodes located on the semiconductor substrate;
The plurality of electrodes are a diffusion layer and a metal layer formed on an interlayer insulating film as an insulating film of a capacitor disposed on the diffusion layer ,
2. The isolator according to claim 1, wherein the capacitor insulating film comprises a plurality of interlayer insulating films .

2. The floating electrode according to claim 1, wherein one of the plurality of electrodes is a floating electrode provided across the insulating film of the primary circuit and the insulating film of the secondary circuit. Isolator.

3. The isolator according to claim 1, wherein the semiconductor substrate is an SOI (Silicon on Insulator) substrate.

An analog front end comprising the isolator of claim 1,
Analog I / O side circuit,
Digital input / output side circuit,
A signal is transmitted between the analog input / output circuit and the digital input / output circuit by the isolator according to claim 1, and the analog input / output circuit and the digital input / output circuit are insulated and separated. Characteristic analog front end.

An integrated circuit with an analog front end,
The analog front end is
Analog I / O side circuit area,
Digital I / O side circuit area,
An isolator region comprising the isolator of claim 1;
Have
The isolator region is located on the integrated circuit between the analog input / output side circuit region and the digital input / output side circuit region,
By the isolator region, a signal is transmitted between the analog input / output side circuit region and the digital input / output side circuit region, and the analog input / output side circuit region and the digital input / output side circuit region are insulated and separated. An integrated circuit comprising an analog front end.

A modem device having an analog front end and modulating / demodulating a signal between an application control means and a line,
5. The modem apparatus according to claim 4, wherein the analog front end is the analog front end according to claim 4.

A modem device having an analog front end and modulating / demodulating a signal between an application control means and a line,
6. The modem apparatus according to claim 5, wherein the analog front end is an integrated circuit according to claim 5.

A card modem device comprising an analog front end and modulating / demodulating signals between application control means and a line,
6. A card modem, wherein the analog front end is an integrated circuit according to claim 5, and the integrated circuit is mounted on one surface of a circuit board.

9. The card modem according to claim 8, wherein the card modem has a thickness of 3.3 mm.

A line, a modem device connected to the line, and application control means connected to the line via the modem device,
A communication system, wherein the modem device is the modem device according to claim 6 or 7.

Application control means that has a built-in modem unit and is connected to the line via the modem unit,
Application control means, wherein the modem section is the modem device according to claim 6 or 7.

Application control means that has a built-in modem unit and is connected to the line via the modem unit,
10. The application control means, wherein the modem unit is the card modem according to claim 8 or 9.

Network,
A transceiver connected to the network;
Application control means for transmitting and receiving signals to and from the network via the transceiver;
An isolator for insulating and separating the transceiver and the application control means;
A communication system, wherein the isolator is the isolator according to claim 1.