JP4428215B2

JP4428215B2 - Input protection circuit

Info

Publication number: JP4428215B2
Application number: JP2004346224A
Authority: JP
Inventors: 昭光井上
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2004-11-30
Filing date: 2004-11-30
Publication date: 2010-03-10
Anticipated expiration: 2024-11-30
Also published as: JP2006157578A

Description

本発明は、例えばマイクロコンピュータなどの半導体回路の入力端子に対して当該回路の動作用電源電圧よりも高い電圧が印加されることが想定される場合に、入力保護を行うための回路に関する。 The present invention relates to a circuit for performing input protection when a voltage higher than an operation power supply voltage of the circuit is assumed to be applied to an input terminal of a semiconductor circuit such as a microcomputer.

特許文献１には、図７に示す構成の入力クランプ用インターフェイス回路が開示されている。この回路は、特許文献１の図４に示されているもので、外部入力端子５１に正極性の過電圧が印加されると、入力端子５１の電位は寄生ダイオード５２の作用により６Ｖにクランプされる。尚、ｐｎ接合の順方向電圧Ｖfは１Ｖであるものとする。図７には、入力電圧が６Ｖにクランプされた場合の各ＦＥＴのＯＮ，ＯＦＦ状態及び各部の電位を示している。
特開２００２−４３９２４号公報 Patent Document 1 discloses an input clamp interface circuit configured as shown in FIG. This circuit is shown in FIG. 4 of Patent Document 1. When a positive overvoltage is applied to the external input terminal 51, the potential of the input terminal 51 is clamped to 6 V by the action of the parasitic diode 52. . It is assumed that the forward voltage Vf at the pn junction is 1V. FIG. 7 shows the ON / OFF state of each FET and the potential of each part when the input voltage is clamped to 6V.
JP 2002-43924 A

ところが、この構成には以下のような問題があることが判った。
（１）６Ｖクランプ時には、電圧緩和用のＦＥＴ５３，５４，５５がＯＦＦするため、図中のＢ，Ｃ，Ｆ点は何れもハイインピーダンス状態となる。そして、ハイインピーダンス線路に外来ノイズなどの過電圧が印加された場合にクランプ動作を行うため、ダイオード接続されたＦＥＴ５６，５７，５８が用意されている。しかし、これらのＦＥＴ５６，５７，５８のソース側の電位が中間的なレベルとなっているため、所謂バックゲート効果によってしきい値電圧（即ちクランプ電圧）が上昇してしまう。その結果、ＯＦＦ状態にあるＦＥＴ５３，５４，５９，６０などにより大きな端子間電圧が印加され、それらが破壊されるおそれがある。 However, this configuration has been found to have the following problems.
(1) At the time of 6V clamping, the FETs 53, 54, and 55 for voltage relaxation are turned off, so that all points B, C, and F in the figure are in a high impedance state. In order to perform a clamping operation when an overvoltage such as external noise is applied to the high impedance line, diode-connected FETs 56, 57, and 58 are prepared. However, since the source-side potentials of these FETs 56, 57, and 58 are at an intermediate level, the threshold voltage (that is, the clamp voltage) increases due to the so-called back gate effect. As a result, a large inter-terminal voltage is applied to the FETs 53, 54, 59, 60, etc. in the OFF state, which may be destroyed.

（２）また、図８は、例えばＰチャネルＭＯＳＦＥＴ６１の半導体的な構成を示す模式的断面図である。Ｐ型の半導体基板６２にはＮウェル６３が形成されており、Ｎウェル６３には、Ｐ型のドレイン領域６４及びソース領域６５が形成されている。また、ポリシリコンで形成されているゲート電極６６は、ドレイン領域６４に接続されている。Ｎウェル６３の基板電位（バックゲート）はＶＤＤ（５Ｖ）であるため、ドレイン領域６４に６Ｖが印加されると、ドレイン領域６４（Ｐ），Ｎウェル６３（Ｎ），ソース領域６５（Ｐ）によって形成される寄生ＰＮＰトランジスタ６７がオンする。また、ＰチャネルＭＯＳＦＥＴの隣にＮチャネルＭＯＳＦＥＴが形成されている場合、ＮチャネルＭＯＳＦＥＴのソースがグランドレベルに接続されていると、ＰＮＰＮの接合経路で電流が流れてラッチアップが発生するおそれがある。 (2) FIG. 8 is a schematic cross-sectional view showing a semiconductor configuration of the P-channel MOSFET 61, for example. An N well 63 is formed in the P type semiconductor substrate 62, and a P type drain region 64 and a source region 65 are formed in the N well 63. In addition, the gate electrode 66 made of polysilicon is connected to the drain region 64. Since the substrate potential (back gate) of the N well 63 is VDD (5 V), when 6 V is applied to the drain region 64, the drain region 64 (P), the N well 63 (N), and the source region 65 (P) The parasitic PNP transistor 67 formed by the above is turned on. Further, when an N-channel MOSFET is formed next to the P-channel MOSFET, if the source of the N-channel MOSFET is connected to the ground level, current may flow through the junction path of the PNPN, and latchup may occur. .

（３）更に、この時、ＦＥＴ６１のソース側、即ち、中間電圧１Ｖの供給側に電流が流れ込む経路が形成されるため中間電圧が持ち上がり、また、ドレイン−バックゲート間のＰＮ接合も順バイアスされるため、電源電圧ＶＤＤまでも持ち上がってしまうおそれがある。また、図７に示すＦＥＴ６８においてもドレイン側に６Ｖが印加されるとＯＮするため、電源電圧ＶＤＤが上昇することになる。
即ち、これらの問題は、何れもクランプ電圧が電源電圧ＶＤＤを超える電圧に設定されていることに起因している。 (3) Further, at this time, a path through which current flows into the source side of the FET 61, that is, the supply side of the intermediate voltage 1V is formed, so that the intermediate voltage rises, and the PN junction between the drain and the back gate is forward biased. Therefore, the power supply voltage VDD may be raised. In the FET 68 shown in FIG. 7 as well, the power supply voltage VDD rises because it is turned on when 6 V is applied to the drain side.
That is, these problems are caused by the fact that the clamp voltage is set to a voltage exceeding the power supply voltage VDD.

本発明は上記事情に鑑みてなされたものであり、その目的は、外部入力端子に回路の動作電源電圧を超える電圧が印加される場合でも、電源電圧以下にクランプすることができる入力保護回路を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an input protection circuit that can be clamped to a power supply voltage or lower even when a voltage exceeding the operation power supply voltage of the circuit is applied to the external input terminal. It is to provide.

請求項１記載の入力保護回路によれば、第１電流変換手段は、外部入力端子に印加される電圧を電流に変換し、第２電流変換手段は、前記変換された電流に対して所定の比を有する電流を発生させる。そして、電圧印加手段は、第２電流変換手段によって変換された電流に応じて回路の動作電圧範囲内となる電圧を発生させ、その電圧を内部入力端子に印加する。従って、電圧／電流変換，電流／電圧変換が行われることで、外部入力端子に印加さようとする電圧にかかわらず、内部入力端子に印加する電圧を、回路の動作電圧範囲内に確実に収めることが可能となり、従来技術が擁していた技術課題を解決することができる。 According to the input protection circuit of the first aspect, the first current conversion unit converts the voltage applied to the external input terminal into a current, and the second current conversion unit performs a predetermined operation on the converted current. A current having a ratio is generated. The voltage applying means generates a voltage that falls within the operating voltage range of the circuit in accordance with the current converted by the second current converting means, and applies the voltage to the internal input terminal. Therefore, by performing the voltage / current conversion and the current / voltage conversion, the voltage applied to the internal input terminal can be surely kept within the operating voltage range of the circuit regardless of the voltage to be applied to the external input terminal. It is possible to solve the technical problems that the prior art has.

請求項２記載の入力保護回路によれば、電流制御手段は、内部入力端子を介して与えられる信号レベルを読取るための信号レベルがアクティブになった時点から一定期間だけ、第２電流変換手段に電流を流すように制御する。そして、信号レベル保持手段は、前記電流が流れたことに基づき内部入力端子に印加される電位に応じた信号レベルを保持する。従って、信号レベルを読取る必要がない場合に第２電流変換手段側に電流が流れ続けることを防止して、消費電力を低減することができる。 According to the input protection circuit of the second aspect, the current control means supplies the second current conversion means to the second current conversion means only for a certain period from the time when the signal level for reading the signal level applied via the internal input terminal becomes active. Control to flow current. The signal level holding unit holds the signal level corresponding to the potential applied to the internal input terminal based on the flow of the current. Therefore, when there is no need to read the signal level, it is possible to prevent the current from continuing to flow to the second current conversion means side and reduce the power consumption.

請求項３記載の入力保護回路によれば、第１及び第２電流変換手段をカレントミラー回路で構成し、電圧印加手段を、前記カレントミラー回路を構成するトランジスタと回路の動作用電源又はグランドの何れかとの間に接続される抵抗素子で構成する。斯様に構成すれば、外部入力端子に電圧が印加されることで第１電流変換手段側に電流が流れると所定のミラー比に応じた電流が第２電流変換手段側に流れ、内部入力端子の電位は、電源又はグランドを基準として抵抗素子の端子電圧分だけ低下又は上昇する。従って、内部入力端子に印加される電圧は、回路の動作電圧範囲内となるように確実に設定される。 According to the input protection circuit of the third aspect, the first and second current conversion means are constituted by a current mirror circuit, and the voltage application means is a transistor constituting the current mirror circuit and a power source for operating the circuit or a ground. It is composed of a resistance element connected between them. With this configuration, when a voltage is applied to the external input terminal and a current flows to the first current converting means side, a current corresponding to a predetermined mirror ratio flows to the second current converting means side, and the internal input terminal Is lowered or raised by the terminal voltage of the resistance element with reference to the power supply or ground. Therefore, the voltage applied to the internal input terminal is reliably set to be within the operating voltage range of the circuit.

請求項４記載の入力保護回路によれば、抵抗素子を、カレントミラー回路におけるミラー対の一方側を構成するＭＯＳＦＥＴで構成する。即ち、ミラー電流を適当な値に設定すればＭＯＳＦＥＴのオン抵抗値を制御することができるので、抵抗素子を別途形成する工程が不要となる。また、抵抗素子に比較して、素子形成面積をより小さくすることができる。 According to the input protection circuit of the fourth aspect, the resistance element is constituted by a MOSFET constituting one side of the mirror pair in the current mirror circuit. That is, if the mirror current is set to an appropriate value, the on-resistance value of the MOSFET can be controlled, so that a step of separately forming a resistance element is not necessary. Further, the element formation area can be further reduced as compared with the resistance element.

請求項５記載の入力保護回路によれば、電圧印加手段の抵抗素子として利用するためのミラー対の他方側を、複数の入力端子について共通に構成するので、全てのＭＯＳＦＥＴのオン抵抗値を略同じ値に設定することができる。また、電圧印加手段の配置スペースを大きく縮小することができる。 According to the input protection circuit of the fifth aspect, since the other side of the mirror pair to be used as a resistance element of the voltage applying means is configured in common for a plurality of input terminals, the on-resistance values of all the MOSFETs are substantially reduced. Can be set to the same value. Moreover, the arrangement space of the voltage applying means can be greatly reduced.

請求項６記載の入力保護回路によれば、読取り経路選択手段によって第１，第２経路の何れか一方を選択できるので、回路の動作電源電圧範囲を超える電圧が印加されることが想定される場合は第１経路を選択することで、電流変換手段及び電圧印加手段を作用させる。そして、前記電圧範囲内の電圧しか印加されない場合には第２経路を選択することで、外部入力端子に印加される電圧に基づく信号レベルを直接読み取ることができる。 According to the input protection circuit of the sixth aspect, since either one of the first path and the second path can be selected by the reading path selection means, it is assumed that a voltage exceeding the operating power supply voltage range of the circuit is applied. In this case, the current conversion means and the voltage application means are operated by selecting the first path. When only the voltage within the voltage range is applied, the signal level based on the voltage applied to the external input terminal can be directly read by selecting the second path.

請求項７記載の入力保護回路によれば、第１，第２スイッチ回路の何れか一方を択一的にＯＮすれば、外部入力端子に印加される電圧を第１経路の第１電流変換手段側に与えるか、第２経路側に与えるかを選択できる。そして、第１経路側を選択する場合は、第３スイッチ回路をＯＦＦし、第４スイッチ回路をＯＮすることで、第２経路側の電位を電源電圧又はグランド電位に設定することができる。また、第２経路側を選択する場合は、第３，第４スイッチ回路のＯＮ／ＯＦＦを逆にすることで、第１経路側の電位を電源電圧又はグランド電位に設定し、且つ、第２経路側の電位を外部入力端子の印加電圧に設定することができる。 According to the input protection circuit of claim 7, if either one of the first and second switch circuits is alternatively turned ON, the voltage applied to the external input terminal is converted into the first current converting means of the first path. It is possible to select whether to give to the side or to the second path side. When selecting the first path side, the potential on the second path side can be set to the power supply voltage or the ground potential by turning off the third switch circuit and turning on the fourth switch circuit. Further, when selecting the second path side, by turning ON / OFF the third and fourth switch circuits, the potential on the first path side is set to the power supply voltage or the ground potential, and the second path side is selected. The potential on the path side can be set to the voltage applied to the external input terminal.

（第１実施例）
以下、本発明を車両用ＥＣＵ（Electronic Control Unit）に適用した場合の第１実施例について図１及び図２を参照して説明する。ＥＣＵ１は、複数のポート（１，２，・・・）入力回路２ａ，２ｂ，・・・を備えている。尚、これらの構成は共通であるから、ポート（１）入力回路２ａ（以下、単に入力回路２と表記する。他の構成についても同様。）の構成について説明する。ポート入力回路２は、外部入力端子３に与えられる信号レベルを読み込むために２つの経路を有しており、それら２つの経路をマルチプレクサ（読取り経路選択手段）４を介して選択し、データレジスタ５の入力端子に与えるようになっている。 (First embodiment)
A first embodiment when the present invention is applied to a vehicle ECU (Electronic Control Unit) will be described below with reference to FIGS. The ECU 1 includes a plurality of port (1, 2,...) Input circuits 2a, 2b,. Since these configurations are common, the configuration of the port (1) input circuit 2a (hereinafter simply referred to as the input circuit 2; the same applies to other configurations) will be described. The port input circuit 2 has two paths for reading a signal level applied to the external input terminal 3, selects these two paths via a multiplexer (read path selection means) 4, and selects a data register 5. Is given to the input terminal.

カレントミラー回路を構成する２つのＮチャネルＭＯＳＦＥＴ６，７（第１，第２電流変換手段）は、ソースが何れもグランドに接続されており、ゲートは共通にＦＥＴ７側のドレインに接続されている。また、ＦＥＴ７にはＮチャネルＭＯＳＦＥＴ（第３スイッチ回路）８が並列に接続されており、それらのドレインはアナログスイッチ（第１スイッチ回路）９を介して外部入力端子３に接続されている。そして、ＦＥＴ６のドレインは、抵抗素子（電圧印加手段）１０を介して５Ｖ電源ＶＤＤに接続されていると共に、インバータゲート１１を介してマルチプレクサ４の一方の入力端子（入力（１））に接続されている。尚、インバータゲート１１の入力端子は、内部入力端子に相当する。 The sources of the two N-channel MOSFETs 6 and 7 (first and second current conversion means) constituting the current mirror circuit are both connected to the ground, and the gates are commonly connected to the drain on the FET 7 side. Further, an N-channel MOSFET (third switch circuit) 8 is connected in parallel to the FET 7, and their drains are connected to the external input terminal 3 via an analog switch (first switch circuit) 9. The drain of the FET 6 is connected to the 5V power supply VDD via the resistance element (voltage applying means) 10 and is connected to one input terminal (input (1)) of the multiplexer 4 via the inverter gate 11. ing. Note that the input terminal of the inverter gate 11 corresponds to an internal input terminal.

また、外部入力端子３は、アナログスイッチ（第２スイッチ回路）１２を介してマルチプレクサ４の他方の入力端子（入力（２））に接続されており、前記入力端子は、ＮチャネルＭＯＳＦＥＴ（第４スイッチ回路）１３を介してグランドに接続されている。そして、マルチプレクサ４の選択切替え，アナログスイッチ９及び１２のＯＮ／ＯＦＦ，ＦＥＴ８及び１３のＯＮ／ＯＦＦは、夫々のゲートに与えられるポート（１）のバッテリレベル入力イネーブル信号ＳＥＬ１、及びその否定／ＳＥＬ１によって行なわれる。 The external input terminal 3 is connected to the other input terminal (input (2)) of the multiplexer 4 via an analog switch (second switch circuit) 12, and the input terminal is an N-channel MOSFET (fourth). The switch circuit) 13 is connected to the ground. The selection switching of the multiplexer 4, the ON / OFF of the analog switches 9 and 12, and the ON / OFF of the FETs 8 and 13 are the battery level input enable signal SEL1 of the port (1) given to the respective gates and the negation / SEL1 thereof. Is done by.

即ち、図１に示すように、外部入力端子３に対してバッテリレベル入力回路１４が接続される場合は、例えばＥＣＵ１内部の図示しない設定レジスタにデータを書き込むことでイネーブル信号ＳＥＬ１をアクティブ（ハイ）にする。この時、ポート入力回路２の各部は、以下のように切替えられる。
マルチプレクサ４アナログＳＷ９，１２ＦＥＴ８，１３
入力（１）側（第１経路側）ＯＮ，ＯＦＦＯＦＦ，ＯＮ
即ち、外部入力端子３はＦＥＴ７のドレインに接続され、第２経路側との接続は断たれる。また、マルチプレクサ４の入力（２）側（第２経路側）は、ＦＥＴ１３がＯＮすることでグランドレベルに設定される。 That is, as shown in FIG. 1, when the battery level input circuit 14 is connected to the external input terminal 3, for example, the enable signal SEL1 is activated (high) by writing data in a setting register (not shown) inside the ECU 1. To. At this time, each part of the port input circuit 2 is switched as follows.
Multiplexer 4 Analog SW9, 12 FET8, 13
Input (1) side (1st path side) ON, OFF OFF, ON
That is, the external input terminal 3 is connected to the drain of the FET 7 and is disconnected from the second path side. The input (2) side (second path side) of the multiplexer 4 is set to the ground level when the FET 13 is turned on.

バッテリレベル入力回路１４は、ＥＣＵ１に接続される外部の通信回路などに相当するものをモデル的に表しており、その通信信号のレベルは、バッテリレベル（ハイ）とグランドレベル（ロウ）とに変化する。従って、１２Ｖのバッテリ電源とグランドとの間にはプルアップ抵抗素子１５及びスイッチ１６の直列回路が接続されており、両者の共通接続点は、抵抗素子１７を介して外部入力端子３に接続されている。即ち、スイッチ１６のＯＮ／ＯＦＦに応じて信号レベルはハイ／ロウに変化する。 The battery level input circuit 14 represents a model corresponding to an external communication circuit connected to the ECU 1, and the level of the communication signal changes between a battery level (high) and a ground level (low). To do. Therefore, a series circuit of the pull-up resistor element 15 and the switch 16 is connected between the battery power source of 12V and the ground, and the common connection point between them is connected to the external input terminal 3 via the resistor element 17. ing. That is, the signal level changes to high / low according to ON / OFF of the switch 16.

また、外部入力端子３には、バッテリレベル入力回路１４ではなく、図２に示すように、ＥＣＵ１の電源ＶＤＤと同じ電圧の５Ｖのハイレベル信号が与えられる場合も想定しており、その場合、イネーブル信号ＳＥＬ１をインアクティブ（ロウ）にする。この時、ポート入力回路２の各部は、以下のように切替えられる。
マルチプレクサ４アナログＳＷ９，１２ＦＥＴ８，１３
入力（２）側（第２経路側）ＯＦＦ，ＯＮＯＮ，ＯＦＦ
即ち、外部入力端子３はマルチプレクサ４の入力（２）側に直結され、第１経路側との接続は断たれる。また、ＦＥＴ７のドレインは、ＦＥＴ８を介してグランドレベルに設定される。
尚、以上の構成において、ポート入力回路２よりデータレジスタ５を除いたものが、入力保護回路１８を構成している。 Further, it is assumed that the external input terminal 3 is supplied with a 5V high level signal having the same voltage as the power supply VDD of the ECU 1 as shown in FIG. 2 instead of the battery level input circuit 14. The enable signal SEL1 is made inactive (low). At this time, each part of the port input circuit 2 is switched as follows.
Multiplexer 4 Analog SW9, 12 FET8, 13
Input (2) side (second path side) OFF, ON ON, OFF
That is, the external input terminal 3 is directly connected to the input (2) side of the multiplexer 4, and the connection with the first path side is cut off. Further, the drain of the FET 7 is set to the ground level via the FET 8.
In the configuration described above, the port input circuit 2 excluding the data register 5 constitutes the input protection circuit 18.

次に、本実施例の作用について説明する。図１に示すように、外部入力端子３に対してバッテリレベル入力回路１４が接続されてイネーブル信号ＳＥＬ１をアクティブにした場合、入力回路１４のスイッチ１６がＯＦＦ（ハイ）であれば、図１中に矢印で示すように、バッテリ側より抵抗素子１５及び１７，アナログスイッチ９，ＦＥＴ７の経路で電流ΔＩ１が流れる。 Next, the operation of this embodiment will be described. As shown in FIG. 1, when the battery level input circuit 14 is connected to the external input terminal 3 and the enable signal SEL1 is activated, if the switch 16 of the input circuit 14 is OFF (high), in FIG. As shown by the arrows, a current ΔI1 flows through the path of the resistance elements 15 and 17, the analog switch 9, and the FET 7 from the battery side.

ここで、バッテリ電圧を＋Ｂ，抵抗素子１５，１７の抵抗値を夫々Ｒ１，Ｒ２，ＦＥＴ７のしきい値電圧をＶTとすれば、電流ΔＩ１は、
ΔＩ１＝（＋Ｂ−ＶT）／（Ｒ１＋Ｒ２）
となり、ＦＥＴ７のドレイン電圧は、しきい値電圧ＶT程度にクランプされることになる。すると、ミラー対を構成しているＦＥＴ６，７においては、両者のサイズ比（ミラー比）に応じた電流ΔＩ２がＦＥＴ６側に流れ、その電流が抵抗１０に流れることでインバータゲート１１の入力端子レベルはロウになる。従って、データレジスタ５の入力端子には、マルチプレクサ４を介してハイレベルの信号が与えられる。そして、データレジスタ５は、例えば適当な速度のクロック信号で入力データをラッチし、ポート（１）のレジスタリードイネーブル信号ＲＥＡＤ１がアクティブになるとイネーブルとなってデータをバスラインに出力する。 Here, if the battery voltage is + B, the resistance values of the resistance elements 15 and 17 are R1, R2, and the threshold voltage of the FET 7 is VT, the current ΔI1 is
ΔI1 = (+ B−VT) / (R1 + R2)
Thus, the drain voltage of the FET 7 is clamped to about the threshold voltage VT. Then, in the FETs 6 and 7 constituting the mirror pair, a current ΔI2 corresponding to the size ratio (mirror ratio) of both flows to the FET 6 side, and the current flows to the resistor 10, whereby the input terminal level of the inverter gate 11 Becomes low. Therefore, a high level signal is given to the input terminal of the data register 5 via the multiplexer 4. The data register 5 latches input data with a clock signal having an appropriate speed, for example, and when the register read enable signal READ1 of the port (1) becomes active, the data register 5 is enabled and outputs the data to the bus line.

尚、この時、インバータゲート１１の入力端子をロウレベルにドライブできるように、抵抗素子１０の抵抗値をＲ３とすれば、電流ΔＩ２が、条件（Ｒ３・ΔＩ２＞ＶＤＤ）を満たすように設定する。また、スイッチスピードを考慮してＦＥＴ６，７のサイズ比を決定すれば良い。
また、入力回路１４のスイッチ１６がＯＮ（ロウ）であれば、ＦＥＴ７及び６に電流は流れないので、インバータゲート１１の入力端子レベルはハイになる。従って、データレジスタ５の入力端子には、マルチプレクサ４を介してロウレベルの信号が与えられる。 At this time, if the resistance value of the resistance element 10 is R3 so that the input terminal of the inverter gate 11 can be driven to a low level, the current ΔI2 is set to satisfy the condition (R3 · ΔI2> VDD). Further, the size ratio of the FETs 6 and 7 may be determined in consideration of the switch speed.
If the switch 16 of the input circuit 14 is ON (low), no current flows through the FETs 7 and 6, and therefore the input terminal level of the inverter gate 11 becomes high. Therefore, a low level signal is applied to the input terminal of the data register 5 via the multiplexer 4.

そして、図２に示すように、外部入力端子３に対して入力回路１４が接続されず、ＥＣＵ１内部と同じ動作電圧範囲（５Ｖ〜０Ｖ）の信号レベルが与えられる場合、イネーブル信号ＳＥＬ１をインアクティブにすれば、データレジスタ５の入力端子には、マルチプレクサ４を介して外部入力端子３の信号レベルがそのまま入力される。即ち、外部入力端子３に直接５Ｖのハイレベル信号が与えられる場合に第１経路側を選択するとＦＥＴ７を介して大きな電流が流れてしまうため、そのような事態を回避するために第２経路側を選択する。 As shown in FIG. 2, when the input circuit 14 is not connected to the external input terminal 3 and a signal level in the same operating voltage range (5 V to 0 V) as inside the ECU 1 is given, the enable signal SEL1 is inactive. In this case, the signal level of the external input terminal 3 is input to the input terminal of the data register 5 via the multiplexer 4 as it is. That is, when a high-level signal of 5V is directly applied to the external input terminal 3, if the first path side is selected, a large current flows through the FET 7. Therefore, in order to avoid such a situation, the second path side Select.

以上のように本実施例によれば、ＦＥＴ７は、外部入力端子３に印加される電圧を電流ΔＩ１に変換し、ＦＥＴ６は、その変換された電流に対して所定のミラー比を有する電流ΔＩ２を発生させる。そして、電流ΔＩ２が抵抗素子１０に流れることで、ＥＣＵ１の動作電源電圧ＶＤＤより抵抗素子１０の端子電圧分だけ降下した電圧を，インバータゲート１１の入力端子に印加するようにした。 As described above, according to the present embodiment, the FET 7 converts the voltage applied to the external input terminal 3 into the current ΔI1, and the FET 6 generates the current ΔI2 having a predetermined mirror ratio with respect to the converted current. generate. Then, when the current ΔI 2 flows through the resistance element 10, a voltage that is lower than the operation power supply voltage VDD of the ECU 1 by the terminal voltage of the resistance element 10 is applied to the input terminal of the inverter gate 11.

従って、外部入力端子３に電源電圧ＶＤＤを超えるハイレベル信号（＋Ｂ）が印加される場合でも、電圧／電流変換，電流／電圧変換を行うことで、外部入力端子３の電位をＦＥＴ７のしきい値電圧ＶT程度にクランプすると共に、内部入力端子に電源電圧ＶＤＤ以下となる電圧を確実に印加することができる。即ち、特許文献１に開示されている技術のようにクランプ電圧が電源電圧ＶＤＤを超えることがないので、従来技術が擁していた問題を解決することができる。 Therefore, even when a high level signal (+ B) exceeding the power supply voltage VDD is applied to the external input terminal 3, the potential of the external input terminal 3 is set to the threshold of the FET 7 by performing voltage / current conversion and current / voltage conversion. While clamping to about the value voltage VT, it is possible to reliably apply a voltage equal to or lower than the power supply voltage VDD to the internal input terminal. That is, unlike the technique disclosed in Patent Document 1, the clamp voltage does not exceed the power supply voltage VDD, so that the problem of the conventional technique can be solved.

また、マルチプレクサ４により第１，第２経路の何れか一方を選択するようにしたので、外部入力端子３に入力回路１４が接続される場合と、ＥＣＵ１の動作電圧範囲内の信号レベルが与えられる場合とに応じて、入力保護回路１８の回路動作を適切に選択することができる。そして、アナログスイッチ９，１２の何れか一方を択一的にＯＮすれば、外部入力端子３に印加される電圧を第１経路のＦＥＴ７側に与えるか、第２経路側に与えるかを選択でき、第１経路側を選択する場合は、ＦＥＴ８をＯＦＦし、ＦＥＴ１３をＯＮすることで第２経路側の電位をグランド電位に設定することができる。また、第２経路側を選択する場合は、ＦＥＴ８，１３のＯＮ／ＯＦＦを逆にすることで、第１経路側の電位をグランド電位に設定し、且つ、第２経路側の電位を外部入力端子３の印加電圧に設定することができる。 In addition, since one of the first and second paths is selected by the multiplexer 4, the signal level within the operating voltage range of the ECU 1 is given when the input circuit 14 is connected to the external input terminal 3. The circuit operation of the input protection circuit 18 can be appropriately selected according to the case. If either one of the analog switches 9 and 12 is selectively turned ON, it is possible to select whether to apply the voltage applied to the external input terminal 3 to the FET 7 side of the first path or to the second path side. When the first path side is selected, the potential on the second path side can be set to the ground potential by turning off the FET 8 and turning on the FET 13. Also, when selecting the second path side, by turning the FETs 8 and 13 ON / OFF in reverse, the potential on the first path side is set to the ground potential, and the potential on the second path side is externally input. The voltage applied to the terminal 3 can be set.

（第２実施例）
図３及び図４は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例のＥＣＵ１Ａにおいて、ポート入力回路２１を構成する入力保護回路２２は、インバータゲート１１の出力端子がＤフリップフロップ（信号レベル保持手段）２３のクロック入力端子に接続されており、Ｄフリップフロップ２３のＱ出力端子はマルチプレクサ４の入力（１）側に接続されている。Ｄフリップフロップ２３のＤ入力端子は電源ＶＤＤにプルアップされており、負論理入力のリセット端子には、読み出し信号ＲＥＡＤ１の否定／ＲＥＡＤ１が与えられている。 (Second embodiment)
3 and 4 show a second embodiment of the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. In the ECU 1A of the second embodiment, the input protection circuit 22 constituting the port input circuit 21 has an output terminal of the inverter gate 11 connected to a clock input terminal of a D flip-flop (signal level holding means) 23, and a D flip-flop. The Q output terminal of the group 23 is connected to the input (1) side of the multiplexer 4. The D input terminal of the D flip-flop 23 is pulled up to the power supply VDD, and the negative signal READ1 / READ1 is given to the negative logic input reset terminal.

また、前記Ｑ出力端子は、インバータゲート２４を介して３入力ＡＮＤゲート２５の入力端子の１つに接続されており、そのＡＮＤゲート２５の他の入力端子には、入力イネーブル信号ＳＥＬ１，リードイネーブル信号ＲＥＡＤ１が与えられている。そして、ＦＥＴ６のソースとグランドとの間には、ＮチャネルＭＯＳＦＥＴ２６が挿入されており、ＦＥＴ２６のゲートには、ＡＮＤゲート２５の出力端子が接続されている。以上の構成において、Ｄフリップフロップ２３，インバータゲート２４，ＡＮＤゲート２５及びＦＥＴ２６は、電流制御手段２７を構成している。 The Q output terminal is connected to one input terminal of a three-input AND gate 25 through an inverter gate 24. The other input terminal of the AND gate 25 has an input enable signal SEL1 and a read enable signal. Signal READ1 is provided. An N-channel MOSFET 26 is inserted between the source of the FET 6 and the ground, and the output terminal of the AND gate 25 is connected to the gate of the FET 26. In the above configuration, the D flip-flop 23, the inverter gate 24, the AND gate 25, and the FET 26 constitute the current control means 27.

次に、第２実施例の作用について図４も参照して説明する。図４は、ポート（１）の入力データを読み出す場合における各信号の変化を示すタイミングチャートである。ポート（１）にバッテリレベル入力回路１４が接続されており、入力イネーブル信号ＳＥＬ１はアクティブとなっている（図４（ａ）参照）。そして、図４（ｂ）に示すリードイネーブル信号ＲＥＡＤ１がインアクティブであれば、Ｄフリップフロップ２３はリセットされた状態にある（図４（ｃ）参照）。従って、ＡＮＤゲート２５の出力端子レベルはロウとなっておりＦＥＴ２６はＯＦＦしているので、ＦＥＴ６を介して電流が流れることはなく、インバータゲート１１の入力端子レベルはハイとなっている。 Next, the operation of the second embodiment will be described with reference to FIG. FIG. 4 is a timing chart showing changes of each signal when reading input data of the port (1). The battery level input circuit 14 is connected to the port (1), and the input enable signal SEL1 is active (see FIG. 4A). If the read enable signal READ1 shown in FIG. 4B is inactive, the D flip-flop 23 is in a reset state (see FIG. 4C). Therefore, since the output terminal level of the AND gate 25 is low and the FET 26 is OFF, no current flows through the FET 6, and the input terminal level of the inverter gate 11 is high.

この状態から、リードイネーブル信号ＲＥＡＤ１がアクティブになると、ＡＮＤゲート２５の出力端子レベルはハイに変化し、ＦＥＴ２６がＯＮする（図４（ｄ）参照）。この時、バッテリレベル入力回路１４が外部入力端子３にハイレベルの信号を与えていれば、ＦＥＴ６を介して電流が流れ、インバータゲート１１の入力端子レベルはプルダウンされてロウに変化する。すると、Ｄフリップフロップ２３にトリガ信号が与えられ、Ｑ出力端子のレベルはハイに変化するので（図４（ｃ）参照）、マルチプレクサ４を介してデータレジスタ５にハイレベルの信号が入力される。 When the read enable signal READ1 becomes active from this state, the output terminal level of the AND gate 25 changes to high, and the FET 26 is turned on (see FIG. 4D). At this time, if the battery level input circuit 14 gives a high level signal to the external input terminal 3, a current flows through the FET 6, and the input terminal level of the inverter gate 11 is pulled down and changes to low. Then, a trigger signal is applied to the D flip-flop 23, and the level of the Q output terminal changes to high (see FIG. 4C), so that a high level signal is input to the data register 5 via the multiplexer 4. .

また、Ｑ出力端子のレベルがハイに変化すれば、ＡＮＤゲート２５の出力端子レベルはロウとなるのでＦＥＴ２６はＯＦＦしてＦＥＴ６を介して流れる電流は遮断されるが（図４（ｄ）参照）、入力信号レベルに応じた状態はＤフリップフロップ２３において保持される。その後、リードイネーブル信号ＲＥＡＤ１がインアクティブになると、Ｄフリップフロップ２３はリセットされる。 If the level of the Q output terminal changes to high, the output terminal level of the AND gate 25 becomes low, so that the FET 26 is turned off and the current flowing through the FET 6 is cut off (see FIG. 4D). The state corresponding to the input signal level is held in the D flip-flop 23. Thereafter, when the read enable signal READ1 becomes inactive, the D flip-flop 23 is reset.

尚、リードイネーブル信号ＲＥＡＤ１がアクティブになった時点でバッテリレベル入力回路１４が外部入力端子３にロウレベルの信号を与えている場合は、Ｄフリップフロップ２３のＱ出力端子のレベルは、図４（ｃ）に破線で示すようにロウのまま変化しない。従って、ＦＥＴ２６は、図４（ｄ）に破線で示すようにリードイネーブル信号ＲＥＡＤ１がアクティブになっている期間だけＯＮするが、この期間内は電流がＦＥＴ６及び２６を介して流れることはない。 When the battery level input circuit 14 gives a low level signal to the external input terminal 3 when the read enable signal READ1 becomes active, the level of the Q output terminal of the D flip-flop 23 is as shown in FIG. ) Does not change as shown by the broken line. Accordingly, the FET 26 is turned on only during a period in which the read enable signal READ1 is active as indicated by a broken line in FIG. 4D, but no current flows through the FETs 6 and 26 during this period.

以上のように第２実施例によれば、電流制御手段２７は、データレジスタ５のデータ（即ち、インバータゲート１１の入力端子を介して与えられる外部入力端子３の信号レベル）を読取るための信号ＲＥＡＤ１がアクティブになった時点から一定期間だけＦＥＴ６側に電流を流すように制御し、Ｄフリップフロップ２３は、その電流が流れたことに基づき前記入力端子に印加される電位に応じた信号レベルを保持する。従って、信号レベルを読取る必要がない場合にＦＥＴ６側に電流が流れ続けることを防止して、消費電力を低減することができる。 As described above, according to the second embodiment, the current control unit 27 reads the data in the data register 5 (that is, the signal level of the external input terminal 3 given through the input terminal of the inverter gate 11). Control is performed so that a current flows to the FET 6 side for a predetermined period from the time when READ1 becomes active, and the D flip-flop 23 sets a signal level corresponding to the potential applied to the input terminal based on the flow of the current. Hold. Accordingly, when there is no need to read the signal level, it is possible to prevent the current from continuing to flow to the FET 6 side and reduce the power consumption.

（第３実施例）
図５は本発明の第３実施例であり、第２実施例と異なる部分についてのみ説明する。第３実施例のＥＣＵ１Ｂにおいて、ポート入力回路３１を構成する入力保護回路３２は、抵抗素子１０に替えてＰチャネルＭＯＳＦＥＴ３３が接続されており、そのＦＥＴ３３は、ＰチャネルＭＯＳＦＥＴ３４とカレントミラー回路を構成している。即ち、ＦＥＴ３４のソースは電源ＶＤＤに接続されており、ゲートは、ＦＥＴ３３のゲート共に自身のドレインに接続されている。また、ＦＥＴ３４のドレインは、抵抗素子３５を介してグランドに接続されている。即ち、ＦＥＴ３４及び抵抗素子３５は、ＦＥＴ３３側に流れるミラー電流値を制御するための定電流源を構成しており、そのミラー電流値によってＦＥＴ３３のオン抵抗値を制御している。
そして、ＦＥＴ３４のゲートは、ポート入力回路３１ａのみならず、他のポート入力回路３１ｂ，・・・においても、抵抗素子１０に替わって接続されているＦＥＴ３３のゲートに共通に接続されており、それらのＦＥＴ３３のオン抵抗値も制御している。 (Third embodiment)
FIG. 5 shows a third embodiment of the present invention, and only parts different from the second embodiment will be described. In the ECU 1B of the third embodiment, the input protection circuit 32 constituting the port input circuit 31 is connected to a P-channel MOSFET 33 instead of the resistance element 10, and the FET 33 constitutes a current mirror circuit with the P-channel MOSFET 34. ing. That is, the source of the FET 34 is connected to the power supply VDD, and the gate of the FET 34 is connected to its own drain together with the gate of the FET 33. The drain of the FET 34 is connected to the ground via the resistance element 35. That is, the FET 34 and the resistance element 35 constitute a constant current source for controlling the mirror current value flowing on the FET 33 side, and the on-resistance value of the FET 33 is controlled by the mirror current value.
The gate of the FET 34 is connected not only to the port input circuit 31a but also to the gate of the FET 33 connected in place of the resistance element 10 not only in the other port input circuits 31b,. The on-resistance value of the FET 33 is also controlled.

以上のように第３実施例によれば、カレントミラー回路におけるミラー対の一方側を構成するＦＥＴ３３を抵抗素子１０に替えて使用するので、ミラー電流値を適当な値に設定すればＦＥＴ３３のオン抵抗値を制御することができ、抵抗素子１０を別途形成する工程が不要となる。また、抵抗素子に比較し、素子形成面積をより小さくすることができる。
そして、ミラー対の他方側を構成するＦＥＴ３４及び抵抗素子３５を、複数のポート入力回路３１について共通に構成するので、全てのＭＯＳＦＥＴ３３のオン抵抗値を略同じ値に設定することができる。また、素子の配置スペースを大きく縮小することができる。 As described above, according to the third embodiment, the FET 33 constituting one side of the mirror pair in the current mirror circuit is used in place of the resistance element 10, so that if the mirror current value is set to an appropriate value, the FET 33 is turned on. The resistance value can be controlled, and a step of separately forming the resistance element 10 becomes unnecessary. Further, the element formation area can be further reduced as compared with the resistance element.
Since the FET 34 and the resistance element 35 constituting the other side of the mirror pair are configured in common for the plurality of port input circuits 31, the on-resistance values of all the MOSFETs 33 can be set to substantially the same value. In addition, the arrangement space of the elements can be greatly reduced.

（第４実施例）
図６は本発明の第４実施例を示すものである。第４実施例は、ＥＣＵ１Ｃの外部入力端子３に、信号レベルがＶＤＤ〜−１０Ｖの範囲で変化する信号入力回路３６が接続される場合に対応した構成を示す。即ち、信号入力回路３６は、５Ｖ電源ＶＤＤと−１０Ｖ電源との間に接続されるスイッチ３７及び抵抗素子３８の直列回路を備え、それらの共通接続点は抵抗素子３９を介してＥＣＵ１Ｃの外部入力端子３に接続されている。 (Fourth embodiment)
FIG. 6 shows a fourth embodiment of the present invention. The fourth embodiment shows a configuration corresponding to the case where the signal input circuit 36 whose signal level changes in the range of VDD to −10V is connected to the external input terminal 3 of the ECU 1C. That is, the signal input circuit 36 includes a series circuit of a switch 37 and a resistance element 38 connected between a 5V power supply VDD and a −10V power supply, and a common connection point between them is an external input of the ECU 1C via the resistance element 39. Connected to terminal 3.

ポート入力回路４０ａにおいて、ＰチャネルＭＯＳＦＥＴ４１及び４２（第１及び第２電流変換手段）は、ソースが電源ＶＤＤに接続され、ゲートが共通にＦＥＴ４２側のドレインに接続されている。また、ＦＥＴ４１のドレインは、インバータゲート１１の入力端子に接続されていると共に、抵抗素子（電圧印加手段）４３を介してグランドに接続されている。ＦＥＴ４２には、ＰチャネルＭＯＳＦＥＴ４４が並列に接続されており、それらのドレインは、アナログスイッチ９を介して外部入力端子３に接続されている。その他の構成については第１実施例と同様であり、以上が入力保護回路４５を構成している。 In the port input circuit 40a, the P-channel MOSFETs 41 and 42 (first and second current conversion means) have their sources connected to the power supply VDD and their gates commonly connected to the drain on the FET 42 side. The drain of the FET 41 is connected to the input terminal of the inverter gate 11 and is connected to the ground via a resistance element (voltage applying means) 43. A P-channel MOSFET 44 is connected in parallel to the FET 42, and their drains are connected to the external input terminal 3 via the analog switch 9. Other configurations are the same as those of the first embodiment, and the above constitutes the input protection circuit 45.

次に、第４実施例の作用について説明する。入力イネーブル信号ＳＥＬ１によって第１経路側が選択される場合、ＦＥＴ４４はＯＦＦとなる。そして、信号入力回路３６のスイッチ３７がＯＦＦしていれば、ＥＣＵ１Ｃ側の電源ＶＤＤより、ＦＥＴ４２，アナログスイッチ９，外部入力端子３，抵抗素子３９及び３８の経路で−１０Ｖ電源側に電流が流れ、外部入力端子３はロウレベルとなるが、そのロウレベル電位は（ＶＤＤ−ＶT）程度にクランプされる。そして、ＦＥＴ４２を介して電流が流れることでＦＥＴ４１側にもミラー比に応じた電流が流れ、インバータゲート１１の入力端子はハイレベルとなる。
また、信号入力回路３６のスイッチ３７がＯＮしていれば外部入力端子３はハイレベルとなり、ＦＥＴ４２には電流が流れない。従って、ＦＥＴ４１側にも電流は流れず、インバータゲート１１の入力端子はロウレベルとなる。尚、入力イネーブル信号ＳＥＬ１がインアクティブの場合は、第１実施例と全く同様の作用となる。 Next, the operation of the fourth embodiment will be described. When the first path side is selected by the input enable signal SEL1, the FET 44 is turned off. If the switch 37 of the signal input circuit 36 is OFF, a current flows from the power supply VDD on the ECU 1C side to the -10V power supply side through the path of the FET 42, the analog switch 9, the external input terminal 3, and the resistance elements 39 and 38. The external input terminal 3 becomes low level, but its low level potential is clamped to about (VDD-VT). When a current flows through the FET 42, a current corresponding to the mirror ratio also flows on the FET 41 side, and the input terminal of the inverter gate 11 becomes a high level.
If the switch 37 of the signal input circuit 36 is ON, the external input terminal 3 is at a high level, and no current flows through the FET 42. Therefore, no current flows on the FET 41 side, and the input terminal of the inverter gate 11 is at a low level. Note that when the input enable signal SEL1 is inactive, the operation is exactly the same as in the first embodiment.

以上のように構成された第４実施例によれば、信号入力回路３６がグランドレベルよりも低電圧のロウレベル信号を外部入力端子３に印加する場合でも、その電圧が電流に変換されることで外部入力端子３の電位は（ＶＤＤ−ＶT）程度にクランプされる。そして、カレントミラー回路の動作により、インバータゲート１１の入力端子には、電源ＶＤＤレベルのハイレベル信号が与えられるので、負極性の信号についても第１実施例と同様の効果を得ることができる。 According to the fourth embodiment configured as described above, even when the signal input circuit 36 applies a low level signal having a voltage lower than the ground level to the external input terminal 3, the voltage is converted into a current. The potential of the external input terminal 3 is clamped to about (VDD-VT). Since the high-level signal of the power supply VDD level is given to the input terminal of the inverter gate 11 by the operation of the current mirror circuit, the same effect as that of the first embodiment can be obtained for the negative polarity signal.

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
第１〜第３実施例の構成において、外部入力端子３に対してバッテリレベル入力回路１４が接続されるケースしか想定されない場合には、入力イネーブル信号ＳＥＬ１は不要であり、マルチプレクサ４，アナログスイッチ９及び１２，ＦＥＴ８及び１３を削除しても良い。また、第４実施例についても同様である。
第３実施例において、ＦＥＴ３４及び抵抗素子３５を、各ポート入力回路毎に配置しても良い。
第１実施例の構成に、第３実施例の構成を適用しても良い。
また、第４実施例の構成に、第２，第３実施例の構成を適用しても良い。
ＭＯＳＦＥＴに限ることなく、バイポーラトランジスタを使用しても良い。
車両用のＥＣＵに限ることなく、外部より、自身の動作電源電圧範囲を超えるレベルの信号が入力されることが想定されるマイクロコンピュータやその他の回路であれば適用が可能である。 The present invention is not limited to the embodiments described above or shown in the drawings, and the following modifications are possible.
In the configurations of the first to third embodiments, when only the case where the battery level input circuit 14 is connected to the external input terminal 3 is assumed, the input enable signal SEL1 is unnecessary, and the multiplexer 4, the analog switch 9 And 12, FETs 8 and 13 may be deleted. The same applies to the fourth embodiment.
In the third embodiment, the FET 34 and the resistance element 35 may be arranged for each port input circuit.
The configuration of the third embodiment may be applied to the configuration of the first embodiment.
Further, the configurations of the second and third embodiments may be applied to the configuration of the fourth embodiment.
A bipolar transistor may be used without being limited to the MOSFET.
The present invention is not limited to a vehicle ECU, and can be applied to any microcomputer or other circuit that is assumed to receive a signal having a level exceeding its own operating power supply voltage range from the outside.

本発明を車両用ＥＣＵ（Electronic Control Unit）に適用した場合の第１実施例であり、ＥＣＵの電気的構成を示す図（バッテリレベル入力回路が接続される場合）FIG. 1 is a first embodiment when the present invention is applied to a vehicle ECU (Electronic Control Unit), and shows an electrical configuration of the ECU (when a battery level input circuit is connected); 図１相当図（外部入力端子に与えられる信号のハイレベルが電源ＶＤＤレベルの場合）1 equivalent diagram (when the high level of the signal applied to the external input terminal is the power supply VDD level) 本発明の第２実施例を示す図１相当図FIG. 1 equivalent view showing a second embodiment of the present invention. ポート（１）の入力データを読み出す場合における各信号の変化を示すタイミングチャートTiming chart showing change of each signal when reading input data of port (1) 本発明の第３実施例を示す図１相当図FIG. 1 equivalent view showing a third embodiment of the present invention. 本発明の第４実施例を示す図１相当図FIG. 1 equivalent view showing a fourth embodiment of the present invention. 従来技術を示す図１の要部相当図FIG. 1 is a diagram corresponding to the main part of FIG. ＰチャネルＭＯＳＦＥＴの半導体的な構成を示す模式的断面図Schematic sectional view showing a semiconductor configuration of a P-channel MOSFET

Explanation of symbols

図面中、３は外部入力端子、４はマルチプレクサ（読取り経路選択手段）、６，７はＮチャネルＭＯＳＦＥＴ（第１，第２電流変換手段）、８はＮチャネルＭＯＳＦＥＴ（第３スイッチ回路）、９はアナログスイッチ（第１スイッチ回路）、１０は抵抗素子（電圧印加手段）、１２はアナログスイッチ（第２スイッチ回路）、１３はＮチャネルＭＯＳＦＥＴ（第４スイッチ回路）、１８は入力保護回路、２２は入力保護回路、２３はＤフリップフロップ（信号レベル保持手段）、２７は電流制御手段、３２は入力保護回路、３３はＰチャネルＭＯＳＦＥＴ（抵抗素子）、３４はＰチャネルＭＯＳＦＥＴ、４１，４２はＰチャネルＭＯＳＦＥＴ（第１，第２電流変換手段）、４３は抵抗素子（電圧印加手段）、４５は入力保護回路を示す。 In the drawing, 3 is an external input terminal, 4 is a multiplexer (read path selection means), 6 and 7 are N-channel MOSFETs (first and second current conversion means), 8 is an N-channel MOSFET (third switch circuit), 9 Is an analog switch (first switch circuit), 10 is a resistance element (voltage applying means), 12 is an analog switch (second switch circuit), 13 is an N-channel MOSFET (fourth switch circuit), 18 is an input protection circuit, 22 Is an input protection circuit, 23 is a D flip-flop (signal level holding means), 27 is a current control means, 32 is an input protection circuit, 33 is a P channel MOSFET (resistance element), 34 is a P channel MOSFET, and 41 and 42 are P A channel MOSFET (first and second current converting means), 43 is a resistance element (voltage applying means), and 45 is an input protection circuit.

Claims

First current conversion means for converting a voltage applied to the external input terminal into a current;
Second current conversion means for generating a current at a predetermined ratio with respect to the current converted by the first current conversion means;
And a voltage applying means for generating a voltage that falls within an operating voltage range of the circuit in accordance with the current converted by the second current converting means and applying the voltage to the internal input terminal. Input protection circuit.

Current control means for controlling the current to flow through the second current conversion means only for a certain period from when the signal level for reading the signal level applied through the internal input terminal becomes active;
2. The input according to claim 1, further comprising signal level holding means for holding a signal level corresponding to a potential applied to the internal input terminal when a current flows through the second current conversion means. Protection circuit.

The first and second current conversion means are constituted by a current mirror circuit,
The voltage application means is composed of a resistance element connected between a transistor constituting the current mirror circuit and either the operation power supply or the ground of the circuit,
The input protection circuit according to claim 1, wherein the internal input terminal is connected to a common connection point between the transistor and the resistance element.

4. The input protection circuit according to claim 3, wherein the resistance element is constituted by a MOSFET constituting one side of a mirror pair in a current mirror circuit.

5. The input protection circuit according to claim 4, wherein the other side of the mirror pair is configured in common for a plurality of input terminals.

Instead of the first path for reading the signal level given through the internal input terminal as a result of the action of the voltage applying means, a first level for directly reading the signal level based on the voltage applied to the external input terminal. 6. The input protection circuit according to claim 1, further comprising a read path selection unit configured to be able to select two paths.

The reading path selecting means includes
A first switch circuit disposed between the external input terminal and the first current converter;
A second switch circuit disposed between the external input terminal and the second path;
A third switch circuit disposed between a common connection point of the first switch circuit and the first current conversion means and either the operating power supply or the ground;
A fourth switch circuit disposed between the second path and the operating power supply or ground;
7. The input protection circuit according to claim 6, comprising a multiplexer for selecting one of the first and second paths.