JP4423466B2

JP4423466B2 - Semiconductor device

Info

Publication number: JP4423466B2
Application number: JP2004040026A
Authority: JP
Inventors: 浩金丸; 直樹熊谷; 祐一原田; 巧裕伊倉; 龍斎藤
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-02-17
Filing date: 2004-02-17
Publication date: 2010-03-03
Anticipated expiration: 2024-02-17
Also published as: JP2005235844A

Description

この発明は、静電気放電（ＥｌｅｃｔｒｏｓｔａｔｉｃＤｉｓｃｈａｒｇｅ：ＥＳＤ）破壊などを防止するＥＳＤ保護素子を形成した半導体装置に関する。 The present invention relates to a semiconductor device in which an ESD protection element for preventing electrostatic discharge (ESD) breakdown and the like is formed.

静電気放電は、半導体装置が配置されている機器の他の回路部や絶縁物、また半導体装置を取り扱う人間の人体などから発生し、半導体装置の破壊や損傷を引き起こす。ＥＳＤ（以下、ＥＳＤサージという）は、半導体装置の信頼性を左右する重要な要因であり、より安定な動作を確保するためにはＥＳＤサージに対する破壊耐量を十分に高めることが望ましい。特に自動車分野等では、電荷を帯びた人や物が接触する機会が多く、このＥＳＤ破壊耐量の大きいパワーＩＣが求められている。
このＥＳＤサージから素子を保護するＥＳＤ保護素子について開示している例について説明する。
第１の例では、横型高周波パワーＭＩＳＦＥＴのソース−ドレイン間に、ドレイン−基板間よりも耐圧を低くしたツェナーダイオードを設け、このツェナーダイオードをＥＳＤ保護素子として、ＥＳＤサージ電流に対する破壊強度を向上させることが記載されている（特許文献１）。 The electrostatic discharge is generated from other circuit portions or insulators of the device in which the semiconductor device is arranged, or a human body handling the semiconductor device, and causes destruction or damage of the semiconductor device. ESD (hereinafter referred to as an ESD surge) is an important factor that affects the reliability of a semiconductor device, and it is desirable to sufficiently increase the breakdown resistance against the ESD surge in order to ensure more stable operation. In particular, in the automobile field and the like, there are many occasions where charged people and objects come into contact with each other, and there is a demand for a power IC having a large ESD breakdown resistance.
The example which discloses the ESD protection element which protects an element from this ESD surge is demonstrated.
In the first example, a Zener diode having a withstand voltage lower than that between the drain and the substrate is provided between the source and drain of the lateral high-frequency power MISFET, and this Zener diode is used as an ESD protection element to improve the breakdown strength against ESD surge current. (Patent Document 1).

第２の例では、アップドレイン型ＭＯＳＦＥＴにおいて、ｎウェル層の表層部にディープｎ⁺領域（ドレイン領域）に隣接してｐベース領域が延設され、ｐベース領域は、ディープｎ⁺領域と一部が重なるように形成され、ｐ⁺領域（ｐベース領域）がソース電極と接続されている。これにより、ソース・ドレイン間にサージバイパス用ダイオード（ＥＳＤ保護素子）が形成されて、ＭＯＳＦＥＴをＥＳＤサージから保護できることが記載されている（特許文献２）。
つぎに、前記の例とは異なる構造の従来のＥＳＤ保護素子について説明する。
図５は、従来のＥＳＤ保護素子を有する半導体装置の要部断面図である。ＥＳＤ保護素子７０はベース−エミッタショート型のｐｎｐトランジスタ６８であり、被保護素子は横型ＭＯＳＦＥＴ２１である。 In the second example, in the up-drain MOSFET, a p base region extends adjacent to the deep n ⁺ region (drain region) in the surface layer portion of the n well layer, and the p base region is identical to the deep n ⁺ region. The p ⁺ region (p base region) is connected to the source electrode. Thus, it is described that a surge bypass diode (ESD protection element) is formed between the source and the drain to protect the MOSFET from the ESD surge (Patent Document 2).
Next, a conventional ESD protection element having a structure different from the above example will be described.
FIG. 5 is a cross-sectional view of a main part of a semiconductor device having a conventional ESD protection element. The ESD protection element 70 is a base-emitter short pnp transistor 68 and the protected element is a lateral MOSFET 21.

高濃度のｐ基板５１上にｐ基板５１より低濃度のｐエピタキシャル層５２（濃度は１×１０¹⁵ｃｍ^-3程度）を形成し、このｐエピタキシャル層５２の表面層に不純物濃度が１×１０¹⁵〜１×１０¹⁶ｃｍ^-3程度で、厚みが２〜５μｍ程度の第１ｎウェル領域５３を形成する。この第１ｎウェル領域５３の表面層に不純物濃度が５×１０¹⁶ｃｍ^-3〜１×１０¹⁷程度で、厚みが１μｍ〜２μｍ程度のｐウェル領域５４を形成する。このｐウェル領域５４の表面層に、ｎソース領域５５とｎドレイン領域５６を形成し、このｎソース領域５５とｎドレイン領域５６に挟まれたｐウェル領域５４上には数十ｎｍ厚のゲート酸化膜５７を介してポリシリコンでゲート電極５８を形成する。ｎソース領域５５とｎドレイン領域５６の表面層にはオーミック接触のための図示しない高濃度のｎ層を形成する。ドレイン側には高耐圧化のためのＬＯＣＯＳ酸化膜５９を形成する。 A p epitaxial layer 52 (concentration is about 1 × 10 ¹⁵ cm ⁻³ ) having a concentration lower than that of the p substrate 51 is formed on the high concentration p substrate 51, and an impurity concentration of 1 × 10 6 is formed on the surface layer of the p epitaxial layer 52. A first n-well region 53 having a thickness of about ¹⁵ to 1 × 10 ¹⁶ cm ⁻³ and a thickness of about 2 to 5 μm is formed. A p-well region 54 having an impurity concentration of about 5 × 10 ¹⁶ cm ⁻³ to 1 × 10 ¹⁷ and a thickness of about 1 μm to 2 μm is formed on the surface layer of the first n-well region 53. An n source region 55 and an n drain region 56 are formed on the surface layer of the p well region 54, and a gate having a thickness of several tens of nm is formed on the p well region 54 sandwiched between the n source region 55 and the n drain region 56. A gate electrode 58 is formed of polysilicon through an oxide film 57. On the surface layers of the n source region 55 and the n drain region 56, a high concentration n layer (not shown) for ohmic contact is formed. A LOCOS oxide film 59 for increasing the breakdown voltage is formed on the drain side.

一方、ｐエピタキシャル層５２の表面層に、前記の第１ｎウェル領域５３と離して、第１ｎウェル領域５３より不純物濃度が高く、拡散深さが深い第２ｎウェル領域６２を形成し、この第２ｎウェル領域６２の表面層にｐエミッタ領域６３とこのｐエミッタ領域６３をショートするｎショート領域６４を形成する。このｐエミッタ領域６３とｎショート領域６４上にエミッタ電極６６を形成し、ｐ基板５１の裏面に裏面電極６７を形成する。ｐ基板５１、ｐエピタキシャル層５２、第２ｎウェル領域６２、ｐエミッタ領域６３およびｎショート領域６４でベース−エミッタショート型のｐｎｐトランジスタ６８が形成され、このｐｎｐトランジスタ６８がＥＳＤ保護素子７０となる。
図６は、第２ｎウェル領域の拡散深さとアバランシェ電圧の関係を示す図である。第２ｎウェル領域６２の拡散深さＬ５が深くなるにつれてアバランシェ電圧は低下する。前記のように、第１ｎウェル領域５３の拡散深さＬ４より第２ｎウェル領域６２の拡散深さＬ５を深くすることで、ｐｎｐトランジスタ６８のアバランシェ電圧をＭＯＳＦＥＴ２１のアバランシェ電圧より低くして、ＥＳＤサージが印加されたとき、ＥＳＤ保護素子７０でそのＥＳＤサージ電流を流して電荷を引き抜いて、ＭＯＳＦＥＴ２１をＥＳＤ破壊から防止する。 On the other hand, a second n well region 62 having an impurity concentration higher than that of the first n well region 53 and a deep diffusion depth is formed on the surface layer of the p epitaxial layer 52 apart from the first n well region 53. A p emitter region 63 and an n short region 64 that short-circuits the p emitter region 63 are formed in the surface layer of the well region 62. An emitter electrode 66 is formed on the p emitter region 63 and the n short region 64, and a back electrode 67 is formed on the back surface of the p substrate 51. The p-substrate 51, the p-epitaxial layer 52, the second n-well region 62, the p-emitter region 63, and the n-short region 64 form a base-emitter short-type pnp transistor 68. The pnp transistor 68 serves as an ESD protection element 70.
FIG. 6 is a diagram showing the relationship between the diffusion depth of the second n-well region and the avalanche voltage. The avalanche voltage decreases as the diffusion depth L5 of the second n-well region 62 increases. As described above, by increasing the diffusion depth L5 of the second n-well region 62 from the diffusion depth L4 of the first n-well region 53, the avalanche voltage of the pnp transistor 68 is made lower than the avalanche voltage of the MOSFET 21, and the ESD surge. Is applied, the ESD surge current is passed through the ESD protection element 70 to extract the charge, thereby preventing the MOSFET 21 from being damaged by ESD.

また、ｐｎｐトランジスタ６８において、ベースオープンの場合（ｎショート領域６４を形成しない場合）、アバランシェ動作させるとベース−エミッタショートの場合に比べて、大幅にアバランシェ電圧が低下し、ＥＳＤサージでＥＳＤ保護素子に大電流が流れてＥＳＤ保護素子が破壊することがある。また、このアバランシェ電圧の温度依存性が大きくなる。
そのために、ベース−エミッタ間をショートしてｐエミッタ領域６３からｎベース領域（第２ｎウェル領域６２）への注入効率を抑制して、アバランシェ電圧の低下し過ぎを防止し、アバランシェ電圧の温度依存性を小さくしたベース−エミッタショート型のｐｎｐトランジスタがＥＳＤ保護素子７０として用いられる。
図７は、従来の別のＥＳＤ保護素子を有する半導体装置の要部断面図である。図５との違いは、製造コストを低減するために、第１ｎウェル領域５３と第２ｎウェル領域６２の不純物濃度と拡散深さを同じに形成して、ＥＳＤ保護素子７０とした点である。このように第１、第２ｎウェル領域５３、６２を同時に形成した場合、ＭＯＳＦＥＴ２１のアバランシェ電圧を上げるためと、ｐｎｐトランジスタ６８の電流増幅率ｈFEを増大させて動作抵抗を下げるために、第１、第２ｎウェル領域５３、６２の不純物濃度を同じ値で下げると、図８（ａ）に示すように、ｐｎｐトランジスタ６８とＭＯＳＦＥＴ２１のアバランシェ電圧は共に上がる。図８（ｂ）には、ｐｎｐトランジスタ６８の動作抵抗の第２ｎウェル領域６２の不純物濃度依存性を示す。 In the pnp transistor 68, when the base is open (when the n short region 64 is not formed), when the avalanche operation is performed, the avalanche voltage is significantly reduced as compared with the case of the base-emitter short, and the ESD protection element is caused by the ESD surge. A large current may flow to the ESD protection element. In addition, the temperature dependence of the avalanche voltage is increased.
Therefore, the base-emitter is short-circuited to suppress the injection efficiency from the p emitter region 63 to the n base region (second n-well region 62), thereby preventing the avalanche voltage from being excessively lowered and the temperature dependence of the avalanche voltage. A base-emitter short type pnp transistor with reduced characteristics is used as the ESD protection element 70.
FIG. 7 is a cross-sectional view of a main part of a semiconductor device having another conventional ESD protection element. The difference from FIG. 5 is that the ESD protection element 70 is formed by forming the first n well region 53 and the second n well region 62 with the same impurity concentration and diffusion depth in order to reduce the manufacturing cost. When the first and second n-well regions 53 and 62 are formed at the same time, in order to increase the avalanche voltage of the MOSFET 21 and increase the current amplification factor hFE of the pnp transistor 68 to decrease the operating resistance, When the impurity concentrations of the second n-well regions 53 and 62 are lowered by the same value, both the avalanche voltages of the pnp transistor 68 and the MOSFET 21 are increased as shown in FIG. FIG. 8B shows the dependency of the operating resistance of the pnp transistor 68 on the impurity concentration of the second n-well region 62.

尚、ここでは、ＥＳＤサージ電流のピーク値の相当する電流（例えば６０Ａ）をＩP 、その電流値（ＩP ）での電圧値ＶP 、アバランシェ電圧ＶAVとしたとき、前記の動作抵抗は〔（ＶP −ＶAV）÷ＩP 〕の値をいう。
特開平１０−２９０００８号公報図１特開２００１−１２７２９４号公報図３ Here, when the current corresponding to the peak value of the ESD surge current (for example, 60 A) is IP, the voltage value VP at the current value (IP), and the avalanche voltage VAV, the operating resistance is [(VP − VAV) ÷ IP].
Japanese Patent Laid-Open No. 10-290008 FIG. JP 2001-127294 A FIG.

しかし、図５において、第２ｎウェル領域６２の拡散深さＬ５を深くすると、ｐｎｐトランジスタ６８のｎベース領域である第２ｎウェル領域６２の幅が大きくなり、正孔の輸送効率が低下して、ｐｎｐトランジスタ６８の電流増幅率ｈFEが小さくなり、動作抵抗が高くなってしまう。
動作抵抗が高くなり、ＥＳＤサージを印加してＥＳＤ保護素子７０に流れるＥＳＤサージ電流が大きくなると、動作抵抗とＥＳＤサージ電流の積が大きくなり、大電流領域でのコレクタ・エミッタ間の電圧がＭＯＳＦＥＴ２１のブレークダウン電圧を超えてしまい、ＭＯＳＦＥＴ２１をＥＳＤ破壊から保護できない。
一方、この動作抵抗を小さくするために、第２ｎウェル領域６２の拡散深さＬ５を浅くして、ｐｎｐトランジスタ６８の電流増幅率ｈFEを大きくすると、図６で示すように、拡散深さＬ５が浅すぎると、ｐｎｐトランジスタ６８のアバランシェ電圧が、ＭＯＳＦＥＴ２１のアバランシェ電圧より高くなり、ＥＳＤ保護素子７０がＭＯＳＦＥＴ２１をＥＳＤサージから保護できなくなる。 However, in FIG. 5, when the diffusion depth L5 of the second n-well region 62 is increased, the width of the second n-well region 62, which is the n-base region of the pnp transistor 68, increases, and the hole transport efficiency decreases, The current amplification factor hFE of the pnp transistor 68 is reduced, and the operating resistance is increased.
When the operating resistance increases and the ESD surge current flowing through the ESD protection element 70 by applying an ESD surge increases, the product of the operating resistance and the ESD surge current increases, and the voltage between the collector and the emitter in the large current region becomes the MOSFET 21. Therefore, the MOSFET 21 cannot be protected from the ESD breakdown.
On the other hand, if the diffusion depth L5 of the second n-well region 62 is decreased and the current amplification factor hFE of the pnp transistor 68 is increased in order to reduce this operating resistance, the diffusion depth L5 is reduced as shown in FIG. If it is too shallow, the avalanche voltage of the pnp transistor 68 becomes higher than the avalanche voltage of the MOSFET 21, and the ESD protection element 70 cannot protect the MOSFET 21 from the ESD surge.

また、図７においては、ｐｎｐトランジスタ６８の動作抵抗を小さくするために、第１、第２ｎウェル領域５３、６２の不純物濃度を低くし過ぎると、図８（ａ）に示すように、ｐｎｐトランジスタ６８のアバランシェ電圧がＭＯＳＦＥＴ２１のアバランシェ電圧より高くなり、ＥＳＤ保護素子７０でＭＯＳＦＥＴ２１を保護できなくなる。この発明の目的は、前記の課題を解決して、被保護素子であるＭＯＳＦＥＴのアバランシェ電圧より低くして、動作抵抗を小さくできるＥＳＤ保護素子を有する半導体装置を提供することにある。 In FIG. 7, if the impurity concentration of the first and second n-well regions 53 and 62 is made too low in order to reduce the operating resistance of the pnp transistor 68 , the pnp transistor as shown in FIG. The avalanche voltage of 68 becomes higher than the avalanche voltage of the MOSFET 21, and the ESD protection element 70 cannot protect the MOSFET 21. An object of the present invention is to solve the above-described problems and provide a semiconductor device having an ESD protection element that can be made lower than the avalanche voltage of a MOSFET that is a protected element to reduce the operating resistance.

前記の目的を達成するために、同一半導体基板に横型のＭＩＳＦＥＴと、該横型のＭＩＳＦＥＴと並列接続して配置され、ベース領域とエミッタ領域をショートしたベース−エミッタショート型の縦型のバイポーラトランジスタとを有する半導体装置において、
前記バイポーラトランジスタとｐｎダイオードを前記半導体基板に並列接続して配置し、該ダイオードのカソード領域が前記バイポーラトランジスタのベース領域と接続し、前記ダイオードのアバランシェ電圧が、前記バイポーラトランジスタのアバランシェ電圧および前記ＭＩＳＦＥＴのアバランシェ電圧の両者より低く、かつ、前記ダイオードのカソード領域の拡散深さが、前記バイポーラトランジスタのベース領域の拡散深さより深いとよい。
また、前記ダイオードのカソード領域の不純物濃度が、前記バイポーラトランジスタのベース領域の不純物濃度より高いとよい。 In order to achieve the above object, a lateral MISFET and a base-emitter short vertical bipolar transistor in which a lateral MISFET is connected in parallel to the lateral MISFET and shorted between a base region and an emitter region on the same semiconductor substrate, In a semiconductor device having
The bipolar transistor and the pn diode are arranged in parallel with the semiconductor substrate, the cathode region of the diode is connected to the base region of the bipolar transistor, the avalanche voltage of the diode is the avalanche voltage of the bipolar transistor and the MISFET low rather than both of the avalanche voltage of and diffusion depth of the cathode region of the diode, may deeper than the diffusion depth of the base region of the bipolar transistor.
The impurity concentration in the cathode region of the diode may be higher than the impurity concentration in the base region of the bipolar transistor.

また、第１導電型の第１半導体層上に該第１半導体層より低濃度の第１導電型の第２半導体層を形成し、該第２半導体層の表面層に離して形成される第２導電型の第１ウェル領域および第２ウェル領域と、該第１ウェル領域の表面層に形成される第１導電型の第３ウェル領域と、該第３ウェル領域の表面層に形成される第２導電型のソース領域およびドレイン領域と、該ソース領域とドレイン領域に挟まれた前記第３ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ソース領域上とドレイン領域上に形成されるソース電極とドレイン電極と、前記第２ウェル領域の表面層に第１導電型のエミッタ領域と、該エミッタ領域を貫通し第２ウェル領域に達して形成される第２導電型のショート領域と、前記第２ウェル領域と接して前記第２半導体層の表面層に該第２ウェル領域より拡散深さを深くして形成される第２導電型の第４ウェル領域と、前記エミッタ領域上とショート領域上に形成されるエミッタ電極と、前記第１半導体層の裏面に形成される裏面電極とを有する構成とする。 Also, a first conductive type second semiconductor layer having a lower concentration than the first semiconductor layer is formed on the first conductive type first semiconductor layer, and the second conductive layer is formed separately from the surface layer of the second semiconductor layer. A first well region and a second well region of two conductivity types; a third well region of a first conductivity type formed in a surface layer of the first well region; and a surface layer of the third well region. A source region and a drain region of the second conductivity type; a gate electrode formed on the third well region sandwiched between the source region and the drain region via a gate insulating film; and the source region and the drain region A source electrode and a drain electrode, a first conductivity type emitter region in the surface layer of the second well region, and a second conductivity type formed through the emitter region and reaching the second well region. In contact with the short region and the second well region A fourth well region of a second conductivity type formed in the surface layer of the second semiconductor layer with a diffusion depth deeper than that of the second well region; and an emitter electrode formed on the emitter region and the short region And a back electrode formed on the back surface of the first semiconductor layer.

また、前記第４ウェル領域の不純物濃度が、前記第２ウェル領域の不純物濃度より高いとよい。
また、前記第２ウェル領域がバイポーラトランジスタのベース領域であり、前記第４ウェル領域がダイオードのカソード領域である構成とする。 The impurity concentration of the fourth well region may be higher than the impurity concentration of the second well region.
The second well region is a base region of a bipolar transistor, and the fourth well region is a cathode region of a diode.

この発明によると、ＥＳＤ保護素子をベース−エミッタショート型のｐｎｐトランジスタとｐｎダイオードを並列配置して形成し、ｐｎダイオードのアバランシェ電流でｐｎｐトランジスタを動作させることにより、ｐｎダイオードでアバランシェ電圧を決定し、ｐｎｐトランジスタで動作抵抗を決定することができる。その結果、被保護素子であるＭＯＳＦＥＴのアバランシェ電圧より低くしながら、動作抵抗を小さくできるＥＳＤ保護素子を形成できて、被保護素子をＥＳＤサージから確実に保護することができる。
また、ＥＳＤ保護素子を大面積化することでＥＳＤ破壊耐量を容易に高めることができる。 According to the present invention, an ESD protection element is formed by arranging a base-emitter short type pnp transistor and a pn diode in parallel, and the pnp transistor is operated by the avalanche current of the pn diode, whereby the avalanche voltage is determined by the pn diode. The operating resistance can be determined by a pnp transistor. As a result, an ESD protection element that can reduce the operating resistance while being lower than the avalanche voltage of the MOSFET that is the protected element can be formed, and the protected element can be reliably protected from the ESD surge.
Further, the ESD breakdown resistance can be easily increased by increasing the area of the ESD protection element.

実施するための最良の形態は、ＥＳＤ保護素子をベース−エミッタショート型のｐｎｐトランジスタとｐｎダイオードで構成し、ＥＳＤ保護素子のアバランシェ電圧をｐｎダイオードで決定し、ＥＳＤ保護素子の動作抵抗を主にベース−エミッタショート型のｐｎｐトランジスタで決定できるようにしたことである。このような構成とすることで、ＥＳＤ保護素子のアバランシェ電圧と動作電圧をほぼ独立に決定することができる。以下、実施例で詳細な説明をする。 In the best mode for carrying out the invention, the ESD protection element is composed of a base-emitter short pnp transistor and a pn diode, the avalanche voltage of the ESD protection element is determined by the pn diode, and the operating resistance of the ESD protection element is mainly used. This is to be able to determine with a base-emitter short type pnp transistor. With such a configuration, the avalanche voltage and the operating voltage of the ESD protection element can be determined almost independently. Hereinafter, detailed description will be given in Examples.

図１は、この発明の第１実施例の半導体装置の要部断面図である。この図は、ＥＳＤ保護素子２０およびＭＯＳＦＥＴ２１の断面図である。従来のＥＳＤ保護素子７０との違いは、第２ｎウェル領域１２の外周に第２ｎウェル領域１２と接するように第３ｎウェル領域１５を形成した点である。ｐエピタキシャル層２上に形成されているＭＯＳＦＥＴ２１は図５と同じ構造である。ＬＯＣＯＳ酸化膜９の厚みは約１μｍである。
高濃度のｐ基板１上に、このｐ基板１より低濃度のｐエピタキシャル層２（濃度は１×１０¹⁵ｃｍ^-3程度）を形成し、このｐエピタキシャル層２の表面層に不純物濃度が１×１０¹⁵〜１×１０¹⁶ｃｍ^-3程度で、拡散深さが２〜５μｍ程度の第１ｎウェル領域３を形成する。この第１ｎウェル領域３の表面層に不純物濃度が５×１０¹⁶〜１×１０¹⁷ｃｍ^-3程度で、拡散深さが１μｍ〜２μｍ程度のｐウェル領域４を形成する。このｐウェル領域４の表面層に、ｎソース領域５とｎドレイン領域６を形成し、このｎソース領域５とｎドレイン領域６に挟まれたｐウェル領域４上には数十ｎｍ厚のゲート酸化膜７を介してポリシリコンでゲート電極８を形成する。ｎソース領域５とｎドレイン領域６の表面層にはオーミック接触のための図示しないｎ層を形成する。ドレイン側には高耐圧化のためのＬＯＣＯＳ酸化膜９を形成する。 FIG. 1 is a cross-sectional view of a main part of a semiconductor device according to a first embodiment of the present invention. This figure is a cross-sectional view of the ESD protection element 20 and the MOSFET 21. The difference from the conventional ESD protection element 70 is that the third n well region 15 is formed on the outer periphery of the second n well region 12 so as to be in contact with the second n well region 12. MOSFET 21 formed on p epitaxial layer 2 has the same structure as FIG. The thickness of the LOCOS oxide film 9 is about 1 μm.
A p epitaxial layer 2 (concentration is about 1 × 10 ¹⁵ cm ⁻³ ) having a lower concentration than that of the p substrate 1 is formed on the high concentration p substrate 1, and an impurity concentration of 1 is formed on the surface layer of the p epitaxial layer 2. A first n-well region 3 having a diffusion depth of about 2 to 5 μm is formed at about × 10 ¹⁵ to 1 × 10 ¹⁶ cm ⁻³ . A p-well region 4 having an impurity concentration of about 5 × 10 ¹⁶ to 1 × 10 ¹⁷ cm ⁻³ and a diffusion depth of about 1 μm to 2 μm is formed on the surface layer of the first n-well region 3. An n source region 5 and an n drain region 6 are formed on the surface layer of the p well region 4, and a gate having a thickness of several tens of nm is formed on the p well region 4 sandwiched between the n source region 5 and the n drain region 6. A gate electrode 8 is formed of polysilicon through an oxide film 7. An n layer (not shown) for ohmic contact is formed on the surface layers of the n source region 5 and the n drain region 6. A LOCOS oxide film 9 for increasing the breakdown voltage is formed on the drain side.

一方、ｐエピタキシャル層２の表面層に、前記の第１ｎウェル領域３と離して、第１ｎウェル領域３より不純物濃度を例えば、０．８倍程度低く（同程度でも構わない）、拡散深さＬ２を第１ｎウェル領域３の拡散深さＬ１より０．８倍程度浅くして（同程度でも構わない）、第２ｎウェル領域１２を形成する。この第２ｎウェル領域１２の外周に第２ｎウェル領域１２と接して、第２ｎウェル領域１２より不純物濃度が高く、第２ｎウェル領域の拡散深さＬ２より拡散深さＬ３を深くした第３ｎウェル領域１５を形成し、第２ｎウェル領域１２の表面層にｐエミッタ領域１３とこのｐエミッタ領域１３をショートするｎショート領域１４を形成する。
この第３ウェル領域１５の不純物濃度は、例えば、第２ｎウェル領域１２の不純物濃度の１．５倍から１０倍程度高くし（倍率が高い程、動作抵抗低減に寄与する）、拡散深さＬ３は第２ｎウェル領域１２の拡散深さＬ２から１μｍ程度からｐ基板１に接する深さまで深くする（深い程、アバランシェ電圧は低下する）。 On the other hand, in the surface layer of the p epitaxial layer 2, the impurity concentration is about 0.8 times lower than the first n well region 3, for example (or the same level), and the diffusion depth is separated from the first n well region 3. The second n-well region 12 is formed by making L2 about 0.8 times shallower than the diffusion depth L1 of the first n-well region 3 (which may be the same). A third n well region in which the outer periphery of the second n well region 12 is in contact with the second n well region 12 and has a higher impurity concentration than the second n well region 12 and a diffusion depth L3 deeper than the diffusion depth L2 of the second n well region 12 15 is formed, and a p emitter region 13 and an n short region 14 for short-circuiting the p emitter region 13 are formed on the surface layer of the second n well region 12.
The impurity concentration of the third well region 15 is, for example, 1.5 to 10 times higher than the impurity concentration of the second n-well region 12 (the higher the magnification, the lower the operation resistance), and the diffusion depth L3. Is deepened from the diffusion depth L2 of the second n-well region 12 to about 1 μm to a depth in contact with the p substrate 1 (the deeper the avalanche voltage is lowered).

このｐエミッタ領域１３上とｎショート領域１４上にエミッタ電極１６を形成し、ｐ基板１の裏面に裏面電極１７を形成する。ｐ基板１、ｐエピタキシャル層２、第２ｎウェル領域１２、ｐエミッタ領域１３およびｎショート領域１４でベース−エミッタショート型のｐｎｐトランジスタ１８が形成され、ｐ基板１、ｐエピタキシャル層２および第３ｎウェル領域１５でｐｎダイオード１９が形成され、この両者でＥＳＤ保護素子２０が形成される。このＥＳＤ保護素子２０の効果については図２、図３を用いて説明する。
尚、図１中のＳはソース電極１０と接続するソース端子、Ｄはドレイン電極１１と接続するドレイン端子、Ｅはエミッタ電極１６と接続するエミッタ端子、Ｒは裏面電極１７と接続する裏面端子であり、裏面端子Ｒは、ｐｎｐトランジスタのコレクタ端子およびｐｎダイオードのアノード端子となる。また、ＤとＥは接続され、図示しないが、ＳとＲも接続している。
Emitter electrode 16 is formed on p emitter region 13 and n short region 14, and back electrode 17 is formed on the back surface of p substrate 1. A base-emitter short pnp transistor 18 is formed by the p substrate 1, the p epitaxial layer 2, the second n well region 12, the p emitter region 13 and the n short region 14, and the p substrate 1, the p epitaxial layer 2 and the third n well are formed. A pn diode 19 is formed in the region 15, and an ESD protection element 20 is formed by both of them. The effect of the ESD protection element 20 will be described with reference to FIGS.
The connection source terminal connected S in Figure 1 and source over source electrode 10, D denotes a drain terminal connected to the drain electrode 11, E is an emitter terminal connected to the emitter electrode 16, R is a back electrode 17 The back terminal R is a collector terminal of the pnp transistor and an anode terminal of the pn diode. Further, D and E are connected, and although not shown, S and R are also connected.

また、図１のゲート酸化膜７は窒化膜などの絶縁膜で形成してもよく、その場合は、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＦＥＴ）はＭＩＳＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＦＥＴ）となる。
図２は、このＥＳＤ保護素子の等価回路図であり、図３は、ＥＳＤ保護素子の電流・電圧曲線を示す図である。
ＥＳＤサージ電圧がエミッタ端子Ｅと裏面端子Ｒ間に印加されるとまずｐｎダイオード１９がアバランシェ動作して図１で示したｐ基板１−ｐエピタキシャル層２、第３ｎウェル領域１５−第２ｎウェル領域１２−ｎショート領域１４の経路でｐｎダイオード１９のアバランシェ電流（ＩD ）が流れる。このアバランシェ電流（ＩD)がベース−エミッタショート型のｐｎｐトランジスタ１８のベース電流となり、ｐエミッタ領域１３から第２ｎウェル領域１２に正孔が注入されて、ｐｎｐトランジスタ１８が動作して、ｐｎｐトランジスタにコレクタ電流（ＩC ）が流れ、ＥＳＤサージ電流はｐｎダイオード１９とｐｎｐトランジスタ１８の双方に流れる。第２ｎウェル領域１２の拡散深さＬ２が従来の第２ｎウェル領域６２の拡散深さＬ５と比べて浅いために、このｐｎｐトランジスタ１８の電流増幅率ｈFEが大きくなる。 1 may be formed of an insulating film such as a nitride film, in which case the MOSFET (Metal Oxide FET) is a MISFET (Metal Insulator FET).
FIG. 2 is an equivalent circuit diagram of the ESD protection element, and FIG. 3 is a diagram showing a current / voltage curve of the ESD protection element.
When an ESD surge voltage is applied between the emitter terminal E and the back terminal R, first, the pn diode 19 performs an avalanche operation so that the p substrate 1-p epitaxial layer 2, the third n well region 15 and the second n well region shown in FIG. The avalanche current (ID) of the pn diode 19 flows through the path of the 12-n short region 14. This avalanche current (ID) becomes the base current of the base-emitter short type pnp transistor 18, holes are injected from the p emitter region 13 into the second n well region 12, the pnp transistor 18 operates, and the pnp transistor A collector current (IC) flows, and an ESD surge current flows through both the pn diode 19 and the pnp transistor 18. Since the diffusion depth L2 of the second n-well region 12 is shallower than the diffusion depth L5 of the conventional second n-well region 62, the current amplification factor hFE of the pnp transistor 18 is increased.

そのため、従来のｐｎｐトランジスタ６８と比べて動作抵抗が小さくなり、ＥＳＤサージ電流が流れた時のエミッタ・コレクタ間の電圧（図３の横軸で示す電圧）は大電流アバランシェ領域でも、ＭＯＳＦＥＴ２１のブレークダウン電圧より低く抑えられて、ＭＯＳＦＥＴをＥＳＤサージから保護することができる。ここで、図８で説明した動作抵抗について再度詳細に説明する。
図３は、動作抵抗を説明する図である。ＥＳＤ保護素子２０にＥＳＤサージ電圧の相当する電圧（１０ｋＶから１５ｋＶ程度）を印加する。そうすると、ｐｎダイオード１９のアバランシェ電圧ＶAV1 で電流が流れ始め、ＥＳＤ保護素子２０には点線で示した曲線で電流は増大し、ＥＳＤサージ電流に相当した電流が流れる。その電流のピーク電流値ＩP （例えば６０Ａ）での電圧ＶP を測定する。これらの値を用いて、〔（ＶP −ＶAV1 ）÷ＩP 〕の値を求めて動作抵抗とする。 Therefore, the operating resistance is smaller than that of the conventional pnp transistor 68, and the voltage between the emitter and the collector when the ESD surge current flows (the voltage shown on the horizontal axis in FIG. 3) is the breakage of the MOSFET 21 even in the large current avalanche region. The MOSFET can be protected from the ESD surge by being kept lower than the down voltage. Here, the operating resistance described in FIG. 8 will be described again in detail.
FIG. 3 is a diagram illustrating the operating resistance. A voltage corresponding to an ESD surge voltage (about 10 kV to 15 kV) is applied to the ESD protection element 20. Then, current begins to flow at the avalanche voltage VAV1 of the pn diode 19, and the current increases in the ESD protection element 20 along the curve indicated by the dotted line, and a current corresponding to the ESD surge current flows. The voltage VP at the peak current value IP (for example, 60 A) of the current is measured. Using these values, the value of [(VP−VAV1) ÷ IP] is obtained and used as the operating resistance.

尚、前記の第２ｎウェル領域１２の不純物濃度と拡散深さを第１ｎウェル領域３と同じにすると、製造コストの低減が図れる。
また、第３ｎウェル領域１５の形成箇所は、第２ｎウェル領域１２の外周である必要は必ずしもなく、第２ｎウェル領域１２の一部に形成して構わない。 If the impurity concentration and diffusion depth of the second n-well region 12 are the same as those of the first n-well region 3, the manufacturing cost can be reduced.
The formation location of the third n-well region 15 is not necessarily the outer periphery of the second n-well region 12 and may be formed in a part of the second n-well region 12.

図４は、この発明の第２実施例の半導体装置の要部断面図である。図１のＥＳＤ保護素子２０を３個並列接続して大面積にした場合であり、この並列数を増やすことで、容易にＥＳＤ破壊耐量を大きくすることができる。 FIG. 4 is a cross-sectional view of the main part of the semiconductor device according to the second embodiment of the present invention. This is a case where three ESD protection elements 20 of FIG. 1 are connected in parallel to increase the area, and the ESD breakdown resistance can be easily increased by increasing the number of parallel connection.

この発明の第１実施例の半導体装置の要部断面図Sectional drawing of the principal part of the semiconductor device of 1st Example of this invention. 図１のＥＳＤ保護素子の等価回路図1 is an equivalent circuit diagram of the ESD protection element of FIG. 図１のＥＳＤ保護素子の電流・電圧曲線を示す図The figure which shows the electric current and voltage curve of the ESD protection element of FIG. この発明の第２実施例の半導体装置の要部断面図Sectional drawing of the principal part of the semiconductor device of 2nd Example of this invention 従来のＥＳＤ保護素子を有する半導体装置の要部断面図Sectional drawing of the principal part of the semiconductor device which has the conventional ESD protection element 第２ｎウェル領域の拡散深さとアバランシェ電圧の関係を示す図The figure which shows the relationship between the diffusion depth of a 2nd n well area | region, and an avalanche voltage 従来の別のＥＳＤ保護素子を有する半導体装置の要部断面図Sectional drawing of the principal part of the semiconductor device which has another conventional ESD protection element 従来のＥＳＤ保護素子において、同図（ａ）はｎウェル領域の不純物濃度とアバランシェ電圧の関係を示す図、（同図（ｂ）はｎウェル領域の不純物濃度と動作抵抗の関係を示す図In the conventional ESD protection element, FIG. 6A is a diagram showing the relationship between the impurity concentration of the n-well region and the avalanche voltage, and FIG.

Explanation of symbols

１ｐ基板
２ｐエピタキシャル層
３第１ｎウェル領域
４ｐウェル領域
５ｎソース領域
６ｎドレイン領域
７ゲート酸化膜
８ゲート電極
９ＬＯＣＯＳ酸化膜
１０ソース電極
１１ドレイン電極
１２第２ｎウェル領域
１３ｐエミッタ領域
１４ｎショート領域
１５第３ｎウェル領域
１６エミッタ電極
１７裏面電極
１８ｐｎｐトランジスタ
１９ｐｎダイオード
２０ＥＳＤ保護素子
２１ＭＯＳＦＥＴ
Ｓソース端子
Ｄドレイン端子
Ｅエミッタ端子
Ｒ裏面端子 1 p substrate 2 p epitaxial layer 3 first n well region 4 p well region 5 n source region 6 n drain region 7 gate oxide film 8 gate electrode 9 LOCOS oxide film 10 source electrode 11 drain electrode 12 second n well region 13 p emitter region 14 n short region 15 3rd n well region 16 emitter electrode 17 back electrode 18 pnp transistor 19 pn diode 20 ESD protection element 21 MOSFET
S source terminal D drain terminal E emitter terminal R back terminal

Claims

In a semiconductor device having a lateral MISFET on the same semiconductor substrate, and a base-emitter short vertical bipolar transistor that is arranged in parallel with the lateral MISFET and has a shorted base region and emitter region.
The bipolar transistor and the pn diode are arranged in parallel with the semiconductor substrate, the cathode region of the diode is connected to the base region of the bipolar transistor, the avalanche voltage of the diode is the avalanche voltage of the bipolar transistor and the MISFET in most low than both of the avalanche voltage, the diffusion depth of the cathode region of the diode, wherein a deeper than the diffusion depth of the base region of the bipolar transistor.

The impurity concentration of the cathode region of the diode, the semiconductor device according to claim 1, wherein the higher than the impurity concentration of the base region of the bipolar transistor.

A first conductive type second semiconductor layer having a concentration lower than that of the first semiconductor layer is formed on the first conductive type first semiconductor layer, and a second conductive layer formed separately from the surface layer of the second semiconductor layer. First well region and second well region of the mold, a third well region of the first conductivity type formed in the surface layer of the first well region, and a second formed in the surface layer of the third well region Conductive type source and drain regions, a gate electrode formed on the third well region sandwiched between the source and drain regions via a gate insulating film, and formed on the source and drain regions Source electrode and drain electrode, a first conductivity type emitter region in the surface layer of the second well region, and a second conductivity type short region formed through the emitter region and reaching the second well region And in contact with the second well region A second well-type fourth well region formed on the surface layer of the two semiconductor layers with a diffusion depth deeper than that of the second well region; an emitter electrode formed on the emitter region and the short region; A semiconductor device comprising a back electrode formed on the back surface of the first semiconductor layer.

The semiconductor device according to claim 3 , wherein an impurity concentration of the fourth well region is higher than an impurity concentration of the second well region.

The second well region is the base region of a bipolar transistor, the semiconductor device according to claim 3 or 4, wherein the fourth well region is the cathode region of the diode.