JP4422436B2

JP4422436B2 - Method and system for generating a low density parity check code

Info

Publication number: JP4422436B2
Application number: JP2003176330A
Authority: JP
Inventors: ムスタファ・エロズ; フェン−ウェン・スン; リン−ナン・リー
Original assignee: ディーティーブイジー・ライセンシング、インコーポレイテッド
Priority date: 2002-07-26
Filing date: 2003-06-20
Publication date: 2010-02-24
Anticipated expiration: 2023-06-20
Also published as: CN1481130A; JP2010050994A; JP2004064756A; EP1385270B1; KR20040010116A; ATE362675T1; DE60313832T2; EP1385270A3; ES2285049T3; EP1385270A2; KR100543154B1; DE60313832D1; DK1385270T3

Abstract

An approach for generating a structured Low Density Parity Check (LDPC) codes is provided. Structure of the LDPC codes is provided by restricting a certain part of the parity check matrix to be lower triangular, hence enabling a very simple encoding method that does not require the generator matrix of the code. The approach can also exploit the unequal error protecting capability of LDPC codes on transmitted bits to provide extra error protection to more vulnerable bits of high order modulation constellations (such as 8-PSK (Phase Shift Keying)). Additionally, an efficient decoding scheme is described where both bit nodes and check nodes are partitioned into groups. The edge values associated with each of the group can be placed together in memory simultaneously for bit nodes groups and check nodes groups. This architecture allows the multiple edges to be fetched from memory at a single clock cycle. A method of designing the parity check matrix that ensures the fetching of all the adjacent edges for a group of bit nodes or check nodes in a few clock cycles is described. The above approach is particularly applicable to bandwidth constrained communication systems requiring high data rates. <IMAGE>

Description

【０００１】
【発明の属する技術分野】
本発明は通信システム、特に、コード化されたシステムに関する。
【０００２】
【発明の参考とする文献】
本出願は、2002年７月26日出願の米国プロビジョナル特許出願第60/398,760号明細書（発明の名称“Code Design and Implementation Improvements for Low Density Parity Check Codes”）と、2002年８月15日出願の米国プロビジョナル特許出願第60/403,812号明細書（発明の名称“Power and Bandwidth Efficient Modulation and Coding Scheme for Direct Broadcast Satellite and Broadcast Satellite Communications”）と、2002年10月25日出願の米国プロビジョナル特許出願第60/421,505号明細書（発明の名称“Method and System for Generating Low Density Parity Check Code”）と、2002年10月29日出願の米国プロビジョナル特許出願第60/421,999号明細書（発明の名称“Satellite Communications System Utilizing Low Density Parity Check Codes”）と、2002年11月４日出願の米国プロビジョナル特許出願第60/423,710号明細書（発明の名称“Code Design and Implementation Improvements for Low Density Parity Check Codes”）の35 Ｕ．Ｓ．Ｃ．119(ｅ) による早期出願日の有効性を請求している。
【０００３】
【従来の技術】
通信システムは雑音の多い通信チヤンネルを通って信頼のできる通信を確保するためにコード化を使用している。これらの通信チヤンネルは固定容量を有しており、それは理論的上限（シャノン限界として知られている）を規定しているある所定の信号対雑音比（ＳＮＲ）におけるシンボル当たりのビットによって表現される。その結果、コード化設計はこのシャノン限界に近いレートを達成することを目的としている。シャノン限界に近いこのようなコードのクラスの１つはパリティ（ＬＤＰＣ）コードである。
【０００４】
伝統的に、ＬＤＰＣコードは多くの欠点のために広く展開されていない。１つの欠点はＬＤＰＣコード化技術が非常に複雑であることである。その発生器マトリックスを使用するＬＤＰＣコードのコード化は、非常に大きく疎(sparse)でないマトリックスを記憶する必要がある。さらにＬＤＰＣコードは実効的に大きいブロックを必要とし、その結果、ＬＤＰＣコードのパリティチェックマトリックスが疎であっても、これらのマトリックスの記憶について問題がある。構成上の観点から、記憶の問題が実際にＬＤＰＣコードが広がらない重要な理由の１つである。ＬＤＰＣコード実行に対する重要な挑戦はデコーダ中のいくつかの処理エンジン（ノード）間の接続ネットワークをどのように得るのかに係っている。
【０００５】
【発明が解決しようとする課題】
それ故、簡単なコード化およびデコード処理を使用するＬＤＰＣコード通信システムが必要とされている。また、大きい複雑性を導入することなく高いデータレートをサポートする効率のよいＬＤＰＣコードを使用することが必要とされている。また、ＬＤＰＣエンコーダおよびデコーダの性能を改善することも必要である。また、ＬＤＰＣコード化を行なうための記憶装置の必要な容量を最小にすることも必要である。さらに、ＬＤＰＣデコーダ中の処理ノード間の通信を簡単にする方式が必要とされる。
【０００６】
【課題を解決するための手段】
これらおよびその他の要求は本発明によって解決される。本発明よれば構成された低密度パリティチェック（ＬＤＰＣ）コードを生成する方法が提供される。ＬＤＰＣコードの構造は、パリティチェックマトリックスの部分を低い三角形に制限し、および、またはデコーダの処理ノード間の通信が非常に簡単になるようにその他の要求を満足させることにより与えられる。また、その方法は、高次の変調の立体配座(constellation) （８−ＰＳＫ［位相シフトキーイング］）の被害を受けやすいビットに対して余分のエラー保護を与えるように送信されたビットにおけるＬＤＰＣコードの均等ではないエラー保護能力を生成することができる利点がある。さらに、パリティチェックマトリックスは予め記憶された定数およびビットワイズ動作を使用するアルゴリズムにすることができる。
【０００７】
本発明の１特徴によれば、低密度パリティチェック（ＬＤＰＣ）コードを発生する方法が提供される。その方法は、受信された入力メッセージを、ＬＤＰＣコードの発生器マトリックスを使用しないでＬＤＰＣコードのパリティチェックマトリックスだけを使用してＬＤＰＣコードワードに変換し、ＬＤＰＣコードワードを出力する。
【０００８】
本発明の別の特徴によれば、線形ブロックコードのコード化をサポートする方法が提供される。その方法は、高次の信号の立体配座ビットを線形ブロックコードに対応するパリティチェックマトリックスのビットノードにマップするステップを含んでいる。信号の立体配座の被害を受けやすい弱いビットは少なくとも３つのエッジを有するビットノードにマップされる。
【０００９】
本発明の別の特徴によれば、線形ブロックコードのコード化をサポートする方法が提供される。その方法は、高次の信号の立体配座ビットを線形ブロックコードに対応するパリティチェックマトリックスのビットノードにマップするステップを含んでいる。信号の立体配座の弱いビットがもっと信頼性の高いビットより少なくないエッジ数を有するビットノードにマップされる。
【００１０】
本発明の別の特徴によれば、低密度パリティチェック（ＬＤＰＣ）コードを発生する方法が提供され、その方法は、受信された入力メッセージを、ＬＤＰＣコードの発生器マトリックスを使用しないでＬＤＰＣコードのパリティチェックマトリックスだけを使用してＬＤＰＣコードワードに変換するステップを含んでいる。この方法は、外部コードをＬＤＰＣコードワードに供給し、供給された外部コードを有するＬＤＰＣコードワードを出力する。
【００１１】
本発明のさらに別の特徴によれば、低密度パリティチェック（ＬＤＰＣ）コードを発生する方法が提供される。その方法は、メモリ中で互いに隣接しているビットノードのグループに対してエッジの内容を配置する。また、同時にメモリ中で互いに隣接しているチェックノードのグループに対してエッジの内容を配置する。
【００１２】
本発明のさらに別の特徴によれば、低密度パリティチェック（ＬＤＰＣ）コードを発生するシステムが提供され、そのシステムは、受信された入力メッセージを、ＬＤＰＣコードの発生器マトリックスを使用しないでＬＤＰＣコードのパリティチェックマトリックスだけを使用してＬＤＰＣコードワードに変換する手段と、ＬＤＰＣコードワードを出力する手段とを具備している。
【００１３】
本発明のさらに別の特徴によれば、低密度パリティチェック（ＬＤＰＣ）コードを処理する方法が提供される。その方法は、受信されたＬＤＰＣコードをＬＤＰＣコードデコーダによってデコードする。また、その方法は毎回またはいくつかのＬＤＰＣコードデコーダの反復動作後にＬＤＰＣコードデコーダ信号の立体配座ビットメトリック値を反復的に再生する。
【００１４】
本発明のさらに別の特徴、観点、および利点は、多数の特定の実施形態および構成を本発明を実行するときに期待される最良のモードを含めて例示する以下の詳細な説明により容易に明白となるであろう。本発明はまた本発明の技術的範囲を逸脱することなくその他の異なった実施形態が可能であり、そのいくつかの詳細は主々の明白な観点から変更可能である。したがって、図面および明細書の記載は単なる例示であって本発明の技術的範囲を制限するものではない。
【００１５】
【発明の実施の形態】
構成された低密度パリティチェック（ＬＤＰＣ）コードを効率よく生成するシステム、方法、およびソフトウエアについて説明する。以下の説明において、本発明の理解を容易にするために説明のために多くの特定の詳細な説明が行われている。しかしながら、本発明はこれらの特定の詳細な構成およびそれと等価な装置によらないで実現することが可能であることは当業者には明白である。別の例において、よく知られた構造および装置は本発明の説明を不必要に不明瞭にすることを避けるためにブロック図の形態で示されている。
【００１６】
図１は、本発明による低密度パリティチェック（ＬＤＰＣ）コードを使用するように構成された通信システムのブロック図である。デジタル通信システム100 は送信機101 を含み、それは通信チヤンネル103 を通って受信機105 に送る信号波形を発生する。このディスクリートな通信システム100 では、送信機101 はメッセージソースを有し、そのメッセージソースは可能なメッセージのディスクリートなセットを生成し、各可能なメッセージは対応する信号波形を有している。これらの信号波形は通信チヤンネル103 によって減衰され、或いはそうでなければ変更される。雑音チヤンネル103 に対抗するためにＬＤＰＣコードが使用される。
【００１７】
送信機101 によって発生されたＬＤＰＣコードは性能損失を生じることなく高速の通信を可能にする。送信機101 から出力されたこれらの構成されたＬＤＰＣコードは、変調方式（例えば８−ＰＳＫ）によるチヤンネルエラーを受けやすいビットノードに少数のチェックノードの割当てを避ける。
【００１８】
このようなＬＤＰＣコードは並列化されたデコードアルゴリズムを有し（ターボコードと異なる）、それは加算、比較、およびテーブル検索のような簡単な演算を含む利点がある。さらに、注意深く設計されたＬＤＰＣコードはエラーフロアの兆候を有しない。
【００１９】
本発明の１実施形態では、送信機101 は比較的簡単なコード化技術を使用してパリティチェックマトリックスに基づいてＬＤＰＣコードを発生し（それはデコード中の効率のよいメモリアクセスを容易にする）、受信機105 と通信する。送信機101 はブロック長が十分な大きさを与える場合には、連結されたターボ＋ＲＳ（リード・ソロモン）コードに代わってＬＤＰＣコードを使用する。
【００２０】
図２は、図１のシステムの例示的な送信機のブロック図である。送信機200 はＬＤＰＣエンコーダ203 を備え、それは情報ソース201 から入力を受取り、受信機105 でエラー補正処理を行うために適している高い冗長度のコード流を出力する。情報ソース201 はディスクリートなアルファベットＸからｋの信号を発生する。ＬＤＰＣコードはパリティチェックマトリックスにより特定される。他方、ＬＤＰＣコードの符号化は通常発生器マトリックスの特定を必要とする。ガウスの消去法を使用してパリティチェックマトリックスから発生器マトリックスを得ることが可能である場合でも、結果的に得られたマトリックスは疎ではなく、大きい発生器マトリックスの記憶は複雑になる。
【００２１】
エンコーダ203 は簡単なコード化技術を使用して変調器205 に対してアルファベットＹから信号を発生する。そのコード化技術はパリティチェックマトリックスに構造を与えることによりパリティチェックマトリックスだけを使用する。特に、マトリックスのある所定の部分を三角形であるように制限することによってパリティチェックマトリックスに制限が与えられる。そのようなパリティチェックマトリックスの構成は図６を参照して後で詳細に記載する。そのような制限の結果として、性能の損失は無視できる程度となり、それ故、魅力的なトレード・オフを与える。
【００２２】
変調器205 はエンコーダ203 からのコード化されたメッセージを送信アンテナ207 へ送られる信号波形にマップし、送信アンテナ207 はこれらの信号波形を通信チヤンネル103 で放射する。したがってコード化されたメッセージは変調されテ送信アンテナ207 に分配される。送信アンテナ207 からの送信は以下説明するように受信機に伝搬する。
【００２３】
図３は、図１のシステムの例示的な受信機のブロック図である。受信機側では受信機300 は送信機200 から受信された信号の復調を行う復調器301 を含んでいる。これらの信号は受信アンテナ303 で受信され、復調される。復調後、受信された信号はデコーダ305 に転送され、そこで、ビットメトリック発生器307 と共にメッセージＸ' を発生することによりもとのソースメッセージを再構成しようと試みる。グレーでないマッピングにより、図１０に詳細に示されているようにデコード処理中にビットメトリック発生器307 はデコーダ305 と確率情報を前後に（反復的に）交換する。その代りに、グレーマッピングが使用される場合には（本発明の１実施形態にしたがって）、ビットメトリック発生器の通過は１回で十分であるが、ビットメトリック発生器が各ＬＤＰＣデコーダの反復動作後に制限された性能の改善を生成する可能性があり、この方法は図１１に詳細に示されている。本発明により提供された利点を認識するために、図４を参照にしてＬＤＰＣコードがどのように発生されるを検査することが有効である。
【００２４】
図４は、本発明の１実施形態によるスパースパリティチェックマトリックスの説明図である。ＬＤＰＣコードは、スパースパリティチェックマトリックスＨ_(n-k)xnを有する長い線形のブロックコードである。典型的にブロック長ｎは数千から数万ビットの範囲である。例えば、長さｎ＝８およびレート１／２に対するＬＤＰＣコードに対するパリティチェックマトリックスは図４に示されている。同じコードは図５の２部分により表されるものと等価である。
【００２５】
図５は図４のマトリックスのＬＤＰＣコードの２部分のグラフである。パリティチェックの式は、各チェックノードに対して、全ての隣接するビットのノードの合計（ＧＦ［Ｇａｌｏｉｓフィールド］[2] にわたる）はゼロに等しい。図に示されるように、ビットノードはグラフの左側を占め、予め定められた関係にしたがって１以上のチェックノードと関係している。例えば、チェックノードｍ₁に対応して、ビットノードに関して、次の式
ｎ₁＋ｎ₄＋ｎ₅＋ｎ₈＝０が存在する。
【００２６】
受信機303 に戻ると、ＬＤＰＣデコーダ305 はメッセージパスデコーダと考えられ、したがってデコーダ305 はビットノードの値を発見することを目的としている。この作業を行うために、ビットノードとチェックノードは互いに反復的に通信する。この通信の性質について以下説明する。
【００２７】
チェックノードからビットノードへ、各チェックノードは他の隣接するビットノードから来る情報に基づいてそのビットノードの値に関する評価（“意見”）を隣接するビットノードへ与える。例えば、上記の例において、ｎ₄、ｎ₅、ｎ₈の合計がｍ₁に対して０のように見える場合には、ｍ₁はｎ₁に対する指示であり、ｎ₁のその値は０であるべきであると信じられる（ｎ₁＋ｎ₄＋ｎ₅＋ｎ₈＝０であるからである）。他方、ｍ₁はｎ₁に対する指示であり、ｎ₁のその値は１であるべきであると信じられる。さらに、ソフト決定デコードに対して、信頼性の測定が付加される。
【００２８】
ビットノードからチェックノードへ、各ビットノードは他の隣接するチェックノードから来るフィードバックに基づいてその自分の値に関する評価を隣接するチェックノードへ送る。上記の例において、ｎ₁はただ２つの隣接するチェックノードｍ₁およびｍ₃を有している。ｎ₁の値が恐らく０であることをｍ₃からｎ₁へ来るフィードバックが示した場合には、ｎ₁はｍ₁にｎ₁の自己の値の評価が０であることを通知する。ビットノードが２より多くの隣接するチェックノードを有する場合に対して、ビットノードは、そのチェックノードに対する決定を報告する前に、それが通信する他の隣接するチェックノードから来るフィードバックについての主投票（ソフト決定）を行う。上記のプロセスは、全てのビットノードが正しいと考えられるまで反復され（すなわち、全てのパリティチェックの式が満足される）か、或いは予め定められた反復の最大数に到達するまで反復され、それによってデコードの故障が宣言される。
【００２９】
図６はスパースパリティチェックマトリックスのサブマトリックスを示す図であり、それにおいて、サブマトリックスは本発明の１実施形態による低い三角形領域に制限されたパリティチェック値を有している。前述のように、エンコーダ203 （図２の）はパリティチェックマトリックスの低い三角形領域の値を制限することによって簡単なコード化技術を使用することができる。本発明の１実施形態によれば、パリティチェックマトリックスに与えられる制限は次のような形態である。
Ｈ_(n-k)xn＝［Ａ_(n-k)xkＢ_(n-k)x(n-k)］
ここで、Ｂは低い三角形である。
【００３０】
任意の情報ブロックｉ＝（ｉ₀，ｉ₁，…，ｉ_k-1）がＨ_C ^T＝０を使用し、コードワードｃ＝（ｉ₀，ｉ₁，…ｉ_k-1，ｐ₀，ｐ₁，…，ｐ_n-k-1）にコード化され、パリティビットを解くために反復される。例えば、
ａ₀₀ｉ₀＋ａ₀₁ｉ₁＋…＋ａ_0,k-1ｉ_k-1＋ｐ₀＝０ｐ₀を解く
ａ₁₀ｉ₀＋ａ₁₁ｉ₁＋…＋ａ_1,k-1ｉ_k-1＋ｂ₁₀ｐ₀＋ｐ₁＝０ｐ₁を解く
ｐ₂，ｐ₃，…，ｐ_n-k-1に対しても同様である。
【００３１】
図７は制限されないパリティチェックマトリックス（Ｈマトリックス）と図６の制限されたＨマトリックスを利用するコード間の特性を示すグラフである。グラフは２つのＬＤＰＣコード間の比較である。：すなわち、１つは一般的なパリティチェックマトリックスによるものであり、他方は、簡単なコード化のために低い三角形に制限したパリティチェックマトリックスよるものである。このシミュレーションに対しては、変調方式は８−ＰＳＫである。性能損失は０．１ｄＢ以内である。それ故、性能損失は低い三角形のＨマトリックスの制限に基づいて無視される。一方、コード化技術の簡単化における利益は可成りのものである。したがって、低い三角形または行と列の少なくとも一方の交換された上部三角形に等価な任意のパリティチェックマトリックスが同じ目的に対して使用されることができる。
【００３２】
図８の（Ａ）および（Ｂ）はそれぞれグレーでない８−ＰＳＫ変調方式およびグレーの８−ＰＳＫ変調方式を示す図であり、それぞれは図１のシステムで使用されることができる。図８の（Ａ）のグレーでない８−ＰＳＫ変調方式は図３の受信機で使用されて非常に低いフレーム消去レート（ＦＥＲ）を必要とするシステムを提供することができる。この要求はまた図８の（Ｂ）に示されているグレー８−ＰＳＫ変調方式を使用し、ボーズ(Bose)，チャウドリ(Chaudhuri) およびホッケンゲム(Hocquenghem) （ＢＣＨ）のコード、ハミング、マタハリードソロモン（ＲＳ）コードのような外部コードを使用することにより満足されることができる。
【００３３】
その代りに、図８の（Ｂ）のグレーの８−ＰＳＫ変調方式は外部コードにより行われることができる。この方式では、ＬＤＰＣデコーダ305 （図３）と８−ＰＳＫ変調を使用することができるビットメトリック発生器307 との間の反復は必要ない。外部コードが存在しないとき、グレーラベリングを使用するＬＤＰＣデコーダ305 は図９に示され、以下説明されるように以前のエラーフロアを示している。
【００３４】
図９は、図８の（Ａ）および（Ｂ）のグレーとグレーでないラベリングを使用するコード間の性能を示すグラフである。エラーフロアは、ＬＤＰＣデコーダ305 からの正確なフィードバックを仮定し、８−ＰＳＫビットメトリックの再生は既知の２つのビットを有する２つの８−ＰＳＫシンボルがグレーでないラベリングによりさらに離れるためにグレーでないラベリングによりさらに正確になることによって生じる。これは高い信号対雑音比（ＳＮＲ）で動作するときに同様に認められる。それ故、グレー或いはグレーでないラベリングを使用する同じＬＤＰＣコードのエラー漸近線が同じスロープを有している（すなわち、互いに平行）場合でも、グレーでないラベリングのものは任意のＳＮＲで低いＦＥＲを通過する。
【００３５】
他方で、非常に低いＦＥＲを必要としないシステムに対して、ＬＤＰＣデコーダ305 と８−ＰＳＫビットメトリック発生器307 との間の何らかの反復のないグレーラベリングはより適切である。それは毎回のＬＤＰＣデコーダの反復の前の８−ＰＳＫビットメトリックの再生は付加的な複雑性を生じるからである。さらに、グレーラベリングが使用されるとき、ＬＤＰＣデコーダの反復の前の８−ＰＳＫビットメトリックの再生はほんの少しの性能の改善を生じる。前述したように、反復なしのグレーラベリングは外部コードの提供が行われる場合には非常に低いＦＥＲを必要とするシステムに対して使用されることができる。
【００３６】
グレーラベリングとグレーでないラベリングとの間の選択はまたＬＤＰＣコードの特性に依存している。典型的に高い程度のビットまたはチェックノードのほうがグレーラベリングではよい。それは、高い程度のノードに対しては、ＬＤＰＣデコーダ305 から８−ＰＳＫ（または類似の高次変調）ビットメトリック発生器307 への最初のフィードバックはグレーではないラベリングによりより多く劣化されるからである。
【００３７】
８−ＰＳＫ変調（または類似の高次変調）が２進デコーダによって利用されるとき、１つのシンボルの３（またはそれより多くの）ビットが“等しい雑音”で受信されない。たとえばグレーの８−ＰＳＫラベリングにより、シンボルの第３のビットは他の２つのビットよりもデコーダに対して雑音が多いと考えられる。それ故、ＬＤＰＣコード設計は８−ＰＳＫシンボルの“雑音が多い”第３のビットにより表されるビットノードに小さい数のエッジを割当てない。それ故それらのビットは２回ペナルティを与えられることはない。図１０は本発明の１実施形態によるグレーではないマッピングを使用するＬＤＰＣデコーダの動作のフローチャートである。この方法では、ＬＤＰＣデコーダとビットメトリック発生器は次々に反復動作する。この例では、８−ＰＳＫ変調が使用されるが、同一の原理は他の高次の変調方式にも適用される。このシナリオでは、変調器301 は距離ベクトルｄを出力し、ビットメトリック発生器307 に対する受信された雑音の多いシンボル点と８−ＰＳＫシンボル点との間の距離を示し、それによってベクトル成分は以下のようになることが想定される。
ｄ_i＝−（Ｅ_S／Ｎ₀）｛（ｒ_x−ｓ_i,x）²＋（ｒ_y−ｓ_i,y）²｝
ｉ＝０，１，…７
８−ＰＳＫビットメトリック発生器307 は演繹的（アプリオリ）確率情報と経験的（アポステリオリ）確率情報を交換するためにＬＤＰＣデコーダ305 と通信し、これはそれぞれｕとａで表される。即ちベクトルｕとａはそれぞれコード化されたビットのログ尤度比の演繹的および経験的確率を表す。
【００３８】
８−ＰＳＫビットメトリック発生器307 は以下のように３ビットの各グループの演繹的尤度比を発生する。最初に、コード化されたビットの外因的な情報が得られる。
【００３９】
ｅ_j＝ａ_j−ｕ_j ｊ＝０，１，２
次に、８−ＰＳＫシンボル確率ｐ_i ｉ＝０，１，…，７が決定される。
^*ｙ_j＝−ｆ（０，ｅ_j）ｊ＝０，１，２
ここでｆ（ａ，ｂ）＝ｍａｘ（ａ，ｂ）＋ＬＵＴ_f（ａ，ｂ）であり、
ＬＵＴ_f（ａ，ｂ）＝ｌｎ（１＋ｅ^- ^｜ ^a-b ^｜）である。
^*ｘ_j＝ｙ_j＋ｅ_j ｊ＝０，１，２
^*ｐ₀＝ｘ₀＋ｘ₁＋ｘ₂ ｐ₄＝ｙ₀＋ｘ₁＋ｘ₂
ｐ₁＝ｘ₀＋ｘ₁＋ｙ₂ ｐ₅＝ｙ₀＋ｘ₁＋ｙ₂
ｐ₂＝ｘ₀＋ｙ₁＋ｘ₂ ｐ₆＝ｙ₀＋ｙ₁＋ｘ₂
ｐ₃＝ｘ₀＋ｙ₁＋ｙ₂ ｐ₇＝ｙ₀＋ｙ₁＋ｙ₂
次に、ビットメトリック発生器307 は以下のようにＬＤＰＣデコーダ305 への入力として、コード化されたビットの演繹的なログ尤度比を決定する。
【数１】

２つよりも多くの変数が帰納的に評価されることができることに注意し、例えば、
ｆ（ａ，ｂ，ｃ）＝ｆ（ｆ（ａ，ｂ），ｃ）
グレーではないマッピングを使用するＬＤＰＣデコーダ305 の動作について説明する。ステップ1001では、ＬＤＰＣデコーダ305 は次式にしたがって（および図１２のＡに示されているように）第１の反復前にコード化されたビットのログ尤度比ｖを初期化する。
ｖ_n _→ _ki＝ｕ_n、ｎ＝０，１，…，Ｎ−１、ｉ＝１，２，…，ｄｅｇ（ビットノードｎ）
ここでｖ_n _→ _kiはビットノードｎからその隣接するチェックノードｋ_iへ送られるメッセージを示し、ｕ_nはビットｎの復調器出力を示し、Ｎはコードワードのサイズである。
【００４０】
ステップ1003では、チェックノードｋは更新され、それによって入力ｖは出力ｗを生成する。図１２のＢに示されるように、ｄ_cの隣接するビットノードからチェックノードｋへ入来するメッセージはｖ_n1 _→ _k，ｖ_n2 _→ _k，…ｖ_ndc _→ _kにより示される。目的はチェックノードｋからｄ_cの隣接するビットノードへ戻る出力メッセージを計算することである。これらのメッセージはｗ_k _→ _n1，ｗ_k _→ _n2，…，ｗ_k _→ _ndcにより示され、ここで、
ｗ_k _→ _ni＝
ｇ（ｖ_n1 _→ _k，ｖ_n2 _→ _k，…，ｖ_ni-1 _→ _k，ｖ_ni+1 _→ _k，…，ｖ_ndc _→ _k）
関数ｇ（）は以下のように規定される。
ｇ（ａ，ｂ）＝ｓｉｇｎ（ａ）×ｓｉｇｎ（ｂ）×｛ｍｉｎ（｜ａ｜，｜ｂ｜）｝＋ＬＵＴ_g（ａ，ｂ）
ここで、
ＬＵＴ_g（ａ，ｂ）＝ｌｎ（１＋ｅ^- ^｜ ^a+b ^｜）−ｌｎ（１＋ｅ^- ^｜ ^a-b ^｜）
である。関数ｆと類似して、２よりも多数の変数を有する関数ｇは帰納的に評価されることができる。
【００４１】
次に、デコーダ305 はステップ1205で経験的確率情報（図１２のＣ）を出力し、それによって、
【数２】

ステップ1007で、全てのパリティチェックの式が満足されるか否かが決定される。これらのパリティチェックの式が満足されないならば、デコーダ305 はステップ1011のように、８−ＰＳＫビットメトリックとチャンネル入力ｕ_nを再度導く。次に、ステップ1013のようにビットノードが更新される。図１５に示されているように、チェックノードに隣接するｄ_vからビットノードｎへ入来するメッセージはｗ_k1 _→ _n、ｗ_k2 _→ _n、…ｗ_kdv _→ _nにより示される。ビットノードｎからの出力メッセージはｄ_vの隣接するチェックノードへ計算して戻され、このようなメッセージはｖ_n _→ _k1、ｖ_n _→ _k2、ｖ_n _→ _kdvにより示され、以下のように計算される。
【００４２】
【数３】

ステップ1009では（全てのパリティチェックの式が満足される場合）デコーダ305 はハード決定を出力する。
【数４】

前述の方法はグレーではないレベリングが使用されるときに適切である。一方、グレーレベリングが実行されるときには、図１１のプロセスが実行される。
【００４３】
図１１は、本発明の１実施形態にしたがってグレーのマッピングを使用している図３のＬＤＰＣデコーダの動作のフローチャートである。グレーレベリングが使用されるとき、それぞれのＬＤＰＣデコーダ反復後に再生されたビットメトリックが公称上の性能改良をもたらすので、ビットメトリックはＬＤＰＣデコーダの前に一度だけ発生されることが有効である。図１０のステップ1001および1003のように、ステップ1101および1103でコード化されたビットのログ尤度比ｖの初期化が実行され、チェックノードが更新される。次に、ビットノードｎはステップ1105のように更新される。その後、デコーダはアポステリオリ確率情報を出力する（ステップ1107）。ステップ1109では、全てのパリティチェックの式が満足されるか否かの決定が行われ、イエスならば、デコーダはハード決定を出力する（ステップ1111）。ノーであるならば、ステップ1103−1107が反復される。
【００４４】
図１３乃至１５は本発明の種々の実施形態にしたがって発生されたＬＤＰＣコードのシミュレーション結果を示したグラフである。特に、図１３乃至１５は高次の変調と、３／４（ＱＰＳＫ、１．４８５ビット／シンボル）、２／３（８−ＰＳＫ、１．９８０ビット／シンボル）、５／６（８−ＰＳＫ、２．４７４ビット／シンボル）のコードレートにおけるＬＤＰＣコードの特性を示している。
【００４５】
２つの通常の方法がチェックノードとビットノードとの間の相互接続を実現するために存在し、それぞれ（１）全体的な並列方法、（２）部分的な並列方法である。全体的な並列アーキテクチャでは、全てのノードとそれらの相互接続が物理的に構成される。このアーキテクチャの利点は速度である。
【００４６】
しかしながら、全体的な並列アーキテクチャは全てのノードとそれらの接続を実現するために大きな複雑性を含んでいる。それ故、全体的な並列アーキテクチャでは、より小さいブロックサイズが複雑性を減少するために必要とされる。その場合、同じクロック周波数に対しては、スループットの比例した減少と幾らかのＦＥＲ対Ｅｓ／Ｎｏ性能の劣化が結果として生じる。
【００４７】
ＬＤＰＣコードを構成する第２の方法は、ノードの総数のサブセットだけを物理的に実現し、コードの全ての“機能的”ノードを処理するために限定された数の“物理的”ノードだけを使用することである。ＬＤＰＣデコーダの動作は非常に簡単に行われることができ、並列に動作されることができるが、設計上のさらなる挑戦は、通信が“ランダムに”分配されたビットノードとチェックノード間で設定される方法の開発である。図３のデコーダ305 は、本発明の１実施形態によれば、この問題を表面的にランダムコードを実現するために構成された方法でメモリをアクセスすることにより解決する。この方法を図１６および１７に関して説明する。
【００４８】
図１６および１７は、本発明の１実施形態にしたがって、ＬＤＰＣコード化のランダム性を実現するために構成されたアクセスをサポートするように組織されているメモリの上部および下部エッジをそれぞれ示している。構成されたアクセスはパリティチェックマトリックスの発生に焦点を合わせることにより正確なランダムコードの性能に妥協せずに実現されることができる。通常、パリティチェックマトリックスはチェックノードとビットノードとの接続により特定されることができる。例えば、ビットノードは３９２のグループに分割される（３９２は例示の目的で示されている）。さらに、例えば程度３の第１のビットノードに接続されるチェックノードがａ、ｂ、ｃの符号を付けられると仮定すると、第２のビットノードに接続されるチェックノードはａ＋ｐ、ｂ＋ｐ、ｃ＋ｐの符号を付けられ、第３のビットノードに接続されるチェックノードはａ＋２ｐ、ｂ＋２ｐ、ｃ＋２ｐの符号を付けられる。３９２のビットノードの次のグループでは、第１のビットノードに接続されるチェックノードはａ、ｂ、ｃとは異なり、そのためｐの適切な選択では、全てのチェックノードは同一の程度を有する。ランダムな検索がフリー定数（free constant ）にわたって行われ、それによって結果的なＬＤＰＣコードはサイクル−４およびサイクル−６フリーである。
【００４９】
前述の構成はチェックノードおよびビットノード処理中のメモリアクセスを容易にする。２部分グラフのエッジの値はランダムアクセスメモリ（ＲＡＭ）のような記憶媒体に記憶されることができる。チェックノードおよびビットノード処理中の正確なランダムなＬＤＰＣコードに対して、エッジの値はランダムな方法で１つずつアクセスされる必要があることに注意する。しかしながら、このようなアクセス方式は高いデータレートのアプリケーションに対しては非常に遅くなる。図１６および１７のＲＡＭは１つの方法によって１クロックサイクルにおいて関連するエッジの大きいグループで組織され、したがってこれらの値は“共に”メモリに位置付けられる。実際には、正確なランダムコードでさえも、チェックノードのグループ（およびそれぞれのビットノード）では、関連するエッジはＲＡＭ中で相互に隣接して位置されることができるが、ビットノードのグループ（それぞれのチェックノード）に隣接する関連するエッジはＲＡＭ中にランダムに分散されることが観察される。それ故、本発明では“トゲザネス”（togetherness）はパリティチェックマトリックス自体の設計から生じる。即ち、チェックマトリックス設計はビットノードとチェックノードのグループに対する関連するエッジがＲＡＭ中で共に同時に位置されることを確実にする。
【００５０】
図１６および１７で見られるように、各ボックスはエッジの値を含んでおり、これは多数のビット（例えば６）である。エッジＲＡＭは本発明の１実施形態にしたがって２つの部分、即ち上部エッジＲＡＭ（図１６）と下部エッジＲＡＭ（図１７）とに分割される。下部エッジＲＡＭは例えば程度２のビットノードとチェックノードとの間にエッジを含んでいる。上部エッジＲＡＭは２よりも大きい程度のビットノードとチェックノードとの間にエッジを含んでいる。それ故、チェックノード毎に、２つの隣接エッジは下部ＲＡＭに記憶され、残りのエッジは上部エッジＲＡＭに記憶される。
【００５１】
前述の例の説明を続けると、３９２のビットノードと３９２のチェックノードのグループは一度の処理で選択される。３９２のチェックノード処理では、ｑの連続的な行が上部エッジＲＡＭからアクセスされ、２つの連続的な行が下部エッジＲＡＭから選択される。この例では、ｑ＋２は各チェックノードの程度である。ビットノード処理では、３９２のビットノードのグループが程度２を有するならば、それらのエッジは下部エッジＲＡＭの２つの連続する行中に位置される。ビットノードが程度ｄ＞２を有するならば、それらのエッジは上部エッジＲＡＭの幾つかのｄ行に位置される。これらのｄ行のアドレスは読取専用メモリ（ＲＯＭ）のような不揮発性メモリ中に記憶されることができる。１つの行のエッジは３９２のビットのノードの第１のエッジに対応し、別の行のエッジは３９２ビットのノードの第２のエッジに対応する。さらに各行に対しては、３９２のグループの第１のビットノードに属すエッジの列インデックスもまたＲＯＭに記憶されることができる。第２、第３等のビットノードに対応するエッジは“ラップアラウンド”方法でスタート列のインデックスにしたがう。例えば行のｊ番目のエッジが第１のビットノードに属すならば、（ｊ＋１）番目のエッジは第２のビットノードに属し、（ｊ＋２）番目のエッジは第３のビットノードに属し、（ｊ−１）番目のエッジは第３９２のビットノードに属している。
【００５２】
（図１６および１７に示されている）前述の組織により、メモリアクセスの速度はＬＤＰＣコード化中に非常に強化される。
【００５３】
図１８は本発明にしたがって実施形態が構成されることができるコンピュータシステム1500を示している。このコンピュータシステム1500は情報を通信するためのバス1501またはその他の通信機構と、情報を処理するためにバス1501に結合されたプロセッサ1503とを含んでいる。コンピュータシステム1500はまたランダムアクセスメモリ（ＲＡＭ）等の主メモリ1505、またはプロセッサ1503により行われる情報および命令を記憶するためにバス1501に結合されている他のダイナミックな記憶装置を含んでいる。主メモリ1505はまたプロセッサ1503により行われる命令を実行するときに一時的に変数または他の中間情報を記憶するために使用されることもできる。コンピュータシステム1500はさらにプロセッサ1503の静止情報および命令を記憶するためにバス1501に結合される読取専用メモリ（ＲＯＭ）1507またはその他の静的記憶装置を含んでいる。磁気ディスクまたは光ディスク等の記憶装置1509は付加的に情報および命令を記憶するためにバス1501へ結合される。
【００５４】
コンピュータシステム1500は情報をコンピュータユーザへ表示するためにバス1501により、陰極線管（ＣＲＴ）、液晶ディスプレイ、アクチブマトリックスディスプレイ、またはプラズマディスプレイ等のディスプレイ1511へ結合されてもよい。文字数字およびその他のキーを含んでいるキーボードのような入力装置1513はプロセッサ1503へ情報およびコマンド選択を通信するためにバス1501へ結合されている。別のタイプのユーザ入力装置は指令情報およびコマンド選択をプロセッサ1503へ通信し、ディスプレイ1511上のカーソル移動を制御するためにマウス、トラックボール、またはカーソル指令キー等のカーソル制御装置1515である。
【００５５】
本発明の１実施形態にしたがって、ＬＤＰＣコードの発生は主メモリ1505中に含まれている命令の構成を実行するプロセッサ1503に応答してコンピュータシステム1500により行われる。このような命令は別のコンピュータの読取可能な媒体から記憶装置1509のような主メモリ1505に読取られることができる。主メモリ1505中に含まれる命令の構成の実行はプロセッサ1503にここで説明されているプロセスステップを実行させる。多処理構成において１以上のプロセッサは主メモリ1505中に含まれている命令を実行するために使用されてもよい。別の実施形態では、ハードワイヤ回路が本発明の実施形態を構成するためにソフトウェア命令の代わりにまたはそれと組合わせて使用されてもよい。したがって、本発明の実施形態はハードウェア回路のとソフトウェアの任意の特定の組合わせに限定されない。
【００５６】
コンピュータシステム1500はまたバス1501に結合された通信インターフェース1517を含んでいる。通信インターフェース1517はローカルネットワーク1521に接続されるネットワークリンク1519に結合されて２方向データ通信を行う。例えば通信インターフェース1517はデジタル加入者ライン（ＤＳＬ）カードまたはモデム、統合サービスデジタル網（ＩＳＤＮ）カード、ケーブルモデムまたはデータ通信接続を対応するタイプの電話線に行う電話機のモデムであってもよい。別の例として、通信インターフェース1517は互換性のあるＬＡＮに対してデータ通信接続を行うために（例えばイーサネット（商標名）または非同期転送モデル（ＡＴＭ）ネットワーク用の）構内ネットワーク（ＬＡＮ）カードであってもよい。無線リンクもまた構成されることができる。任意のこのような構成では、通信インターフェース1517は種々のタイプの情報を表すデジタルデータ流を伝送する電気的、電磁的または光信号を送信し、受信する。さらに、通信インターフェース1517はユニバーサルシリアルバス（ＵＳＢ）インターフェース、ＰＣＭＣＩＡ（パーソナルコンピュータメモリカード国際協会）インターフェース等のような周辺インターフェース装置を含むことができる。
【００５７】
ネットワークリンク1519は典型的に１以上のネットワークを通してデータ通信を他のデータ装置へ提供する。例えばネットワークリンク1519はローカルネットワーク1521を介してホストコンピュータ1523への接続を行い、これはネットワーク1525（例えば広域網（ＷＡＮ）または“インターネット”として普通に呼ばれているグローバルパケットデータ通信ネットワーク）またはサービスプロバイダにより動作されるデータ装置への接続を行う。構内ネットワーク1521およびネットワーク1525の両者は情報および命令を伝送するために電気的、電磁的または光信号を使用する。種々のネットワークを通る信号およびネットワークリンク1519上および通信インターフェース1517を通る信号はデジタルデータをコンピュータシステム1500により通信し、情報および命令を伝送する例示的な形態は搬送波である。
【００５８】
コンピュータシステム1500は、ネットワーク、ネットワークリンク1519、通信インターフェース1517を通してメッセージを送信し、プログラムコードを含むデータを受信することができる。インターネットの例では、サーバ（図示せず）はネットワーク1525、構内ネットワーク1521、通信インターフェース1517を通して本発明の１実施形態を実行するためのアプリケーションプログラムに属すリクエストされたコードを送信する。プロセッサ1503は受信しながら送信されたコードを実行および／または後に実行するために記憶装置159 または他の不揮発性記憶装置に記憶する。この方法では、コンピュータシステム1500は搬送波の形態のアプリケーションコードを獲得する。
【００５９】
ここで使用される用語“コンピュータの読取可能な媒体”は実行のためプロセッサ1503へ命令を与えることに関係する任意の媒体を示している。このような媒体は多くの形態を取り、不揮発性媒体、揮発性媒体、伝送媒体を含むがそれに限定されない。不揮発性媒体は、例えば記憶装置1509のような光学または磁気ディスクを含んでいる。揮発性媒体は主メモリ1505のようなダイナミックメモリを含んでいる。伝送媒体はバス1501を構成しているワイヤを含めて、同軸ケーブル、銅線、または光ファイバを含んでいる。伝送媒体はまた無線周波数（ＲＦ）および赤外線（ＩＲ）データ通信中に発生されるような音響、光または電磁波の形態を取ることができる。コンピュータの読取可能な媒体の通常の形態は、例えばフロッピーディスク、フレキシブルディスク、ハードディスク、磁気テープ、任意の他の磁気媒体、ＣＤ−ＲＯＭ、ＣＤＲＷ、ＤＶＤ、任意の他の光媒体、パンチカード、ペーパーテープ、光マークシート、穴のパターンまたは他の光学的に認識可能な指標を有する任意の他の物理的媒体、ＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、フラッシュＥＰＲＯＭ、任意の他のメモリチップまたはカートリッジ、搬送波またはコンピュータが読取可能な任意の他の媒体を含んでいる。
【００６０】
コンピュータの読取可能な媒体の種々の形態は実行命令をプロセッサに与えることを含んでいてもよい。例えば、本発明の最小部分を実行するための命令は最初は遠隔コンピュータの磁気ディスクに位置されてもよい。このようなシナリオでは、遠隔コンピュータは命令を主メモリにロードし、モデムを使用して電話線によって命令を送信する。ローカルコンピュータシステムのモデムは電話線でデータを受信し、赤外線送信機を使用してそのデータを赤外線信号に変換し、その赤外線信号をパーソナルデジタルアシスタンス（ＰＤＡ）およびラップトップのようなポータブルコンピュータ装置へ送信する。ポータブルコンピュータ装置の赤外線検出器は赤外線信号により伝送された情報および命令を受信し、そのデータをバスに供給する。バスはそのデータを主メモリに伝送し、そこからプロセッサは命令を検索し実行する。主メモリにより受信された命令はプロセッサによる実行される前または後に随意選択的に記憶装置に記憶される。
【００６１】
以上説明したように、本発明の種々の実施形態はエンコーダおよびデコーダを簡単にするために構成された低密度パリティチェック（ＬＤＰＣ）コードを発生する方法を提供する。ＬＤＰＣコードの構造はパリティチェックマトリックスを低い三角形であるように限定することにより与えられる。また、（８−ＰＳＫ（位相シフトキーイング）のような）高次の変調コンステレーションのさらに脆弱なビットに対して特別のエラー保護を行うために、送信されたビットにＬＤＰＣコードの不均一なエラー保護能力を有効に使用することができる。さらに、パリティチェックマトリックスは予め記憶された定数とビット単位のる動作を使用してアルゴリズム的に発生されることができる。ＬＤＰＣの効率のよいデコードはチェックノードからメモリの連続的なスロットにおけるパリティチェックマトリックスのビットノードまでの連続的なエッジを表す情報を記憶することによって行われることができる。前述の方法は性能を犠牲にせずに複雑性を有効に減少させる。
【００６２】
本発明を多くの実施形態および構成と共に説明したが、本発明はそれに限定されるものではなく、種々の明白な変形および均等な構成は特許請求の範囲に記載された本発明の技術的範囲内に含まれるべきものである。
【図面の簡単な説明】
【図１】本発明の１実施形態による低密度パリティチェック（ＬＤＰＣ）コードを使用するように構成された通信システムの概略図。
【図２】図１のシステムの例示的な送信機の概略図。
【図３】図１のシステムの例示的な受信機の概略図。
【図４】本発明の１実施形態のスパースパリティチェックマトリックスの概略図。
【図５】図４のマトリックスのＬＤＰＣコードの２部分からなるグラフ図。
【図６】本発明の１実施形態によるサブマトリックスが低い三角形領域に制限されたパリティチェック値を含むスパースパリティチェックマトリックスのサブマトリックスの概略図。
【図７】制限されないパリティチェックマトリックス（Ｈマトリックス）と、図６のようなサブマトリックスを有する制限されたＨマトリックスとの使用しているコード間の特性を示すグラフ図。
【図８】それぞれ図１のシステムで使用されることのできるグレーでない８−ＰＳＫ変調方式とグレーの８−ＰＳＫ変調方式の概略図。
【図９】グレーのラベリングとグレーでないラベリングとを使用するコード間の特性を示すグラフ図。
【図１０】本発明の１実施形態によるグレーでないマッピングを使用するＬＤＰＣデコーダの動作のフロー図。
【図１１】本発明の１実施形態によるグレーのマッピングを使用する図３のＬＤＰＣデコーダの動作のフロー図。
【図１２】本発明の１実施形態によるデコードプロセスにおけるチェックノードとビットノードとの間の相互作用の説明図。
【図１３】本発明の種々の実施形態により生成されたＬＤＰＣコードのシミュレーションのを示すグラフ。
【図１４】本発明の種々の実施形態により生成されたＬＤＰＣコードのシミュレーションのを示すグラフ。
【図１５】本発明の種々の実施形態により生成されたＬＤＰＣコードのシミュレーションのを示すグラフ。
【図１６】本発明の１実施形態によるＬＤＰＣコード化のランダム性を実現するように構成されたアクセスをサポートするように組織されているメモリの上部エッジの概略図。
【図１７】本発明の１実施形態によるＬＤＰＣコード化のランダム性を実現するように構成されたアクセスをサポートするように組織されているメモリの下部エッジの概略図。
【図１８】本発明の１実施形態によるＬＤＰＣコードのコード化およびデコードの処理を行うコンピュータシステムの概略図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to communication systems, and in particular to coded systems.
[0002]
[References for reference of the invention]
This application includes US Provisional Patent Application No. 60 / 398,760 filed on July 26, 2002 (titled “Code Design and Implementation Improvements for Low Density Parity Check Codes”) and filed on August 15, 2002. US Provisional Patent Application No. 60 / 403,812 (invention name “Power and Bandwidth Efficient Modulation and Coding Scheme for Direct Broadcast Satellite and Broadcast Satellite Communications”) and US Provisional Patent Application No. No. 60 / 421,505 (name of invention “Method and System for Generating Low Density Parity Check Code”) and US Provisional Patent Application No. 60 / 421,999 filed Oct. 29, 2002 (name of invention “Satellite”) Communications System Utilizing Low Density Parity Check Codes ”and US Provisional Patent Application No. 60 / 423,710 filed Nov. 4, 2002 (invention“ Code Design and Implementation Improvem ”). ents for Low Density Parity Check Codes ”). S. C. Requests the validity of the early filing date under 119 (e).
[0003]
[Prior art]
Communication systems use coding to ensure reliable communication through noisy communication channels. These communication channels have a fixed capacity, which is represented by bits per symbol at a given signal-to-noise ratio (SNR) that defines a theoretical upper limit (known as the Shannon limit). . As a result, coding design aims to achieve rates close to this Shannon limit. One class of such codes that are close to the Shannon limit are parity (LDPC) codes.
[0004]
Traditionally, LDPC codes have not been widely deployed due to a number of drawbacks. One drawback is that the LDPC encoding technique is very complex. The coding of LDPC code using the generator matrix needs to store a very large and non-sparse matrix. Furthermore, the LDPC code effectively requires large blocks, and as a result, there is a problem in storing these matrices even if the parity check matrix of the LDPC code is sparse. From a configuration point of view, the storage problem is one of the important reasons that the LDPC code does not actually spread. An important challenge to LDPC code execution is how to obtain a connection network between several processing engines (nodes) in the decoder.
[0005]
[Problems to be solved by the invention]
Therefore, there is a need for an LDPC code communication system that uses simple encoding and decoding processes. There is also a need to use efficient LDPC codes that support high data rates without introducing large complexity. There is also a need to improve the performance of LDPC encoders and decoders. It is also necessary to minimize the required capacity of the storage device for performing LDPC coding. Furthermore, there is a need for a scheme that simplifies communication between processing nodes in an LDPC decoder.
[0006]
[Means for Solving the Problems]
These and other needs are solved by the present invention. In accordance with the present invention, a method is provided for generating a constructed low density parity check (LDPC) code. The structure of the LDPC code is given by limiting the portion of the parity check matrix to a low triangle and / or satisfying other requirements so that communication between the processing nodes of the decoder is very simple. The method also includes LDPC in the transmitted bits to provide extra error protection for bits that are susceptible to higher order modulation constellation (8-PSK [Phase Shift Keying]). There is the advantage that non-equal error protection capability of the code can be generated. Furthermore, the parity check matrix can be an algorithm that uses pre-stored constants and bitwise operations.
[0007]
According to one aspect of the invention, a method for generating a low density parity check (LDPC) code is provided. The method converts the received input message into an LDPC codeword using only the parity check matrix of the LDPC code without using the generator matrix of the LDPC code, and outputs the LDPC codeword.
[0008]
According to another aspect of the present invention, a method for supporting linear block code coding is provided. The method includes mapping the conformational bits of the higher order signal to the bit nodes of the parity check matrix corresponding to the linear block code. Weak bits that are susceptible to signal conformational damage are mapped to bit nodes having at least three edges.
[0009]
According to another aspect of the present invention, a method for supporting linear block code coding is provided. The method includes mapping the conformational bits of the higher order signal to the bit nodes of the parity check matrix corresponding to the linear block code. Bits with a weak signal conformation are mapped to bit nodes that have not less than the number of edges more reliable than the more reliable bits.
[0010]
In accordance with another aspect of the present invention, a method is provided for generating a low density parity check (LDPC) code, wherein the received input message is converted from an LDPC code without using an LDPC code generator matrix. Converting to an LDPC codeword using only the parity check matrix. This method supplies an external code to an LDPC code word and outputs an LDPC code word having the supplied external code.
[0011]
According to yet another aspect of the invention, a method for generating a low density parity check (LDPC) code is provided. The method places the contents of the edge for groups of bit nodes that are adjacent to each other in the memory. At the same time, the contents of the edge are arranged for groups of check nodes adjacent to each other in the memory.
[0012]
In accordance with yet another aspect of the present invention, a system for generating a low density parity check (LDPC) code is provided, which system receives an incoming message without using an LDPC code generator matrix. Means for converting to an LDPC code word using only the parity check matrix, and means for outputting an LDPC code word.
[0013]
According to yet another aspect of the invention, a method for processing a low density parity check (LDPC) code is provided. The method decodes the received LDPC code by an LDPC code decoder. The method also repetitively reproduces the conformational bit metric value of the LDPC code decoder signal each time or after several LDPC code decoder iterations.
[0014]
Further features, aspects, and advantages of the present invention will be readily apparent from the following detailed description, illustrating a number of specific embodiments and configurations, including the best mode expected when practicing the present invention. It will be. The present invention is also capable of other different embodiments without departing from the scope of the invention, and its several details can be varied from the principal obvious point of view. Accordingly, the drawings and the description in the specification are merely examples and do not limit the technical scope of the present invention.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
A system, method, and software for efficiently generating a configured low density parity check (LDPC) code is described. In the following description, for the purposes of explanation, numerous specific details are set forth in order to facilitate an understanding of the present invention. However, it will be apparent to those skilled in the art that the present invention may be practiced without these specific details and equivalent equipment. In other instances, well-known structures and devices are shown in block diagram form in order to avoid unnecessarily obscuring the description of the present invention.
[0016]
FIG. 1 is a block diagram of a communication system configured to use a low density parity check (LDPC) code according to the present invention. The digital communication system 100 includes a transmitter 101 that generates a signal waveform that is sent through a communication channel 103 to a receiver 105. In this discrete communication system 100, the transmitter 101 has a message source, which generates a discrete set of possible messages, each possible message having a corresponding signal waveform. These signal waveforms are attenuated by communication channel 103 or otherwise altered. An LDPC code is used to combat the noise channel 103.
[0017]
The LDPC code generated by the transmitter 101 allows high speed communication without causing performance loss. These constructed LDPC codes output from the transmitter 101 avoid assigning a small number of check nodes to bit nodes that are susceptible to channel errors due to modulation schemes (eg, 8-PSK).
[0018]
Such LDPC codes have parallel decoding algorithms (unlike turbo codes), which have the advantage of including simple operations such as addition, comparison, and table lookup. In addition, carefully designed LDPC codes have no indication of an error floor.
[0019]
In one embodiment of the invention, transmitter 101 uses a relatively simple coding technique to generate an LDPC code based on a parity check matrix (which facilitates efficient memory access during decoding), Communicate with the receiver 105. The transmitter 101 uses an LDPC code instead of a concatenated turbo + RS (Reed-Solomon) code if the block length gives a sufficient size.
[0020]
FIG. 2 is a block diagram of an exemplary transmitter of the system of FIG. The transmitter 200 includes an LDPC encoder 203 that receives input from the information source 201 and outputs a highly redundant code stream suitable for performing error correction processing at the receiver 105. The information source 201 generates a signal of discrete alphabets X to k. The LDPC code is specified by a parity check matrix. On the other hand, LDPC code encoding usually requires identification of the generator matrix. Even if it is possible to obtain a generator matrix from a parity check matrix using Gaussian elimination, the resulting matrix is not sparse and the storage of a large generator matrix is complicated.
[0021]
Encoder 203 generates a signal from alphabet Y to modulator 205 using a simple coding technique. The coding technique uses only the parity check matrix by providing structure to the parity check matrix. In particular, the parity check matrix is limited by limiting certain portions of the matrix to be triangular. The structure of such a parity check matrix will be described later in detail with reference to FIG. As a result of such limitations, the performance loss is negligible, thus providing an attractive trade-off.
[0022]
Modulator 205 maps the encoded message from encoder 203 to signal waveforms that are sent to transmit antenna 207, which transmits these signal waveforms on communication channel 103. Thus, the encoded message is modulated and distributed to the te transmit antenna 207. Transmission from the transmit antenna 207 propagates to the receiver as will be described below.
[0023]
FIG. 3 is a block diagram of an exemplary receiver of the system of FIG. On the receiver side, the receiver 300 includes a demodulator 301 that demodulates the signal received from the transmitter 200. These signals are received by the receiving antenna 303 and demodulated. After demodulation, the received signal is forwarded to decoder 305 where it attempts to reconstruct the original source message by generating message X ′ with bit metric generator 307. Due to the non-gray mapping, the bit metric generator 307 exchanges probability information back and forth (iteratively) with the decoder 305 during the decoding process as detailed in FIG. Instead, if gray mapping is used (according to one embodiment of the present invention), one pass of the bit metric generator is sufficient, but the bit metric generator is an iterative operation of each LDPC decoder. This may produce a limited performance improvement later, and this method is illustrated in detail in FIG. To recognize the advantages provided by the present invention, it is useful to examine how the LDPC code is generated with reference to FIG.
[0024]
FIG. 4 is an explanatory diagram of a sparse parity check matrix according to an embodiment of the present invention. The LDPC code is a sparse parity check matrix H_{(nk) xn}Is a long linear block code. Typically, the block length n is in the range of thousands to tens of thousands of bits. For example, the parity check matrix for the LDPC code for length n = 8 and rate 1/2 is shown in FIG. The same code is equivalent to that represented by the two parts of FIG.
[0025]
FIG. 5 is a graph of two parts of the LDPC code of the matrix of FIG. The parity check equation shows that for each check node, the sum of all adjacent bit nodes (over GF [Galois field] [2]) is equal to zero. As shown in the figure, bit nodes occupy the left side of the graph and are associated with one or more check nodes according to a predetermined relationship. For example, check node m₁Corresponding to the bit node
n₁+ N_Four+ N_Five+ N₈= 0 exists.
[0026]
Returning to the receiver 303, the LDPC decoder 305 is considered a message path decoder, and therefore the decoder 305 is intended to find the value of the bit node. To perform this task, the bit node and the check node communicate with each other iteratively. The nature of this communication will be described below.
[0027]
From a check node to a bit node, each check node gives an evaluation (“opinion”) regarding the value of that bit node to the adjacent bit node based on information coming from other adjacent bit nodes. For example, in the above example, n_Four, N_Five, N₈Is the sum of m₁M looks like 0 for₁Is n₁Instructions for n₁It is believed that the value of should be 0 (n₁+ N_Four+ N_Five+ N₈= 0). On the other hand, m₁Is n₁Instructions for n₁It is believed that the value of should be 1. In addition, a reliability measure is added for soft decision decoding.
[0028]
From a bit node to a check node, each bit node sends an evaluation of its value to the adjacent check node based on feedback coming from other adjacent check nodes. In the above example, n₁Is just two adjacent check nodes m₁And m_Threehave. n₁That the value of is probably 0_ThreeTo n₁If the feedback coming to shows n₁Is m₁N₁It is notified that the evaluation of its own value is 0. For a case where a bit node has more than two adjacent check nodes, the bit node will vote for feedback coming from other adjacent check nodes with which it communicates before reporting a decision for that check node (Soft decision). The above process is repeated until all bit nodes are considered correct (ie, all parity check equations are satisfied) or until a predetermined maximum number of iterations is reached, Declares a decoding failure.
[0029]
FIG. 6 is a diagram illustrating a sub-matrix of a sparse parity check matrix, where the sub-matrix has a parity check value limited to a low triangular area according to one embodiment of the present invention. As mentioned above, the encoder 203 (of FIG. 2) can use a simple coding technique by limiting the values of the low triangular area of the parity check matrix. According to one embodiment of the present invention, the restrictions imposed on the parity check matrix are of the form:
H_{(nk) xn}= [A_{(nk) xk}B_{(nk) x (nk)}]
Here, B is a low triangle.
[0030]
Arbitrary information block i = (i₀, I₁, ..., i_k-1) Is H_C ^T= 0 and the codeword c = (i₀, I₁, ... i_k-1, P₀, P₁, ..., p_nk-1) And repeated to resolve the parity bits. For example,
a₀₀i₀+ A₀₁i₁+ ... + a_{0, k-1}i_k-1+ P₀= 0 p₀Solve
a_Teni₀+ A₁₁i₁+ ... + a_{1, k-1}i_k-1+ B_Tenp₀+ P₁= 0 p₁Solve
p₂, P_Three, ..., p_nk-1The same applies to.
[0031]
FIG. 7 is a graph illustrating characteristics between codes that use an unrestricted parity check matrix (H matrix) and the restricted H matrix of FIG. The graph is a comparison between two LDPC codes. : One is due to a general parity check matrix and the other is due to a parity check matrix restricted to a low triangle for easy coding. For this simulation, the modulation scheme is 8-PSK. The performance loss is within 0.1 dB. Therefore, performance loss is ignored based on the limitations of the low triangular H matrix. On the other hand, the benefits of simplification of coding techniques are substantial. Thus, any parity check matrix equivalent to a low triangle or a swapped upper triangle of at least one of row and column can be used for the same purpose.
[0032]
8A and 8B are diagrams illustrating a non-gray 8-PSK modulation scheme and a gray 8-PSK modulation scheme, respectively, which can be used in the system of FIG. The non-gray 8-PSK modulation scheme of FIG. 8A can be used in the receiver of FIG. 3 to provide a system that requires a very low frame erasure rate (FER). This requirement also uses the Gray 8-PSK modulation scheme shown in FIG. 8B, and the Bose, Chaudhuri, and Hocquenghem (BCH) codes, Hamming, Matah Reed Solomon. It can be satisfied by using an external code such as an (RS) code.
[0033]
Alternatively, the gray 8-PSK modulation scheme of FIG. 8B can be performed by an outer code. In this scheme, no iteration is required between the LDPC decoder 305 (FIG. 3) and the bit metric generator 307 which can use 8-PSK modulation. When no outer code is present, LDPC decoder 305 using gray labeling is shown in FIG. 9 and shows the previous error floor as described below.
[0034]
FIG. 9 is a graph showing performance between codes using the gray and non-grey labeling of FIGS. 8A and 8B. The error floor assumes accurate feedback from the LDPC decoder 305 and the reconstruction of the 8-PSK bit metric is due to non-grey labeling because two 8-PSK symbols with two known bits are further separated by non-grey labeling. It comes from being more accurate. This is similarly observed when operating at a high signal-to-noise ratio (SNR). Therefore, even if the error asymptote of the same LDPC code using gray or non-grey labeling has the same slope (ie parallel to each other), the non-gray labeling will pass a low FER at any SNR. .
[0035]
On the other hand, for systems that do not require very low FER, some non-repetitive gray labeling between LDPC decoder 305 and 8-PSK bit metric generator 307 is more appropriate. This is because the regeneration of the 8-PSK bit metric before every LDPC decoder iteration introduces additional complexity. In addition, when gray labeling is used, playback of the 8-PSK bit metric prior to LDPC decoder iteration results in only a slight performance improvement. As described above, gray labeling without iteration can be used for systems that require very low FER when providing external code.
[0036]
The choice between gray labeling and non-gray labeling is also dependent on the characteristics of the LDPC code. Typically, a higher degree of bits or check nodes is better for gray labeling. That is because for a high degree of nodes, the initial feedback from LDPC decoder 305 to 8-PSK (or similar higher order modulation) bit metric generator 307 is more degraded by non-gray labeling. .
[0037]
When 8-PSK modulation (or similar higher order modulation) is utilized by a binary decoder, 3 (or more) bits of a symbol are not received with “equal noise”. For example, due to gray 8-PSK labeling, the third bit of the symbol is considered noisier to the decoder than the other two bits. Therefore, the LDPC code design does not assign a small number of edges to the bit node represented by the “noisy” third bit of the 8-PSK symbol. Therefore those bits will not be penalized twice. FIG. 10 is a flowchart of the operation of an LDPC decoder using non-gray mapping according to one embodiment of the present invention. In this method, the LDPC decoder and the bit metric generator repeatedly operate one after another. In this example, 8-PSK modulation is used, but the same principle applies to other higher order modulation schemes. In this scenario, the modulator 301 outputs a distance vector d, indicating the distance between the received noisy symbol point and the 8-PSK symbol point for the bit metric generator 307 so that the vector component is It is assumed that
d_i=-(E_S/ N₀) {(R_x-S_{i, x})²+ (R_y-S_{i, y})²}
i = 0, 1,... 7
The 8-PSK bit metric generator 307 communicates with the LDPC decoder 305 to exchange a priori and a priori probability information, which are represented by u and a, respectively. That is, vectors u and a represent the a priori and empirical probabilities of the log likelihood ratio of the coded bits, respectively.
[0038]
The 8-PSK bit metric generator 307 generates an a priori likelihood ratio for each group of 3 bits as follows. First, extrinsic information of the coded bits is obtained.
[0039]
e_j= A_j-U_j    j = 0, 1, 2
Next, 8-PSK symbol probability p_i i = 0, 1,..., 7 are determined.
^*y_j= −f (0, e_jJ = 0,1,2,
Where f (a, b) = max (a, b) + LUT_f(A, b)
LUT_f(A, b) = ln (1 + e^- ^｜ ^ab ^｜).
^*x_j= Y_j+ E_j    j = 0, 1, 2
^*p₀= X₀+ X₁+ X₂    p_Four= Y₀+ X₁+ X₂
p₁= X₀+ X₁+ Y₂    p_Five= Y₀+ X₁+ Y₂
p₂= X₀+ Y₁+ X₂    p₆= Y₀+ Y₁+ X₂
p_Three= X₀+ Y₁+ Y₂    p₇= Y₀+ Y₁+ Y₂
The bit metric generator 307 then determines the a priori log likelihood ratio of the coded bits as input to the LDPC decoder 305 as follows.
[Expression 1]

Note that more than two variables can be evaluated recursively, eg
f (a, b, c) = f (f (a, b), c)
The operation of the LDPC decoder 305 that uses non-gray mapping will be described. In step 1001, LDPC decoder 305 initializes the log likelihood ratio v of the coded bits prior to the first iteration according to the following equation (and as shown in FIG. 12A).
v_n _→ _ki= U_n, N = 0, 1,..., N−1, i = 1, 2,..., Deg (bit node n)
Where v_n _→ _kiIs from bit node n to its adjacent check node k_iIndicates a message sent to u_nIndicates the demodulator output of bit n, where N is the size of the codeword.
[0040]
In step 1003, check node k is updated, so that input v produces output w. As shown in FIG. 12B, d_cA message coming into check node k from the adjacent bit node of_n1 _→ _k, V_n2 _→ _k, ... v_ndc _→ _kIndicated by. Purpose is check node k to d_cIs to compute the outgoing message back to the adjacent bit node. These messages are w_k _→ _n1, W_k _→ _n2, ..., w_k _→ _ndcWhere, where
w_k _→ _ni=
g (v_n1 _→ _k, V_n2 _→ _k, ..., v_ni-1 _→ _k, V_{ni + 1} _→ _k, ..., v_ndc _→ _k)
The function g () is defined as follows.
g (a, b) = sign (a) × sign (b) × {min (| a |, | b |)} + LUT_g(A, b)
here,
LUT_g(A, b) = ln (1 + e^- ^｜ ^{a + b} ^｜) -Ln (1 + e^- ^｜ ^ab ^｜)
It is. Similar to function f, function g with more than two variables can be evaluated recursively.
[0041]
Next, the decoder 305 outputs empirical probability information (C in FIG. 12) in step 1205, thereby
[Expression 2]

In step 1007, it is determined whether all parity check equations are satisfied. If these parity check equations are not satisfied, the decoder 305 performs 8-PSK bit metric and channel input u as in step 1011._nLead again. Next, the bit node is updated as in step 1013. D adjacent to the check node, as shown in FIG._vThe message coming from bit node n to w_k1 _→ _n, W_k2 _→ _n... w_kdv _→ _nIndicated by. The output message from bit node n is d_vIs returned to the adjacent check node of_n _→ _k1, V_n _→ _k2, V_n _→ _kdvAnd is calculated as follows:
[0042]
[Equation 3]

In step 1009 (if all parity check equations are satisfied), decoder 305 outputs a hard decision.
[Expression 4]

The above method is suitable when non-gray leveling is used. On the other hand, when gray leveling is executed, the process of FIG. 11 is executed.
[0043]
FIG. 11 is a flowchart of the operation of the LDPC decoder of FIG. 3 using gray mapping in accordance with one embodiment of the present invention. When gray leveling is used, it is useful that the bit metric is generated only once before the LDPC decoder because the bit metric reproduced after each LDPC decoder iteration provides a nominal performance improvement. As in

steps

1001 and 1003 of FIG. 10, initialization of the log likelihood ratio v of the bits encoded in

steps

1101 and 1103 is performed, and the check node is updated. Next, bit node n is updated as in step 1105. Thereafter, the decoder outputs the a posteriori probability information (step 1107). In step 1109, a determination is made whether all parity check equations are satisfied, and if yes, the decoder outputs a hard decision (step 1111). If no, steps 1103-1107 are repeated.
[0044]
13 to 15 are graphs showing simulation results of LDPC codes generated according to various embodiments of the present invention. In particular, FIGS. 13-15 show high-order modulation and 3/4 (QPSK, 1.485 bits / symbol), 2/3 (8-PSK, 1.980 bits / symbol), and 5/6 (8-PSK). 2 shows characteristics of an LDPC code at a code rate of 2.474 bits / symbol).
[0045]
Two conventional methods exist to realize the interconnection between the check node and the bit node: (1) the overall parallel method and (2) the partial parallel method, respectively. In an overall parallel architecture, all nodes and their interconnections are physically configured. The advantage of this architecture is speed.
[0046]
However, the overall parallel architecture involves a great deal of complexity to implement all nodes and their connections. Therefore, in an overall parallel architecture, a smaller block size is required to reduce complexity. In that case, for the same clock frequency, a proportional decrease in throughput and some degradation of FER vs. Es / No performance result.
[0047]
The second method of constructing the LDPC code physically implements only a subset of the total number of nodes, and only a limited number of “physical” nodes to handle all “functional” nodes of the code. Is to use. Although the operation of the LDPC decoder can be done very easily and can be operated in parallel, a further design challenge is that communication is set up between "randomly" distributed bit nodes and check nodes. Is the development of a method. The decoder 305 of FIG. 3 solves this problem by accessing the memory in a manner that is configured to superficially implement random codes, according to one embodiment of the invention. This method is described with respect to FIGS.
[0048]
FIGS. 16 and 17 illustrate the upper and lower edges, respectively, of a memory organized to support access configured to achieve LDPC encoding randomness, according to one embodiment of the present invention. . Configured access can be achieved without compromising the performance of accurate random codes by focusing on the generation of the parity check matrix. Usually, the parity check matrix can be specified by connecting check nodes and bit nodes. For example, the bit nodes are divided into 392 groups (392 is shown for illustrative purposes). Further, for example, assuming that check nodes connected to the first bit node of degree 3 are labeled a, b, c, the check nodes connected to the second bit node are a + p, b + p, c + p. Check nodes that are signed and connected to the third bit node are labeled a + 2p, b + 2p, c + 2p. In the next group of 392 bit nodes, the check nodes connected to the first bit node are different from a, b, c, so that with proper selection of p, all check nodes have the same degree. A random search is performed over the free constant so that the resulting LDPC code is cycle-4 and cycle-6 free.
[0049]
The above arrangement facilitates memory access during check node and bit node processing. The edge values of the bipartite graph can be stored in a storage medium such as random access memory (RAM). Note that for exact random LDPC codes during check node and bit node processing, the edge values need to be accessed one by one in a random manner. However, such access schemes are very slow for high data rate applications. The RAMs of FIGS. 16 and 17 are organized in one way into a large group of related edges in one clock cycle, so that these values are “both” located in memory. In practice, even with an exact random code, in a group of check nodes (and each bit node), the associated edges can be located adjacent to each other in the RAM, but a group of bit nodes ( It is observed that the associated edges adjacent to each check node) are randomly distributed in the RAM. Therefore, in the present invention, “togetherness” arises from the design of the parity check matrix itself. That is, the check matrix design ensures that the associated edges for a group of bit nodes and check nodes are located simultaneously in the RAM.
[0050]
As seen in FIGS. 16 and 17, each box contains an edge value, which is a number of bits (eg, 6). The edge RAM is divided into two parts, an upper edge RAM (FIG. 16) and a lower edge RAM (FIG. 17), according to one embodiment of the present invention. The lower edge RAM includes an edge between a bit node of about 2 and a check node, for example. The upper edge RAM includes an edge between a bit node and a check node that are larger than two. Therefore, for each check node, two adjacent edges are stored in the lower RAM and the remaining edges are stored in the upper edge RAM.
[0051]
Continuing the description of the above example, the group of 392 bit nodes and 392 check nodes is selected in a single process. In the check node processing of 392, q consecutive rows are accessed from the upper edge RAM and two consecutive rows are selected from the lower edge RAM. In this example, q + 2 is the degree of each check node. In bit node processing, if a group of 392 bit nodes has degree 2, their edges are located in two consecutive rows of the bottom edge RAM. If bit nodes have a degree d> 2, their edges are located in several d rows of the upper edge RAM. These d row addresses can be stored in a non-volatile memory such as a read only memory (ROM). The edge of one row corresponds to the first edge of the 392 bit node and the edge of the other row corresponds to the second edge of the 392 bit node. Furthermore, for each row, the column index of the edge belonging to the first bit node of the 392 group can also be stored in the ROM. Edges corresponding to second, third, etc. bit nodes follow the index of the start column in a “wrap around” manner. For example, if the jth edge of the row belongs to the first bit node, the (j + 1) th edge belongs to the second bit node, the (j + 2) th edge belongs to the third bit node, (j -1) The edge belongs to the 392rd bit node.
[0052]
With the above organization (shown in FIGS. 16 and 17), the speed of memory access is greatly enhanced during LDPC coding.
[0053]
FIG. 18 illustrates a computer system 1500 upon which an embodiment can be configured in accordance with the present invention. The computer system 1500 includes a bus 1501 or other communication mechanism for communicating information, and a processor 1503 coupled to the bus 1501 for processing information. Computer system 1500 also includes main memory 1505, such as random access memory (RAM), or other dynamic storage devices coupled to bus 1501 for storing information and instructions performed by processor 1503. Main memory 1505 can also be used to temporarily store variables or other intermediate information when executing instructions performed by processor 1503. Computer system 1500 further includes a read only memory (ROM) 1507 or other static storage device coupled to bus 1501 for storing static information and instructions for processor 1503. A storage device 1509 such as a magnetic disk or optical disk is additionally coupled to the bus 1501 for storing information and instructions.
[0054]
Computer system 1500 may be coupled via bus 1501 to a display 1511, such as a cathode ray tube (CRT), liquid crystal display, active matrix display, or plasma display, for displaying information to a computer user. An input device 1513, such as a keyboard containing alphanumeric characters and other keys, is coupled to the bus 1501 for communicating information and command selections to the processor 1503. Another type of user input device is a cursor control device 1515, such as a mouse, trackball, or cursor command key, for communicating command information and command selections to the processor 1503 and controlling cursor movement on the display 1511.
[0055]
In accordance with one embodiment of the present invention, the generation of LDPC code is performed by computer system 1500 in response to processor 1503 executing the configuration of instructions contained in main memory 1505. Such instructions can be read into main memory 1505, such as storage device 1509, from another computer readable medium. Execution of the configuration of instructions contained in main memory 1505 causes processor 1503 to perform the process steps described herein. In a multiprocessing configuration, one or more processors may be used to execute instructions contained in main memory 1505. In another embodiment, hardwire circuits may be used in place of or in combination with software instructions to construct embodiments of the present invention. Thus, embodiments of the invention are not limited to any specific combination of hardware circuitry and software.
[0056]
Computer system 1500 also includes a communication interface 1517 coupled to bus 1501. The communication interface 1517 is coupled to a network link 1519 connected to the local network 1521 to perform two-way data communication. For example, the communication interface 1517 may be a digital subscriber line (DSL) card or modem, an integrated services digital network (ISDN) card, a cable modem or a telephone modem that provides data communication connections to a corresponding type of telephone line. As another example, communication interface 1517 is a local area network (LAN) card (eg, for an Ethernet or Asynchronous Transfer Model (ATM) network) to provide a data communication connection to a compatible LAN. May be. A wireless link can also be configured. In any such configuration, communication interface 1517 sends and receives electrical, electromagnetic or optical signals that carry digital data streams representing various types of information. Further, the communication interface 1517 may include peripheral interface devices such as a universal serial bus (USB) interface, a PCMCIA (Personal Computer Memory Card International Association) interface, and the like.
[0057]
Network link 1519 typically provides data communication through one or more networks to other data devices. For example, network link 1519 connects to host computer 1523 via local network 1521, which is a network 1525 (eg, a global packet data communication network commonly referred to as a wide area network (WAN) or “Internet”) or service. Connects to a data device operated by the provider. Both local area network 1521 and network 1525 use electrical, electromagnetic or optical signals to transmit information and instructions. Signals through various networks and over network link 1519 and communication interface 1517 communicate digital data with computer system 1500 and an exemplary form of transmitting information and instructions is a carrier wave.
[0058]
The computer system 1500 can send messages and receive data including program codes through the network, the network link 1519, and the communication interface 1517. In the Internet example, a server (not shown) transmits the requested code belonging to an application program for performing one embodiment of the present invention through the network 1525, the local network 1521, and the communication interface 1517. The processor 1503 stores the received transmitted code in storage 159 or other non-volatile storage for execution and / or later execution. In this method, computer system 1500 obtains application code in the form of a carrier wave.
[0059]
The term “computer-readable medium” as used herein refers to any medium that participates in providing instructions to the processor 1503 for execution. Such a medium may take many forms, including but not limited to, non-volatile media, volatile media, and transmission media. Non-volatile media includes, for example, optical or magnetic disks such as storage device 1509. Volatile media includes dynamic memory, such as main memory 1505. Transmission media includes coaxial cable, copper wire, or optical fiber, including the wires that make up bus 1501. Transmission media can also take the form of acoustic, light or electromagnetic waves, such as those generated during radio frequency (RF) and infrared (IR) data communications. Usual forms of computer readable media are, for example, floppy disks, flexible disks, hard disks, magnetic tapes, any other magnetic media, CD-ROM, CDRW, DVD, any other optical media, punch cards, paper Tape, light mark sheet, hole pattern or any other physical medium with optically recognizable indicators, RAM, PROM, EPROM, flash EPROM, any other memory chip or cartridge, carrier wave or computer Includes any other readable medium.
[0060]
Various forms of computer readable media may include providing execution instructions to a processor. For example, instructions for performing the minimum portion of the present invention may be initially located on a remote computer's magnetic disk. In such a scenario, the remote computer loads the instructions into main memory and transmits the instructions over a telephone line using a modem. The modem of the local computer system receives the data on the telephone line, converts the data to an infrared signal using an infrared transmitter, and the infrared signal to a portable computer device such as a personal digital assistance (PDA) and laptop. Send. The infrared detector of the portable computer device receives information and instructions transmitted by the infrared signal and supplies the data to the bus. The bus transmits the data to main memory, from which the processor retrieves and executes instructions. The instructions received by the main memory are optionally stored in a storage device before or after being executed by the processor.
[0061]
As described above, various embodiments of the present invention provide a method for generating a low density parity check (LDPC) code configured to simplify encoders and decoders. The structure of the LDPC code is given by limiting the parity check matrix to be a low triangle. Also, to provide extra error protection for more vulnerable bits of higher-order modulation constellations (such as 8-PSK (Phase Shift Keying)), the transmitted bits will have non-uniform errors in the LDPC code. The protective ability can be used effectively. Further, the parity check matrix can be generated algorithmically using prestored constants and bitwise operations. LDPC efficient decoding can be performed by storing information representing successive edges from the check nodes to the bit nodes of the parity check matrix in successive slots of the memory. The foregoing method effectively reduces complexity without sacrificing performance.
[0062]
Although the present invention has been described with many embodiments and configurations, the present invention is not limited thereto, and various obvious modifications and equivalent configurations are within the scope of the present invention described in the claims. Should be included.
[Brief description of the drawings]
FIG. 1 is a schematic diagram of a communication system configured to use a low density parity check (LDPC) code according to an embodiment of the invention.
2 is a schematic diagram of an exemplary transmitter of the system of FIG.
3 is a schematic diagram of an exemplary receiver of the system of FIG.
FIG. 4 is a schematic diagram of a sparse parity check matrix according to an embodiment of the present invention.
FIG. 5 is a graph of two parts of the LDPC code of the matrix of FIG.
FIG. 6 is a schematic diagram of a sub-matrix of a sparse parity check matrix in which the sub-matrix includes parity check values limited to low triangular regions according to one embodiment of the invention.
7 is a graph showing characteristics between codes used in an unrestricted parity check matrix (H matrix) and a restricted H matrix having a sub-matrix as shown in FIG. 6;
8 is a schematic diagram of a non-gray 8-PSK modulation scheme and a gray 8-PSK modulation scheme that can be used in the system of FIG. 1, respectively.
FIG. 9 is a graph illustrating characteristics between codes using gray labeling and non-gray labeling.
FIG. 10 is a flow diagram of the operation of an LDPC decoder using non-gray mapping according to one embodiment of the invention.
11 is a flow diagram of the operation of the LDPC decoder of FIG. 3 using gray mapping according to one embodiment of the invention.
FIG. 12 is an explanatory diagram of an interaction between a check node and a bit node in a decoding process according to an embodiment of the present invention.
FIG. 13 is a graph illustrating a simulation of LDPC code generated according to various embodiments of the present invention.
FIG. 14 is a graph illustrating a simulation of LDPC code generated according to various embodiments of the present invention.
FIG. 15 is a graph illustrating a simulation of LDPC code generated according to various embodiments of the present invention.
FIG. 16 is a schematic diagram of the upper edge of a memory organized to support access configured to achieve randomness of LDPC encoding according to one embodiment of the invention.
FIG. 17 is a schematic diagram of a lower edge of a memory organized to support access configured to achieve randomness of LDPC encoding according to one embodiment of the present invention.
FIG. 18 is a schematic diagram of a computer system that performs LDPC code encoding and decoding processing according to an embodiment of the present invention;

Claims

In a method for generating a low density parity check (LDPC) code,
Converting the received input message into an LDPC codeword using only the parity check matrix of the LDPC code without using the generator matrix of the LDPC code;
Anda step of outputting the LDPC codeword,
The parity check matrix specifies connections between a plurality of check nodes and a plurality of bit nodes;
The bit nodes are divided into groups of M bit nodes,
For each group of bit nodes, each bit node nj is connected to a plurality of check nodes numbered m1 + jp, m2 + jp, ..., md + jp, where j ranges from 0 to M-1 , J represents the number of a plurality of bit nodes in the group, and m1, m2,..., Md represent d check nodes connected to the first bit node of each group. The check nodes m1, m2, ..., md are different between the bit nodes of one group and the next group, so if p is set to an appropriate value, all the check nodes represented in the matrix Will have the same order,
By arranging a plurality of edge values for a group of bit nodes adjacent to each other in a memory and simultaneously arranging a plurality of edge values for a group of check nodes adjacent to each other in the memory, the parity check matrix is converted into the LDPC code. A method of generating LDPC codes that provides organized access during the decoding of words .

The method of claim 1, wherein, in the converting step, the predetermined triangular portion of the parity check matrix has a zero value after the row or column exchange.

Furthermore, the modulation of the LDPC code according to the modulation method is
2. The method of claim 1 including one of 8-PSK (Phase Shift Keying), 16QAM (Quadrature Amplitude Modulation) or QPSK (Quadrature Phase Shift Keying).

In a computer readable medium having instructions for generating a linear block code,
A computer readable medium on which the instructions are arranged to cause one or more processors to perform the method of claim 1.

Further comprising the step of applying an outer code to the LDPC codeword, an external code Bose (Bose), Chaudori (Chaudhuri), Hokkengemu (Hocqunghem) (BCH) encoding including, generation of LDPC codes according to claim 1 Method.

6. The method of claim 5 , wherein, in the step of applying, the outer code includes either a Reed-Solomon (RS) code or a Hamming code instead.

In a system that generates a low density parity check (LDPC) code,
Means for converting a received input message into an LDPC codeword using only the parity check matrix of the LDPC code without using the generator matrix of the LDPC code ;
And means for outputting the LDPC codeword,
The parity check matrix specifies connections between a plurality of check nodes and a plurality of bit nodes;
The bit nodes are divided into groups of M bit nodes,
For each group of bit nodes, each bit node nj is connected to a plurality of check nodes numbered m1 + jp, m2 + jp, ..., md + jp, where j ranges from 0 to M-1 , J represents the number of a plurality of bit nodes in the group, and m1, m2,..., Md represent d check nodes connected to the first bit node of each group. The check nodes m1, m2, ..., md are different between the bit nodes of one group and the next group, so if p is set to an appropriate value, all the check nodes represented in the matrix Will have the same order,
By arranging a plurality of edge values for a group of bit nodes adjacent to each other in a memory and simultaneously arranging a plurality of edge values for a group of check nodes adjacent to each other in the memory, the parity check matrix is converted into the LDPC code. An LDPC code generation system that provides organized access during the decoding of a word .

The system of claim 7 , wherein the predetermined triangular portion of the parity check matrix has a zero value after a row or column exchange.

8. The system of claim 7 , wherein the modulation of the LDPC code according to the modulation scheme further comprises one of 8-PSK (Phase Shift Keying), 16QAM (Quadrature Amplitude Modulation) or QPSK (Quadrature Phase Shift Keying).