JP4420986B2 - Shallow trench isolated semiconductor substrate and method of manufacturing the same - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明はLSI等の半導体集積回路用基板およびその製造方法に関するもので、特に半導体集積回路の素子分離技術に係るものである。
【0002】
【従来の技術】
LSIを形成するには、トランジスタ等の能動素子、又は抵抗やキャパシタ等の受動素子を形成する素子形成領域の周辺に、1つの素子形成領域と他の素子形成領域とを電気的に分離する素子分離領域とを形成することが必要である。MOS・LSI技術やバイポーラLSI技術の発展の中でこの素子分離領域を形成するための素子分離技術は常に重要な技術課題の一つであったが、今後もその重要性はますます増大すると考えられる。この素子分離技術の歴史の中で時代を画する一つの展開は、素子形成領域と素子分離領域を自己整合的に区分できるLOCOS(LOCal Oxidation of Silicon)技術の開発であったと言える。LOCOS技術(LOCOS法)は図15に示すように窒化膜(Si3 N4 膜)88をマスクにして選択酸化を行ない、Si3 N4 膜のない場所のSi表面に形成された酸化膜(SiO2 膜)82を素子分離領域の絶縁層として用いるものである。この素子分離技術とポリシリコン配線技術とが相まって今日のLSI産業の隆盛をもたらしたといっても過言ではない。しかしサブミクロンからディープサブミクロンの微細加工時代に至り、このLOCOS技術もいよいよその限界に近づきつつある。その最大の問題点は、いわゆるバーズビークの存在による素子形成領域(活性領域)の侵食と、フィールド酸化膜形成時の局部的なストレスの発生による結晶欠陥の発生である。とくにバーズビークはVLSIあるいはULSIにとっては高集積化の阻害要因となっており、バーズビークによる侵食を少なくし微細化するためには酸化膜82の厚さを薄くせざるを得なくなる。しかし酸化膜82の厚さを薄くすることは、素子間耐圧が低下するという問題を発生させる。これを克服するためにLOCOS法の改良や新しい分離技術が種々提案されている。たとえばLOCOS法をベースとした改良素子分離技術として改良コプラナ法、直接窒化膜マスク方式、あるいはSWAMI(Side WAll Masked Isolation)等が知られ、さらに選択エピタキシャル法やUグルーブ法等も提案されている。これらの素子分離技術に加え、BOX(Buried OXide)法と呼ばれる、図16に示すような酸化膜埋込み法がサブミクロン寸法、ディープサブミクロン寸法のVLSI等における素子分離技術として注目されている。これはシリコン基板5にU溝を形成した後、SiO2 等の絶縁材料77をU溝を埋め込むように堆積する素子分離技術である。
【0003】
BOX法で用いる絶縁膜堆積技術には、均一性、平坦性、段差被覆性(ステップカバレージ)、膜質、およびプロセスの低温化等の種々の要求が課せられている。このうち特に段差被覆性およびプロセスの低温化が重要である。ギガスケール集積回路(GSI)等、ますます高集積化が進む、半導体集積回路の製造には低温で良質な絶縁膜が要求されるのである。この要求に対して従来比較的低温(300〜450℃)で形成できるモノシラン(SiH4 )とN2 Oと等を用いたCVD技術であるLTO(Low Temperature Oxide)が知られているが、LTOは形成条件にもよるが一般に段差被覆性が悪く、膜質も劣る。とくに常圧CVD法や減圧CVD法による酸化膜は引っ張り応力を示し、クラック耐性が弱いという欠点をもつ。
【0004】
これらの要件を鑑み、最近TEOS(テトラエチルオルソシリケート:Si(OC2 H5 )4 )を代表とする有機シリコン系材料を用いたCVD技術の研究が活発となっている。たとえばTEOSとO3 の反応によれば450℃以下の低温で絶縁膜の形成が可能で、しかも段差被覆性が良好であるからである。
【0005】
【発明が解決しようとする課題】
図16に示したBOX法のうちで比較的溝の深さが浅いものは微細化に有利で、シャロウ・トレンチ分離(Shallow Trench Isolation;STI)法とも称せられる。しかしながら、このSTI法は、LOCOS法に比し素子を微細化する点では有利であるが、能動素子領域(素子形成領域)となるシリコン等の半導体基板と溝に埋め込まれる絶縁物(例えばシリコンの酸化物)との間で、熱膨脹係数が異なるため、素子分離領域形成中、または素子分離領域形成後のLSI製造工程中の熱工程によって半導体基板中に応力が生じ、図16に太い実線で示すような転位12等の結晶欠陥を発生させることになるという問題があった。特に、シリコン酸化物の形成を有機シリコンソースを原料とした場合、有機シリコンソースの原料精製技術に起因した不純物の問題がクローズ・アップされてきている。すなわち、現状では高純度の有機シリコンソースを得ることが困難であるため、堆積直後はシリコンの酸化物(SiO2 )以外の不純物(例えばH2 O、有機物等)がSiO2 中に残存あるいは吸着している。したがって、その後の800〜1000℃の熱工程により、これらの不純物が解離されることに起因する種々の問題点が生じる。有機シリコンソース原料中の不純物としての水分は通常100〜20ppm含まれている。このため、たとえばシリコンデバイスにおいては、シリコン基板と埋込んだSiO2 (埋込み酸化膜)とでは熱膨脹率が異なる上に、埋込み酸化膜中の水分の解離に伴ない、膜収縮が加わり、シリコン基板に過大な圧縮応力が加わるという問題が挙げられる。さらに、図16に示す従来のSTI構造は素子分離領域形成中、またはその後の素子製造工程に伴う熱過程において基板に結晶欠陥を導入し易くなるという欠点があった。つまり、従来の有機シリコンソースを用いたSTI法による素子分離技術は基板表層に転位12等の結晶欠陥が発生、増殖、伝搬しやすいという一次的な問題点と、これらの問題点に付随して、これらの結晶欠陥が金属不純物を捕獲し易く、素子形成領域(活性領域)に結晶欠陥が多数発生するために接合リーク等の電気的不良が発生しやすいという二次的な問題点があった。
【0006】
特に、実際のLSI製造プロセスでは、素子分離領域の存在自身に起因する応力の他に、イオン注入によるダメージに起因した応力、さらには電極、層間絶縁膜等のそれぞれ性質の異なる種々の多層膜が形成されていることに付随した応力等が生じており、結晶欠陥が発生し易い。STI構造自身に起因した結晶欠陥とこれ以外に起因した結晶欠陥の相乗的な効果もある。基板中に発生した結晶欠陥は、金属不純物等を捕獲し易くなる。このため従来のSTI法においては、活性層(素子形成領域)中の結晶欠陥の存在により、接合リークが増大したり、ゲート酸化膜の絶縁破壊が生じる等の電気的不良が発生するという問題があった。したがって素子形成領域に結晶欠陥を発生させない素子分離技術の開発が今後の微細化されたLSI製造における重要な解決すべき課題であるのである。
【0007】
つまり、微細化されたGSI,ULSI,VLSI等の素子分離技術においては、バーズビークが存在しないこと、表面が平坦であること、および結晶欠陥が発生しないこと等の条件が要求されるのである。STI法ではバーズビークの問題はないものの、表面の平坦性や結晶欠陥の発生の抑制は重要な解決すべき課題である。
【0008】
上記のような問題点に鑑み、本発明はSTI法あるいはSTI法に類似の埋込み素子分離法を用いた半導体装置であって、SiO2 の応力に起因した素子形成領域に発生する結晶欠陥が低減された高集積密度半導体用の半導体基板を提供することを目的とする。
【0009】
本発明の他の目的はSiO2 の応力に起因した結晶欠陥を低減し、素子形成領域中のpn接合リーク電流を抑制し、同時に高集積密度化が可能な半導体基板の製造方法を提供することである。
【0010】
本発明のさらに他の目的は、熱酸化膜のエッチングレートと同等なエッチングレートを有した良質な酸化膜を低温で素子分離領域に埋め込むことができる半導体基板の製造方法を提供することである。
【0011】
【課題を解決するための手段】
上記目的を達成するため、この発明の第1の特徴は、図1(e),図7(f),図9(g)および図14(e)に例示するように半導体基板の表面の一部に形成された複数の溝部6と、溝部6の内部に形成された埋込酸化膜71と、溝部6と溝部6との間の素子形成領域とからなる素子分離半導体基板であって、埋込酸化膜71は有機シリコン系CVD法,いわゆるSOG(Spin−on−glass)法と呼ばれる樹脂ガラスの塗布法又は陽極酸化法のいずれかの方法により形成され、その後1100〜1350℃の温度で熱処理された酸化膜であることである。ここで「複数の溝部」とは、所定の切断面で観察した場合にその断面において複数が観察されるという意であって、平面パターン上における形状を限定するものではない。すなわち一定の場合においては、平面パターンとしてはこれらの溝部が連続して一つの溝部となっていてもかまわない。たとえば図1の対応する平面図を省略しているが、図1(a)に示される複数の溝部6は、図1(e)の中央部に示されるようなn+ ソース領域91、n+ ドレイン領域92を具備するMOSトランジスタ等が形成される素子形成領域のまわりをぐるりと囲んだ一体の領域として形成されていると解すことが可能であると解釈すべきである。あるいは、図12に示すように素子形成領域のまわりを埋込酸化膜71が島状に配置され、完全に囲んでいなくてもよい。いずれにせよ、一定の断面で観察した場合において素子形成領域を挟むように2以上の溝部が存在すれば本発明にいう「複数の溝部」に相当するのである。なお、1350℃以上の温度で酸化膜を熱処理しても本発明の目的は達成されるが、熱処理用の反応管や炉等の装置の構成が困難となり、また炉から半導体基板への汚染も問題となるので、現状の技術を考慮すると現実的ではない。また酸化膜の融点以上には高温にできないことは当業者には自明であろう。
【0012】
好ましくは、第1の特徴において,半導体基板の表面に形成されるこれらの溝部6の深さdと、これらの溝部6の開口部の幅l1 の寸法との比で定義されるアスペクト比d/l1 が10以下であることである。図10に示すように本発明の第1の特徴はアスペクト比10以下において素子形成領域に観察される欠陥密度が低減し、アスペクト比10以上では埋込酸化膜71の応力の低減化が不十分であり、この応力に起因した欠陥密度は低減しないことが実験的に明らかになったからである。また好ましくは、溝部の幅l1 を最小スペース幅とし、素子形成領域の幅l2 を最小ライン幅とした所定の方向のライン・アンド・スペースの繰り返しパターンにおいてこの所定の方向で定義されるl1 とl2 との比l1 /l2 が1.5以下であることである。図13に示すようにl1 /l2 が1.5以上では1100℃〜1350℃の熱処理によっても酸化膜の応力は低減できず、結晶欠陥が発生する。なお、このl1 /l2 は一定の方向について定義されるものであり、このライン・アンド・スペース・パターンの繰り返しの方向に対して直交するような方向、すなわち図11(b)の切断面X−Xに直交する方向のパターンであって、最小ライン幅もしくは最小スペース幅とならないような部分のパターン寸法の比は1.5以上となってもかまわない。図12にはライン・アンド・スペース・パターンが2方向に存在する場合を示した。図12においてはX−X方向において比l1x/l2xが定義され、Y−Y方向において比11y/l2yが定義される。このような場合においては少なくとも、いずれか一方の方向において比が1.5以下であればよい。たとえば
l1x/l2x≦1.5 ……(1)
l1y/l2y>1.5 ……(2)
であれば(1)式を採用すればよい。逆の場合は(2)式を採用すればよい。もちろん両方向において比l1x/l2x,l1y/l2yが共に1.5以下であつてもかまわない。本発明の「所定の方向で定義される11 とl2 との比」とは、以上のように、いずれか一つの方向で定義され、その定義された方向における比l1 /l2 が1.5以下であれば、他の方向については問わないという意味に解すべきである。
【0013】
本発明の第2の特徴は、第1の特徴と同様な図1(e),図7(f),図9(g)および図14(e)に例示するような形状の素子分離半導体基板であって、この埋込酸化膜25,71は5員環以上の環構造および4員環以下の環構造をそれぞれ所定の割合で含む非晶質シリコン酸化膜であることである。
【0014】
ここで所定の割合とはラマン散乱分光スペクトルの測定から求められる図4(a)および4(b)に示すような3員環、4員環、および5員環以上の多員環構造に対応するそれぞれのラマンシフトの積分強度の全体(全スペクトルの積分強度)に対する割合が所定の割合という意味である。すなわち図4(a)および4B(b)に示すように波数300〜700cm-1のスペクトル領域を全体とした場合の各ラマンシフトの積分強度の割合を意味する。ここで各ラマンシフトの積分強度は対応するピークを含む所定のスペクトル範囲内で定義される。
【0015】
つまり図5に示すように、
(i) 5員環以上に対応するラマシンフトの積分強度比が実質的に全体の85%以上、
(ii)4員環または3員環に対応するラマンシフトの積分強度比が実質的に全体の15%以下、
という2つの条件の少なく共一方を満たす非晶質シリコン酸化膜(SiO2 膜)であることにより、埋込酸化膜25,71中の応力および埋込酸化膜25,71と半導体基板5,16,23、との界面の応力が緩和され、素子形成領域中の転位の発生が抑制されることとなる。ここで「実質的に85%以上」とは図5でエラーバーで示すように約80%以上程度を許容するという意である。また「実質的に15%以下」とは約20%以下程度までが許容されるという意である。3員環および4員環を共に含む場合は3員環と4員環の和が実質的に15%以下であればよい。すなわち本発明にいう85%以上、15%以下とは図5に示す関係を意味すると解すべきである。なお、本発明の第2の特徴における積分強度比の計算においてはバックグランド成分が除去されていることはもちろんである。本発明の第2の特徴の構造により、素子形成領域中に形成されるpn接合のリーク電流が低減し、良好な特性を有した高密度集積回路が実現できる。なお、本発明の5員環以上を実質的に85%以上、4員環または3員環を実質的に15%以下含む酸化膜のエッチング速度(エッチングレート)は図6に示すようにNH4 Fによるエッチングレートが130nn/min以下となり、熱酸化膜の対応するエッチングレートとほぼ等しい。したがって簡単な5員環以上、4員環の組成の検証としてはエッチングレートを調べればよい。
【0016】
本発明の第3の特徴は、図1(a)〜(e)又は図7(d)〜(f)に例示するような、次の各工程を少なくとも含むことである。すなわち,
(イ)図1(a)又は図7(d)に示すように半導体基板5,16の表面の一部に複数の溝部6を形成する第1工程,
(ロ)図1(b),(c)又は図7(e)に示すように溝部6に有機シリコン系CVD法により酸化膜7,71を埋め込む第2工程,および
(ハ)酸化膜71を基板温度1100℃〜1350℃で熱処理する第3工程、とを少なくとも含むことを特徴とする。「複数の溝部」とは一定の断面で見た場合の概念であることは上述した通りである。有機シリコン系CVD法とはTEOS(Tetraethylorthosilicate;Si(OC2 H5 )4 ),TMOS(Tetramethoxysilane;Si(OCH3 )4 ),TPOS(Tetrapropoxysilane;Si(OC3 H7 )4 )、あるいはDADBS(Diacetoxyditertiarybutoxysilane;(C4 H9 O)2 Si−(OCOCH3 )2 )等の有機シリコンソースを原料としたCVDをいう。
【0017】
好ましくは、第2工程における有機シリコン系CVD法は常圧CVD法、減圧CVD法、プラズマCVD法、光CVD法および液相CVD法のうちのいずれかであることである。常圧CVD法はO2 をオゾナイザーに導入して放電させて形成させたオゾン(O3 )を用いる、いわゆるオゾン系常圧CVD法でもよい。減圧CVD法(LPCVD)はたとえばTEOS−O3 の反応を6.7kPa等の減圧化で行うCVD法をいう。プラズマCVDとは13.56MHz あるいは150KHz 程度のプラズマ放電を用いてTEOS,O2 ,He等のガスソースを用いて行なえばよい。光CVD法はArF(193nm),KrF(249nm),XeCl(308nm),XeF(350nm)等によるエキシマレーザ光や高圧水銀ランプ、水銀−キセノンランプ等の,主として紫外光の光エネルギーを用いた光反応により行なえばよい。液相CVD法とは、たとえばRF放電により励起されたO2 とTMS(Tetramethylsilane;Si(CH3 )4 )を用いた−40℃でのCVD等をいう。
【0018】
好ましくは、有機シリコン系CVD法による酸化膜はH2 等の還元性ガス、He,Ne,Ar,Kr,Xe等の不活性ガス,O2 ,N2 ,HCl,CO又はCO2 のいずれか、又はこれらのうちから選択された2種以上のガスからなる混合ガス中で行なわれることである。
【0019】
また、第2工程における埋込酸化膜の形成は、具体的には図1(b)に示すように溝部よりも厚く酸化膜7を堆積し、その後図1(c)に示すように半導体基板5の表面が実質的に露出するまで表面を平坦化するステップを含むことが好ましい。ここで「半導体基板の表面が実質的に露出する」とは、完全に半導体基板5が露出するまでエッチバックする必要は必ずしもなく、たとえば、その後の工程において必要があれば、50nm〜100nm、あるいは300nm程度の極めて薄い酸化膜が半導体基板5の表面に残るようにエッチバックして、半導体基板の表面を平坦化しても「実質的に露出している」と解するという意味である。また平坦化の工程と熱処理の工程はどちらが先でもよい。したがって上述とは逆に前記第2工程としては、有機シリコン系CVDで溝部の深さよりも厚く酸化膜を形成する工程のみとし、第3工程の熱処理後、第4工程として表面の平坦化工程を行ってもよい。
【0020】
本発明の第3の特徴における重要な点は熱処理温度(アニール温度)である。図2は有機シリコン系CVD法の後、1000℃〜1350℃の間で、50℃間隔で熱処理を行ない、素子分離半導体基板構造を試作した場合の結果を示す。つまり、この素子分離領域形成後,トレンチとトレンチの間の幅0.3μmの素子形成領域(SDG領域)にMOSトランジスタ等の素子を形成しMOS集積回路を構成した後の素子分離半導体基板を、表面SEM観察した結果である。図2に示すように、1100℃以下の低温側熱処理温度では転位が多発していることがわかる。これは図16に太い実線で示した従来のSTI基板における転位12と同様の転位である。
【0021】
図2のデータは選択エッチング法で転位ピットを顕在化させてSEM観察を行ない、1mm×1mm角の領域内の転位密度を面内5点において測定し、それらの値を平均した結果である。1000℃〜1100℃までの熱処理温度では図16(従来技術)の太い実線と同様の転位12が約10個/μm2 発生しているが、それ以上の熱処理温度、すなわち本発明の温度領域では低減していることがわかる。また、上記の素子分離を行なったSDG領域にMOSトランジスタを形成し、このMOSトランジスタ中のpn接合構造に対応するn+ −pダイオードの接合リーク特性を測定した結果を図3に示す。1100℃以上の熱処理をした基板ではリーク電流が低減していることがわかる。この結果は、リーク電流の発生原因であるn+ −pウェル接合部の転位が抑制されたことを反映しており、本発明による埋込酸化膜の応力制御が転位抑制、リーク電流低下に有効であることを示すものである。同様な結果は図8に示すバイポーラ集積回路の素子分離に用いた場合も明らかであり、1000℃以下における熱処理よりも本発明の温度領域(1100℃〜1350℃)における熱処理の場合の方が、SiO2 の応力が緩和され、接合リーク電流が低減していることがわかる。
【0022】
本発明の第4の特徴は、
(イ)第1および第2の主表面を有する第1の半導体基板を用意し、第1の半導体基板23の第1の主表面に図9(a)に示すように直接接合用酸化膜24を有機シリコン系CVD法により形成し、基板温度1100℃〜1350℃において第1の熱処理を行なった後、その表面を図9(b)に示すように平坦化を行う第1工程、又は平坦化を行った後基板温度1100℃〜1350℃における第1の熱処理を行う第1工程,
(ロ)図9(b)に示されるように表面が平坦化された直接接合用酸化膜25を介して、第1の半導体基板23と、第1の半導体基板23とは異なる第2の半導体基板26とを直接接合し、いわゆるSOI(Silicon−On−Insulator)基板を形成し、その後図9(c)に示すようにこの第1の半導体基板23の裏面を研削、研磨エッチング等によりを所定の厚みに調整する第2工程,
(ハ)第1の半導体基板23の第2の半導体基板26に対向しない側に位置する第2の主表面の一部に図9(d)に示すように複数の溝部6を形成する第3工程(図9(d)は図9(c)とは表裏を逆転している),
(ニ)この複数の溝部6のそれぞれへ有機シリコン系CVD法により図9(e)に示すように埋込酸化膜7を形成する第4工程,および
(ホ)埋込酸化膜7に対して基板温度1100℃〜1350℃において第2の熱処理を行なう第5工程,
とを少なくとも含むことである。ここで第1の半導体基板23と第2の半導体基板26とは同種の半導体基板である必要はなくSiとSiC等の異種の半導体の組み合わせでもよい。つまりSi以外のIV族,III-V 族,II−VI族半導体および非晶質材質を第1および第2の半導体基板として選ぶこともできる。なお、第1工程における第1の熱処理を省略し、第2工程の直接接合時に第1の熱処理と同一条件の1100℃〜1350℃の熱処理を行ってもよい。あるいは第1の熱処理を省略し、第5工程における第2の熱処理によって第1の熱処理を代用してもよい。
【0023】
本発明の第4の特徴の構成によれば、埋込酸化膜71および直接接合用酸化膜25の応力が低減され、素子形成領域における転位等の結晶欠陥の発生が抑制される。
【0024】
本発明の第5の特徴は、
(イ)第1および第2の主表面を有する第1の半導体基板を用意し、図14(a)に示すように第1の半導体基板23の第1の主表面の一部に複数の溝部を形成する第1工程,
(ロ)図14(a)に示すように第1の半導体基板の第1の主表面に直接接合用酸化膜25を有機シリコン系CVD法により形成し、基板温度1100℃〜1350℃において熱処理を行なった後図14(b)に示すように第1の半導体基板23の第1の主表面の上部の酸化膜25を平坦化する第2工程、又は図14(b)に示すように第1の半導体基板23の第1の主表面の上部の酸化膜25を平坦化後基板温度1100℃〜1350℃における熱処理を行なう第2工程、および
(ハ)直接接合用酸化膜25を介して、図14(c)に示すように第1の半導体基板23と、第1の半導体基板とは異なる第2の半導体基板26とを直接接合し、その後第1の半導体基板23の厚みを直接接合用酸化膜25の一部が露出するまで薄くし、図14(d)に示すように、第1の半導体基板23の第2の主表面に、直接接合用酸化膜25に囲まれた素子形成領域を形成する第3工程,
とを少なくとも含むことである。ここで第1の半導体基板23と第2の半導体基板26とは同種の半導体基板である必要はなくSiとSiC等の異種の半導体の組み合わせでもよい。つまりSi以外のIV族,III-V 族,II-VI 族半導体および非晶質材質を第1および第2の半導体基板として選ぶことができる。
【0025】
本発明の第5の特徴によれば1回の有機シリコン系CVD法により、同時に埋込酸化膜25と直接接合用酸化膜25が形成できるので、第4の特徴に比して工程数が減少する。すなわち第1の半導体基板23の表面に露出した直接接合用酸化膜25が埋込酸化膜としても機能することとなる。また熱処理工程も第4の特徴に対し少ないのでプロセスの低温化に寄与することになる。
【0026】
本発明の第5の特徴の構成によれば、埋込酸化膜25および直接接合用酸化膜25の応力が低減され、素子形成領域における転位等の結晶欠陥の発生が抑制される。
【0027】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。半導体装置の図面の表現上一般的なことではあるが、以下の図面は正確な寸法を表現したものではなく、模式的なものであると理解すべきである。特に各層の厚みの相対的関係は現実の比率等とは異なことに注意すべきである。
【0028】
(第1の実施の形態)
図1(e)は本発明の第1の実施の形態に係るMOS集積回路用の埋め込み素子分離半導体基板(シャロウ・トレンチ素子分離(STI)半導体基板)の断面構造で、図1(a)〜(d)は図1(e)に至るまでの製造方法を示す工程断面図である。本発明の第1の実施の形態に係る素子分離半導体基板は、図1(e)に示すように半導体基板5の表面から形成された溝部の内部に埋込酸化膜71が形成され、この埋込酸化膜71と埋込酸化膜71との間の素子形成領域の間にn+ ソース領域91、n+ ドレイン領域92、ゲート酸化膜8、ポリシリコンゲート電極98、ソース電極93、ドレイン電極94、および層間絶縁膜79からなるMOSトランジスタが形成されている。
【0029】
本発明の第1の実施の形態の素子分離半導体基板に形成されたMOS集積回路は、埋込酸化膜71の応力が以下に示すような熱処理を施すことにより緩和し、したがって素子形成領域には、従来技術で説明した図16に示すような転位12は発生しなくなる。したがって、転位に起因したpn接合リーク電流も低減する。
【0030】
本発明の第1の実施の形態に係る素子分離半導体基板は以下のような工程によって製造できる。
【0031】
(イ)まず面方位(100)の鏡面シリコン基板の表面にたとえば100nmのシリコン酸化膜17を水蒸気酸化法(ウェット酸化法)等により形成し、この酸化膜17の表面にフォトレジスト(図示省略)を塗布し、フォトリソグラフィ法によりフォトレジストをマスクとして酸化膜17をエッチングする。このエッチングにより酸化膜17からなるシリコンエッチング用マスクパターンを形成し、それ以外のシリコン基板5の表面を露出させる。そして、酸化膜エッチングに用いたフォトレジストを除去後、このシリコン基板5の露出部を酸化膜17をマスクとしてRIEにて図1(a)に示すように幅0.3μm、深さ1μmの溝を形成する。シリコン基板5のRIEはたとえばCF4 とH2 の混合ガスを1.3Paの圧力で、13.56MHz の高周波電力を0.22W/cm2 で印加して行なえばよい。あるいはSF6 とO2 との混合ガス,又はCCl4 等でRIEを行ってもよい。
【0032】
(ロ)次に、基板を洗浄後、図1(b)に示すように有機シリコンソース、例えばTEOS(Si(OC2 H5 )4 )を用いたCVD法で酸化膜7を形成する。この酸化膜を堆積させる前に熱酸化膜あるはSi3 N4 を薄く形成させていてもかまわない。この酸化膜7は溝を完全に埋め込むため、溝の深さ以上例えば1.1μmの厚さでSi基板上の全面に形成する。この溝を埋め込む材料として有機シリコンソースに酸化剤例えばN2 O,O2 ,O3 などを加えたものでもよい。又、有機シリコンソース、SiH4 などのシリコン水素化合物、SiCl4 などのシリコン塩化物を単独,もしくはこれらの原料の2種類以上を混合して原料としたCVD法でも溝をシリコン酸化膜で埋め込むこともできるし、それぞれの原料に酸化物を加えてもかまわない。
【0033】
(ハ)続いて図1(c)に示すように、たとえばCDE法によってエッチバックすることにより溝に埋め込まれた以外の部分のシリコン基板5を外部に露出させ、平坦化させる。
【0034】
(ニ)有機シリコンソースにより形成された埋込み酸化膜71はSiO2 以外の不純物、例えば水を多く含有するため、図1(d)に示すように1100〜1350℃において熱処理を行なう。図1(d)に示すように熱処理により若干の湾曲(凹部)が生じる。本処理はたとえばN2 中で2時間程度の熱処理でよいが熱処理の雰囲気ガスはO2 ,HCl、還元性ガス、不活性ガスでも同様の結果が得られる。なお、素子分離領域以外の基板上の酸化膜を除去して平坦化した後、熱処理を行なう場合について説明したが、先に熱処理した後,素子分離領域以外の基板上の酸化膜7を除去して、平坦化しても同様の効果が得られる。
【0035】
(ホ)最後に、図1(e)に示すようにトレンチとトレンチの間の素子形成領域、すなわちSDG領域(幅0.3μm)にMOSトランジスタを形成する。MOSトランジスタの形成は、ポリシリコンゲート78を用いて自己整合的にn+ ドレイン領域92を形成する標準的なMOSプロセスで形成すればよく、ここでは説明を省略する。
【0036】
図1(e)に示したように素子形成領域にMOSトランジスタを形成した後の、素子形成領域中の転位密度は図2に示すように1個/μm2 以下である。図2の転位密度の測定結果は、試料を選択エッチング後、SEM観察を行ない、1mm×1mm角の領域内の5点の平均についてのデータである。
【0037】
図3は上記MOSトランジスタの構造に対応したTEGパターンのpn接合ダイオードのリーク電流を示す。すなわち、n+ ソース領域91とpウェル5間に形成されるn+ p接合のリーク電流を図3に示すが、リーク電流が15pA以下に低減している。TEGパターンのダイオード面積は350μm×240μmであるので、このことは1.7×10-8A/cm2 以下のリーク電流密度に低減できたことを意味する。図3の結果は、本発明の第1の実施の形態により、リーク電流の発生原因であるn+ p接合部の転位が抑制されたことを示すものである。
【0038】
図4(a),(b)および図5は上記の転位密度の低減化や、リーク電流の低減化を可能にする本発明の第1の実施の形態に係る酸化膜の構造をラマン散乱を用いて調べた結果である。すなわち、まず、シリコン基板に、上記埋め込み絶縁膜の形成方法で酸化膜を面内に均一に形成し、さらに前述の熱処理を施した酸化膜(SiO2 )の構造をラマン散乱分光法により調べた結果である。SiO2 はラマン散乱断面積が小さく、測定においてはSi基板中からの振動によるラマン散乱のピークが支配的になるので、SiO2 が表面に形成されているシリコン基板のラマン散乱シフトのスペクトルからSiO2 膜が形成されていないSi基板の、ラマン散乱シフトのスペクトルを差し引くことで図4(a)に示すような複数のピークを有したSiO2 のラマン散乱のスペクトルが得られる。またこのピークをシミュレーションによって分離すると図4(b)のように、3員環、4員環、および5員環以上の多員環に分離できる。この環状構造の分離の方法は、C.J.Breinker et al..J.Non−Cryst.Solids 82(1986)177などによって確立されている。図4(a)においてアニール1は1000℃、1時間の熱処理で、アニール2は1150℃、1時間の熱処理である。またアニール1,およびアニール2はいずれもN2 ガス雰囲気中の熱処理である。
【0039】
熱処理温度ごとに各ラマンシフトのスペクトルの積分強度を取り、全体の積分強度に対する比(以下積分強度比という)を求めると図5のようになる。全体の積分強度とは波数300〜700cm-1におけるスペクトルの積分強度で、Si基板からのバックグランド値を引いた(除いた)値である。転位の発生が低減する1100℃から3、4員環の積分強度比は低減し、また5員環以上の多員環の積分強度比が増加していることが分かる。すなわち、SiO2 の環構造において、4員環以下の積分強度比が実質的に全体の15%以下、もしくは5員環以上の多員環の積分強度比が実質的に全体の85%以上であれば転位の発生原因である埋め込み材の応力が緩和され、転位を抑制することができることがわかる。ラマン散乱の測定の誤差等を考慮すると、図6に示すように4員環以下は約20%以下、5員環以上は約80%以上であれば本発明の効果は得られると言える。
【0040】
図6は本発明の第1の実施の形態に係る酸化膜のエッチングレート(エッチング速度)を示す。本発明の熱処理温度、すなわち1100℃〜1350℃で熱処理した酸化膜のNH4 F(フッ化アンモニウム)溶液によるエッチングレートは130nm/min以下であり、図6の左側に示した熱酸化膜のエッチングレートとほぼ等しい値である。有機シリコン系CVD法により堆積し熱処理しない酸化膜、いわゆる「アズ・デボ」の酸化膜は約650nm/minのエッチングレートでNH4 Fによってエッチングされる。したがって本発明の高温アニールにより5員環以上が80%となる共に、酸化膜のエッチングレートが下がることがわかる。酸化膜のエッチングレートとラマン散乱で測定した5員環以上、3,4員環のSiO2 のそれぞれの含有率はほぼ対応していると言える。
【0041】
なお、本発明の第1実施の形態においては上記(ロ)の工程でTEOS等の有機シリコンソースを用いたCVD法で酸化膜7を形成したが、酸化膜形成方法はこのような有機シリコン系CVD以外の方法でもよい。たとえば、いわゆるSOG(Spin-on-glass:スピン・オン・グラス)法と称せられる方法を用いてもよい。SOG法はアセトン,キシレン等の溶剤にポリシロキサン等を溶かした樹脂ガラスをスピンナー等を用いて塗布し、80℃〜100℃のプリベークで溶剤を取り除き、SiO2 膜を形成する方法である。SOG法でSiO2 膜を形成後1100〜1200℃で熱処理することにより上記と同様の効果が得られる。すなわちSOG法の場合も、ラマン散乱スペクトルから求められる5員環以上の多員環の積分強度比が実質的に全体の85%以上、3員環又は4員環の積分強度比が実質的に全体の15%以下とすることにより、転位が抑制され、リーク電流が低減する。樹脂ガラスについては特公昭58−51422号公報、米国特許3985597号公報,4004044号公報等に記載されている。これらの樹脂ガラスは市販されており、たとえばAllied Signal-Accuspin 418/720,Allied Signal-Accuglass T-11/T-14,Dow-Corning 805,Owens-Illinois650,General Electric SR125/SR124 等を用いればよい。80℃〜100℃のプリベーク後、600℃程度の低温アニールを行ない、その後1100℃〜1350℃の高温アニールを行うようにしてもよい。
【0042】
(第2の実施の形態)
図7(f)は本発明の第2の実施の形態に係るバイポーラ集積回路用素子分離半導体基板の構造を示す断面図で、図7(a)〜7(e)は図7(f)の構造に至るまでの製造方法を示す模式的な断面図である。本発明の第2の実施の形態に係るバイポーラ集積回路用素子分離半導体基板の製造方法は、
(イ)まず、図7(a)に示すようにp型のシリコン基板13の表面に水蒸気酸化により200〜350nmのSiO2 膜14を形成する。
【0043】
(ロ)次にこのSiO2 膜14をフォトリソグラフィ法を用いて図7(b)に示すようにフォトレジストをマスクとしてパターンニングし、一部のシリコン基板13の表面を露出させ、拡散マスク14を形成する。そしてこの拡散マスク14を用いてSb(アンチモン)を熱拡散させ、不純物密度3×1020cm-3の、n+ 埋込層15を形成する。
【0044】
(ハ)酸化膜除去後、図7(c)に示すように、SiH4 やSiH2 Cl2 等のシラン化合物とドーピングガスとしてのPH3 等のリン化合物をH2 キャリアガスを流しながら高温で分解し基板上に膜厚2.5μmのn層16をエピタキシャル成長させる。
【0045】
(ニ)次にn層16の上に酸化膜17を0.3μm程形成させフォトリソグラフィ法により酸化膜17の上にフォトレジストのパターンを形成した後、フォトレジストをマスクにして酸化膜17に窓を開け、エッチング用マスク17を形成する。その後フォトレジストを除去し酸化膜17をマスク層としてn層16の選択的エッチングを行なって図7(d)に示すように、n層16中に約3μmの深さの溝を形成する。この選択的エッチングは異方性をもたせるためCCl4 あるいはC2 Br2 F4 によるRIE法を用いる。溝のアスペクト比が大きい場合はSF6 ガスプラズマによる低温マイクロ波プラズマエッチングが好ましい。たとえば基板温度を−80℃〜−150℃に冷却してプラズマエッチングを行なえばよい。
【0046】
(ホ)さらに本発明の第1の実施の形態の場合と同様にTEOS,TMOS,TPOS等の有機シリコンソースを原料としてCVD法で図7(e)に示すように溝を埋め込む。
【0047】
(ヘ)最後に、この表面を図8(f)に示すように平坦化を行なった後、1100〜1350℃の高温で、N2 雰囲気中で2時間保持し熱処理を行う。この熱処理の雰囲気はN2 ガス以外のO2 ,HCl、還元性ガス、不活性ガスでも可能である。なお、上記説明とは順序を変更し、CVD直後に1100℃〜1350℃の熱処理を先に行ない、その後エッチバック、すなわち平坦化しても同様の効果がある。この溝を素子分離領域として、その間にn+ コレクタ引出し領域20、p+ ベース領域21、n+ エミッタ領域22を形成し、図7(f)に示すようにバイポーラトランジスタを完成する。図7(f)には簡単化のためにエミッタ金属電極、コレクタ金属電極や層間絶縁膜等の図示を省略しているが、標準的なバイポーラICの構造であり、これらの金属電極,絶縁膜は当然具備されているものである。
【0048】
図8は本発明の第2の実施の形態に係るnpnバイポーラトランジスタの素子特性をTEGパターンを用いてリーク電流について調査した結果である。p+ ベース領域21とnコレクタ領域16との間でのp+ −n接合に対応したTEGパターンのリーク電流を測定し、各熱処理温度に対してプロットしている。TEGパターンのダイオード面積は350×240μmである。本発明の温度範囲(1100℃〜1350℃)においてp+ −n接合のリーク電流は1.7×10-8A/cm2 以下に低下しており、リーク電流発生原因である転位が抑制されていることがわかる。
【0049】
(第3の実施の形態)
図9(g)は本発明の第3の実施の形態に係る素子分離半導体基板の断面図で、図9(a)〜(f)は図9(g)に至るまでの製造方法を示す模式的な断面図である。本発明の第3の実施の形態においてはBiCMOS集積回路に適用する場合について説明するが、MOS集積回路、バイポーラ集積回路、静電誘導トランジスタ(SIT)集積回路等にも適用できることはもちろんである。本発明の第3の実施の形態に係るBiCMOS集積回路用半導体基板の製造方法は、
(イ)まず、図9(a)に示すように(100)面等所定の面方位の第1の主表面(表面)および第2の主表面(裏面)を有したn型シリコン基板(半導体基板)23を用意する。このn型シリコン基板23の表面(第1の主表面)にCVD法により厚さ1μmのSiO2 膜56を形成する。CVDはTEOS,HMDS(Hexamethydisiloxane;Si2 O(CH3 )6 ),OMCTS(Octamethylcyclotetrasiloxane;c(OSi(CH3 )2 )4 )等の有機シリコンソースを用いればよい。
【0050】
(ロ)次に図9(a)のSiO2 CVDをしたn型シリコン基板23を1100℃〜1200℃、N2 雰囲気中で2時間保持し熱処理する。その後、裏面を吸引固定させながらの機械的及び化学的研磨(CMP)法等を用いて酸化膜を0.3μmの厚さに平坦化して、直接接合(以下「SDB」という)用酸化膜25を図9(b)に示すように形成する。
【0051】
(ハ)次に、表面を鏡面に研磨したシリコン基板26を別に用意し、SDB用酸化膜25を介して図9(c)に示すようにn型シリコン基板23と、シリコン基板26とを互いに貼り合わせ、1100℃で1時間〜2時間熱処理することにより、SDB基板を形成する。この際電圧を印加して、熱処理してもよい。次にn型シリコン基板23の裏面(第2の主表面)を研磨してn型シリコン基板23の厚みが1μmとなるように、厚み調整を行なう。なお、シリコン基板の貼り合わせを1100℃以上で行なえば、実質的に上記(ロ)の熱処理と同等な効果を得ることができるので、上記(ロ)の熱処理を省略して、貼り合わせ時の熱処理で兼ねることも可能である。また貼り合わせ時の熱処理を1200℃にする方法、あるいは貼り合わせ時の熱処理を1100℃と1200℃の2段階で行うことも可能である。
【0052】
(ニ)次に図9(c)の状態を上下逆転し、図9(d)のようにn型シリコン基板23の裏面(第2の主表面)を上とする。このSDB法により形成したn型シリコン基板23の第2の主表面に300nmの熱酸化膜17を形成し、フォトリソグラフィ法により、フォトレジストをマスクとして熱酸化膜17の一部を所定のパターンにエッチング除去し、さらに熱酸化膜17のエッチング用マスクとして用いたフォトレジストを除去する。こうして得た熱酸化膜17をマスクとしてCCl4 ,SF6 等によるRIEを用いて、図9(d)に示すように、n型シリコン基板23の一部を、SDB用酸化膜25が露出するまで深さ1μmエッチングし、U溝6を形成する。
【0053】
(ホ)次に、図9(e)に示すようにTEOS,TMCTS(1,3,5,7−tetramethylcyclotetrasiloxane;c(OSiHCH3 )4 又はTES(Triethylsilane;SiH(C2 H5 )3 )等の有機シリコンソースを用いた減圧CVD法(LPCVD法)等により、SiO2 膜7を1.1〜1.5μm堆積する。LPCVD法のかわりにECRプラズマCVD法やICP−CVD法を用いてもよい。このU溝6を埋め込む材料として、有機シリコンソースに酸化剤例えばN2 O,O2 ,O3 などを加えたものでもよい。又、有機シリコンソース、SiH4 などのシリコン水素化合物、SiCl4 などのシリコン塩化物を単独,もしくはこれらのうちのいずれかの原料の2種類以上を混合して原料としたCVD法によってもU溝6をシリコン酸化膜7で埋め込むこともできるし、それぞれの原料に酸化物を加えてもかまわない。
【0054】
(ヘ)続いて、CDE法等によってCVDSiO2 膜7をエッチバックすることによりU溝6に埋込まれた部分以外のn型シリコン基板23の表面を外部に露出させ、図9(f)に示すように平坦化させる。
【0055】
(ト)図9(f)に示す状態の有機シリコンソースを用いたCVD法により形成された埋込み酸化膜71はSiO2 以外の不純物例えば水を多く含有するため、1100〜1350℃において熱処理を行なう。この熱処理はたとえばN2 中で2時間程度でよいが、この際の雰囲気ガスはO2 ,HCl、還元性ガス、不活性ガスあるいはCO,CO2 でも同様の結果が得られる。この熱処理後、埋込み酸化膜71で囲まれたn型シリコン基板23からなる素子形成領域に、周知のMOSプロセス、バイポーラプロセスを用いて、それぞれCMOS回路、バイポーラ回路を構成すれば、図9(g)に示すようなBiCMOS集積回路が完成する。なお、上記(ロ)の工程における1100℃〜1200℃の熱処理を省略して、上記(ト)の工程における1100℃〜1350℃の熱処理で代用しても、ほぼ本発明の目的を達成できる。この場合は工程の簡略化という利点がある。
【0056】
以上説明したように素子分離絶縁膜として有機シリコンソース、例えばTEOSを原料としたCVD法による絶縁材料を用いる場合において、本発明の第3の実施の形態の熱処理をすることで応力を低減させ、素子分離領域形成中またはその後の素子製造工程における熱処理中における転位の発生や増殖を低減することができる。したがって、本発明の第3の実施の形態によれば素子形成領域中に形成されたpn接合のリーク電流の値を1.7×10-8A/cm2 以下に低下させることができ、BiCMOS集積回路の高性能化が実現できる。
【0057】
なお、上記第1〜第3の実施の形態におけるU溝深さdのU溝幅l1 に対するアスペクト比d/l1 は一例であり、上記の説明のアスペクト比に限られる必要はない。図10に示すようにアスペクト比d/l1 が10以下のU溝に埋め込んだ酸化膜を本発明の熱処理条件(1100℃〜1350℃)において熱処理すれば、欠陥密度は低下するので、アスペクト比d/l1 は10以下の値ならば適宜選択してよい。なお、図10に示すように1000℃,1050℃等の本発明の熱処理条件の範囲外の場合は、アスペクト比d/l1 が10以下でも欠陥密度は低減しないことがわかる。
【0058】
図13は一定方向のライン・アンド・スペースの繰り返しパターンにおいて分離溝の幅l1 と、素子形成領域の幅l2 との比l1 /l2 を変えた場合の、素子形成領域における欠陥密度(転位ピット密度)を調べた結果である。すなわち、素子分離領域のU溝6を図11のように並べたライン・アンド・スペース・パターンにおいて、素子分離領域の幅l1 と素子形成領域の幅l2 の比を0.003〜10の間で変化させて埋め込み素子分離基板を作製し、その素子形成領域における転位ピットを選択エッチングして顕在化させ測定したものである。図11(a)は図11(b)のX−X方向断面図である。この場合有機シリコンソースを原料としたCVD法で酸化膜をU溝中に埋め込み、1000,1050,1100,1200,1350℃で2時間の熱処理を行って比較した結果が図13である。図13に示すようにl1 /l2 が1.5以上で欠陥は増加している。したがって、本発明は素子分離領域の幅l1 が素子形成領域の幅l2 の1.5倍以下で効果があり、この範囲ならば、上記第1〜第3の実施の形態におけるl1 /l2 以外の値を任意に選択して用いてもよい。l1 /l2 ≦1.5という条件は一定の方向のライン・アンド・スペース・パターンで定義されるものである。たとえば図12に示すようにX−X方向のライン・アンド・スペース・パターンとY−Y方向のライン・アンド・スペースの方向がある場合は、いずれかの方向おいて定義されるl1x/l2x又はl1y/l2yの値の少なくとも一方が1.5以下であればよい。図12のようなパターンはMOS・DRAM等で代表的なパターンである。
【0059】
(第4の実施の形態)
図14(e)は本発明の第4の実施の形態に係る素子分離半導体基板の断面図で、図14(a)〜(d)は図14(e)に至るまでの製造方法を示す模式的な断面図である。本発明の第4の実施の形態においてはCMOS集積回路に適用する場合について説明するが、nMOS(集積回路)等他のMOS集積回路、バイポーラ集積回路、BiCMOS集積回路、SIT集積回路等にも適用できることはもちろんである。本発明の第4の実施の形態に係るCMOS集積回路用半導体基板の製造方法は、
(イ)まず図14(a)に示すように、第1の主表面(表面)および第2の主表面(裏面)を有するn型の(100)面シリコン基板23を用意し、その第1の主表面の所定の場所に深さ1.2〜1.5μmのV溝を形成する。所定の場所とは最終的に素子分離領域となる場所という意である。このV溝の形成は周知の方法、たとえば、n型シリコン基板23の表面(第1の主表面)に150〜300nmの熱酸化膜を形成し、フォトリソグラフィ法により、熱酸化膜の所定の部分をエッチング除去し、この熱酸化膜をマスクとして、n型シリコン基板23をKOH、あるいはエチレンジアミンピロカテコール(EDP)等を用いて異方性エッチングすればよい。なお、V溝は一例であり、本発明の第1〜第3の実施の形態と同様にU溝でもよい。U溝の場合はCCl4 ,SiCl4 ,PCl3 ,SF6 等を用いたRIEやECRイオンエッチングで深さ1.2〜1.5μmとなるように形成すればよい。U溝,V溝いずれかの場合も、分離溝の幅l1 と素子形成領域の幅l2 の比l1 /l2 が1.5以下になるようにするのが好ましい。次にTEOS,DADBS,OMCTS,TMS,HMD等の有機シリコンソースを用いたLPCVD法により酸化膜を厚さ1.7〜2μm程度形成する。厚さ1.7〜2μmとは溝部の形成されていない平坦部の厚さをいう。なお有機シリコンCVD法のかわりに塗布ガラス(SOG)をスピンナー等により塗布してもよい。
【0060】
(ロ)次に図14(a)のSiO2 CVDをしたn型シリコン基板23を1200℃、N2 雰囲気中で2時間保持し熱処理する。その後、裏面(第2の主表面)を吸込固定させながらのCMP法等を用いて酸化膜を0.3μmの厚さに平坦化して、SDB用酸化膜25を図14(a)に示すように形成する。この際の雰囲気ガスはO2 ,HCl、還元性ガス、不活性ガスあるいはCO,CO2 でも同様の結果が得られる。
【0061】
(ハ)次に、表面を鏡面に研磨したシリコン基板26を別に用意し、SDB用酸化膜25を介して図14(c)に示すようにn型シリコン基板23と、シリコン基板26とを互いに貼り合わせ、1100℃〜1150℃で60分〜2時間熱処理することにより、SDB基板を形成する。この際減圧(真空)した状態でパルス電圧を印加して、熱処理してもよい。たとえば、0.1Paまで減圧して、800℃において±350Vのパルス電圧を10分程度印加すればよい。
【0062】
(ニ)次にn型シリコン基板23の裏面(第2の主表面)を研磨し、n型シリコン基板23の厚みが1μmとなるようにすれば、n型シリコン基板23の裏面にSDB用酸化膜25の一部が露出する。図14(d)はこの状態の基板の断面図を示すが、図14(c)と上下関係を逆転して、上側にn型シリコン基板23が位置するようになっている。したがって、この工程により、n型シリコン基板の第2の主表面に、埋め込み酸化膜25で周囲を囲まれた素子形成領域23が完成することとなる。
【0063】
(ホ)次に図14(e)に示すような周知のMOSプロセスを用いて素子形成領域23の内部にpウェル31を形成し、さらにpウェル31の内部にn+ ソース/ドレイン領域32,33、素子形成領域23のpウェルの形成されていない部分にp+ ソース/ドレイン領域34,35を形成し、さらにその表面にゲート酸化膜,ポリシリコンゲート電極98,98,金属配線を形成すれば、本発明の第4の実施の形態に係るCMOS集積回路が完成する。
【0064】
本発明の第4の実施の形態では1回の有機シリコン系CVD法(もしくはSOGの塗布)によりSDB酸化膜と埋め込み酸化膜が同時に形成でき、図9(a)〜(g)に示した第3の実施の形態よりも工程数が減少し、その分生産性が高くなる。また第3の実施の形態に比して、熱処理工程も少なくなるのでより少ない熱履歴で半導体装置が製造でき、結晶欠陥の低減と微細構造の実現が容易となる。
【0065】
また有機シリコン系CVD法は段差被覆性が優れており、しかも熱酸化でSDB酸化膜を形成するよりも低温かつ短時間で厚い酸化膜が形成できるので、熱酸化の場合のような酸化誘起欠陥(OSF)も発生しない。したがって素子形成領域中での結晶欠陥も少なく、結果としてCMOS回路中のリーク電流が低減する。また段差被覆性に優れていることから、図14(a)に示すような場合に限らず、種々の凹凸形状を有した基板を用いて、その平坦度に影響されずにSOI基板を作成することができる。
【0066】
本発明の第4の実施の形態でU溝を用いてもよいことは前述したが、その場合のアスペクト比は10以下にすることが好ましいことはもちろんである。またV溝の場合もその深さdvとV溝の表面側の開口部幅lv 1 との比dv/lv 1 が10以下が好ましい。
【0067】
以上説明したようにCMOS集積回路において、素子分離絶縁膜としてTEOS等の有機シリコンソースを原料としたCVDによる絶縁材料を用いる場合において、本発明の第4の実施の形態の熱処理をすることで応力を低減させ、素子分離領域形成中またはその後の素子製造工程における熱処理中における転位の発生や増殖を低減することができる。したがって、本発明の第4の実施の形態によれば素子形成領域中での形成されたpn接合のリーク電流の値を1.7×10-8A/cm2 以下に低下させることができ、CMOS・LSIの高性能化が実現できる。
【0068】
なお、上記本発明の第1〜第4の実施の形態においては常圧CVD法又はLPCVD法でシリコン酸化膜(SiO2 膜)を堆積させた場合について説明したが、SiO2 のCVDは液相CVD法でも行なうことができる。この場合はO2 ガスをマイクロ波放電させTMSと反応させ、基板温度を堆積粒子の沸点以下の−40℃にし、シリコン酸化膜を堆積させればよい。液相CVD後、本発明の第1〜第4の実施の形態と同様に熱処理を行えば、上記実施の形態と同様の効果が得られる。さらに電解液としてエチレングリコール、N−メチルアセトアミドを溶媒とし硝酸カリウムを少量加え、シリコン基板を陽極、白金を対向電極とした陽極酸化によってU溝中にSiO2 膜を形成してもよい。この場合も上記各実施の形態と同様の1100℃〜1350℃での熱処理を行なえば、同様の効果が得られる。又、プラズマCVD法によるSiO2 膜でU溝を埋め込むことも可能である。
【0069】
【発明の効果】
以上詳述したようにシリコン半導体基板上のMOS集積回路、バイポーラ集積回路、BiCMOS集積回路あるいはSIT集積回路において、素子分離絶縁膜として有機シリコンソース、例えばTEOSを原料としたCVD法による絶縁材料を用いる場合において、本発明の熱処理をすることで応力を低減させ、素子分離領域形成中またはその後の素子製造工程における熱処理中における転位の発生や増殖を低減することができる。したがって、本発明によれば素子形成領域中に形成されたpn接合のリーク電流の値を1.7×10-8A/cm2 以下に低下させることができ、MOSLSIやバイポーラLSI等の集積回路の高性能化が実現できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るMOS集積回路用の埋込素子分離半導体基板の製造工程を示す図である。
【図2】埋め込み酸化膜の熱処理温度と素子形成領域に発生する結晶欠陥密度の関係を示す図である。
【図3】埋め込み酸化膜の熱処理温度と素子形成領域に形成されたpn接合のリーク電流との関係を示す図である。
【図4】熱処理をした場合(アニール1,アニール2)と、しない場合の酸化膜によるラマン散乱スペクトル図である。
【図5】ラマン散乱の各ピークの積分強度比の、酸化膜の熱処理温度依存性を示す図である。
【図6】熱処理によるエッチング速度の変化を示す図である。
【図7】本発明の第2の実施の形態に係るバイポーラ集積回路用の埋込素子分離半導体基板の製造工程を示す図である。
【図8】埋め込み酸化膜の熱処理温度と素子形成領域に形成されたpn接合のリーク電流との関係を示す図である。
【図9】本発明の第3の実施の形態に係るBiCMOS集積回路用の埋込素子分離半導体基板の製造工程を示す図である。
【図10】溝のアスペクト比と欠陥密度との関係を示す図である。
【図11】溝の幅と素子形成層の幅との関係を示す図である。
【図12】2つの方向にライン・アンド・スペース・パターンが存在する場合を示す平面図である。
【図13】図11(又は図12)に示したl1 /l2 と、欠陥密度との関係を示す図である。
【図14】本発明の第4の実施の形態に係るCMOS集積回路用の埋込素子分離半導体基板の製造工程を示す図である。
【図15】従来技術として代表的なLOCOS法による素子分離半導体基板の構造を示す図である。
【図16】従来の埋込素子分離技術における転位の発生を示す図である。
【符号の説明】
5,13 p型シリコン基板
6 U溝
7,71,77 埋め込み酸化膜
8 ゲート酸化膜
12 転位
14,17 酸化膜
15 n+ 埋め込み領域
16 nエピタキシャル成長層
20 n+ コレクタ電極取り出し領域
21 pベース領域
22 n+ エミッタ領域
23,81 シリコン基板
24,25 SDB用酸化膜
26 n型シリコン基板
78,79 層間絶縁膜
82 酸化膜
83 素子形成領域
88 窒化膜
91 n+ ソース領域
92 n+ ドレイン領域
93 ソース電極
94 ドレイン電極
98,99 ポリシリコンゲート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a substrate for a semiconductor integrated circuit such as an LSI and a method for manufacturing the same, and more particularly to an element isolation technique for a semiconductor integrated circuit.
[0002]
[Prior art]
To form an LSI, an element that electrically separates one element formation region from another element formation region around an element formation region in which an active element such as a transistor or a passive element such as a resistor or a capacitor is formed It is necessary to form an isolation region. In the development of MOS / LSI technology and bipolar LSI technology, element isolation technology for forming this element isolation region has always been one of the most important technical issues, but it will be increasingly important in the future. It is done. One development that marks the era in the history of this element isolation technology can be said to have been the development of LOCOS (LOCal Oxidation of Silicon) technology that can distinguish the element formation region and the element isolation region in a self-aligning manner. As shown in FIG. 15, the LOCOS technology (LOCOS method) uses a nitride film (SiThreeNFourFilm) 88 is used as a mask for selective oxidation, and SiThreeNFourAn oxide film (SiO2) formed on the Si surface where there is no film2Film) 82 is used as an insulating layer in the element isolation region. It is no exaggeration to say that this element isolation technology and polysilicon wiring technology brought about the rise of today's LSI industry. However, since the microfabrication era from submicron to deep submicron has been reached, this LOCOS technology is finally approaching its limits. The biggest problems are the erosion of the element formation region (active region) due to the presence of so-called bird's beaks and the generation of crystal defects due to the generation of local stress during the formation of the field oxide film. In particular, bird's beaks are a hindrance to high integration for VLSI or ULSI, and the thickness of
[0003]
Various requirements such as uniformity, flatness, step coverage (step coverage), film quality, and low process temperature are imposed on the insulating film deposition technique used in the BOX method. Of these, step coverage and process temperature reduction are particularly important. High-quality insulating films are required at low temperatures for the manufacture of semiconductor integrated circuits, such as gigascale integrated circuits (GSI), which are becoming increasingly highly integrated. In response to this requirement, monosilane (SiH) that can be formed at a relatively low temperature (300 to 450 ° C.).Four) And N2LTO (Low Temperature Oxide), which is a CVD technique using O and the like, is known, but LTO generally has poor step coverage and poor film quality although it depends on the formation conditions. In particular, an oxide film formed by an atmospheric pressure CVD method or a low pressure CVD method exhibits a tensile stress and has a defect that crack resistance is weak.
[0004]
In view of these requirements, TEOS (tetraethyl orthosilicate: Si (OC2HFive)FourResearch on CVD technology using organic silicon materials such as) is active. For example, TEOS and OThreeAccording to this reaction, the insulating film can be formed at a low temperature of 450 ° C. or lower, and the step coverage is good.
[0005]
[Problems to be solved by the invention]
Among the BOX methods shown in FIG. 16, a relatively shallow groove is advantageous for miniaturization, and is also referred to as a shallow trench isolation (STI) method. However, this STI method is advantageous in terms of miniaturization of the element as compared with the LOCOS method, but an insulating material (for example, silicon of silicon) and a semiconductor substrate such as silicon that becomes an active element region (element forming region). Since the thermal expansion coefficient differs from that of the oxide), stress is generated in the semiconductor substrate during the formation of the element isolation region or during the LSI manufacturing process after the element isolation region is formed, and is indicated by a thick solid line in FIG. There is a problem in that crystal defects such as
[0006]
In particular, in the actual LSI manufacturing process, in addition to the stress due to the existence of the element isolation region itself, various multilayer films having different properties such as stress due to damage caused by ion implantation, and electrodes, interlayer insulating films, etc. The stress accompanying the formation is generated, and crystal defects are likely to occur. There is also a synergistic effect of crystal defects caused by the STI structure itself and crystal defects caused by the other. Crystal defects generated in the substrate easily capture metal impurities and the like. For this reason, in the conventional STI method, there is a problem that electrical defects such as junction leakage increase and dielectric breakdown of the gate oxide film occur due to the presence of crystal defects in the active layer (element formation region). there were. Therefore, the development of element isolation technology that does not cause crystal defects in the element formation region is an important issue to be solved in future miniaturized LSI manufacturing.
[0007]
That is, in element isolation technologies such as miniaturized GSI, ULSI, and VLSI, conditions such as the absence of bird's beaks, a flat surface, and the absence of crystal defects are required. Although there is no bird's beak problem in the STI method, the suppression of the flatness of the surface and the occurrence of crystal defects are important issues to be solved.
[0008]
In view of the above problems, the present invention is a semiconductor device using an STI method or a buried element isolation method similar to the STI method,2An object of the present invention is to provide a semiconductor substrate for a highly integrated semiconductor in which crystal defects generated in an element formation region due to the stress of the semiconductor are reduced.
[0009]
Another object of the present invention is SiO2The present invention provides a method for manufacturing a semiconductor substrate capable of reducing crystal defects caused by the stress of the semiconductor substrate, suppressing a pn junction leakage current in an element formation region, and simultaneously achieving high integration density.
[0010]
Still another object of the present invention is to provide a method for manufacturing a semiconductor substrate, in which a high-quality oxide film having an etching rate equivalent to that of a thermal oxide film can be embedded in the element isolation region at a low temperature.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, the first feature of the present invention is that a surface of a semiconductor substrate is formed as illustrated in FIGS. 1 (e), 7 (f), 9 (g) and 14 (e). An element isolation semiconductor substrate comprising a plurality of
[0012]
Preferably, in the first feature, the depth d of the
l1x/ L2x≦ 1.5 …… (1)
l1y/ L2y> 1.5 (2)
If so, equation (1) may be adopted. In the opposite case, equation (2) may be adopted. Of course the ratio l in both directions1x/ L2x, L1y/ L2yBoth of them may be 1.5 or less. “1 defined in a predetermined direction” of the present invention1And l2As described above, the “ratio to” is defined in any one direction, and the ratio l in the defined direction.1/ L2If it is 1.5 or less, it should be understood that the other directions are not questioned.
[0013]
The second feature of the present invention is the element isolation semiconductor substrate having the shape as illustrated in FIGS. 1E, 7F, 9G, and 14E, which is the same as the first feature. The buried
[0014]
Here, the predetermined ratio corresponds to a three-membered ring, a four-membered ring, or a multi-membered ring structure having five or more members as shown in FIGS. 4 (a) and 4 (b). The ratio of the integrated intensity of each Raman shift to the whole (integrated intensity of all spectra) means a predetermined ratio. That is, as shown in FIGS. 4 (a) and 4B (b), the wave number is 300 to 700 cm.-1It means the ratio of the integrated intensity of each Raman shift when the entire spectral region is. Here, the integrated intensity of each Raman shift is defined within a predetermined spectral range including the corresponding peak.
[0015]
That is, as shown in FIG.
(i) Lamammaft integrated intensity ratio corresponding to five or more rings is substantially 85% or more of the whole,
(ii) the integral intensity ratio of the Raman shift corresponding to a 4-membered ring or a 3-membered ring is substantially 15% or less of the whole,
Amorphous silicon oxide film (SiO2) that satisfies at least one of the two conditions2Therefore, the stress in the buried
[0016]
The third feature of the present invention is to include at least the following steps as exemplified in FIGS. 1A to 1E or FIGS. 7D to 7F. That is,
(A) a first step of forming a plurality of
(B) a second step of burying
(C) at least a third step of heat-treating the
[0017]
Preferably, the organic silicon-based CVD method in the second step is any one of an atmospheric pressure CVD method, a low pressure CVD method, a plasma CVD method, a photo CVD method, and a liquid phase CVD method. Atmospheric pressure CVD method is O2Was introduced into an ozonizer and discharged to form ozone (OThreeThe so-called ozone-based atmospheric pressure CVD method may be used. Low pressure CVD (LPCVD) is, for example, TEOS-OThreeThis is a CVD method in which the above reaction is performed at a reduced pressure of 6.7 kPa or the like. What is plasma CVD? 13.56MHzOr 150KHzTEOS, O using a plasma discharge of a degree2, He or the like may be used. The photo-CVD method is light mainly using ultraviolet light energy such as excimer laser light, high-pressure mercury lamp, mercury-xenon lamp, etc. by ArF (193 nm), KrF (249 nm), XeCl (308 nm), XeF (350 nm), etc. The reaction may be performed. The liquid phase CVD method is, for example, O excited by RF discharge.2And TMS (Tetramethylsilane; Si (CHThree)Four) At −40 ° C.
[0018]
Preferably, the oxide film formed by organic silicon CVD is H.2Reducing gas such as He, Ne, Ar, Kr, Xe, etc., O2, N2, HCl, CO or CO2Or a mixed gas composed of two or more gases selected from these.
[0019]
Further, the formation of the buried oxide film in the second step is specifically performed by depositing the
[0020]
The important point in the third feature of the present invention is the heat treatment temperature (annealing temperature). FIG. 2 shows a result of trial manufacture of an element isolation semiconductor substrate structure by performing heat treatment at intervals of 50 ° C. between 1000 ° C. and 1350 ° C. after the organic silicon CVD method. That is, after forming the element isolation region, an element isolation semiconductor substrate after forming an element such as a MOS transistor in an element formation region (SDG region) having a width of 0.3 μm between the trenches to constitute a MOS integrated circuit, It is the result of surface SEM observation. As shown in FIG. 2, it can be seen that dislocations frequently occur at a low-temperature heat treatment temperature of 1100 ° C. or lower. This is a dislocation similar to the
[0021]
The data in FIG. 2 is the result of measuring dislocation density in a 1 mm × 1 mm square region at five points in the surface by making dislocation pits manifest by selective etching and performing SEM observation, and averaging those values. At a heat treatment temperature of 1000 ° C. to 1100 ° C., there are about 10
[0022]
The fourth feature of the present invention is that
(A) A first semiconductor substrate having first and second main surfaces is prepared, and a direct
(B) The
(C)
(D) a fourth step of forming a buried
(E) a fifth step of performing a second heat treatment on the buried
And at least. Here, the
[0023]
According to the configuration of the fourth feature of the present invention, the stress of the buried
[0024]
The fifth feature of the present invention is:
(A) A first semiconductor substrate having first and second main surfaces is prepared, and a plurality of grooves are formed in a part of the first main surface of the
(B) As shown in FIG. 14A, a
(C) The
And at least. Here, the
[0025]
According to the fifth feature of the present invention, since the buried
[0026]
According to the configuration of the fifth feature of the present invention, the stress of the buried
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. Although it is common in the representation of semiconductor device drawings, it should be understood that the following drawings are schematic rather than accurate dimensions. In particular, it should be noted that the relative relationship of the thickness of each layer is different from the actual ratio.
[0028]
(First embodiment)
FIG. 1E is a cross-sectional structure of a buried element isolation semiconductor substrate (a shallow trench isolation (STI) semiconductor substrate) for a MOS integrated circuit according to the first embodiment of the present invention. (D) is process sectional drawing which shows the manufacturing method to FIG.1 (e). In the element isolation semiconductor substrate according to the first embodiment of the present invention, a buried
[0029]
In the MOS integrated circuit formed on the element isolation semiconductor substrate according to the first embodiment of the present invention, the stress of the buried
[0030]
The element isolation semiconductor substrate according to the first embodiment of the present invention can be manufactured by the following processes.
[0031]
(A) First, a
[0032]
(B) Next, after cleaning the substrate, as shown in FIG. 1B, an organic silicon source such as TEOS (Si (OC2HFive)FourAn
[0033]
(C) Subsequently, as shown in FIG. 1C, the
[0034]
(D) The buried
[0035]
(E) Finally, as shown in FIG. 1E, a MOS transistor is formed in the element formation region between the trenches, that is, the SDG region (width 0.3 μm). The formation of the MOS transistor is performed in a self-aligned manner using a polysilicon gate 78.+The
[0036]
The dislocation density in the element formation region after forming a MOS transistor in the element formation region as shown in FIG. 1 (e) is 1 / μm as shown in FIG.2It is as follows. The measurement result of the dislocation density in FIG. 2 is data on the average of 5 points in a 1 mm × 1 mm square region after SEM observation after selective etching of the sample.
[0037]
FIG. 3 shows a leakage current of a pn junction diode having a TEG pattern corresponding to the structure of the MOS transistor. That is, n+N formed between
[0038]
FIGS. 4A, 4B, and 5 show Raman scattering of the structure of the oxide film according to the first embodiment of the present invention that enables reduction of the dislocation density and reduction of the leakage current. It is the result of using and examining. That is, first, an oxide film is uniformly formed in a plane on a silicon substrate by the above-described method of forming a buried insulating film, and the oxide film (SiO2) Structure was investigated by Raman scattering spectroscopy. SiO2Has a small Raman scattering cross section, and in the measurement, the peak of Raman scattering due to vibration from the Si substrate becomes dominant.2From the spectrum of the Raman scattering shift of the silicon substrate on which the surface is formed,
[0039]
FIG. 5 shows the integrated intensity of the spectrum of each Raman shift for each heat treatment temperature, and the ratio to the total integrated intensity (hereinafter referred to as the integrated intensity ratio) is obtained. The total integrated intensity is wave number 300-700cm-1Is the value obtained by subtracting (excluding) the background value from the Si substrate. It can be seen that from 1100 ° C. at which the occurrence of dislocation is reduced, the integrated intensity ratio of three- and four-membered rings is reduced, and the integrated intensity ratio of multi-membered rings of five or more members is increased. That is, SiO2If the integral strength ratio of a 4-membered ring or less is substantially 15% or less of the whole, or the integral strength ratio of a multi-membered ring of 5 or more members is substantially 85% or more of the entire ring structure, It can be seen that the stress of the embedding material, which is the cause of the occurrence, is relaxed and the dislocation can be suppressed. Considering the error of measurement of Raman scattering, etc., as shown in FIG. 6, it can be said that the effect of the present invention can be obtained if the 4-membered ring or less is about 20% or less and the 5-membered ring or more is about 80% or more.
[0040]
FIG. 6 shows the etching rate (etching rate) of the oxide film according to the first embodiment of the present invention. NH of the oxide film heat-treated at the heat treatment temperature of the present invention, that is, 1100 ° C. to 1350 ° C.FourThe etching rate with the F (ammonium fluoride) solution is 130 nm / min or less, which is substantially equal to the etching rate of the thermal oxide film shown on the left side of FIG. An oxide film deposited by an organic silicon-based CVD method and not heat-treated, that is, an oxide film of so-called “as debo” has an etching rate of about 650 nm / min.FourEtched by F. Therefore, it can be seen that the high-temperature annealing of the present invention reduces the etching rate of the oxide film while reducing the five-membered ring or more to 80%. 5- or more-membered, three- or four-membered SiO measured by oxide film etching rate and Raman scattering2It can be said that the respective content ratios of correspond substantially.
[0041]
In the first embodiment of the present invention, the
[0042]
(Second Embodiment)
FIG. 7 (f) is a cross-sectional view showing the structure of an element isolation semiconductor substrate for a bipolar integrated circuit according to the second embodiment of the present invention, and FIGS. 7 (a) to 7 (e) are views of FIG. 7 (f). It is typical sectional drawing which shows the manufacturing method until it reaches a structure. A method for manufacturing an element isolation semiconductor substrate for a bipolar integrated circuit according to the second embodiment of the present invention includes:
(A) First, as shown in FIG. 7 (a), the surface of the p-
[0043]
(B) Next, this SiO2As shown in FIG. 7B, the
[0044]
(C) After the oxide film is removed, as shown in FIG.FourAnd SiH2Cl2PH as a doping gas and silane compounds such asThreeA phosphorus compound such as H2The
[0045]
(D) Next, an
[0046]
(E) Further, as in the case of the first embodiment of the present invention, a trench is embedded by CVD using an organic silicon source such as TEOS, TMOS, and TPOS as shown in FIG.
[0047]
(F) Finally, the surface was flattened as shown in FIG.2Heat treatment is performed by holding in an atmosphere for 2 hours. The atmosphere of this heat treatment is N2O other than gas2, HCl, reducing gas, or inert gas. Note that the same effect as described above can be obtained by changing the order, performing heat treatment at 1100 ° C. to 1350 ° C. immediately after CVD, and then performing etch back, that is, planarization. This trench is used as an element isolation region, and n+
[0048]
FIG. 8 shows the result of investigating the leakage current using the TEG pattern for the element characteristics of the npn bipolar transistor according to the second embodiment of the present invention. p+P between the
[0049]
(Third embodiment)
FIG. 9G is a cross-sectional view of an element isolation semiconductor substrate according to the third embodiment of the present invention, and FIGS. 9A to 9F are schematic diagrams showing a manufacturing method up to FIG. 9G. FIG. In the third embodiment of the present invention, a case where the present invention is applied to a BiCMOS integrated circuit will be described, but it is needless to say that the present invention can also be applied to a MOS integrated circuit, a bipolar integrated circuit, a static induction transistor (SIT) integrated circuit, and the like. A method of manufacturing a semiconductor substrate for a BiCMOS integrated circuit according to the third embodiment of the present invention includes:
(A) First, as shown in FIG. 9A, an n-type silicon substrate (semiconductor) having a first main surface (front surface) and a second main surface (back surface) having a predetermined plane orientation such as (100) plane Substrate) 23 is prepared. The surface of the n-type silicon substrate 23 (first main surface) is formed with a 1 μm-
[0050]
(B) Next, SiO in FIG.2CVD-type n-
[0051]
(C) Next, a
[0052]
(D) Next, the state of FIG. 9C is turned upside down, and the back surface (second main surface) of the n-
[0053]
(E) Next, as shown in FIG. 9 (e), TEOS, TMCTS (1, 3, 5, 7-tetramethylcyclotetrasiloxane; c (OSiHCHThree)FourOr TES (Triethylsilane; SiH (C2HFive)ThreeSiO) using a low pressure CVD method (LPCVD method) using an organic silicon source such as2
[0054]
(F) Subsequently, CVDSiO is performed by the CDE method or the like.2By etching back the
[0055]
(G) The buried
[0056]
As described above, in the case of using an organic silicon source, for example, an insulating material by a CVD method using TEOS as a raw material as the element isolation insulating film, the stress is reduced by performing the heat treatment of the third embodiment of the present invention, It is possible to reduce the occurrence and growth of dislocations during the element isolation region formation or during the subsequent heat treatment in the element manufacturing process. Therefore, according to the third embodiment of the present invention, the value of the leakage current of the pn junction formed in the element formation region is set to 1.7 × 10.-8A / cm2It can be lowered to the following, and high performance of the BiCMOS integrated circuit can be realized.
[0057]
In addition, U groove width l of U groove depth d in the first to third embodiments.1Aspect ratio d / l1Is an example and need not be limited to the aspect ratio described above. As shown in FIG. 10, the aspect ratio d / l1If the oxide film embedded in the U-groove having a thickness of 10 or less is heat-treated under the heat treatment conditions (1100 ° C. to 1350 ° C.) of the present invention, the defect density decreases, so the aspect ratio d / l1May be appropriately selected as long as the value is 10 or less. As shown in FIG. 10, the aspect ratio d / l is outside the range of the heat treatment conditions of the present invention such as 1000 ° C. and 1050 ° C.1It can be seen that the defect density is not reduced even when the value is 10 or less.
[0058]
FIG. 13 shows a separation groove width l in a line and space repeating pattern in a certain direction.1And the width l of the element formation region2Ratio to1/ L2Is the result of investigating the defect density (dislocation pit density) in the element formation region when changing. That is, in the line and space pattern in which the
[0059]
(Fourth embodiment)
FIG. 14E is a cross-sectional view of an element isolation semiconductor substrate according to the fourth embodiment of the present invention, and FIGS. 14A to 14D are schematic diagrams showing a manufacturing method up to FIG. 14E. FIG. In the fourth embodiment of the present invention, a case where the present invention is applied to a CMOS integrated circuit will be described. However, the present invention is also applicable to other MOS integrated circuits such as an nMOS (integrated circuit), bipolar integrated circuits, BiCMOS integrated circuits, SIT integrated circuits, and the like. Of course you can. A method for manufacturing a semiconductor substrate for a CMOS integrated circuit according to the fourth embodiment of the present invention includes:
(A) First, as shown in FIG. 14A, an n-type (100)
[0060]
(B) Next, SiO in FIG.2The CVD-type n-
[0061]
(C) Next, a
[0062]
(D) Next, if the back surface (second main surface) of the n-
[0063]
(E) Next, a p-
[0064]
In the fourth embodiment of the present invention, the SDB oxide film and the buried oxide film can be simultaneously formed by one organic silicon-based CVD method (or application of SOG), and the first embodiment shown in FIGS. Compared with the third embodiment, the number of processes is reduced, and the productivity is increased accordingly. In addition, since the number of heat treatment steps is reduced as compared with the third embodiment, a semiconductor device can be manufactured with less heat history, and crystal defects can be reduced and a fine structure can be easily realized.
[0065]
In addition, the organic silicon-based CVD method has excellent step coverage and can form a thick oxide film at a lower temperature and in a shorter time than the formation of an SDB oxide film by thermal oxidation. (OSF) does not occur. Accordingly, there are few crystal defects in the element formation region, and as a result, leakage current in the CMOS circuit is reduced. In addition, since the step coverage is excellent, not only the case shown in FIG. 14A, but also a substrate having various uneven shapes is used to create an SOI substrate without being affected by the flatness. be able to.
[0066]
As described above, the U-groove may be used in the fourth embodiment of the present invention, but it is a matter of course that the aspect ratio in that case is preferably 10 or less. In the case of V-groove, the depth dvAnd the opening width l on the surface side of the V-groovev 1Ratio dv/ Lv 1Is preferably 10 or less.
[0067]
As described above, in the CMOS integrated circuit, when the insulating material by CVD using an organic silicon source such as TEOS as a material is used as the element isolation insulating film, the stress is obtained by performing the heat treatment according to the fourth embodiment of the present invention. Thus, the generation and growth of dislocations during the formation of the element isolation region or during the heat treatment in the subsequent element manufacturing process can be reduced. Therefore, according to the fourth embodiment of the present invention, the value of the leakage current of the pn junction formed in the element formation region is set to 1.7 × 10.-8A / cm2It can be reduced to the following, and high performance of CMOS / LSI can be realized.
[0068]
In the first to fourth embodiments of the present invention, a silicon oxide film (SiO 2) is formed by atmospheric pressure CVD or LPCVD.2In the case where the film is deposited, SiO2This CVD can also be performed by a liquid phase CVD method. In this case O2A silicon oxide film may be deposited by causing the gas to undergo microwave discharge and reacting with TMS to bring the substrate temperature to −40 ° C. below the boiling point of the deposited particles. If heat treatment is performed in the same manner as in the first to fourth embodiments of the present invention after liquid phase CVD, the same effect as in the above embodiment can be obtained. Further, ethylene glycol, N-methylacetamide as a solvent and a small amount of potassium nitrate as an electrolytic solution are added, and an anodic oxidation using a silicon substrate as an anode and platinum as a counter electrode causes SiO into the U groove.2A film may be formed. In this case as well, the same effect can be obtained by performing heat treatment at 1100 ° C. to 1350 ° C. as in the above embodiments. Also, SiO by plasma CVD method2It is also possible to fill the U-groove with a film.
[0069]
【The invention's effect】
As described above in detail, in an MOS integrated circuit, a bipolar integrated circuit, a BiCMOS integrated circuit, or a SIT integrated circuit on a silicon semiconductor substrate, an organic silicon source, for example, an insulating material by a CVD method using TEOS as a raw material is used as an element isolation insulating film. In some cases, the heat treatment of the present invention can reduce the stress, and can reduce the occurrence and growth of dislocations during the formation of the element isolation region or during the subsequent heat treatment in the element manufacturing process. Therefore, according to the present invention, the value of the leakage current of the pn junction formed in the element formation region is set to 1.7 × 10.-8A / cm2The following can be achieved, and high performance of integrated circuits such as MOS LSI and bipolar LSI can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing manufacturing steps of a buried element isolation semiconductor substrate for a MOS integrated circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a relationship between a heat treatment temperature of a buried oxide film and a density of crystal defects generated in an element formation region.
FIG. 3 is a diagram showing a relationship between a heat treatment temperature of a buried oxide film and a leakage current of a pn junction formed in an element formation region.
FIG. 4 is a Raman scattering spectrum diagram by an oxide film with and without heat treatment (
FIG. 5 is a graph showing the dependency of the integrated intensity ratio of each peak of Raman scattering on the heat treatment temperature of an oxide film.
FIG. 6 is a diagram showing a change in etching rate due to heat treatment.
FIG. 7 is a diagram showing a manufacturing process of a buried element isolation semiconductor substrate for a bipolar integrated circuit according to a second embodiment of the present invention.
FIG. 8 is a diagram showing a relationship between a heat treatment temperature of a buried oxide film and a leakage current of a pn junction formed in an element formation region.
FIG. 9 is a diagram showing manufacturing steps of a buried element isolation semiconductor substrate for a BiCMOS integrated circuit according to a third embodiment of the present invention.
FIG. 10 is a diagram illustrating a relationship between an aspect ratio of a groove and a defect density.
FIG. 11 is a diagram showing the relationship between the width of a trench and the width of an element formation layer.
FIG. 12 is a plan view showing a case where a line and space pattern exists in two directions.
FIG. 13 shows l shown in FIG. 11 (or FIG. 12).1/ L2It is a figure which shows the relationship between and defect density.
FIG. 14 is a diagram showing a manufacturing process of the embedded element isolation semiconductor substrate for the CMOS integrated circuit according to the fourth embodiment of the present invention.
FIG. 15 is a diagram showing a structure of an element isolation semiconductor substrate by a typical LOCOS method as a conventional technique.
FIG. 16 is a diagram showing the occurrence of dislocations in the conventional buried element isolation technique.
[Explanation of symbols]
5,13 p-type silicon substrate
6 U groove
7,71,77 buried oxide film
8 Gate oxide film
12 dislocation
14, 17 Oxide film
15 n+Embedded area
16 n epitaxial growth layer
20 n+Collector electrode extraction area
21 p base region
22 n+Emitter area
23,81 Silicon substrate
24, 25 SDB oxide film
26 n-type silicon substrate
78, 79 interlayer insulation film
82 Oxide film
83 Element formation region
88 Nitride film
91 n+Source area
92 n+Drain region
93 Source electrode
94 Drain electrode
98,99 polysilicon gate electrode
Claims (12)
該溝部の内部に形成された、有機シリコン系CVD法により形成され、前記有機シリコン系CVD法による堆積後1100℃〜1350℃の温度で熱処理され、前記溝部の内部において水分を解離された酸化膜からなる埋込酸化膜と、
前記溝部と溝部との間に形成され、前記熱処理により転位密度を1個/μm2 以下とした素子形成領域
とを備えることを特徴とするシャロウ・トレンチ分離半導体基板。A plurality of grooves forming a shallow trench formed in a part of the surface of the semiconductor substrate;
An oxide film formed inside the groove, formed by an organic silicon-based CVD method, heat-treated at a temperature of 1100 ° C. to 1350 ° C. after being deposited by the organic silicon-based CVD method, and moisture is dissociated inside the groove A buried oxide film comprising:
A shallow trench isolation semiconductor substrate comprising: an element formation region formed between the groove portions and having a dislocation density of 1 / μm 2 or less by the heat treatment .
(イ)半導体基板の表面の一部にシャロウ・トレンチをなす複数の溝部を形成する第1工程
(ロ)該溝部に有機シリコン系CVD法により酸化膜を埋め込む第2工程
(ハ)該第2工程後、前記酸化膜を基板温度1100℃〜1350℃で熱処理し、前記溝部の内部において前記酸化膜中の水分を解離する第3工程The manufacturing method of the shallow trench isolation semiconductor substrate characterized by including the following processes at least.
(A) a first step of forming a plurality of grooves forming shallow trenches on a part of the surface of the semiconductor substrate; (b) a second step of burying an oxide film in the grooves by an organic silicon CVD method; After the step, the oxide film is heat-treated at a substrate temperature of 1100 ° C. to 1350 ° C. to dissociate moisture in the oxide film inside the groove.
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JP2005340327A (en) * | 2004-05-25 | 2005-12-08 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
JP2009164384A (en) * | 2008-01-08 | 2009-07-23 | Renesas Technology Corp | Method of manufacturing semiconductor device |
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US8927390B2 (en) | 2011-09-26 | 2015-01-06 | Applied Materials, Inc. | Intrench profile |
WO2013070436A1 (en) * | 2011-11-08 | 2013-05-16 | Applied Materials, Inc. | Methods of reducing substrate dislocation during gapfill processing |
US9373517B2 (en) | 2012-08-02 | 2016-06-21 | Applied Materials, Inc. | Semiconductor processing with DC assisted RF power for improved control |
US9034770B2 (en) | 2012-09-17 | 2015-05-19 | Applied Materials, Inc. | Differential silicon oxide etch |
US9023734B2 (en) | 2012-09-18 | 2015-05-05 | Applied Materials, Inc. | Radical-component oxide etch |
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US9132436B2 (en) | 2012-09-21 | 2015-09-15 | Applied Materials, Inc. | Chemical control features in wafer process equipment |
US8969212B2 (en) | 2012-11-20 | 2015-03-03 | Applied Materials, Inc. | Dry-etch selectivity |
US9064816B2 (en) | 2012-11-30 | 2015-06-23 | Applied Materials, Inc. | Dry-etch for selective oxidation removal |
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US9111877B2 (en) | 2012-12-18 | 2015-08-18 | Applied Materials, Inc. | Non-local plasma oxide etch |
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US9362130B2 (en) | 2013-03-01 | 2016-06-07 | Applied Materials, Inc. | Enhanced etching processes using remote plasma sources |
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US8801952B1 (en) | 2013-03-07 | 2014-08-12 | Applied Materials, Inc. | Conformal oxide dry etch |
US10170282B2 (en) | 2013-03-08 | 2019-01-01 | Applied Materials, Inc. | Insulated semiconductor faceplate designs |
US20140271097A1 (en) | 2013-03-15 | 2014-09-18 | Applied Materials, Inc. | Processing systems and methods for halide scavenging |
US8895449B1 (en) | 2013-05-16 | 2014-11-25 | Applied Materials, Inc. | Delicate dry clean |
US9114438B2 (en) | 2013-05-21 | 2015-08-25 | Applied Materials, Inc. | Copper residue chamber clean |
US9493879B2 (en) | 2013-07-12 | 2016-11-15 | Applied Materials, Inc. | Selective sputtering for pattern transfer |
US9773648B2 (en) | 2013-08-30 | 2017-09-26 | Applied Materials, Inc. | Dual discharge modes operation for remote plasma |
US8956980B1 (en) | 2013-09-16 | 2015-02-17 | Applied Materials, Inc. | Selective etch of silicon nitride |
US8951429B1 (en) | 2013-10-29 | 2015-02-10 | Applied Materials, Inc. | Tungsten oxide processing |
US9236265B2 (en) | 2013-11-04 | 2016-01-12 | Applied Materials, Inc. | Silicon germanium processing |
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US9520303B2 (en) | 2013-11-12 | 2016-12-13 | Applied Materials, Inc. | Aluminum selective etch |
US9245762B2 (en) | 2013-12-02 | 2016-01-26 | Applied Materials, Inc. | Procedure for etch rate consistency |
US9117855B2 (en) | 2013-12-04 | 2015-08-25 | Applied Materials, Inc. | Polarity control for remote plasma |
US9263278B2 (en) | 2013-12-17 | 2016-02-16 | Applied Materials, Inc. | Dopant etch selectivity control |
US9287095B2 (en) | 2013-12-17 | 2016-03-15 | Applied Materials, Inc. | Semiconductor system assemblies and methods of operation |
US9190293B2 (en) | 2013-12-18 | 2015-11-17 | Applied Materials, Inc. | Even tungsten etch for high aspect ratio trenches |
US9287134B2 (en) | 2014-01-17 | 2016-03-15 | Applied Materials, Inc. | Titanium oxide etch |
US9293568B2 (en) | 2014-01-27 | 2016-03-22 | Applied Materials, Inc. | Method of fin patterning |
US9396989B2 (en) | 2014-01-27 | 2016-07-19 | Applied Materials, Inc. | Air gaps between copper lines |
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US9378978B2 (en) | 2014-07-31 | 2016-06-28 | Applied Materials, Inc. | Integrated oxide recess and floating gate fin trimming |
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US9553102B2 (en) | 2014-08-19 | 2017-01-24 | Applied Materials, Inc. | Tungsten separation |
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