JP4415568B2 - Semiconductor power device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、交流電力を直流電力に変換したり、ある周波数の交流電力を所望の周波数の交流電力に変換する場合などに用いる半導体電力素子に関するものである。
【０００２】
【従来の技術】
従来から、この種の半導体電力素子として、図２３に示す構成のＶＤＭＯＳＦＥＴが知られている（例えば、非特許文献１）。
【０００３】
図２３に示す構成のＶＤＭＯＳＦＥＴは、単結晶のｎ＋形シリコン基板５１上にｎ−形シリコンエピタキシャル層５２が形成され、ｎ−形シリコンエピタキシャル層５２内の主表面側にｐ＋形ウェル領域５３が形成され、ｐ＋形ウェル領域５３内の主表面側にｎ＋形ソース領域５４が形成されている。このＶＤＭＯＳＦＥＴでは、ｎ＋形シリコン基板５１がｎ＋形ドレイン領域を構成するとともに、ｎ−形シリコンエピタキシャル層５２がｎ−形ドリフト領域を構成しており、ｎ−形ドリフト領域５２の主表面側に、ｎ−形ドリフト領域５２とｐ＋形ウェル領域５３とｎ＋形ソース領域５４とに跨ってゲート酸化膜５５が形成され、ゲート酸化膜５５上にゲート電極５６が積層されている。また、ｎ＋形ソース領域５４にはソース電極５７が接続され、ｎ＋形ドレイン領域５１にはドレイン電極５８が接続されている。なお、ｐ＋形ウェル領域５３とｎ＋形ソース領域５４とは、いわゆる二重拡散技術を利用して形成されている。
【０００４】
上述のＶＤＭＯＳＦＥＴは、ゲート電極５６とソース電極５７との間にゲート電極５６が高電位側となるような電圧を印加することにより、ｐ＋形ウェル領域５３におけるゲート酸化膜５５直下の部分にチャネルが形成されるから、電流がドレイン電極５８−ｎ＋形ドレイン領域５１−ｎ−形ドリフト領域５２−チャネル−ｎ＋形ソース領域５４−ソース電極５７の経路で流れる。ここにおいて、上述のＶＤＭＯＳＦＥＴのオン抵抗は、ドレイン電極５８・ソース電極５７間に存在する抵抗成分を合計したものであるが、ｎ−形ドリフト領域５２の抵抗成分であるドリフト抵抗Ｒdriftとチャネルの抵抗成分であるチャネル抵抗ＲCHとが大部分を占める。したがって、電流がｎ−形ドリフト領域５２を通って縦方向（ｎ−形ドリフト領域５２の厚み方向）に流れるので、ドリフト抵抗Ｒdriftを低減でき、高耐圧かつ低オン抵抗の半導体電力素子として用いることができる。
【０００５】
【非特許文献１】
山崎浩著「パワーＭＯＳＦＥＴの応用技術」日刊工業新聞社出版、１９９６年１０月１５日、ｐ．５２−５３
【０００６】
【発明が解決しようとする課題】
しかしながら、図２３に示した構成の半導体電力素子（ＶＤＭＯＳＦＥＴ）は、Ｓｉを用いたデバイスであり、Ｓｉの物性限界に直面し、低オン抵抗化の限界に直面している。なお、理論的には耐圧が５００Ｖでオン抵抗が４０ｍΩ・ｃｍ２となる。
【０００７】
ところで、ＶＤＭＯＳＦＥＴのようなＭＯＳＦＥＴ構造でのオン抵抗は上述のようにドリフト抵抗Ｒdriftとチャネル抵抗ＲCHとが支配的であり、近年では、Ｓｉに代わる半導体材料として物性限界においてＳｉに比べてオン抵抗を理論的に２〜３桁低減することが期待されるＳｉＣ（シリコンカーバイド）が注目されている。
【０００８】
しかしながら、Ｓｉの代わりにＳｉＣを用いたとしても、耐圧が数百Ｖの高耐圧領域においてはＭＯＳＦＥＴ構造でのオン抵抗の大幅な低減が困難となっている。これは、Ｓｉの代わりにＳｉＣを用いることによりドリフト抵抗Ｒdriftは大幅に低減することができるが、チャネル抵抗ＲCHの低減にはチャネルを移動するキャリアの移動度（チャネル移動度）の向上が必要でチャネル移動度の向上が困難となっているからである。
【０００９】
本発明は上記事由に鑑みて為されたものであり、その目的は、高耐圧を確保しつつオン抵抗の大幅な低減を図れる半導体電力素子を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１の発明は、上記目的を達成するために、厚み方向の一表面側にｐ形のソース領域が形成されるとともに他表面側にｎ形のドレイン領域が形成され前記ソース領域と前記ドレイン領域との間にｎ形のドリフト領域が形成されたＳｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、前記ソース電極に対して高電位側となるような電圧が印加されるゲート電極および前記半導体基板の前記一表面側において前記ソース領域に対応する部位に設けられ前記電圧が印加されたときに前記ソース領域から供給された電子を放出させる電子放出部を有する電子源と、前記電子放出部の周囲が真空領域となるように前記半導体基板の前記一表面側へ固着されるキャップと、前記ドリフト領域に電気的に接続され前記電子放出部から前記真空領域へ放出された電子を収集するコレクタ電極とを備えてなることを特徴とする。この請求項１の発明の構成によれば、前記ゲート電極と前記ソース電極との間に前記ゲート電極を高電位側として電圧を印加するとともに、前記ドレイン電極と前記ソース電極との間に前記ドレイン電極を高電位側として電圧を印加することにより、前記ソース電極−前記ソース領域−前記電子放出部−前記真空領域−前記コレクタ電極−前記ドリフト領域−前記ドレイン領域−前記ドレイン電極の経路で電子が流れる。したがって、この請求項１の発明の構成によれば、前記ドリフト領域がＳｉよりバンドギャップエネルギの大きい半導体材料により形成されているので、数百Ｖの高耐圧領域において従来のようにドリフト領域がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗を大幅に低減することができ、しかも、前記ソース領域から前記ドリフト領域へ流れる電子が前記真空領域を通ることにより、前記ＶＤＭＯＳＦＥＴにおけるチャネル抵抗に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができる。
【００１１】
請求項２の発明は、請求項１の発明において、前記電子源は、前記半導体基板の前記一表面側に形成され前記ソース領域に対応する部位に開口窓が開孔された絶縁膜を備え、前記電子放出部が前記開口窓内に配置され、前記ゲート電極が前記絶縁膜の表面における前記開口窓の周部に形成されてなることを特徴とする。この請求項２の発明の構成によれば、前記電子放出部の先端と前記ゲート電極とを近づけることができるから、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００１２】
請求項３の発明は、請求項１または請求項２の発明において、前記コレクタ電極は、前記キャップにおける前記電子放出部との対向面に被着された導電性膜からなることを特徴とする。この請求項３の発明の構成によれば、前記コレクタ電極の表面積を大きくすることができ、前記電子放出部から放出された電子を効率良く収集することができるとともに前記コレクタ電極の低抵抗化を図ることができる。
【００１３】
請求項４の発明は、請求項１または請求項２の発明において、前記コレクタ電極が前記ゲート電極の側方に設けられ、前記半導体基板の前記一表面側において前記ゲート電極と前記コレクタ電極との間に前記電子放出部から放出された電子を収束させる収束電極が設けられてなることを特徴とする。この請求項４の発明の構成によれば、前記コレクタ電極を前記半導体基板の前記一表面側に形成することができ、製造プロセスの簡略化を図ることが可能となる。
【００１４】
請求項５の発明は、請求項１ないし請求項４の発明において、前記電子源は、前記電子放出部の先端位置を前記厚み方向において前記ゲート電極の位置と揃えてなることを特徴とする。この請求項５の発明の構成によれば、前記電子放出部の先端に効率良く高電界を印加することができ、低消費電力化を図ることが可能となる。
【００１５】
請求項６の発明は、請求項１ないし請求項５の発明において、前記電子放出部が、カーボンナノチューブからなることを特徴とする。この請求項６の発明の構成によれば、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００１６】
請求項７の発明は、請求項１ないし請求項５の発明において、前記電子放出部が、先端が尖った錘状に形成されてなることを特徴とする。この請求項７の発明の構成によれば、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができる。また、前記電子源をいわゆるスピント（Spindt）型電界放出素子と同様の製造プロセスで製造することができる。
【００１７】
請求項８の発明は、請求項１ないし請求項５の発明において、前記電子放出部が、ナノワイヤからなることを特徴とする。この請求項８の発明の構成によれば、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００１８】
請求項９の発明は、請求項１ないし請求項３の発明において、前記電子源は、前記ソース領域に対して前記電子放出部を複数備えてなることを特徴とする。この請求項９の発明の構成によれば、大電流化を図ることができて、前記ＶＤＭＯＳＦＥＴのチャネル抵抗に相当する抵抗成分のより一層の低減を図ることができるから、オン抵抗のより一層の低減を図ることができる。
【００１９】
請求項１０の発明は、請求項１ないし請求項３、請求項５ないし請求項９の発明において、前記半導体基板は、前記一表面側における前記ソース領域の近傍に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、前記ドリフトコンタクト領域における前記ソース領域側とは反対側で前記ドリフトコンタクト領域を囲むｐ形の表面電界緩和領域が形成されてなることを特徴とする。この請求項１０の発明の構成によれば、前記ドリフトコンタクト領域における前記ソース領域側とは反対側で前記ドリフトコンタクト領域を囲むｐ形の前記表面電界緩和領域が形成されていることにより、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域と前記ドリフトコンタクト領域との間の領域の表面電界を緩和することができ、耐圧を向上させることができる。
【００２０】
請求項１１の発明は、請求項２の発明において、前記半導体基板は、前記一表面側に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、前記ゲート電極は、前記半導体基板における前記ソース領域と前記ドリフトコンタクト領域との間の領域の上方まで延設されてなることを特徴とする。この請求項１１の発明の構成によれば、前記ゲート電極が前記半導体基板における前記ソース領域と前記ドリフトコンタクト領域との間の領域の上方まで延設されていることにより、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域と前記ドリフトコンタクト領域との間の領域の表面電界を緩和することができ、耐圧を向上させることができる。
【００２１】
請求項１２の発明は、請求項１ないし請求項３、請求項５ないし請求項９の発明において、前記半導体基板は、前記一表面側に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、前記ソース領域と前記ドリフトコンタクト領域との間に前記ソース領域よりも低濃度の表面電界緩和領域が形成されてなることを特徴とする。この請求項１２の発明の構成によれば、前記ソース領域と前記ドリフトコンタクト領域との間に前記ソース領域よりも低濃度の前記表面電界緩和領域が形成されていることにより、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域と前記ドリフトコンタクト領域との間の領域の表面電界を緩和することができ、耐圧を向上させることができる。
【００２２】
請求項１３の発明は、請求項１２の発明において、前記表面電界緩和領域は、前記ソース領域側から前記ドリフトコンタクト領域側に向かって濃度が低くなるような濃度勾配を有することを特徴とする。この請求項１３の発明の構成によれば、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域と前記ドリフトコンタクト領域との間の領域の表面電界をより緩和することができ、耐圧をより向上させることができる。
【００２３】
請求項１４の発明は、請求項１ないし請求項３、請求項５ないし請求項８の発明において、前記半導体基板は、前記一表面側に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、且つ、前記ソース領域および前記ドリフトコンタクト領域の平面形状がそれぞれ櫛形状であって前記ソース領域の隣り合う櫛歯部間それぞれに前記ドリフトコンタクト領域の前記各櫛歯部を位置させてあり、前記電子源は、前記ソース領域の前記各櫛歯部ごとに前記電子放出部を複数備え、前記ソース領域の各櫛歯部ごとに前記櫛歯部の延長方向に沿って前記電子放出部が配列されてなることを特徴とする。この請求項１４の発明の構成によれば、前記電子源が前記電子放出部を複数備えていることにより、大電流化を図ることができて、前記ＶＤＭＯＳＦＥＴのチャネル抵抗に相当する抵抗成分のより一層の低減を図ることができるから、オン抵抗のより一層の低減を図ることができ、しかも、前記ソース領域および前記ドリフトコンタクト領域の平面形状をそれぞれ櫛形状とし前記ソース領域の隣り合う前記櫛歯部間それぞれに前記ドリフトコンタクト領域の前記各櫛歯部を位置させてあることにより、前記ドリフト領域を流れる電子のドリフト距離が前記厚み方向における前記ドリフトコンタクト領域と前記ドレイン領域との最短距離よりも長くなるのを抑制することができ、前記ドリフト領域での損失を低減することができる。
【００２４】
請求項１５の発明は、請求項２の発明において、前記電子源は、前記半導体基板の前記一表面からの前記電子放出部の突出寸法が前記ゲート電極と前記半導体基板の前記一表面との間の距離よりも大きく設定されてなることを特徴とする。この請求項１５の発明の構成によれば、前記電子放出部の先端と前記ゲート電極との間の空間における電界集中を緩和することができ、前記電子放出部の先端から前記ゲート電極へ向かって電子が流れるのを抑制することができるから、オン抵抗を低減することができる。
【００２５】
請求項１６の発明は、請求項２の発明において、前記電子源は、前記半導体基板の前記一表面側において前記厚み方向に絶縁層を挟んで配置され且つ互いに電気的に接続された複数のゲート層により前記ゲート電極が構成され、各ゲート層は、前記電子放出部に対応する部位にそれぞれゲート窓が開孔され且つ前記半導体基板の前記一表面から離れたゲート層ほどゲート窓が大きいことを特徴とする。この請求項１６の発明の構成によれば、前記電子放出部の先端と前記ゲート電極との間の空間における電界集中を緩和することができ、前記電子放出部の先端から前記ゲート電極へ向かって電子が流れるのを抑制することができるから、オン抵抗を低減することができる。
【００２６】
請求項１７の発明は、厚み方向の一表面側にｐ形のウェル領域が形成されるとともに前記ウェル領域内の前記一表面側にｎ形のソース領域が形成され且つ前記厚み方向の他表面側にｎ形のドレイン領域が形成され前記ウェル領域と前記ドレイン領域との間にｎ形のドリフト領域が形成されたＳｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、前記半導体基板の前記一表面において少なくとも前記ウェル領域と前記ドリフト領域とに跨って形成された絶縁膜と、前記絶縁膜直下で前記ソース領域と前記ドリフト領域との間に形成された真空領域と、前記絶縁膜に積層され前記ソース電極に対して高電位側となるような電圧が印加されるゲート電極および前記真空領域に臨み前記ソース領域から供給された電子を前記真空領域へ放出させる電子放出部を有する電子源とを備えてなることを特徴とする。この請求項１７の発明の構成によれば、前記ゲート電極と前記ソース電極との間に前記ゲート電極を高電位側として電圧を印加するとともに、前記ドレイン電極と前記ソース電極との間に前記ドレイン電極を高電位側として電圧を印加することにより、前記ソース電極−前記ソース領域−前記電子放出部−前記真空領域−前記ドリフト領域−前記ドレイン領域−前記ドレイン電極の経路で電子が流れる。したがって、この請求項１７の発明の構成によれば、前記ドリフト領域がＳｉよりバンドギャップエネルギの大きい半導体材料により形成されているので、数百Ｖの高耐圧領域において従来のようにドリフト領域がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗を大幅に低減することができ、しかも、前記ソース領域から前記ドリフト領域へ流れる電子が前記真空領域を通ることにより、前記ＶＤＭＯＳＦＥＴにおけるチャネル抵抗に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができる。
【００２７】
請求項１８の発明は、請求項１７の発明において、前記電子源は、前記電子放出部が前記ソース領域から前記真空領域側へ突出していることを特徴とする。この請求項１８の発明の構成によれば、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００２８】
請求項１９の発明は、請求項１８の発明において、前記絶縁膜直下において前記ソース領域と前記電子放出部との間に前記ウェル領域の一部を介在させてあることを特徴とする。この請求項１９の発明の構成によれば、前記ゲート電圧への印加電圧に応じて前記絶縁膜直下において前記ソース領域と前記電子放出部との間に介在する前記ウェル領域の表面側にチャネルが形成されるから、前記ソース領域と前記電子放出部との間に流れる電流を制御することができる。
【００２９】
請求項２０の発明は、請求項１７の発明において、前記電子放出部は、前記ソース領域における前記真空領域側に形成されトンネル現象が起こる膜厚のトンネル絶縁膜と、前記ゲート電極に電気的に接続され前記トンネル絶縁膜における前記真空領域側に形成された表面電極とからなり、前記トンネル絶縁膜をトンネルした電子が前記表面電極を通して前記真空領域へ放出されることを特徴とする。この請求項２０の発明の構成によれば、前記電子放出部を先端の尖った形状に形成する必要がなく、前記電子放出部を先端の尖った形状に形成したものに比べて信頼性を向上させることができる。
【００３０】
【発明の実施の形態】
（実施形態１）
以下、本実施形態の半導体電力素子について図１〜図３を参照しながら説明する。
【００３１】
本実施形態の半導体電力素子は、単結晶のｎ＋形ＳｉＣ基板１上にｎ−形ＳｉＣエピタキシャル層２が形成され（エピタキシャル成長され）、ｎ−形ＳｉＣエピタキシャル層２内の主表面側にｐ＋形ソース領域４が形成されている。ここに、本実施形態の半導体電力素子では、ｎ＋形ＳｉＣ基板１がｎ＋形ドレイン領域を構成するとともに、ｎ−形ＳｉＣエピタキシャル層２がｎ−形ドリフト領域を構成し、ｎ＋形ＳｉＣ基板１とｎ−形ＳｉＣエピタキシャル層２とでＳｉＣ基板（いわゆるＳｉＣエピ基板）１Ａを構成している。要するに、本実施形態の半導体電力素子では、厚み方向の一表面側（図１における上面側）にｐ＋形ソース領域４が形成されるとともに他表面側（図１における下面側）にｎ＋形ドレイン領域１が形成されｐ＋形ソース領域４とｎ＋形ドレイン領域１との間にｎ−形ドリフト領域２が形成されたＳｉＣ基板１Ａを備えている。また、ｐ＋形ソース領域４には金属材料からなるソース電極（図示せず）が接続され、ｎ＋形ドレイン領域１には金属材料からなるドレイン電極８が接続されている。なお、本実施形態では、ＳｉＣ基板１Ａが、Ｓｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板を構成している。
【００３２】
ところで、本実施形態の半導体電力素子は、ソース電極に対して高電位側となるような電圧が印加されるゲート電極１２およびＳｉＣ基板１Ａの上記一表面側においてｐ＋形ソース領域４に対応する部位に設けられ上記電圧（以下、ゲート−ソース間電圧と称す）が印加されたときにｐ＋形ソース領域４から供給された電子を放出させる多数のカーボンナノチューブ１３ａからなる電子放出部１３を有する電子源１０と、電子放出部１３の周囲が真空領域１５となるようにＳｉＣ基板１Ａの上記一表面側へ固着されるガラス製のキャップ２０と、ｎ−形ドリフト領域２にｎ＋形ドリフトコンタクト領域９を介して電気的に接続され電子放出部１３から真空領域１５へ放出された電子を収集するコレクタ電極２２とを備えている。電子放出部１３を構成する各カーボンナノチューブ１３ａは長手方向（軸方向）がＳｉＣ基板１Ａの厚み方向と一致するように形成されている。すなわち、電子放出部１３を構成する各カーボンナノチューブ１３ａは、ＳｉＣ基板１Ａの上記一表面の法線方向へ突出するように配向されている。ここにおいて、電子源１０は、高電界の印加によるトンネル効果により電子放出部１３の先端（本実施形態では、各カーボンナノチューブ１３ａそれぞれの先端）から電子が真空領域１５へ放出される（このように高電界の印加によるトンネル効果により電子を放出する現象は電界放出と呼ばれている）。なお、図１中の一点鎖線は電子放出部１３から放出された電子の流れを示している。
【００３３】
また、電子源１０は、ＳｉＣ基板１Ａの上記一表面側に形成されｐ＋形ソース領域４に対応する部位に開口窓１１ａが開孔されたＳｉＯ２膜からなる絶縁膜１１を備えており、電子放出部１３が開口窓１１ａ内に配置され、上述のゲート電極１２が絶縁膜１１の表面における開口窓１１ａの周部に全周に亘って形成されている。
【００３４】
また、キャップ２０は、電子放出部１３との対向面側に凹部２１が形成され、上述のコレクタ電極２２は、凹部２１の内底面および内周面と凹部２１の周部とに跨って被着された導電性材料（例えば、アルミニウム、銅などの金属材料）からなる導電性膜により構成されており、コレクタ電極２２は、金属材料からなる接続電極１９および上述のｎ＋形ドリフトコンタクト領域９を介してｎ−形ドリフト領域２と電気的に接続されている。なお、ｎ＋形ドリフトコンタクト領域９は、ＳｉＣ基板１Ａの厚み方向の上記一表面側において上記厚み方向に直交する面内でｐ＋形ソース領域４と離間して形成されている。また、接続電極１９はソース電極と同じ金属材料を採用しており、ソース電極と同時に形成している。また、接続電極１９は絶縁膜１１に開孔したコンタクトホール１１ｂを埋め込むように形成してある。
【００３５】
以上説明した本実施形態の半導体電力素子では、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加することにより、ソース電極−ｐ＋形ソース領域４−電子放出部１３−真空領域１５−コレクタ電極２２−接続電極１９−ｎ＋形ドリフトコンタクト領域９−ｎ−形ドリフト領域２−ｎ＋形ドレイン領域１−ドレイン電極８の経路で電子が流れる。
【００３６】
しかして、本実施形態の半導体電力素子では、ｎ−形ドリフト領域２がＳｉＣにより形成されているので、数百Ｖの高耐圧領域において図２３に示した従来例のようにｎ−形ドリフト領域５２がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗Ｒdrift（図２３参照）を大幅に低減することができ、しかも、ｐ＋形ソース領域４からｎ−形ドリフト領域２へ流れる電子が従来のようなチャネルを通ることなく真空領域１５を通ることにより、ＶＤＭＯＳＦＥＴにおけるチャネル抵抗ＲCHに相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができる。なお、本実施形態の半導体電力素子においてゲート−ソース間電圧を零ボルトにした場合には、電子放出部１３から電子は放出されず、ドレイン電極８・ソース電極間に高電圧が印加されるが、ｐ＋形ソース領域４とｎ−形ドリフト領域２とのｐｎ接合の逆バイアス時の耐電圧特性により高耐圧を確保することができる。
【００３７】
また、上述のように電子源１０は、ＳｉＣ基板１Ａの上記一表面側に形成されｐ＋形ソース領域４に対応する部位に開口窓１１ａが開孔された絶縁膜１１を備え、電子放出部１３が開口窓１１ａ内に配置され、ゲート電極１２が絶縁膜１１の表面における開口窓１１ａの周部に形成されているので、電子放出部１３の先端とゲート電極１２とを近づけることができるから、電子を放出させるためにゲート電極１２とソース電極との間に印加するゲート−ソース間電圧の低電圧化を図ることができ、低消費電力化を図ることができる。ここにおいて、本実施形態では、図３に示すように、電子源１０における電子放出部１３の先端位置をＳｉＣ基板１Ａの厚み方向においてゲート電極１２の位置と揃えてある（ゲート電極１２と絶縁膜１１との界面を含む仮想平面をＰ１、ゲート電極１２の表面を含む仮想平面をＰ２とすれば、電子放出部１３の先端位置は両仮想平面Ｐ１，Ｐ２の間に位置している）ので、電子放出部１３の先端に効率良く高電界を印加することができ、低消費電力化を図ることが可能となる。
【００３８】
また、本実施形態では、電子放出部１３が、カーボンナノチューブ１３ａにより構成されており、各カーボンナノチューブ１３ａは先端が尖った形状に形成されているので、電子を放出させるためにゲート電極１２とソース電極との間にゲート−ソース間電圧を印加したときに電子放出部１３に高電界が印加されやすく（電子放出部１３の先端に電界集中が生じやすく）、ゲート−ソース間電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００３９】
また、本実施形態では、上述のコレクタ電極２２が、キャップ２０における電子放出部１３との対向面に被着された導電性膜からなるので、コレクタ電極２２の表面積を大きくすることができ、電子放出部１３から放出された電子を効率良く収集することができるとともにコレクタ電極２２の低抵抗化を図ることができる。
【００４０】
次に、本実施形態の半導体電力素子の製造方法について図４および図５を参照しながら簡単に説明する。
【００４１】
まず、ＳｉＣ基板１Ａの上記一表面側にｐ＋形ソース領域４およびｎ＋形ドリフトコンタクト領域９それぞれの形成予定領域に対応した部位が開孔されたイオン注入用のマスク層（以下、第１のマスク層と称す）を形成し、第１のマスク層をマスクとして比較的高温（例えば、５００℃）でｐ形不純物、ｎ形不純物をＳｉＣ基板１Ａの上記一表面側へ高温でイオン注入した後、高温（例えば、１５００℃）でアニールすることにより、ｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９とを形成し、続いて、第１のマスク層を除去してから、ＳｉＣ基板１Ａの上記一表面側の全面に熱酸化法によってＳｉＯ２膜からなる絶縁膜１１Ａを形成し、その後、絶縁膜１１Ａ上に絶縁膜１１Ａのうち開口窓１１ａに対応する部分を開孔するためにパターニングしたマスク層（以下、第２のマスク層と称す）を形成し、第２のマスク層をマスクとして絶縁膜１１Ａをドライエッチング或いはウェットエッチングし、第２のマスク層を除去することによって、図４（ａ）に示す構造を得る。
【００４２】
次に、ＳｉＣ基板１Ａの上記一表面（本実施形態では、ＳｉＣ基板１Ａの上記一表面が（０００１）面となっている）側においてｐ＋形ソース領域４に対応する部位からＳｉＣ基板１Ａの上記一表面の法線方向へ突出するカーボンナノチューブ１３ａをＳｉＣ表面分解法により形成することによって、図４（ｂ）に示す構造を得る。なお、ＳｉＣ表面分解法は、真空高温処理であって、真空中で高温加熱されたＳｉＣ基板１Ａ表面からＳｉ原子が分解除去され残ったＣ原子が表面に対して垂直方向に配向したカーボンナノチューブ１３ａが形成される。ここに、ＳｉＣ表面分解法の処理条件としては、例えば、真空中にて所定の加熱温度（例えば、１７００℃）で所定時間（例えば、３０分）の加熱処理を行うが、加熱温度および所定時間を適宜設定することによりカーボンナノチューブ１３ａの長さを制御することができる。また、カーボンナノチューブ１３ａの形成方法は、ＳｉＣ表面分解法に限定するものではなく、例えば、ＣＶＤ法を採用するようにしてもよい。
【００４３】
その後、ＳｉＣ基板１Ａの上記一表面側にＳｉＯ２膜からなる絶縁膜１１Ｂを堆積させ、ゲート電極１２および接続電極１９および陽極接合用のダミー電極２５を形成し、絶縁膜１１Ｂにおいて開口窓１１ａに対応する部位を除去することによって、図４（ｃ）に示す構造を得る。なお、絶縁膜１１Ａと絶縁膜１１Ｂとで図１における絶縁膜１１を構成している。
【００４４】
次に、ＳｉＣ基板１Ａの上記一表面側に、あらかじめ凹部２１およびコレクタ電極２２が形成されたガラス基板からなるキャップ２０を真空中にて陽極接合することによって、図４（ｄ）に示す構造を得る。ここにおいて、ガラス基板からなるキャップ２０は、陽極接合以前に、サンドブラスト法により凹部２１を形成することで図５（ａ）に示す構造を得て、さらに導電性膜（例えば、Ａｌ膜、Ｃｕ膜など）からなるコンタクト電極２２を例えば蒸着法などによって形成することで図５（ｂ）に示す構造を得ておく。
【００４５】
その後、ＳｉＣ基板１Ａの上記他表面側にドレイン電極８を形成してから、図示しないキャン・パッケージ内に気密封止することで外部から保護することができる。
【００４６】
なお、本実施形態では、電子源１０における電子放出部１３を多数のカーボンナノチューブ１３ａにより構成しているが、図６に示すように先端が尖った錘状（例えば、円錐状）のエミッタ１３ｂにより構成してもよいし、図７に示すように多数本のナノワイヤ１３ｃにより構成するようにしてもよい。ここに、電子放出部１３を、先端が尖った錘状のエミッタ１３ｂにより構成した場合にも、電子放出部１３の先端に電界集中が生じやすく、電子を放出させるためにゲート電極１２とソース電極との間に印加するゲート−ソース間電圧の低電圧化を図ることができ、低消費電力化を図ることができ、しかも、電子源１０をいわゆるスピント（Spindt）型電界放出素子と同様の製造プロセスで製造することができるという利点がある。また、電子放出部１３をナノワイヤ１３ｃにより構成した場合にも、電子放出部１３の先端に電界集中が生じやすく、電子を放出させるためにゲート電極１２とソース電極との間に印加するゲート−ソース間電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００４７】
（実施形態２）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、電子源１０の電子放出部１３から放出された電子を収集するコレクタ電極２２を実施形態１のようにキャップ２０に設ける代わりに、図８に示すように、コレクタ電極２２をゲート電極１２の側方に設け、ＳｉＣ基板１Ａの上記一表面側においてゲート電極１２とコレクタ電極２２との間に電子放出部１３から放出された電子を収束させる収束電極２３を設けている点が相違する。ここにおいて、コレクタ電極２２は、ｎ＋形ドリフトコンタクト領域９上に形成され、ｎ＋形ドリフトコンタクト領域９と電気的に接続されている。また、ゲート電極１２とコレクタ電極２２と収束電極２３とは、材料として同一の金属材料を採用しており、同時に形成されている。なお、ＳｉＣ基板１Ａの上記一表面側には、実施形態１と同様にガラス製のキャップ２０を陽極接合により固着してもよい（キャップ２０を固着しない場合にはパッケージ内の空間を真空領域１５とする）。また、コレクタ電極２２は、絶縁膜１１に開孔したコンタクトホール１１ｂを埋め込むように形成してある。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００４８】
本実施形態の半導体電力素子においても、実施形態１と同様、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加することにより、ソース電極−ｐ＋形ソース領域４−電子放出部１３−真空領域１５−コレクタ電極２２−ｎ＋形ドリフトコンタクト領域９−ｎ−形ドリフト領域２−ｎ＋形ドレイン領域１−ドレイン電極８の経路で電子が流れる。つまり、収束電極２３へ適宜電圧を印加しておくことにより、電子放出部１３からＳｉＣ基板１Ａの上記一表面の法線方向へ放出された電子が収束電極２３により曲げられてコレクタ電極２２へ到達し（なお、図８中の一点鎖線は電子放出部１３から放出された電子の流れを示す）、上述のコレクタ電極２２−ｎ＋形ドリフトコンタクト領域９−ｎ−形ドリフト領域２−ｎ＋形ドレイン領域１−ドレイン電極８の経路で流れる。
【００４９】
しかして、本実施形態の半導体電力素子では、実施形態１と同様に、ｎ−形ドリフト領域２がＳｉＣにより形成されているので、数百Ｖの高耐圧領域において図２３に示した従来例のようにｎ−形ドリフト領域５２がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗Ｒdrift（図２３参照）を大幅に低減することができ、しかも、ｐ＋形ソース領域４からｎ−形ドリフト領域２へ流れる電子が従来のようなチャネルを通ることなく真空領域１５を通ることにより、ＶＤＭＯＳＦＥＴにおけるチャネル抵抗ＲCH（図２３参照）に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができるという効果に加えて、コレクタ電極２２をＳｉＣ基板１Ａの上記一表面側に形成することができ、製造プロセスの簡略化を図ることが可能となるという利点がある。
【００５０】
（実施形態３）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、図９（ａ）に示すように、ＳｉＣ基板１Ａ内の上記一表面側に、ｎ＋形ドリフトコンタクト領域９におけるｐ＋形ソース領域４側とは反対側でｎ＋形ドリフトコンタクト領域９を全周に亘って囲むｐ＋形の表面電界緩和領域５が形成されている点などが相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００５１】
ここにおいて、ｎ＋形ドリフトコンタクト領域９の平面形状はｐ＋形ソース領域４を全周に亘って囲む円環状に形成され、表面電界緩和領域５の平面形状はｎ＋形ドリフトコンタクト領域９を全周に亘って囲む円環状に形成されている。なお、ｐ＋形の表面電界緩和領域５の濃度はｐ＋形ソース領域４の濃度と略同等の濃度に設定してある。
【００５２】
また、本実施形態では、実施形態１に比べてｎ＋形ドリフトコンタクト領域９の形成位置を変更することなしにｐ＋形ソース領域４の平面形状を大きくしてあり、ｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との距離が実施形態１に比べて短くなっているので、結果的に、ｎ＋形ドリフトコンタクト領域９がｐ＋形ソース領域４の近傍に形成されている。
【００５３】
本実施形態の半導体電力素子では、実施形態１と同様に、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加することにより、ソース電極−ｐ＋形ソース領域４−電子放出部１３−真空領域１５−コレクタ電極２２−接続電極１９−ｎ＋形ドリフトコンタクト領域９−ｎ−形ドリフト領域２−ｎ＋形ドレイン領域１−ドレイン電極８の経路で電子が流れる。
【００５４】
しかして、本実施形態の半導体電力素子においても、ｎ−形ドリフト領域２がＳｉＣにより形成されているので、数百Ｖの高耐圧領域において図２３に示した従来例のようにｎ−形ドリフト領域５２がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗Ｒdrift（図２３参照）を大幅に低減することができ、しかも、ｐ＋形ソース領域４からｎ−形ドリフト領域２へ流れる電子が従来のようなチャネルを通ることなく真空領域１５を通ることにより、ＶＤＭＯＳＦＥＴにおけるチャネル抵抗ＲCH（図２３参照）に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができる。
【００５５】
ところで、図１に示した実施形態１の半導体電力素子においてゲート−ソース間電圧を零ボルトにした場合には、電子放出部１３から電子は放出されず（つまり、ソース電極からドレイン電極８へ電子が流れていないオフ状態にあり）、ドレイン電極８・ソース電極間に逆バイアス電圧が印加されるとＳｉＣ基板１Ａにおける等電位線が図１０中に一点鎖線で示すような分布となって、ＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の表面近傍で電界集中が起こりやすく、耐圧低下の原因となる恐れがある。
【００５６】
これに対して、本実施形態の半導体電力素子では、上述のように、ｎ＋形ドリフトコンタクト領域９とｐ＋形ソース領域４との間の距離が短く、ｎ＋形ドリフトコンタクト領域９におけるｐ＋形ソース領域４側とは反対側にｎ＋形ドリフトコンタクト領域９を囲むｐ＋形の表面電界緩和領域５が形成されていることにより、ソース電極からドレイン電極８へ電子が流れていないオフ状態で逆バイアス電圧が印加されたときの等電位線が図９（ｂ）に一点鎖線で示すようになってＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の表面電界が実施形態１に比べて緩和されるから、耐圧を向上させることができる。
【００５７】
（実施形態４）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、図１１（ａ）に示すように、ゲート電極１２がＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の上方まで延設されており、ＳｉＣ基板１Ａにおけるｎ＋形ドリフトコンタクト領域９近傍の領域の上方までゲート電極１２の一部が存在している点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００５８】
要するに、本実施形態では、ゲート電極１２のうちＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の上方まで延設された部分がフィールドプレートを構成している。
【００５９】
しかして、本実施形態の半導体電力素子では、ソース電極からドレイン電極８へ電子が流れていないオフ状態で逆バイアス電圧が印加されたときの等電位線が図１１（ｂ）に一点鎖線で示すようになってＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の表面電界が実施形態１に比べて緩和されるから、耐圧を向上させることができる。
【００６０】
（実施形態５）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、図１２（ａ）に示すように、ｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間にｐ−形の表面電界緩和領域６が形成されている点が相違する。ここにおいて、表面電界緩和領域６の濃度は、ｐ＋形ソース領域４の濃度よりも低く設定されている。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００６１】
しかして、本実施形態の半導体電力素子では、ｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間にｐ−形の表面電界緩和領域６が形成されていることにより、ソース電極からドレイン電極８へ電子が流れていないオフ状態で逆バイアス電圧が印加されたときの等電位線が図１２（ｂ）に一点鎖線で示すようになってＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の表面電界が実施形態１に比べて緩和されるから、耐圧を向上させることができる。
【００６２】
（実施形態６）
本実施形態の半導体電力素子の基本構成は実施形態５と略同じであって、図１３（ａ）に示すように、ｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間に形成された表面電界緩和領域６が、ｐ＋形ソース領域４から離れｎ＋形ドリフト領域９に近づくほど濃度が低くなる濃度勾配を有している点が相違する。要するに、本実施形態の半導体電力素子における表面電界緩和領域６は、ｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との並設方向においてｎ＋形ドリフトコンタクト領域９側の濃度が低くなるような濃度勾配を有している。他の構成は実施形態５と同じである。
【００６３】
しかして、本実施形態の半導体電力素子では、表面電界緩和領域６がｐ＋形ソース領域４側からｎ＋形ドリフトコンタクト領域９側に向かって濃度が低くなるような濃度勾配を有しているので、ソース電極からドレイン電極８へ電子が流れていないオフ状態で逆バイアス電圧が印加されたときの等電位線が図１３（ｂ）に一点鎖線で示すようになってＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の表面電界が実施形態５に比べてより緩和されるから、耐圧をより向上させることができる。
【００６４】
（実施形態７）
本実施形態の半導体電力素子の基本構成は実施形態３と略同じであって、図１４（ａ），（ｂ）に示すように、電子源１０が１つのｐ＋形ソース領域４上に複数の電子放出部１３を備えている点が相違する。ここに、複数の電子放出部１３はｐ＋形ソース領域４上でマトリクス状（２次元アレイ状）に配列されている（図１４（ａ）では電子放出部１３が左右方向に配列されているが、電子放出部１３は図１４（ａ）の紙面に直交する方向にも配列されている）。なお、実施形態３と同様の構成要素には同一の符号を付して説明を省略する。
【００６５】
ところで、本実施形態の半導体電力素子では、実施形態３と同様に、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加することにより、ソース電極−ｐ＋形ソース領域４−電子放出部１３−真空領域１５−コレクタ電極２２−接続電極１９−ｎ＋形ドリフトコンタクト領域９−ｎ−形ドリフト領域２−ｎ＋形ドレイン領域１−ドレイン電極８の経路で電子が流れる。
【００６６】
ここにおいて、真空領域１５中の電子放出抵抗がＶＤＭＯＳＦＥＴのチャネル抵抗ＲCHに相当するが、真空領域１５中の電子放出抵抗は電子源１０の総電子放出量で決まるので、電子源１０が１つのｐ＋形ソース領域４に対して複数の電子放出部１３を備えていることにより、総電子放出量を実施形態３に比べて増大させることができ（つまり、大電流化を図ることができ）、ＶＤＭＯＳＦＥＴのチャネル抵抗に相当する抵抗成分のより一層の低減を図ることができるから、オン抵抗のより一層の低減を図ることができる。
【００６７】
（実施形態８）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、図１５に示すように、ｐ＋形ソース領域４およびｎ＋形ドリフトコンタクト領域９の平面形状がそれぞれ櫛形状であってｐ＋形ソース領域４の隣り合う櫛歯部４ａ間それぞれにｎ＋形ドリフトコンタクト領域９の各櫛歯部９ａを位置させてあり、電子源１０がｐ＋形ソース領域４の各櫛歯部４ａごとに複数（図示例では、９個）の電子放出部１３を備えている点などが相違する。ここにおいて、電子源１０は、ｐ＋形ソース領域４の各櫛歯部４ａごとに櫛歯部４ａの延長方向に沿って複数の電子放出部１３が配列されており、電子放出部１３がマトリクス状（２次元アレイ状）に配置されている。他の構成は実施形態１と同様であるが、図１５では、実施形態１にて説明したキャップ２０、コレクタ電極２２、接続電極１９、真空領域１５などの図示を省略してある。
【００６８】
本実施形態の半導体電力素子では、実施形態１と同様に、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加することにより、ソース電極−ｐ＋形ソース領域４−電子放出部１３−真空領域１５−コレクタ電極２２−接続電極１９−ｎ＋形ドリフトコンタクト領域９−ｎ−形ドリフト領域２−ｎ＋形ドレイン領域１−ドレイン電極８の経路で電子が流れる。
【００６９】
ここにおいて、本実施形態の半導体電力素子では、真空領域１５中の電子放出抵抗が図２３に示した従来例のＶＤＭＯＳＦＥＴのチャネル抵抗ＲCH（図２３参照）に相当するが、真空領域１５中の電子放出抵抗は電子源１０の総電子放出量で決まるので、電子源１０が１つのｐ＋形ソース領域４に対して複数の電子放出部１３を備えていることにより、総電子放出量を実施形態１に比べて増大させることができ（つまり、大電流化を図ることができ）、ＶＤＭＯＳＦＥＴのチャネル抵抗ＲCHに相当する抵抗成分のより一層の低減を図ることができるから、オン抵抗のより一層の低減を図ることができる。
【００７０】
ところで、図１４に示した実施形態７の半導体電力素子ではｐ＋形ソース領域４の平面形状を実施形態１よりも大きくしてｐ＋形ソース領域４とｐ＋形ソース領域４を囲むｎ＋形ドリフトコンタクト領域９との距離を小さくしてあるが、実施形態７の半導体電力素子では、上述の経路で電子が流れる際に、ｎ＋形ドリフトコンタクト領域９からｎ−形ドリフト領域２をドリフトしてｎ＋形ドレイン領域１へ流れる電子が図１４（ｂ）中に矢印で示すようにｎ＋形ドリフトコンタクト領域９の鉛直下方だけでなく斜め下方へ向かってドリフトしてしまうので、一部の電子のドリフト距離がＳｉＣ基板１Ａの厚み方向におけるｎ＋形ドリフトコンタクト領域９とｎ＋形ドレイン領域１との間の最短距離よりも長くなってしまい、ｎ−形ドリフト領域２での損失が大きくなり、結果的にドリフト抵抗が大きくなってしまう。
【００７１】
これに対して、本実施形態の半導体電力素子では、ｐ＋形ソース領域４およびｎ＋形ドリフトコンタクト領域９の平面形状をそれぞれ櫛形状としｐ＋形ソース領域４の隣り合う櫛歯部４ａ間それぞれにｎ＋形ドリフトコンタクト領域９の各櫛歯部９ａを位置させてあることにより、上述の経路で電子が流れる際に、ｎ＋形ドリフトコンタクト領域９からｎ−形ドリフト領域２をドリフトしてｎ＋形ドレイン領域１へ流れる電子のほとんどが図１５（ｂ）中に矢印で示すようにｎ＋形ドリフトコンタクト領域９の鉛直下方へ向かってドリフトすることになって、ｎ−形ドリフト領域２を流れる電子のドリフト距離がＳｉＣ基板１Ａの厚み方向におけるｎ＋形ドリフトコンタクト領域９とｎ＋形ドレイン領域１との間の最短距離よりも長くなるのを抑制することができ、ｎ−形ドリフト領域２での損失を低減することができるから、結果的に実施形態７に比べてドリフト抵抗を小さくすることができる。
【００７２】
（実施形態９）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、図１６に示すように、電子源１０におけるＳｉＣ基板１Ａの上記一表面からの電子放出部１３の突出寸法がＳｉＣ基板１Ａの上記一表面とゲート電極１２の表面との間の距離よりも大きく設定されている点が相違するだけである。要するに、本実施形態では、電子放出部１３を構成する各カーボンナノチューブ１３ａの長さ寸法が、絶縁膜１１とゲート電極１２との合計膜厚よりも大きく設定されている。他の構成は実施形態１と同じである。
【００７３】
ところで、実施形態１の半導体電力素子では、図１７に示すように、ＳｉＣ基板１Ａの上記一表面からの電子放出部１３の突出寸法がＳｉＣ基板１Ａの上記一表面とゲート電極１２との間の距離（つまり、絶縁膜１１の膜厚）よりも若干大きい程度であって、電子放出部１３の先端の側方にゲート電極１２が位置している。ここにおいて、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加した際に、電子放出部１３の先端にはゲート電極１２よりも高電界が印加されるが、電子放出部１３の先端近傍における等電位線が図１７中に一点鎖線で示したような分布となって、電子放出部１３の先端とゲート電極１２との間の空間に電界が集中して電子放出部１３の先端とゲート電極１２との間に高電界がかかり、電子放出部１３から放出される電子ｅ−の一部がゲート電極１２へ向かって流れてしまう可能性があり、結果的に電流容量が低下してオン抵抗が増大してしまう可能性がある。
【００７４】
これに対して本実施形態の半導体電力素子では、ＳｉＣ基板１Ａの上記一表面からの電子放出部１３の突出寸法がＳｉＣ基板１Ａの上記一表面とゲート電極１２の表面との間の距離よりも大きく設定されているので、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側としてドレイン−ソース間電圧を印加した際の電子放出部１３の先端近傍における等電位線が図１６中に一点鎖線で示したような分布となって、電子放出部１３の先端とゲート電極１２との間の空間における電界集中を実施形態１に比べて緩和することができ、電子放出部１３の先端からゲート電極１２へ向かって電子ｅ−が流れるのを抑制することができるから、オン抵抗を低減することができる。なお、本実施形態のようにＳｉＣ基板１Ａの上記一表面からの電子放出部１３の突出寸法をＳｉＣ基板１Ａの上記一表面とゲート電極１２の表面との間の距離よりも大きく設定する技術思想を上述の他の実施形態１〜８の半導体電力素子に採用してもよい。
【００７５】
（実施形態１０）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、図１８に示すように、ゲート電極１２がＳｉＣ基板１Ａの厚み方向において離間して配設された２つのゲート層１２１，１２２を有する２段ゲート構造となっている点が相違する。他の構成は実施形態１と同じである。
【００７６】
本実施形態の半導体電力素子におけるゲート電極１２は、ＳｉＣ基板１Ａの上記一表面上の絶縁膜１１上に下層側のゲート層１２１が形成され、ゲート層１２１上に絶縁材料（例えば、ＳｉＯ２など）からなる絶縁層１４が形成され、絶縁層１４上に上層側のゲート層１２２が形成されており、両ゲート層１２１，１２２が導電性材料（例えば、ポリシリコンなど）からなる配線１２ｂを介して電気的に接続されている。なお、ゲート層１２１とゲート層１２２とは同一の導電性材料（例えば、ポリシリコンなど）により形成されている。ここにおいて、各ゲート層１２１，１２２には、電子放出部１３に対応する部位にそれぞれゲート窓１２ａ１，１２ａ２が開孔されており、ＳｉＣ基板１Ａの上記一表面から離れたゲート層１２２のゲート窓１２ａ２がＳｉＣ基板１Ａの上記一表面に近いゲート層１２１のゲート窓１２ａ１よりも大きくなるように各ゲート窓１２ａ１，１２ａ２の開口幅が設定されている。
【００７７】
しかして、本実施形態の半導体電力素子では、ＳｉＣ基板１Ａの上記一表面側において厚み方向に絶縁層１４を挟んで配置され互いに電気的に接続された複数のゲート層１２１，１２２によりゲート電極１２が構成されており、各ゲート層１２１，１２２には、電子放出部１３に対応する部位にそれぞれゲート窓１２ａ１，１２ａ２が開孔され且つＳｉＣ基板１Ａの上記一表面から離れたゲート層１２２のゲート窓１２ａ２の方が上記一表面に近いゲート層１２１のゲート窓１２ａ１よりも大きいので、２段目のゲート層１２２と電子放出部１３の先端との間の距離を実施形態１におけるゲート電極１２と電子放出部１３の先端との間の距離よりも大きくすることができ、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加した際の電子放出部１３の先端近傍における等電位線が図１８中に一点鎖線で示したような分布となって、電子放出部１３の先端とゲート電極１２との間の空間における電界集中を実施形態１に比べて緩和することができ、電子放出部１３の先端からゲート電極１２へ向かって電子ｅ−が流れるのを抑制することができるから、オン抵抗を低減することができる。
【００７８】
なお、本実施形態では、ゲート電極１２が２段ゲート構造となっているが、３段以上の多段ゲート構造としてもよい。すなわち、ゲート電極１２を３つ以上のゲート層により構成してもよく、このような場合にはＳｉＣ基板１Ａの上記一表面から離れたゲート層ほど開口窓を大きくすればよい。また、本実施形態のようにゲート電極１２を多段ゲート構造とする技術思想を上述の他の実施形態１〜８の半導体電力素子に採用してもよい。
【００７９】
ところで、上記実施形態３〜１０では、電子源１０の電子放出部１３から放出された電子を収集するコレクタ電極２２をキャップ２０に設けているが、図８に示した実施形態２の半導体電力素子と同様に、コレクタ電極２２をゲート電極１２の側方に設け、ＳｉＣ基板１Ａの上記一表面側においてゲート電極１２とコレクタ電極２２との間に電子放出部１３から放出された電子を収束させる収束電極２３を設けるようにしてもよい。
【００８０】
（実施形態１１）
本実施形態の半導体電力素子は、図１９に示すように、単結晶のｎ＋形ＳｉＣ基板３１上にｎ−形ＳｉＣエピタキシャル層３２が形成され、ｎ−形ＳｉＣエピタキシャル層３２内の主表面側にｐ＋形ウェル領域３３が形成され、ｐ＋形ウェル領域３３内の主表面側にｎ＋形ソース領域３４が形成されている。ここに、本実施形態の半導体電力素子では、ｎ＋形ＳｉＣ基板３１がｎ＋形ドレイン領域を構成するとともに、ｎ−形ＳｉＣエピタキシャル層３２がｎ−形ドリフト領域を構成し、ｎ＋形ＳｉＣ基板３１とｎ−形ＳｉＣエピタキシャル層３２とでＳｉＣ基板（いわゆるＳｉＣエピ基板）３１Ａを構成している。要するに、本実施形態の半導体電力素子では、厚み方向の一表面側（図１９における上面側）にｐ＋形ウェル領域３３が形成されるとともにｐ＋形ウェル領域３３内の上記一表面側にｎ＋形ソース領域３４が形成され且つ上記厚み方向の他表面側（図１９における下面側）にｎ＋形ドレイン領域３１が形成されｐ＋形ウェル領域３３とｎ＋形ドレイン領域３１との間にｎ−形ドリフト領域３２が形成されたＳｉＣ基板３１Ａを備えている。また、ｎ＋形ソース領域３４には金属材料からなるソース電極３７が接続され、ｎ＋形ドレイン領域１には金属材料からなるドレイン電極３８が接続されている。なお、本実施形態では、ＳｉＣ基板３１Ａが、Ｓｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板を構成している。
【００８１】
ところで、本実施形態の半導体電力素子は、図２０に示すように、ｎ−形ドリフト領域２内の主表面側に、ｎ−形ドリフト領域３２とｐ＋形ウェル領域３３とｎ＋形ソース領域３４とに跨ってＳｉＯ２膜からなる絶縁膜（ゲート絶縁膜）３５が形成され、絶縁膜３５直下でｎ＋形ソース領域３４とｎ−形ドリフト領域３２との間に真空領域４５が形成されており、絶縁膜３５に積層されソース電極３７に対して高電位側となるような電圧が印加されるゲート電極３６および真空領域４５に臨みｎ＋形ソース領域３４から供給された電子を真空領域４５へ放出させる電子放出部４３を有する電子源４０を備えている。ここにおいて、電子源４０の電子放出部４３は、図２０に示すように、ｎ＋形ソース領域３４から真空領域４５側へ突出し先端が尖った形状となっている。したがって、ゲート電極３６とソース電極３７との間に上記電圧（以下、ゲート−ソース間電圧と称す）を印加することにより、電子放出部４３の先端に高電界が印加されるから、電子源４０は、高電界の印加によるトンネル効果により電子放出部４３の先端から電子が真空領域４５へ放出される（このように高電界の印加によるトンネル効果により電子を放出する現象は電界放出と呼ばれている）。なお、図２０中の一点鎖線は電子放出部４３から放出された電子の流れを示している。
【００８２】
以上説明した本実施形態の半導体電力素子では、ゲート電極３６とソース電極３７との間にゲート電極３６を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極３８とソース電極３７との間にドレイン電極３８を高電位側としてドレイン−ソース間電圧を印加することにより、ソース電極３７−ｎ＋形ソース領域３４−電子放出部４３−真空領域４５−ｎ−形ドリフト領域３２−ｎ＋形ドレイン領域３１−ドレイン電極３８の経路で電子が流れる。
【００８３】
しかして、本実施形態の半導体電力素子では、ｎ−形ドリフト領域３２がＳｉＣにより形成されているので、数百Ｖの高耐圧領域において図２３に示した従来例のようにｎ−形ドリフト領域５２がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗Ｒdrift（図２３参照）を大幅に低減することができ、しかも、ｎ＋形ソース領域３４からｎ−形ドリフト領域３２へ流れる電子が従来例のようなチャネルを通ることなく真空領域４５を通ることにより、ＶＤＭＯＳＦＥＴにおけるチャネル抵抗ＲCH（図２３参照）に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができる。なお、本実施形態の半導体電力素子においてゲート−ソース間電圧を零ボルトにした場合には、電子放出部４３から電子は放出されず、ドレイン電極３８・ソース電極３７間に高電圧が印加されるが、ｐ＋形ウェル領域３３とｎ−形ドリフト領域３２とのｐｎ接合の逆バイアス時の耐電圧特性により高耐圧を確保することができる。
【００８４】
また、本実施形態の半導体電力素子では、電子源４０の電子放出部４３がｎ＋形ソース領域３４から真空領域４５側へ突出しているので、電子放出部４３の先端に電界集中が生じやすく、電子を放出させるためにゲート電極３６とソース電極３７との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００８５】
（実施形態１２）
本実施形態の半導体電力素子の基本構成は実施形態１１と略同じであって、図２１に示すように、絶縁膜３５直下においてｎ＋形ソース領域３４と電子放出部４３との間にｐ＋形ウェル領域３３の一部を介在させている点に特徴がある。なお、実施形態１１と同様の構成要素には同一の符号を付して説明を省略する（図２１中の一点鎖線は表面電極７を通して放出された電子の流れを示す）。
【００８６】
しかして、本実施形態の半導体電力素子では、絶縁膜３５直下においてｎ＋形ソース領域３４と電子放出部４３との間にｐ＋形ウェル領域３３の一部を介在させてあるこにより、ゲート電圧３６への印加電圧（ゲート−ソース間電圧）に応じて絶縁膜３５直下においてｎ＋形ソース領域３４と電子放出部４３との間に介在するｐ＋形ウェル領域３３の表面側にチャネル（反転層）が形成されるから、ｎ＋形ソース領域３４と電子放出部４３との間に流れる電流を制御することができる。要するに、ｐ＋形ウェル領域３３の上記一部が電流を制御する電流制御領域３９を構成している。
【００８７】
（実施形態１３）
本実施形態の半導体電力素子の基本構成は実施形態１１と略同じであって、図２２に示すように、電子放出部４３が、ｎ＋形ソース領域３４における真空領域４５側に形成されトンネル現象が起こる膜厚のＳｉＯ２膜からなるトンネル絶縁膜４３ａと、ゲート電極３６に電気的に接続されトンネル絶縁膜４３ａにおける真空領域４５側に形成された表面電極４３ｂとで構成されている点などが相違する。本実施形態における電子源４０では、ゲート電極３６とソース電極３７との間にゲート電極３６を高電位側としてゲート−ソース間電圧を印加することにより、トンネル絶縁膜４３ａに高電界が印加され、トンネル効果によりトンネル絶縁膜４３ａをトンネルした電子が表面電極４３ｂを通して真空領域４５へ放出されｎ−形ドリフト領域３２へ到達する。また、本実施形態の半導体電力素子においてゲート−ソース間電圧を零ボルトにした場合には、トンネル絶縁膜４３ａには高電界が印加されないので、電子は放出されない。なお、トンネル絶縁膜４３ａは、ＳｉＯ２膜に限らず、例えばシリコン窒化膜でもよい。実施形態１１と同様の構成要素には同一の符号を付して説明を省略する（図２２中の一点鎖線は表面電極７を通して放出された電子の流れを示す）。
【００８８】
しかして、本実施形態の半導体電力素子では、電子放出部４３がｎ＋形ソース領域３４における真空領域４５側に形成されトンネル現象が起こる膜厚のトンネル絶縁膜４３ａと、ゲート電極３６に電気的に接続されトンネル絶縁膜４３ａにおける真空領域４５側に形成された表面電極４３ｂとからなり、トンネル絶縁膜４３ａをトンネルした電子が表面電極４３ｂを通して真空領域４５へ放出されるので、電子放出部４３を先端の尖った形状に形成する必要がなく、電子放出部３４３が折損する恐れがないから、電子放出部４３を先端の尖った形状に形成したものに比べて信頼性を向上させることができる。
【００８９】
なお、上記各実施形態では、ＳｉＣ基板（ＳｉＣエピ基板）を用いて半導体電力素子を形成しているが、Ｓｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板として、ＳｉＣからなるＳｉＣ基板（ＳｉＣエピ基板）の代わりに、例えば、ＧａＮ系の半導体材料からなる半導体基板を採用してもよい。また、ＳｉＣ基板の代わりに、Ｓｉ基板（Ｓｉエピ基板）を用いることによっても従来のＶＤＭＯＳＦＥＴに比べてオン抵抗を大幅に低減することができる。
【００９０】
【発明の効果】
請求項１の発明では、ゲート電極とソース電極との間に前記ゲート電極を高電位側として電圧を印加するとともに、ドレイン電極と前記ソース電極との間に前記ドレイン電極を高電位側として電圧を印加することにより、前記ソース電極−ソース領域−電子放出部−真空領域−コレクタ電極−ドリフト領域−ドレイン領域−前記ドレイン電極の経路で電子が流れるから、前記ドリフト領域がＳｉよりバンドギャップエネルギの大きい半導体材料により形成されていることにより、数百Ｖの高耐圧領域において従来のようにドリフト領域がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗を大幅に低減することができ、しかも、前記ソース領域から前記ドリフト領域へ流れる電子が前記真空領域を通ることにより、前記ＶＤＭＯＳＦＥＴにおけるチャネル抵抗に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができるという効果がある。
【００９１】
請求項２の発明では、請求項１の発明の効果に加えて、前記電子放出部の先端と前記ゲート電極とを近づけることができるから、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができるという効果がある。
【００９２】
請求項３の発明では、請求項１または請求項２の発明の効果に加えて、前記コレクタ電極の表面積を大きくすることができ、前記電子放出部から放出された電子を効率良く収集することができるとともに前記コレクタ電極の低抵抗化を図ることができるという効果がある。
【００９３】
請求項４の発明では、請求項１または請求項２の発明の効果に加えて、前記コレクタ電極を前記半導体基板の前記一表面側に形成することができ、製造プロセスの簡略化を図ることが可能となるという効果がある。
【００９４】
請求項５の発明では、請求項１ないし請求項４の発明の効果に加えて、前記電子放出部の先端に効率良く高電界を印加することができ、低消費電力化を図ることが可能となるという効果がある。
【００９５】
請求項６の発明では、請求項１ないし請求項５の発明の効果に加えて、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができるという効果がある。
【００９６】
請求項７の発明では、請求項１ないし請求項５の発明の効果に加えて、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができるという効果がある。また、前記電子源をいわゆるスピント（Spindt）型電界放出素子と同様の製造プロセスで製造することができるという利点がある。
【００９７】
請求項８の発明では、請求項１ないし請求項５の発明の効果に加えて、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができるという効果がある。
【００９８】
請求項９の発明では、請求項１ないし請求項３の発明の効果に加えて、大電流化を図ることができて、前記ＶＤＭＯＳＦＥＴのチャネル抵抗に相当する抵抗成分のより一層の低減を図ることができるから、オン抵抗のより一層の低減を図ることができるという効果がある。
【００９９】
請求項１０の発明では、請求項１ないし請求項３、請求項５ないし請求項９の発明の効果に加えて、ドリフトコンタクト領域における前記ソース領域側とは反対側で前記ドリフトコンタクト領域を囲むｐ形の表面電界緩和領域が形成されていることにより、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域と前記ドリフトコンタクト領域との間の領域の表面電界を緩和することができ、耐圧を向上させることができるという効果がある。
【０１００】
請求項１１の発明では、請求項２の発明の効果に加えて、前記ゲート電極が前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の上方まで延設されていることにより、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域と前記ドリフトコンタクト領域との間の領域の表面電界を緩和することができ、耐圧を向上させることができるという効果がある。
【０１０１】
請求項１２の発明では、請求項１ないし請求項３、請求項５ないし請求項９の発明の効果に加えて、前記ソース領域とドリフトコンタクト領域との間に前記ソース領域よりも低濃度の表面電界緩和領域が形成されていることにより、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域と前記ドリフトコンタクト領域との間の領域の表面電界を緩和することができ、耐圧を向上させることができるという効果がある。
【０１０２】
請求項１３の発明では、請求項１２の発明の効果に加えて、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の表面電界をより緩和することができ、耐圧をより向上させることができるという効果がある。
【０１０３】
請求項１４の発明では、請求項１ないし請求項３、請求項５ないし請求項８の発明の効果に加えて、前記電子源が前記電子放出部を複数備えていることにより、大電流化を図ることができて、前記ＶＤＭＯＳＦＥＴのチャネル抵抗に相当する抵抗成分のより一層の低減を図ることができるから、オン抵抗のより一層の低減を図ることができるという効果があり、しかも、前記ソース領域およびドリフトコンタクト領域の平面形状をそれぞれ櫛形状とし前記ソース領域の隣り合う櫛歯部間それぞれに前記ドリフトコンタクト領域の前記各櫛歯部を位置させてあることにより、前記ドリフト領域を流れる電子のドリフト距離が前記厚み方向における前記ドリフトコンタクト領域と前記ドレイン領域との最短距離よりも長くなるのを抑制することができ、前記ドリフト領域での損失を低減することができるという効果がある。
【０１０４】
請求項１５の発明では、請求項２の発明の効果に加えて、前記電子放出部の先端と前記ゲート電極との間の空間における電界集中を緩和することができ、前記電子放出部の先端から前記ゲート電極へ向かって電子が流れるのを抑制することができるから、オン抵抗を低減することができるという効果がある。
【０１０５】
請求項１６の発明では、請求項２の発明の効果に加えて、前記電子放出部の先端と前記ゲート電極との間の空間における電界集中を緩和することができ、前記電子放出部の先端から前記ゲート電極へ向かって電子が流れるのを抑制することができるから、オン抵抗を低減することができるという効果がある。
【０１０６】
請求項１７の発明では、ゲート電極とソース電極との間に前記ゲート電極を高電位側として電圧を印加するとともに、ドレイン電極と前記ソース電極との間に前記ドレイン電極を高電位側として電圧を印加することにより、前記ソース電極−ソース領域−電子放出部−真空領域−ドリフト領域−ドレイン領域−前記ドレイン電極の経路で電子が流れるから、前記ドリフト領域がＳｉよりバンドギャップエネルギの大きい半導体材料により形成されていることにより、数百Ｖの高耐圧領域において従来のようにドリフト領域がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗を大幅に低減することができ、しかも、前記ソース領域から前記ドリフト領域へ流れる電子が前記真空領域を通ることにより、前記ＶＤＭＯＳＦＥＴにおけるチャネル抵抗に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができるという効果がある。
【０１０７】
請求項１８の発明では、請求項１７の発明の効果に加えて、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができるという効果がある。
【０１０８】
請求項１９の発明では、請求項１８の発明の効果に加えて、前記ゲート電圧への印加電圧に応じて前記絶縁膜直下において前記ソース領域と前記電子放出部との間に介在する前記ウェル領域の表面側にチャネルが形成されるから、前記ソース領域と前記電子放出部との間に流れる電流を制御することができるという効果がある。
【０１０９】
請求項２０の発明では、請求項１７の発明の効果に加えて、前記電子放出部を先端の尖った形状に形成する必要がなく、前記電子放出部を先端の尖った形状に形成したものに比べて信頼性を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】実施形態１を示す概略断面図である。
【図２】同上の要部概略断面図である。
【図３】同上の要部説明図である。
【図４】同上の製造方法を説明するための主要工程断面図である。
【図５】同上の製造方法を説明するための主要工程断面図である。
【図６】同上における電子放出部の他の構成例の概略断面図である。
【図７】同上における電子放出部の別の構成例の概略断面図である。
【図８】実施形態２を示す要部概略断面図である。
【図９】実施形態３を示し、（ａ）は概略断面図、（ｂ）は動作説明図である。
【図１０】同上の比較例の動作説明図である。
【図１１】実施形態４を示し、（ａ）は概略断面図、（ｂ）は動作説明図である。
【図１２】実施形態５を示し、（ａ）は概略断面図、（ｂ）は動作説明図である。
【図１３】実施形態６を示し、（ａ）は概略断面図、（ｂ）は動作説明図である。
【図１４】実施形態７を示し、（ａ）は概略断面図、（ｂ）は要部概略断面図である。
【図１５】実施形態８を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＢ−Ｂ’断面図である。
【図１６】実施形態９を示す要部概略断面図である。
【図１７】同上の比較例の動作説明図である。
【図１８】実施形態１０を示す要部概略断面図である。
【図１９】実施形態１１を示す概略断面図である。
【図２０】同上の要部拡大図である。
【図２１】実施形態１２の要部拡大図である。
【図２２】実施形態１３の要部拡大図である。
【図２３】従来例を示す概略断面図である。
【符号の説明】
１ ｎ＋形ＳｉＣ基板（ｎ＋形ドレイン領域）
１Ａ ＳｉＣ基板（ＳｉＣエピ基板）
２ ｎ−形ＳｉＣエピタキシャル層（ｎ−形ドリフト領域）
４ ｐ＋形ソース領域
８ ドレイン電極
９ ｎ＋形ドリフトコンタクト領域
１０ 電子源
１１ 絶縁膜
１１ａ 開口窓
１２ ゲート電極
１２１ ゲート層
１２２ ゲート層
１２ａ１ ゲート窓
１２ａ２ ゲート窓
１２ｂ 配線
１３ 電子放出部
１４ 絶縁層
１５ 真空領域
１９ 接続電極
２０ キャップ
２１ 凹部
２２ コレクタ電極
３１ ｎ＋形ＳｉＣ基板（ｎ＋形ドレイン領域）
３１Ａ ＳｉＣ基板（ＳｉＣエピ基板）
３２ ｎ−形ＳｉＣエピタキシャル層（ｎ−形ドリフト領域）
３３ ｐ＋形ウェル領域
３４ ｎ＋形ソース領域
３５ 絶縁膜
３６ ゲート電極
３７ ソース電極
３８ ドレイン電極
３９ 電流制御領域
４０ 電子源
４３ 電子放出部
４３ａ トンネル絶縁膜
４３ｂ 表面電極
４５ 真空領域
５１ ｎ＋形シリコン基板（ｎ＋形ドレイン領域）
５２ ｎ−形シリコンエピタキシャル層（ｎ−形ドリフト領域）
５３ ｐ＋形ウェル領域
５４ ｎ＋形ソース領域
５５ ゲート酸化膜
５６ ゲート電極
５７ ソース電極
５８ ドレイン電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor power element used when, for example, AC power is converted to DC power, or AC power having a certain frequency is converted to AC power having a desired frequency.
[0002]
[Prior art]
Conventionally, a VDMOSFET having a configuration shown in FIG. 23 is known as a semiconductor power element of this type (for example, Non-Patent Document 1).
[0003]
The VDMOSFET having the configuration shown in FIG. + N on the silicon substrate 51 − A silicon epitaxial layer 52 is formed and n − P on the main surface side of the silicon epitaxial layer 52 + A well region 53 is formed and p + N on the main surface side in the well region 53 + A shaped source region 54 is formed. In this VDMOSFET, n + N-type silicon substrate 51 is n + N-type drain region and n − N-type silicon epitaxial layer 52 is n − A drift region, n − On the main surface side of the drift region 52, n − Drift region 52 and p + Well region 53 and n + A gate oxide film 55 is formed across the source region 54, and a gate electrode 56 is stacked on the gate oxide film 55. N + A source electrode 57 is connected to the source region 54, and n + A drain electrode 58 is connected to the drain region 51. P + Well region 53 and n + The shaped source region 54 is formed using a so-called double diffusion technique.
[0004]
The above-mentioned VDMOSFET applies p-type voltage between the gate electrode 56 and the source electrode 57 so that the gate electrode 56 is on the high potential side. + Since a channel is formed in the portion of the well region 53 immediately below the gate oxide film 55, the current is supplied to the drain electrode 58-n. + Drain region 51-n − Drift region 52-channel-n + It flows through the path of the source region 54 and the source electrode 57. Here, the on-resistance of the VDMOSFET described above is the sum of the resistance components existing between the drain electrode 58 and the source electrode 57. − Drift resistor R which is a resistance component of the drift region 52 drift And channel resistance R which is the resistance component of the channel CH And the majority. Therefore, the current is n − Through the drift region 52 in the longitudinal direction (n − Drift resistance R) in the thickness direction of the drift region 52 drift And can be used as a semiconductor power device with high breakdown voltage and low on-resistance.
[0005]
[Non-Patent Document 1]
Hiroshi Yamazaki, “Applied Technology of Power MOSFET”, published by Nikkan Kogyo Shimbun, October 15, 1996, p. 52-53
[0006]
[Problems to be solved by the invention]
However, the semiconductor power device (VDMOSFET) having the configuration shown in FIG. 23 is a device using Si, facing the physical property limit of Si and facing the limit of low on-resistance. Theoretically, the withstand voltage is 500 V and the on-resistance is 40 mΩ · cm. 2 It becomes.
[0007]
By the way, the on-resistance in the MOSFET structure such as VDMOSFET is the drift resistance R as described above. drift And channel resistance R CH In recent years, SiC (silicon carbide), which is expected to theoretically reduce the on-resistance by 2 to 3 orders of magnitude compared to Si as a semiconductor material in place of Si, has attracted attention as a semiconductor material that can replace Si. .
[0008]
However, even if SiC is used instead of Si, it is difficult to significantly reduce the on-resistance in the MOSFET structure in a high breakdown voltage region where the breakdown voltage is several hundred volts. This is because drift resistance R is obtained by using SiC instead of Si. drift Can be greatly reduced, but the channel resistance R CH This is because it is necessary to improve the mobility of the carrier moving through the channel (channel mobility), and it is difficult to improve the channel mobility.
[0009]
The present invention has been made in view of the above-described reasons, and an object thereof is to provide a semiconductor power device capable of significantly reducing the on-resistance while ensuring a high breakdown voltage.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, the invention of claim 1 has a p-type source region formed on one surface side in the thickness direction and an n-type drain region formed on the other surface side. Said Source area and Said A semiconductor substrate made of a semiconductor material having a larger band gap energy than Si in which an n-type drift region is formed between the drain region and the drain region; Said A source electrode connected to the source region; Said A drain electrode connected to the drain region; Said On the one surface side of the gate electrode and the semiconductor substrate to which a voltage that becomes a high potential side is applied to the source electrode Said When the voltage is applied at the site corresponding to the source region Said An electron source having an electron emission portion for emitting electrons supplied from the source region; Said A cap that is fixed to the one surface side of the semiconductor substrate such that the periphery of the electron emission portion is a vacuum region; Said Electrically connected to the drift region Said From the electron emitter Said And a collector electrode that collects electrons emitted to the vacuum region. According to the configuration of the invention of claim 1, Said Gate electrode and Said Between source electrode Said While applying a voltage with the gate electrode as the high potential side, Said Drain electrode and Said Between source electrode Said By applying a voltage with the drain electrode on the high potential side, Said Source electrode Said Source area Said Electron emission part Said Vacuum region Said Collector electrode Said Drift region Said Drain region − Said Electrons flow through the path of the drain electrode. Therefore, according to the configuration of the invention of claim 1, Said Since the drift region is formed of a semiconductor material having a band gap energy larger than that of Si, the breakdown voltage is higher than that of a semiconductor power device including a VDMOSFET in which the drift region is formed of Si as in the conventional case in a high breakdown voltage region of several hundred volts. Drift resistance can be greatly reduced while ensuring Said From source area Said Electrons flowing into the drift region Said By going through the vacuum area, Said Since the resistance component corresponding to the channel resistance in the VDMOSFET can be significantly reduced, the on-resistance can be significantly reduced while ensuring a high breakdown voltage.
[0011]
According to a second aspect of the present invention, in the first aspect of the invention, the electron source includes an insulating film formed on the one surface side of the semiconductor substrate and having an opening window formed at a portion corresponding to the source region. The electron emission portion is disposed in the opening window, and the gate electrode is formed on a peripheral portion of the opening window on the surface of the insulating film. According to the configuration of the second aspect of the invention, since the tip of the electron emission portion and the gate electrode can be brought close to each other, the voltage applied between the gate electrode and the source electrode in order to emit electrons. The voltage can be reduced, and the power consumption can be reduced.
[0012]
A third aspect of the invention is characterized in that, in the first or second aspect of the invention, the collector electrode is formed of a conductive film deposited on a surface of the cap facing the electron emission portion. According to the configuration of the invention of claim 3, the surface area of the collector electrode can be increased, the electrons emitted from the electron emission portion can be collected efficiently and the resistance of the collector electrode can be reduced. Can be planned.
[0013]
According to a fourth aspect of the present invention, in the first or second aspect of the present invention, the collector electrode is provided on a side of the gate electrode, and the gate electrode and the collector electrode are formed on the one surface side of the semiconductor substrate. A converging electrode for converging the electrons emitted from the electron emission portion is provided between them. According to the configuration of the invention of claim 4, the collector electrode can be formed on the one surface side of the semiconductor substrate, and the manufacturing process can be simplified.
[0014]
According to a fifth aspect of the present invention, in the first to fourth aspects of the invention, the electron source is characterized in that the tip position of the electron emission portion is aligned with the position of the gate electrode in the thickness direction. According to the configuration of the fifth aspect of the invention, it is possible to efficiently apply a high electric field to the tip of the electron emission portion, and to reduce power consumption.
[0015]
According to a sixth aspect of the present invention, in the first to fifth aspects of the invention, the electron emission portion is made of a carbon nanotube. According to the configuration of the sixth aspect of the invention, electric field concentration is likely to occur at the tip of the electron emission portion, and the voltage applied between the gate electrode and the source electrode is reduced in order to emit electrons. Therefore, low power consumption can be achieved.
[0016]
According to a seventh aspect of the present invention, in the first to fifth aspects of the present invention, the electron emission portion is formed in a weight shape with a sharp tip. According to the configuration of the invention of claim 7, electric field concentration is likely to occur at the tip of the electron emission portion, and the voltage applied between the gate electrode and the source electrode in order to emit electrons can be reduced. Therefore, low power consumption can be achieved. The electron source can be manufactured by a manufacturing process similar to that of a so-called Spindt type field emission device.
[0017]
According to an eighth aspect of the present invention, in the first to fifth aspects of the invention, the electron emission portion is made of a nanowire. According to the configuration of the eighth aspect of the invention, electric field concentration is likely to occur at the tip of the electron emission portion, and the voltage applied between the gate electrode and the source electrode in order to emit electrons can be reduced. Therefore, low power consumption can be achieved.
[0018]
The invention of claim 9 is the invention of claims 1 to 3 In the invention, the electron source is provided with a plurality of the electron emission portions with respect to the source region. According to the configuration of the invention of claim 9, a large current can be achieved, Said Since the resistance component corresponding to the channel resistance of the VDMOSFET can be further reduced, the ON resistance can be further reduced.
[0019]
The invention of claim 10 is the invention of claims 1 to Claims 3, 5 to 9 In the invention, the semiconductor substrate has an n-type drift contact region having a higher concentration than the drift region for electrically connecting the drift region and the collector electrode in the vicinity of the source region on the one surface side. And Said On the opposite side to the source region side in the drift contact region Said A p-type surface electric field relaxation region surrounding the drift contact region is formed. According to the configuration of the invention of claim 10, Said On the opposite side to the source region side in the drift contact region Said P-type surrounding the drift contact region Said Since the surface electric field relaxation region is formed, the source region in the semiconductor substrate and the source region in the off state where electrons do not flow from the source electrode to the drain electrode Said The surface electric field in the region between the drift contact region can be relaxed and the breakdown voltage can be improved.
[0020]
According to an eleventh aspect of the present invention, in the invention of the second aspect, the semiconductor substrate is an n-type drift having a higher concentration than the drift region that electrically connects the drift region and the collector electrode to the one surface side. A contact region is formed, and the gate electrode and the source region in the semiconductor substrate Said It extends to the upper part of the region between the drift contact region. According to the configuration of the invention of claim 11, the gate electrode and the source region in the semiconductor substrate Said By extending to the upper part of the region between the drift contact region and the source region in the semiconductor substrate in an off state where electrons do not flow from the source electrode to the drain electrode Said The surface electric field in the region between the drift contact region can be relaxed and the breakdown voltage can be improved.
[0021]
The invention of claim 12 is the invention of claims 1 to Claims 3, 5 to 9 In the invention, an n-type drift contact region having a higher concentration than the drift region that electrically connects the drift region and the collector electrode is formed on the one surface side of the semiconductor substrate, and the source region and Said A surface electric field relaxation region having a concentration lower than that of the source region is formed between the drift contact region and the drift contact region. According to the configuration of the invention of claim 12, the source region and Said Lower concentration than the source region between the drift contact region Said Since the surface electric field relaxation region is formed, the source region in the semiconductor substrate and the source region in the off state where electrons do not flow from the source electrode to the drain electrode Said The surface electric field in the region between the drift contact region can be relaxed and the breakdown voltage can be improved.
[0022]
According to a thirteenth aspect of the invention, in the twelfth aspect of the invention, the surface electric field relaxation region has a concentration gradient such that the concentration decreases from the source region side toward the drift contact region side. According to the structure of the invention of claim 13, the source region in the semiconductor substrate in the off state in which electrons do not flow from the source electrode to the drain electrode Said The surface electric field in the region between the drift contact region can be further relaxed, and the breakdown voltage can be further improved.
[0023]
The invention of claim 14 is the invention of claims 1 to Claim 3, claim 5 to 9. The semiconductor substrate according to claim 8, wherein an n-type drift contact region having a higher concentration than the drift region that electrically connects the drift region and the collector electrode is formed on the one surface side of the semiconductor substrate, and The source region and Said The planar shape of the drift contact region is comb-shaped, and is between each adjacent comb-tooth portion of the source region. Said Drift contact area Said Each comb tooth portion is positioned, and the electron source is provided in the source region. Said A plurality of the electron emission portions are provided for each comb tooth portion, and each comb tooth portion of the source region is provided. Said The electron emission portions are arranged along the extending direction of the comb teeth portion. According to the configuration of the invention of claim 14, since the electron source includes a plurality of the electron emission portions, a large current can be achieved, Said Since the resistance component corresponding to the channel resistance of the VDMOSFET can be further reduced, the on-resistance can be further reduced, and the source region and Said Each drift contact region has a comb shape and is adjacent to the source region. Said Between each comb teeth Said Drift contact area Said By positioning each comb tooth portion, the drift distance of electrons flowing through the drift region is in the thickness direction. Said It is possible to prevent the drift contact region from becoming longer than the shortest distance between the drain region and to reduce loss in the drift region.
[0024]
The invention according to a fifteenth aspect is the invention according to the second aspect, wherein the electron source has a projection dimension of the electron emission portion from the one surface of the semiconductor substrate between the gate electrode and the one surface of the semiconductor substrate. It is characterized by being set to be larger than the distance. According to the structure of the fifteenth aspect of the present invention, electric field concentration in the space between the tip of the electron emission portion and the gate electrode can be reduced, and the tip of the electron emission portion is directed to the gate electrode. Since the flow of electrons can be suppressed, the on-resistance can be reduced.
[0025]
According to a sixteenth aspect of the present invention, in the second aspect of the invention, the electron source includes a plurality of gates arranged on the one surface side of the semiconductor substrate with the insulating layer interposed therebetween in the thickness direction and electrically connected to each other. The gate electrode is constituted by a layer, and each gate layer has a gate window opened at a portion corresponding to the electron emission portion, and the gate window is larger as the gate layer is farther from the one surface of the semiconductor substrate. Features. According to the structure of the sixteenth aspect of the present invention, electric field concentration in the space between the tip of the electron emission portion and the gate electrode can be reduced, and from the tip of the electron emission portion toward the gate electrode. Since the flow of electrons can be suppressed, the on-resistance can be reduced.
[0026]
In the invention of claim 17, a p-type well region is formed on one surface side in the thickness direction. Said An n-type source region is formed on the one surface side in the well region, and an n-type drain region is formed on the other surface side in the thickness direction. Said Well region and Said A semiconductor substrate made of a semiconductor material having a larger band gap energy than Si in which an n-type drift region is formed between the drain region and the drain region; Said A source electrode connected to the source region; Said A drain electrode connected to the drain region, and at least on the one surface of the semiconductor substrate; Said Well region and Said An insulating film formed across the drift region; Said Directly under the insulation film Said Source area and Said A vacuum region formed between the drift region and Said Laminated on the insulating film Said A gate electrode to which a voltage on the high potential side is applied to the source electrode Said Facing the vacuum Said Electrons supplied from the source region Said And an electron source having an electron emission portion for emitting to a vacuum region. According to the structure of this invention of Claim 17, Said Gate electrode and Said Between source electrode Said While applying a voltage with the gate electrode as the high potential side, Said Drain electrode and Said Between source electrode Said By applying a voltage with the drain electrode on the high potential side, Said Source electrode Said Source area Said Electron emission part Said Vacuum region Said Drift region Said Drain region − Said Electrons flow through the path of the drain electrode. Therefore, according to the structure of this invention of Claim 17, Said Since the drift region is formed of a semiconductor material having a band gap energy larger than that of Si, the breakdown voltage is higher than that of a semiconductor power device including a VDMOSFET in which the drift region is formed of Si as in the conventional case in a high breakdown voltage region of several hundred volts. Drift resistance can be greatly reduced while ensuring Said From source area Said Electrons flowing into the drift region Said By going through the vacuum area, Said Since the resistance component corresponding to the channel resistance in the VDMOSFET can be significantly reduced, the on-resistance can be significantly reduced while ensuring a high breakdown voltage.
[0027]
According to an eighteenth aspect of the present invention, the electron source according to the seventeenth aspect is characterized in that the electron emission portion protrudes from the source region to the vacuum region side. According to the configuration of the invention of claim 18, electric field concentration is likely to occur at the tip of the electron emission portion, and the voltage applied between the gate electrode and the source electrode is reduced in order to emit electrons. Therefore, low power consumption can be achieved.
[0028]
According to a nineteenth aspect of the invention, in the eighteenth aspect of the invention, a part of the well region is interposed between the source region and the electron emission portion immediately below the insulating film. According to the structure of the nineteenth aspect of the present invention, a channel is formed on the surface side of the well region interposed between the source region and the electron emission portion immediately below the insulating film in accordance with the voltage applied to the gate voltage. Since it is formed, the current flowing between the source region and the electron emission portion can be controlled.
[0029]
According to a twentieth aspect of the invention, in the invention of the seventeenth aspect, the electron emission portion is formed on the vacuum region side of the source region, and has a thickness that causes a tunnel phenomenon. Connected Said It consists of a surface electrode formed on the vacuum region side in the tunnel insulating film, Said The electrons tunneled through the tunnel insulating film Said It is discharged to the vacuum region through the surface electrode. According to the structure of the invention of claim 20, it is not necessary to form the electron emission portion with a pointed tip shape, and the reliability is improved as compared with the electron emission portion formed with a pointed tip shape. Can be made.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
Hereinafter, the semiconductor power device of this embodiment will be described with reference to FIGS.
[0031]
The semiconductor power element of this embodiment is a single crystal n + N on the SiC substrate 1 − Type SiC epitaxial layer 2 is formed (epitaxially grown), and n − P on the main surface side of the SiC epitaxial layer 2 + A shaped source region 4 is formed. Here, in the semiconductor power device of this embodiment, n + N type SiC substrate 1 is n + N-type drain region and n − N type SiC epitaxial layer 2 is n − Form a drift region and n + SiC substrate 1 and n − A SiC substrate (so-called SiC epi substrate) 1A is constituted by the SiC epitaxial layer 2. In short, in the semiconductor power element of this embodiment, p is formed on one surface side in the thickness direction (upper surface side in FIG. + The source region 4 is formed and n is formed on the other surface side (the lower surface side in FIG. 1). + P-type drain region 1 is formed and p + Source region 4 and n + N-type drain region 1 − A SiC substrate 1A on which a shape drift region 2 is formed is provided. P + A source electrode (not shown) made of a metal material is connected to the shaped source region 4 and n + A drain electrode 8 made of a metal material is connected to the shaped drain region 1. In the present embodiment, the SiC substrate 1A constitutes a semiconductor substrate made of a semiconductor material having a band gap energy larger than that of Si.
[0032]
By the way, the semiconductor power device according to the present embodiment is configured such that the gate electrode 12 to which a voltage that becomes a high potential side is applied to the source electrode and the one surface side of the SiC substrate 1A are p + P when the voltage (hereinafter referred to as gate-source voltage) is applied at a portion corresponding to the source region 4 + The electron source 10 having the electron emission portion 13 made of a large number of carbon nanotubes 13a for emitting electrons supplied from the source region 4 and the above-mentioned one of the SiC substrate 1A so that the periphery of the electron emission portion 13 becomes the vacuum region 15. A glass cap 20 fixed to the surface side; and n − N in drift region 2 + And a collector electrode 22 that collects electrons emitted from the electron emission portion 13 to the vacuum region 15 and is electrically connected via the drift contact region 9. Each carbon nanotube 13a constituting the electron emission portion 13 is formed so that the longitudinal direction (axial direction) coincides with the thickness direction of the SiC substrate 1A. That is, each carbon nanotube 13a constituting the electron emission portion 13 is oriented so as to protrude in the normal direction of the one surface of the SiC substrate 1A. Here, the electron source 10 emits electrons from the tip of the electron emission portion 13 (in this embodiment, the tip of each carbon nanotube 13a) to the vacuum region 15 by the tunnel effect by application of a high electric field (in this way) The phenomenon of electron emission due to the tunnel effect caused by the application of a high electric field is called field emission). Note that the alternate long and short dash line in FIG. 1 indicates the flow of electrons emitted from the electron emission portion 13.
[0033]
Further, the electron source 10 is formed on the one surface side of the SiC substrate 1A, and p + SiO in which an opening window 11a is opened at a portion corresponding to the source region 4 2 An insulating film 11 made of a film is provided, the electron emission portion 13 is disposed in the opening window 11a, and the gate electrode 12 described above is formed over the entire periphery of the opening window 11a on the surface of the insulating film 11. ing.
[0034]
The cap 20 has a concave portion 21 formed on the surface facing the electron emitting portion 13, and the collector electrode 22 described above is attached across the inner bottom surface and inner peripheral surface of the concave portion 21 and the peripheral portion of the concave portion 21. The collector electrode 22 is composed of a conductive film made of a conductive material (for example, a metal material such as aluminum or copper). + N through the drift contact region 9 − It is electrically connected to the drift region 2. N + The drift contact region 9 is formed in a plane perpendicular to the thickness direction on the one surface side in the thickness direction of the SiC substrate 1A. + The source region 4 is formed apart from the source region 4. The connection electrode 19 is made of the same metal material as that of the source electrode and is formed at the same time as the source electrode. The connection electrode 19 is formed so as to fill the contact hole 11b opened in the insulating film 11.
[0035]
In the semiconductor power device of the present embodiment described above, a gate-source voltage is applied between the gate electrode 12 and the source electrode with the gate electrode 12 at the high potential side, and between the drain electrode 8 and the source electrode. By applying a voltage (hereinafter referred to as a drain-source voltage) with the drain electrode 8 as a high potential side, the source electrode-p + Source region 4-electron emitting portion 13-vacuum region 15-collector electrode 22-connecting electrode 19-n + Drift contact region 9-n − Drift region 2-n + Electrons flow through the path of the drain region 1 -drain electrode 8.
[0036]
Therefore, in the semiconductor power device of this embodiment, n − Since the drift region 2 is formed of SiC, the n-type drift region 2 is n n as in the conventional example shown in FIG. − Drift resistance R while ensuring a breakdown voltage as compared with a semiconductor power device made of VDMOSFET in which the drift region 52 is formed of Si. drift (See FIG. 23) can be greatly reduced, and p + Source regions 4 to n − The electrons flowing into the drift region 2 pass through the vacuum region 15 without passing through the conventional channel, thereby causing the channel resistance R in the VDMOSFET to CH Therefore, the on-resistance can be significantly reduced while ensuring a high breakdown voltage. In the semiconductor power device according to the present embodiment, when the gate-source voltage is set to zero volts, electrons are not emitted from the electron emission portion 13 and a high voltage is applied between the drain electrode 8 and the source electrode. , P + Source region 4 and n − A high breakdown voltage can be ensured by the withstand voltage characteristics at the time of reverse bias of the pn junction with the drift region 2.
[0037]
Further, as described above, the electron source 10 is formed on the one surface side of the SiC substrate 1A, and p + An insulating film 11 having an opening window 11 a is provided at a portion corresponding to the source region 4, an electron emission portion 13 is disposed in the opening window 11 a, and a gate electrode 12 is formed on the surface of the insulating film 11. Since it is formed in the peripheral portion, the tip of the electron emission portion 13 and the gate electrode 12 can be brought close to each other. Therefore, a gate-source voltage applied between the gate electrode 12 and the source electrode in order to emit electrons. The voltage can be reduced, and the power consumption can be reduced. In this embodiment, as shown in FIG. 3, the tip position of the electron emission portion 13 in the electron source 10 is aligned with the position of the gate electrode 12 in the thickness direction of the SiC substrate 1A (the gate electrode 12 and the insulating film). 11), if the virtual plane including the interface with P11 is P1, and the virtual plane including the surface of the gate electrode 12 is P2, the tip position of the electron emission portion 13 is located between both virtual planes P1 and P2. A high electric field can be efficiently applied to the tip of the electron emission portion 13, and low power consumption can be achieved.
[0038]
In the present embodiment, the electron emission portion 13 is composed of the carbon nanotubes 13a, and each carbon nanotube 13a is formed in a shape with a sharp tip, so that the gate electrode 12 and the source are emitted in order to emit electrons. When a gate-source voltage is applied between the electrodes, a high electric field is likely to be applied to the electron emission portion 13 (electric field concentration tends to occur at the tip of the electron emission portion 13), and the gate-source voltage is reduced. Thus, low power consumption can be achieved.
[0039]
In the present embodiment, since the collector electrode 22 is made of a conductive film deposited on the surface of the cap 20 facing the electron emission portion 13, the surface area of the collector electrode 22 can be increased, and the electron Electrons emitted from the emission part 13 can be collected efficiently and the resistance of the collector electrode 22 can be reduced.
[0040]
Next, a method for manufacturing the semiconductor power device of this embodiment will be briefly described with reference to FIGS.
[0041]
First, p on the one surface side of the SiC substrate 1A + Source regions 4 and n + A mask layer for ion implantation (hereinafter, referred to as a first mask layer) in which a portion corresponding to a region to be formed of each of the drift contact regions 9 is opened is formed, and the first mask layer is used as a mask. After ion implantation of a p-type impurity and an n-type impurity at a high temperature (for example, 500 ° C.) into the one surface side of the SiC substrate 1A at a high temperature, annealing is performed at a high temperature (for example, 1500 ° C.). + Source region 4 and n + After forming the drift contact region 9 and removing the first mask layer, the entire surface of the SiC substrate 1A on the one surface side is made of SiO 2 by thermal oxidation. 2 A mask layer (hereinafter referred to as a second mask layer) patterned to form a hole corresponding to the opening window 11a in the insulating film 11A is formed on the insulating film 11A. Then, the insulating film 11A is dry-etched or wet-etched using the second mask layer as a mask, and the second mask layer is removed, thereby obtaining the structure shown in FIG.
[0042]
Next, on the one surface of the SiC substrate 1A (in this embodiment, the one surface of the SiC substrate 1A is a (0001) plane) p + By forming the carbon nanotubes 13a protruding from the portion corresponding to the source region 4 in the normal direction of the one surface of the SiC substrate 1A by the SiC surface decomposition method, the structure shown in FIG. 4B is obtained. The SiC surface decomposition method is a vacuum high temperature treatment, in which Si atoms are decomposed and removed from the surface of the SiC substrate 1A heated at high temperature in vacuum, and the remaining C atoms are oriented in a direction perpendicular to the surface. Is formed. Here, as the processing conditions for the SiC surface decomposition method, for example, a heat treatment is performed in a vacuum at a predetermined heating temperature (for example, 1700 ° C.) for a predetermined time (for example, 30 minutes). The length of the carbon nanotube 13a can be controlled by appropriately setting. Moreover, the formation method of the carbon nanotube 13a is not limited to the SiC surface decomposition method, and for example, a CVD method may be adopted.
[0043]
After that, the one surface side of the SiC substrate 1A is SiO 2 2 The insulating film 11B made of a film is deposited, the gate electrode 12, the connection electrode 19, and the dummy electrode 25 for anodic bonding are formed, and the portion corresponding to the opening window 11a in the insulating film 11B is removed, thereby FIG. ) Is obtained. The insulating film 11A and the insulating film 11B constitute the insulating film 11 in FIG.
[0044]
Next, a cap 20 made of a glass substrate on which the concave portion 21 and the collector electrode 22 are formed in advance is anodic bonded in vacuum to the one surface side of the SiC substrate 1A, whereby the structure shown in FIG. obtain. Here, the cap 20 made of a glass substrate has a structure shown in FIG. 5A by forming a recess 21 by sandblasting before anodic bonding, and further has a conductive film (for example, an Al film, a Cu film). For example, the structure shown in FIG. 5B is obtained by forming the contact electrode 22 made of, for example, by vapor deposition.
[0045]
Then, after forming the drain electrode 8 on the other surface side of the SiC substrate 1A, it can be protected from the outside by hermetically sealing in a can package (not shown).
[0046]
In the present embodiment, the electron emission portion 13 in the electron source 10 is constituted by a large number of carbon nanotubes 13a. However, as shown in FIG. 6, a cone-shaped (for example, conical) emitter 13b having a sharp tip is used. You may comprise, and as shown in FIG. 7, you may make it comprise with many nanowire 13c. Here, even when the electron emission portion 13 is constituted by a weight-shaped emitter 13b having a sharp tip, an electric field concentration is likely to occur at the tip of the electron emission portion 13, and the gate electrode 12 and the source electrode are used to emit electrons. The voltage between the gate and the source applied between the source and the source can be reduced, the power consumption can be reduced, and the electron source 10 is manufactured in the same manner as a so-called Spindt type field emission device. There is an advantage that it can be manufactured by a process. In addition, even when the electron emission portion 13 is configured by the nanowire 13c, an electric field concentration is likely to occur at the tip of the electron emission portion 13, and a gate-source applied between the gate electrode 12 and the source electrode in order to emit electrons. The inter-voltage can be reduced, and the power consumption can be reduced.
[0047]
(Embodiment 2)
The basic configuration of the semiconductor power device of the present embodiment is substantially the same as that of the first embodiment, and the collector electrode 22 that collects the electrons emitted from the electron emission portion 13 of the electron source 10 is attached to the cap 20 as in the first embodiment. Instead of providing, as shown in FIG. 8, a collector electrode 22 is provided on the side of the gate electrode 12 and emitted from the electron emission portion 13 between the gate electrode 12 and the collector electrode 22 on the one surface side of the SiC substrate 1A. The difference is that a converging electrode 23 for converging the emitted electrons is provided. Here, the collector electrode 22 is n + N-type drift contact region 9 and n + The drift contact region 9 is electrically connected. The gate electrode 12, the collector electrode 22, and the focusing electrode 23 are made of the same metal material as the material and are formed at the same time. Note that a glass cap 20 may be fixed to the one surface side of the SiC substrate 1A by anodic bonding in the same manner as in the first embodiment (when the cap 20 is not fixed, the space in the package is a vacuum region 15). And). The collector electrode 22 is formed so as to fill the contact hole 11b opened in the insulating film 11. In addition, the same code | symbol is attached | subjected to the component similar to Embodiment 1, and description is abbreviate | omitted.
[0048]
Also in the semiconductor power device of the present embodiment, as in the first embodiment, the gate-source voltage is applied between the gate electrode 12 and the source electrode with the gate electrode 12 at the high potential side, and the drain electrode 8 and the source electrode are also applied. A voltage (hereinafter referred to as a drain-source voltage) is applied with the drain electrode 8 being on the high potential side between the source electrode-p + Source region 4 -electron emission region 13 -vacuum region 15 -collector electrode 22-n + Drift contact region 9-n − Drift region 2-n + Electrons flow through the path of the drain region 1 -drain electrode 8. That is, by appropriately applying a voltage to the converging electrode 23, electrons emitted from the electron emitting portion 13 in the normal direction of the one surface of the SiC substrate 1A are bent by the converging electrode 23 and reach the collector electrode 22. (Note that the alternate long and short dash line in FIG. 8 indicates the flow of electrons emitted from the electron emission portion 13), and the collector electrode 22-n described above. + Drift contact region 9-n − Drift region 2-n + It flows along the path of the drain region 1 to the drain electrode 8.
[0049]
Thus, in the semiconductor power device of the present embodiment, as in the first embodiment, n − Since the drift region 2 is formed of SiC, the n-type drift region 2 is n n as in the conventional example shown in FIG. − The drift resistance R is secured while ensuring a withstand voltage as compared with the semiconductor power element made of VDMOSFET in which the drift region 52 is made of Si. drift (See FIG. 23) can be greatly reduced, and p + Source regions 4 to n − The electrons flowing into the drift region 2 pass through the vacuum region 15 without passing through the conventional channel, so that the channel resistance R in the VDMOSFET CH Since the resistance component corresponding to (see FIG. 23) can be greatly reduced, in addition to the effect that the on-resistance can be significantly reduced while ensuring a high breakdown voltage, the collector electrode 22 is connected to the SiC substrate 1A. Therefore, there is an advantage that the manufacturing process can be simplified.
[0050]
(Embodiment 3)
The basic configuration of the semiconductor power device of the present embodiment is substantially the same as that of the first embodiment. As shown in FIG. 9A, n is formed on the one surface side in the SiC substrate 1A. + P in the drift contact region 9 + N on the side opposite to the source region 4 side + P that surrounds the entire drift contact region 9 + The difference is that a shaped surface electric field relaxation region 5 is formed. In addition, the same code | symbol is attached | subjected to the component similar to Embodiment 1, and description is abbreviate | omitted.
[0051]
Where n + The planar shape of the drift contact region 9 is p + The planar source region 4 is formed in an annular shape surrounding the entire circumference, and the planar shape of the surface electric field relaxation region 5 is n + The drift contact region 9 is formed in an annular shape surrounding the entire circumference. P + The concentration of the surface electric field relaxation region 5 of the shape is p + The density is set to be approximately the same as the density of the shaped source region 4.
[0052]
In the present embodiment, n is greater than that in the first embodiment. + P without changing the formation position of the drift contact region 9 + The planar shape of the source region 4 is increased, and p + Source region 4 and n + Since the distance to the drift contact region 9 is shorter than that of the first embodiment, the result is n + The drift contact region 9 is p + It is formed in the vicinity of the shaped source region 4.
[0053]
In the semiconductor power device according to the present embodiment, the gate-source voltage is applied between the gate electrode 12 and the source electrode with the gate electrode 12 at the high potential side, and the drain electrode 8 and the source electrode are applied as in the first embodiment. A voltage (hereinafter referred to as a drain-source voltage) is applied with the drain electrode 8 being on the high potential side between the source electrode-p + Source region 4-electron emitting portion 13-vacuum region 15-collector electrode 22-connecting electrode 19-n + Drift contact region 9-n − Drift region 2-n + Electrons flow through the path of the drain region 1 -drain electrode 8.
[0054]
Therefore, also in the semiconductor power device of this embodiment, n − Since the drift region 2 is formed of SiC, the n-type drift region 2 is n n as in the conventional example shown in FIG. − Drift resistance R while ensuring a breakdown voltage as compared with a semiconductor power device made of VDMOSFET in which the drift region 52 is formed of Si. drift (See FIG. 23) can be greatly reduced, and p + Source regions 4 to n − The electrons flowing into the drift region 2 pass through the vacuum region 15 without passing through the conventional channel, thereby causing the channel resistance R in the VDMOSFET to CH Since the resistance component corresponding to (see FIG. 23) can be greatly reduced, the on-resistance can be significantly reduced while ensuring a high breakdown voltage.
[0055]
When the gate-source voltage is set to zero volts in the semiconductor power device according to the first embodiment shown in FIG. 1, no electrons are emitted from the electron emission portion 13 (that is, electrons from the source electrode to the drain electrode 8). When the reverse bias voltage is applied between the drain electrode 8 and the source electrode, the equipotential lines in the SiC substrate 1A have a distribution as shown by a one-dot chain line in FIG. P on substrate 1A + Source region 4 and n + Electric field concentration is likely to occur in the vicinity of the surface of the region between the drift contact region 9 and the drift contact region 9, which may cause a decrease in breakdown voltage.
[0056]
On the other hand, in the semiconductor power device of this embodiment, as described above, n + Drift contact region 9 and p + The distance to the source region 4 is short, n + P in the drift contact region 9 + N on the side opposite to the source region 4 side + P surrounding the drift contact region 9 + Since the surface electric field relaxation region 5 having the shape is formed, an equipotential line when a reverse bias voltage is applied in an off state in which no electrons flow from the source electrode to the drain electrode 8 is shown in FIG. P in the SiC substrate 1A as indicated by the chain line + Source region 4 and n + Since the surface electric field in the region between the drift contact regions 9 is relaxed compared to the first embodiment, the breakdown voltage can be improved.
[0057]
(Embodiment 4)
The basic configuration of the semiconductor power device of the present embodiment is substantially the same as that of the first embodiment, and as shown in FIG. 11A, the gate electrode 12 is formed on the SiC substrate 1A. + Source region 4 and n + It extends to the upper part of the region between the shape drift contact region 9 and n in the SiC substrate 1A. + The difference is that a part of the gate electrode 12 exists above the region in the vicinity of the drift contact region 9. In addition, the same code | symbol is attached | subjected to the component similar to Embodiment 1, and description is abbreviate | omitted.
[0058]
In short, in this embodiment, p in the SiC substrate 1A of the gate electrode 12 is used. + Source region 4 and n + A portion extending to the upper part of the region between the drift contact region 9 and the drift plate region 9 constitutes a field plate.
[0059]
Thus, in the semiconductor power device of this embodiment, an equipotential line when a reverse bias voltage is applied in an off state in which no electrons flow from the source electrode to the drain electrode 8 is indicated by a one-dot chain line in FIG. P in the SiC substrate 1A + Source region 4 and n + Since the surface electric field in the region between the drift contact regions 9 is relaxed compared to the first embodiment, the breakdown voltage can be improved.
[0060]
(Embodiment 5)
The basic configuration of the semiconductor power device of this embodiment is substantially the same as that of Embodiment 1, and as shown in FIG. + Source region 4 and n + P between the drift contact region 9 − The difference is that a shaped surface electric field relaxation region 6 is formed. Here, the concentration of the surface electric field relaxation region 6 is p + It is set lower than the concentration of the shaped source region 4. In addition, the same code | symbol is attached | subjected to the component similar to Embodiment 1, and description is abbreviate | omitted.
[0061]
Thus, in the semiconductor power device of this embodiment, p + Source region 4 and n + P between the drift contact region 9 − By forming the surface electric field relaxation region 6 having a shape, equipotential lines when a reverse bias voltage is applied in an off state in which no electrons flow from the source electrode to the drain electrode 8 are shown in FIG. P in the SiC substrate 1A as indicated by the chain line + Source region 4 and n + Since the surface electric field in the region between the drift contact regions 9 is relaxed compared to the first embodiment, the breakdown voltage can be improved.
[0062]
(Embodiment 6)
The basic configuration of the semiconductor power element of this embodiment is substantially the same as that of the fifth embodiment, and as shown in FIG. + Source region 4 and n + The surface electric field relaxation region 6 formed between the shape drift contact region 9 + Away from the source region 4 + The difference is that it has a concentration gradient in which the concentration decreases as it approaches the shape drift region 9. In short, the surface electric field relaxation region 6 in the semiconductor power device of this embodiment is p. + Source region 4 and n + N in the direction parallel to the drift contact region 9 + The concentration drift is such that the concentration on the drift contact region 9 side is low. Other configurations are the same as those of the fifth embodiment.
[0063]
Therefore, in the semiconductor power device of this embodiment, the surface electric field relaxation region 6 is p. + N from the source region 4 side + Since the concentration gradient decreases toward the drift contact region 9 side, the equipotential when a reverse bias voltage is applied in an off state in which no electrons flow from the source electrode to the drain electrode 8. As shown by the alternate long and short dash line in FIG. + Source region 4 and n + Since the surface electric field in the region between the drift contact regions 9 is more relaxed than in the fifth embodiment, the breakdown voltage can be further improved.
[0064]
(Embodiment 7)
The basic configuration of the semiconductor power device of the present embodiment is substantially the same as that of the third embodiment, and as shown in FIGS. + The difference is that a plurality of electron emission portions 13 are provided on the shaped source region 4. Here, the plurality of electron emission portions 13 are p. + 14 are arranged in a matrix (two-dimensional array) on the source region 4 (in FIG. 14A, the electron emission portions 13 are arranged in the left-right direction, but the electron emission portions 13 are arranged in FIG. 14A). Are also arranged in a direction perpendicular to the paper surface). In addition, the same code | symbol is attached | subjected to the component similar to Embodiment 3, and description is abbreviate | omitted.
[0065]
By the way, in the semiconductor power device of this embodiment, as in the third embodiment, the gate-source voltage is applied between the gate electrode 12 and the source electrode with the gate electrode 12 at the high potential side, and the drain electrode 8 By applying a voltage between the source electrode and the drain electrode 8 on the high potential side (hereinafter referred to as a drain-source voltage), the source electrode-p + Source region 4-electron emitting portion 13-vacuum region 15-collector electrode 22-connecting electrode 19-n + Drift contact region 9-n − Drift region 2-n + Electrons flow through the path of the drain region 1 -drain electrode 8.
[0066]
Here, the electron emission resistance in the vacuum region 15 is the channel resistance R of the VDMOSFET. CH Although the electron emission resistance in the vacuum region 15 is determined by the total electron emission amount of the electron source 10, the electron source 10 is one p + By providing the plurality of electron emitting portions 13 with respect to the source region 4, the total electron emission amount can be increased as compared with the third embodiment (that is, the current can be increased), and the VDMOSFET can be achieved. Since the resistance component corresponding to the channel resistance can be further reduced, the on-resistance can be further reduced.
[0067]
(Embodiment 8)
The basic configuration of the semiconductor power device of this embodiment is substantially the same as that of Embodiment 1, and as shown in FIG. + Source regions 4 and n + The planar shape of each of the drift contact regions 9 is a comb shape, and p + N between adjacent comb teeth 4a of the source region 4 + Each comb tooth portion 9a of the drift contact region 9 is located, and the electron source 10 is p + The difference is that a plurality (9 in the illustrated example) of electron emitting portions 13 are provided for each comb tooth portion 4a of the source region 4. Here, the electron source 10 is p + A plurality of electron emission portions 13 are arranged along the extending direction of the comb tooth portions 4a for each comb tooth portion 4a of the shaped source region 4, and the electron emission portions 13 are arranged in a matrix (two-dimensional array). ing. Other configurations are the same as those in the first embodiment, but in FIG. 15, the cap 20, the collector electrode 22, the connection electrode 19, the vacuum region 15 and the like described in the first embodiment are omitted.
[0068]
In the semiconductor power device according to the present embodiment, the gate-source voltage is applied between the gate electrode 12 and the source electrode with the gate electrode 12 at the high potential side, and the drain electrode 8 and the source electrode are applied as in the first embodiment. A voltage (hereinafter referred to as a drain-source voltage) is applied with the drain electrode 8 being on the high potential side between the source electrode-p + Source region 4-electron emitting portion 13-vacuum region 15-collector electrode 22-connecting electrode 19-n + Drift contact region 9-n − Drift region 2-n + Electrons flow through the path of the drain region 1 -drain electrode 8.
[0069]
Here, in the semiconductor power device of the present embodiment, the electron emission resistance in the vacuum region 15 is the channel resistance R of the conventional VDMOSFET shown in FIG. CH Although it corresponds to (see FIG. 23), since the electron emission resistance in the vacuum region 15 is determined by the total electron emission amount of the electron source 10, the electron source 10 is one p + By providing the plurality of electron emission portions 13 with respect to the source region 4, the total electron emission amount can be increased as compared with the first embodiment (that is, the current can be increased), and the VDMOSFET can be achieved. Channel resistance R CH Since the resistance component corresponding to can be further reduced, the on-resistance can be further reduced.
[0070]
Incidentally, in the semiconductor power device of the seventh embodiment shown in FIG. + The planar shape of the source region 4 is larger than that of the first embodiment, and p + Source region 4 and p + N surrounding the source region 4 + Although the distance to the shape drift contact region 9 is reduced, in the semiconductor power device of the seventh embodiment, when electrons flow through the above-described path, n + Drift contact regions 9 to n − Drift in the drift region 2 + The electrons flowing into the drain region 1 are n as shown by arrows in FIG. + Since drift drifts not only vertically below the drift contact region 9 but also obliquely below, the drift distance of some electrons is n in the thickness direction of the SiC substrate 1A. + Drift contact region 9 and n + Longer than the shortest distance from the drain region 1 and n − The loss in the drift region 2 increases, resulting in an increase in drift resistance.
[0071]
On the other hand, in the semiconductor power device of this embodiment, p + Source regions 4 and n + The planar shape of each drift contact region 9 is a comb shape and p + N between adjacent comb teeth 4a of the source region 4 + Since each comb tooth portion 9a of the drift contact region 9 is positioned, when electrons flow through the above path, n + Drift contact regions 9 to n − Drift in the drift region 2 + Most of the electrons flowing into the drain region 1 are n as shown by arrows in FIG. + Drifting vertically downward of the drift contact region 9, n − The drift distance of electrons flowing through the drift region 2 is n in the thickness direction of the SiC substrate 1A. + Drift contact regions 9 and n + Can be prevented from becoming longer than the shortest distance from the drain region 1, and n − Since the loss in the drift region 2 can be reduced, as a result, the drift resistance can be reduced as compared with the seventh embodiment.
[0072]
(Embodiment 9)
The basic configuration of the semiconductor power device of the present embodiment is substantially the same as that of the first embodiment. As shown in FIG. 16, the projecting dimension of the electron emission portion 13 from the one surface of the SiC substrate 1A in the electron source 10 is SiC. The only difference is that the distance is set larger than the distance between the one surface of the substrate 1A and the surface of the gate electrode 12. In short, in the present embodiment, the length dimension of each carbon nanotube 13 a constituting the electron emission portion 13 is set to be larger than the total film thickness of the insulating film 11 and the gate electrode 12. Other configurations are the same as those of the first embodiment.
[0073]
By the way, in the semiconductor power device of the first embodiment, as shown in FIG. 17, the projecting dimension of the electron emission portion 13 from the one surface of the SiC substrate 1A is between the one surface of the SiC substrate 1A and the gate electrode 12. The gate electrode 12 is located on the side of the tip of the electron emission portion 13 that is slightly larger than the distance (that is, the film thickness of the insulating film 11). Here, a gate-source voltage is applied between the gate electrode 12 and the source electrode with the gate electrode 12 as a high potential side, and a voltage is applied between the drain electrode 8 and the source electrode with the drain electrode 8 as a high potential side. When a voltage (hereinafter referred to as a drain-source voltage) is applied, a higher electric field is applied to the tip of the electron emission portion 13 than the gate electrode 12, but an equipotential line near the tip of the electron emission portion 13 is applied. In the distribution as shown by the one-dot chain line in FIG. 17, the electric field is concentrated in the space between the tip of the electron emission portion 13 and the gate electrode 12, so Is applied with a high electric field, and part of the electrons e− emitted from the electron emitter 13 may flow toward the gate electrode 12, resulting in a decrease in current capacity and an increase in on-resistance. Possible There is.
[0074]
On the other hand, in the semiconductor power device of this embodiment, the projecting dimension of the electron emission portion 13 from the one surface of the SiC substrate 1A is larger than the distance between the one surface of the SiC substrate 1A and the surface of the gate electrode 12. Since the gate electrode 12 is set to the high potential side between the gate electrode 12 and the source electrode, a gate-source voltage is applied between the gate electrode 12 and the source electrode, and the drain electrode 8 is set high between the drain electrode 8 and the source electrode. The equipotential line in the vicinity of the tip of the electron emission portion 13 when a drain-source voltage is applied as the potential side has a distribution as shown by a one-dot chain line in FIG. 16, and the tip of the electron emission portion 13 and the gate electrode As compared with the first embodiment, the electric field concentration in the space between the electron emitter 12 and the electrode 12 can be relaxed. − Can be suppressed, so that the on-resistance can be reduced. As in the present embodiment, the technical idea of setting the protruding dimension of the electron emission portion 13 from the one surface of the SiC substrate 1A to be larger than the distance between the one surface of the SiC substrate 1A and the surface of the gate electrode 12 May be adopted in the semiconductor power elements of the other embodiments 1 to 8 described above.
[0075]
(Embodiment 10)
The basic configuration of the semiconductor power device of the present embodiment is substantially the same as that of the first embodiment, and as shown in FIG. 18, two gate layers in which gate electrodes 12 are spaced apart in the thickness direction of the SiC substrate 1A. 12 1 , 12 2 The difference is that it has a two-stage gate structure. Other configurations are the same as those of the first embodiment.
[0076]
The gate electrode 12 in the semiconductor power device of the present embodiment is formed on the insulating film 11 on the one surface of the SiC substrate 1A on the lower gate layer 12. 1 And a gate layer 12 is formed. 1 Insulating material (eg, SiO 2 Etc.), and the upper gate layer 12 is formed on the insulating layer 14. 2 And both gate layers 12 are formed. 1 , 12 2 Are electrically connected via a wiring 12b made of a conductive material (for example, polysilicon). The gate layer 12 1 And gate layer 12 2 Are formed of the same conductive material (for example, polysilicon). Here, each gate layer 12 1 , 12 2 The gate window 12a is provided at a portion corresponding to the electron emission portion 13, respectively. 1 , 12a 2 Is opened, and the gate layer 12 is separated from the one surface of the SiC substrate 1A. 2 No gate window 12a 2 Is a gate layer 12 close to the one surface of the SiC substrate 1A. 1 No gate window 12a 1 Each gate window 12a to be larger than 1 , 12a 2 The opening width is set.
[0077]
Thus, in the semiconductor power device of the present embodiment, the plurality of gate layers 12 arranged on the one surface side of the SiC substrate 1A with the insulating layer 14 interposed therebetween in the thickness direction and electrically connected to each other. 1 , 12 2 The gate electrode 12 is constituted by each gate layer 12. 1 , 12 2 The gate window 12a is provided at a portion corresponding to the electron emission portion 13, respectively. 1 , 12a 2 Is opened and the gate layer 12 is separated from the one surface of the SiC substrate 1A. 2 No gate window 12a 2 The gate layer 12 is closer to the one surface. 1 No gate window 12a 1 Is larger than the second gate layer 12. 2 The distance between the gate electrode 12 and the tip of the electron emission portion 13 can be made larger than the distance between the gate electrode 12 and the tip of the electron emission portion 13 in the first embodiment. A gate-source voltage is applied with the gate electrode 12 as a high potential side, and a voltage (hereinafter referred to as a drain-source voltage) is applied between the drain electrode 8 and the source electrode with the drain electrode 8 as a high potential side. In this case, the equipotential lines near the tip of the electron emission portion 13 have a distribution as indicated by a one-dot chain line in FIG. 18, and the electric field concentration in the space between the tip of the electron emission portion 13 and the gate electrode 12 is reduced. Compared with the first embodiment, the electron e can be relaxed from the tip of the electron emission portion 13 toward the gate electrode 12. − Can be suppressed, so that the on-resistance can be reduced.
[0078]
In the present embodiment, the gate electrode 12 has a two-stage gate structure, but a multi-stage gate structure having three or more stages may be used. That is, the gate electrode 12 may be composed of three or more gate layers. In such a case, the opening window may be made larger as the gate layer is farther from the one surface of the SiC substrate 1A. In addition, the technical idea that the gate electrode 12 has a multi-stage gate structure as in the present embodiment may be adopted in the semiconductor power elements of the other embodiments 1 to 8 described above.
[0079]
By the way, in the said Embodiment 3-10, although the collector electrode 22 which collects the electron discharge | released from the electron emission part 13 of the electron source 10 is provided in the cap 20, the semiconductor power element of Embodiment 2 shown in FIG. Similarly to the above, the collector electrode 22 is provided on the side of the gate electrode 12, and the convergence that converges the electrons emitted from the electron emission portion 13 between the gate electrode 12 and the collector electrode 22 on the one surface side of the SiC substrate 1 </ b> A is performed. The electrode 23 may be provided.
[0080]
(Embodiment 11)
As shown in FIG. 19, the semiconductor power device of this embodiment has a single crystal n + N on the SiC substrate 31 − N-type SiC epitaxial layer 32 is formed and n − P on the main surface side of the SiC epitaxial layer 32 + A well region 33 is formed and p + N on the main surface side in the well region 33 + A shaped source region 34 is formed. Here, in the semiconductor power device of this embodiment, n + N type SiC substrate 31 is n + N-type drain region and n − N-type SiC epitaxial layer 32 is n − Form a drift region and n + SiC substrate 31 and n − A SiC substrate (so-called SiC epi substrate) 31A is constituted by the SiC epitaxial layer 32. In short, in the semiconductor power element of this embodiment, p is formed on one surface side in the thickness direction (upper surface side in FIG. 19). + P-type well region 33 is formed and p + N on the one surface side in the well region 33 + The source region 34 is formed and n is formed on the other surface side (the lower surface side in FIG. 19) in the thickness direction. + P-type drain region 31 is formed and p + Well region 33 and n + N-type drain region 31 − A SiC substrate 31A having a shape drift region 32 is provided. N + A source electrode 37 made of a metal material is connected to the shaped source region 34, and n + A drain electrode 38 made of a metal material is connected to the shaped drain region 1. In the present embodiment, the SiC substrate 31A constitutes a semiconductor substrate made of a semiconductor material having a larger band gap energy than Si.
[0081]
By the way, as shown in FIG. − N on the main surface side in the drift region 2 − Drift region 32 and p + Well region 33 and n + SiO across the source region 34 2 An insulating film (gate insulating film) 35 made of a film is formed, and n immediately below the insulating film 35 + Source region 34 and n − A vacuum region 45 is formed between the drift region 32 and the gate electrode 36 and the vacuum region 45, which are stacked on the insulating film 35 and applied with a voltage that is higher than the source electrode 37. n + An electron source 40 having an electron emission portion 43 for emitting electrons supplied from the shaped source region 34 to the vacuum region 45 is provided. Here, the electron emission portion 43 of the electron source 40 has n as shown in FIG. + The shape protrudes from the source region 34 toward the vacuum region 45 and has a sharp tip. Therefore, by applying the voltage (hereinafter referred to as gate-source voltage) between the gate electrode 36 and the source electrode 37, a high electric field is applied to the tip of the electron emission portion 43. The electrons are emitted from the tip of the electron emission portion 43 to the vacuum region 45 by the tunnel effect due to the application of a high electric field (the phenomenon that electrons are emitted by the tunnel effect due to the application of a high electric field is called field emission). ) Note that the alternate long and short dash line in FIG. 20 indicates the flow of electrons emitted from the electron emission portion 43.
[0082]
In the semiconductor power device of the present embodiment described above, a gate-source voltage is applied between the gate electrode 36 and the source electrode 37 with the gate electrode 36 at the high potential side, and the drain electrode 38 and the source electrode 37 By applying a drain-source voltage with the drain electrode 38 between the high potential side, the source electrode 37-n + Source region 34-electron emission region 43-vacuum region 45-n − Drift region 32-n + Electrons flow through the path of the drain region 31 and the drain electrode 38.
[0083]
Therefore, in the semiconductor power device of this embodiment, n − Since the drift region 32 is formed of SiC, the n-type drift region 32 is n in the high breakdown voltage region of several hundred volts as in the conventional example shown in FIG. − Drift resistance R while ensuring a breakdown voltage as compared with a semiconductor power device made of VDMOSFET in which the drift region 52 is formed of Si. drift (See FIG. 23) can be greatly reduced, and n + Source region 34 to n − The electrons flowing into the drift region 32 pass through the vacuum region 45 without passing through the channel as in the conventional example, so that the channel resistance R in the VDMOSFET CH Since the resistance component corresponding to (see FIG. 23) can be greatly reduced, the on-resistance can be significantly reduced while ensuring a high breakdown voltage. In the semiconductor power device of this embodiment, when the gate-source voltage is set to zero volts, electrons are not emitted from the electron emission portion 43 and a high voltage is applied between the drain electrode 38 and the source electrode 37. But p + Well region 33 and n − A high withstand voltage can be ensured by the withstand voltage characteristics at the time of reverse bias of the pn junction with the drift region 32.
[0084]
In the semiconductor power device of this embodiment, the electron emission portion 43 of the electron source 40 is n + Since it protrudes from the source region 34 toward the vacuum region 45, electric field concentration is likely to occur at the tip of the electron emission portion 43, and the voltage applied between the gate electrode 36 and the source electrode 37 to emit electrons is low. Voltage can be achieved, and power consumption can be reduced.
[0085]
Embodiment 12
The basic configuration of the semiconductor power device of this embodiment is substantially the same as that of Embodiment 11, and as shown in FIG. + P between the source region 34 and the electron emitter 43 + This is characterized in that a part of the shaped well region 33 is interposed. Note that the same components as those in the eleventh embodiment are denoted by the same reference numerals and description thereof is omitted (the alternate long and short dash line in FIG. 21 indicates the flow of electrons emitted through the surface electrode 7).
[0086]
Therefore, in the semiconductor power device of the present embodiment, n n immediately below the insulating film 35. + P between the source region 34 and the electron emitter 43 + Since a part of the well region 33 is interposed, n is formed immediately below the insulating film 35 in accordance with the voltage applied to the gate voltage 36 (gate-source voltage). + P interposed between the source region 34 and the electron emission portion 43 + Since a channel (inversion layer) is formed on the surface side of the well region 33, n + The current flowing between the shaped source region 34 and the electron emission portion 43 can be controlled. In short, p + The part of the well region 33 constitutes a current control region 39 for controlling current.
[0087]
(Embodiment 13)
The basic configuration of the semiconductor power device of the present embodiment is substantially the same as that of the eleventh embodiment, and as shown in FIG. + SiO film having a thickness that is formed on the vacuum region 45 side in the source region 34 and causes a tunnel phenomenon 2 The tunnel insulating film 43a made of a film is different from the surface electrode 43b that is electrically connected to the gate electrode 36 and formed on the tunnel insulating film 43a on the vacuum region 45 side. In the electron source 40 in the present embodiment, a high electric field is applied to the tunnel insulating film 43a by applying a gate-source voltage between the gate electrode 36 and the source electrode 37 with the gate electrode 36 at a high potential side. The electrons tunneled through the tunnel insulating film 43a by the tunnel effect are emitted to the vacuum region 45 through the surface electrode 43b. − The drift region 32 is reached. Further, when the gate-source voltage is set to zero volts in the semiconductor power device of this embodiment, no high electric field is applied to the tunnel insulating film 43a, so that no electrons are emitted. The tunnel insulating film 43a is made of SiO. 2 For example, a silicon nitride film may be used. Constituent elements similar to those in the eleventh embodiment are denoted by the same reference numerals, and description thereof is omitted (the dashed line in FIG. 22 indicates the flow of electrons emitted through the surface electrode 7).
[0088]
Thus, in the semiconductor power device of the present embodiment, the electron emission portion 43 is n + A tunnel insulating film 43a formed on the vacuum region 45 side in the source region 34 and having a thickness that causes a tunnel phenomenon, and a surface electrode 43b electrically connected to the gate electrode 36 and formed on the vacuum region 45 side in the tunnel insulating film 43a The electrons tunneled through the tunnel insulating film 43a are emitted to the vacuum region 45 through the surface electrode 43b. Therefore, it is not necessary to form the electron emitting portion 43 in a sharp shape, and the electron emitting portion 343 is broken. Since there is no fear, reliability can be improved compared with what formed the electron emission part 43 in the shape where the front-end | tip sharpened.
[0089]
In each of the above embodiments, the semiconductor power element is formed using a SiC substrate (SiC epi substrate). However, as a semiconductor substrate made of a semiconductor material having a band gap energy larger than Si, a SiC substrate made of SiC (SiC For example, a semiconductor substrate made of a GaN-based semiconductor material may be used instead of the (epi substrate). Further, by using a Si substrate (Si epi substrate) instead of the SiC substrate, the on-resistance can be greatly reduced as compared with the conventional VDMOSFET.
[0090]
【The invention's effect】
In the invention of claim 1, between the gate electrode and the source electrode, Said While applying a voltage with the gate electrode as the high potential side, Said Between source electrode Said By applying a voltage with the drain electrode on the high potential side, Said Source electrode-Source region-Electron emission region-Vacuum region-Collector electrode-Drift region-Drain region- Said Because electrons flow through the drain electrode path, Said Since the drift region is formed of a semiconductor material having a band gap energy larger than that of Si, compared to a semiconductor power element made of VDMOSFET in which a drift region is formed of Si as in the prior art in a high breakdown voltage region of several hundred volts. Drift resistance can be greatly reduced while ensuring withstand voltage, and Said From source area Said Electrons flowing into the drift region Said By going through the vacuum area, Said Since the resistance component corresponding to the channel resistance in the VDMOSFET can be greatly reduced, there is an effect that the on-resistance can be significantly reduced while ensuring a high breakdown voltage.
[0091]
In the invention of claim 2, in addition to the effect of the invention of claim 1, since the tip of the electron emission portion and the gate electrode can be brought close to each other, the gate electrode, the source electrode, The voltage applied during the period can be reduced, and there is an effect that the power consumption can be reduced.
[0092]
In the invention of claim 3, in addition to the effect of the invention of claim 1 or claim 2, the surface area of the collector electrode can be increased, and the electrons emitted from the electron emission portion can be efficiently collected. In addition, the resistance of the collector electrode can be reduced.
[0093]
In the invention of claim 4, in addition to the effect of the invention of claim 1 or claim 2, the collector electrode can be formed on the one surface side of the semiconductor substrate, thereby simplifying the manufacturing process. There is an effect that it becomes possible.
[0094]
In the invention of claim 5, in addition to the effects of the inventions of claims 1 to 4, it is possible to efficiently apply a high electric field to the tip of the electron emission portion, and to achieve low power consumption. There is an effect of becoming.
[0095]
According to the invention of claim 6, in addition to the effects of the inventions of claims 1 to 5, electric field concentration is likely to occur at the tip of the electron emission portion, and the gate electrode and the source electrode are The voltage applied between them can be reduced, and there is an effect that power consumption can be reduced.
[0096]
In the seventh aspect of the invention, in addition to the effects of the first to fifth aspects of the invention, electric field concentration is likely to occur at the tip of the electron emission portion, and the gate electrode and the source electrode are The voltage applied between them can be reduced, and there is an effect that power consumption can be reduced. Further, there is an advantage that the electron source can be manufactured by a manufacturing process similar to that of a so-called Spindt type field emission device.
[0097]
In the eighth aspect of the invention, in addition to the effects of the first to fifth aspects of the invention, electric field concentration is likely to occur at the tip of the electron emission portion, and the gate electrode and the source electrode are The voltage applied between them can be reduced, and there is an effect that power consumption can be reduced.
[0098]
In the invention of claim 9, claims 1 to claim 3 In addition to the effects of the invention, it is possible to increase the current, Said Since the resistance component corresponding to the channel resistance of the VDMOSFET can be further reduced, there is an effect that the on-resistance can be further reduced.
[0099]
In the invention of claim 10, claims 1 to Claims 3, 5 to 9 In addition to the effect of the present invention, the drift contact region is opposite to the source region side. Said Since the p-type surface electric field relaxation region surrounding the drift contact region is formed, the source region in the semiconductor substrate and the source region in the off state where electrons do not flow from the source electrode to the drain electrode Said The surface electric field in the region between the drift contact region can be relaxed and the breakdown voltage can be improved.
[0100]
In the invention of claim 11, in addition to the effect of the invention of claim 2, the gate electrode extends to above the region between the source region and the drift contact region in the semiconductor substrate. The source region in the semiconductor substrate in an off state in which electrons do not flow from the source electrode to the drain electrode; Said The surface electric field in the region between the drift contact region can be relaxed and the breakdown voltage can be improved.
[0101]
In the invention of claim 12, claims 1 to Claims 3, 5 to 9 In addition to the effect of the present invention, a surface electric field relaxation region having a lower concentration than the source region is formed between the source region and the drift contact region, so that electrons flow from the source electrode to the drain electrode. The source region in the semiconductor substrate in a non-off state Said The surface electric field in the region between the drift contact region can be relaxed and the breakdown voltage can be improved.
[0102]
According to the thirteenth aspect of the invention, in addition to the effect of the twelfth aspect of the invention, a region between the source region and the drift contact region in the semiconductor substrate in an off state in which electrons do not flow from the source electrode to the drain electrode. The surface electric field can be further relaxed and the withstand voltage can be further improved.
[0103]
In the invention of claim 14, claims 1 to Claim 3, claim 5 to In addition to the effect of the invention of claim 8, since the electron source includes a plurality of the electron emission portions, a large current can be achieved, Said Since the resistance component corresponding to the channel resistance of the VDMOSFET can be further reduced, there is an effect that the on-resistance can be further reduced, and the planar shape of the source region and the drift contact region is obtained. Each in a comb shape and between adjacent comb teeth of the source region. Said Drift contact area Said By positioning each comb tooth portion, the drift distance of electrons flowing through the drift region is in the thickness direction. Said It is possible to prevent the distance from becoming longer than the shortest distance between the drift contact region and the drain region, and to reduce the loss in the drift region.
[0104]
In the invention of claim 15, in addition to the effect of the invention of claim 2, electric field concentration in the space between the tip of the electron emission portion and the gate electrode can be relaxed, and from the tip of the electron emission portion Since it is possible to suppress the flow of electrons toward the gate electrode, there is an effect that the on-resistance can be reduced.
[0105]
In the invention of claim 16, in addition to the effect of the invention of claim 2, electric field concentration in the space between the tip of the electron emission portion and the gate electrode can be relaxed, and from the tip of the electron emission portion Since it is possible to suppress the flow of electrons toward the gate electrode, there is an effect that the on-resistance can be reduced.
[0106]
In the invention of claim 17, between the gate electrode and the source electrode, Said While applying a voltage with the gate electrode as the high potential side, Said Between source electrode Said By applying a voltage with the drain electrode on the high potential side, Said Source electrode-Source region-Electron emission region-Vacuum region-Drift region-Drain region- Said Because electrons flow through the drain electrode path, Said Since the drift region is formed of a semiconductor material having a band gap energy larger than that of Si, compared to a semiconductor power element made of VDMOSFET in which a drift region is formed of Si as in the prior art in a high breakdown voltage region of several hundred volts. Drift resistance can be greatly reduced while ensuring withstand voltage, and Said From source area Said Electrons flowing into the drift region Said By going through the vacuum area, Said Since the resistance component corresponding to the channel resistance in the VDMOSFET can be greatly reduced, there is an effect that the on-resistance can be significantly reduced while ensuring a high breakdown voltage.
[0107]
In the invention of claim 18, in addition to the effect of the invention of claim 17, electric field concentration tends to occur at the tip of the electron emission portion, and the electron is applied between the gate electrode and the source electrode to emit electrons. There is an effect that the voltage can be lowered and the power consumption can be reduced.
[0108]
According to the nineteenth aspect of the invention, in addition to the effect of the eighteenth aspect of the invention, the well region interposed between the source region and the electron emission portion immediately below the insulating film in accordance with a voltage applied to the gate voltage. Since the channel is formed on the surface side, the current flowing between the source region and the electron emission portion can be controlled.
[0109]
In the invention of claim 20, in addition to the effect of the invention of claim 17, it is not necessary to form the electron emission portion with a sharp tip, and the electron emission portion is formed with a sharp tip. There is an effect that the reliability can be improved.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view showing a first embodiment.
FIG. 2 is a schematic sectional view of the main part of the above.
FIG. 3 is an explanatory view of the main part of the above.
FIG. 4 is a cross-sectional view of main processes for explaining the manufacturing method according to the embodiment.
FIG. 5 is a sectional view of a main process for explaining the manufacturing method according to the embodiment.
FIG. 6 is a schematic cross-sectional view of another configuration example of the electron emission portion of the above.
FIG. 7 is a schematic cross-sectional view of another configuration example of the electron emission portion of the above.
FIG. 8 is a schematic cross-sectional view of a main part showing a second embodiment.
9A and 9B show a third embodiment, in which FIG. 9A is a schematic cross-sectional view, and FIG.
FIG. 10 is an operation explanatory diagram of the comparative example.
11A and 11B show a fourth embodiment, in which FIG. 11A is a schematic cross-sectional view, and FIG.
12A and 12B show a fifth embodiment, in which FIG. 12A is a schematic cross-sectional view, and FIG.
FIGS. 13A and 13B show a sixth embodiment, in which FIG. 13A is a schematic cross-sectional view, and FIG.
14A and 14B show a seventh embodiment, in which FIG. 14A is a schematic cross-sectional view, and FIG. 14B is a schematic cross-sectional view of a main part.
15A and 15B show an eighth embodiment, wherein FIG. 15A is a schematic plan view of a main part, and FIG. 15B is a cross-sectional view taken along line BB ′ of FIG.
FIG. 16 is a schematic cross-sectional view showing a main part of a ninth embodiment.
FIG. 17 is an operation explanatory diagram of the comparative example.
18 is a schematic cross-sectional view showing a main part of a tenth embodiment. FIG.
19 is a schematic sectional view showing Embodiment 11. FIG.
FIG. 20 is an enlarged view of the main part of the above.
FIG. 21 is an enlarged view of a main part of the twelfth embodiment.
FIG. 22 is an enlarged view of a main part of the thirteenth embodiment.
FIG. 23 is a schematic sectional view showing a conventional example.
[Explanation of symbols]
1 n + SiC substrate (n + Drain region)
1A SiC substrate (SiC epi substrate)
2 n − SiC epitaxial layer (n − Drift region)
4 p + Shape source area
8 Drain electrode
9 n + Drift contact area
10 electron source
11 Insulating film
11a Open window
12 Gate electrode
12 1 Gate layer
12 2 Gate layer
12a 1 Gate window
12a 2 Gate window
12b wiring
13 Electron emission part
14 Insulating layer
15 Vacuum region
19 Connection electrode
20 cap
21 recess
22 Collector electrode
31 n + SiC substrate (n + Drain region)
31A SiC substrate (SiC epi substrate)
32 n − SiC epitaxial layer (n − Drift region)
33 p + Well region
34 n + Shape source area
35 Insulating film
36 Gate electrode
37 Source electrode
38 Drain electrode
39 Current control area
40 electron source
43 Electron emitter
43a Tunnel insulating film
43b Surface electrode
45 Vacuum region
51 n + Silicon substrate (n + Drain region)
52 n − Silicon epitaxial layer (n − Drift region)
53 p + Well region
54 n + Shape source area
55 Gate oxide film
56 Gate electrode
57 Source electrode
58 Drain electrode

Claims (20)

厚み方向の一表面側にｐ形のソース領域が形成されるとともに他表面側にｎ形のドレイン領域が形成され前記ソース領域と前記ドレイン領域との間にｎ形のドリフト領域が形成されたＳｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、前記ソース電極に対して高電位側となるような電圧が印加されるゲート電極および前記半導体基板の前記一表面側において前記ソース領域に対応する部位に設けられ前記電圧が印加されたときに前記ソース領域から供給された電子を放出させる電子放出部を有する電子源と、前記電子放出部の周囲が真空領域となるように前記半導体基板の前記一表面側へ固着されるキャップと、前記ドリフト領域に電気的に接続され前記電子放出部から前記真空領域へ放出された電子を収集するコレクタ電極とを備えてなることを特徴とする半導体電力素子。Si of the n-type drift region between the source region and the drain region drain region of the n-type is formed on the other surface side with the source region of the p-type is formed on one surface in the thickness direction is formed a semiconductor substrate made of a large semiconductor material more band gap energy, a source electrode connected to said source region, a drain electrode connected to said drain region, a high potential side becomes such a voltage to the source electrode having but the electron emission portion to emit electrons supplied from the source region when the voltage provided is applied on the one surface side of the gate electrode and the semiconductor substrate is applied to the portion corresponding to the source region a cap and an electron source, the periphery of the electron emission portion is secured to said one surface of said semiconductor substrate so that the vacuum region, wherein the drill The semiconductor power device, characterized in that the electrically connected to said gate region and the electron-emitting portion formed by a collector electrode for collecting electrons emitted into the vacuum region. 前記電子源は、前記半導体基板の前記一表面側に形成され前記ソース領域に対応する部位に開口窓が開孔された絶縁膜を備え、前記電子放出部が前記開口窓内に配置され、前記ゲート電極が前記絶縁膜の表面における前記開口窓の周部に形成されてなることを特徴とする請求項１記載の半導体電力素子。  The electron source includes an insulating film formed on the one surface side of the semiconductor substrate and having an opening window formed in a portion corresponding to the source region, and the electron emission portion is disposed in the opening window, 2. The semiconductor power device according to claim 1, wherein a gate electrode is formed on a peripheral portion of the opening window on the surface of the insulating film. 前記コレクタ電極は、前記キャップにおける前記電子放出部との対向面に被着された導電性膜からなることを特徴とする請求項１または請求項２記載の半導体電力素子。  3. The semiconductor power device according to claim 1, wherein the collector electrode is made of a conductive film deposited on a surface of the cap facing the electron emission portion. 前記コレクタ電極が前記ゲート電極の側方に設けられ、前記半導体基板の前記一表面側において前記ゲート電極と前記コレクタ電極との間に前記電子放出部から放出された電子を収束させる収束電極が設けられてなることを特徴とする請求項１または請求項２記載の半導体電力素子。  The collector electrode is provided on a side of the gate electrode, and a focusing electrode for converging electrons emitted from the electron emission portion is provided between the gate electrode and the collector electrode on the one surface side of the semiconductor substrate. The semiconductor power device according to claim 1, wherein the semiconductor power device is formed. 前記電子源は、前記電子放出部の先端位置を前記厚み方向において前記ゲート電極の位置と揃えてなることを特徴とする請求項１ないし請求項４のいずれかに記載の半導体電力素子。  5. The semiconductor power device according to claim 1, wherein the electron source is configured such that a tip position of the electron emission portion is aligned with a position of the gate electrode in the thickness direction. 6. 前記電子放出部は、カーボンナノチューブからなることを特徴とする請求項１ないし請求項５のいずれかに記載の半導体電力素子。  The semiconductor power device according to claim 1, wherein the electron emission portion is made of a carbon nanotube. 前記電子放出部は、先端が尖った錘状に形成されてなることを特徴とする請求項１ないし請求項５のいずれかに記載の半導体電力素子。  6. The semiconductor power device according to claim 1, wherein the electron emission portion is formed in a spindle shape with a sharp tip. 前記電子放出部は、ナノワイヤからなることを特徴とする請求項１ないし請求項５のいずれかに記載の半導体電力素子。  The semiconductor power device according to claim 1, wherein the electron emission portion is made of a nanowire. 前記電子源は、前記ソース領域に対して前記電子放出部を複数備えてなることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体電力素子。The electron source is a semiconductor power device according to any one of claims 1 to 3, characterized by comprising a plurality of the electron-emitting portion with respect to the source region. 前記半導体基板は、前記一表面側における前記ソース領域の近傍に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、前記ドリフトコンタクト領域における前記ソース領域側とは反対側で前記ドリフトコンタクト領域を囲むｐ形の表面電界緩和領域が形成されてなることを特徴とする請求項１ないし請求項３、請求項５ないし請求項９のいずれかに記載の半導体電力素子。The semiconductor substrate, the source region drift contact region of the n-type high concentration than the drift region for electrically connecting said drift region and said collector electrode in the vicinity of the said one surface is formed, the drift claims 1 to claim 3, characterized in that formed by surface electric field relaxation region of p-type surrounding the drift contact region at the opposite side is formed with the source region side of the contact region, claims 5 to 9 The semiconductor power device according to any one of the above. 前記半導体基板は、前記一表面側に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、前記ゲート電極は、前記半導体基板における前記ソース領域と前記ドリフトコンタクト領域との間の領域の上方まで延設されてなることを特徴とする請求項２記載の半導体電力素子。In the semiconductor substrate, an n-type drift contact region having a concentration higher than that of the drift region for electrically connecting the drift region and the collector electrode is formed on the one surface side, and the gate electrode is formed on the semiconductor substrate. the semiconductor power device of claim 2 wherein upwardly until characterized by being extended in the region between the source region and the drift contact region in. 前記半導体基板は、前記一表面側に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、前記ソース領域と前記ドリフトコンタクト領域との間に前記ソース領域よりも低濃度の表面電界緩和領域が形成されてなることを特徴とする請求項１ないし請求項３、請求項５ないし請求項９のいずれかに記載の半導体電力素子。The semiconductor substrate, the drift contact region of a high concentration of n-type than the drift region to electrically connect said drift region on one surface side and said collector electrode is formed, the drift contact region and the source region the semiconductor power device according to claim 1 to claim 3 than the source region, characterized in that the low concentration of the surface electric field relaxation region is formed, any of claims 5 to 9 between the . 前記表面電界緩和領域は、前記ソース領域側から前記ドリフトコンタクト領域側に向かって濃度が低くなるような濃度勾配を有することを特徴とする請求項１２記載の半導体電力素子。  13. The semiconductor power device according to claim 12, wherein the surface electric field relaxation region has a concentration gradient such that the concentration decreases from the source region side toward the drift contact region side. 前記半導体基板は、前記一表面側に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、且つ、前記ソース領域および前記ドリフトコンタクト領域の平面形状がそれぞれ櫛形状であって前記ソース領域の隣り合う櫛歯部間それぞれに前記ドリフトコンタクト領域の前記各櫛歯部を位置させてあり、前記電子源は、前記ソース領域の前記各櫛歯部ごとに前記電子放出部を複数備え、前記ソース領域の前記各櫛歯部ごとに前記櫛歯部の延長方向に沿って前記電子放出部が配列されてなることを特徴とする請求項１ないし請求項３、請求項５ないし請求項８のいずれかに記載の半導体電力素子。The semiconductor substrate drift contact region of the n-type high concentration than the drift region for electrically connecting the collector electrode and the drift region on the one surface side is formed, and, the source region and the drift the planar shape of the contact area Yes by positioning the respective comb tooth portions of the drift contact region respectively between comb teeth adjacent said source region a respective comb-shaped, the electron source, the said source region a plurality of the electron emitting portion for each comb tooth portion, wherein said electron-emitting portion along the extending direction of the comb teeth in each of said comb teeth of said source region is characterized by comprising the sequence The semiconductor power device according to any one of claims 1 to 3 and claims 5 to 8. 前記電子源は、前記半導体基板の前記一表面からの前記電子放出部の突出寸法が前記ゲート電極と前記半導体基板の前記一表面との間の距離よりも大きく設定されてなることを特徴とする請求項２記載の半導体電力素子。  The electron source is characterized in that a protruding dimension of the electron emission portion from the one surface of the semiconductor substrate is set larger than a distance between the gate electrode and the one surface of the semiconductor substrate. The semiconductor power device according to claim 2. 前記電子源は、前記半導体基板の前記一表面側において前記厚み方向に絶縁層を挟んで配置され且つ互いに電気的に接続された複数のゲート層により前記ゲート電極が構成され、各ゲート層は、前記電子放出部に対応する部位にそれぞれゲート窓が開孔され且つ前記半導体基板の前記一表面から離れたゲート層ほどゲート窓が大きいことを特徴とする請求項２記載の半導体電力素子。  In the electron source, the gate electrode is constituted by a plurality of gate layers arranged on the one surface side of the semiconductor substrate with an insulating layer interposed therebetween in the thickness direction and electrically connected to each other. 3. The semiconductor power device according to claim 2, wherein a gate window is opened at a portion corresponding to the electron emission portion, and the gate window is larger as the gate layer is farther from the one surface of the semiconductor substrate. 厚み方向の一表面側にｐ形のウェル領域が形成されるとともに前記ウェル領域内の前記一表面側にｎ形のソース領域が形成され且つ前記厚み方向の他表面側にｎ形のドレイン領域が形成され前記ウェル領域と前記ドレイン領域との間にｎ形のドリフト領域が形成されたＳｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、前記半導体基板の前記一表面において少なくとも前記ウェル領域と前記ドリフト領域とに重なる形で形成された絶縁膜と、前記絶縁膜直下で前記ソース領域と前記ドリフト領域との間の少なくとも一部に形成された真空領域と、前記絶縁膜に積層され前記ソース電極に対して高電位側となるような電圧が印加されるゲート電極および前記真空領域に臨み前記ソース領域から供給された電子を前記真空領域へ放出させる電子放出部を有する電子源とを備えてなることを特徴とする半導体電力素子。 Said well the source region of the n-type on one surface side of the region is formed and the drain region of the n-type on the other surface side of the thickness direction along with the p-type well region on the one surface side in the thickness direction is formed a semiconductor substrate made of a large semiconductor material having a band gap energy than Si of the drift region of n-type is formed between the formed the well region and the drain region, a source electrode connected to said source region, said drain a drain electrode connected to the region, an insulating film formed so as to overlap at least the well region and the drift region at said first surface of said semiconductor substrate, said insulating layer just beneath the source region and the drift region At least a portion and a vacuum region formed in the laminated insulating films voltage such that the higher potential side with respect to the source electrode between the The semiconductor power device, characterized by comprising a electron source having an electron supplied from the source region faces the gate electrode and the vacuum region is pressurized electron-emitting portion to emit into said vacuum region. 前記電子源は、前記電子放出部が前記ソース領域から前記真空領域側へ突出していることを特徴とする請求項１７記載の半導体電力素子。  18. The semiconductor power device according to claim 17, wherein the electron source has the electron emission portion protruding from the source region to the vacuum region side. 前記絶縁膜直下において前記ソース領域と前記電子放出部との間に前記ウェル領域の一部を介在させてなることを特徴とする請求項１８記載の半導体電力素子。  19. The semiconductor power device according to claim 18, wherein a part of the well region is interposed between the source region and the electron emission portion immediately below the insulating film. 前記電子放出部は、前記ソース領域における前記真空領域側に形成されトンネル現象が起こる膜厚のトンネル絶縁膜と、前記ゲート電極に電気的に接続され前記トンネル絶縁膜における前記真空領域側に形成された表面電極とからなり、前記トンネル絶縁膜をトンネルした電子が前記表面電極を通して前記真空領域へ放出されることを特徴とする請求項１７記載の半導体電力素子。The electron emission regions, and the thickness of the tunnel insulating film, wherein formed in the vacuum region side Tunneling in the source region occurs, is formed in the vacuum region side of which is electrically connected to the gate electrode and the tunnel insulating film and consists of a surface electrode, a semiconductor power device according to claim 17, wherein the electrons tunnel the tunnel insulating film is characterized in that it is discharged into the vacuum region through said surface electrode.
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