JP4411156B2 - 遅延ジッタ生成装置 - Google Patents
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Description
2 .実際に挿入された遅延時間がランダム変数生成部で演算された演算値と異なるため、1ms〜100ms の間での遅延時間の平均値が中心より高くなってしまう(指定したジッタ範囲内で、均等にばらついたジッタではなくなる)。
1.送出されるパケット転送間隔が0となることがないので、瞬間的なピークレートが極端に高くなることなく、なめらかな遅延ジッタを発生することが可能となる。
2 .実際に挿入された遅延時間が演算値と一致するため、指定したジッタ範囲内で、均等にばらついた遅延ジッタを発生することが可能となる。
次に図1に示した遅延ジッタ生成装置の動作を説明する。
MUX部10のポート0〜ポートnに入力されるパケットに対して、遅延処理部19において以下に述べる固定遅延や遅延ジッタが挿入され、DMUX部18の指定された出力先ポート0〜nへ送り出す処理が実施される。
パケットリード/ライト制御部16はそこに格納されている受信パケットのポインタPOとタイムスタンプとの対を受信した順番に読み出して遅延処理部19に与える。
次に図4に示した遅延処理部19の動作を説明する。まず、一つのパケットが図1の受信制御部12に入力されると、その時刻がパケット到着時刻(タイムスタンプ)としてタイマー20により刻印されてラッチ41にラッチされるとともに、解析要求がラッチ41、調整部47及び仮想ゆれ幅算出部48に与えられる。
ラッチ43には一つ前のパケットに挿入した遅延時間Cが記憶されている。ラッチ45には一つ前のパケットのタイムスタンプがラッチされている。減算器46は連続する二つのパケット間の転送間隔Aを算出する。仮想ゆれ幅算出部48は、この転送間隔Aとあらかじめ設定されたジッタのゆれ幅Bと、一つ前の遅延時間Cとに基づいて、(C−A)より大きくてB以下の任意の値で、仮想的なゆれ幅を算出する。
例えば図2のパケット2には20msの遅延が挿入されおり、次のパケット3は10msの間隔で入力されているため、必然的に20ms−10ms =10msの遅延時間が既に挿入されることになる。このため、パケット3に対しては、10ms未満の遅延を挿入することが出来ず、ゆれ幅の最小値を10ms以上としなければ演算した挿入遅延時間と実際に挿入される遅延時間とに差異が生じることになる。更に、パケット4も10msの間隔で入力されると仮定すると、あまり大きな遅延をパケット3 に与えた場合、その後に続くパケットには必然的に大きな遅延が挿入されてしまうため、しばらくの間は小さな遅延を挿入することができなくなる。これらを考慮し、パケット3には10ms〜30ms程度の仮想ゆれ幅を想定し、この範囲内でランダムな遅延時間を算出するようにしている。つまり、仮想ゆれ幅生成部48にて10ms〜30msの範囲を算出し、ランダム変数生成部49にて、その範囲内でランダムな値を決定することによって、遅延挿入後の送信パケットに、大きな遅延ジッタの偏りがなくなるようにしている。
また、調整部47では、過去に実際に挿入した遅延時間の累積平均時間を算出し、定期的に仮想ゆれ幅を調整することにより、設定されたジッタゆれ幅の範囲内で均等にまんべんなく遅延が発生するようにしている。これらの仮定を経て決定された挿入遅延時間Dをラッチ43にラッチしておき、入力パケットに付加されたタイムスタンプとを比較器44にて比較し、パケットが挿入すべき遅延時間を経過したらパケットの転送要求を生成し、パケットを装置から送出するようにしている。
本発明はイーサネット、IPネット、LAN等において遅延やパケット損失の擬似的な試験を行う試験装置に好適に利用される。
11 バッファ管理制御部
12 受信制御部
13 パケットリード/ライト制御部
14 パケットバッファメモリ
15 パケットポインタ管理メモリ
16 パケットリード/ライト制御部
17 送信制御部
18 DMUX
19 遅延処理部
47 調整部
48 仮想ゆれ幅算出部
49 ランダム変数生成部
Claims (4)
- ネットワークから受信したパケットを擬似的に遅延させて出力する遅延ジッタ生成装置において、
各入力パケットの遅延時間を、該入力パケットの直前のパケットの遅延時間と該入力パケットと該直前のパケットとの間の転送間隔との差より大きく、発生すべき遅延時間のゆれ幅より小さい範囲内でランダムに生成するバッファ管理制御部を備え、
前記バッファ管理制御部は、前記入力パケットと前記入力パケットの直前のパケットとの間の前記転送間隔の変化に応じて、遅延時間の前記ゆれ幅を増減することを特徴とする遅延ジッタ生成装置。 - 前記バッファ管理制御部は、
受信したパケットの入力時刻を計時するタイマーと、
前記タイマーにより計時された入力時刻をタイムスタンプとして前記入力パケットに付加して出力する受信制御部と、
前記入力パケット及び前記タイムスタンプのメモリへの書き込み及び該メモリからの読み出しを制御するパケットリード/ライト制御部と、
前記タイマーと前記メモリから読み出された前記タイムスタンプとに基づいて前記入力パケットの遅延時間を算出する遅延処理部と、
前記遅延処理部から出力される転送要求に応じて前記入力パケットを前記タイムスタンプから前記算出された遅延時間だけ遅らせて送信する送信制御部とを備えていることを特徴とする、請求項1又は2に記載の遅延ジッタ生成装置。 - 前記メモリは、
入力パケットを前記遅延時間だけ格納するパケットバッファメモリと、
前記入力パケットの先頭位置を示すポインタと前記タイムスタンプとを対にして前記遅延時間だけ格納するパケットポインタ管理メモリとを備えていることを特徴とする請求項2又は3に記載の遅延ジッタ生成装置。 - 前記遅延処理部は、
前記パケットポインタ管理メモリから読み出された前記タイムスタンプをラッチする第一のラッチ部と、
前記入力パケットの一つ前のパケットの遅延時間Cを記憶する第二のラッチと、
連続する二つの入力パケット間の転送間隔Aを算出する転送間隔算出手段と、
前記遅延時間Cと前記転送間隔Aとの差より大きく予め設定されたジッタのゆれ幅Bの範囲内で前記転送間隔に基づいて仮想ゆれ幅を算出する仮想ゆれ幅算出部と、
前記仮想ゆれ幅算出部の出力をランダムに変化させるランダム変数生成部と、
過去の遅延時間の累積平均時間を算出し、設定されたジッタゆれ幅の範囲内で均等にまんべんなく遅延時間が発生するように定期的に前記仮想ゆれ幅を調整する調整部とを備えていることを特徴とする、請求項2又は3に記載の遅延ジッタ生成装置。
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