JP4409345B2 - 受信回路 - Google Patents

Description

本発明は、インターリーブおよび多値変調されたデータ信号を受信するための受信回路に関する。

高速な無線通信分野においては、データ信号の伝送レートを向上するために、１つのシンボルデータに複数ビットをマッビングする多値変調方式が用いられている。また、一般に、無線通信ではデータ信号の伝播中にビット誤りが発生するため、データ信号を送信する送信回路は、ビット誤りを補償するために送信信号の誤り訂正符号化を行う。さらに、単にデータ信号の誤り訂正符号化を行うだけでは、バースト誤りに弱いため、送信回路は、誤り訂正符号化に加えて、符号化後にビット系列の順序を入れ替えるインターリーブを行う（例えば、特許文献１）。インターリーブによりバースト誤りをランダム誤りに置き換えることで、ビット誤りに対する耐性が強化される。
特開２００３−２２４６１５号公報

インターリーブされたデータ信号を受信する無線通信の受信回路は、受信信号を誤り訂正符号器に入力する前にデインターリーブする必要がある。送信回路でのインターリーブは、所定の長さのビット列毎に行われる。このため、受信回路は、送信回路でデータがインターリーブされる単位で、デマップしたビット列を一時的にメモリに記憶する。そして、受信回路は、メモリに所定量のビット列が記憶された後、インターリーブとは逆順にメモリからデータを読み出すことで、デインターリーブを行う。このように、受信回路は、デインターリーブを行うために、インターリーブを行う単位でデマップしたビット列を記憶できる容量を有するメモリを搭載する必要がある。

近時、携帯電話等の携帯端末では、コストの削減と消費電力の削減が求められており、受信回路に対する小型化の要求も強くなってきている。一方で、伝送レートの増加に伴い、携帯端末の回路規模は増加しており、携帯端末に搭載されるメモリの容量も増加している。

本発明の目的は、無線通信用の携帯端末等に搭載される受信回路のメモリの容量を削減することにある。

本発明の別の目的は、無線通信用の携帯端末等に搭載される受信回路の消費電力を削減することにある。

本発明の受信回路の一形態では、第１アドレス生成部は、第１アドレス信号を、順次受信したシンボルデータをインターリーブされる前の元のビット列に戻すためのデインターリーブの規則に従って順次生成する。ここで、シンボルデータは、例えば、送信回路等がインターリーブされたビット列を複数ビットずつ複素平面上にマッピングすることで生成される。シンボルメモリは、受信したシンボルデータを順次格納するとともに、格納したシンボルデータを第１アドレスに応じて順次出力する。すなわち、シンボルメモリは、単にシンボルデータを保持するだけでなく、デインターリーブ処理の一部を実施する。デマップ部は、シンボルメモリから出力されるシンボルデータをデマップし、元のビット列を生成する。デマップは、第１アドレス信号により順次読み出されたシンボルデータに対し
て行われる。デマップされるビット列は、デインターリーブの規則に従って並んでいる。従って、インターリーブされる前の元のビット列を容易に生成できる。シンボルメモリに、デマップしたビット列（２値情報）ではなく、デマップする前のシンボルデータ（２値を越える多値情報）を格納することで、同じ情報量を格納する場合にシンボルメモリのメモリ容量を削減できる。また、受信回路の規模を小さくできるため、受信回路のコストを削減できる。

本発明の受信回路の一形態における好ましい例では、第２アドレス生成部は、第２アドレス信号を、シンボルデータを元のビット列に戻すためのデインターリーブの規則に従って順次生成する。デマップ部に構成される複数の尤度生成部は、マッピングされた複数ビットの各ビットに対応する複数の尤度データをそれぞれ生成する。セレクタは、尤度データのいずれかを、第２アドレスに応じて元のビット列に含まれるビットとして選択する。このため、セレクタを第２アドレス信号に応じて繰り返し動作させることで、元のビット列を容易に生成できる。特に、デインターリーブの規則に従ってシンボルメモリから読み出されデマップされた各ビット列（多値情報）のいずれかを、デインターリーブの規則に従ってセレクタにより選択することで、デマップ／デインターリーブ処理を簡易な回路で効率よく行うことができる。

本発明の受信回路の一形態における好ましい例では、基準振幅演算部は、所定数のシンボルデータを用いて基準振幅値を求める。基準振幅バッファは、基準振幅演算部によって求められた基準振幅値を順次格納するとともに、格納した基準振幅値のいずれかを、アドレス生成部から出力される第１アドレスの上位ビットに応じて出力する。各尤度生成部は、基準振幅バッファから出力される基準振幅値に応じて尤度データを生成する。このため、例えば、ＱＡＭのように、複数ビットからなるデータが複素平面上にマッピングされる変調方式を採用する通信システムの受信回路においても、インターリーブされる前の元のビット列を容易に生成でき、シンボルメモリのメモリ容量を削減できる。

本発明の受信回路の一形態における好ましい例では、第２アドレス生成部は、第２アドレス信号を、シンボルデータを元のビット列に戻すためのデインターリーブの規則に従って順次生成する。デマップ部に構成される尤度生成部は、マッピングされた複数ビットの各ビットに対応する複数の尤度データのいずれかを、第２アドレス信号に応じて生成する。すなわち、１つの尤度生成部のデマップ機能が、第２アドレス信号に応じて切り換えられ、デマップ毎に、デインターリーブ規則に従った所望のビットに対応する尤度データのみが生成される。従って、受信回路に形成する尤度生成部の個数を最小限にでき、デマップ中に動作する尤度生成部の数を最小限にできる。この結果、受信回路の消費電力を削減できる。また、受信回路の回路規模を小さくできる。

本発明を無線通信用の携帯端末等に搭載される受信回路に適用することにより、受信回路のメモリの容量を削減できる。また、受信回路の消費電力を削減できる。

以下、本発明の実施形態を図面を用いて説明する。

図１は、本発明の受信回路の第１の実施形態を示している。この受信回路は、携帯電話等の携帯端末用のベースバンドＬＳＩの受信回路として形成される。受信回路は、第３世代移動通信システムであるＩＭＴ−２０００（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ-２０００）を採用している。また、本受信回路を含む通信システムは、変調方式として、１つのシンボルに４ビットの情報がマッピングされる１６ＱＡＭを採用している。

受信回路は、ＲＦ部８、アナログ／デジタル変換部１０、逆拡散部１２、検波部１４、レイク部１６、デインターリーブ／デマップ部１８、ＨＡＲＱ（Ｈｙｂｒｉｄ Ａｕｔｏｍａｔｉｃ Ｒｅｐｅａｔ Ｒｅｑｕｅｓｔ）合成部２０、誤り訂正部２２および誤り検出部２４を有している。特に図示していないが、受信回路が受信する無線信号を送信する送信回路は、誤り検出用のビット付加部、ビットスクランブル部、コードブロックセグメンテーション部、符号化部、フィジカルチャネルセグメンテーション部、インターリーブ部、コンステレーション処理部、フィジカルチャネルマッピング部および拡散部を有している。受信回路は、ＲＦ部８およびアナログ／デジタル変換部１０を除き、１チップで構成されている。

アナログ／デジタル変換部１０は、アンテナを介して受信するデータ信号をデジタル信号に変換する。逆拡散部１２は、デジタル信号を元の帯域幅の信号に戻す。検波部１４は、逆拡散した信号を検波する。レイク部１６は、無線伝送路上のマルチパスをタイミング調整して合成する。デインターリーブ／デマップ部１８は、信号空間を示す複素平面上のシンボルデータをデマップし、ビット列に変換する。また、デインターリーブ／デマップ部１８は、データ信号を、送信回路のインターリーブ部でインターリーブされる前のビット列（尤度データ）に戻すデインターリーブを実施する。

本発明は、デマップとデインターリーブとを別々に実施するのでなく、同時並行的に実施することを特徴としている。特に、デインターリーブ処理の一部は、ビット列に変換される前のシンボルデータを用いて実施される。１６ＱＡＭでは、１つのシンボルデータは、４ビットの情報を持っている。デインターリーブのために、ビット列（２値データ）ではなくシンボルデータ（多値データ；この例では１６値データ）を記憶することで、受信データを一時的に保持するためのメモリの容量を削減できる。デインターリーブ／デマップ部１８の詳細は、図２で説明する。

ＨＡＲＱ合成部２０は、デインターリーブされたビット列を図示しないバッファに一時的に保持し、再送要求により再送されたビット列と足し合わせる。誤り訂正部２２は、ＨＡＲＱ合成部２０で足し合わされたビット列を誤り訂正する。誤り検出部２４は、送信回路から送られた伝送データの誤りを検出する。そして、送信回路から送られた元のビット列（受信データ）が再現される。

図２は、図１に示したデインターリーブ／デマップ部１８の詳細を示している。デインターリーブ／デマップ部１８は、アドレス生成部３０（第１アドレス生成部および第２アドレス生成部）、基準振幅演算部３２、基準振幅バッファ部３４、シンボルメモリ３６、尤度算出部３８（デマップ部）およびセレクタ４０を有している。

アドレス生成部３０は、送信回路でインターリーブされたビット列を元のビット列に戻すために、アドレス信号ＡＤ［８：０］（第１アドレス信号）および選択信号ＳＥＬ［１：０］（第２アドレス信号）を所定の規則で出力する。具体的には、アドレス生成部３０は、デインターリーブのために取り出すべきビットを含むシンボルデータＳを選択するために、アドレス信号ＡＤ［８：０］を生成し、選択したシンボルデータＳに含まれる４ビットから１ビットを選択するために選択信号ＳＥＬ［１：０］を生成する。アドレス生成部３０の詳細は、図３および図４で説明する。

基準振幅演算部３２は、レイク部１６から逐次出力されるシンボルデータＳの所定数毎（この例では、３２シンボル毎）に、これらシンボルデータＳを用いて基準振幅値を算出し、求めた値を基準振幅バッファ３４に出力する。ここで、基準振幅値は、複素平面上のシンボルデータＳをデマップし、ビット列に変換するための閾値として用いられる。

基準振幅バッファ３４は、３２シンボル毎に基準振幅演算部３２から出力される基準振幅値を順次保持する。基準振幅バッファ３４は、シンボルメモリ３６に記憶可能なシンボルデータＳに対応する基準振幅値を記憶するためのメモリ領域を有している。また、基準振幅バッファ３４は、アドレス信号ＡＤ［８：５］に応じて、保持している基準振幅値のいずれかを尤度算出部３８に出力する。基準振幅値は、上述したように、３２シンボル毎に１つ生成される。このため、基準振幅値を選択するアドレス信号ＡＤのうち下位５ビットを除いた上位３ビットが、基準振幅バッファ３４に供給される。

シンボルメモリ３６は、レイク部１６から逐次出力される所定数のシンボルデータＳを記憶する。シンボルメモリ３６は、送信回路で一度にインターリーブされるビット列に対応するシンボルデータＳを保持できる。具体的には、シンボルメモリ３６は、送信回路で一度にインターリーブされるビット列をＸワード（１ビットが１ワードに対応）、１つのシンボルＳにマッピングされるビット数をＮとするときに、Ｘ／ＮワードのシンボルデータＳを、同相成分Ｉおよび直交成分Ｑについてそれぞれ保持する。このため、シンボルメモリ３６に必要なメモリ容量は、２Ｘ／Ｎワードである。

この実施形態では、インターリーブは、３０列×３２行の配列の２つ分の１９２０ビットを表す１９２０ワード毎に実施される（Ｘ＝１９２０）。また、上述したように、１６ＱＡＭ変調方式では、１つのシンボルＳに４ビットの情報がマッピングされる（Ｎ＝４）。従って、シンボルメモリ３６のメモリ容量は、９６０ワードに設計されている。これは、後述する図７に示す本発明前の受信回路の尤度メモリ４０のメモリ容量の半分である。すなわち、本発明の適用により、受信回路のデインターリーブ／デマップ処理に必要なメモリ容量をほぼ半減できる。

なお、送信回路でのインターリーブは、次のように実施される。例えば、ＱＰＳＫ変調方式では、送信データを９６０ビット毎に区切り、区切られたビット系列を、上位の行から埋めていき３２行×３０列の配列を構成する。次に、配列の列を、＜０、２０、１０、５、１５、２５、３、１３、８、１８、２８、１、１１、２１、６、１６、２６、４、１４、２４、１９、９、２９、１２、２、７、２２、２７、１７＞の順に入れ替える。そして、番号の小さい列からデータを読み出すことで、ビット列がインターリーブされる。１６ＱＡＭ変調方式では、送信データを１９２０ビット毎に区切り、区切られたビット列を、２ビット毎に交互に振り分け９６０ビットの２つのデータ系列を構成する。各ビット系列は、ＱＰＳＫ変調方式のインターリーブと同じ処理がされる。この後、各ビット系列から２ビットずつを交互に取り出し、これ等を繋げて１９２０ビットのデータ系列を構成する。さらに、後述するコンステレーション・バーション・パラメータｂに応じて、４ビット毎にビットの入れ替えが実施される。送信回路は、インターリーブ処理されたデータ系列に対して変調を行う。また、受信回路は、ビット系列を元に戻すために、インターリーブの逆の手順でデインターリーブを実施する。

シンボルメモリ３６は、アドレス信号ＡＤ［８：０］に応じて、保持しているシンボルデータＳを尤度算出部３８に順次出力する。例えば、送信回路でインターリーブされる前のビット列の順序が、先頭からｂ９、ｂ２、ｂ２１、ｂ１６、ｂ４、．．．である場合、アドレス生成部３０は、ｂ９、ｂ２、ｂ２１、ｂ１６、ｂ４、．．．をそれぞれ含むシンボルデータＳ３、Ｓ１、Ｓ６、Ｓ４、Ｓ１、．．．が格納されているメモリ領域を示すアドレス信号ＡＤ［８：０］を順次出力する。このように、シンボルメモリ３６は、受信したシンボルデータＳをデインターリーブの規則に従って並べ替えるデインターリーブバッファとして動作する。また、シンボルメモリ３６は、後述するように、基準振幅値を算出するまでの期間中にシンボルデータＳを保持するシンボルバッファとしても動作する。すなわち、本発明では、シンボルメモリ３６を、デインターリーブバッファおよびシンボル
バッファとして共有できる。

尤度算出部３８は、シンボルメモリ３６から読み出される各シンボルデータＳを、このシンボルデータＳに対応する基準振幅値を用いてデマップし、４ビットからなるビット列の各ビットにそれぞれ対応する４つの尤度データ（例えば、ｂ９、ｂ１０、ｂ１１、ｂ１２）を生成する。各尤度データは、例えば１１ビットで構成される。尤度算出部３８に供給される基準振幅値は、連続して受信する３２シンボル（基準振幅値が共通）を１つのグループとする場合、シンボルバッファとしても動作するシンボルメモリ３６から順次出力されるシンボルデータＳのグループが変わる毎に切り換えられるアドレス信号［８：５］に応じて、切り換えられる。

セレクタ４０は、選択信号ＳＥＬ［１：０］に応じて、４つの尤度データのいずれかを選択し、選択したデータをＨＡＲＱ合成部２０に順次出力する。例えば、送信回路から送られたビット列の順序が先頭からｂ９、ｂ２、ｂ２１、．．．である場合、セレクタ４０は、丸印で囲った尤度データｂ９、ｂ２、ｂ２１、．．．を選択信号ＳＥＬ［１：０］に応じて順次選択し、ビット列（受信データ）として出力する。換言すれば、アドレス生成部３０は、尤度データｂ９、ｂ２、ｂ２１、．．．を順次選択するための選択信号ＳＥＬ［１：０］を出力する。

図３は、図２に示したアドレス生成部３０の詳細を示している。アドレス生成部３０は、３２進カウンタ４２、３０進カウンタ４４、４進カウンタ４６、アドレス変換テーブル４８およびセレクタ５０を有している。

３２進カウンタ４２は、５ビットカウンタであり、３０進カウンタ４４から出力されるオーバーフロー信号ＯＶＦ（３０カウント毎に出力される）に同期してカウント動作し、上位４ビットをアドレス信号ＡＤ［３：０］として出力し、下位１ビットを選択信号ＳＥＬ［０］として出力する。３０進カウンタ４４は、５ビットカウンタであり、クロック信号ＣＬＫに同期してカウント動作し、内部アドレス信号ＩＡＤ［８：４］を出力する。４進カウンタ４６は、クロック信号ＣＬＫに同期してカウント動作し、上位１ビットを内部選択信号ＩＳＥＬ［１］として出力する。４進カウンタ４６の下位１ビットは使用されない。

アドレス変換テーブル４８は、送信回路のインターリーブ処理において入れ替えられた列を元に戻すために、内部アドレス信号ＩＡＤ［８：４］をデインターリーブ規則に従ってアドレス信号ＡＤ［８：４］に変換する。セレクタ５０は、ＱＡＭコンステレーション・バーション・パラメータｂ（０、１、２、３のいずれかを示す）に応じて、セレクタ４０が選択する尤度データを切り換えるために、内部選択信号ＳＥＬ［１］をそのまま、または反転して選択信号ＳＥＬ［１］として出力する。

ここで、ＱＡＭコンステレーションは、送信回路のインターリーブ処理において連続する４つのビット列のビットの順序を入れ替える処理である。例えば、送信回路において、パラメータｂが１のとき、４ビット＜０、１、２、３＞は、＜２、３、０、１＞に入れ替えられる。パラメータｂが２のとき、４ビット＜０、１、２、３＞は、３ビット目と４ビット目が反転されて＜０、１、／２、／３＞に変換される。パラメータｂが３のとき、ビット列の順序は、＜２、３、０、１＞に入れ替えられた後、３ビット目と４ビット目が反転されて＜２、３、／０、／１＞に変換される。パラメータｂが０のとき、ビットの並び替えおよび反転は行われない。セレクタ５０により、送信回路のコンステレーション処理で入れ替えられたビットは、元に戻される。

図４は、図３に示した３０進カウンタ４４および４進カウンタの動作を示している。３
０進カウンタ４４は、カウントアップとカウントダウンを繰り返し、連続する２つの内部アドレスＩＡＤ［８：４］を２回ずつ生成する。１回目の内部アドレスＩＡＤ［８：４］が生成されたときに、４つの尤度データのうち１つが選択され、２回目の内部アドレス信号ＩＡＤ［８：４］が生成されたときに、４つの尤度データのうち別の１つが選択される。

図５は、図３に示したアドレス変換テーブル４８の動作を示している。例えば、アドレス変換テーブル４８は、１０進で”１”を示す内部アドレス信号ＩＡＤ［８：４］を受けたときに、１０進で”１２”を示すアドレス信号ＡＤ［８：４］を出力する。

図６は、図２に示した尤度算出部３８の詳細を示している。尤度算出部３８は、シンボルデータ中の同相成分Ｉ（Ｉデータ）に対する尤度データＩＢＩＴ０〜１を求めるための比較判定部５２、尤度生成部５６、５８と、シンボルデータ中の直交成分Ｑ（Ｑデータ）に対する尤度データＱＢＩＴ０〜１を求めるための比較判定部５４、尤度生成部６４、６６とを有している。比較判定部５２（または５４）は、Ｉデータ（またはＱデータ）と基準振幅値とのずれを求め、尤度データを生成するための判定基準を出力する。尤度生成部５６、５８（または６４、６６）は、Ｉデータ（またはＱデータ）と基準振幅値とを受け、比較判定部５２（または５４）からの判定基準に応じて、４ビットからなるビット列の各ビットにそれぞれ対応する４つの尤度データＩＢＩＴ０〜１（またはＱＢＩＴ０〜１）を生成する。

図７は、本発明前の受信回路の要部を示している。本発明前の受信回路では、受信したシンボルデータをビット列に変換するデマップ部とデマップしたビット列を元のビット列に戻すデインターリーブ部とが、独立に構成されていた。

デマップ部は、所定数のシンボルデータＳを用いて基準振幅値を算出する基準振幅演算部７２、基準振幅値を算出するまでの期間中にシンボルデータＳを保持するシンボルバッファ７４、シンボルデータＳを基準振幅値を用いてデマップし、４つの尤度データＢＩＴ０〜ＢＩＴ３を算出する尤度算出部７６、および４つの尤度データＢＩＴ０〜ＢＩＴ３を順次出力する並列直列変換部７８を有している。

デインターリーブ部は、送信回路で一度にインターリーブされるビット列に対応する尤度データを保持可能な尤度メモリ８０、および尤度データ（ビット列）を元の並びに戻すためにアドレス信号を順次生成するアドレス生成部８２を有している。この例では、送信回路でインターリーブされる単位は、１９２０ワード（９６０ワード×２）であり、尤度メモリ８０は、１９２０ワードの記憶容量を有している。

以上、本実施形態では、シンボルメモリ３６とセレクタ４０とによるデインタリーブ処理中に、算出部３８によりデマップ処理を実施することで、デマップ部およびデインターリーブ部の機能を融合する（図２に示したデインターリーブ／デマップ部１８）。この融合により、シンボルメモリ３６のメモリ容量は、一度にインターリーブされるビット列に対応するシンボルデータＳを記憶可能な容量に設定すればよい。換言すれば、シンボルメモリ３６に、デマップしたビット列（２値情報）ではなく、デマップする前のシンボルデータＳ（２値を越える多値情報）を格納することで、同じ情報量の受信データをデインターリーブ処理するために必要なメモリ容量を削減できる。この結果、デインターリーブ／デマップ部１８のレイアウトサイズを小さくでき、受信回路１８のコストを削減できる。

デインターリーブの規則に従ってシンボルメモリ３６からシンボルデータＳを順次読み出すためのアドレス信号ＡＤ［８：０］と、デインターリーブの規則に従ってデマップされた各ビット列（多値情報）のいずれかをセレクタ４０によって選択するための選択信号
ＳＥＬ［１：０］とを、アドレス生成部３０によって生成することで、インターリーブされる前の元のビット列を、簡易な回路で容易に生成できる。

複数の基準振幅値を順次格納するとともに、デインターリーブの規則に従ってアドレス生成部３０が生成するアドレス信号ＡＤ「８：５］に応じて、尤度算出部３８が使用する基準振幅値を出力する基準振幅バッファ３４を設けることで、１６ＱＡＭ等の複素平面上に複数ビットからなるデータがマッピングされる変調方式を採用する通信システムの受信回路において、インターリーブされる前の元のビット列を容易に生成でき、シンボルメモリのメモリ容量を削減できる。

図８は、本発明の第２の実施形態におけるデインターリーブ／デマップ部１８Ａの詳細を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態での受信回路は、第１の実施形態のデインターリーブ／デマップ部１８の代わりにデインターリーブ／デマップ部１８Ａが形成されている。受信回路のその他の構成は、第１の実施形態と同じである。すなわち、受信回路は、携帯電話等の携帯端末用のベースバンドＬＳＩの受信回路として１チップで形成される。受信回路は、変調方式として１６ＱＡＭを採用している。特に図示していないが、受信回路が受信する無線信号を送信する送信回路は、第１の実施形態と同様に、誤り検出用のビット付加部、ビットスクランブル部、コードブロックセグメンテーション部、符号化部、フィジカルチャネルセグメンテーション部、インターリーブ部、コンステレーション処理部、フィジカルチャネルマッピング部および拡散部を有している。

受信回路のデインターリーブ／デマップ部１８Ａは、アドレス生成部３０、基準振幅演算部３２、基準振幅バッファ部３４、シンボルメモリ３６および尤度算出部３８Ａ（デマップ部）を有している。尤度算出部３８Ａは、アドレス信号ＡＤ［８：５］に応じて基準振幅バッファ３４から出力される基準振幅値を用いて、シンボルメモリ３６から読み出されるシンボルデータＳをデマップする。この際、尤度算出部３８Ａは、デインターリーブ規則に従ってアドレス生成部３０Ａから出力される選択信号ＳＥＬ［１：０］に応じて、元のビット列を再現するために必要な尤度データのみ（例えば、尤度データｂ９、ｂ１０、ｂ１１、ｂ１２のうちｂ９のみ）を生成する。ここで、元のビット列とは、送信回路でインターリーブされる前のビット列である。すなわち、尤度算出部３８Ａは、尤度データを算出機能だけでなく、第１の実施形態のセレクタ４０（図２）の機能を有している。

図９は、図８に示した尤度算出部３８Ａの詳細を示している。尤度算出部３８Ａは、同相成分Ｉ（Ｉデータ）または直交成分Ｑ（Ｑデータ）に対する尤度を求めるための比較判定部５２および尤度生成部８２を有している。比較判定部５２は、第１の実施形態（図６）と同じである。尤度生成部８２は、Ｉデータ（またはＱデータ）と基準振幅値と選択信号ＳＥＬ［１：０］とを受け、比較判定部５２からの判定基準に応じて、４ビットからなるビット列のうちデインターリーブ処理に必要な１ビットに対応する４つの尤度データＩＢＩＴ０〜１（またはＱＢＩＴ０〜１）のいずれかを、尤度データＩＢＩＴ（またはＱＢＩＴ）として生成する。すなわち、この実施形態では、尤度算出部３８Ａに、ＩデータおよびＱデータに対応して１つの尤度生成部８２を構成すればよい。尤度生成部８２の尤度算出機能の切り換えは、選択信号ＳＥＬ［１：０］で行う。尤度生成部の形成数および動作数が少なくなるため、受信回路の消費電力は削減される。また、尤度算出部３８Ａの回路規模も削減される。

以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、１つの尤度生成部３８Ａのデマップ機能を、選択信号ＳＥＬ［１：０］に応じて切り換えることで、デマップ毎に、デインターリーブ規則に従った所望のビットに対応する尤度データＩＢＩＴ（またはＱＢＩＴ）のみが生成される。
従って、受信回路内に形成される尤度算出部３８Ａの個数を最小限にでき、同時に動作する尤度生成部３８Ａの数を減らすことができる。この結果、受信回路の消費電力を削減できる。また、尤度生成部の形成数が少ないため、受信回路の回路規模（チップサイズ）を削減できる。

図１０は、本発明の第３の実施形態におけるデインターリーブ／デマップ部１８Ｂの詳細を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態での受信回路は、第１の実施形態のデインターリーブ／デマップ部１８の代わりにデインターリーブ／デマップ部１８Ｂが形成されている。受信回路のその他の構成は、変調方式としてＱＰＳＫを採用していることを除き、第１の実施形態と同じである。すなわち、受信回路は、携帯電話等の携帯端末用のベースバンドＬＳＩの受信回路として１チップで形成される。

本受信回路を含む通信システムは、変調方式として、１つのシンボルに２ビットの情報がマッピングされるＱＰＳＫを採用している。すなわち、パケットデータを通信するＨＳ−ＤＳＣＨ（Ｈｉｇｈ-Ｓｐｅｅｄ Ｄｏｗｎｌｉｎｋ Ｓｈａｒｅｄ Ｃｈａｎｎｅｌ）は、ＱＰＳＫで変調される。特に図示していないが、受信回路が受信する無線信号を送信する送信回路は、第１の実施形態と同様に、誤り検出用のビット付加部、ビットスクランブル部、コードブロックセグメンテーション部、符号化部、フィジカルチャネルセグメンテーション部、インターリーブ部、コンステレーション処理部、フィジカルチャネルマッピング部および拡散部を有している。

受信回路のデインターリーブ／デマップ部１８Ｂは、アドレス生成部３０Ｂ、シンボルメモリ３６Ｂおよび尤度算出部３８Ｂを有している。

アドレス生成部３０Ｂは、送信回路でインターリーブされたビット列を元のビット列に戻すために、アドレス信号ＡＤ［８：０］および選択信号ＳＥＬ［０］を所定の規則で出力する。具体的には、アドレス生成部３０Ｂは、デインターリーブのために取り出すべきビットを含むシンボルデータＳを選択するために、アドレス信号ＡＤ［８：０］を生成し、選択したシンボルデータＳに含まれる２ビットから１ビットを選択するために選択信号ＳＥＬ［０］を生成する。アドレス生成部３０の詳細は、図１１および図１２で説明する。

シンボルメモリ３６Ｂは、レイク部１６（図１）から逐次出力される所定数のシンボルデータＳを記憶する。シンボルメモリ３６Ｂは、送信回路で一度にインターリーブされるビット列に対応するシンボルデータＳを保持できる。具体的には、シンボルメモリ３６Ｂは、送信回路で一度にインターリーブされるビット列をＸワード（１ビットが１ワードに対応）、１つのシンボルＳにマッピングされるビット数をＮとするときに、Ｘ／ＮワードのシンボルデータＳを、同相成分Ｉおよび直交成分Ｑについてそれぞれ保持する。このため、シンボルメモリ３６に必要なメモリ容量は、２Ｘ／Ｎワードである。

この実施形態では、インターリーブは、３０列×３２行の配列の９６０ビットを表す９６０ワード毎に実施される（Ｘ＝９６０）。また、上述したように、ＱＰＳＫ変調方式では、１つのシンボルＳに２ビットの情報がマッピングされる（Ｎ＝２）。従って、シンボルメモリ３６Ｂのメモリ容量は、９６０ワードに設計されている。これは、図７に示す本発明前の受信回路の尤度メモリ４０のメモリ容量と同じである。なお、送信回路でのインターリーブは、第１の実施形態で説明したＱＰＳＫ変調方式と同じ処理で行われる。受信回路は、ビット系列を元に戻すために、第１の実施形態で説明したＱＰＳＫ変調方式のインターリーブ処理と逆の手順でデインターリーブを実施する。

シンボルメモリ３６Ｂは、デインターリーブ規則に従ってアドレス生成部３０Ｂから出力されるアドレス信号ＡＤ［８：０］に応じて、保持しているシンボルデータＳを尤度算出部３８Ｂに順次出力する。このように、シンボルメモリ３６Ｂは、基準振幅値を算出するまでの期間中にシンボルデータＳを保持するシンボルバッファとして動作するとともに、受信したシンボルデータＳをデインターリーブの規則に従って並べ替えるデインターリーブバッファとして動作する。

尤度算出部３８Ｂは、シンボルメモリ３６から読み出される各シンボルデータＳを順次デマップし、２ビットからなるビット列の各ビットにそれぞれ対応する２つの尤度データを生成する。各尤度データは、例えば１１ビットで構成される。この際、尤度算出部３８Ｂは、デインターリーブ規則に従ってアドレス生成部３０Ｂから出力される選択信号ＳＥＬ［０］に応じて、元のビット列を再現するために必要な尤度データのみを生成する。ここで、元のビット列とは、送信回路でインターリーブされる前のビット列である。すなわち、尤度算出部３８Ｂは、尤度データを算出機能だけでなく、第１の実施形態のセレクタ４０（図２）と同様の機能を有している。

図１１は、図１０に示したアドレス生成部３０Ｂの詳細を示している。アドレス生成部３０Ｂは、３２進カウンタ４２、３０進カウンタ４４Ｂおよびアドレス変換テーブル４８を有している。３０進カウンタ４４Ｂは、５ビットカウンタであり、クロック信号ＣＬＫに同期してカウント動作し、内部アドレス信号ＩＡＤ［８：４］を出力する。３０進カウンタ４４Ｂは、アドレスの生成手順が第１の実施形態の３０進カウンタ４４Ｂと相違する。

図１２は、図１１に示した３０進カウンタ４４Ｂの動作を示している。３０進カウンタ４４Ｂは、クロック信号ＣＬＫに同期してカウントアップし、内部アドレス［８：４］を順次増加させる。

以上、ＱＰＳＫ変調方式を採用可能な受信回路においても、上述した第２の実施形態と同様に、消費電力および回路規模を削減できる。

なお、上述した実施形態では、本発明を、ＩＭＴ−２０００を採用する通信システムの受信回路に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。本発明を、他の多値変調方式を採用する通信システムの受信回路に適用しても同様の効果を得ることができる。例えば、本発明を、ＩＭＴ−２０００のより高速なパケット伝送方式であるＨＳＤＰＡ（Ｈｉｇｈ-Ｓｐｅｅｄ Ｄｏｗｎｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）を採用する受信回路に適用してもよい。

上述した実施形態では、本発明を、１６ＱＡＭ変調方式またはＱＰＳＫ変調方式を採用する通信システムの受信回路に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。本発明を、複数ビットが複素平面上にマッピングされる他の変調方式（例えば、８ＰＳＫ、６４ＱＡＭ等）を通信システムの受信回路に適用しても、同様の効果を得ることができる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の受信回路の第１の実施形態を示すブロック図である。 図１に示したデインターリーブ／デマップ部の詳細を示すブロック図である。 図２に示したアドレス生成部の詳細を示すブロック図である。 図３に示した３０進カウンタおよび４進カウンタの動作を示すタイミング図である。 図３に示したアドレス変換テーブルの動作を示す説明図である。 図２に示した尤度算出部の詳細を示すブロック図である。 本発明前の受信回路の要部を示すブロック図である。 本発明の第２の実施形態におけるデインターリーブ／デマップ部の詳細を示すブロック図である。 図８に示した尤度算出部３８Ａの詳細を示すブロック図である。 本発明の第３の実施形態におけるデインターリーブ／デマップ部の詳細を示すブロック図である。 図１０に示したアドレス生成部の詳細を示すブロック図である。 図１１に示した３０進カウンタの動作を示すタイミング図である。

符号の説明

１０ アナログ／デジタル変換部
１２ 逆拡散部
１４ 検波部
１６ レイク部
１８、１８Ａ、１８Ｂ デインターリーブ／デマップ部
２０ ＨＡＲＱ合成部
２２ 誤り訂正部
２４ 誤り検出部
３０、３０Ｂ アドレス生成部
３２ 基準振幅演算部
３４ 基準振幅バッファ部
３６、３６Ｂ シンボルメモリ
３８、３８Ａ、３８Ｂ 尤度算出部
４０ セレクタ
４２ ３２進カウンタ
４４、４４Ｂ ３０進カウンタ
４６ ４進カウンタ
４８ アドレス変換テーブル
５０ セレクタ
５２ 比較判定部
５６、５８、６０、６２ 尤度生成部
５４ 比較判定部
６２、６６、６８、７０ 尤度生成部
７２ 基準振幅演算部
７４ シンボルバッファ
７６ 尤度算出部
７８ 並列直列変換部
８０ 尤度メモリ
８２ アドレス生成部
８６、８８ 尤度生成部
ＡＤ アドレス信号
ｂ ＱＡＭコンステレーション・バーション・パラメータ
ＩＡＤ 内部アドレス信号
ＩＳＥＬ 内部選択信号
Ｓ シンボルデータ
ＳＥＬ 選択信号

Claims (4)

1. インターリーブされたビット列が複数ビットずつ複素平面上にマッピングされたシンボルデータを受信する受信回路であって、
   第１アドレス信号を、順次受信した複数の前記シンボルデータをインターリーブされる前の元のビット列に戻すためのデインターリーブの規則に従って順次生成する第１アドレス生成部と、
   受信した前記シンボルデータを順次格納するとともに、格納した前記シンボルデータを前記第１アドレスに応じて順次出力するシンボルメモリと、
   前記シンボルメモリから出力される前記シンボルデータをデマップし、元のビット列を生成するデマップ部と、
   第２アドレス信号を、前記シンボルデータを元のビット列に戻すためのデインターリーブの規則に従って順次生成する第２アドレス生成部と、
   前記デマップ部に構成され、マッピングされた前記複数ビットの各ビットに対応する複数の尤度データをそれぞれ生成する複数の尤度生成部と、
   前記尤度データのいずれかを、前記第２アドレスに応じて元のビット列に含まれるビットとして選択するセレクタとを備えていることを特徴とする受信回路。
2. 請求項１記載の受信回路において、
   所定数のシンボルデータを用いて基準振幅を求める基準振幅演算部と、
   前記基準振幅演算部によって求められた基準振幅値を順次格納するとともに、格納した前記基準振幅値のいずれかを、前記アドレス生成部から出力される前記第１アドレスの上位ビットに応じて出力する基準振幅バッファとを備え、
   前記各尤度生成部は、前記基準振幅バッファから出力される前記基準振幅値に応じて前記尤度データを生成することを特徴とする受信回路。
3. インターリーブされたビット列が複数ビットずつ複素平面上にマッピングされたシンボルデータを受信する受信回路であって、
   第１アドレス信号を、順次受信した複数の前記シンボルデータをインターリーブされる前の元のビット列に戻すためのデインターリーブの規則に従って順次生成する第１アドレス生成部と、
   受信した前記シンボルデータを順次格納するとともに、格納した前記シンボルデータを前記第１アドレスに応じて順次出力するシンボルメモリと、
   前記シンボルメモリから出力される前記シンボルデータをデマップし、元のビット列を生成するデマップ部と、
   第２アドレス信号を、前記シンボルデータを元のビット列に戻すためのデインターリーブの規則に従って順次生成する第２アドレス生成部と、
   前記デマップ部に構成され、マッピングされた前記複数ビットの各ビットに対応する複数の尤度データのいずれかを、第２アドレス信号に応じて生成する尤度生成部とを備えていることを特徴とする受信回路。
4. 請求項３記載の受信回路において、
   所定数のシンボルデータを用いて基準振幅を求める基準振幅演算部と、
   前記基準振幅演算部によって求められた基準振幅値を順次格納するとともに、格納した前記基準振幅値のいずれかを、前記アドレス生成部から出力される前記第１アドレスの上位ビットに応じて出力する基準振幅バッファとを備え、
   前記尤度生成部は、前記基準振幅バッファから出力される前記基準振幅値に応じて前記尤度データを生成することを特徴とする受信回路。

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