JP4409345B2 - 受信回路 - Google Patents
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Description
て行われる。デマップされるビット列は、デインターリーブの規則に従って並んでいる。従って、インターリーブされる前の元のビット列を容易に生成できる。シンボルメモリに、デマップしたビット列(2値情報)ではなく、デマップする前のシンボルデータ(2値を越える多値情報)を格納することで、同じ情報量を格納する場合にシンボルメモリのメモリ容量を削減できる。また、受信回路の規模を小さくできるため、受信回路のコストを削減できる。
バッファとして共有できる。
0進カウンタ44は、カウントアップとカウントダウンを繰り返し、連続する2つの内部アドレスIAD[8:4]を2回ずつ生成する。1回目の内部アドレスIAD[8:4]が生成されたときに、4つの尤度データのうち1つが選択され、2回目の内部アドレス信号IAD[8:4]が生成されたときに、4つの尤度データのうち別の1つが選択される。
SEL[1:0]とを、アドレス生成部30によって生成することで、インターリーブされる前の元のビット列を、簡易な回路で容易に生成できる。
従って、受信回路内に形成される尤度算出部38Aの個数を最小限にでき、同時に動作する尤度生成部38Aの数を減らすことができる。この結果、受信回路の消費電力を削減できる。また、尤度生成部の形成数が少ないため、受信回路の回路規模(チップサイズ)を削減できる。
12 逆拡散部
14 検波部
16 レイク部
18、18A、18B デインターリーブ/デマップ部
20 HARQ合成部
22 誤り訂正部
24 誤り検出部
30、30B アドレス生成部
32 基準振幅演算部
34 基準振幅バッファ部
36、36B シンボルメモリ
38、38A、38B 尤度算出部
40 セレクタ
42 32進カウンタ
44、44B 30進カウンタ
46 4進カウンタ
48 アドレス変換テーブル
50 セレクタ
52 比較判定部
56、58、60、62 尤度生成部
54 比較判定部
62、66、68、70 尤度生成部
72 基準振幅演算部
74 シンボルバッファ
76 尤度算出部
78 並列直列変換部
80 尤度メモリ
82 アドレス生成部
86、88 尤度生成部
AD アドレス信号
b QAMコンステレーション・バーション・パラメータ
IAD 内部アドレス信号
ISEL 内部選択信号
S シンボルデータ
SEL 選択信号
Claims (4)
- インターリーブされたビット列が複数ビットずつ複素平面上にマッピングされたシンボルデータを受信する受信回路であって、
第1アドレス信号を、順次受信した複数の前記シンボルデータをインターリーブされる前の元のビット列に戻すためのデインターリーブの規則に従って順次生成する第1アドレス生成部と、
受信した前記シンボルデータを順次格納するとともに、格納した前記シンボルデータを前記第1アドレスに応じて順次出力するシンボルメモリと、
前記シンボルメモリから出力される前記シンボルデータをデマップし、元のビット列を生成するデマップ部と、
第2アドレス信号を、前記シンボルデータを元のビット列に戻すためのデインターリーブの規則に従って順次生成する第2アドレス生成部と、
前記デマップ部に構成され、マッピングされた前記複数ビットの各ビットに対応する複数の尤度データをそれぞれ生成する複数の尤度生成部と、
前記尤度データのいずれかを、前記第2アドレスに応じて元のビット列に含まれるビットとして選択するセレクタとを備えていることを特徴とする受信回路。 - 請求項1記載の受信回路において、
所定数のシンボルデータを用いて基準振幅を求める基準振幅演算部と、
前記基準振幅演算部によって求められた基準振幅値を順次格納するとともに、格納した前記基準振幅値のいずれかを、前記アドレス生成部から出力される前記第1アドレスの上位ビットに応じて出力する基準振幅バッファとを備え、
前記各尤度生成部は、前記基準振幅バッファから出力される前記基準振幅値に応じて前記尤度データを生成することを特徴とする受信回路。 - インターリーブされたビット列が複数ビットずつ複素平面上にマッピングされたシンボルデータを受信する受信回路であって、
第1アドレス信号を、順次受信した複数の前記シンボルデータをインターリーブされる前の元のビット列に戻すためのデインターリーブの規則に従って順次生成する第1アドレス生成部と、
受信した前記シンボルデータを順次格納するとともに、格納した前記シンボルデータを前記第1アドレスに応じて順次出力するシンボルメモリと、
前記シンボルメモリから出力される前記シンボルデータをデマップし、元のビット列を生成するデマップ部と、
第2アドレス信号を、前記シンボルデータを元のビット列に戻すためのデインターリーブの規則に従って順次生成する第2アドレス生成部と、
前記デマップ部に構成され、マッピングされた前記複数ビットの各ビットに対応する複数の尤度データのいずれかを、第2アドレス信号に応じて生成する尤度生成部とを備えていることを特徴とする受信回路。 - 請求項3記載の受信回路において、
所定数のシンボルデータを用いて基準振幅を求める基準振幅演算部と、
前記基準振幅演算部によって求められた基準振幅値を順次格納するとともに、格納した前記基準振幅値のいずれかを、前記アドレス生成部から出力される前記第1アドレスの上位ビットに応じて出力する基準振幅バッファとを備え、
前記尤度生成部は、前記基準振幅バッファから出力される前記基準振幅値に応じて前記尤度データを生成することを特徴とする受信回路。
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JP2004123882A JP4409345B2 (ja) | 2004-04-20 | 2004-04-20 | 受信回路 |
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KR101565582B1 (ko) * | 2014-08-12 | 2015-11-04 | (주)에프씨아이 | 직교 주파수 분할 다중 통신에서의 전력 절감 장치 |
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- 2004-04-20 JP JP2004123882A patent/JP4409345B2/ja not_active Expired - Fee Related
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