JP4405452B2

JP4405452B2 - Inverse conversion circuit

Info

Publication number: JP4405452B2
Application number: JP2005267350A
Authority: JP
Inventors: 弘一鈴木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-09-14
Filing date: 2005-09-14
Publication date: 2010-01-27
Anticipated expiration: 2025-09-14
Also published as: JP2007079972A

Description

この発明は、例えば、離散コサイン変換（ＤＣＴ）などの直交変換を用いた画像符号化方式の復号装置において、直交変換符号化された画像データを直交逆変換して復元する逆変換回路に関するものである。 The present invention relates to an inverse transform circuit that restores an orthogonal transform transform of image data that has been subjected to orthogonal transform coding in a decoding device that employs an orthogonal transform such as a discrete cosine transform (DCT), for example. is there.

例えば、下記の非特許文献１に開示されている従来の一次元逆変換回路は、動画像符号化の国際標準であるＭＰＥＧ−２で採用されている逆ＤＣＴアルゴリズムを実装している。
下記の式（１）は、非特許文献１に開示されている逆ＤＣＴアルゴリズムを示している。

式（１）において、ｄ₀〜ｄ₇は、入力データであり、Ｃ_a，Ｃ_bは変換行列である。 For example, a conventional one-dimensional inverse transform circuit disclosed in Non-Patent Document 1 below implements an inverse DCT algorithm adopted in MPEG-2, which is an international standard for moving picture coding.
Equation (1) below shows the inverse DCT algorithm disclosed in Non-Patent Document 1.

In Expression (1), d _{0 to} d ₇ are input data, and C _a and C _b are transformation matrices.

従来の一次元逆変換回路では、式（１）の演算結果ｆ₀〜ｆ₃に対して、例えば、四捨五入のような、全ての行要素に対して均一の丸め方法が採用されている。 In the conventional one-dimensional inverse transformation circuit, a uniform rounding method is adopted for all the row elements, for example, rounding off, for the calculation results f _{0 to} f ₃ of the formula (1).

Ｓ．Ｕｒａｍｏｔｏｅｔａｌ．，“Ａ１００−ＭＨｚ２−ＤＤｉｓｃｒｅｔｅＣｏｓｉｇｎｅＴｒａｎｓｆｏｒｍＣｏｒｅＰｒｏｃｅｓｓｏｒ，”ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．２７，Ｎｏ．４，Ａｐｒｉｌ１９９２．S. Uramoto et al. "A 100-MHz 2-D Discrete Cosine Transform Core Processor," IEEE Journal of Solid-State Circuits, vol. 27, no. 4, April 1992.

従来の逆変換回路は以上のように構成されているので、逆変換結果に対して丸め処理を実施する場合、その逆変換結果の全ての行要素に対して均一の丸め方法が採用されている。このため、一つの逆変換回路で複数の逆変換アルゴリズムを実行することができないなどの課題があった。 Since the conventional inverse transformation circuit is configured as described above, when a rounding process is performed on the inverse transformation result, a uniform rounding method is adopted for all the row elements of the inverse transformation result. . For this reason, there existed problems, such as being unable to perform a some inverse transformation algorithm with one inverse transformation circuit.

この発明は上記のような課題を解決するためになされたもので、多様な仕様の逆変換アルゴリズムを実行することができる逆変換回路を得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object thereof is to obtain an inverse conversion circuit capable of executing inverse conversion algorithms having various specifications.

この発明に係る逆変換回路は、入力データである列データを順次入力して、各列データに対する１ビット符号拡張付の右シフト処理を実施するとともに、その右シフト処理を実施する前の列データと、その右シフト処理を実施した後の列データとを加算する加算処理を実施し、その右シフト処理を実施する前の列データ、その右シフト処理を実施した後の列データ、または、その加算処理後の列データのいずれかを選択して出力する入力前処理手段と、予め第１及び第２の変換行列を格納し、第１及び第２の変換行列の各行データを出力するテーブル手段と、上記入力前処理手段から出力された列データと上記テーブル手段から出力された第１の変換行列の行データとの積和演算を実施する第１の積和演算手段と、上記入力前処理手段から出力された列データと上記テーブル手段から出力された第２の変換行列の行データとの積和演算を実施する第２の積和演算手段と、上記第１の積和演算手段の演算結果と上記第２の積和演算手段の演算結果との加算処理又は減算処理を実施する後処理手段と、上記後処理手段における加算結果又は減算結果の行要素毎に、別々の丸め処理を実施する丸め処理手段と、上記丸め処理手段による丸め処理後の加算結果又は減算結果を所定のクリッピング範囲内に収めるクリップ処理を実施するクリッピング手段とを備えたものである。 The inverse conversion circuit according to the present invention sequentially inputs column data as input data, performs right shift processing with 1-bit sign extension on each column data, and column data before the right shift processing is performed. And the column data after performing the right shift processing, the column data before performing the right shift processing, the column data after performing the right shift processing, or the Input pre-processing means for selecting and outputting any of column data after addition processing, and table means for storing first and second transformation matrices in advance and outputting each row data of the first and second transformation matrices First product-sum operation means for performing a product-sum operation on the column data output from the input pre-processing means and the row data of the first transformation matrix output from the table means, and the input pre-processing Out of the means Second product-sum operation means for performing the product-sum operation on the column data and the row data of the second transformation matrix output from the table means, the operation result of the first product-sum operation means, and the above Post-processing means for performing addition processing or subtraction processing with the operation result of the second product-sum operation means, and rounding processing for performing separate rounding processing for each row element of the addition result or subtraction result in the post-processing means. And a clipping means for performing a clipping process for keeping the addition result or the subtraction result after the rounding processing by the rounding processing means within a predetermined clipping range.

以上のように、この発明によれば、多様な仕様の逆変換アルゴリズムを実行することができる効果がある。 As described above, according to the present invention, there is an effect capable of performing an inverse transformation algorithm diverse specifications.

実施の形態１．
図１はこの発明の実施の形態１による一次元の逆変換回路を示す構成図であり、図において、入力前処理部１は入力データである列データｄ₀〜ｄ₃を順次入力して、その列データｄ₀〜ｄ₃を列単位に格納し、その列データｄ₀〜ｄ₃を積和演算部３〜６に出力する。なお、入力前処理部１は入力前処理手段を構成している。
係数テーブル２は予め変換行列Ｃを格納し、その変換行列Ｃの行データｃ₀〜ｃ₃を積和演算部３〜６に出力する（変換行列Ｃの行データｃ₀〜ｃ₃はベクトルであり、下記の式（２）を参照）。なお、係数テーブル２はテーブル手段を構成している。 Embodiment 1 FIG.
FIG. 1 is a block diagram showing a one-dimensional inverse conversion circuit according to Embodiment 1 of the present invention. In FIG. 1, an input preprocessing unit 1 sequentially inputs column data d _{0 to} d ₃ as input data, and stores the column data d ₀ to d ₃ in units of columns, and outputs the column data d ₀ to d ₃ in the product-sum operation unit 3-6. The input preprocessing unit 1 constitutes an input preprocessing means.
Coefficient table 2 stores in advance conversion matrix C, row data c ₀ to c ₃ of (transformation matrix C for outputting row data c ₀ to c ₃ of the transformation matrix C to the product-sum operation unit 3-6 is a vector Yes, see equation (2) below). The coefficient table 2 constitutes table means.

積和演算部３は入力前処理部１から出力された列データｄ₀〜ｄ₃と係数テーブル２から出力された行データｃ₀との積和演算を実施する。
積和演算部４は入力前処理部１から出力された列データｄ₀〜ｄ₃と係数テーブル２から出力された行データｃ₁との積和演算を実施する。
積和演算部５は入力前処理部１から出力された列データｄ₀〜ｄ₃と係数テーブル２から出力された行データｃ₂との積和演算を実施する。
積和演算部６は入力前処理部１から出力された列データｄ₀〜ｄ₃と係数テーブル２から出力された行データｃ₃との積和演算を実施する。
なお、積和演算部３〜６は積和演算手段を構成している。 The product-sum operation unit 3 performs a product-sum operation on the column data d _{0 to} d ₃ output from the input preprocessing unit 1 and the row data c ₀ output from the coefficient table 2.
The product-sum operation unit 4 performs a product-sum operation on the column data d _{0 to} d ₃ output from the input preprocessing unit 1 and the row data c ₁ output from the coefficient table 2.
The product-sum operation unit 5 performs a product-sum operation on the column data d _{0 to} d ₃ output from the input preprocessing unit 1 and the row data c ₂ output from the coefficient table 2.
The product-sum operation unit 6 performs a product-sum operation on the column data d _{0 to} d ₃ output from the input preprocessing unit 1 and the row data c ₃ output from the coefficient table 2.
The product-sum operation units 3 to 6 constitute product-sum operation means.

可変丸め部７は積和演算部３〜６が積和演算を実施すると、その演算結果の行要素毎に、別々の丸め処理を実施する。なお、可変丸め部７は丸め処理手段を構成している。
クリッピング処理部８は可変丸め部７による丸め処理後の演算結果ｆ₀〜ｆ₃を所定のクリッピング範囲内に収めるクリップ処理を実施する。なお、クリッピング処理部８はクリッピング手段を構成している。
出力処理部９はクリッピング処理部８によるクリップ処理後の演算結果ｆ₀〜ｆ₃を格納し、その演算結果ｆ₀〜ｆ₃を外部出力する。 When the product-sum operation units 3 to 6 perform the product-sum operation, the variable rounding unit 7 performs a different rounding process for each row element of the operation result. The variable rounding unit 7 constitutes rounding processing means.
The clipping processing unit 8 performs a clipping process in which the calculation results f _{0 to} f ₃ after the rounding process by the variable rounding unit 7 fall within a predetermined clipping range. Note that the clipping processing unit 8 constitutes clipping means.
The output processing unit 9 stores the calculation results f _{0 to} f ₃ after the clipping processing by the clipping processing unit 8 and outputs the calculation results f _{0 to} f ₃ to the outside.

次に動作について説明する。
この実施の形態１による一次元逆変換回路にて実現可能な、４点逆変換アルゴリズムの一例を下記の式（２）に示す。

式（２）において、ｄ ₀ 〜ｄ _３は、一次元逆変換回路の入力データである列データ、ｅは行要素毎に別々の丸め処理を実現するための定数項である。
式（２）の例では、第１行目はマイナス方向に丸め処理を実施し、その他の行はプラス方向に丸め処理を実施する。
なお、記号“>>”は、符号拡張付の右シフト処理を表している。 Next, the operation will be described.
An example of a four-point inverse transformation algorithm that can be realized by the one-dimensional inverse transformation circuit according to the first embodiment is shown in the following equation (2).

In the formula (2), d ₀ ~d ₃ is a constant term for realizing separate rounding column data as input data of one-dimensional inverse transform circuit, for each e row elements.
In the example of Expression (2), the first line is rounded in the negative direction, and the other lines are rounded in the positive direction.
Note that the symbol “>>” represents right shift processing with sign extension.

入力前処理部１は、入力データである列データｄ₀〜ｄ₃を順次入力すると、その列データｄ₀〜ｄ₃を列単位に格納する。
そして、入力前処理部１は、列データｄ₀〜ｄ₃をそれぞれ積和演算部３〜６に出力する。 Input preprocessing unit 1, when sequentially inputting the column data d ₀ to d ₃ is the input data, stores the column data d ₀ to d ₃ in the column unit.
Then, the input pre-processing unit 1 outputs the column data d ₀ to d ₃ to the product-sum operation unit 3-6, respectively.

係数テーブル２は、予め変換行列Ｃを格納し、その変換行列Ｃの第１行である行データｃ₀＝｛２，２，２，１｝を積和演算部３に出力し、その変換行列Ｃの第２行である行データｃ₁＝｛２，１，−２，−２｝を積和演算部４に出力する。
また、その変換行列Ｃの第３行である行データｃ₂＝｛２，−１，−２，２｝を積和演算部５に出力し、その変換行列Ｃの第４行である行データｃ₃＝｛２，−２，２，−１｝を積和演算部６に出力する。 The coefficient table 2 stores a transformation matrix C in advance, and outputs the row data c ₀ = {2, 2, 2, 1}, which is the first row of the transformation matrix C, to the product-sum operation unit 3, and the transformation matrix C The row data c ₁ = {2,1, −2, −2} which is the second row of C is output to the product-sum operation unit 4.
Also, the row data c ₂ = {2, −1, −2, 2} which is the third row of the transformation matrix C is output to the product-sum operation unit 5, and the row data which is the fourth row of the transformation matrix C. Output c ₃ = {2, −2,2, −1} to the product-sum operation unit 6.

積和演算部３は、入力前処理部１から列データｄ₀〜ｄ₃を受け、係数テーブル２から行データｃ₀を受けると、下記の式（３）に示すように、その列データｄ₀〜ｄ₃と行データｃ₀との積和演算を実施し、その演算結果Ｓ₀を可変丸め部７に出力する。

When the product-sum operation unit 3 receives the column data d _{0 to} d ₃ from the input preprocessing unit 1 and the row data c ₀ from the coefficient table 2, the column data d as shown in the following equation (3). A product-sum operation is performed on _{0 to} d ₃ and row data c _0, and the operation result S ₀ is output to the variable rounding unit 7.

積和演算部４は、入力前処理部１から列データｄ₀〜ｄ₃を受け、係数テーブル２から行データｃ₁を受けると、積和演算部３と同様に、その列データｄ₀〜ｄ₃と行データｃ₁との積和演算を実施し、その演算結果Ｓ₁を可変丸め部７に出力する。
また、積和演算部５は、入力前処理部１から列データｄ₀〜ｄ₃を受け、係数テーブル２から行データｃ₂を受けると、積和演算部３と同様に、その列データｄ₀〜ｄ₃と行データｃ₂との積和演算を実施し、その演算結果Ｓ₂を可変丸め部７に出力する。
積和演算部６は、入力前処理部１から列データｄ₀〜ｄ₃を受け、係数テーブル２から行データｃ₃を受けると、積和演算部３と同様に、その列データｄ₀〜ｄ₃と行データｃ₃との積和演算を実施し、その演算結果Ｓ₃を可変丸め部７に出力する。 When the product-sum operation unit 4 receives the column data d _{0 to} d ₃ from the input preprocessing unit 1 and the row data c ₁ from the coefficient table 2, the product-sum operation unit 4 receives the column data d ₀ to A product-sum operation is performed on d ₃ and row data c _1, and the operation result S ₁ is output to the variable rounding unit 7.
When the product-sum operation unit 5 receives the column data d _{0 to} d ₃ from the input preprocessing unit 1 and the row data c ₂ from the coefficient table 2, the column-data d as well as the product-sum operation unit 3. A product-sum operation is performed on _{0 to} d ₃ and row data c _2, and the operation result S ₂ is output to the variable rounding unit 7.
When the product-sum operation unit 6 receives the column data d _{0 to} d ₃ from the input preprocessing unit 1 and the row data c ₃ from the coefficient table 2, the product-sum operation unit 6 receives the column data d ₀ to A product-sum operation is performed on d ₃ and the row data c _3, and the operation result S ₃ is output to the variable rounding unit 7.

可変丸め部７は、積和演算部３〜６から積和演算の演算結果Ｓ₀，Ｓ₁，Ｓ₂，Ｓ₃を受けると、積和演算部３の演算結果Ｓ₀に対する１ビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₀をクリッピング処理部８に出力する。
一方、積和演算部４〜６の演算結果Ｓ₁，Ｓ₂，Ｓ₃については、各演算結果Ｓ₁，Ｓ₂，Ｓ₃に“１”をそれぞれ加算してから、１ビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₁〜ｆ₃をクリッピング処理部８に出力する。 Variable rounding unit 7 receives the operation result of multiply-add operation from product-sum operation unit 3 to 6 S _0, S _1, S _2, S _3, of 1 bit for the operation result S ₀ of the product-sum operation unit 3 right Shift processing (rounding processing) is performed, and the operation result f ₀ after rounding processing is output to the clipping processing unit 8.
On the other hand, for the calculation results S ₁ , S ₂ , S ₃ of the product-sum calculation units 4 to 6, “1” is added to each of the calculation results S ₁ , S ₂ , S ₃ , and then right-shifted by 1 bit. Processing (rounding processing) is performed, and the calculation results f _{1 to} f ₃ after the rounding processing are output to the clipping processing unit 8.

クリッピング処理部８は、可変丸め部７から丸め処理後の演算結果ｆ₀〜ｆ₃を受けると、その演算結果ｆ₀〜ｆ₃が符号付き１６ビット整数の範囲（クリッピング範囲）を外れる場合には、その演算結果ｆ₀〜ｆ₃をクリッピング範囲内に収めるため、その演算結果ｆ₀〜ｆ₃がクリッピング範囲の最大値より大きければ、その演算結果ｆ₀〜ｆ₃をクリッピング範囲の最大値に置換するクリップ処理を実施する。また、可変丸め部７による丸め処理後の演算結果ｆ₀〜ｆ₃がクリッピング範囲の最小値より小さければ、その演算結果ｆ₀〜ｆ₃をクリッピング範囲の最小値に置換するクリップ処理を実施する。 When the clipping processing unit 8 receives the calculation results f _{0 to} f ₃ after the rounding process from the variable rounding unit 7, the clipping processing unit 8 determines that the calculation results f _{0 to} f ₃ are out of the signed 16-bit integer range (clipping range). Since the calculation results f _{0 to} f ₃ fall within the clipping range, if the calculation results f _{0 to} f ₃ are larger than the maximum value of the clipping range, the calculation results f _{0 to} f ₃ are converted to the maximum value of the clipping range. The clip processing to be replaced with is performed. If the calculation results f _{0 to} f ₃ after the rounding process by the variable rounding unit 7 are smaller than the minimum value of the clipping range, clip processing for replacing the calculation results f _{0 to} f ₃ with the minimum value of the clipping range is performed. .

出力処理部９は、クリッピング処理部８によるクリップ処理後の演算結果ｆ₀〜ｆ₃を格納し、クリップ処理後の演算結果をｆ₀〜ｆ₃の順番で外部出力する。
これにより、式（２）に示す４点逆変換アルゴリズムが実行されることになる。 The output processing unit 9 stores the calculation results f _{0 to} f ₃ after the clip processing by the clipping processing unit 8 and outputs the calculation results after the clip processing to the outside in the order of f _{0 to} f ₃ .
As a result, the four-point inverse transformation algorithm shown in Expression (2) is executed.

以上で明らかなように、この実施の形態１によれば、入力前処理部１から出力された列データｄ₀〜ｄ₃と係数テーブル２から出力された行データｃ₀〜ｃ₃との積和演算を実施する積和演算部３〜６を設け、可変丸め部７が積和演算部３〜６における演算結果の行要素毎に、別々の丸め処理を実施するように構成したので、定数項ｅを適宜設定することで、多様な仕様の逆変換アルゴリズムを実行することができる効果を奏する。 As apparent from the above, according to the first embodiment, the product of the column data d _{0 to} d ₃ output from the input preprocessing unit 1 and the row data c _{0 to} c ₃ output from the coefficient table 2 is obtained. Since the product-sum operation units 3 to 6 for performing the sum operation are provided and the variable rounding unit 7 is configured to perform separate rounding processing for each row element of the operation result in the product-sum operation units 3 to 6, the constant By appropriately setting the term e, it is possible to execute inverse transformation algorithms with various specifications.

実施の形態２．
図２はこの発明の実施の形態２による一次元の逆変換回路を示す構成図であり、図において、入力前処理部３１は入力データである列データｄ₀〜ｄ₇を順次入力して、その列データｄ₀〜ｄ₇を列単位に格納し、その列データｄ₀，ｄ₂，ｄ₄，ｄ₆を積和演算部１４〜１７に出力するとともに、その列データｄ₁，ｄ₃，ｄ₅，ｄ₇を積和演算部１８〜２１に出力する。なお、入力前処理部１１は入力前処理手段を構成している。
係数テーブル１２は予め第１の変換行列Ｃ_aを格納し、第１の変換行列Ｃ_aの行データｃ_a0〜ｃ_a3を積和演算部１４〜１７に出力する処理を実施する（変換行列Ｃ_aの行データｃ_a0〜ｃ_a3はベクトルであり、下記の式（４）を参照）。
係数テーブル１３は予め第２の変換行列Ｃ_bを格納し、第２の変換行列Ｃ_bの行データｃ_b0〜ｃ_b3を積和演算部１８〜２１に出力する処理を実施する（変換行列Ｃ_bの行データｃ_b0〜ｃ_b3はベクトルであり、下記の式（４）を参照）。
なお、係数テーブル１２，１３はテーブル手段を構成している。
Embodiment 2. FIG.
FIG. 2 is a block diagram showing a one-dimensional inverse conversion circuit according to Embodiment 2 of the present invention. In FIG. 2, an input preprocessing unit 31 sequentially inputs column data d _{0 to} d ₇ as input data, The column data d _{0 to} d ₇ are stored in units of columns, and the column data d ₀ , d ₂ , d ₄ , d ₆ are output to the product-sum operation units 14 to 17 and the column data d ₁ , d ₃ are output. , D ₅ , d ₇ are output to the product-sum operation units 18 to 21. Note that the input preprocessing unit 11 constitutes an input preprocessing means.
The coefficient table 12 stores in advance the first transformation matrix C _a, the row data c _a0 to c _a3 of the first transformation matrix C _a and carries out a process of outputting to the product-sum operation unit 14 to 17 (conversion matrix C row data c _a0 to c _a3 of _a is a vector, see equation (4) below).
The coefficient table 13 stores the second conversion matrix C _b in advance, and performs processing for outputting the row data c _{b0 to} c _b3 of the second conversion matrix C _b to the product-sum operation units 18 to 21 (conversion matrix C row data c _b0 to c _b3 of _b is a vector, see equation (4) below).
The coefficient tables 12 and 13 constitute table means.

積和演算部１４は入力前処理部１１から出力された列データｄ₀，ｄ₂，ｄ₄，ｄ₆と係数テーブル１２から出力された第１の変換行列Ｃ_aの行データｃ_a0との積和演算を実施する。
積和演算部１５は入力前処理部１１から出力された列データｄ₀，ｄ₂，ｄ₄，ｄ₆と係数テーブル１２から出力された第１の変換行列Ｃ_aの行データｃ_a1との積和演算を実施する。
積和演算部１６は入力前処理部１１から出力された列データｄ₀，ｄ₂，ｄ₄，ｄ₆と係数テーブル１２から出力された第１の変換行列Ｃ_aの行データｃ_a2との積和演算を実施する。
積和演算部１７は入力前処理部１１から出力された列データｄ₀，ｄ₂，ｄ₄，ｄ₆と係数テーブル１２から出力された第１の変換行列Ｃ_aの行データｃ_a3との積和演算を実施する。
なお、積和演算部１４〜１７は第１の積和演算手段を構成している。 The product-sum operation unit 14 calculates the column data d ₀ , d ₂ , d ₄ , d ₆ output from the input preprocessing unit 11 and the row data c _{a0 of} the first transformation matrix C _a output from the coefficient table 12. Perform product-sum operation.
The product-sum operation unit 15 calculates the column data d ₀ , d ₂ , d ₄ , d ₆ output from the input preprocessing unit 11 and the row data c _{a1 of} the first transformation matrix C _a output from the coefficient table 12. Perform product-sum operation.
The product-sum operation unit 16 calculates the column data d ₀ , d ₂ , d ₄ , d ₆ output from the input preprocessing unit 11 and the row data c _{a2 of} the first transformation matrix C _a output from the coefficient table 12. Perform product-sum operation.
The product-sum operation unit 17 calculates the column data d ₀ , d ₂ , d ₄ , d ₆ output from the input preprocessing unit 11 and the row data c _{a3 of} the first transformation matrix C _a output from the coefficient table 12. Perform product-sum operation.
The product-sum operation units 14 to 17 constitute first product-sum operation means.

積和演算部１８は入力前処理部１１から出力された列データｄ₁，ｄ₃，ｄ₅，ｄ₇と係数テーブル１３から出力された第２の変換行列Ｃ_bの行データｃ_b0との積和演算を実施する。
積和演算部１９は入力前処理部１１から出力された列データｄ₁，ｄ₃，ｄ₅，ｄ₇と係数テーブル１３から出力された第２の変換行列Ｃ_bの行データｃ_b1との積和演算を実施する。
積和演算部２０は入力前処理部１１から出力された列データｄ₁，ｄ₃，ｄ₅，ｄ₇と係数テーブル１３から出力された第２の変換行列Ｃ_bの行データｃ_b2との積和演算を実施する。
積和演算部２１は入力前処理部１１から出力された列データｄ₁，ｄ₃，ｄ₅，ｄ₇と係数テーブル１３から出力された第２の変換行列Ｃ_bの行データｃ_b3との積和演算を実施する。
なお、積和演算部１８〜２１は第２の積和演算手段を構成している。 The product-sum operation unit 18 calculates the column data d ₁ , d ₃ , d ₅ , d ₇ output from the input preprocessing unit 11 and the row data c _{b0 of} the second transformation matrix C _b output from the coefficient table 13. Perform product-sum operation.
The product-sum operation unit 19 calculates the column data d ₁ , d ₃ , d ₅ , d ₇ output from the input preprocessing unit 11 and the row data c _{b1 of} the second transformation matrix C _b output from the coefficient table 13. Perform product-sum operation.
The product-sum operation unit 20 calculates the column data d ₁ , d ₃ , d ₅ , d ₇ output from the input preprocessing unit 11 and the row data c _{b2 of} the second transformation matrix C _b output from the coefficient table 13. Perform product-sum operation.
The product-sum operation unit 21 calculates the column data d ₁ , d ₃ , d ₅ , d ₇ output from the input preprocessing unit 11 and the row data c _{b3 of} the second transformation matrix C _b output from the coefficient table 13. Perform product-sum operation.
The product-sum calculation units 18 to 21 constitute second product-sum calculation means.

後処理部２２は積和演算部１４〜１７の演算結果と積和演算部１８〜２１との加算処理又は減算処理を実施する。なお、後処理部２２は後処理手段を構成している。
可変丸め部２３は後処理部２２が加算処理又は減算処理を実施すると、その加算結果又は減算結果の行要素毎に、別々の丸め処理を実施する。なお、可変丸め部２３は丸め処理手段を構成している。
クリッピング処理部２４は可変丸め部２３による丸め処理後の演算結果ｆ₀〜ｆ₇を所定のクリッピング範囲内に収めるクリップ処理を実施する。なお、クリッピング処理部２４はクリッピング手段を構成している。
出力処理部２５はクリッピング処理部２４によるクリップ処理後の演算結果ｆ₀〜ｆ₇を格納し、その演算結果ｆ₀〜ｆ₇を外部出力する。 The post-processing unit 22 performs addition processing or subtraction processing between the calculation results of the product-sum calculation units 14 to 17 and the product-sum calculation units 18 to 21. The post-processing unit 22 constitutes post-processing means.
When the post-processing unit 22 performs addition processing or subtraction processing, the variable rounding unit 23 performs separate rounding processing for each row element of the addition result or subtraction result. The variable rounding unit 23 constitutes rounding processing means.
The clipping processing unit 24 performs a clipping process in which the calculation results f _{0 to} f ₇ after the rounding process by the variable rounding unit 23 fall within a predetermined clipping range. The clipping processing unit 24 constitutes clipping means.
The output processing unit 25 stores the calculation results f _{0 to} f ₇ after the clipping processing by the clipping processing unit 24, and outputs the calculation results f _{0 to} f ₇ to the outside.

次に動作について説明する。
この実施の形態２による一次元逆変換回路にて実現可能な、８点逆変換アルゴリズムの一例を下記の式（４）に示す。

Next, the operation will be described.
An example of an 8-point inverse transformation algorithm that can be realized by the one-dimensional inverse transformation circuit according to the second embodiment is shown in the following equation (4).

入力前処理部１１は、入力データである列データｄ₀〜ｄ₇を順次入力すると、その列データｄ₀〜ｄ₇を列単位に格納する。
そして、入力前処理部１１は、列データｄ₀，ｄ₂，ｄ₄，ｄ₆を積和演算部１４〜１７に出力し、列データｄ₁，ｄ₃，ｄ₅，ｄ₇を積和演算部１８〜２１に出力する。 Input pre-processing unit 11, when sequentially inputting the column data d ₀ to d ₇ is an input data, stores the column data d ₀ to d ₇ column by column.
Then, the input preprocessing unit 11 outputs the column data d ₀ , d ₂ , d ₄ , d ₆ to the product-sum operation units 14 to 17, and multiplies the column data d ₁ , d ₃ , d ₅ , d ₇ . It outputs to the calculation parts 18-21.

係数テーブル１２は、予め第１の変換行列Ｃ_aを格納し、第１の変換行列Ｃ_aの第１行である行データｃ_a0を積和演算部１４に出力し、第１の変換行列Ｃ_aの第２行である行データｃ_a1を積和演算部１５に出力する。
また、第１の変換行列Ｃ_aの第３行である行データｃ_a2を積和演算部１６に出力し、第１の変換行列Ｃ_aの第４行である行データｃ_a3を積和演算部１７に出力する。 The coefficient table 12 stores the first transformation matrix C _a in advance, outputs the row data c _a0 that is the first row of the first transformation matrix C _a to the product-sum operation unit 14, and the first transformation matrix C a _The row data c _a1 which is the second row of a is output to the product-sum operation unit 15.
Further, the line data c _a2 is the third row of the first transformation matrix C _a and outputs the product-sum operation unit 16, product-sum operation row data c _a3 is the fourth row of the first transformation matrix C _a To the unit 17.

係数テーブル１３は、予め第２の変換行列Ｃ_bを格納し、第２の変換行列Ｃ_bの第１行である行データｃ_b0を積和演算部１８に出力し、第２の変換行列Ｃ_bの第２行である行データｃ_b1を積和演算部１９に出力する。
また、第２の変換行列Ｃ_bの第３行である行データｃ_b2を積和演算部２０に出力し、第２の変換行列Ｃ_bの第４行である行データｃ_b3を積和演算部２１に出力する。 The coefficient table 13 stores the second transformation matrix C _b in advance, outputs the row data c _b0 that is the first row of the second transformation matrix C _b to the product-sum operation unit 18, and outputs the second transformation matrix C _b . _The row data c _b1 that is the second row of _b is output to the product-sum operation unit 19.
Further, the line data c _b2 a third row of the second transformation matrix C _b and outputs the product-sum operation unit 20, product-sum operation row data c _b3 is the fourth row of the second transformation matrix C _b To the unit 21.

積和演算部１４〜１７は、入力前処理部１１から列データｄ₀，ｄ₂，ｄ₄，ｄ₆を受け、係数テーブル１２から第１の変換行列Ｃ_aの行データｃ_ai（ｉ＝０，２，４，６）を受けると、その列データｄ₀，ｄ₂，ｄ₄，ｄ₆と行データｃ_aiとの積和演算を実施し、その演算結果Ｓ_aiを後処理部２２に出力する。
Ｓ_ai＝ｃ_ai・｛ｄ₀，ｄ₂，ｄ₄，ｄ₆｝^T （５）
ただし、ｉ＝０，１，２，３ The product-sum calculation units 14 to 17 receive the column data d ₀ , d ₂ , d ₄ , and d ₆ from the input preprocessing unit 11 and the row data c _ai (i = i = 1) of the first transformation matrix C _a from the coefficient table 12. ₀ , ₂ , ₄ , ₆₎ , a product-sum operation is performed on the column data d ₀ , d ₂ , d ₄ , d ₆ and the row data c _ai, and the operation result S _ai is _converted into the post-processing unit 22. Output to.
S _ai = c _ai · {d ₀ , d ₂ , d ₄ , d ₆ } ^T (5)
However, i = 0, 1, 2, 3

積和演算部１８〜２１は、入力前処理部１１から列データｄ₁，ｄ₃，ｄ₅，ｄ₇を受け、係数テーブル１３から第２の変換行列Ｃ_bの行データｃ_bi（ｉ＝１，３，５，７）を受けると、その列データｄ₁，ｄ₃，ｄ₅，ｄ₇と行データｃ_biとの積和演算を実施し、その演算結果Ｓ_biを後処理部２２に出力する。
Ｓ_bi＝ｃ_bi・｛ｄ₁，ｄ₃，ｄ₅，ｄ₇｝^T （６）
ただし、ｉ＝０，１，２，３ Product-sum operation unit 18 to 21, column data d ₁ from the input preprocessing unit 11, d _3, d _5, receives the d _7, from the coefficient table 13 of the second transformation matrix C _b row data c _bi (i = ₁ , ₃ , ₅ , ₇₎ , the product-sum operation is performed on the column data d ₁ , d ₃ , d ₅ , d ₇ and the row data c _bi, and the operation result S _bi is processed by the post-processing unit 22. Output to.
S _bi = c _bi · {d ₁ , d ₃ , d ₅ , d ₇ } ^T (6)
However, i = 0, 1, 2, 3

後処理部２２は、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとを入力すると、下記に示すように、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの加算処理を実施するとともに、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの減算処理を実施する。
Ｓ_ai＋Ｓ_bi （７）
Ｓ_ai−Ｓ_bi （８）
ただし、ｉ＝０，１，２，３ When the post-processing unit 22 inputs the calculation result S _ai of the product-sum calculation units 14 to 17 and the calculation result S _bi of the product-sum calculation units 18 to 21, as shown below, The addition processing of the calculation result S _ai and the calculation result S _bi of the product-sum calculation units 18 to 21 is performed, and the calculation result S _ai of the product-sum calculation units 14 to 17 and the calculation result S of the product-sum calculation units 18 to 21 are performed. Perform subtraction with _bi .
S _ai + S _bi (7)
S _ai -S _bi (8)
However, i = 0, 1, 2, 3

可変丸め部２３は後処理部２２から加算結果Ｓ_ai＋Ｓ_biと減算結果Ｓ_ai−Ｓ_biを受けると、下記の式（９）に示すように、その加算結果Ｓ_ai＋Ｓ_biと減算結果Ｓ_ai−Ｓ_biに、行要素毎に異なる定数項ｅ₀〜ｅ₃，ｅ₇〜ｅ₄をそれぞれ加算してから、ｖビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング処理部２４に出力する。

When the variable rounding unit 23 receives the addition result S _ai + S _bi and the subtraction result S _ai −S _bi from the post-processing unit 22, as shown in the following equation (9), the addition result S _ai + S _bi and the subtraction result S _The constant terms e _{0 to} e ₃ and e _{7 to} e ₄ that are different for each row element are added to a i −S _bi , and then a right shift process (rounding process) of v bits is performed, and an operation after the rounding process is performed. The results f _{0 to} f ₃ and f _{7 to} f ₄ are output to the clipping processing unit 24.

クリッピング処理部２４は、可変丸め部２３から丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄を受けると、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄が符号付き１６ビット整数の範囲（クリッピング範囲）を外れる場合には、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲内に収めるため、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄がクリッピング範囲の最大値より大きければ、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲の最大値に置換するクリップ処理を実施する。また、可変丸め部２３による丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄がクリッピング範囲の最小値より小さければ、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲の最小値に置換するクリップ処理を実施する。 When the clipping processing unit 24 receives the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ after the rounding process from the variable rounding unit 23, the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ are signed 16. If the bit integer range (clipping range) is not satisfied, the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ fall within the clipping range, so that the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ Is larger than the maximum value of the clipping range, clip processing for replacing the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ with the maximum value of the clipping range is performed. If the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ after rounding by the variable rounding unit 23 are smaller than the minimum value in the clipping range, the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ are clipped. Perform clip processing to replace with the minimum value of the range.

出力処理部２５は、クリッピング処理部８によるクリップ処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄を格納し、クリップ処理後の演算結果をｆ₀〜ｆ₇の順番に並び替えて外部に出力する。
これにより、式（４）に示す８点逆変換アルゴリズムが実行されることになる。 The output processing unit 25 stores the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ after the clip processing by the clipping processing unit 8, and rearranges the calculation results after the clip processing in the order of f _{0 to} f _7. Output to the outside.
Thereby, the 8-point inverse transformation algorithm shown in Expression (4) is executed.

以上で明らかなように、この実施の形態２によれば、入力前処理部１１から出力された列データｄ₀，ｄ₂，ｄ₄，ｄ₆と係数テーブル１２から出力された第１の変換行列Ｃ_aの行データｃ_aiとの積和演算を実施する積和演算部１４〜１７と、入力前処理部１１から出力された列データｄ₁，ｄ₃，ｄ₅，ｄ₇と係数テーブル１３から出力された第２の変換行列Ｃ_bの行データｃ_biとの積和演算を実施する積和演算部１８〜２１と、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの加算処理又は減算処理を実施する後処理部２２とを設け、可変丸め部２３が後処理部２２における加算結果又は減算結果の行要素毎に、別々の丸め処理を実施するように構成したので、定数項ｅを適宜設定することで、多様な仕様の逆変換アルゴリズムを実行することができる効果を奏する。 As apparent from the above, according to the second embodiment, the column data d ₀ , d ₂ , d ₄ , d ₆ output from the input preprocessing unit 11 and the first conversion output from the coefficient table 12 are displayed. Product-sum operation units 14 to 17 that perform product-sum operation with row data c _ai of matrix C _a , column data d ₁ , d ₃ , d ₅ , d ₇ output from input preprocessing unit 11 and coefficient table The product-sum operation units 18 to 21 that perform the product-sum operation on the row data c _{bi of} the second transformation matrix C _b output from 13, the operation results S _ai of the product-sum operation units 14 to 17, and the product-sum operation A post-processing unit 22 that performs an addition process or a subtraction process on the calculation result S _bi of the units 18 to 21, and the variable rounding unit 23 is provided separately for each row element of the addition result or the subtraction result in the post-processing unit 22. Since it is configured to perform rounding processing, various specifications can be set by appropriately setting the constant term e. An effect that can perform an inverse transform algorithm.

なお、この実施の形態２では、後処理部２２が、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの加算処理を実施するとともに、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの減算処理を実施するものについて示したが、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの加算処理、または、減算処理のいずれか一方を実施するようにしてもよい。 In the second embodiment, the post-processing unit 22 performs addition processing of the calculation result S _ai of the product-sum calculation units 14 to 17 and the calculation result S _bi of the product-sum calculation units 18 to 21, and product has been described as carrying out the subtraction processing between the operation result S _ai and the operation result S _bi accumulate operations 18 through 21 of the sum calculation unit 14 to 17, and the operation result S _ai of product-sum operation unit 14 to 17 and the computation result S _bi of product-sum operation unit 18 - 21, or may be carried out either in the subtraction processing.

なお、この実施の形態２では、８点の一次元逆変換を実施するものについて示したが、例えば、下記の式（２０）に示すように、上記実施の形態１で示したような４点の一次元逆変換を２並列で同時に処理するようにしてもよい。
この場合は、係数テーブル１２と係数テーブル１３に同じ変換行列Ｃ_a（＝Ｃ_b）を格納し、入力前処理部３１では、入力データｄ₀〜ｄ₇のうち、ｄ₀〜ｄ₃を積和演算部１４〜１７に出力し、ｄ₄〜ｄ₇を積和演算部１８〜２１に出力する。後処理部２２では、積和演算部１４〜２１の演算結果をそのまま可変丸め部２３へ出力し、可変丸め部２３では、｛ｅ₀，ｅ₁，ｅ₂，ｅ₃｝＝｛ｅ₄，ｅ₅，ｅ₆，ｅ₇｝として丸め処理を実施することで、４点の一次元逆変換を２並列で実現することができる。

In the second embodiment, the eight-point one-dimensional inverse transformation is shown. For example, as shown in the following equation (20), four points as shown in the first embodiment are used. The one-dimensional inverse transformation may be simultaneously processed in two parallels.
In this case, the same conversion matrix C _a (= C _b ) is stored in the coefficient table 12 and the coefficient table 13, and the input preprocessing unit 31 multiplies d _{0 to} d ₃ out of the input data d _{0 to} d _7. It outputs to the sum calculation units 14 to 17 and outputs d ₄ to d ₇ to the product-sum calculation units 18 to 21. The post-processing unit 22 outputs the calculation results of the product-sum calculation units 14 to 21 to the variable rounding unit 23 as they are, and the variable rounding unit 23 outputs {e ₀ , e ₁ , e ₂ , e ₃ } = {e ₄ , By performing the rounding process as e ₅ , e ₆ , e ₇ }, four-point one-dimensional inverse transformation can be realized in two parallel.

実施の形態３．
図３はこの発明の実施の形態３による一次元の逆変換回路を示す構成図であり、図において、図２と同一符号は同一または相当部分を示すので説明を省略する。
入力前処理部３１は入力データである列データｄ₀〜ｄ₇を順次入力して、その列データｄ₀〜ｄ₇を列単位に格納する一方、所定の列データｄに対する１ビット符号拡張付の右シフト処理（ｄ＞＞１）を実施するとともに、その右シフト処理を実施する前の列データｄと、その右シフト処理を実施した後の列データｄ’とを加算する加算処理を実施し、その右シフト処理を実施する前の列データｄ、その右シフト処理を実施した後の列データｄ’、または、その加算処理後の列データｄ＋ｄ’のいずれかを選択して積和演算部１４〜２１に出力する。なお、入力前処理部３１は入力前処理手段を構成している。 Embodiment 3 FIG.
3 is a block diagram showing a one-dimensional inverse conversion circuit according to Embodiment 3 of the present invention. In the figure, the same reference numerals as those in FIG.
The input preprocessing unit 31 sequentially inputs column data d _{0 to} d ₇ as input data and stores the column data d _{0 to} d ₇ in units of columns, while adding 1-bit sign extension to predetermined column data d. The right shift process (d >> 1) is performed, and the addition process for adding the column data d before the right shift process and the column data d ′ after the right shift process is performed. The product-sum operation is performed by selecting any one of the column data d before the right shift processing, the column data d ′ after the right shift processing, or the column data d + d ′ after the addition processing. Output to the units 14-21. Note that the input preprocessing unit 31 constitutes an input preprocessing means.

次に動作について説明する。
この実施の形態３による一次元逆変換回路にて実現可能な、８点逆変換アルゴリズムの一例を下記の式（１０）に示す。

Next, the operation will be described.
An example of an 8-point inverse transformation algorithm that can be realized by the one-dimensional inverse transformation circuit according to the third embodiment is shown in the following equation (10).

入力前処理部３１は、入力データである列データｄ₀〜ｄ₇を順次入力すると、その列データｄ₀〜ｄ₇を列単位に格納する。
そして、入力前処理部３１は、所定の列データｄに対する１ビット符号拡張付の右シフト処理（ｄ＞＞１）を実施するとともに、その右シフト処理を実施する前の列データｄと、その右シフト処理を実施した後の列データｄ’とを加算する加算処理を実施し、その右シフト処理を実施する前の列データｄ、その右シフト処理を実施した後の列データｄ’、または、その加算処理後の列データｄ＋ｄ’のいずれかを選択して積和演算部１４〜２１に出力する。 Input pre-processing unit 31, when sequentially inputting the column data d ₀ to d ₇ is an input data, stores the column data d ₀ to d ₇ column by column.
The input preprocessing unit 31 performs a right shift process (d >> 1) with 1-bit sign extension on the predetermined column data d, the column data d before the right shift process, Addition processing for adding the column data d ′ after the right shift processing is performed, the column data d before the right shift processing is performed, the column data d ′ after the right shift processing is performed, or The column data d + d ′ after the addition processing is selected and output to the product-sum operation units 14 to 21.

ここでは、説明の便宜上、入力前処理部３１がｄ_a0＝｛ｄ₀，ｄ₂，ｄ₄，（ｄ₆＞＞１）｝を積和演算部１４に出力し、ｄ_a1＝｛ｄ₀，（ｄ₂＞＞１），ｄ₄，ｄ₆｝を積和演算部１５に出力し、ｄ_a2＝｛ｄ₀，（ｄ₂＞＞１），ｄ₄，ｄ₆｝を積和演算部１６に出力し、ｄ_a3＝｛ｄ₀，ｄ₂，ｄ₄，（ｄ₆＞＞１）｝を積和演算部１７に出力するものとする。
また、入力前処理部３１がｄ_b0＝｛ｄ₁，ｄ₃，ｄ₅，（ｄ₇＋（ｄ₇＞＞１））｝を積和演算部１８に出力し、ｄ_b1＝｛ｄ₁，（ｄ₃＋（ｄ₃＞＞１）），ｄ₅，ｄ₇｝を積和演算部１９に出力し、ｄ_b2＝｛ｄ₁，（ｄ₃＋（ｄ₃＞＞１）），ｄ₅，ｄ₇｝を積和演算部２０に出力し、ｄ_b3＝｛ｄ₁，ｄ₃，ｄ₅，（ｄ₇＋（ｄ₇＞＞１））｝を積和演算部２１に出力するものとする。 Here, for convenience of explanation, the input preprocessing unit 31 outputs d _a0 = {d ₀ , d ₂ , d ₄ , (d ₆ >> 1)} to the product-sum operation unit 14, and d _a1 = {d ₀ , (D ₂ >> 1), d ₄ , d ₆ } are output to the product-sum operation unit 15, and d _a2 = {d ₀ , (d ₂ >> 1), d ₄ , d ₆ } are sum-of-products operations It is assumed that d _a3 = {d ₀ , d ₂ , d ₄ , (d ₆ >> 1)} is output to the product-sum operation unit 17.
Also, the input preprocessing unit 31 outputs d _b0 = {d ₁ , d ₃ , d ₅ , (d ₇ + (d ₇ >> 1))} to the product-sum operation unit 18, and d _b1 = {d ₁ , (D ₃ + (d ₃ >> 1)), d ₅ , d ₇ } are output to the product-sum operation unit 19 and d _b2 = {d ₁ , (d ₃ + (d ₃ >> 1)), d ₅ , d ₇ } is output to the product-sum operation unit 20, and d _b3 = {d ₁ , d ₃ , d ₅ , (d ₇ + (d ₇ >> 1))} is output to the product-sum operation unit 21. It shall be.

積和演算部１４〜１７は、入力前処理部３１から列データｄ_ai（ｉ＝０，１，２，３）を受け、係数テーブル１２から第１の変換行列Ｃ_aの行データｃ_ai（ｉ＝０，１，２，３）を受けると、その列データｄ_aiと行データｃ_aiとの積和演算を実施し、その演算結果Ｓ_aiを後処理部２２に出力する。
Ｓ_ai＝ｃ_ai・ｄ_ai ^T （１１）
ただし、ｉ＝０，１，２，３ The product-sum operation units 14 to 17 receive the column data d _ai (i = 0, 1, 2, 3) from the input preprocessing unit 31, and the row data c _ai (first transformation matrix C _a ( When i = 0, 1, 2, 3), the product-sum operation is performed on the column data d _ai and the row data c _ai, and the operation result S _ai is output to the post-processing unit 22.
S _ai = c _ai · d _ai ^T (11)
However, i = 0, 1, 2, 3

積和演算部１８〜２１は、入力前処理部３１から列データｄ_bi（ｉ＝０，１，２，３）を受け、係数テーブル１３から第２の変換行列Ｃ_bの行データｃ_bi（ｉ＝０，１，２，３）を受けると、その列データｄ_biと行データｃ_biとの積和演算を実施し、その演算結果Ｓ_biを後処理部２２に出力する。
Ｓ_bi＝ｃ_bi・ｄ_bi ^T （１２）
ただし、ｉ＝０，１，２，３ Product-sum operation unit 18-21 receives the column data d _bi (i = 0,1,2,3) from the input preprocessing unit 31, from the coefficient table 13 and the second transformation matrix C _b of the row data c _bi ( When i = 0, 1, 2, 3), the product-sum operation is performed on the column data d _bi and the row data c _bi, and the operation result S _bi is output to the post-processing unit 22.
S _bi = c _bi · d _bi ^T (12)
However, i = 0, 1, 2, 3

後処理部２２は、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとを入力すると、下記に示すように、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの加算処理を実施するとともに、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの減算処理を実施する。
Ｓ_ai＋Ｓ_bi （１３）
Ｓ_ai−Ｓ_bi （１４）
ただし、ｉ＝０，１，２，３ When the post-processing unit 22 inputs the calculation result S _ai of the product-sum calculation units 14 to 17 and the calculation result S _bi of the product-sum calculation units 18 to 21, as shown below, The addition processing of the calculation result S _ai and the calculation result S _bi of the product-sum calculation units 18 to 21 is performed, and the calculation result S _ai of the product-sum calculation units 14 to 17 and the calculation result S of the product-sum calculation units 18 to 21 are performed. Perform subtraction with _bi .
S _ai + S _bi (13)
S _ai -S _bi (14)
However, i = 0, 1, 2, 3

可変丸め部２３は後処理部２２から加算結果Ｓ_ai＋Ｓ_biと減算結果Ｓ_ai−Ｓ_biを受けると、下記の式（１５）に示すように、その加算結果Ｓ_ai＋Ｓ_biと減算結果Ｓ_ai−Ｓ_biに、行要素毎に異なる定数項ｅ₀〜ｅ₃，ｅ₇〜ｅ₄をそれぞれ加算してから、ｖビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング処理部２４に出力する。

When the variable rounding unit 23 receives the addition result S _ai + S _bi and the subtraction result S _ai −S _bi from the post-processing unit 22, as shown in the following equation (15), the addition result S _ai + S _bi and the subtraction result S _The constant terms e _{0 to} e ₃ and e _{7 to} e ₄ that are different for each row element are added to a i −S _bi , and then a right shift process (rounding process) of v bits is performed, and an operation after the rounding process is performed. The results f _{0 to} f ₃ and f _{7 to} f ₄ are output to the clipping processing unit 24.

クリッピング処理部２４は、可変丸め部２３から丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄を受けると、上記実施の形態２と同様に、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄が符号付き１６ビット整数の範囲（クリッピング範囲）を外れる場合には、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲内に収めるため、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄がクリッピング範囲の最大値より大きければ、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲の最大値に置換するクリップ処理を実施する。また、可変丸め部２３による丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄がクリッピング範囲の最小値より小さければ、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲の最小値に置換するクリップ処理を実施する。 When the clipping processing unit 24 receives the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ after the rounding processing from the variable rounding unit 23, the calculation results f _{0 to} f ₃ , If the f ₇ ~f ₄ is out of signed 16-bit integer in the range (the clipping range), to accommodate the operation result _{_{_{f 0 ~f 3, f 7 ~f}}} 4 in the clipping range, the operation result f ₀ if ~f _3, f ₇ ~f ₄ it is larger than the maximum value of the clipping range, carrying out the clip processing for replacing the operation result _{_{_{f 0 ~f 3, f 7 ~f}}} 4 to the maximum value of the clipping range. If the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ after rounding by the variable rounding unit 23 are smaller than the minimum value in the clipping range, the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ are clipped. Perform clip processing to replace with the minimum value of the range.

出力処理部２５は、上記実施の形態２と同様に、クリッピング処理部２４によるクリップ処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄を格納し、クリップ処理後の演算結果をｆ₀〜ｆ₇の順番に並び替えて外部に出力する。
これにより、式（１０）に示す８点逆変換アルゴリズムが実行されることになる。 Similarly to the second embodiment, the output processing unit 25 stores the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ after the clip processing by the clipping processing unit 24, and the calculation result after the clip processing is f _0. and outputs to the outside sorted in the order of ~f _7.
Thereby, the 8-point inverse transformation algorithm shown in Expression (10) is executed.

以上で明らかなように、この実施の形態３によれば、入力前処理部３１が入力データである列データｄ₀〜ｄ₇を順次入力して、その列データｄ₀〜ｄ₇を列単位に格納すると、所定の列データｄに対する１ビット符号拡張付の右シフト処理（ｄ＞＞１）を実施するとともに、その右シフト処理を実施する前の列データｄと、その右シフト処理を実施した後の列データｄ’とを加算する加算処理を実施し、その右シフト処理を実施する前の列データｄ、その右シフト処理を実施した後の列データｄ’、または、その加算処理後の列データｄ＋ｄ’のいずれかを選択して積和演算部１４〜２１に出力するように構成したので、上記実施の形態２よりも更に、多様な仕様の逆変換アルゴリズムを実行することができる効果を奏する。 As is apparent from the above, according to the third embodiment, the input preprocessing unit 31 sequentially inputs the column data d _{0 to} d ₇ as input data, and the column data d _{0 to} d ₇ is converted into column units. Is stored, the right shift process (d >> 1) with 1-bit sign extension is performed on the predetermined column data d, the column data d before the right shift process is performed, and the right shift process is performed. The column data d ′ before the right shift processing is performed, the column data d ′ after the right shift processing is performed, or after the addition processing is performed. Since the column data d + d ′ is selected and output to the product-sum operation units 14 to 21, it is possible to execute inverse conversion algorithms with various specifications further than in the second embodiment. There is an effect.

実施の形態４．
図４はこの発明の実施の形態４による一次元の逆変換回路を示す構成図であり、図において、図３と同一符号は同一または相当部分を示すので説明を省略する。
制御部３２は例えば逆変換演算の種別を示す動作種別情報を受信すると、その動作種別情報に応じて入力前処理部３１が選択する列データの種類、積和演算部１４〜２１が使用する変換行列の種別、後処理部２２における演算の種類及び有無、可変丸め部２３における丸め方法、クリッピング処理部２４におけるクリッピング範囲及び出力処理部２５における演算結果の出力順序などを制御する。なお、制御部３２は制御手段を構成している。 Embodiment 4 FIG.
4 is a block diagram showing a one-dimensional inverse conversion circuit according to Embodiment 4 of the present invention. In the figure, the same reference numerals as those in FIG.
For example, when the control unit 32 receives the operation type information indicating the type of the inverse conversion operation, the type of column data selected by the input preprocessing unit 31 according to the operation type information, the conversion used by the product-sum operation units 14 to 21. It controls the type of matrix, the type and presence of computation in the post-processing unit 22, the rounding method in the variable rounding unit 23, the clipping range in the clipping processing unit 24, the output order of the computation results in the output processing unit 25, and the like. The control unit 32 constitutes a control means.

次に動作について説明する。
制御部３２は、例えば、式（２）の逆変換演算の実施を示唆する動作種別情報、または、式（１０）の逆変換演算の実施を示唆する動作種別情報を受信する。
制御部３２は、外部から動作種別情報を受信すると、その動作種別情報に応じて入力前処理部３１が選択する列データの種類、積和演算部１４〜２１が使用する変換行列の種別、後処理部２２における演算の種類及び有無、可変丸め部２３における丸め方法、クリッピング処理部２４におけるクリッピング範囲及び出力処理部２５における演算結果の出力順序などを制御する。 Next, the operation will be described.
The control unit 32 receives, for example, operation type information that suggests the execution of the inverse transformation operation of Expression (2) or operation type information that suggests the execution of the inverse conversion operation of Expression (10).
When the control unit 32 receives the operation type information from the outside, the control unit 32 selects the type of column data selected by the input preprocessing unit 31 according to the operation type information, the type of conversion matrix used by the product-sum calculation units 14 to 21, The type and presence / absence of calculation in the processing unit 22, the rounding method in the variable rounding unit 23, the clipping range in the clipping processing unit 24, the output order of calculation results in the output processing unit 25, and the like are controlled.

入力前処理部３１は、入力データである列データｄ₀〜ｄ₇を順次入力すると、その列データｄ₀〜ｄ₇を列単位に格納する。
入力前処理部３１は、制御部３２から式（２）の逆変換演算の実施を示唆された場合、図１の入力前処理部１と同様に、列データｄ₀〜ｄ₃をそれぞれ積和演算部１４〜１７に出力する。
入力前処理部３１は、制御部３２から式（１０）の逆変換演算の実施を示唆された場合、図３の入力前処理部３１と同様に、所定の列データｄに対する１ビット符号拡張付の右シフト処理（ｄ＞＞１）を実施するとともに、その右シフト処理を実施する前の列データｄと、その右シフト処理を実施した後の列データｄ’とを加算する加算処理を実施し、その右シフト処理を実施する前の列データｄ、その右シフト処理を実施した後の列データｄ’、または、その加算処理後の列データｄ＋ｄ’のいずれかを選択して積和演算部１４〜２１に出力する。 Input pre-processing unit 31, when sequentially inputting the column data d ₀ to d ₇ is an input data, stores the column data d ₀ to d ₇ column by column.
When the input preprocessing unit 31 is instructed by the control unit 32 to perform the inverse transformation operation of the equation (2), the input preprocessing unit 31 calculates the column data d _{0 to} d ₃ respectively as in the input preprocessing unit 1 of FIG. It outputs to the calculation parts 14-17.
When the input preprocessing unit 31 is instructed by the control unit 32 to perform the inverse transformation operation of the equation (10), the input preprocessing unit 31 adds 1-bit sign extension to the predetermined column data d as in the case of the input preprocessing unit 31 in FIG. The right shift process (d >> 1) is performed, and the addition process for adding the column data d before the right shift process and the column data d ′ after the right shift process is performed. The product-sum operation is performed by selecting one of the column data d before the right shift processing, the column data d ′ after the right shift processing, or the column data d + d ′ after the addition processing. Output to the units 14-21.

係数テーブル１２は、制御部３２から式（２）の逆変換演算の実施を示唆された場合、第１の変換行列Ｃ_aの第１行である行データｃ_a0を積和演算部１４に出力し、第１の変換行列Ｃ_aの第２行である行データｃ_a1を積和演算部１５に出力する。
また、第１の変換行列Ｃ_aの第３行である行データｃ_a2を積和演算部１６に出力し、第１の変換行列Ｃ_aの第４行である行データｃ_a3を積和演算部１７に出力する。
係数テーブル１３は、制御部３２から式（２）の逆変換演算の実施を示唆された場合、第２の変換行列Ｃ_bの行データｃ_b0〜ｃ_b3を積和演算部１８〜２１に出力しない。
ここでは、説明の便宜上、係数テーブル１２が格納している第１の変換行列Ｃ_aが、図１の係数テーブル２が格納している変換行列Ｃと同じであるものとする。 The coefficient table 12 outputs the row data c _a0 , which is the first row of the first conversion matrix C _a , to the product-sum operation unit 14 when the control unit 32 suggests that the inverse conversion operation of the expression (2) is performed. Then, the row data c _a1 that is the second row of the first transformation matrix C _a is output to the product-sum operation unit 15.
Further, the line data c _a2 is the third row of the first transformation matrix C _a and outputs the product-sum operation unit 16, product-sum operation row data c _a3 is the fourth row of the first transformation matrix C _a To the unit 17.
The coefficient table 13 outputs the row data c _{b0 to} c _b3 of the second transformation matrix C _b to the product-sum calculation units 18 to 21 when the control unit 32 suggests that the inverse conversion calculation of the expression (2) is performed. do not do.
Here, for convenience of explanation, the first transformation matrix C _a coefficient table 12 stores is assumed to be the same as the transformation matrix C coefficient table 2 in FIG. 1 are stored.

係数テーブル１２は、制御部３２から式（１０）の逆変換演算の実施を示唆された場合にも、第１の変換行列Ｃ_aの第１行である行データｃ_a0を積和演算部１４に出力し、第１の変換行列Ｃ_aの第２行である行データｃ_a1を積和演算部１５に出力する。
また、第１の変換行列Ｃ_aの第３行である行データｃ_a2を積和演算部１６に出力し、第１の変換行列Ｃ_aの第４行である行データｃ_a3を積和演算部１７に出力する。
係数テーブル１３は、制御部３２から式（１０）の逆変換演算の実施を示唆された場合、第２の変換行列Ｃ_bの第１行である行データｃ_b0を積和演算部１８に出力し、第２の変換行列Ｃ_bの第２行である行データｃ_b1を積和演算部１９に出力する。
また、第２の変換行列Ｃ_bの第３行である行データｃ_b2を積和演算部２０に出力し、第２の変換行列Ｃ_bの第４行である行データｃ_b3を積和演算部２１に出力する。 The coefficient table 12 also uses the product-sum operation unit 14 to store the row data c _a0 that is the first row of the first transformation matrix C _a even when the control unit 32 suggests the execution of the inverse transformation operation of Expression (10). And the row data c _a1 that is the second row of the first transformation matrix C _a is output to the product-sum operation unit 15.
Further, the line data c _a2 is the third row of the first transformation matrix C _a and outputs the product-sum operation unit 16, product-sum operation row data c _a3 is the fourth row of the first transformation matrix C _a To the unit 17.
The coefficient table 13 outputs the row data c _b0 , which is the first row of the second transformation matrix C _b , to the product-sum operation unit 18 when the control unit 32 suggests that the inverse conversion operation of the equation (10) is performed. Then, the row data c _b1 that is the second row of the second transformation matrix C _b is output to the product-sum operation unit 19.
Further, the line data c _b2 a third row of the second transformation matrix C _b and outputs the product-sum operation unit 20, product-sum operation row data c _b3 is the fourth row of the second transformation matrix C _b To the unit 21.

積和演算部１４〜１７は、入力前処理部３１から列データｄ_ai（ｉ＝０，１，２，３）を受け、係数テーブル１２から第１の変換行列Ｃ_aの行データｃ_ai（ｉ＝０，１，２，３）を受けると、上記の式（１１）に示すように、その列データｄ_aiと行データｃ_aiとの積和演算を実施し、その演算結果Ｓ_aiを後処理部２２に出力する。
積和演算部１８〜２１は、入力前処理部３１から列データｄ_bi（ｉ＝０，１，２，３）を受け、係数テーブル１３から第２の変換行列Ｃ_bの行データｃ_bi（ｉ＝０，１，２，３）を受けると、上記の式（１２）に示すように、その列データｄ_biと行データｃ_biとの積和演算を実施し、その演算結果Ｓ_biを後処理部２２に出力する。なお、積和演算部１８〜２１は、式（２）の逆変換演算を実施する場合、列データｄ_biと行データｃ_biを受けず、式（１０）の逆変換演算を実施する場合に限り、列データｄ_biと行データｃ_biを受ける。 The product-sum operation units 14 to 17 receive the column data d _ai (i = 0, 1, 2, 3) from the input preprocessing unit 31, and the row data c _ai (first transformation matrix C _a ( When i = 0, 1, 2, 3), the product-sum operation of the column data d _ai and the row data c _ai is performed as shown in the above equation (11), and the operation result S _ai is obtained. Output to the post-processing unit 22.
Product-sum operation unit 18-21 receives the column data d _bi (i = 0,1,2,3) from the input preprocessing unit 31, from the coefficient table 13 and the second transformation matrix C _b of the row data c _bi ( i = 0, 1, 2, 3), the product-sum operation of the column data d _bi and the row data c _bi is performed as shown in the above equation (12), and the operation result S _bi is obtained. Output to the post-processing unit 22. The product-sum operation units 18 to 21 do not receive the column data d _bi and the row data c _bi when performing the inverse conversion operation of the equation (2), and perform the inverse conversion operation of the equation (10). As long as it receives column data d _bi and row data c _bi .

後処理部２２は、制御部３２から式（２）の逆変換演算の実施を示唆された場合、積和演算部１４〜１７から積和演算の演算結果Ｓ_aiを受けると、その演算結果Ｓ_aiをそのまま可変丸め部２３に出力する。
後処理部２２は、制御部３２から式（１０）の逆変換演算の実施を示唆された場合、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとを入力すると、上記の式（１３）及び式（１４）に示すように、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの加算処理を実施するとともに、積和演算部１４〜１７の演算結果Ｓ_aiと積和演算部１８〜２１の演算結果Ｓ_biとの減算処理を実施する。 When the post-processing unit 22 receives an operation result S _ai of the product-sum operation from the product-sum operation units 14 to 17 when the control unit 32 is instructed to perform the inverse conversion operation of the expression (2), the operation result S _ai is output to the variable rounding unit 23 as it is.
When the post-processing unit 22 is instructed by the control unit 32 to perform the inverse transformation operation of the equation (10), the post-processing unit 22 calculates the calculation result S _ai of the product-sum calculation units 14 to 17 and the calculation result S of the product-sum calculation units 18 to 21. _{When bi} is input, as shown in the above equations (13) and (14), the addition of the operation result S _ai of the product-sum operation units 14 to 17 and the operation result S _bi of the product-sum operation units 18 to 21 In addition to performing the process, a subtraction process is performed between the operation result S _ai of the product-sum operation units 14 to 17 and the operation result S _bi of the product-sum operation units 18 to 21.

可変丸め部２３は、制御部３２から式（２）の逆変換演算の実施を示唆され、かつ、制御部３２から定数項ｅ＝｛０，１，１，１｝を受けると、図１の可変丸め部７と同様に、積和演算部１４の演算結果Ｓ_a0に対する１ビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₀をクリッピング処理部２４に出力する。
一方、積和演算部１５〜１８の演算結果Ｓ_a1，Ｓ_a2，Ｓ_a3については、各演算結果Ｓ_a1，Ｓ_a2，Ｓ_a3に“１”をそれぞれ加算してから、１ビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₁〜ｆ₃をクリッピング処理部２４に出力する。 When the variable rounding unit 23 is instructed by the control unit 32 to perform the inverse transformation operation of the equation (2) and receives the constant term e = {0, 1, 1, 1} from the control unit 32, the variable rounding unit 23 of FIG. Similarly to the variable rounding unit 7, a 1-bit right shift process (rounding process) is performed on the calculation result S _a0 of the product-sum calculation unit 14, and the calculation result f ₀ after the rounding process is output to the clipping processing unit 24.
On the other hand, for the calculation results S _a1 , S _a2 , S _a3 of the product-sum calculation units 15 to 18, “1” is added to each calculation result S _a1 , S _a2 , S _a3 , and then right-shifted by 1 bit. Processing (rounding processing) is performed, and the calculation results f _{1 to} f ₃ after the rounding processing are output to the clipping processing unit 24.

可変丸め部２３は、制御部３２から式（１０）の逆変換演算の実施を示唆され、かつ、制御部３２から定数項ｅ₀〜ｆ₇とシフト値ｖを受けると、図３の可変丸め部２３と同様に、上記の式（１５）に示すように、後処理部２２から出力された加算結果Ｓ_ai＋Ｓ_biと減算結果Ｓ_ai−Ｓ_biに、行要素毎に異なる定数項ｅ₀〜ｅ₃，ｅ₇〜ｅ₄をそれぞれ加算してから、ｖビットの右シフト処理（丸め処理）を実施し、丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング処理部２４に出力する。
なお、可変丸め部２３は、制御部３２から従来の一般的な四捨五入の丸め方法の実施の示唆を受けた場合には、その丸め方法を実施する。 When the variable rounding unit 23 is instructed by the control unit 32 to perform the inverse transformation operation of Expression (10) and receives the constant terms e _{0 to} f ₇ and the shift value v from the control unit 32, the variable rounding unit 23 in FIG. Similarly to the unit 23, as shown in the above equation (15), the addition result S _ai + S _bi and the subtraction result S _ai −S _bi output from the post-processing unit 22 are different constant terms e _{0 for} each row element. ˜e ₃ , e ₇ ˜e ₄ are added, then v-bit right shift processing (rounding processing) is performed, and the operation results f _{0 to} f ₃ and f _{7 to} f ₄ after the rounding processing are clipped. To the unit 24.
In addition, the variable rounding part 23 implements the rounding method, when the control part 32 receives the suggestion of implementation of the conventional general rounding-off rounding method.

クリッピング処理部２４は、制御部３２から式（２）の逆変換演算の実施に対応する符号付き１６ビット整数の範囲（クリッピング範囲）を受けた場合、図１のクリッピング処理部８と同様に、可変丸め部２３から出力された丸め処理後の演算結果ｆ₀〜ｆ₃を当該クリッピング範囲内に収めるため、その演算結果ｆ₀〜ｆ₃がクリッピング範囲の最大値より大きければ、その演算結果ｆ₀〜ｆ₃をクリッピング範囲の最大値に置換するクリップ処理を実施する。また、可変丸め部２３から出力された丸め処理後の演算結果ｆ₀〜ｆ₃がクリッピング範囲の最小値より小さければ、その演算結果ｆ₀〜ｆ₃をクリッピング範囲の最小値に置換するクリップ処理を実施する。 When the clipping processing unit 24 receives a signed 16-bit integer range (clipping range) corresponding to the execution of the inverse transformation operation of the expression (2) from the control unit 32, as in the clipping processing unit 8 of FIG. Since the rounded computation results f _{0 to} f ₃ output from the variable rounding unit 23 fall within the clipping range, if the computation results f _{0 to} f ₃ are larger than the maximum value of the clipping range, the computation result f the ₀ ~f ₃ implementing clipping processing for replacing the maximum value of the clipping range. If the calculation results f _{0 to} f ₃ after rounding output from the variable rounding unit 23 are smaller than the minimum value of the clipping range, the clip processing for replacing the calculation results f _{0 to} f ₃ with the minimum value of the clipping range. To implement.

クリッピング処理部２４は、制御部３２から式（１０）の逆変換演算の実施に対応する符号付き１６ビット整数の範囲（クリッピング範囲）を受けた場合、図３のクリッピング処理部２４と同様に、可変丸め部２３から出力された丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄を当該クリッピング範囲内に収めるため、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄がクリッピング範囲の最大値より大きければ、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲の最大値に置換するクリップ処理を実施する。また、可変丸め部２３から出力された丸め処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄がクリッピング範囲の最小値より小さければ、その演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄をクリッピング範囲の最小値に置換するクリップ処理を実施する。 When the clipping processing unit 24 receives a signed 16-bit integer range (clipping range) corresponding to the execution of the inverse transformation operation of Expression (10) from the control unit 32, as in the clipping processing unit 24 of FIG. Since the rounded computation results f _{0 to} f ₃ and f _{7 to} f ₄ output from the variable rounding unit 23 fall within the clipping range, the computation results f _{0 to} f ₃ and f _{7 to} f ₄ are clipped. If it is larger than the maximum value of the range, clip processing for replacing the calculation results f _{0 to} f ₃ and f _{7 to} f ₄ with the maximum value of the clipping range is performed. Also, if the rounded computation results f _{0 to} f ₃ and f _{7 to} f ₄ output from the variable rounding unit 23 are smaller than the minimum value of the clipping range, the computation results f _{0 to} f ₃ and f _{7 to} f. Perform clip processing to replace ₄ with the minimum value of the clipping range.

出力処理部２５は、制御部３２から式（２）の逆変換演算の実施を示唆された場合、図１の出力処理部９と同様に、クリッピング処理部２４によるクリップ処理後の演算結果ｆ₀〜ｆ₃を格納し、クリップ処理後の演算結果をｆ₀〜ｆ₃の順番で外部出力する。
これにより、式（２）に示す４点逆変換アルゴリズムが実行されることになる。 When the output processing unit 25 is instructed by the control unit 32 to perform the inverse transformation operation of the equation (2), the calculation result f ₀ after the clip processing by the clipping processing unit 24 is performed in the same manner as the output processing unit 9 in FIG. stores ~f _3, externally outputs the calculation result after clipping in the order of f ₀ ~f _3.
As a result, the four-point inverse transformation algorithm shown in Expression (2) is executed.

出力処理部２５は、制御部３２から式（１０）の逆変換演算の実施を示唆された場合、図３の出力処理部２５と同様に、クリッピング処理部２４によるクリップ処理後の演算結果ｆ₀〜ｆ₃，ｆ₇〜ｆ₄を格納し、クリップ処理後の演算結果をｆ₀〜ｆ₇の順番に並び替えて外部に出力する。
これにより、式（１０）に示す８点逆変換アルゴリズムが実行されることになる。 When the output processing unit 25 is instructed by the control unit 32 to perform the inverse transformation operation of Expression (10), the calculation result f ₀ after the clipping processing by the clipping processing unit 24 is performed, similarly to the output processing unit 25 of FIG. stores ~f _3, f ₇ ~f _4, and outputs the calculation result after clipping to the outside rearranged in the order of f ₀ ~f _7.
Thereby, the 8-point inverse transformation algorithm shown in Expression (10) is executed.

以上で明らかなように、この実施の形態４によれば、入力前処理部３１が選択する列データの種類、積和演算部１４〜２１が使用する変換行列の種別、後処理部２２における演算の種類及び有無、可変丸め部２３における丸め方法、クリッピング処理部２４におけるクリッピング範囲及び出力処理部２５における演算結果の出力順序などを制御するように構成したので、一つの一次元逆変換回路で、複数種別の一次元の逆変換演算を実現することができる効果を奏する。 As apparent from the above, according to the fourth embodiment, the type of column data selected by the input preprocessing unit 31, the type of transformation matrix used by the product-sum calculation units 14 to 21, and the calculation in the post-processing unit 22 And the presence / absence, the rounding method in the variable rounding unit 23, the clipping range in the clipping processing unit 24, the output order of the calculation results in the output processing unit 25, and the like. There is an effect that a plurality of types of one-dimensional inverse transformation operations can be realized.

なお、この実施の形態４では、式（２）の逆変換演算を実施する場合、積和演算部１８〜２１が列データｄ_biと行データｃ_biを受けず、式（１０）の逆変換演算を実施する場合に限り、列データｄ_biと行データｃ_biを受けるものについて示したが、上記実施の形態２で示したように、式（２）の逆変換演算を実施する場合でも、積和演算部１８〜２１が列データｄ_biと行データｃ_biを受けて動作することにより、積和演算部１４〜１７と積和演算部１８〜２１が並列して式（２）の逆変換演算を実施するようにしてもよい。 In the fourth embodiment, when performing the inverse transformation operation of the equation (2), the product-sum operation units 18 to 21 do not receive the column data d _bi and the row data c _bi, and the inverse transformation of the equation (10). Only when performing the calculation, the column data d _bi and the row data c _bi are shown. However, as shown in the second embodiment, even when the inverse conversion operation of the expression (2) is performed, The product-sum operation units 18 to 21 operate by receiving the column data d _bi and the row data c _bi , so that the product-sum operation units 14 to 17 and the product-sum operation units 18 to 21 operate in parallel. You may make it implement conversion operation.

実施の形態５．
上記実施の形態１〜４では、一次元の逆変換を実施する逆変換回路について示したが、例えば、非特許文献１に記載されているように、上記実施の形態１〜４における一次元逆変換回路を２つ用意し、２つの一次元逆変換回路と、行列転置を行うためのメモリーとを結合することにより、二次元の逆変換回路を構成するようにしてもよい。
なお、二次元の逆変換回路においては、一方の一次元逆変換回路が受信する動作種別情報と、他方の一次元逆変換回路が受信する動作種別情報とは異なっていてもよい。
また、上記実施の形態１〜４では、クリッピング範囲の例として１６ビット整数の範囲を示したが、クリッピング範囲の最大値と最小値は任意の値を設定できるものとする。 Embodiment 5 FIG.
In the first to fourth embodiments, the inverse conversion circuit that performs the one-dimensional inverse conversion has been described. For example, as described in Non-Patent Document 1, the one-dimensional inverse circuit in the first to fourth embodiments is described. Two conversion circuits may be prepared, and a two-dimensional inverse conversion circuit may be configured by combining two one-dimensional inverse conversion circuits and a memory for performing matrix transposition.
In the two-dimensional inverse conversion circuit, the operation type information received by one one-dimensional inverse conversion circuit may be different from the operation type information received by the other one-dimensional inverse conversion circuit.
In the first to fourth embodiments, a 16-bit integer range is shown as an example of the clipping range. However, any value can be set as the maximum value and the minimum value of the clipping range.

実施の形態６．
上記実施の形態１〜４における一次元逆変換回路の積和演算部３等は、単純に乗算器と累算器を用いて構成することが可能であるが、別の構成方法として、非特許文献１に示されている“ｄｉｓｔｒｉｂｕｔｅｄａｒｉｔｈｍｅｔｉｃアルゴリズム”に従った構成方法も可能である。
この場合、予め部分和を係数テーブル２等に格納しておき、入力前処理部１等から出力される列データをビット分解して積和演算部３等に供給し、積和演算部３等では、ビット分解された列データに対応する部分和を係数テーブル２等から取得し、ビット位置に対応するシフトを部分和に施して累算することにより、積和演算結果を取得する。 Embodiment 6 FIG.
The product-sum operation unit 3 and the like of the one-dimensional inverse transformation circuit in the first to fourth embodiments can be simply configured by using a multiplier and an accumulator. However, as another configuration method, non-patent A configuration method according to the “distributed algorithmic algorithm” shown in Document 1 is also possible.
In this case, the partial sum is stored in advance in the coefficient table 2 or the like, the column data output from the input preprocessing unit 1 or the like is bit-decomposed and supplied to the product-sum operation unit 3 or the like, and the product-sum operation unit 3 or the like. Then, a partial sum corresponding to the bit-decomposed column data is obtained from the coefficient table 2 or the like, and a shift corresponding to the bit position is applied to the partial sum for accumulation, thereby obtaining a product-sum operation result.

以下、図１の一次元逆変換回路の積和演算部３〜６が“ｄｉｓｔｒｉｂｕｔｅｄａｒｉｔｈｍｅｔｉｃアルゴリズム”を実行する場合の演算方法と動作を説明する。
入力前処理部１は、入力データである列データｄ₀〜ｄ₃を順次入力すると、上記実施の形態１と同様に、その列データｄ₀〜ｄ₃を列単位に格納するが、その列データｄ_k（ｋ＝０，１，２，３）のビット幅をＮビット、その列データｄ_kを２の補数で表現すると、下記の式（１６）のようになる。

入力前処理部１は、４つの列データｄ_kを１ビットずつまとめた４ビットの値ｂ_nをＬＳＢ（ｎ＝Ｎ−１）から順番にＭＳＢ（ｎ＝０）まで出力する。
ｂ_n＝｛ｂ_0n，ｂ_1n，ｂ_2n，ｂ_3n｝ Hereinafter, a calculation method and operation when the product-sum calculation units 3 to 6 of the one-dimensional inverse transformation circuit in FIG. 1 execute the “distributed algorithmic algorithm” will be described.
Input preprocessing unit 1, when sequentially inputting the column data d ₀ to d ₃ is the input data, as in the first embodiment, but stores the string data d ₀ to d ₃ in each column, the column When the bit width of the data d _k (k = 0, 1, 2, 3) is expressed by N bits and the column data d _k is expressed by 2's complement, the following equation (16) is obtained.

The input preprocessing unit 1 outputs a 4-bit value b _n obtained by collecting the four column data d _k bit by bit from the LSB (n = N−1) to the MSB (n = 0) in order.
b _n = {b _0n , b _1n , b _2n , b _3n }

一方、係数テーブル２には、下記の式（１７）に示すように、予め、係数｛ｃ₀，ｃ₁，ｃ₂，ｃ₃｝についての部分和Ｐ（ｉ₀，ｉ₁，ｉ₂，ｉ₃，ｎ）が格納されている。

On the other hand, in the coefficient table 2, as shown in the following equation (17), partial sums P (i ₀ , i ₁ , i ₂ , i ₂ ) for the coefficients {c ₀ , c ₁ , c ₂ , c ₃ } are stored in advance. i ₃ , n) are stored.

積和演算部３〜６は、入力前処理部１から４ビットの値ｂ_nを受けると、係数テーブル２から４ビットの値ｂ_nに対応する部分和Ｐ（ｂ_0n，ｂ_1n，ｂ_2n，ｂ_3n，ｎ）を取得する。
積和演算部３〜６は、部分和Ｐ（ｂ_0n，ｂ_1n，ｂ_2n，ｂ_3n，ｎ）を取得すると、ビット位置ｎに対応するシフトを実施し、下記の式（１８）に示すように、全ビット位置（Ｎ−１〜）について累算して演算結果ｓを取得する。

Upon receiving the 4-bit value b _n from the input preprocessing unit 1, the product-sum operation units 3 to 6 receive the partial sums P (b _0n , b _1n , b _2n corresponding to the 4-bit value b _n from the coefficient table 2. , B _3n , n).
When the product-sum operation units 3 to 6 obtain the partial sums P (b _0n , b _1n , b _2n , b _3n , n), the product-sum operation units 3 to 6 perform a shift corresponding to the bit position n, as shown in the following formula (18). As described above, the operation result s is obtained by accumulating all the bit positions (N-1 to N-1).

なお、積和演算部３〜６の演算結果ｓは、入力データである列データ｛ｄ₀，ｄ₁，ｄ₂，ｄ₃｝と、係数テーブル２から出力される行データ｛ｃ₀，ｃ₁，ｃ₂，ｃ₃｝との積和演算の演算結果ｓ’に等しいことは明らかである。

The calculation result s of the product-sum calculation units 3 to 6 includes the column data {d ₀ , d ₁ , d ₂ , d ₃ } as input data and the row data {c ₀ , c output from the coefficient table 2. It is clear that it is equal to the operation result s ′ of the product-sum operation with ₁ , c ₂ , c ₃ }.

この発明の実施の形態１による一次元の逆変換回路を示す構成図である。It is a block diagram which shows the one-dimensional inverse transformation circuit by Embodiment 1 of this invention. この発明の実施の形態２による一次元の逆変換回路を示す構成図である。It is a block diagram which shows the one-dimensional inverse transformation circuit by Embodiment 2 of this invention. この発明の実施の形態３による一次元の逆変換回路を示す構成図である。It is a block diagram which shows the one-dimensional inverse transformation circuit by Embodiment 3 of this invention. この発明の実施の形態４による一次元の逆変換回路を示す構成図である。It is a block diagram which shows the one-dimensional inverse transformation circuit by Embodiment 4 of this invention.

Explanation of symbols

１入力前処理部（入力前処理手段）、２係数テーブル（テーブル手段）、３〜６積和演算部（積和演算手段）、７可変丸め部（丸め処理手段）、８クリッピング処理部（クリッピング手段）、９出力処理部、１１入力前処理部（入力前処理手段）、１２，１３係数テーブル（テーブル手段）、１４〜１７積和演算部（第１の積和演算手段）、１８〜２１積和演算部（第２の積和演算手段）、２２後処理部（後処理手段）、２３可変丸め部（丸め処理手段）、２４クリッピング処理部（クリッピング手段）、２５出力処理部、３１入力前処理部（入力前処理手段）、３２制御部（制御手段）。
DESCRIPTION OF SYMBOLS 1 Input pre-processing part (input pre-processing means), 2 Coefficient table (table means), 3-6 Multiply-accumulate operation part (product-sum operation means), 7 Variable rounding part (rounding process means), 8 Clipping process part (clipping) Means), 9 output processing section, 11 input preprocessing section (input preprocessing means), 12, 13 coefficient table (table means), 14-17 product-sum operation section (first product-sum operation means), 18-21 Product-sum operation unit (second product-sum operation unit), 22 post-processing unit (post-processing unit), 23 variable rounding unit (rounding processing unit), 24 clipping processing unit (clipping unit), 25 output processing unit, 31 input Pre-processing unit (input pre-processing unit), 32 control unit (control unit).

Claims

The column data as input data is sequentially input, and right shift processing with 1-bit sign extension is performed on each column data, and the column data before the right shift processing is performed and the right shift processing is performed. Performs an addition process that adds the subsequent column data and either the column data before the right shift process, the column data after the right shift process, or the column data after the addition process Input preprocessing means for selecting and outputting, first and second transformation matrices stored in advance, table means for outputting each row data of the first and second transformation matrices, and output from the input preprocessing means First product-sum operation means for performing a product-sum operation on the column data and the row data of the first transformation matrix output from the table means; the column data output from the input pre-processing means; Table Second product-sum operation means for performing product-sum operation on the row data of the second transformation matrix output from the means, the operation result of the first product-sum operation means, and the second product-sum operation means Post-processing means for performing addition processing or subtraction processing with the operation result of the above, rounding processing means for performing separate rounding processing for each row element of the addition result or subtraction result in the post-processing means, and the rounding processing means An inverse conversion circuit comprising: clipping means for performing a clipping process that fits an addition result or a subtraction result after the rounding process in accordance with {circle over (1)} within a predetermined clipping range.

Type of column data selected by input preprocessing means, type of transformation matrix used by first and second sum-of-products calculation means, type and presence of calculation in post-processing means, rounding method in rounding processing means, and clipping means 2. The inverse conversion circuit according to claim 1, further comprising control means for controlling a clipping range in the first to fourth circuits.