JP4405060B2

JP4405060B2 - Heterojunction bipolar transistor

Info

Publication number: JP4405060B2
Application number: JP2000267331A
Authority: JP
Inventors: 真一吐田; 直高橋
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-09-04
Filing date: 2000-09-04
Publication date: 2010-01-27
Anticipated expiration: 2020-09-04
Also published as: JP2002076015A

Description

【０００１】
【発明の属する技術分野】
この発明は、ヘテロ接合型バイポーラトランジスタに関する。
【０００２】
【従来の技術】
近年、ヘテロ接合型バイポーラトランジスタにおいて、エミッタ／ベース接合がＩnＧaＰ／ＧaＡsであるヘテロ接合型バイポーラトランジスタがデバイス特性向上や信頼性向上の観点からさかんに研究開発されている。しかし、ＩnＧaＰエミッタ層上に同じ導電型のＧaＡs層等をキャップ層として連続して成長させた場合に、そのヘテロ界面においてキャリアが著しく枯渇して高抵抗層が形成され、エミッタ抵抗が高くなるため、高周波特性等の素子特性が低下するという問題が生じる。そこで、そのようなキャリアの枯渇を補償してエミッタ抵抗を低減するために、ヘテロ界面にプレーナードーピング層を設けた構造のヘテロ接合型バイポーラトランジスタが提案されている(特開平８−２９３５０５号公報)。
【０００３】
図５は上記ヘテロ界面にプレーナードーピング層が設けられたヘテロ接合型バイポーラトランジスタの構造を示す断面図であり、図５に示すように、半絶縁性ＧaＡs基板５０１上に、ｎ型ＧaＡsサブコレクタ層５０２、ＧaＡsコレクタ層５０３、ｐ型ＧaＡsベース層５０４、ｎ型ＩnＧaＰエミッタ層５０５、Ｓiプレーナードーピング層５０６、ｎ型ＧaＡsエミッタキャップ層５０７を順次積層している。次に、所定のエッチングを施してｐ型ＧaＡsベース層５０４の一部およびｎ型ＧaＡsサブコレクタ層５０２の一部を露出させると共に、エミッタ電極５０８、ベース電極５０９、コレクタ電極５１０を形成することにより、ヘテロ接合型バイポーラトランジスタが完成する。このヘテロ接合型バイポーラトランジスタでは、プレーナードーピング層５０６によってＩnＧaＰエミッタ層５０５とＧaＡsキャップ層５０７のヘテロ界面におけるキャリアの枯渇を補償できるので、エミッタ抵抗を低減することができ、高周波特性を向上することができる。上記ヘテロ接合型バイポーラトランジスタでは、エミッタの積層方向の抵抗率は９×１０^-7Ωｃｍ²程度になる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記ヘテロ界面にプレーナードーピング層が設けられたヘテロ接合型バイポーラトランジスタを作製して通電試験を行った結果、通電によりエミッタ抵抗が徐々に高くなってしまい高い信頼性が得られないという問題が新たに明らかになった。上記ヘテロ接合型バイポーラトランジスタでは、プレーナードーピング層によってキャリアの枯渇を補償するために、非常に高濃度に不純物をドーピングしなければならないため、界面の結晶性が悪くなってしまい、その結晶性の悪い部分に急峻な不純物濃度プロファイルを形成することになるので、不純物が拡散してしまいエミッタ抵抗が上昇したと考えられる。
【０００５】
また、他のヘテロ接合型バイポーラトランジスタにおいて、素子特性および信頼性を向上させるために、ベース層の表面をエッジシニング層またはガードリングと呼ばれる完全に空乏化した薄いエミッタ層で覆う構造が開発されている。しかし、従来の構造でＩnＧaＰ層を残してエミッタメサエッチングし、ベース表面を保護するエッジシニング層を形成し、エッジシニング層上にベース電極を形成した構造のヘテロ接合型バイポーラトランジスタを作製すると、高不純物濃度のプレーナードーピング層が表面に残るため、ＩnＧaＰエッジシニング層が完全に空乏化しにくくなり、エミッタ−ベース電極間にエッジシニング層を介してリーク電流が生じて、良好な素子特性および高い信頼性が得られないという結果になった。
【０００６】
そこで、この発明の目的は、良好な素子特性および高い信頼性が得られるヘテロ接合型バイポーラトランジスタを提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、この発明のヘテロ接合型バイポーラトランジスタは、ベース層上に第１エミッタ層,第２エミッタ層および第３エミッタ層が順次積層され、上記第１エミッタ層,第２エミッタ層および第３エミッタ層を含むエミッタ層上にエミッタキャップ層が形成されたヘテロ接合型バイポーラトランジスタであって、上記第１エミッタ層はＩnＧaＰからなると共に、上記第２,第３エミッタ層は少なくとも化合物半導体からなり、上記第２エミッタ層は組成が一定であって、不純物濃度が上記第１エミッタ層および上記第３エミッタ層の不純物濃度よりも高いと共に、上記第２エミッタ層は、上記第３エミッタ層側から上記第１エミッタ層側に向かって不純物濃度が徐々に高くなる傾斜濃度層であることを特徴としている。
【０００８】
上記構成のヘテロ接合型バイポーラトランジスタによれば、上記第１エミッタ層および上記第３エミッタ層よりも不純物濃度の高い少なくとも化合物半導体からなる第２エミッタ層からＩnＧaＰからなる第１エミッタ層とのヘテロ界面にキャリアが供給されるので、界面のキャリア濃度の低下を抑えることができ、エミッタ抵抗を低くすることができる。
また、上記第２エミッタ層を上記第３エミッタ層側から上記第１エミッタ層側に向かって不純物濃度が徐々に高くなる傾斜濃度層とすることによって、エミッタのキャリア濃度分布が第１エミッタ層から第３エミッタ層にかけてキャリア濃度がなめらかにほぼ均一になって、エミッタ層中の伝導帯の底のエネルギーがほぼ均一になるため、エミッタ抵抗がさらに低くなり、高い素子特性を得ることができる。
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
また、一実施形態のヘテロ接合型バイポーラトランジスタは、上記傾斜濃度層である第２エミッタ層の不純物濃度が、上記第１エミッタ層との界面において７×１０¹⁷ｃｍ^-3〜１３×１０¹⁷ｃｍ^-3であることを特徴としている。
【００２０】
上記実施形態のヘテロ接合型バイポーラトランジスタによれば、上記傾斜濃度層である第２エミッタ層の不純物濃度を第１エミッタ層との界面において７×１０¹⁷ｃｍ^-3〜１３×１０¹⁷ｃｍ^-3とすることによって、第１エミッタ層と第２エミッタ層の界面におけるキャリア濃度の低下分を補償し、エミッタ抵抗をさらに低減できる。
【００２１】
また、一実施形態のヘテロ接合型バイポーラトランジスタは、上記傾斜濃度層である第２エミッタ層の不純物濃度が、上記第３エミッタ層との界面において上記第３エミッタ層の不純物濃度と略等しいことを特徴としている。
【００２２】
上記実施形態のヘテロ接合型バイポーラトランジスタによれば、上記傾斜濃度層である第２エミッタ層の不純物濃度を第３エミッタ層との界面において第３エミッタ層の不純物濃度と略等しくすることによって、第２エミッタ層から第３エミッタ層にかけてキャリア濃度をよりなめらかに均一にできる。
また、一実施形態のヘテロ接合型バイポーラトランジスタは、上記第２エミッタ層はＡlＧaＡsまたはＧaＡsのいずれか一方からなり、上記第３エミッタ層はＡlＧaＡsまたはＧaＡsのいずれか一方からなることを特徴としている。
上記実施形態のヘテロ接合型バイポーラトランジスタによれば、上記ＩnＧaＰ第１エミッタ層とエミッタキャップ層との間の第２,第３エミッタ層を、ＡlＧaＡs層またはＧaＡs層にすると、ＩnＧaＰ第１エミッタ層と格子定数がほぼ等しいため、良好な結晶が得られやすく、またＩnＧaＰ第１エミッタ層と選択的にエッチングを行うことが容易にできる。なお、上記第２,第３エミッタ層は、一方がＡlＧaＡsで他方がＧaＡsでもよい。
また、一実施形態のヘテロ接合型バイポーラトランジスタは、上記第２エミッタ層の厚さが１０ｎｍ〜５０ｎｍであることを特徴としている。
本出願人により、第２エミッタ層の不純物濃度を５×１０ ¹⁷ ｃｍ ^-3 〜１５×１０ ¹⁷ ｃｍ ^-3 、厚さを１０ｎｍ〜７０ｎｍにした場合のエミッタの積層方向の抵抗率を実験により調べた結果、第２エミッタ層の厚さが１０ｎｍ〜５０ｎｍのときに積層方向の抵抗率が十分低くなることが分かった。なお、上記第２エミッタ層の厚さが１０ｎｍ未満のときは、キャリア濃度の低下分が十分補償されておらず、積層方向の抵抗率を十分に低減できず、反対に、第２エミッタ層の厚さが５０ｎｍを越えるときは、過剰にキャリアが補償され、ＡlＧaＡs層中の伝導帯の底のエネルギーが下がり、電子にとってのバリアとして働くため、積層方向の抵抗率を十分に低減できなかったものと考えられる。
したがって、上記実施形態のヘテロ接合型バイポーラトランジスタによれば、上記第２エミッタ層の厚さが１０ｎｍ〜５０ｎｍとすることによって、エミッタ抵抗を十分に低減できる。
【００２３】
【発明の実施の形態】
以下、この発明のヘテロ接合型バイポーラトランジスタを図示の実施の形態により詳細に説明する。
【００２４】
(第１実施形態)
図１はこの発明の第１実施形態のヘテロ接合型バイポーラトランジスタの構造を示す断面図である。
【００２５】
図１に示すように、半絶縁性ＧaＡs基板１０１上に、ｎ⁺型ＧaＡsサブコレクタ層１０２(不純物濃度５×１０¹⁸ｃｍ^-3、膜厚５００ｎｍ)、ｎ型ＧaＡsコレクタ層１０３(不純物濃度３×１０¹⁶ｃｍ^-3、膜厚７００ｎｍ)、ｐ⁺型ＧaＡsベース層１０４(不純物濃度４×１０¹⁹ｃｍ^-3、膜厚７０ｎｍ)、ｎ型ＩnＧaＰ第１エミッタ層１０５(不純物濃度５×１０¹⁷ｃｍ^-3、膜厚４０ｎｍ)、ｎ型Ａl_xＧa_1-xＡs第２エミッタ層１０６(ｘ＝０.３、不純物濃度１×１０¹⁸ｃｍ^-3、膜厚３０ｎｍ)、ｎ型Ａl_xＧa_1-xＡs第３エミッタ層１０７(ｘ＝０.３、不純物濃度５×１０¹⁷ｃｍ^-3、膜厚２０ｎｍ)、ｎ型Ａl_xＧa_1-xＡs組成傾斜第４エミッタ層１０８(ｘ＝０.３→０、不純物濃度５×１０¹⁷ｃｍ^-3、膜厚５０ｎｍ)、ｎ⁺型ＧaＡsエミッタキャップ層１０９、ｎ⁺型ＩnＧaＡsエミッタキャップ層１１０をＭＯＣＶＤ(有機金属気相成長)法により順次積層する。なお、ＭＯＣＶＤ法の代わりにＭＢＥ(分子線エピタキシャル)法等を用いて同様に積層してもよい。上記Ａl_xＧa_1-xＡs組成傾斜第４エミッタ層１０８は、Ａl_xＧa_1-xＡs第３エミッタ層１０７とＧaＡsエミッタキャップ層１０９との伝導帯不連続によるエミッタ抵抗の増加を防ぐために設けてある。なお、Ａl_xＧa_1-xＡs第３エミッタ層、ｎ型Ａl_xＧa_1-xＡs組成傾斜第４エミッタ層１０８は、不純物濃度を高くすると、リーク電流が生じやすくなり、電流利得が低下しやすくなる。
【００２６】
上記ＩnＧaＰ第１エミッタ層１０５とＧaＡsエミッタキャップ層１０９との間のエミッタ層(１０６,１０７,１０８)は、ＡlＧaＡs層またはＧaＡs層にすることによりＩnＧaＰ第１エミッタ層１０５と格子定数がほぼ等しくなるため、良好な結晶が得られやすく、またＩnＧaＰ第１エミッタ層１０５と選択的にエッチングすることが容易にできる。
【００２７】
続いて、上記ヘテロ接合型バイポーラトランジスタの形成方法について説明する。
【００２８】
まず、フォトリソグラフィーにより、エミッタとなる部分にマスクをし、それ以外の領域をクエン酸と過酸化水素水の混合液でエッチングする。この混合液は、ＩnＧaＰをエッチングしないので、ＩnＧaＰ第１エミッタ層１０５が表面に露出するとそこでエッチングは停止する。
【００２９】
次に、フォトリソグラフィーにより、エミッタ,ベースとなる部分にマスクをし、それ以外の領域をエッチングする。このとき、ＩnＧaＰは、塩酸でエッチングし、ＧaＡsは、クエン酸と過酸化水素水の混合液でエッチングして、ＧaＡsサブコレクタ層１０２の表面を露出させる。
【００３０】
続いて、ＩnＧaＡsキャップ層１１０上にエミッタ電極１１１を形成し、ＩnＧaＰ第１エミッタ層１０５上にベース電極１１２を形成し、ＧaＡsサブコレクタ層１０２上にコレクタ電極１１３を形成する。上記エミッタ電極１１１,ベース電極１１２およびコレクタ電極１１３の材料としては、Ｐt／Ｔi／Ｐt／Ａu、ＡuＧe／Ｎi／Ａu等を用いる。そして、アロイ(合金化)を行って、ベース電極１１２とベース層１０４とをオーミック接触させると共に、コレクタ電極１１３とサブコレクタ層１０２とをオーミック接触させる。その後、エッチング等により素子間分離を行い、層間絶縁膜を形成して、メッキまたは蒸着等により配線(図示せず)を形成する。高不純物濃度の層はエッチングされているので、表面に露出したＩnＧaＰ第１エミッタ層１０５は完全に空乏化して、エッジシニング層として働くので、エッジシニング層を通してエミッタ−ベース間にリーク電流が生じることはない。
【００３１】
この第１実施形態のヘテロ接合型バイポーラトランジスタにおいて、Ａl_xＧa_1-xＡs(ｘ＝０.３)第２エミッタ層１０６の不純物濃度を５×１０¹⁷ｃｍ^-3〜１５×１０¹⁷ｃｍ^-3、膜厚を１０ｎｍ〜７０ｎｍにした場合のエミッタの積層方向の抵抗率を実験により調べた結果を次の表１に示している。
【００３２】
【表１】

【００３３】
上記表１から分かるように、第２エミッタ層の不純物濃度を７×１０¹⁷ｃｍ^-3以上にした場合に積層方向の抵抗率が低くなっていることが分かる。そのうち、不純物濃度が７×１０¹⁷ｃｍ^-3〜１３×１０¹⁷ｃｍ^-3のときには、抵抗率が十分に低下している。また、膜厚が１０ｎｍ〜５０ｎｍのときに積層方向の抵抗率が十分低くなっていることが分かる。したがって、第２エミッタ層の不純物濃度が７×１０¹⁷ｃｍ^-3〜１３×１０¹⁷ｃｍ^-3、膜厚が１０ｎｍ〜５０ｎｍであることが好ましい。
【００３４】
不純物濃度が７×１０¹⁷ｃｍ^-3未満のとき、および、膜厚が１０ｎｍ未満のときは、キャリア濃度の低下分が十分補償されておらず、積層方向の抵抗率を十分に低減できなかったと考えられる。反対に、不純物濃度が１３×１０¹⁷ｃｍ^-3越えるとき、および、膜厚が５０ｎｍを越えるときは、過剰にキャリアが補償され、ＡlＧaＡs層中の伝導帯の底のエネルギーが下がり、電子にとってのバリアとして働き、積層方向の抵抗率を十分に低減できなかったと考えられる。
【００３５】
さらに、表１中、Ａl_xＧa_1-xＡs(ｘ＝０.３)第２エミッタ層の不純物濃度を７×１０¹⁷ｃｍ^-3〜１５×１０¹⁷ｃｍ^-3にし、膜厚を１０ｎｍ〜７０ｎｍにしたすべての場合について、素子の信頼性を調べるために通電試験を行った。そのときの試験条件を、ヘテロ接合型バイポーラトランジスタの接合温度が２７０℃、エミッタ電流密度が２５ｋＡｃｍ^-2、エミッタ−コレクタ間の電圧を３.４Ｖとした。そうして、１０００時間の通電試験を行ったが、エミッタ抵抗の増加率は５％以内で電流利得の減少率は１０％以内となった。
【００３６】
このように、この第１実施形態によれば、良好な素子特性と高い信頼性を有するヘテロ接合バイポーラトランジスタを実現することができる。
【００３７】
(第２実施形態)
この発明の第２実施形態のヘテロ接合型バイポーラトランジスタは、ＡlＧaＡs第２エミッタ層の不純物濃度を除いて第１実施形態の図１に示すヘテロ接合型バイポーラトランジスタと同一の構成をしており、説明を省略する。
【００３８】
このヘテロ接合型バイポーラトランジスタは、図２に示すように、Ａl_xＧa_1-xＡs第２エミッタ層の不純物濃度を、ＩnＧaＰ第１エミッタ層との界面で１×１０¹⁸ｃｍ^-3、Ａl_xＧa_1-xＡs(ｘ＝０.１)第３エミッタ層との界面で５×１０¹⁷ｃｍ^-3となる傾斜濃度にし、Ａl_xＧa_1-xＡsの組成比をｘ＝０.１にしている点が第１実施形態のヘテロ接合型バイポーラトランジスタと異なる。また、Ａl_xＧa_1-xＡs(ｘ＝０.１)第２エミッタ層の膜厚は３０ｎｍである。このように作製したヘテロ接合型バイポーラトランジスタのエミッタの積層方向の抵抗率は、８×１０^-7Ωｃｍ²となり、第１実施形態に比べさらに低くなって、より高い素子特性を得ることができる。
【００３９】
また、図３は上記ヘテロ接合型バイポーラトランジスタのエミッタのキャリア濃度分布を示している。図３より明らかなように、ＩnＧaＰ第１エミッタ層からＡl_xＧa_1-xＡs(ｘ＝０.１)第３ＡlＧaＡsエミッタ層にかけてキャリア濃度がなめらかにほぼ均一になっていることが分かる。エミッタ抵抗がさらに低くなったのは、キャリア濃度がなめらかに均一になり、エミッタ層中の伝導帯の底のエネルギーがほぼ均一になったためであると考えられる。したがって、第２エミッタ層から第３エミッタ層にかけてキャリア濃度をなめらかにするために、第２エミッタ層の不純物濃度は、第３エミッタ層との界面で第３エミッタ層の不純物濃度と略等しいことが好ましい。また、第１エミッタ層と第２エミッタ層の界面におけるキャリア濃度の低下分を補償し、エミッタ抵抗を低くするためには、第１実施形態と同様に第２エミッタ層の不純物濃度は、第１エミッタ層との界面において、７×１０¹⁷ｃｍ^-3〜１３×１０¹⁷ｃｍ^-3であることが好ましい。さらに、第２エミッタ層の膜厚は、１０ｎｍ〜５０ｎｍであることが好ましい。また、このヘテロ接合型バイポーラトランジスタについて、第１実施形態と同条件で１０００時間の通電試験を行ったが、エミッタ抵抗の増加率は５％以内で電流利得の減少率は１０％以内となった。
【００４０】
このように、第１実施形態と同様に、良好な素子特性と高い信頼性を得ることができる。
【００４１】
(第３実施形態)
図４はこの発明の第３実施形態のヘテロ接合型バイポーラトランジスタの構造を示す断面図である。なお、この第３実施形態のヘテロ接合型バイポーラトランジスタは、第１実施形態のヘテロ接合型バイポーラトランジスタと第２および第３エミッタ層をＧaＡs層にしている点が異なる。また、ベース電極はベース層表面に形成している。
【００４２】
図４に示すように、半絶縁性ＧaＡs基板４０１上に、ｎ⁺型ＧaＡsサブコレクタ層４０２(不純物濃度５×１０¹⁸ｃｍ^-3、膜厚５００ｎｍ)、ｎ型ＧaＡsコレクタ層４０３(不純物濃度３×１０¹⁶ｃｍ^-3、膜厚７００ｎｍ)、ｐ⁺型ＧaＡsベース層４０４(不純物濃度４×１０¹⁹ｃｍ^-3、膜厚７０ｎｍ)、ｎ型ＩnＧaＰ第１エミッタ層４０５(不純物濃度５×１０¹⁷ｃｍ^-3、膜厚４０ｎｍ)ｎ型ＧaＡs第２エミッタ層４０６(不純物濃度１×１０¹⁸ｃｍ^-3、膜厚３０ｎｍ)ｎ型ＧaＡs第３エミッタ層４０７(不純物濃度５×１０¹⁷ｃｍ^-3、膜厚７０ｎｍ)、ｎ⁺型ＧaＡsエミッタキャップ層４０８、ｎ⁺型ＩnＧaＡsエミッタキャップ層４０９をＭＯＣＶＤ法により順次積層している。なお、ＧaＡs第３エミッタ層４０７は、不純物濃度を高くすると、リーク電流が生じやすくなり、電流利得が低下しやすくなる。以後、第１実施形態と同様にメサエッチングおよび各電極を形成している。上記ｎ型ＩnＧaＰ第１エミッタ層４０５のベース電極形成部分をエッチングし、ＧaＡsベース層４０４上にベース電極４１１を形成し、これによりベース層４０４の表面にＩnＧaＰガードリング層を設けた構造にしている。
【００４３】
この第３実施形態のヘテロ接合型バイポーラトランジスタにおいても、エミッタの積層方向の抵抗率が１×１０^-6Ωｃｍ²となり、エミッタ抵抗を十分に低減することができる。また、第１実施形態と同様に、エミッタ電流密度２５ｋＡｃｍ^-2で１０００時間の通電試験を行ったが、エミッタ抵抗の増加率は５％以内で電流利得の減少率は１０％以内となった。
【００４４】
このように、第１実施形態と同様に、良好な素子特性と高い信頼性を得ることができる。
【００４５】
上記第１〜第３実施形態では、ｎｐｎ型のヘテロ接合型バイポーラトランジスタについて説明したが、ｐｎｐ型ヘテロ接合型バイポーラトランジスタにこの発明を適用してもよい。
【００４６】
【発明の効果】
以上より明らかなように、この発明のヘテロ接合型バイポーラトランジスタによれば、通電によりエミッタ抵抗増大等の素子特性が劣化することがなく、高い素子特性および信頼性が得られるヘテロ接合型バイポーラトランジスタを提供することができる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態のヘテロ接合型バイポーラトランジスタの構造を示す断面図である。
【図２】図２はこの発明の第２実施形態のヘテロ接合型バイポーラトランジスタのエミッタ層形成時の不純物ドーピング濃度を示す説明図である。
【図３】図３は上記ヘテロ接合型バイポーラトランジスタのエミッタ層のキャリア濃度を示す説明図である。
【図４】図４はこの発明の第３実施形態のヘテロ接合型バイポーラトランジスタの構造を示す断面図である。
【図５】図５は従来のヘテロ接合型バイポーラトランジスタの構造を示す断面図である。
【符号の説明】
１０１,４０１…半絶縁性ＧaＡs基板、
１０２,４０２…ｎ⁺型ＧaＡsサブコレクタ層、
１０３,４０３…ｎ型ＧaＡsコレクタ層、
１０４,４０４…ｐ⁺型ＧaＡsベース層、
１０５,４０５…ｎ型ＩnＧaＰ第１エミッタ層、
１０６…ｎ型Ａl_xＧa_1-xＡs第２エミッタ層、
４０６…ｎ型ＧaＡs第２エミッタ層、
１０７…ｎ型Ａl_xＧa_1-xＡs第３エミッタ層、
４０７…ｎ型ＧaＡs第３エミッタ層、
１０８…ｎ型Ａl_xＧa_1-xＡs組成傾斜第４エミッタ層、
１０９,４０８…ｎ⁺型ＧaＡsエミッタキャップ層、
１１０,４０９…ｎ⁺型ＩnＧaＡsエミッタキャップ層、
１１１,４１０…エミッタ電極、
１１２,４１１…ベース電極、
１１３,４１２…コレクタ電極、
５０１…半絶縁性ＧaＡs基板、
５０２…ｎ型ＧaＡsサブコレクタ層、
５０３…ＧaＡsコレクタ層、
５０４…ｐ型ＧaＡsベース層、
５０５…ｎ型ＩnＧaＰエミッタ層、
５０６…Ｓiプレーナードーピング層、
５０７…ｎ型ＧaＡsエミッタキャップ層、
５０８…エミッタ電極、
５０９…ベース電極、
５１０…コレクタ電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a heterojunction bipolar transistor.
[0002]
[Prior art]
In recent years, heterojunction bipolar transistors having an emitter / base junction of InGaP / GaAs have been extensively researched and developed from the viewpoint of improving device characteristics and reliability. However, when a GaAs layer or the like of the same conductivity type is continuously grown as a cap layer on the InGaP emitter layer, carriers are significantly depleted at the heterointerface and a high resistance layer is formed, thereby increasing the emitter resistance. There arises a problem that element characteristics such as high-frequency characteristics deteriorate. Therefore, in order to compensate for such carrier depletion and reduce the emitter resistance, a heterojunction bipolar transistor having a structure in which a planar doping layer is provided at the heterointerface has been proposed (Japanese Patent Laid-Open No. 8-293505). .
[0003]
FIG. 5 is a cross-sectional view showing the structure of a heterojunction bipolar transistor in which a planar doping layer is provided at the heterointerface. As shown in FIG. 5, an n-type GaAs subcollector layer is formed on a semi-insulating GaAs substrate 501. 502, a GaAs collector layer 503, a p-type GaAs base layer 504, an n-type InGaP emitter layer 505, an Si planar doping layer 506, and an n-type GaAs emitter cap layer 507 are sequentially stacked. Next, by performing a predetermined etching to expose a part of the p-type GaAs base layer 504 and a part of the n-type GaAs subcollector layer 502, an emitter electrode 508, a base electrode 509, and a collector electrode 510 are formed. Thus, a heterojunction bipolar transistor is completed. In this heterojunction bipolar transistor, carrier depletion at the hetero interface between the InGaP emitter layer 505 and the GaAs cap layer 507 can be compensated by the planar doping layer 506, so that the emitter resistance can be reduced and the high frequency characteristics can be improved. it can. In the heterojunction bipolar transistor, the resistivity in the stacking direction of the emitter is about 9 × 10 ⁻⁷ Ωcm ² .
[0004]
[Problems to be solved by the invention]
However, when a heterojunction bipolar transistor having a planar doping layer provided at the heterointerface was fabricated and energization tests were conducted, the emitter resistance gradually increased due to energization, and high reliability could not be obtained. Newly revealed. In the above heterojunction bipolar transistor, impurities must be doped at a very high concentration in order to compensate for carrier depletion by the planar doping layer, resulting in poor crystallinity at the interface and poor crystallinity. Since a steep impurity concentration profile is formed in the portion, it is considered that impurities diffused and the emitter resistance increased.
[0005]
In another heterojunction bipolar transistor, a structure in which the surface of the base layer is covered with a completely depleted thin emitter layer called an edge thinning layer or a guard ring has been developed to improve device characteristics and reliability. . However, when a heterojunction bipolar transistor having a structure in which the base electrode is formed on the edge thinning layer by forming the edge thinning layer that protects the base surface by performing emitter mesa etching with the InGaP layer remaining in the conventional structure, a high impurity concentration is obtained. Since the planar doping layer remains on the surface, the InGaP edge thinning layer is not completely depleted, and a leak current is generated between the emitter and base electrodes via the edge thinning layer, so that good device characteristics and high reliability cannot be obtained. It became the result.
[0006]
SUMMARY OF THE INVENTION An object of the present invention is to provide a heterojunction bipolar transistor capable of obtaining good device characteristics and high reliability.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, in the heterojunction bipolar transistor of the present invention, a first emitter layer, a second emitter layer, and a third emitter layer are sequentially stacked on a base layer, and the first emitter layer, the second emitter layer, and the like. And a heterojunction bipolar transistor having an emitter cap layer formed on an emitter layer including a third emitter layer, wherein the first emitter layer is made of InGaP, and the second and third emitter layers are at least compound semiconductors. The second emitter layer has a constant composition, the impurity concentration is higher than the impurity concentrations of the first emitter layer and the third emitter layer , and the second emitter layer is the third emitter layer. It is a gradient concentration layer in which the impurity concentration gradually increases from the side toward the first emitter layer side .
[0008]
According to the heterojunction bipolar transistor having the above structure, the heterointerface between the first emitter layer made of InGaP and the second emitter layer made of at least a compound semiconductor having a higher impurity concentration than the first emitter layer and the third emitter layer. Since the carriers are supplied to the semiconductor device, a decrease in the carrier concentration at the interface can be suppressed, and the emitter resistance can be lowered.
Further, the second emitter layer is a graded concentration layer in which the impurity concentration gradually increases from the third emitter layer side toward the first emitter layer side, so that the carrier concentration distribution of the emitter is changed from the first emitter layer. The carrier concentration is smoothly and substantially uniform over the third emitter layer, and the energy at the bottom of the conduction band in the emitter layer is substantially uniform, so that the emitter resistance is further reduced and high device characteristics can be obtained.
[0009]
[0010]
[0011]
[0012]
[0013]
[0014]
[0015]
[0016]
[0017]
[0018]
[0019]
In the heterojunction bipolar transistor of one embodiment, the impurity concentration of the second emitter layer which is the gradient concentration layer is 7 × 10 ¹⁷ cm ^{−3 to} 13 × 10 ¹⁷ cm at the interface with the first emitter layer. It is characterized by being ^-3 .
[0020]
According to the heterojunction bipolar transistor of the above embodiment, the impurity concentration of the second emitter layer which is the gradient concentration layer is set to 7 × 10 ¹⁷ cm ^{−3 to} 13 × 10 ¹⁷ cm ^{−3 at} the interface with the first emitter layer. Thus, the decrease in carrier concentration at the interface between the first emitter layer and the second emitter layer can be compensated, and the emitter resistance can be further reduced.
[0021]
In one embodiment, the heterojunction bipolar transistor is configured such that the impurity concentration of the second emitter layer, which is the gradient concentration layer, is substantially equal to the impurity concentration of the third emitter layer at the interface with the third emitter layer. It is a feature.
[0022]
According to the heterojunction bipolar transistor of the above embodiment, the impurity concentration of the second emitter layer, which is the gradient concentration layer, is made substantially equal to the impurity concentration of the third emitter layer at the interface with the third emitter layer. The carrier concentration can be made more smooth and uniform from the second emitter layer to the third emitter layer.
In one embodiment, the heterojunction bipolar transistor is characterized in that the second emitter layer is made of either AlGaAs or GaAs, and the third emitter layer is made of either AlGaAs or GaAs.
According to the heterojunction bipolar transistor of the above embodiment, when the second and third emitter layers between the InGaP first emitter layer and the emitter cap layer are AlGaAs layers or GaAs layers, the InGaP first emitter layer Since the lattice constants are almost equal, it is easy to obtain a good crystal, and it is easy to selectively etch with the InGaP first emitter layer. One of the second and third emitter layers may be AlGaAs and the other may be GaAs.
In one embodiment, the heterojunction bipolar transistor is characterized in that the second emitter layer has a thickness of 10 nm to 50 nm.
By the applicant, the resistivity of the emitter in the stacking direction when the impurity concentration of the second emitter layer is 5 × 10 ¹⁷ cm ⁻³ to 15 × 10 ¹⁷ cm ⁻³ and the thickness is 10 nm to 70 nm is experimentally investigated. As a result, it was found that the resistivity in the stacking direction was sufficiently low when the thickness of the second emitter layer was 10 nm to 50 nm. When the thickness of the second emitter layer is less than 10 nm, the decrease in carrier concentration is not sufficiently compensated, and the resistivity in the stacking direction cannot be sufficiently reduced. When the thickness exceeds 50 nm, the carrier is excessively compensated, the energy at the bottom of the conduction band in the AlGaAs layer is lowered, and acts as a barrier for electrons, so the resistivity in the stacking direction could not be reduced sufficiently. it is conceivable that.
Therefore, according to the heterojunction bipolar transistor of the above embodiment, the emitter resistance can be sufficiently reduced by setting the thickness of the second emitter layer to 10 nm to 50 nm.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
The heterojunction bipolar transistor of the present invention will be described below in detail with reference to the illustrated embodiments.
[0024]
(First embodiment)
FIG. 1 is a sectional view showing the structure of a heterojunction bipolar transistor according to a first embodiment of the present invention.
[0025]
As shown in FIG. 1, on a semi-insulating GaAs substrate 101, an n ⁺ -type GaAs subcollector layer 102 (impurity concentration 5 × 10 ¹⁸ cm ⁻³ , film thickness 500 nm), an n-type GaAs collector layer 103 (impurity concentration 3). × 10 ¹⁶ cm ⁻³ , film thickness 700 nm), p ⁺ -type GaAs base layer 104 (impurity concentration 4 × 10 ¹⁹ cm ⁻³ , film thickness 70 nm), n-type InGaP first emitter layer 105 (impurity concentration 5 × 10 ¹⁷ cm ⁻³ , film thickness 40 nm), n-type Al _x Ga _1-x As second emitter layer 106 (x = 0.3, impurity concentration 1 × 10 ¹⁸ cm ⁻³ , film thickness 30 nm), n-type Al _x Ga _1-x As third emitter layer 107 (x = 0.3, impurity concentration 5 × 10 ¹⁷ cm ⁻³ , film thickness 20 nm), n-type Al _x Ga _1-x As composition gradient fourth emitter layer 108 (x = 0.3 → 0, impurity concentration 5 × 10 ¹⁷ cm ⁻³ , film thickness 50 nm), n ⁺ -type GaAs emitter cap layer 109, n ^{A +} type InGaAs emitter cap layer 110 is sequentially deposited by MOCVD (metal organic chemical vapor deposition). In addition, you may laminate | stack similarly using MBE (molecular beam epitaxial) method etc. instead of MOCVD method. The Al _x Ga _1-x As composition graded fourth emitter layer 108 is provided to prevent an increase in emitter resistance due to a conduction band discontinuity between the Al _x Ga _1-x As third emitter layer 107 and the GaAs emitter cap layer 109. It is. Note that the Al _x Ga _1-x As third emitter layer and the n-type Al _x Ga _1-x As composition graded fourth emitter layer 108 tend to generate a leak current and decrease the current gain when the impurity concentration is increased. It becomes easy.
[0026]
The emitter layer (106, 107, 108) between the InGaP first emitter layer 105 and the GaAs emitter cap layer 109 is made of an AlGaAs layer or a GaAs layer, so that the lattice constant of the InGaP first emitter layer 105 is substantially equal. Therefore, good crystals can be easily obtained, and selective etching with the InGaP first emitter layer 105 can be facilitated.
[0027]
Next, a method for forming the heterojunction bipolar transistor will be described.
[0028]
First, a mask is applied to a portion to be an emitter by photolithography, and the other region is etched with a mixed solution of citric acid and hydrogen peroxide solution. Since this mixed solution does not etch InGaP, when the InGaP first emitter layer 105 is exposed on the surface, the etching stops there.
[0029]
Next, a mask is applied to the emitter and base portions by photolithography, and the other regions are etched. At this time, InGaP is etched with hydrochloric acid, and GaAs is etched with a mixed solution of citric acid and hydrogen peroxide solution to expose the surface of the GaAs subcollector layer 102.
[0030]
Subsequently, an emitter electrode 111 is formed on the InGaAs cap layer 110, a base electrode 112 is formed on the InGaAs first emitter layer 105, and a collector electrode 113 is formed on the GaAs subcollector layer 102. As materials for the emitter electrode 111, the base electrode 112, and the collector electrode 113, Pt / Ti / Pt / Au, AuGe / Ni / Au, or the like is used. Then, alloying (alloying) is performed so that the base electrode 112 and the base layer 104 are in ohmic contact, and the collector electrode 113 and the subcollector layer 102 are in ohmic contact. Thereafter, elements are separated by etching or the like, an interlayer insulating film is formed, and wiring (not shown) is formed by plating or vapor deposition. Since the high impurity concentration layer is etched, the InGaP first emitter layer 105 exposed on the surface is completely depleted and functions as an edge thinning layer, so that no leakage current is generated between the emitter and the base through the edge thinning layer. .
[0031]
In the heterojunction bipolar transistor according to the first embodiment, the impurity concentration of the Al _x Ga _1-x As (x = 0.3) second emitter layer 106 is set to 5 × 10 ¹⁷ cm ⁻³ to 15 × 10 ¹⁷ cm ^{−. 3} Table 1 shows the results of experiments on the resistivity in the stacking direction of the emitter when the film thickness is 10 nm to 70 nm.
[0032]
[Table 1]

[0033]
As can be seen from Table 1 above, it is understood that the resistivity in the stacking direction is low when the impurity concentration of the second emitter layer is set to 7 × 10 ¹⁷ cm ⁻³ or more. Among these, when the impurity concentration is 7 × 10 ¹⁷ cm ^{−3 to} 13 × 10 ¹⁷ cm ⁻³ , the resistivity is sufficiently lowered. It can also be seen that the resistivity in the stacking direction is sufficiently low when the film thickness is 10 nm to 50 nm. Therefore, the impurity concentration of the second emitter layer is preferably 7 × 10 ¹⁷ cm ^{−3 to} 13 × 10 ¹⁷ cm ⁻³ and the film thickness is preferably 10 nm to 50 nm.
[0034]
When the impurity concentration is less than 7 × 10 ¹⁷ cm ⁻³ and when the film thickness is less than 10 nm, the decrease in carrier concentration is not sufficiently compensated, and the resistivity in the stacking direction cannot be sufficiently reduced. Conceivable. On the contrary, when the impurity concentration exceeds 13 × 10 ¹⁷ cm ⁻³ and when the film thickness exceeds 50 nm, carriers are excessively compensated, the energy at the bottom of the conduction band in the AlGaAs layer is lowered, and It is considered that the resistivity in the stacking direction could not be sufficiently reduced by acting as a barrier.
[0035]
Further, in Table 1, the impurity concentration of the Al _x Ga _1-x As (x = 0.3) second emitter layer is set to 7 × 10 ¹⁷ cm ⁻³ to 15 × 10 ¹⁷ cm ⁻³ , and the film thickness is set to 10 nm to In all cases where the thickness was set to 70 nm, an energization test was performed in order to examine the reliability of the element. The test conditions at that time were as follows: the junction temperature of the heterojunction bipolar transistor was 270 ° C., the emitter current density was 25 kAcm ⁻² , and the emitter-collector voltage was 3.4 V. Then, an energization test for 1000 hours was conducted, and the increase rate of the emitter resistance was within 5% and the decrease rate of the current gain was within 10%.
[0036]
Thus, according to the first embodiment, a heterojunction bipolar transistor having good element characteristics and high reliability can be realized.
[0037]
(Second embodiment)
The heterojunction bipolar transistor of the second embodiment of the present invention has the same configuration as the heterojunction bipolar transistor shown in FIG. 1 of the first embodiment except for the impurity concentration of the AlGaAs second emitter layer. Is omitted.
[0038]
In this heterojunction bipolar transistor, as shown in FIG. 2, the impurity concentration of the Al _x Ga _1-x As second emitter layer is 1 × 10 ¹⁸ cm ⁻³ at the interface with the InGaP first emitter layer, and Al _x. Ga _1-x As (x = 0.1) The gradient concentration is 5 × 10 ¹⁷ cm ⁻³ at the interface with the third emitter layer, and the composition ratio of Al _x Ga _1-x As is x = 0.1. This is different from the heterojunction bipolar transistor of the first embodiment. The film thickness of the Al _x Ga _1-x As (x = 0.1) second emitter layer is 30 nm. The resistivity in the stacking direction of the emitter of the heterojunction bipolar transistor thus fabricated is 8 × 10 ⁻⁷ Ωcm ² , which is lower than that of the first embodiment, and higher device characteristics can be obtained.
[0039]
FIG. 3 shows the carrier concentration distribution of the emitter of the heterojunction bipolar transistor. 3 As is clear, it can be seen that _{_{InGaP Al x Ga 1-x As}} (x = 0.1) from the first emitter layer carrier concentration toward the 3AlGaAs emitter layer is smoothly almost uniform. The reason why the emitter resistance is further lowered is considered to be that the carrier concentration becomes smooth and uniform, and the energy at the bottom of the conduction band in the emitter layer becomes almost uniform. Therefore, in order to smooth the carrier concentration from the second emitter layer to the third emitter layer, the impurity concentration of the second emitter layer is approximately equal to the impurity concentration of the third emitter layer at the interface with the third emitter layer. preferable. Further, in order to compensate for the decrease in the carrier concentration at the interface between the first emitter layer and the second emitter layer and to lower the emitter resistance, the impurity concentration of the second emitter layer is set to the first level as in the first embodiment. at the interface with the emitter layer is preferably ^{^{7 × 10 17 cm -3 ~13 ×}} 10 17 cm -3. Furthermore, the thickness of the second emitter layer is preferably 10 nm to 50 nm. The heterojunction bipolar transistor was tested for 1000 hours under the same conditions as in the first embodiment. The emitter resistance increase rate was within 5% and the current gain decrease rate was within 10%. .
[0040]
As described above, good element characteristics and high reliability can be obtained as in the first embodiment.
[0041]
(Third embodiment)
FIG. 4 is a sectional view showing the structure of a heterojunction bipolar transistor according to a third embodiment of the present invention. The heterojunction bipolar transistor of the third embodiment is different from the heterojunction bipolar transistor of the first embodiment in that the second and third emitter layers are GaAs layers. The base electrode is formed on the surface of the base layer.
[0042]
As shown in FIG. 4, on a semi-insulating GaAs substrate 401, an n ⁺ -type GaAs subcollector layer 402 (impurity concentration 5 × 10 ¹⁸ cm ⁻³ , film thickness 500 nm) and an n-type GaAs collector layer 403 (impurity concentration 3). × 10 ¹⁶ cm ⁻³ , film thickness 700 nm), p ⁺ -type GaAs base layer 404 (impurity concentration 4 × 10 ¹⁹ cm ⁻³ , film thickness 70 nm), n-type InGaP first emitter layer 405 (impurity concentration 5 × 10 ¹⁷ cm ⁻³ , film thickness 40 nm) n-type GaAs second emitter layer 406 (impurity concentration 1 × 10 ¹⁸ cm ⁻³ , film thickness 30 nm) n-type GaAs third emitter layer 407 (impurity concentration 5 × 10 ¹⁷ cm ⁻³⁾ , An n ⁺ -type GaAs emitter cap layer 408 and an n ⁺ -type InGaAs emitter cap layer 409 are sequentially laminated by MOCVD. Note that, when the impurity concentration of the GaAs third emitter layer 407 is increased, a leakage current is likely to be generated, and the current gain is likely to be reduced. Thereafter, mesa etching and electrodes are formed as in the first embodiment. The base electrode forming portion of the n-type InGaP first emitter layer 405 is etched to form a base electrode 411 on the GaAs base layer 404, whereby an InGaP guard ring layer is provided on the surface of the base layer 404. .
[0043]
Also in the heterojunction bipolar transistor of the third embodiment, the resistivity in the stacking direction of the emitter is 1 × 10 ⁻⁶ Ωcm ² , and the emitter resistance can be sufficiently reduced. Similarly to the first embodiment, a 1000 hour energization test was performed at an emitter current density of 25 kAcm ⁻² , and the emitter resistance increase rate was within 5% and the current gain decrease rate was within 10%.
[0044]
As described above, good element characteristics and high reliability can be obtained as in the first embodiment.
[0045]
In the first to third embodiments, the npn heterojunction bipolar transistor has been described. However, the present invention may be applied to a pnp heterojunction bipolar transistor.
[0046]
【The invention's effect】
As is apparent from the above, according to the heterojunction bipolar transistor of the present invention, a heterojunction bipolar transistor that does not deteriorate device characteristics such as increase in emitter resistance due to energization and can obtain high device characteristics and reliability can be obtained. Can be provided.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing the structure of a heterojunction bipolar transistor according to a first embodiment of the present invention.
FIG. 2 is an explanatory diagram showing an impurity doping concentration when forming an emitter layer of a heterojunction bipolar transistor according to a second embodiment of the present invention.
FIG. 3 is an explanatory diagram showing the carrier concentration of the emitter layer of the heterojunction bipolar transistor.
FIG. 4 is a cross-sectional view showing the structure of a heterojunction bipolar transistor according to a third embodiment of the present invention.
FIG. 5 is a cross-sectional view showing the structure of a conventional heterojunction bipolar transistor.
[Explanation of symbols]
101, 401 ... semi-insulating GaAs substrate,
102, 402 ... n ⁺ -type GaAs subcollector layer,
103,403 ... n-type GaAs collector layer,
104,404 ... p ⁺ type GaAs base layer,
105,405 ... n-type InGaP first emitter layer,
106: n-type Al _x Ga _1-x As second emitter layer,
406... N-type GaAs second emitter layer,
107: n-type Al _x Ga _1-x As third emitter layer,
407 ... n-type GaAs third emitter layer,
108... N-type Al _x Ga _1-x As composition graded fourth emitter layer,
109,408 ... n ⁺ -type GaAs emitter cap layer,
110,409... N ⁺ type InGaAs emitter cap layer,
111, 410 ... emitter electrode,
112,411 ... base electrode,
113, 412 ... collector electrode,
501: Semi-insulating GaAs substrate,
502 ... n-type GaAs subcollector layer,
503: GaAs collector layer,
504 ... p-type GaAs base layer,
505... N-type InGaP emitter layer,
506 ... Si planar doping layer,
507... N-type GaAs emitter cap layer,
508 ... emitter electrode,
509: Base electrode,
510 ... Collector electrode.

Claims

A first emitter layer, a second emitter layer, and a third emitter layer are sequentially stacked on the base layer, and an emitter cap layer is formed on the emitter layer including the first emitter layer, the second emitter layer, and the third emitter layer. Heterojunction bipolar transistor,
The first emitter layer is made of InGaP, and the second and third emitter layers are made of at least a compound semiconductor,
The second emitter layer has a constant composition and an impurity concentration higher than that of the first emitter layer and the third emitter layer;
The heterojunction bipolar transistor, wherein the second emitter layer is a gradient concentration layer in which an impurity concentration gradually increases from the third emitter layer side toward the first emitter layer side.

The heterojunction bipolar transistor according to claim 1 ,
The heterojunction bipolar, wherein the impurity concentration of the second emitter layer which is the gradient concentration layer is 7 × 10 ¹⁷ cm ^{−3 to} 13 × 10 ¹⁷ cm ⁻³ at the interface with the first emitter layer. Transistor.

The heterojunction bipolar transistor according to claim 1 or 2 ,
A heterojunction bipolar transistor, wherein an impurity concentration of the second emitter layer which is the gradient concentration layer is substantially equal to an impurity concentration of the third emitter layer at an interface with the third emitter layer.

The heterojunction bipolar transistor according to any one of claims 1 to 3,
The second emitter layer is made of either AlGaAs or GaAs,
The heterojunction bipolar transistor, wherein the third emitter layer is made of either AlGaAs or GaAs.

The heterojunction bipolar transistor according to any one of claims 1 to 4,
A heterojunction bipolar transistor, wherein the second emitter layer has a thickness of 10 nm to 50 nm.