JP4398678B2 - Gaming machine control board with mutual authentication function - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、パチンコ等の遊技機の制御基板に搭載される遊技機制御用チップを用いた不正監視装置に関するものである。
【０００２】
【従来技術】
従来のチップでは、遊技場に設置された遊技機器を監視する遊技用装置であって、遊技場内に複数設けられ、前記遊技機器を監視する第１の監視手段と、前記遊技場外に設けられ、複数の前記第１の監視手段の内の特定のものを監視する第２の監視手段とを含み、前記第２の監視手段により監視されている前記特定の第１の監視手段が、他の前記第１の監視手段の少なくとも一部を監視することを特徴とする、遊技用装置が発明され知られている（特開平１０−３１４４３０号）。
【０００３】
【発明が解決しようとする課題】
かかる従来のチップでは、各遊技機が正規のものか否かの監視を行うことができるが、通信方式が一般的なものである場合には第３者に通信手順が察知され、不正な遊技機であっても監視が不十分となるおそれがある。さらに、遊技機に搭載されている制御手段としてはプログラム制御チップ、払い出し基板用チップ、音声制御用チップなど複数にわたるが、これらうちの一つが不正なチップに置き換えられたとしても十分にチェックできないと言った不都合も予想される。
そこで、本発明はかかる従来技術の欠点に鑑みなされたもので、一つの遊技機に搭載された制御用チップに対する不正行為を他の制御用チップを介して監視することにより、より安全なチップを提供することを目的とする。
また従来は遊技機制御基板上のサブチップを載せ換えても異常の検出ができないために、メインＣＰＵではなくＩ／Ｏチップ等にＣＰＵを仕込み、遊技機が作動した状態で当該不正ＣＰＵを用いて不正を行う行為が行われていた。
そこで、本発明は制御基板上のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵ同士を相互に監視することによりチップが取り替えられた事を検知し、その後に各メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの動作を停止することによりチップへの不正行為をなくすことを目的とする。
【０００４】
【課題を解決するための手段】
すなわち本発明は、メインＣＰＵ、サブＣＰＵ及び／又はＩ／Ｏチップがメイン基板又はサブ基板に搭載された遊技機制御基板において、
前記メインＣＰＵ及びサブＣＰＵが、遊技機制御用ＣＰＵ、識別回路、チップの個別ＩＤ番号格納回路、他のチップ固有のＩＤ番号格納回路、監視タイマー及びリセット回路及び／又は乱数発生回路で構成され、
前記Ｉ／Ｏチップが、識別回路、他チップの固有ＩＤ番号格納回路、個別ＩＤ番号格納回路、監視タイマー、リセット回路、及び／又は乱数発生回路とで構成され、
前記メインＣＰＵと各サブＣＰＵ及び／又はＩ／Ｏチップとが通信ラインを介してスター接続されたものからなり、
前記メインＣＰＵとサブＣＰＵ及び／又はＩ／Ｏチップとが相互に他チップの個別ＩＤ番号を格納しており、メインＣＰＵとサブＣＰＵ及び／又はＩ／Ｏチップとが相互に個別ＩＤ番号を確認しあうことにより相互のチップが正規のものか否かを認証するように構成されると共に
前記相互認証に際してメインＣＰＵから所定のサブＣＰＵ又はＩ／Ｏチップのデバイス識別コードに基づき接続要求を行い、該サブＣＰＵ又はＩ／Ｏチップから接続可の返信がされた場合にメインＣＰＵの個別ＩＤ番号を送信し、サブＣＰＵ又はＩ／Ｏチップは送信されたメインＣＰＵの個別ＩＤ番号に基づきメインＣＰＵが正規のものか否かの認証を行い、しかる後にサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号を送信することによりメインＣＰＵがサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号の認証を行うように構成された認証機能を有する遊技機制御用基板により本目的を達成する。
【０００５】
請求項２の発明は、前記メインＣＰＵがサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号を確認する際にメインＣＰＵのＩＤ番号格納回路に格納された個別ＩＤ番号とサブＣＰＵ又はＩ／Ｏチップから送信された個別ＩＤ番号とが一致しなかった時にメインＣＰＵをリセット回路を介して装置を停止するように構成されていることを特徴とする。
【０００６】
請求項３の発明は、前記相互認証に際してメインＣＰＵから所定のサブＣＰＵ又はＩ／Ｏチップのデバイス識別コードに基づき接続要求を行い、該サブＣＰＵ又はＩ／Ｏチップから接続可の返信識別コードが返信された場合にメインＣＰＵ内の乱数発生回路が発生した乱数値に基づき作成された暗号キーに従い暗号化したメインＣＰＵの個別ＩＤ番号及び該乱数値をサブＣＰＵ又はＩ／Ｏチップに送信し、サブＣＰＵ又はＩ／Ｏチップ側は送信された乱数値に基づき作成された暗号キーに従い暗号化個別ＩＤ番号を復号化した後に受信したメインＣＰＵの個別ＩＤ番号が正規のものか否かの認証を行い、しかる後にサブＣＰＵ又はＩ／Ｏチップの乱数発生回路が発生した乱数値に基づき作成された暗号キーに従い暗号化したサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号及び当該乱数値を送信することによりメインＣＰＵが送信された乱数値に基づき作成された暗号キーに従い暗号化個別ＩＤ番号を復号化した後にサブＣＰＵ又はＩ／Ｏチップが正規のものか否かの認証を行うように構成されたスター接続された相互認証機能を有する遊技機制御用基板である。
【０００７】
請求項４の発明は、前記相互認証に際してメインＣＰＵから所定のサブＣＰＵ又はＩ／Ｏチップのデバイス識別コードに基づき接続要求を行い、該サブＣＰＵ又はＩ／Ｏチップから接続可の返信識別コードが返信された場合にメインＣＰＵ内の乱数発生回路が発生した乱数値Ｒ１を所定のプロトコルに従い暗号化して送信し、サブＣＰＵ又はＩ／Ｏチップ側は送信された乱数値Ｒ１を格納すると共に乱数発生回路が発生した乱数値Ｒ２を所定のプロトコルに従い暗号化して送信し、メインＣＰＵは当該乱数値Ｒ２を格納した後に、前記乱数値Ｒ１，Ｒ２に基づき作成された暗号キーｋ３に基づき暗号化されたメインＣＰＵの個別ＩＤ番号をサブＣＰＵ又はＩ／Ｏチップへ送信し、受信したサブＣＰＵ又はＩ／Ｏチップは格納した乱数値Ｒ１，Ｒ２に基づき作成した暗号キーｋ３に従い暗号化された個別ＩＤ番号を復号化すると共に予め他チップ個別ＩＤ番号格納回路に格納された個別ＩＤ番号との照合を行い、これが一致している場合に個別ＩＤ番号格納回路に格納された自己の個別ＩＤ番号を前記暗号キーｋ３に従い暗号化してメインＣＰＵへ送信し、メインＣＰＵは受信した暗号化個別ＩＤ番号を前記暗号キーｋ３に基づき復号化し他チップ個別番号格納回路に格納された個別ＩＤ番号との照合を行い、これが一致している場合に相互認証を終了し次のサブＣＰＵ又はＩ／Ｏチップとの照合に移行するように構成されたスター接続された相互認証機能を有する遊技機制御用基板である。
【０００８】
請求項５の発明は、乱数発生回路から発生させた乱数値Ｒ１，Ｒ２が常時乱数値等格納回路に格納されており、当該格納された固定乱数値Ｒ１，Ｒ２を利用するように構成されており、相互認証を行うメインＣＰＵとサブＣＰＵ又はＩ／Ｏチップ間の暗号キーｋ３は常に一定となるように構成されたスター接続された相互認証機能を有する遊技機制御用基板である。
請求項６の発明は、メインＣＰＵの個別ＩＤ番号格納回路に格納されているメイン個別ＩＤ番号（ＭＩＤ）は、全て同一の固定値であり、乱数発生回路から発生する乱数値Ｒ１，Ｒ２は認証毎に新たなものを利用するように構成されたスター接続された相互認証機能を有する遊技機制御用基板である。
【０００９】
請求項７の発明は、メインＣＰＵ、サブＣＰＵ及びＩ／Ｏチップがメイン基板又はサブ基板に搭載された遊技機制御基板において、
前記メインＣＰＵ及びサブＣＰＵが、遊技機制御用ＣＰＵ、識別回路、チップの個別ＩＤ番号格納回路、他のチップ固有のＩＤ番号格納回路、監視タイマー及びリセット回路及び／又は乱数発生回路で構成され、
前記Ｉ／Ｏチップが、識別回路、他チップの固有ＩＤ番号格納回路、個別ＩＤ番号格納回路、監視タイマー、リセット回路、及び／又は乱数発生回路とで構成され、
前記メインＣＰＵと各サブＣＰＵ及びＩ／Ｏチップとが通信ラインを介してリング接続され、前記メインＣＰＵとサブＣＰＵ及びＩ／Ｏチップとが相互に隣接する他チップの個別ＩＤ番号を格納したものからなり、
前記メインＣＰＵ、Ｉ／Ｏチップ及びサブＣＰＵが、隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号の認証を行い、
被認証のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが、隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号の照合を行うことによりリング接続された隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号を順次照合するように構成されると共に、
前記認証に際して、メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵに対して接続要求を行い、該隣接メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから接続可の返信がされた場合にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから個別ＩＤ番号を送信し、隣接する装置のＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵ側は送信された個別ＩＤ番号に基づきメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが正規のものか否かの認証を行い、しかる後に隣接装置のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが個別ＩＤ番号を送信することによりメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが隣接装置の個別ＩＤ番号の認証を行うように構成された認証機能を有する遊技機制御用基板により本目的を達成する。
【００１０】
請求項８の発明は、前記個別ＩＤ番号の照合を行ったサブＣＰＵ、Ｉ／Ｏチップ又はメインＣＰＵが被照合対象のＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号と一致しなかった時には、メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵをリセット回路を介して装置を停止するように構成されたリング接続された認証機能を有する遊技機制御用基板である。
【００１１】
請求項９の発明は、前記認証に際して、メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵに対して接続要求を行い、該隣接メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから接続可の返信がされた場合にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの乱数発生回路が発生した乱数値に基づき暗号化したメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号及び当該乱数値を送信し、当該隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵ側は送信された乱数値に基づき暗号化個別ＩＤ番号を復号化した後にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが正規のものか否かの認証を行い、しかる後にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの乱数発生回路が発生した乱数値に基づき暗号化したメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号及び当該乱数値を送信することによりメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが送信された乱数値に基づき暗号化個別ＩＤ番号を復号化した後に隣接装置のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号が正規のものか否かの認証を行うように構成されたリング接続された遊技機制御用基板である。
請求項１０の発明は、台検査装置８０が外部通信手段４０を介してメインＣＰＵ、サブＣＰＵ又はＩ／Ｏチップと接続され、台毎の接続されたチップの個別ＩＤ格納回路に書き込まれた個別ＩＤ番号をオフラインで読み出すことができるように構成されたスター接続又はリング接続された遊技機制御用基板である。
【００１２】
【発明の実施の形態】
以下に本発明を図示された実施例に従って詳細に説明する。
図１は本発明にかかる実施例の全体の運用概略図であり、１００はホストコンピュータであり、２００はそのデータベースのファイルを示す記憶手段である。ホストコンピュータ１００は、公衆回線３００を介して各ホールＡ，Ｂ，Ｃ，・・・，Ｎのホールコンピュータ４００Ａ，Ｂ，Ｃ，・・・，Ｎと接続されている。尚５００はホストコンピュータ１００の通信手段を表す。
【００１３】
次に図２は各ホールＡ，Ｂ，Ｃ，・・・Ｎ内のホールコンピュータ４００Ａ，Ｂ，ｉ，・・・，Ｎと、ホールに設置された遊技機６００１，６００２，６００３，・・・，６００ｍ，台検査装置８０ との接続関係を示すブロック図であり、ホールコンピュータ４００ｉは遊技機の外部通信手段４０を介してメインＣＰＵ１０，と接続され、又、台検査装置８０も外部通信手段４０を介してメインＣＰＵ１０と接続されている。さらに、メインＣＰＵ１０、サブＣＰＵ６１，Ｉ／Ｏチップ２０１，２０２，２０３，・・・２０ｎ並びにサブ基板の各Ｉ／Ｏチップ６３と別系統の通信ラインで接続されている。
【００１４】
図３は、相互監視をメインＣＰＵ１０と外部通信手段４０とを接続したタイプの遊技機制御用基板のブロック図であり、図４はサブ基板６０１のサブＣＰＵ６１と外部通信手段４０とを接続したタイプの遊技機制御用基板のブロック図である。
【００１５】
図３において１はメイン基板であり、メイン基板はバスライン２を介して接続されたメインＣＰＵ１０、Ｉ／Ｏチップ２０１〜２０ｎ、該Ｉ／Ｏチップ２０１〜２０ｎに対応し払い出し基板６０１，音声基板６０ｉ，入賞センサー５及び表示器６等と接続され、インターフェース回路３０１〜３０ｎ及び監視装置５０と接続された外部通信手段４０とからなる。６０１，６０ｉは、遊技機の各種装置（払出装置３，スピーカー４）を制御するためのサブ基板である。尚、入賞センサー５及び表示器等６は払い出し基板６０１及び音声基板６０ｉと同様のサブ基板であってもよい。
【００１６】
前記各サブ基板６０１，６０ｉは、図３に示すようにサブＣＰＵ６１、メインＣＰＵ１０とのインターフェース回路６２、Ｉ／Ｏチップ６３及び払い出し装置３及びスピーカー回路４とのインターフェース回路６４とからなり、前記サブＣＰＵ６１、払い出し装置３及びスピーカー回路４とのインターフェース回路６４、Ｉ／Ｏチップ６３は、バス・ライン６５を介してバス接続され、サブＣＰＵ６１及びＩ／Ｏチップ６３はメイン基板１のメインＣＰＵ１０と通信ラインを介して接続され、又Ｉ／Ｏチップ６３はインターフェース回路６２を介してメイン基板１のインターフェース回路３０ ｉ と接続されている。尚、本実施例ではＩ／Ｏチップ２０１，２０２，・・・２０ｎはメインＣＰＵ１０と通信ラインを介して接続されている。この結果、メインＣＰＵ１０とＩ／Ｏチップ２０１，２０２，・・・２０ｎ、複数のサブＣＰＵ６１及び複数のＩ／Ｏチップ６３はメインＣＰＵ１０を中心にスター接続されていることになる。
尚、上述実施例は、メインＣＰＵ１０，サブＣＰＵ６１、及びＩ／Ｏチップ間の相互認証を行う構成のものであるが、これに限定されるものではなく、図２０及び図２１に示すような実施例の場合にも本発明は適用される。図２０は、バスライン２を介して接続されたメインＣＰＵ１０、Ｉ／Ｏチップ２０１、該Ｉ／Ｏチップ２０１と接続されたインターフェース回路３０ １ 並びに前記メインＣＰＵ１０及び監視装置５０と接続された外部通信手段４０とからなるメイン基板１であり、該メイン基板１のインターフェース回路３０ １ を介して払い出し装置３と接続されている。かかる場合は単純にメインＣＰＵ１０とＩ／Ｏチップ２０１とが相互認証を行う実施例である。図２１は、図３の実施例の中で相互認証の対象をメインＣＰＵ１０とサブＣＰＵ６１とした実施例を示すブロック図である。これら図２０及び図２１の場合も本発明におけるスター接続に該当するものである。
【００１７】
次に図５に示すものは、メインＣＰＵ１０の構成を示すブロック図であり、該メインＣＰＵ１０は、遊技機制御用ＣＰＵ１０ａと、該ＣＰＵ１０ａとバス接続されたブートＲＡＭ１０ｂ、ブートＲＯＭ１０ｃ、ユーザＲＡＭ１０ｄ及びユーザＲＯＭ１０ｅ並びに暴走とシステムの正常動作を監視するためのウォッチドッグタイマ回路１０ｆ、プログラムが所定のアドレス領域以外へのアクセスを禁止するための不正アドレス実行禁止回路１０ｇ、ユーザプログラムが使用するタイマ回路１０ｈ、ユーザプログラムが不正に改竄されるのをチェックするためのセキュリティチェック回路１０ｉと、前記遊技機制御用ＣＰＵ１０ａに対してクロックを供給するクロック回路１０ｊと、前記遊技機制御用ＣＰＵ１０ａに対してリセット信号を送信するリセット回路１０ｋと、相互認証のための乱数を発生する乱数発生回路１０ｍと、
メインＣＰＵ１０が送信した乱数値Ｒ１，他チップ（サブＣＰＵ６１又はＩ／Ｏチップ６３等相互認証相手）から送信された乱数値Ｒ２および前記乱数値Ｒ１及びＲ２から生成された暗号キーｋ３を記憶する乱数値等格納回路１０ｎ、
メインＣＰＵ１０の個別ＩＤ番号を格納する個別ＩＤ番号格納回路１０ｐ、通信接続されたメイン基板のＩ／Ｏチップ２０１，２０２，・・・２０ｎ、サブ基板のサブＣＰＵ６１及びＩ／Ｏチップ６３の個別ＩＤ番号を格納するための他チップＩＤ番号格納回路１０ｑ、
スター接続時は従局の場合、主局チップへ通信を行い、リング接続時は上位チップへ通信を行う双方向の上位通信ポートと、スター接続時は主局の場合、従局チップへ通信を行い、リング接続時は下位チップへ通信を行う下位通信ポートを持ち、所定の暗号化アルゴリズムに基づき送受信データを暗号化又は復号化し、主局（上位）又は従局（下位）のチップに対し、暗号データ及び制御データを送受信するともに、相互認証の処理を行い、相互認証判定結果を格納し、相互認証の判定結果によりリセット回路１０ｋを介して遊技機制御用ＣＰＵ１０ａにリセットをかけることによりメインＣＰＵ１０を停止する制御を行う識別回路１０ｒ、
外部通信手段４０を介して外部の機器（外部通信手段４０を介して接続されたホールコンピュータ等の監視装置５０又は基板に直接接続された検査装置８０）と通信を行い、識別回路１０ｒに格納された相互認証結果を出力する外部通信回路１０ｓ、
相互認証を行う識別回路１０ｒがリンク確立時の相手側の応答をタイマ監視し応答がない場合はエラーとみなし、リンク確立後に主局（マスター）として動作する場合は、所定間隔で相互認証行うに際して所定時間ｔ ０ 毎に相互認証を起動するとともに他のチップから応答をタイマ監視し応答がない場合にエラーとみなし、従局（スレーブ）として動作する場合は主局（マスター）からの応答をタイマ監視し応答がない場合はエラーとするための監視タイマ１０ｔ、及び
チップ間の相互監視を行うか、相互監視をスター接続で行うか、相互認証をリング接続で行うかの相互認証情報と、自デバイスの他に接続があるか、自デバイスが主局（マスター）として設定か、従局（スレーブ）として設定かの自デバイス情報と監視対象のデバイス識別コードを格納した監視情報格納回路１０ｕとからなる。
尚、前記乱数発生回路１０ｍと、乱数値等格納回路１０ｎ、個別ＩＤ番号格納回路１０ｐ、他チップＩＤ番号格納回路１０ｑ、識別回路１０ｒ、監視タイマ１０ｔ、及び監視情報格納回路１０ｕの相互認証を行う回路は識別回路１０ｒを中心に相互に接続される。さらに監視情報格納回路１０ｕは遊技機制御用ＣＰＵ１０ａからも接続され、ユーザＲＯＭ１０ｄ内のユーザ管理エリア内に格納された監視情報を電源立ち上げ時及びシステムリセット時に格納する。
【００１８】
図６に示すものは図３及び図９においてサブ基板（払い出し基板６０ １、音声基板６０ ｉ）又はメイン基板１内のＩ／Ｏチップ６３（２０）のブロック図を示すものであり、システムリセットを行うリセット回路６３ａ（２０ａ）と、
乱数発生回路６３ｍ（２０ｍ）と、他チップ（メインＣＰＵ１０、サブＣＰＵ６１及び他のＩ／Ｏチップ等相互認証相手）が送信した乱数値Ｒ１，Ｉ／Ｏチップから送信された乱数値Ｒ２および前記乱数値Ｒ１及びＲ２から生成された暗号キーｋ３を記憶する乱数値等格納回路６３ｎ（２０ｎ）、
自己の個別ＩＤ番号を格納する個別ＩＤ番号格納回路６３ｐ（２０ｐ）、他チップ（メインＣＰＵ１０、サブＣＰＵ６１及び他のＩ／Ｏチップ等相互認証相手）の個別ＩＤ番号を格納するための他チップＩＤ番号格納回路６３ｑ（２０ｑ）、
スター接続時は従局の場合、主局チップへ通信を行い、リング接続時は上位チップへ通信を行う双方向の上位通信ポートと、スター接続時は主局の場合、従局チップへ通信を行い、リング接続時は下位チップへ通信を行う下位通信ポートを持ち、所定の暗号化アルゴリズムに基づき送受信データを暗号化又は復号化し、主局（上位）又は従局（下位）のチップに対し、暗号データ及び制御データを送受信するとともに、相互認証の処理を行い、相互認証判定結果を格納し、相互認証の判定結果によりリセット回路６３ｋを介して入出力制御回路６３ｘ（２０ｘ）及び入出力回路６３ｙ（２０ｙ）をリセット状態とする制御を行う識別回路６３ｒ（２０ｒ）、
外部通信手段４０を介して外部の機器（外部通信手段４０を介して接続されたホールコンピュータ等の監視装置５０又は基板に直接接続された検査装置８０）と通信を行い、識別回路６３ｒ（２０ｒ）に格納された相互認証結果を出力する外部通信回路６３ｓ（２０ｓ）、
相互認証を行う識別回路６３ｒ（２０ｒ）がリンク確立時の相手側の応答をタイマ監視し応答がない場合はエラーとみなし、リンク確立後に主局（マスター）として動作する場合は、所定間隔で相互認証行うに際して所定時間ｔ０毎に相互認証を起動するとともに他のチップから応答をタイマ監視し応答がない場合にエラーとみなし、従局（スレーブ）として動作する場合は主局（マスター）からの応答をタイマ監視し応答がない場合はエラーとするための監視タイマ６３ｔ（２０ｔ）、及び
外部の設定により監視情報設定回路６３ｖ（２０ｖ）により設定された、チップ間の相互監視を行うか、相互監視をスター接続で行うか、相互認証をリング接続で行うかの相互認証情報と、自デバイスの他に接続があるか、自デバイスが主局（マスター）として設定か、従局（スレーブ）として設定かの自デバイス情報、及び監視対象のデバイス識別コードを監視情報として格納した監視情報格納回路６３ｕ（２０ｕ）並びにアドレスデコード回路６３ｗ（２０ｗ）、入出力制御回路６３ｘ（２０ｘ）、入出力回路６３ｙ（２０ｙ）とからなり、アドレスデコード回路６３ｗ（２０ｗ）はアドレスバスと接続され、入出力回路６３ｙ（２０ｙ）はデータバスと接続されている。
【００１９】
図７はサブＣＰＵ６１内の構成を示すブロック図であり、該サブＣＰＵ６１は、遊技機制御用ＣＰＵ６１ａと、該ＣＰＵ６１ａとバス接続されたブートＲＡＭ６１ｂ、ブートＲＯＭ６１ｃ、ユーザＲＡＭ６１ｄ及びユーザＲＯＭ６１ｅ並びに暴走とシステムの正常動作を監視するためのウォッチドッグタイマ回路６１ｆ、プログラムが所定のアドレス領域以外へのアクセスを禁止するための不正アドレス実行禁止回路６１ｇ、タイマ回路６１ｈ、ユーザプログラムが不正に改竄されるのをチェックするためのセキュリティチェック回路６１ｉと、前記遊技機制御用ＣＰＵ６１ａに対してクロックを供給するクロック回路６１ｊと、前記遊技機制御用ＣＰＵ６１ａに対してリセット信号を送信するリセット回路６１ｋと、サブＣＰＵ６１の乱数を発生する乱数発生回路６１ｍと、サブＣＰＵ６１が送信した乱数値Ｒ２，他チップ（メインＣＰＵ１０、他のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）等）から送信された乱数値Ｒ１および前記乱数値Ｒ１及びＲ２から生成された暗号キーｋ３を記憶する乱数値等格納回路６１ｎ、サブＣＰＵ６１の個別ＩＤ番号を格納する個別ＩＤ番号格納回路６１ｐ、
通信接続された他チップ（メインＣＰＵ１０又は他のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）等）の個別ＩＤ番号を格納するための他チップＩＤ番号格納回路６１ｑ、
スター接続時は従局の場合、主局チップへ通信を行い、リング接続時は上位チップへ通信を行う双方向の上位通信ポートと、スター接続時は主局の場合、従局チップへ通信を行い、リング接続時は下位チップへ通信を行う下位通信ポートを持ち、所定の暗号化アルゴリズムに基づき送受信データを暗号化又は復号化し、主局（上位）又は従局（下位）のチップに対し、暗号データ及び制御データを送受信すると共に、相互認証の処理を行い、相互認証判定結果を格納し、相互認証の判定結果によりリセット回路６１ｋを介して遊技機制御用ＣＰＵ６１ａにリセットをかけることによりサブＣＰＵ６１を停止する制御を行う識別回路６１ｒ、外部通信手段４０を介して外部の機器（外部通信手段４０を介して接続されたホールコンピュータ等の監視装置５０又は基板に直接接続された検査装置８０）と通信を行う外部通信回路６１ｓ及び相互認証を行う識別回路６１ｒがリンク確立後所定間隔で相互認証行うに際して所定時間ｔ０毎に相互認証を起動するとともに所定時間ｔｓ内にメインＣＰＵ１０又はＩ／Ｏチップ６３（２０）から送信がなされない場合にエラーとみなすための信号を送る監視タイマ６１ｔ及び
チップ間の相互認証に必要な相互監視を行うか、相互監視をスター接続で行うか、リング接続で行うかの相互認証情報と、自デバイスの他に接続があるか、自デバイスが主局（マスターコントローラ）として設定か、従局（スレーブ）として設定かの自デバイス情報と監視対象のデバイス識別コードを格納した監視情報格納回路６１ｕとからなる。
尚、前記乱数発生回路６１ｍと、乱数値等格納回路６１ｎ、個別ＩＤ番号格納回路６１ｐ、他チップＩＤ番号格納回路６１ｑ、識別回路６１ｒ、監視タイマ６１ｔ、及び監視情報格納回路６１ｕの相互認証を行う回路は識別回路６１ｒを中心に相互に接続される。
さらに監視情報格納回路６１ｕは遊技機制御用ＣＰＵ６１ａからも接続され、ユーザＲＯＭ１０ｄ内のユーザ管理エリア内に格納された監視情報を電源立ち上げ時及びシステムリセット時に格納する。
尚、図４に示すブロック図は、メインＣＰＵ１０の代わりにサブ基板６０に外部通信手段４０を設け、該外部通信手段４０がサブＣＰＵ６１と接続された他の実施例を示すもので、かかる場合にはスター接続の主局（マスターコントローラ）はメインＣＰＵ１０ではなくサブＣＰＵ６１となり、監視装置５０と接続されている。同様にＩ／Ｏチップ６３（２０）が主局（マスターコントローラ）となってもよい。
【００２０】
図１９にメインＣＰＵ１０及びサブＣＰＵ６１のユーザＲＯＭ１０ｅ（又は６１ｅ）のメモリー構成を示す。ユーザＲＯＭは、遊技を制御するユーザグラムと機種名、メーカー名等を格納した機種情報と、
ＲＡＭサイズ、プログラム実行範囲を示すアドレス等のブートプログラムで設定する情報を格納した設定情報と、
電源立ち上げ時またはシステムリセット時のブート処理でチップ内の監視情報格納回路に格納され、チップ間の相互監視に必要な情報を格納した監視情報と、電源立ち上げ及びシステムリセット時にユーザプログラムのセキュリティチェックを行うためのセキュリティコードで構成される。
監視情報は相互監視処理行う処理内容として、
００：相互監視を行わない、
０１ｈ：主局（マスターコントローラ）が従局（スレーブデバイス）を順次監視（スター接続）および０２ｈ：隣接する上下のデバイスを監視（リング接続）を選択して格納する相互監視情報と
自デバイスの動作を定義する情報として、
００ｈ：他デバイスの接続無し、
０１ｈ：主局（マスターコントローラ）として設定、
０２ｈ：従局（スレーブデバイス）として設定を選択して格納する自デバイス情報と
自デバイスのアドレスを示す自デバイス識別コードと、
監視対象となるデバイスのアドレス情報としてスター接続時に使用する監視デバイス識別コード１またはリング接続時に使用する上位デバイス識別コードと
ス ター接続時に使用する監視デバイス識別コード２またはリング接続時に使用する下位デバイス識別コードと
以下、スター接続時に使用する監視デバイス識別コード３と
それ以外のスター接続時使用する監視デバイス識別コード群と
ブートプログラムが設定終了を認識するためのストッパコード（ＦＦ）
で構成される。
尚、リング接続で使用する場合は監視デバイス識別コード３以下のデータは設定しない。
【００２１】
本実施例では図８（ａ），（ｂ）に示すように遊技機の制御を行う相互監視リンク内全てのチップに製造時に各チップに個別ＩＤ番号を格納させる場合（図８（ａ））と、遊技機の制御を行う相互監視リンク内の主局となるメインＣＰＵ、サブＣＰＵ又はＩ／Ｏチップのみに個別ＩＤ番号を格納させておき、他のサブＣＰＵ及び／又はＩ／Ｏチップには個別ＩＤ番号を格納させないで各チップとのリンク確立の際に当該主局のメインＣＰＵ又はサブＣＰＵまたはＩ／Ｏチップと従局の各デバイス識別コードの関係から当該従局のＩＤ番号を決定する場合（図８（ｂ））とがある。
【００２２】
以上述べた構成において本実施例にかかるチップでは以下の（１）〜（６）の認証手順にて各チップ間の監視及び認証が行われる。
（１）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いない場合。
（２）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時には乱数値を交換しない）
（３）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時に乱数値を交換する）
（４）メインＣＰＵにのみに個別ＩＤ番号が格納されており、通信に際して乱数発生回路から発生する乱数を用いない場合。
（５）メインＣＰＵにのみに個別ＩＤ番号が格納されており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時には乱数値を交換しない）
（６）メインＣＰＵにのみに個別ＩＤ番号が格納されており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時に乱数値を交換する）
【００２３】
以下に各手順（１）〜（６）におけるメインＣＰＵ、サブＣＰＵ又はＩ／Ｏチップ間のリンク確立手順並びに相互認証手順について図１０〜図１５に基づき説明する。
本実施例では、メインＣＰＵ１０と、他のＩ／Ｏチップ２０１，２０２，２０３，・・・２０ｎおよびサブ基板のサブＣＰＵ６１又はＩ／Ｏチップ６３との物理的な接続関係（メインＣＰＵの個別ＩＤ番号（ＭＩＤ）及び他のサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号（ＳＩＤ）を相互に記憶するため）を確立するためのリンク確立手順と、リンク確立後に行われる記憶したそれぞれの個別ＩＤ番号を相互認証する認証手順とに分かれる。
【００２４】
（１）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いない場合。（図１０）。
ａ．リンク確立手順
まず電源立ち上げ時に主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納された所定のデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３，２０に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０からメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）が送信され、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は主局のメインＣＰＵ１０のメイン個別ＩＤ番号（ＭＩＤ）を獲得し、これ（ＭＩＤ）を個別ＩＤ番号格納回路６３ｑ，６１ｑ（２０ｑ）に格納した後にサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納されたサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤ）を主局のメインＣＰＵ１０に送信し、主局のメインＣＰＵ１０は従局の当該個別ＩＤ番号（ＳＩＤ）をデバイス識別コード（Ｄｎ）に対応させた形で他チップＩＤ番号格納回路１０ｑに格納し当該サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切る。そして次のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
【００２５】
このようにして主局となるメインＣＰＵ１０は、順次デバイス識別コード（Ｄｎ）を有する全ての従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、
各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して自己の個別ＩＤ番号（ＭＩＤ）を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別ＩＤ番号（ＳＩＤ）を獲得し、これを当該のデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路１０ｑに格納する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は配布された主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。このようにして主局、従局間のリンク確立手順が終了する。
その結果、主局となるメインＣＰＵ１０またはサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と従局となるメインＣＰＵ１０またはサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とは個別ＩＤ番号（ＭＩＤ，ＳＩＤ）を互いに保有しあうことになる。
【００２６】
ｂ．相互認証手順
リンク確立後に所定時間間隔で主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ所定の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。
これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０からメイン個別ＩＤ番号（ＭＩＤ）が送信され、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は他チップ個別ＩＤ番号格納回路６１ｑ（６３ｑ）に格納された主局のメインＣＰＵ１０の（ＭＩＤ）と、送信されたメイン個別ＩＤ番号（ＭＩＤ）とが一致するか否かについて識別回路６１ｒ（６３ｒ）が判定を行い、不一致の場合にはリセット回路６１ｋ（６３ｋ）を駆動させ、システムリセットすることにより従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
また一致した場合には個別ＩＤ番号格納回路６１ｐ（６３ｐ）に格納された従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤｎ）を主局のメインＣＰＵ１０に対して送信する。受信した主局のメインＣＰＵ１０は、他チップ個別ＩＤ番号格納回路１０ｐに格納された当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のＳＩＤｎと、受信したＳＩＤとが一致するか否かについて識別回路１０ｒが判定を行い、不一致の場合にはシステムリセットし主局のメインＣＰＵ１０の機能を停止する。また一致した場合には、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切り相互認証を終了する。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証手順に移行する。
【００２７】
以上のようにして主局のメインＣＰＵ１０は、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を行うが、本実施例では主局のメインＣＰＵ１０のタイマ回路１０ｔにより相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路１０ｒがリセット回路１０ｋを介してリセットを行い主局のメインＣＰＵ１０の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のメインＣＰＵ１０からの相互認証の接続要求が所定間隔で来なかった場合には、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００２８】
（２）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時には乱数値を交換しない）（図１１）。
ａ．リンク確立手順
まず電源立ち上げ時に主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍから発生した乱数値Ｒ１（以降固定）をまず、乱数値等格納回路１０ｎに格納すると共に、暗号キーｋ１を用いて識別回路１０ｒが所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１により暗号化され送信された乱数値Ｒ１を識別回路６１ｒ又は６３ｒ（２０ｒ）により暗号キーｋ１で復号化を行い送信された乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２（以降固定）を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に識別回路６１ｒ又は６３ｒ（２０ｒ）は暗号キーｋ２を用いて所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のメインＣＰＵ１０に送信する。
暗号キーｋ２により暗号化されたＲ２を受信した主局のメインＣＰＵ１０は、まず識別回路１０ｒにおいて暗号キーＫ２で復号化を行い、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路１０ｎに格納する。これにより、主局のメインＣＰＵ１０及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路１０ｎ，６１ｎ又は６３ｎ（２０ｎ）にはそれぞれの乱数発生回路から取り出された乱数値Ｒ１，Ｒ２とが格納されることになる。
【００２９】
次に主局のメインＣＰＵ１０は乱数値等格納回路１０ｎに格納された乱数値Ｒ１，Ｒ２に基づき暗号キーｋ３（以降固定）を生成し、当該暗号キーｋ３に基づき識別回路１０ｒが、主局のメインＣＰＵの個別ＩＤ番号格納回路１０ｐに格納された個別ＩＤ番号（ＭＩＤ）の暗号化を行った後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した暗号化個別ＩＤ番号（ＭＩＤ）を、既に獲得している乱数値Ｒ１，Ｒ２に基づき暗号キーｋ３を作成した後、当該暗号キーｋ３に基づき復号化を行い個別ＩＤ番号（ＭＩＤ）を獲得する。そしてこの個別ＩＤ番号（ＭＩＤ）を他チップの個別ＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。
当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、前述暗号キーｋ３に基づき個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された個別ＩＤ番号（ＳＩＤ）を暗号化した後に主局のメインＣＰＵ１０に送信する。
暗号化個別ＩＤ番号（ＳＩＤ）を受信した主局のメインＣＰＵ１０は、既に取得した暗号キーｋ３に基づき復号化を行い、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤ）を獲得する。これを従局の当該デバイス識別コード（Ｄｎ）に対応させた形で他チップＩＤ番号格納回路１０ｑに格納し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切る。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
【００３０】
このようにして主局となるメインＣＰＵ１０は、順次デバイス識別コード（Ｄｎ）を有する全ての従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、
各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して当該の乱数値Ｒ１を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別の乱数値Ｒ２を獲得し、主局のメインＣＰＵ１０と各当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との間で暗号キーｋ３を共有し、これを当該のデバイス識別コード（Ｄｎ）に対応した乱数値等格納回路１０ｎに格納しさらに、各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して自己の個別ＩＤ番号（ＭＩＤ）を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別ＩＤ番号（ＳＩＤ）を獲得し、これを当該のデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路１０ｑに格納する。
また、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は主局のメインＣＰＵ１０と共有する当該の個別の乱数値Ｒ１とＲ２と暗号キーｋ３を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納し、さらに配布された主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。このようにして主局、従局間のリンク確立手順が終了する。
その結果、主局となるメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と従局となるメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、乱数値Ｒ１、Ｒ２、共通暗号キーｋ３及び個別ＩＤ番号（ＭＩＤ，ＳＩＤ）を互いに保有しあうことになる。
【００３１】
ｂ．相互認証手順
リンク確立後に所定時間間隔で主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
【００３２】
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍが発生した新たな乱数値Ｒ３を獲得した後に前記したリンク確立手順にて得た暗号キーｋ３に基づき識別回路１０ｒが、個別ＩＤ番号格納回路に格納された個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを、既にリンク確立手順にて獲得している暗号キーｋ３に基づき復号化を行いＭＩＤ及び乱数値Ｒ３を獲得する。 さらに識別回路６１ｒ又は６３ｒ（２０ｒ）は獲得した主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）が既に他チップ個別ＩＤ番号格納回路に格納されたＭＩＤとの一致するか否かを照合し、主局のメインＣＰＵ１０が正規のものか否かの認証を行う。そして不一致の場合にはリセット回路６３ｋを介してシステムリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止し、一致の場合には主局のメインＣＰＵ１０は正規のものと判断し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤ）を送信する手順に移行する。
本実施例では乱数発生回路６１ｍ又は６３ｍ（２０ｍ）に新たな乱数値Ｒ４を発生させると共に個別ＩＤ番号格納回路６３ｐに格納された個別ＩＤ番号（ＳＩＤ）と乱数値Ｒ４を混合して暗号化を行ったデータを既に獲得した暗号キーｋ３に基づき暗号化を行い主局のメインＣＰＵ１０に対して送信する。
主局のメインＣＰＵ１０は、受信したＳＩＤと乱数値Ｒ４が混合して暗号化されたデータを暗号キーｋ３に基づき復号化を行い、個別ＩＤ番号（ＳＩＤ）と乱数値Ｒ４を取得する。取得した個別ＩＤ番号（ＳＩＤ）と他チップＩＤ番号格納回路１０ｑに格納された所定のデバイス識別コード（Ｄｎ）に合致したＳＩＤとが一致するか否かの認証を行い。不一致の場合にはリセット回路１０ｋを介してシステムリセットを行い主局のメインＣＰＵ１０の機能を停止し、一致の場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断して当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切り相互認証を終了する。
【００３３】
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証手順に移行する。
上記実施例ではＭＩＤと乱数値Ｒ３及びＳＩＤと乱数値Ｒ４を混合して暗号化することにより暗号キーｋ３が毎回同じでも相互認証時のＭＩＤ、ＳＩＤ送受信データは毎回異なることになり解析が困難になる。
【００３４】
以上のようにして主局のメインＣＰＵ１０は従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を行うが、本実施例では主局のメインＣＰＵ１０のタイマ回路１０ｔにより相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路１０ｒがリセット回路１０ｋを介してリセットを行い主局のメインＣＰＵ１０の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のメインＣＰＵ１０からの相互認証の接続要求が所定間隔で来なかった場合には、識別回路６１ｒ又は６３ｒ（２０ｒ）が、リセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００３５】
（３）チップに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時に乱数値を交換する）（図１２）。
ａ．リンク確立手順
まず電源立ち上げ時に主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍから発生した乱数値Ｒ１をまず、乱数値等格納回路１０ｎに格納すると共に、暗号キーｋ１を用いて識別回路１０ｒが所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１により暗号化され送信された乱数値Ｒ１を識別回路６１ｒ又は６３ｒ（２０ｒ）により暗号キーｋ１で復号化を行い送信された乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に識別回路６１ｒ又は６３ｒ（２０ｒ）は、暗号キーｋ２を用いて所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のメインＣＰＵ１０に送信する。 暗号キーｋ２により暗号化されたＲ２を受信した主局のメインＣＰＵ１０は、まず識別回路１０ｒにおいて暗号キーＫ２で復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路１０ｎに格納する。これにより、主局のメインＣＰＵ１０及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路１０ｎ，６１ｎ又は６３ｎ（２０ｎ）にはそれぞれの乱数発生回路から取り出された乱数値Ｒ１，Ｒ２とが格納されることになる。
【００３６】
次に主局のメインＣＰＵ１０は乱数値等格納回路１０ｎに格納されたＲ１，Ｒ２に基づき暗号キーｋ３を生成し、当該暗号キーｋ３に基づき識別回路１０ｒが、主局のメインＣＰＵ１０の個別ＩＤ番号格納回路１０ｐに格納された個別ＩＤ番号（ＭＩＤ）の暗号化を行った後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した暗号化個別ＩＤ番号（ＭＩＤ）を、既に獲得している乱数値Ｒ１，Ｒ２に基づき暗号キーｋ３を作成した後、当該暗号キーｋ３に基づき復号化を行いＭＩＤを獲得する。そしてこのＭＩＤを他チップの個別ＩＤ番号格納回路１０ｑに格納する。
当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、前述暗号キーｋ３に基づき個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された個別ＩＤ番号（ＳＩＤ）を暗号化した後に主局のメインＣＰＵ１０に送信する。
暗号化個別ＩＤ番号（ＳＩＤ）を受信した主局のメインＣＰＵ１０は、既に取得した暗号キーｋ３に基づき復号化を行い、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤ）を獲得する。これを従局の当該個別ＩＤ番号（ＳＩＤ）をデバイス識別コード（Ｄｎ）に対応させた形で他チップＩＤ番号格納回路１０ｑに格納し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切る。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
【００３７】
このようにして主局となるメインＣＰＵ１０は、順次デバイス識別コード（Ｄｎ）を有する全ての従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、
各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して当該の乱数値Ｒ１を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別の乱数値Ｒ２を獲得し、主局のメインＣＰＵ１０と各当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との間で暗号キーｋ３を共有し、これを当該のデバイス識別コード（Ｄｎ）に対応した乱数値等格納回路１０ｎに格納しさらに、各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して自己の個別ＩＤ番号（ＭＩＤ）を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別ＩＤ番号（ＳＩＤ）を獲得し、これを当該のデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路１０ｑに格納する。
また、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は主局のメインＣＰＵ１０と共有する当該の個別の乱数値Ｒ１とＲ２と暗号キーｋ３を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納し、さらに配布された主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。このようにして主局、従局間のリンク確立手順が終了する。
その結果、主局となるメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と従局となるメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値Ｒ１、Ｒ２、共通暗号キーｋ３及び個別ＩＤ番号（ＭＩＤ，ＳＩＤ）を互いに保有しあうことになる。
【００３８】
ｂ．相互認証手順
リンク確立後に所定時間間隔で主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍから発生した乱数値Ｒ１をまず、乱数値等格納回路１０ｎに格納すると共に、暗号キーｋ１を用いて識別回路１０ｒが所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１により暗号化され送信された乱数値Ｒ１を識別回路６１ｒ又は６３ｒ（２０ｒ）により暗号キーｋ１で復号化を行い送信された乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に識別回路６１ｒ又は６３ｒ（２０ｒ）は暗号キーｋ２を用いて所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のメインＣＰＵ１０に送信する。
暗号キーｋ２により暗号化されたＲ２を受信した主局のメインＣＰＵ１０は、まず識別回路１０ｒにおいて暗号キーｋ２で復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路１０ｎに格納する。これにより、主局のメインＣＰＵ１０及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路１０ｎ，６１ｎ又は６３ｎ（２０ｎ）にはそれぞれの乱数発生回路から取り出された乱数値Ｒ１，Ｒ２とが格納されることになる。
【００３９】
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍが発生した新たな乱数値Ｒ３を獲得した後、乱数値等格納回路１０ｎに格納されたＲ１，Ｒ２に基づき生成された暗号キーｋ３に基づき識別回路１０ｒが個別ＩＤ番号格納回路に格納された個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを、乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納されたＲ１，Ｒ２に基づき生成された暗号キーｋ３に基づき復号化を行いＭＩＤ及び乱数値Ｒ３を獲得する。
さらに識別回路６１ｒ又は６３ｒ（２０ｒ）は獲得した主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）が既に他チップ個別ＩＤ番号格納回路に格納されたＭＩＤとの一致するか否かを照合し、主局のメインＣＰＵ１０が正規のものか否かの認証を行う。
そして不一致の場合にはリセット回路６３ｋを介してシステムリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止し、一致の場合には主局のメインＣＰＵ１０は正規のものと判断し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤ）を送信する手順に移行する。
本実施例では乱数発生回路６１ｍ又は６３ｍ（２０ｍ）に新たな乱数値Ｒ４を発生させると共に個別ＩＤ番号格納回路６３ｐに格納された個別ＩＤ番号（ＳＩＤ）と乱数値Ｒ４を混合して暗号化を行ったデータを既に獲得した暗号キーｋ３に基づき暗号化を行い主局のメインＣＰＵ１０に対して送信する。
主局のメインＣＰＵ１０は、受信したＳＩＤと乱数値Ｒ４が混合して暗号化されたデータを暗号キーｋ３に基づき復号化を行い、個別ＩＤ番号（ＳＩＤ）と乱数値Ｒ４を取得する。
取得した個別ＩＤ番号（ＳＩＤ）と他チップＩＤ番号格納回路１０ｑに格納された所定のデバイス識別コード（Ｄｎ）に合致したＳＩＤとが一致するか否かの認証を行い。不一致の場合にはリセット回路１０ｋを介してシステムリセットを行い主局のメインＣＰＵの機能を停止し、一致の場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断して当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切り相互認証を終了する。
【００４０】
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証手順に移行する。
上記実施例ではＭＩＤと乱数値Ｒ３及びＳＩＤと乱数値Ｒ４を混合して暗号化することにより暗号キーｋ３が毎回同じでも相互認証時のＭＩＤ、ＳＩＤ送受信データは毎回異なることになり解析が困難になる。
以上のようにして主局のメインＣＰＵ１０は従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を行うが、本実施例では主局のメインＣＰＵ１０のタイマ回路１０ｔにより相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路１０ｒがリセット回路１０ｋを介してリセットを行い主局のメインＣＰＵ１０の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のメインＣＰＵ１０からの相互認証の接続要求が所定間隔で来なかった場合には、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００４１】
（４）メインＣＰＵにのみに個別ＩＤ番号が格納されており、通信に際して乱数発生回路から発生する乱数を用いない場合。（図１３）。
ａ．リンク確立手順
まず電源立ち上げ時に主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納された所定のデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。
これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０からメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）が送信される。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は主局のメインＣＰＵ１０のメイン個別ＩＤ番号（ＭＩＤ）を獲得し個別ＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納した後に、当該ＭＩＤと従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のデバイス識別コード（Ｄｎ）に基づき従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の従局個別ＩＤ番号（ＳＩＤｎ）を作成しこれを個別ＩＤ番号格納回路６３ｐ（６１ｐ）に格納した後に当該作成した従局個別ＩＤ番号（ＳＩＤｎ）を主局のメインＣＰＵ１０に送信し、主局のメインＣＰＵ１０は従局個別ＩＤ番号（ＳＩＤｎ）を当該のデバイス識別コード（Ｄｎ）に対応させた形で他チップＩＤ番号格納回路１０ｑに格納し接続を切る。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
【００４２】
このようにして主局となるメインＣＰＵ１０は、順次デバイス識別コード（Ｄｎ）を有する全ての従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して自己の個別ＩＤ番号（ＭＩＤ）を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別ＩＤ番号（ＳＩＤｎ）を獲得し、これを当該のデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路１０ｑに格納する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は配布された主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。このようにして主局、従局間のリンク確立手順が終了する。
その結果、主局となるメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と従局となるメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は個別ＩＤ番号（ＭＩＤ，ＳＩＤｎ）を互いに保有しあうことになる。
【００４３】
ｂ．相互認証手順
リンク確立後に所定時間間隔で主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。
これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０からメイン個別ＩＤ番号（ＭＩＤ）が送信され、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は他チップ個別ＩＤ番号格納回路６１ｑ（６３ｑ）に格納された主局のメインＣＰＵの（ＭＩＤ）と、送信されたメイン個別ＩＤ番号（ＭＩＤ）とが一致するか否かについて識別回路６１ｒ（６３ｒ）が判定を行い、不一致の場合にはリセット回路６１ｋ（６３ｋ）を駆動させ、システムリセットすることにより従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
また一致した場合には個別ＩＤ番号格納回路６１ｐ（６３ｐ）に格納された従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の従局個別ＩＤ番号（ＳＩＤｎ）を主局のメインＣＰＵ１０に対して送信する。
受信した主局のメインＣＰＵ１０は、他チップ個別ＩＤ番号格納回路１０ｐに格納された当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のＳＩＤｎと、受信したＳＩＤとが一致するか否かについて識別回路１０ｒが判定を行い、不一致の場合にはシステムリセットし主局のメインＣＰＵ１０の機能を停止する。また一致した場合には、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切り相互認証を終了する。
【００４４】
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証手順に移行する。
【００４５】
以上のようにして主局のメインＣＰＵ１０は、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を行うが、本実施例では主局のメインＣＰＵ１０のタイマ回路１０ｔにより相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路１０ｒがリセット回路１０ｋを介してリセットを行い主局のメインＣＰＵ１０の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では、主局のメインＣＰＵ１０からの相互認証の接続要求が所定間隔で来なかった場合には、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００４６】
（５）メインＣＰＵのみに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時には乱数値を交換しない）（図１４）。
ａ．リンク確立手順
まず電源立ち上げ時に主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）（従局）に対して、接続要求の信号が発信される。
これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
【００４７】
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍから発生した乱数値Ｒ１（以降固定）をまず、乱数値等格納回路１０ｎに格納すると共に、暗号キーｋ１を用いて識別回路１０ｒが所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１により暗号化され送信された乱数値Ｒ１を識別回路６１ｒ又は６３ｒ（２０ｒ）により暗号キーｋ１で復号化を行い送信された乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２（以降固定）を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に識別回路６１ｒ又は６３ｒ（２０ｒ）は暗号キーｋ２を用いて所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化された乱数値Ｒ２を主局のメインＣＰＵ１０に送信する。
暗号キーｋ２により暗号化されたＲ２を受信した主局のメインＣＰＵ１０は、まず識別回路１０ｒにおいて暗号キーｋ２で復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路１０ｎに格納する。これにより、主局のメインＣＰＵ１０及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路１０ｎ，６１ｎ又は６３ｎ（２０ｎ）にはそれぞれの乱数発生回路から取り出された乱数値Ｒ１，Ｒ２とが格納されることになる。
【００４８】
次に主局のメインＣＰＵ１０は乱数値等格納回路１０ｎに格納されたＲ１，Ｒ２に基づき暗号キーｋ３（以降固定）を生成し、当該暗号キーｋ３に基づき識別回路１０ｒが、主局のメインＣＰＵの個別ＩＤ番号格納回路１０ｐに格納された個別ＩＤ番号（ＭＩＤ）の暗号化を行った後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した暗号化個別ＩＤ番号（ＭＩＤ）を既に獲得している乱数値Ｒ１，Ｒ２に基づき暗号キーｋ３を作成した後、当該暗号キーｋ３に基づき復号化を行い個別ＩＤ番号（ＭＩＤ）を獲得する。
そしてこの個別ＩＤ番号（ＭＩＤ）を他チップの個別ＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納した後に当該ＭＩＤと従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のデバイス識別コード（Ｄｎ）に基づき従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の従局個別ＩＤ番号（ＳＩＤｎ）を作成しこれを個別ＩＤ番号格納回路６３ｐ（６１ｐ）に格納する。
【００４９】
当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、前述暗号キーｋ３に基づき個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された個別ＩＤ番号（ＳＩＤｎ）を暗号化した後に主局のメインＣＰＵ１０に送信する。暗号化個別ＩＤ番号（ＳＩＤｎ）を受信した主局のメインＣＰＵ１０は、既に取得した暗号キーｋ３に基づき復号化を行い、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤｎ）を獲得する。これを従局の当該デバイス識別コード（Ｄｎ）に対応させた形で他チップＩＤ番号格納回路１０ｑに格納し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切る。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
【００５０】
このようにして主局となるメインＣＰＵ１０は、順次デバイス識別コード（Ｄｎ）を有する全ての従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、
各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して当該の乱数値Ｒ１を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別の乱数値Ｒ２を獲得し、主局のメインＣＰＵ１０と各当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との間で暗号キーｋ３を共有し、これを当該のデバイス識別コード（Ｄｎ）に対応した乱数値等格納回路１０ｎに格納しさらに、各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して自己の個別ＩＤ番号（ＭＩＤ）を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別ＩＤ番号（ＳＩＤｎ）を獲得し、これを当該のデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路１０ｑに格納する。
また、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は主局のメインＣＰＵ１０と共有する当該の個別の乱数値Ｒ１とＲ２と暗号キーｋ３を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納し、さらに配布された主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。このようにして主局、従局間のリンク確立手順が終了する。
その結果、主局となるメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と従局となるメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値Ｒ１、Ｒ２、共通暗号キーｋ３及び個別ＩＤ番号（ＭＩＤ，ＳＩＤｎ）を互いに保有しあうことになる。
【００５１】
ｂ．相互認証手順
リンク確立後に所定時間間隔で主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つの所定の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
【００５２】
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍが発生した新たな乱数値Ｒ３を獲得した後に前記したリンク確立手順にて得た暗号キーｋ３に基づき識別回路１０ｒが、個別ＩＤ番号格納回路に格納された個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを、既にリンク確立手順にて獲得している暗号キーｋ３に基づき復号化を行いＭＩＤ及び乱数値Ｒ３を獲得する。 さらに識別回路６１ｒ又は６３ｒ（２０ｒ）は獲得した主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）が既に他チップ個別ＩＤ番号格納回路に格納されたＭＩＤとの一致するか否かを照合し、主局のメインＣＰＵ１０が正規のものか否かの認証を行う。
そして不一致の場合にはリセット回路６３ｋを介してシステムリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止し、一致の場合には主局のメインＣＰＵ１０は正規のものと判断し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤｎ）を照合する手順に移行する。本実施例では乱数発生回路６１ｍ又は６３ｍ（２０ｍ）に新たな乱数値Ｒ４を発生させると共に個別ＩＤ番号格納回路６３ｐに格納された個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ４を混合して暗号化を行ったデータを既に獲得した暗号キーｋ３に基づき暗号化を行い主局のメインＣＰＵ１０に対して送信する。
【００５３】
主局のメインＣＰＵ１０は、受信したＳＩＤｎと乱数値Ｒ４が混合して暗号化されたデータを暗号キーｋ３に基づき復号化を行い、個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ４を取得する。取得した個別ＩＤ番号（ＳＩＤｎ）と他チップＩＤ番号格納回路１０ｑに格納された所定のデバイス識別コード（Ｄｎ）に合致したＳＩＤｎとが一致するか否かの認証を行い。不一致の場合にはリセット回路１０ｋを介してシステムリセットを行い主局のメインＣＰＵの機能を停止し、一致の場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断して当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切り相互認証を終了する。
【００５４】
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証手順に移行する。
上記実施例ではＭＩＤと乱数値Ｒ３，ＳＩＤｎと乱数値Ｒ４を混合して暗号化することによりｋ３が毎回同じでも相互認証時のＭＩＤ、ＳＩＤｎ送受信データは毎回異なることになり解析が困難になる。
【００５５】
以上のようにして主局のメインＣＰＵ１０、は従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を行うが、本実施例では主局のメインＣＰＵ１０のタイマ回路１０ｔにより相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路１０ｒがリセット回路１０ｋを介してリセットを行い主局のメインＣＰＵ１０の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のメインＣＰＵ１０からの相互認証の接続要求が所定間隔で来なかった場合には、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００５６】
（６）チップに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時に乱数値を交換する）（図１５）。
ａ．リンク確立手順
まず電源立ち上げ時に主局のメインＣＰＵ１０（主局）から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ所定従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
【００５７】
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍから発生した乱数値Ｒ１をまず、乱数値等格納回路１０ｎに格納すると共に、暗号キーｋ１を用いて識別回路１０ｒが所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１により暗号化され送信された乱数値Ｒ１を識別回路６１ｒ又は６３ｒ（２０ｒ）により暗号キーｋ１で復号化を行い送信された乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に識別回路６１ｒ又は６３ｒ（２０ｒ）は暗号キーｋ２を用いて所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のメインＣＰＵ１０に送信する。
暗号キーｋ２により暗号化されたＲ２を受信した主局のメインＣＰＵ１０は、まず識別回路１０ｒにおいて暗号キーＫ２で復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路１０ｎに格納する。これにより、主局のメインＣＰＵ１０及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路１０ｎ，６１ｎ又は６３ｎ（２０ｎ）にはそれぞれの乱数発生回路から取り出された乱数値Ｒ１，Ｒ２とが格納されることになる。
【００５８】
次に主局のメインＣＰＵ１０は乱数値等格納回路１０ｎに格納されたＲ１，Ｒ２に基づき暗号キーｋ３を生成し、当該暗号キーｋ３に基づき識別回路１０ｒが、主局のメインＣＰＵの個別ＩＤ番号格納回路１０ｐに格納された個別ＩＤ番号（ＭＩＤ）の暗号化を行った後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した暗号化個別ＩＤ番号（ＭＩＤ）を、既に獲得している乱数値Ｒ１，Ｒ２に基づき暗号キーｋ３を作成した後、当該暗号キーｋ３に基づき復号化を行いＭＩＤを獲得する。
そしてこのＭＩＤを他チップの個別ＩＤ番号格納回路１０ｑに格納した後に当該ＭＩＤと従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のデバイス識別コード（Ｄｎ）に基づき従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の従局個別ＩＤ番号（ＳＩＤｎ）を作成しこれを個別ＩＤ番号格納回路６３ｐ（６１ｐ）に格納する。
【００５９】
当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、前述暗号キーｋ３に基づき個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された個別ＩＤ番号（ＳＩＤｎ）を暗号化した後に主局のメインＣＰＵ１０に送信する。暗号化個別ＩＤ番号（ＳＩＤｎ）を受信した主局のメインＣＰＵ１０は、既に取得した暗号キーｋ３に基づき復号化を行い、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤｎ）を獲得する。これを従局の当該個別ＩＤ番号（ＳＩＤｎ）をデバイス識別コード（Ｄｎ）に対応させた形で他チップＩＤ番号格納回路１０ｑに格納し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切る。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
【００６０】
このようにして主局となるメインＣＰＵ１０は、順次デバイス識別コード（Ｄｎ）を有する全ての従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、
各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して当該の乱数値Ｒ１を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別の乱数値Ｒ２を獲得し、主局のメインＣＰＵ１０と各当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との間で暗号キーｋ３を共有し、これを当該のデバイス識別コード（Ｄｎ）に対応した乱数値等格納回路１０ｎに格納しさらに、各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して自己の個別ＩＤ番号（ＭＩＤ）を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別ＩＤ番号（ＳＩＤｎ）を獲得し、これを当該のデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路１０ｑに格納する。
また、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は主局のメインＣＰＵ１０と共有する当該の個別の乱数値Ｒ１とＲ２と暗号キーｋ３を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納し、さらに配布された主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。このようにして主局、従局間のリンク確立手順が終了する。
その結果、主局となるメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と従局となるメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値Ｒ１、Ｒ２、共通暗号キーｋ３及び個別ＩＤ番号（ＭＩＤ，ＳＩＤｎ）を互いに保有しあうことになる。
【００６１】
ｂ．相互認証手順
リンク確立後に所定時間間隔で主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍから発生した乱数値Ｒ１をまず、乱数値等格納回路１０ｎに格納すると共に、暗号キーｋ１を用いて識別回路１０ｒが所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１により暗号化され送信された乱数値Ｒ１を識別回路６１ｒ又は６３ｒ（２０ｒ）により暗号キーｋ１で復号化を行い送信された乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に識別回路６１ｒ又は６３ｒ（２０ｒ）は暗号キーｋ２を用いて所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のメインＣＰＵ１０に送信する。
暗号キーｋ２により暗号化されたＲ２を受信した主局のメインＣＰＵ１０は、まず識別回路１０ｒにおいて暗号キーＫ２で復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路１０ｎに格納する。これにより、主局のメインＣＰＵ１０及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路１０ｎ，６１ｎ又は６３ｎ（２０ｎ）にはそれぞれの乱数発生回路から取り出された乱数値Ｒ１，Ｒ２とが格納されることになる。
【００６２】
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍが発生した新たな乱数値Ｒ３を獲得した後、乱数値等格納回路１０ｎに格納されたＲ１，Ｒ２に基づき生成された暗号キーｋ３に基づき識別回路１０ｒが個別ＩＤ番号格納回路に格納された個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを、乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納されたＲ１，Ｒ２に基づき生成された暗号キーｋ３に基づき復号化を行いＭＩＤ及び乱数値Ｒ３を獲得する。さらに識別回路６１ｒ又は６３ｒ（２０ｒ）は獲得した主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）が既に他チップ個別ＩＤ番号格納回路に格納されたＭＩＤとの一致するか否かを照合し、主局のメインＣＰＵ１０が正規のものか否かの認証を行う。 そして不一致の場合にはリセット回路６３ｋを介してシステムリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止し、一致の場合には主局のメインＣＰＵ１０は正規のものと判断し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤｎ）を照合する手順に移行する。本実施例では乱数発生回路６１ｍ又は６３ｍ（２０ｍ）に新たな乱数値Ｒ４を発生させると共に個別ＩＤ番号格納回路６３ｐに格納された個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ４を混合して暗号化を行ったデータを既に獲得した暗号キーｋ３に基づき暗号化を行い主局のメインＣＰＵ１０に対して送信する。
【００６３】
主局のメインＣＰＵ１０は、受信したＳＩＤｎと乱数値Ｒ４が混合して暗号化されたデータを暗号キーｋ３に基づき復号化を行い、個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ４を取得する。取得した個別ＩＤ番号（ＳＩＤｎ）と他チップＩＤ番号格納回路１０ｑに格納された所定のデバイス識別コード（Ｄｎ）に合致したＳＩＤｎとが一致するか否かの認証を行い。不一致の場合にはリセット回路１０ｋを介してシステムリセットを行い主局のメインＣＰＵの機能を停止し、一致の場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断して当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切り相互認証を終了する。
【００６４】
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証手順に移行する。
上記実施例ではＭＩＤと乱数値Ｒ３，ＳＩＤｎと乱数値Ｒ４を混合して暗号化することによりｋ３が毎回同じでも相互認証時のＭＩＤ、ＳＩＤｎ送受信データは毎回異なることになり解析が困難になる。
以上のようにして主局のメインＣＰＵ１０は従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を行うが、本実施例では主局のメインＣＰＵ１０のタイマ回路１０ｔにより相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路１０ｒがリセット回路１０ｋを介してリセットを行い主局のメインＣＰＵ１０の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のメインＣＰＵ１０からの相互認証の接続要求が所定間隔で来なかった場合には、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００６５】
上記実施例（４）〜（６）では従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）側で主局のメインＣＰＵ１０より主局の個別ＩＤ番号を受信した時点で主局の個別ＩＤ番号とデバイス識別番号（Ｄｎ）を基に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号の算出を行っているが、主局のメインＣＰＵ１０側で応答のあった従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のデバイス識別コード（Ｄｎ）より従局個別ＩＤ番号（ＳＩＤｎ）の算出を行えば、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）より従局個別ＩＤ番号（ＳＩＤｎ）を受け取らなくても主局のメインＣＰＵの他チップＩＤ番号格納回路１０ｑに格納することもできる。
図３又は図４に示す実施例及び上記図１０〜図１５に対応する（１）〜（６）の実施例では相互認証の結果において、当該比較対象のＩＤ番号の比較結果が不一致の場合に停止する機能とは、メインＣＰＵ１０及びサブＣＰＵ６１では遊技機制御用ＣＰＵ１０ａ及び６１ａであり、Ｉ／Ｏチップで６３（２０）は入出力制御回路６３ｘ（２０ｘ）と入出力回路６３ｙ（２０ｙ）と各メインＣＰＵ１０、サブＣＰＵ６１及びＩ／Ｏチップ６３（２０）の識別回路１０ｒ、６１ｒ及び６３ｒ（２０ｒ）とするが、各チップの外部通信回路１０ｓ、６１ｓ及び６３ｓ（２０ｓ）による認証結果の外部読出しは動作する。
上記スター接続の実施例では主局となるメインＣＰＵ１０と従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）がスター接続されて相互認証を随時行って、全てのチップが正常に相互認証をいる間は全てのチップが正常に動作するため遊技機全体も正常に機能している。
しかし、主局のメインＣＰＵ１０が不正チップに交換された場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に相互認証要求が到達しないため従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）がタイムアウトして機能を停止し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が不正チップに交換された場合は正常な相互認証が行われないため主局のメインＣＰＵが機能を停止するため、１つでも不正なチップに交換されると遊技機全体の機能が停止する。
【００６６】
図９に示すものは各チップ間の相互監視の代わりに隣接するチップ同士を監視させるリング接続させた実施例を示すブロック図であり、図３と異なる点はメインＣＰＵ１０とサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とが相互に通信接続されているのではなく、
（ａ）メインＣＰＵ１０と、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）、
（ｂ）サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）、
（ｃ）サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と、メインＣＰＵ１０とが接続され、
隣接するチップ同士（リング接続の状態）でのみ相互認証が行われるように構成されている。
他の構成は前記図３と変わるところはないのでその同一番号を付してその説明を省略する。
【００６７】
以上述べた構成において第２実施例にかかるリング接続されたサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のチップ同士では以下の（１）〜（３）の認証手順にて各チップ間の監視及び認証が行われる。
メインＣＰＵとサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立及び相互認証手順は前述の（１）〜（３）と同じ為にサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）同士のリンク確立及び相互認証手順についてのみ説明する。
（１）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数を用いない場合。
（２）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時には乱数値を交換しない）
（３）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時に乱数値を交換する）
【００６８】
以下に各手順（１）〜（３）におけるメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）間のリンク確立手順並びに認証手順について説明する。
（１）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数を用いない場合。（図１６）
ａ．リンク確立手順
まず電源立ち上げ時にデバイス識別コード（Ｄｎ）を有する主局のサブＣＰＵ６１又は、Ｉ／Ｏチップ６３（２０）から所定の隣接するデバイス識別コード（Ｄｎ＋１）を有する従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から主局の個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された主局個別ＩＤ番号（ＳＩＤｎ）が送信され、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の主局個別ＩＤ番号（ＳＩＤｎ）を獲得し、従局の他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納した後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）を主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に送信し、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は当該の従局個別ＩＤ番号（ＳＩＤｎ＋１）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納し接続を切る。
そして次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が、主局となり隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局としてリンク確立手順に随時移行する。
【００６９】
このようにして主局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、随時隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、当該の隣接するチップ同士で互いの個別ＩＤ番号（ＳＩＤｎ、ＳＩＤｎ＋１）をデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。
その結果、リンク内の全てのメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と隣接するメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、個別ＩＤ番号（ＭＩＤ，ＳＩＤ）を互いに保有しあうことになる。
【００７０】
ｂ．相互認証手順
デバイス識別コード（Ｄｎ）を有する主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から所定の隣接するデバイス識別コード（Ｄｎ＋１）を有する従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から主局個別ＩＤ番号（ＳＩＤｎ）が従局に送信され、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納された主局個別ＩＤ番号（ＳＩＤｎ）と、送信された主局個別ＩＤ番号（ＳＩＤｎ）とが一致するか否かについて識別回路６１ｒ又は６３ｒ（２０ｒ）が判定を行い、不一致の場合にはリセット回路６１ｋ又は６３ｋ（２０ｋ）を駆動させ、システムリセットすることにより従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。また一致した場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）を主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
受信した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、他チップ個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）と、受信した個別ＩＤ番号（ＳＩＤｎ＋１）とが一致するか否かについて識別回路６１ｒ又は６３ｒ（２０ｒ）が判定を行い、不一致の場合にはシステムリセットすることにより主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。 また一致した場合には、当該サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切る。
【００７１】
そして次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が主局となり隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局としてリンク確立手順に随時移行する。
【００７２】
以上のようにして主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局として相互認証を行うが、本実施例では主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のタイマ回路６１ｔ又は６３ｔ（２０ｔ）により相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の相互認証の接続要求が所定間隔で来なかった場合に、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００７３】
（２）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時には乱数値を交換しない）（図１７）
ａ．リンク確立手順
まず電源立ち上げ時に主局のデバイス識別コード（Ｄｎ）を有するサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から所定の隣接するデバイス識別コード（Ｄｎ＋１）を有する従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ１（以後固定）を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に、暗号キーｋ１を用いて識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
暗号キーｋ１により暗号化された乱数値Ｒ１を受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、暗号キーｋ１を基に識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムで復号化を行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２（以後固定）を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に暗号キーｋ２を用いて識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に送信する。
暗号キーｋ２により暗号化された乱数値Ｒ２を受信した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、暗号キーｋ２を基に識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムで復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
これにより、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）には乱数値Ｒ１，Ｒ２とが格納されることになる。
【００７４】
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納されたＲ１，Ｒ２に基づき暗号キーｋ３を生成し、当該暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された主局個別ＩＤ番号（ＳＩＤｎ）の暗号化を行った後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納している乱数値Ｒ１，Ｒ２に基づき暗号キーｋ３を作成した後、受信した暗号化個別ＩＤ番号（ＳＩＤｎ）を、当該暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に復号化を行い主局個別ＩＤ番号（ＳＩＤｎ）を獲得し、他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）へ格納する。
次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、前述暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に従局の個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された従局個別番号（ＳＩＤｎ＋１）を暗号化した後に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に送信する。従局の暗号化個別ＩＤ番号（ＳＩＤｎ＋１）を受信した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムに基づき復号化を行い、従局個別ＩＤ番号（ＳＩＤｎ＋１）を獲得し、これを他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）へ格納し接続を切る。
そして次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が主局となり隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局としてリンク確立手順に随時移行する。
【００７５】
このようにして主局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、随時隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、当該の隣接するチップ同士で互いの乱数値Ｒ１、Ｒ２、及び共通暗号キーｋ３を共有し互いの乱数等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納し、さらに互いの個別ＩＤ番号（ＳＩＤｎ、ＳＩＤｎ＋１）をデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。
その結果、リンク内の全てのメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と隣接する他のメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値Ｒ１、Ｒ２、共通暗号キーｋ３、及び個別ＩＤ番号（ＭＩＤ，ＳＩＤ）を互いに保有しあうことになる。
【００７６】
ｂ．相互認証手順
主局のデバイス識別コード（Ｄｎ）を有するサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から所定の隣接するデバイス識別コード（Ｄｎ＋１）を有する従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、乱数発生回路６１ｍ又は６３ｍ（２０ｍ）が発生した新たな乱数値Ｒ３を獲得した後、前記暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムに基づき個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された主局個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ３を混合して暗号化したデータを従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した主局個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ３を混合して暗号化したデータを、既に獲得している暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムに基づき復号化を行い主局ＩＤ番号（ＳＩＤｎ）及び乱数値Ｒ３を獲得する。
さらに従局の識別回路６１ｒ又は６３ｒ（２０ｒ）は獲得した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の主局個別ＩＤ番号（ＳＩＤｎ）が既に従局の個別ＩＤ番号格納回路６３ｐ（６１ｐ，２０ｐ）に格納された主局ＩＤ番号（ＳＩＤｎ）との一致関係を照合し、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を認証する。不一致の場合にはリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してシステムリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。一致の場合には主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の従局個別ＩＤ番号（ＳＩＤｎ＋１）を照合する手順に移行する。
【００７７】
本実施例では従局の乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から新たな乱数値Ｒ４を獲得した後に前記暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に、従局の個別ＩＤ番号格納回路６３ｐ（６１ｐ，２０ｐ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）と乱数値Ｒ４を混合して暗号化したデータを主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
【００７８】
主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、受信した従局個別ＩＤ番号（ＳＩＤｎ＋１）と乱数値Ｒ４を混合して暗号化したデータを前記暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムを基に復号化を行い、従局個別ＩＤ番号（ＳＩＤｎ＋１）と乱数値Ｒ４を取得する。取得した従局個別ＩＤ番号（ＳＩＤｎ＋１）と他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）とが一致するか否かの認証を行い、不一致の場合にはリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してシステムリセットを行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。一致の場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断して当該サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切断する。
【００７９】
そして次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が主局となり隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局としてリンク確立手順に随時移行する。
【００８０】
以上のようにして主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局として相互認証を行うが、本実施例では主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のタイマ回路６１ｔ又は６３ｔ（２０ｔ）により相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の相互認証の接続要求が所定間隔で来なかった場合に、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００８１】
（３）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時に乱数値を交換する）（図１８）
ａ．リンク確立手順
まず電源立ち上げ時に主局のデバイス識別コード（Ｄｎ）を有するサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から所定の隣接するデバイス識別コード（Ｄｎ＋１）を有する従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ１を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に、暗号キーｋ１を用いて識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
暗号キーｋ１により暗号化された乱数値Ｒ１を受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１を基に識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムで復号化を行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に暗号キーｋ２を用いて識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に送信する。
暗号キーｋ２により暗号化された乱数値Ｒ２を受信した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、暗号キーｋ２を基に識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムで復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
これにより、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）には乱数値Ｒ１，Ｒ２とが格納されることになる。
【００８２】
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納されたＲ１，Ｒ２に基づき暗号キーｋ３を生成し、当該暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された主局個別ＩＤ番号（ＳＩＤｎ）の暗号化を行った後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納している乱数値Ｒ１，Ｒ２に基づき暗号キーｋ３を作成した後、受信した暗号化個別ＩＤ番号（ＳＩＤｎ）を、当該暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に復号化を行い主局個別ＩＤ番号（ＳＩＤｎ）を獲得し、他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）へ格納する。
次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、前述暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に従局の個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された従局個別番号（ＳＩＤｎ＋１）を暗号化した後に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に送信する。従局の暗号化個別ＩＤ番号（ＳＩＤｎ＋１）を受信した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムに基づき復号化を行い、従局の個別ＩＤ番号（ＳＩＤｎ＋１）を獲得し、これを他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）へ格納し接続を切る。
【００８３】
そして次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が主局となり隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局としてリンク確立手順に随時移行する。
【００８４】
このようにして主局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、随時隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、当該の隣接するチップ同士で互いの乱数値Ｒ１、Ｒ２、及び共通暗号キーｋ３を共有し互いの乱数等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納し、さらに互いの個別ＩＤ番号（ＳＩＤｎ、ＳＩＤｎ＋１）をデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。
その結果、リンク内の全てのメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と隣接するメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値Ｒ１、Ｒ２、共通暗号キーｋ３、及び個別ＩＤ番号（ＭＩＤ，ＳＩＤ）を互いに保有しあうことになる。
【００８５】
ｂ．相互認証手順
主局のデバイス識別コード（Ｄｎ）を有するサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から所定の隣接するデバイス識別コード（Ｄｎ＋１）を有する従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ１を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に、暗号キーｋ１を用いて識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
暗号キーｋ１により暗号化された乱数値Ｒ１を受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１を基に識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムで復号化を行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に暗号キーｋ２を用いて識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に送信する。
暗号キーｋ２により暗号化された乱数値Ｒ２を受信した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、暗号キーｋ２を基に識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムで復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
これにより、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）には乱数値Ｒ１，Ｒ２とが格納されることになる。
【００８６】
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、乱数発生回路６１ｍ又は６３ｍ（２０ｍ）が発生した新たな乱数値Ｒ３を獲得した後、前記暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムに基づき個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された主局個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ３を混合して暗号化したデータを従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した主局個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ３を混合して暗号化したデータを、既に獲得している暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムに基づき復号化を行い主局ＩＤ番号（ＳＩＤｎ）及び乱数値Ｒ３を獲得する。さらに従局の識別回路６１ｒ又は６３ｒ（２０ｒ）は獲得した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の主局個別ＩＤ番号（ＳＩＤｎ）が既に従局の個別ＩＤ番号格納回路６３ｐ（６１ｐ，２０ｐ）に格納された主局ＩＤ番号（ＳＩＤｎ）との一致関係を照合し、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を認証する。不一致の場合にはリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してシステムリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。一致の場合には主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の従局個別ＩＤ番号（ＳＩＤｎ＋１）を照合する手順に移行する。
【００８７】
本実施例では従局の乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から新たな乱数値Ｒ４を獲得した後に前記暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に、従局の個別ＩＤ番号格納回路６３ｐ（６１ｐ，２０ｐ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）と乱数値Ｒ４を混合して暗号化したデータを主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
【００８８】
主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、受信した従局個別ＩＤ番号（ＳＩＤｎ＋１）と乱数値Ｒ４を混合して暗号化したデータを前記暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムを基に復号化を行い、従局個別ＩＤ番号（ＳＩＤｎ＋１）と乱数値Ｒ４を取得する。取得した従局個別ＩＤ番号（ＳＩＤｎ＋１）と他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）とが一致するか否かの認証を行い、不一致の場合にはリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してシステムリセットを行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。一致の場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断して当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切断する。
【００８９】
そして次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が主局となり隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局としてリンク確立手順に随時移行する。
【００９０】
以上のようにして主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局として相互認証を行うが、本実施例では主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のタイマ回路６１ｔ又は６３ｔ（２０ｔ）により相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の相互認証の接続要求が所定間隔で来なかった場合に、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００９１】
上記図１６〜図１８の実施例（１）〜（３）では前記相互認証の結果において、当該比較対象のＩＤ番号の比較結果が不一致の場合に停止する機能とはメインＣＰＵ１０及びサブＣＰＵ６１では遊技機制御用ＣＰＵ１０ａ及び６１ａであり、Ｉ／Ｏチップで６３（２０）は入出力制御回路６３ｘ（２０ｘ）と入出力回路６３ｙ（２０ｙ）と各メインＣＰＵ１０、サブＣＰＵ６１及びＩ／Ｏチップ６３（２０）の識別回路１０ｒ、６１ｒ及び６３ｒ（２０ｒ）とするが、各チップの外部通信回路１０ｓ、６１ｓ及び６３ｓ（２０ｓ）による認証結果の外部読出しは動作する。
【００９２】
このようにして、主局のメインＣＰＵ、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、隣接する従局のメインＣＰＵ、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を終了し、監視タイマが所定時間毎にタイミングをチェックしているので、所定時間毎にリング接続における相互認証が再開し、隣接するチップ同士の相互認証が正常に終了している間は遊技機全体が正常に動作する。
【００９３】
上記実施例は主局のサブＣＰＵ又はＩ／Ｏチップは、隣接する従局のサブＣＰＵ又はＩ／Ｏチップとの相互認証の動作の説明を行ったが、特定のメインＣＰＵ、サブＣＰＵ又はＩ／Ｏチップが他の不正チップに置き換えられた場合は隣接するチップ同士の相互認証が正常に行われないため、当該の隣接するチップの動作が停止する。さらに当該停止したチップの隣接するチップの動作も同様に相互認証が正常に行われないためチップの動作が停止するというようにリンク接続内の隣接するチップの停止が連鎖して最終的に全てのチップが停止することにより遊技機全体の動作が停止する。
【００９４】
上記のようにしてリング接続にかかる遊技機のメインＣＰＵ１０、各サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は隣接するチップのデバイス識別コード（Ｄｎ）及び個別ＩＤ番号（ＭＩＤ、ＳＩＤ）を互いに取得し、これらを他チップ個別ＩＤ番号格納回路１０ｑに保存している。かかる状態においてリング内を循環するトークンなどにより、各チップのデバイス識別コードと個別ＩＤ番号を外部通信回路１０ｓ、６１ｓ又は６３ｓ（２０ｓ）を持ったメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップがマスターコントローラとなり収集することができる。
【００９５】
図３の実施例では、外部通信手段４０で接続されたメインＣＰＵ１０がマスターコントローラとなり従局となる全ての個別ＩＤ番号と認証結果が集められ、図９の実施例では外部通信手段４０に接続されたメインＣＰＵ１０がトークンをリンク内のチップにまわすことにより全ての個別ＩＤ番号と認証結果が集める事になる。
【００９６】
かかる状態において、図２に示すホールコンピュータ４００は、各台６００１〜６００ｎに設けられた外部通信手段４０を介して通信を行い各台毎のメインＣＰＵ１０、サブＣＰＵ６１、Ｉ／Ｏチップ２０１，２０２，２０３，・・・２０ｎ及びＩ／Ｏチップの個別ＩＤ番号を取得し、これを記憶手段に格納しておき、該ホールコンピュータ４００に前述図５に示すような識別回路１０ｒ、乱数発生回路１０ｍ、乱数値等格納回路１０ｎ、他チップＩＤ番号格納回路１０ｑからなる相互認証を行い、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤ）を確認することによりどの台のどのチップが変更されたか否かについて確認することができる。
また、図２ではメインＣＰＵ１０から相互認証結果送出のために接続される通信線は、外部通信手段４０を介して台検査装置８０と接続され、台毎の接続されたチップの個別ＩＤ番号と相互認証結果をオフラインで読み出すことができる。
【００９７】
さらに図１に示す各ホールコンピュータ４００と公衆回線にて接続されたホスト・コンピュータ１００は、外部通信手段５００を介して各ホールＡ，Ｂ，Ｃ・・・のホールコンピュータ４００Ａ、４００Ｂ、４００Ｃと接続されている関係からホールコンピュータ４００Ａ、４００Ｂ、４００Ｃから各メインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０ｉ）等の個別ＩＤ番号（ＭＩＤ又はＳＩＤ）を入手することにより、ホール毎、台毎のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＭＩＤ又はＳＩＤ）を整理した形でデータベース２００に記憶する。
かかる状態においてホスト・コンピュータ１００は外部通信手段５００及び外部通信手段４０等を介して任意の時間に各ホールのメインＣＰＵ１０とのアクセスを行い各サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が他のものと取り替えられていないか否かの照合を行うことも可能となる。
尚、メインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が個別ＩＤ番号を認識できなかった時にシステムリセットがかけられ遊技機が停止するが、それと同時にホールコンピュータ４００又はホストコンピュータ１００に対してどのメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別識別番号（ＭＩＤ又はＳＩＤ）が確認できなかったのかについて送信することにより、ホール側又は遊技機管理者側が遊技機の不正状況を即座に発見することができる。
【００９８】
【発明の効果】
以上述べたように本発明にかかるチップでは、
（１）相互に監視しているのでチップのいずれかが不正に載せ換えされた場合にも、異常を検出できるために不正ができにくい。
（２）チップ間の通信に際して暗号化した発明では、常に暗号値が変更されること及びチップ毎に通信に用いる乱数値Ｒ１，Ｒ２が異なる為に不正を防ぐことになる。
（３）また、メインＣＰＵ以外のＩＤ番号を格納しないものでは、送信したＭＩＤ及びデバイス識別番号（Ｄｎ）に基づきチップの個別ＩＤ番号が作成されるために、前述の場合よりも第三者による不正がしにくいものとなる。
（４）外部通信手段を介して外部監視装置等から常時監視できるので、遊技機基板の不正改造行為を未然に防ぐことができる。
（５）メインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）間の相互認証を常時監視するように構成されているので、遊技機立ち上げ時は勿論のこと遊技状況においても不正行為を検知することが可能となる。
【図面の簡単な説明】
【図１】ホストコンピュータによるネットワーク管理システムを示す概略図である。
【図２】ホールコンピュータによる店舗内管理システムを示す概略図である。
【図３】本発明のスター接続にかかる相互認証チップの概略ブロック図である。
【図４】本発明のスター接続にかかる相互認証チップの他の実施例を示す概略ブロック図である。
【図５】メインＣＰＵの構成を示すブロック図である。
【図６】Ｉ／Ｏチップの構成を示すブロック図である。
【図７】サブＣＰＵの構成を示すブロック図である。
【図８】図８ａは各チップに個別ＩＤ番号が格納された状態を示す概略ブロック図であり、図８ｂはメインＣＰＵにのみ個別ＩＤ番号が格納された状態を示す概略ブロック図である。
【図９】メインＣＰＵと各サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とをリング接続した状態を示す相互認証チップの概略ブロック図である。
【図１０】スター接続において、個別識別番号が各チップに組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用しない）。
【図１１】スター接続において、個別識別番号が各チップに組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用、認証時の乱数交換無し）。
【図１２】スター接続において、個別識別番号が各チップに組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用、認証時の乱数交換有り）。
【図１３】スター接続において、個別識別番号がメインＣＰＵにのみ組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用しない）。
【図１４】スター接続において、個別識別番号がメインＣＰＵにのみ組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用、認証時の乱数交換無し）。
【図１５】スター接続において、個別識別番号がメインＣＰＵにのみ組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用、認証時の乱数交換有り）。
【図１６】リング接続において、個別識別番号が各チップに組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用しない）。
【図１７】リング接続において、個別識別番号が各チップに組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用、認証時の乱数交換無し）。
【図１８】リング接続において、個別識別番号が各チップに組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用、認証時の乱数交換有り）。
【図１９】本発明にかかるメインＣＰＵ又はサブＣＰＵのユーザーＲＯＭのメモリー構成を示す模式図である。
【図２０】メインＣＰＵとＩ／Ｏチップ間の相互認証システムをブロック図である。
【図２１】メインＣＰＵとサブＣＰＵ間の相互認証システムを示すブロック図である。
【符号の説明】
１００ ホストコンピュータ
２００ 記憶手段
３００ 公衆回線
４００Ａ，Ｂ，Ｃ・・・Ｎ ホールコンピュータ
６００１，２，３，・・・ｍ 遊技機
１ メイン基板
２ バスライン
５ 入賞センサー
６ 表示器
１０ メインＣＰＵ
１０ａ 遊技機制御用ＣＰＵ
６１ａ サブＣＰＵ
１０ｂ，６１ｂ ブートＲＡＭ
１０ｃ，６１ｃ ブートＲＯＭ
１０ｄ，６１ｄ ユーザーＲＡＭ
１０ｅ，６１ｅ ユーザーＲＯＭ
１０ｆ，６１ｆ ウォッチドグタイマ回路
１０ｇ，６１ｆ 不正アドレス実行禁止回路
１０ｈ，６１ｇ タイマ回路
１０ｉ，６１ｉ セキュリティチェック回路
１０ｊ，６１ｊ クロック回路
１０ｋ，２０ｋ，６１ｋ，６３ｋ リセット回路
１０ｍ，２０ｍ，６１ｍ，６３ｍ 乱数発生回路
１０ｎ，２０ｎ，６１ｎ，６３ｎ 乱数値等格納回路
１０ｐ，２０ｐ，６１ｐ，６３ｐ 個別ＩＤ番号格納回路
１０ｑ，２０ｑ，６１ｑ，６３ｑ 他チップＩＤ番号格納回路
１０ｒ，２０ｒ，６１ｒ，６３ｒ 識別回路
１０ｓ，２０ｓ，６１ｓ，６３ｓ 外部通信回路
１０ｔ，２０ｔ，６１ｔ，６３ｔ 監視タイマ
１０ｕ，２０ｕ，６１ｕ，６３ｕ 監視情報格納回路
２０ｖ，６３ｖ 監視情報設定回路
２０ｗ，６３ｗ アドレスデコード回路
２０ｘ，６３ｘ 入出力制御回路
２０ｙ，６３ｙ 入出力回路
２０１，２，３，・・・ｎ Ｉ／Ｏチップ
４０ 外部通信手段
５０ 監視装置
６０１，２，ｉ サブ基板
６１ サブＣＰＵ
６２ インターフェース回路
６３ Ｉ／Ｏチップ
６４ インターフェース回路
６５ バス・ライン[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a fraud monitoring device using a gaming machine control chip mounted on a control board of a gaming machine such as a pachinko machine.
[0002]
[Prior art]
  A conventional chip is a gaming device that monitors gaming machines installed in a gaming hall, and is provided in a plurality of gaming halls, a first monitoring means that monitors the gaming machines, and provided outside the gaming hall, A second monitoring means for monitoring a specific one of the plurality of first monitoring means, and the specific first monitoring means monitored by the second monitoring means is the other A gaming apparatus characterized by monitoring at least a part of the first monitoring means has been invented (Japanese Patent Laid-Open No. 10-314430).
[0003]
[Problems to be solved by the invention]
  With such a conventional chip, it is possible to monitor whether or not each gaming machine is legitimate. However, if the communication system is a general one, the communication procedure is detected by a third party and an illegal game is played. Even a machine may be insufficiently monitored. Furthermore, there are a number of control means installed in the gaming machine, such as a program control chip, a payout board chip, a voice control chip, etc., but even if one of these is replaced with an illegal chip, it cannot be checked sufficiently The inconvenience mentioned is also expected.
  Therefore, the present invention has been made in view of the drawbacks of the prior art, and by monitoring illegal actions against a control chip mounted on one gaming machine via another control chip, a safer chip can be obtained. The purpose is to provide.
  Conventionally, since the abnormality cannot be detected even if the sub-chip on the gaming machine control board is replaced, the CPU is loaded into the I / O chip or the like instead of the main CPU, and the illegal CPU is used while the gaming machine is operating. There was an act of cheating.
Therefore, the present invention detects that the chip has been replaced by mutually monitoring the main CPU, I / O chip or sub CPU on the control board, and thereafter, each main CPU, I / O chip or sub CPU. The purpose is to eliminate cheating on the chip by stopping the operation.
[0004]
[Means for Solving the Problems]
  That is, the present invention relates to a gaming machine control board in which a main CPU, a sub CPU and / or an I / O chip are mounted on a main board or a sub board.
  The main CPU and sub CPU are constituted by a gaming machine control CPU, an identification circuit, a chip individual ID number storage circuit, another chip-specific ID number storage circuit, a monitoring timer and reset circuit, and / or a random number generation circuit,
  The I / O chip comprises an identification circuit, a unique ID number storage circuit of another chip, an individual ID number storage circuit, a monitoring timer, a reset circuit, and / or a random number generation circuit.
  The main CPU and each sub CPU and / or I / O chip are star-connected through a communication line,
  The main CPU and sub CPU and / or I / O chip mutually store individual ID numbers of other chips, and the main CPU and sub CPU and / or I / O chip mutually confirm individual ID numbers. Configured to authenticate whether or not the mutual chip is legitimate
  When the connection request is made from the main CPU based on the device identification code of a predetermined sub CPU or I / O chip at the time of the mutual authentication, and the connection is returned from the sub CPU or I / O chip, the individual ID of the main CPU The sub CPU or I / O chip authenticates whether the main CPU is genuine or not based on the transmitted individual ID number of the main CPU, and then the individual ID of the sub CPU or I / O chip. The main CPU is configured to authenticate the individual ID number of the sub CPU or I / O chip by transmitting the numberThis object is achieved by a gaming machine control board having an authentication function.
[0005]
  According to the second aspect of the present invention, when the main CPU confirms the individual ID number of the sub CPU or I / O chip, the individual ID number stored in the ID number storage circuit of the main CPU and the sub CPU or I / O chip are used. Reset main CPU when sent individual ID number does not matchStop the device through the circuitIt is comprised so that it may do.
[0006]
  According to a third aspect of the present invention, a predetermined sub CPU or I / O chip is connected from the main CPU during the mutual authentication.deviceBased on a random number value generated by a random number generation circuit in the main CPU when a connection request is made based on the identification code and a returnable identification code is returned from the sub CPU or I / O chip.According to the created encryption keyThe encrypted individual ID number of the main CPU and the random number value are transmitted to the sub CPU or I / O chip, and the sub CPU or I / O chip side is based on the transmitted random number value.According to the created encryption keyBased on the random number value generated by the sub CPU or the random number generation circuit of the I / O chip after authenticating whether the individual ID number of the main CPU received after decrypting the encrypted individual ID number is authentic.According to the created encryption keyIndividual ID number of encrypted sub CPU or I / O chip andThisBased on the random value sent by the main CPU by sending the random valueAccording to the created encryption keyThis is a gaming machine control board having a star-connected mutual authentication function configured to authenticate whether or not the sub CPU or I / O chip is authentic after decrypting the encrypted individual ID number.
[0007]
  According to a fourth aspect of the present invention, a predetermined sub CPU or I / O chip is connected from the main CPU during the mutual authentication.deviceA connection request is made based on the identification code, and a random number value R1 generated by a random number generation circuit in the main CPU is encrypted according to a predetermined protocol when a connectable return identification code is returned from the sub CPU or I / O chip. The sub CPU or the I / O chip side stores the transmitted random number value R1 and encrypts and transmits the random number value R2 generated by the random number generation circuit according to a predetermined protocol, and the main CPU transmits the random number value R2. Was created based on the random number values R1 and R2.Encryption key k3Based onEncryptedThe individual ID number of the main CPU is transmitted to the sub CPU or I / O chip, and the received sub CPU or I / O chip is created based on the stored random number values R1 and R2.Encryption key k3The encrypted individual ID number is decrypted in accordance with the above, and the individual ID number stored in the other chip individual ID number storage circuit is collated in advance, and stored in the individual ID number storage circuit if they match. Your own ID numberEncryption key k3The encrypted data is transmitted to the main CPU in accordance with the received encrypted individual ID number.Encryption key k3The ID is decrypted based on the ID and collated with the individual ID number stored in the other chip individual number storage circuit. If the ID numbers match, the mutual authentication is terminated and the process proceeds to collation with the next sub CPU or I / O chip. It is a gaming machine control board having a mutual authentication function connected in a star configuration.
[0008]
  In the invention of claim 5, the random number values R1, R2 generated from the random number generation circuit are always random number values.etcStored in the storage circuit,It is configured to use the stored fixed random values R1, R2,Between main CPU and sub CPU or I / O chip that perform mutual authenticationEncryption key k3Is a game machine control board having a mutual authentication function connected in a star configuration so as to be always constant.
  The invention of claim 6Of the main CPUStored in the individual ID number storage circuitMaineThe individual ID numbers (MID) are all the same fixed value, and the random values R1 and R2 generated from the random number generation circuit have a star-connected mutual authentication function configured to use a new one for each authentication. A gaming machine control board.
[0009]
  ClaimThe invention of 7In the gaming machine control board in which the main CPU, sub CPU and I / O chip are mounted on the main board or sub board,
  The main CPU and sub CPU are constituted by a gaming machine control CPU, an identification circuit, a chip individual ID number storage circuit, another chip-specific ID number storage circuit, a monitoring timer and reset circuit, and / or a random number generation circuit,
  The I / O chip comprises an identification circuit, a unique ID number storage circuit of another chip, an individual ID number storage circuit, a monitoring timer, a reset circuit, and / or a random number generation circuit.
  The main CPU and each sub CPU and I / O chip are ring-connected via a communication line, and the main CPU, sub CPU and I / O chip store the individual ID numbers of other chips adjacent to each other. Consists of
  The main CPU, I / O chip and sub CPU authenticate the individual ID number of the adjacent main CPU, I / O chip or sub CPU,
  The main CPU, I / O chip or sub CPU to be authenticated is adjacent to the main CPU, I / O chip connected in a ring by collating the individual ID numbers of the adjacent main CPU, I / O chip or sub CPU. Or it is configured to sequentially check the individual ID numbers of the sub CPUs,
  At the time of the authentication, a connection request is sent from the main CPU, I / O chip or sub CPU to the adjacent main CPU, I / O chip or sub CPU, and connection is possible from the adjacent main CPU, I / O chip or sub CPU. Is sent from the main CPU, I / O chip or sub CPU, and the CPU, I / O chip or sub CPU side of the adjacent device sends the main CPU based on the transmitted individual ID number. , Authenticate whether the I / O chip or sub CPU is genuine, and then the main CPU, I / O chip or sub CPU of the adjacent device transmits the individual ID number, thereby causing the main CPU, I / O This object is achieved by a gaming machine control board having an authentication function configured such that a chip or sub CPU authenticates an individual ID number of an adjacent device. That.
[0010]
  According to the eighth aspect of the present invention, when the sub CPU, I / O chip or main CPU that has collated the individual ID number does not match the individual ID number of the CPU or I / O chip to be collated, the main CPU Reset I / O chip or sub CPUStop the device through the circuitConfigured toRing connectedA gaming machine control board having an authentication function.
[0011]
  According to a ninth aspect of the present invention, at the time of the authentication, a connection request is issued from the main CPU, I / O chip or sub CPU to the adjacent main CPU, I / O chip or sub CPU, and the adjacent main CPU, I / O The main CPU, I / O chip, or sub CPU individually encrypted based on the random number value generated by the random number generation circuit of the main CPU, I / O chip, or sub CPU when the connection is returned from the chip or sub CPU ID number andThisAfter transmitting the random number value, the adjacent main CPU, I / O chip or sub CPU side decrypts the encrypted individual ID number based on the transmitted random number value, and then the main CPU, I / O chip or sub CPU Individual ID of the main CPU, I / O chip or sub CPU which is authenticated based on the random number value generated by the main CPU, I / O chip or sub CPU random number generation circuit By transmitting the number and the random value, the main CPU, I / O chip or sub CPU decrypts the encrypted individual ID number based on the transmitted random number value and then the main CPU, I / O chip or sub of the adjacent device Configured to authenticate whether the CPU's individual ID number is legitimateRing connectedThis is a gaming machine control board.
  The invention of claim 10The table inspection device 80 is connected to the main CPU, sub CPU or I / O chip via the external communication means 40, and the individual ID number written in the individual ID storage circuit of the connected chip for each table is read offline. Star connection configured to allowRing connectedThis is a gaming machine control board.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
  In the following, the invention will be described in detail according to the illustrated embodiment.
  FIG. 1 is an overall operation schematic diagram of an embodiment according to the present invention, in which 100 is a host computer and 200 is a storage means for indicating the database file. The host computer 100 is connected to the hall computers 400 in the halls A, B, C,.A, B, C, ..., NConnected with. Reference numeral 500 denotes a communication means of the host computer 100.
[0013]
  Next, FIG. 2 shows a hall computer 400 in each hall A, B, C,.A, B, i, ..., NAnd the gaming machine 600 installed in the hall1, 6002, 6003, ..., 600mThe hall computer 400i is connected to the main CPU 10 via the external communication means 40 of the gaming machine, and the table inspection apparatus 80 is also connected via the external communication means 40. Are connected to the main CPU 10. Further, the main CPU 10, the sub CPU 61, the I / O chips 201, 202, 203,... 20n and each I / O chip 63 of the sub board are connected by a separate communication line.
[0014]
  FIG. 3 is a block diagram of a gaming machine control board of the type in which the main CPU 10 and the external communication means 40 are connected for mutual monitoring, and FIG.1FIG. 6 is a block diagram of a gaming machine control board of a type in which the sub CPU 61 and the external communication means 40 are connected.
[0015]
  In FIG. 3, reference numeral 1 denotes a main board, and the main board is connected to the main CPU 10 and the I / O chip 20 connected via the bus line 2.1~ 20nThe I / O chip 201~ 20nCorresponding to the dispensing board 601, Audio circuit board 60i, winning sensor 5, display 6 and the like, interface circuit 301~ 30nAnd an external communication means 40 connected to the monitoring device 50. 601, 60iIs a sub-board for controlling various devices (payout device 3, speaker 4) of the gaming machine. Note that the winning sensor 5 and the display 6 are provided on the payout board 60.1And sound board 60iThe same sub-board may be used.
[0016]
  Each sub-board 601, 60i3 includes a sub CPU 61, an interface circuit 62 with the main CPU 10, an I / O chip 63, a payout device 3 and an interface circuit 64 with the speaker circuit 4, and the sub CPU 61, the payout device 3 and the speaker. The interface circuit 64 with the circuit 4 and the I / O chip 63 are connected via a bus line 65, and the sub CPU 61 and the I / O chip 63 are connected to the main CPU 10 of the main board 1 via a communication line. The I / O chip 63 is connected to the interface circuit 30 of the main board 1 via the interface circuit 62. i Connected with. In this embodiment, the I / O chip 201, 202, ... 20nIs connected to the main CPU 10 via a communication line. As a result, the main CPU 10 and the I / O chip 201, 202, ... 20nThe plurality of sub CPUs 61 and the plurality of I / O chips 63 are star-connected around the main CPU 10.
  The above embodiment is configured to perform mutual authentication among the main CPU 10, the sub CPU 61, and the I / O chip. However, the present invention is not limited to this, and implementation as shown in FIGS. The invention also applies in the case of examples. FIG. 20 shows the main CPU 10 and the I / O chip 20 connected via the bus line 2.1The I / O chip 201Interface circuit 30 connected to 1 In addition, the main circuit board 1 includes the main CPU 10 and the external communication unit 40 connected to the monitoring device 50, and the interface circuit 30 of the main circuit board 1. 1 It is connected to the payout device 3 via. In such a case, simply the main CPU 10 and the I / O chip 201Is an embodiment that performs mutual authentication. FIG. 21 is a block diagram showing an embodiment in which the main CPU 10 and the sub CPU 61 are used for mutual authentication in the embodiment of FIG. 20 and 21 also correspond to the star connection in the present invention.
[0017]
  Next, what is shown in FIG. 5 is a block diagram showing the configuration of the main CPU 10. The main CPU 10 includes a gaming machine control CPU 10a, a boot RAM 10b, a boot ROM 10c, a user RAM 10d and a user ROM 10e connected to the CPU 10a by a bus. Watchdog timer circuit 10f for monitoring runaway and normal operation of the system, illegal address execution prohibition circuit 10g for prohibiting access to areas other than a predetermined address area, timer circuit 10h used by the user program, user program A security check circuit 10i for checking whether the tampering is tampered with, a clock circuit 10j for supplying a clock to the gaming machine control CPU 10a, and a reset signal to the gaming machine control CPU 10a And a reset circuit 10k, a random number generation circuit 10m for generating a random number for the mutual authentication,
  Generated from the random number value R1 transmitted from the main CPU 10, the random number value R2 transmitted from the other chip (the mutual authentication partner such as the sub CPU 61 or the I / O chip 63), and the random number values R 1 and R 2.Encryption key k3A random number value storage circuit 10n for storing
  An individual ID number storage circuit 10p for storing an individual ID number of the main CPU 10, and an I / O chip 20 of the main board connected for communication1, 202, ... 20nThe other chip ID number storage circuit 10q for storing the individual ID numbers of the sub CPU 61 and the I / O chip 63 of the sub board.
  In the case of a slave station, when communicating with a star station, it communicates with the master station chip.When connected with a ring, it communicates with the upstream chip. At the time of ring connection, it has a lower communication port that communicates to the lower chip, and encrypts or decrypts the transmission / reception data based on a predetermined encryption algorithm, and transmits the encrypted data to the master station (upper) or slave (lower) chip. Control that transmits and receives control data, performs mutual authentication processing, stores the mutual authentication determination result, and stops the main CPU 10 by resetting the gaming machine control CPU 10a via the reset circuit 10k according to the mutual authentication determination result An identification circuit 10r for performing
  The external communication means 40 communicates with an external device (a monitoring device 50 such as a hall computer connected via the external communication means 40 or an inspection device 80 directly connected to the substrate), and is stored in the identification circuit 10r. An external communication circuit 10s for outputting the mutual authentication result,
  When the identification circuit 10r that performs mutual authentication monitors the response of the other party at the time of link establishment and there is no response, it is regarded as an error, and when operating as a master station (master) after link establishment, when performing mutual authentication at a predetermined interval Predetermined time t 0 Each time the mutual authentication is activated and the response from other chips is monitored by a timer and there is no response, it is regarded as an error. When operating as a slave (slave), the response from the master station (master) is monitored by the timer and there is no response A monitoring timer 10t for an error, and
  Mutual authentication information on whether to perform mutual monitoring between chips, mutual monitoring by star connection, or mutual authentication by ring connection, and whether there is connection other than own device, own device is master station (master) Or a monitoring information storage circuit 10u that stores the device identification code to be monitored.
  The random number generation circuit 10m, the random number value storage circuit 10n, the individual ID number storage circuit 10p, the other chip ID number storage circuit 10q, the identification circuit 10r, the monitoring timer 10t, and the monitoring information storage circuit 10u are mutually authenticated. The circuits are connected to each other around the identification circuit 10r. Further, the monitoring information storage circuit 10u is also connected from the gaming machine control CPU 10a, and stores the monitoring information stored in the user management area in the user ROM 10d when the power is turned on and when the system is reset.
[0018]
  FIG. 6 shows a sub board (dispensing board 6) in FIGS.0 1, Voice board 60 i) Or a block diagram of the I / O chip 63 (20) in the main board 1, and a reset circuit 63a (20a) for performing a system reset,
The random number generation circuit 63m (20m), the random number R1 transmitted from the other chip (the mutual authentication partner such as the main CPU 10, the sub CPU 61, and another I / O chip), the random value R2 transmitted from the I / O chip and the random number Generated from the numbers R1 and R2Encryption key k3A random value storage circuit 63n (20n) for storing
  Individual ID number storage circuit 63p (20p) for storing its own individual ID number, other chip ID for storing individual ID numbers of other chips (mutual authentication counterparts such as main CPU 10, sub CPU 61 and other I / O chips) Number storage circuit 63q (20q),
In the case of a slave station, when communicating with a star station, it communicates with the master station chip.When connected with a ring, it communicates with the upstream chip. At the time of ring connection, it has a lower communication port that communicates to the lower chip, and encrypts or decrypts the transmission / reception data based on a predetermined encryption algorithm, and transmits the encrypted data to the master station (upper) or slave (lower) chip. Send and receive control dataDoAt the same time, mutual authentication processing is performed, the mutual authentication determination result is stored, and the input / output control circuit 63x (20x) and the input / output circuit 63y (20y) are reset via the reset circuit 63k according to the mutual authentication determination result. An identification circuit 63r (20r) for controlling,
  The external communication means 40 communicates with an external device (a monitoring device 50 such as a hall computer connected via the external communication means 40 or an inspection device 80 directly connected to the substrate), and an identification circuit 63r (20r) External communication circuit 63s (20s) that outputs the mutual authentication result stored in
  When the identification circuit 63r (20r) that performs mutual authentication monitors the response of the other party at the time of link establishment and does not receive a response, it is regarded as an error, and when operating as a master station (master) after link establishment, mutual identification is performed at predetermined intervals. When performing authentication, mutual authentication is activated every predetermined time t0 and the response from other chips is monitored by a timer. If there is no response, it is regarded as an error. When operating as a slave (slave), a response from the master station (master) is used. Monitoring timer 63t (20t) for monitoring the timer and making an error if there is no response, and
  The mutual authentication information set by the monitoring information setting circuit 63v (20v) by the external setting, whether mutual monitoring between chips, mutual monitoring by star connection, or mutual authentication by ring connection, A monitoring information storage circuit that stores its own device information as to whether there is a connection other than the device, whether its own device is set as a master station (master) or a slave station (slave), and the device identification code to be monitored as monitoring information 63u (20u), an address decoding circuit 63w (20w), an input / output control circuit 63x (20x), and an input / output circuit 63y (20y). The address decoding circuit 63w (20w) is connected to an address bus and is connected to an input / output circuit. 63y (20y) is connected to the data bus.
[0019]
  FIG. 7 is a block diagram showing the configuration in the sub CPU 61. The sub CPU 61 is a gaming machine control CPU 61a, a boot RAM 61b, a boot ROM 61c, a user RAM 61d and a user ROM 61e connected to the CPU 61a, and runaway and normal operation of the system. A watchdog timer circuit 61f for monitoring the operation, an illegal address execution prohibition circuit 61g for prohibiting the program from accessing an area other than a predetermined address area, a timer circuit 61h, and checking whether the user program has been tampered with. Security check circuit 61i, a clock circuit 61j for supplying a clock to the gaming machine control CPU 61a, a reset circuit 61k for transmitting a reset signal to the gaming machine control CPU 61a, and a random number of the sub CPU 61 Random number generation circuit 61m to be generated, random number value R2 transmitted by sub CPU 61, random number value R1 transmitted from another chip (main CPU 10, other sub CPU 61 or I / O chip 63 (20), etc.) and random number value R1 And generated from R2Encryption key k3A random number storage circuit 61n for storing the individual ID number storage circuit 61p for storing the individual ID number of the sub CPU 61,
  Other chip ID number storage circuit 61q for storing individual ID numbers of other chips (main CPU 10 or other sub CPU 61 or I / O chip 63 (20), etc.) connected for communication
  In the case of a slave station, when communicating with a star station, it communicates with the master station chip.When connected with a ring, it communicates with the upstream chip. At the time of ring connection, it has a lower communication port that communicates to the lower chip, and encrypts or decrypts the transmission / reception data based on a predetermined encryption algorithm, and transmits the encrypted data to the master station (upper) or slave (lower) chip. Control that transmits / receives control data, performs mutual authentication processing, stores the mutual authentication determination result, and stops the sub CPU 61 by resetting the gaming machine control CPU 61a via the reset circuit 61k based on the mutual authentication determination result The identification circuit 61r that performs the external device (such as a hall computer connected via the external communication unit 40) When the external communication circuit 61s that communicates with the visual device 50 or the inspection device 80) directly connected to the substrate and the identification circuit 61r that performs mutual authentication perform mutual authentication at a predetermined interval after the link is established, mutual authentication is activated every predetermined time t0. And a monitoring timer 61t that sends a signal to be regarded as an error when no transmission is made from the main CPU 10 or the I / O chip 63 (20) within a predetermined time ts;
  Mutual monitoring information required for mutual authentication between chips, whether mutual monitoring is performed by star connection or ring connection, and whether there is a connection other than its own device, It consists of its own device information, which is set as a master controller) or a slave station (slave), and a monitoring information storage circuit 61u which stores a device identification code to be monitored.
  The random number generation circuit 61m, the random number value storage circuit 61n, the individual ID number storage circuit 61p, the other chip ID number storage circuit 61q, the identification circuit 61r, the monitoring timer 61t, and the monitoring information storage circuit 61u are mutually authenticated. The circuits are connected to each other around the identification circuit 61r.
  Further, the monitoring information storage circuit 61u is also connected from the gaming machine control CPU 61a, and stores the monitoring information stored in the user management area in the user ROM 10d when the power is turned on and when the system is reset.
  The block diagram shown in FIG. 4 shows another embodiment in which the external communication means 40 is provided on the sub-board 60 instead of the main CPU 10, and the external communication means 40 is connected to the sub CPU 61. The star-connected main station (master controller) is not the main CPU 10 but the sub CPU 61 and is connected to the monitoring device 50. Similarly, the I / O chip 63 (20) may be the main station (master controller).
[0020]
  FIG. 19 shows a memory configuration of the user ROM 10e (or 61e) of the main CPU 10 and the sub CPU 61. The user ROM stores model information that stores a usergram for controlling a game, a model name, a manufacturer name, and the like.
  Setting information storing information to be set by the boot program such as an address indicating the RAM size and program execution range, and
  Monitoring information stored in the monitoring information storage circuit in the chip by boot processing at power-on or system reset, and stored in the information necessary for mutual monitoring between chips, and user program security at power-on and system reset Consists of security code for checking.
Monitoring information is the content of the mutual monitoring process,
00: Do not perform mutual monitoring,
01h: Mutual monitoring information in which the master station (master controller) selects and stores slave stations (slave devices) in sequence (star connection) and 02h: monitors adjacent upper and lower devices (ring connection);
As information that defines the operation of the device,
00h: No other device connected,
01h: Set as master station (master controller)
02h: own device information to be selected and stored as a slave (slave device)
A self-device identification code indicating the address of the self-device,
  Monitoring device identification code 1 used at the time of star connection or higher-level device identification code used at the time of ring connection as address information of the device to be monitored
Monitoring device identification code 2 used when connecting the star or lower device identification code used when connecting the ring
  Hereinafter, the monitoring device identification code 3 used at the time of star connection and
Other monitoring device identification codes used when connecting to the star
Stopper code (FF) for the boot program to recognize the end of setting
Consists of.
  Note that the data below the monitoring device identification code 3 is not set when used in ring connection.
[0021]
  In this embodiment, as shown in FIGS. 8 (a) and 8 (b), the individual ID number is stored in each chip at the time of manufacture in all chips in the mutual monitoring link for controlling the gaming machine (FIG. 8 (a)). In addition, the individual ID number is stored only in the main CPU, sub CPU or I / O chip that is the main station in the mutual monitoring link that controls the gaming machine, and is stored in the other sub CPU and / or I / O chip. If the ID number of the slave station is determined from the relationship between the main CPU or sub CPU or I / O chip of the master station and each device identification code of the slave station when the link is established with each chip without storing the individual ID number (FIG. 8B).
[0022]
  In the configuration described above, the chip according to the present embodiment performs monitoring and authentication between the chips by the following authentication procedures (1) to (6).
(1) When individual ID numbers are written in all chips, and random numbers generated from a random number generation circuit are not used for communication.
(2) When individual ID numbers are written in all chips and a random number value generated from a random number generation circuit is used for communication. (Random values are not exchanged during authentication)
(3) When individual ID numbers are written in all the chips and a random value generated from a random number generation circuit is used for communication. (Exchange random numbers at the time of authentication)
(4) When the individual ID number is stored only in the main CPU and the random number generated from the random number generation circuit is not used for communication.
(5) When the individual ID number is stored only in the main CPU and a random number value generated from a random number generation circuit is used for communication. (Random values are not exchanged during authentication)
(6) When the individual ID number is stored only in the main CPU and a random number value generated from a random number generation circuit is used for communication. (Exchange random numbers at the time of authentication)
[0023]
  Hereinafter, the link establishment procedure and the mutual authentication procedure between the main CPU, the sub CPU or the I / O chip in each of the procedures (1) to (6) will be described with reference to FIGS.
  In this embodiment, the main CPU 10 and another I / O chip 201, 202, 203, ... 20nAnd a physical connection relationship with the sub CPU 61 or the I / O chip 63 of the sub board (the individual ID number (MID) of the main CPU and the individual ID number (SID) of another sub CPU or I / O chip are stored mutually) Link establishment procedure for establishing the connection) and an authentication procedure for mutual authentication of the stored individual ID numbers performed after the link establishment.
[0024]
(1) When individual ID numbers are written in all chips, and random numbers generated from a random number generation circuit are not used for communication. (FIG. 10).
a. Link establishment procedure
  First, a predetermined device identification code (D) stored in the monitoring information storage circuit 10u from the main CPU 10 of the main station when the power is turned on.nA connection request signal is transmitted to the sub CPU 61 or the I / O chips 63 and 20 of the slave station having the above. A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
  Next, an individual ID number (MID) of the main CPU 10 is transmitted from the main CPU 10 of the master station, and the sub CPU 61 or the I / O chip 63 (20) of the slave station is the main of the main CPU 10 of the master station.IndividualAfter obtaining the ID number (MID) and storing this (MID) in the individual ID number storage circuits 63q, 61q (20q), the individual ID number storage circuit 61p or 63p (in the sub CPU 61 or the I / O chip 63 (20)) 20p), the individual ID number (SID) of the sub CPU 61 or the I / O chip 63 (20) stored in the main station 10 is transmitted to the main CPU 10 of the master station, and the main CPU 10 of the master station sends the individual ID number (SID) of the slave station. Device identification code (Dn) And stored in the other chip ID number storage circuit 10q, and the connection with the sub CPU 61 or the I / O chip 63 (20) is disconnected. Then, the procedure proceeds to a procedure for establishing a link with the next sub CPU 61 or the I / O chip 63 (20).
  The device identification code (D) stored in the monitoring information storage circuit 10u of the main CPU 10 of the main stationn), The process proceeds to a procedure for establishing a link with the sub CPU 61 or the I / O chip 63 (20) of the next slave station.
[0025]
  In this way, the main CPU 10 serving as a master station sequentially accesses all sub CPUs 61 or I / O chips 63 (20) serving as slave stations having device identification codes (Dn) in order to establish links,
  It distributes its own individual ID number (MID) to the sub CPU 61 or I / O chip 63 (20) of each slave station, and all the individual IDs from the accessed sub CPU 61 or I / O chip 63 (20). A number (SID) is obtained and the device identification code (Dn) Corresponding to the other chip individual ID number storage circuit 10q.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station stores the distributed individual ID number (MID) of the main CPU 10 of the master station in the other chip ID number storage circuit 61q or 63q (20q). In this way, the link establishment procedure between the master station and the slave station is completed.
  As a result, the main CPU 10 or sub CPU 61 or I / O chip 63 (20) serving as the master station and the main CPU 10 or sub CPU 61 or I / O chip 63 (20) serving as the slave station have individual ID numbers (MID, SID). They will hold each other.
[0026]
b. Mutual authentication procedure
  A device identification code (D) stored in the monitoring information storage circuit 10u from the main CPU 10 of the main station at a predetermined time interval after the link is established.nThe connection request signal is transmitted to the sub CPU 61 or the I / O chip 63 (20) of a predetermined slave station having
  A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
  Next, the main CPU 10 of the main stationIndividualThe ID number (MID) is transmitted, and the sub CPU 61 or the I / O chip 63 (20) of the slave station transmits the (MID) of the main CPU 10 of the master station stored in the other chip individual ID number storage circuit 61q (63q). MainIndividualThe identification circuit 61r (63r) determines whether or not the ID number (MID) matches. If the ID numbers (MID) do not match, the reset circuit 61k (63k) is driven and the system is reset to reset the sub CPU 61 or I of the slave station. The function of the / O chip 63 (20) is stopped.
  If they match, the individual ID number (SID) of the sub CPU 61 or the I / O chip 63 (20) of the slave station stored in the individual ID number storage circuit 61p (63p).n) To the main CPU 10 of the main station. The main CPU 10 of the master station that has received the SID of the sub CPU 61 or the I / O chip 63 (20) of the slave station stored in the other chip individual ID number storage circuit 10p.nThe identification circuit 10r determines whether or not the received SID matches, and if not, the system is reset and the function of the main CPU 10 of the main station is stopped. If they match, the connection with the sub CPU 61 or the I / O chip 63 (20) of the slave station is cut and the mutual authentication is completed.
  The device identification code (D) stored in the monitoring information storage circuit 10u of the main CPU 10 of the main stationn), The process proceeds to the mutual authentication procedure with the sub CPU 61 or the I / O chip 63 (20) of the next slave station.
[0027]
  As described above, the main CPU 10 of the master station performs mutual authentication with the sub CPU 61 or the I / O chip 63 (20) of the slave station. In this embodiment, the mutual authentication is performed by the timer circuit 10t of the main CPU 10 of the master station. The response time from the sub CPU 61 or the I / O chip 63 of the slave station is monitored at a predetermined interval. If there is no response from the sub CPU 61 or the I / O chip 63 (20) of the slave station, the identification circuit 10r Resets via the reset circuit 10k and stops the function of the main CPU 10 of the main station.
  If the sub-CPU 61 or the I / O chip 63 (20) of the slave station does not receive a connection request for mutual authentication from the main CPU 10 of the master station at a predetermined interval, the identification circuit 61r or 63r (20r) is replaced with a reset circuit. Reset is performed via 61k or 63k (20k) to stop the function of the sub CPU 61 or the I / O chip 63 (20) of the slave station.
[0028]
(2) When individual ID numbers are written in all chips and a random number value generated from a random number generation circuit is used for communication. (Random values are not exchanged during authentication) (FIG. 11).
a. Link establishment procedure
  First, when the power is turned on, the device identification code (DnA connection request signal is transmitted to the slave sub CPU 61 or the I / O chip 63 (20). A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
  Next, the main CPU 10 of the main station first stores the random number value R1 (hereinafter fixed) generated from the random number generation circuit 10m in the random number value storage circuit 10n, and the identification circuit 10r uses the encryption key k1 to execute a predetermined algorithm. The random number value R1 is encrypted based on the above, and the encrypted random number value R1 is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the slave station.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station uses the identification circuit 61r or 63r (20r) to transmit the random number value R1 encrypted and transmitted with the encryption key k1.Encryption key k1The received random number value R1 is obtained by decrypting and stored in the random number value storage circuit 61n or 63n (20n).
  Next, the random number value R2 (hereinafter fixed) generated from the random number generation circuit 61m or 63m (20m) is stored in the random value storage circuit 61n or 63n (20n), and the identification circuit 61r or 63r (20r) stores the encryption key k2. The random value R2 is encrypted based on a predetermined algorithm, and the encrypted R2 is transmitted to the main CPU 10 of the main station.
  The main CPU 10 of the master station that has received R2 encrypted by the encryption key k2 is first decrypted by the encryption key K2 in the identification circuit 10r, and the random value R2 of the sub CPU 61 or the I / O chip 63 (20) of the slave station. Is stored in the random number value storage circuit 10n. As a result, the random number value storage circuit 10n, 61n or 63n (20n) of the main CPU 10 of the master station and the sub CPU 61 of the slave station or the I / O chip 63 (20) has random number values R1 extracted from the respective random number generation circuits. , R2 are stored.
[0029]
  Next, the main CPU 10 of the main station based on the random number values R1 and R2 stored in the random number value storage circuit 10n.Encryption key k3(Later fixed)Encryption key k3After the identification circuit 10r encrypts the individual ID number (MID) stored in the individual ID number storage circuit 10p of the main CPU of the main station based on the information, the sub-CPU 61 or the I / O chip 63 (20) of the slave station Send to.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station uses the received encrypted individual ID number (MID) based on the already obtained random number values R1 and R2.Encryption key k3After creatingEncryption key k3To obtain an individual ID number (MID). The individual ID number (MID) is stored in the individual ID number storage circuit 61q or 63q (20q) of another chip.
  The sub CPU 61 or the I / O chip 63 (20) of the slave stationEncryption key k3And the individual ID number (SID) stored in the individual ID number storage circuit 61p or 63p (20p) is encrypted and transmitted to the main CPU 10 of the main station.
  The main CPU 10 of the main station that has received the encrypted individual ID number (SID) has already acquired it.Encryption key k3And the individual ID number (SID) of the slave sub CPU 61 or the I / O chip 63 (20) is obtained. This is stored in the other chip ID number storage circuit 10q in a form corresponding to the device identification code (Dn) of the slave station, and the connection with the sub CPU 61 or the I / O chip 63 (20) of the slave station is disconnected.
  Then, according to the device identification code (Dn) stored in the monitoring information storage circuit 10u of the main CPU 10 of the master station, the process proceeds to a procedure for establishing a link with the sub CPU 61 or the I / O chip 63 (20) of the next slave station.
[0030]
  In this way, the main CPU 10 serving as a master station sequentially accesses all sub CPUs 61 or I / O chips 63 (20) serving as slave stations having device identification codes (Dn) in order to establish links,
  The random number value R1 is distributed to the sub CPU 61 or the I / O chip 63 (20) of each slave station, and all the individual random value R2 from the accessed sub CPU 61 or the I / O chip 63 (20) is accessed. Between the main CPU 10 of the master station and each sub CPU 61 or I / O chip 63 (20) of each slave station.Encryption key k3And the device identification code (Dn) Corresponding to the sub-CPU 61 or the I / O chip 63 (20) of each slave station, and distributes its own individual ID number (MID) to the sub-station of the accessed slave station. All the individual ID numbers (SIDs) are obtained from the CPU 61 or the I / O chip 63 (20), and the obtained device identification code (Dn) Corresponding to the other chip individual ID number storage circuit 10q.
  Further, the sub CPU 61 or the I / O chip 63 (20) of the slave station has the individual random number values R1 and R2 shared with the main CPU 10 of the master station.Encryption key k3Is stored in the random number value storage circuit 61n or 63n (20n), and the distributed individual ID number (MID) of the main CPU 10 is stored in the other chip ID number storage circuit 61q or 63q (20q). In this way, the link establishment procedure between the master station and the slave station is completed.
  As a result, the main CPU 10, sub CPU 61 or I / O chip 63 (20) serving as the master station and the main CPU 10, sub CPU 61 or I / O chip 63 (20) serving as the slave station share the random number values R 1 and R 2.Encryption key k3In addition, the individual ID numbers (MID, SID) are mutually held.
[0031]
b. Mutual authentication procedure
  A device identification code (D) stored in the monitoring information storage circuit 10u from the main CPU 10 of the main station at a predetermined time interval after the link is established.nA connection request signal is transmitted to the slave sub CPU 61 or the I / O chip 63 (20). A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
[0032]
  Next, the main CPU 10 of the main station obtains the new random number value R3 generated by the random number generation circuit 10m and obtains it by the above-described link establishment procedure.Encryption key k3Based on the above, the identification circuit 10r mixes the individual ID number (MID) stored in the individual ID number storage circuit and the random number value R3 and encrypts the encrypted data to the slave sub CPU 61 or the I / O chip 63 (20). Send to.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station has already acquired the encrypted data by mixing the received individual ID number (MID) and the random value R3 in the link establishment procedure.Encryption key k3To obtain the MID and the random value R3. Further, the identification circuit 61r or 63r (20r) collates whether or not the acquired individual ID number (MID) of the main CPU 10 of the main station matches the MID already stored in the other chip individual ID number storage circuit. It authenticates whether the main CPU 10 of the station is authorized. If they do not match, the system is reset via the reset circuit 63k to stop the function of the slave sub CPU 61 or the I / O chip 63 (20). The process proceeds to a procedure for transmitting the individual ID number (SID) of the sub CPU 61 of the slave station or the I / O chip 63 (20).
  In this embodiment, the random number generation circuit 61m or 63m (20m) generates a new random number value R4, and the individual ID number (SID) stored in the individual ID number storage circuit 63p is mixed with the random number value R4 for encryption. I already got the data I didEncryption key k3Is transmitted to the main CPU 10 of the main station.
  The main CPU 10 of the main station receives the encrypted data obtained by mixing the received SID and the random value R4.Encryption key k3To obtain an individual ID number (SID) and a random value R4. The acquired individual ID number (SID) and a predetermined device identification code (D) stored in the other chip ID number storage circuit 10qn) Is verified whether or not the SID that matches is matched. If they do not match, the system is reset via the reset circuit 10k to stop the function of the main CPU 10 of the master station, and if they match, the sub CPU 61 or the I / O chip 63 (20) of the slave station is determined to be regular. Then, the sub-CPU 61 or the I / O chip 63 (20) of the slave station is disconnected and the mutual authentication is completed.
[0033]
  The device identification code (D) stored in the monitoring information storage circuit 10u of the main CPU 10 of the main stationn), The process proceeds to the mutual authentication procedure with the sub CPU 61 or the I / O chip 63 (20) of the next slave station.
  In the above embodiment, MID and random value R3 and SID and random value R4 are mixed and encrypted.Encryption key k3Even if is the same every time, the MID and SID transmission / reception data at the time of mutual authentication will be different each time, making analysis difficult.
[0034]
  As described above, the main CPU 10 of the master station performs mutual authentication with the sub CPU 61 or the I / O chip 63 (20) of the slave station. In this embodiment, mutual authentication is performed by the timer circuit 10t of the main CPU 10 of the master station. The response time from the sub CPU 61 or the I / O chip 63 of the slave station is monitored at intervals, and if there is no response from the sub CPU 61 or the I / O chip 63 (20) of the slave station, the identification circuit 10r Reset is performed via the reset circuit 10k to stop the function of the main CPU 10 of the main station.
  If the sub-CPU 61 or the I / O chip 63 (20) of the slave station does not receive a mutual authentication connection request from the main CPU 10 of the master station at a predetermined interval, the identification circuit 61r or 63r (20r) is reset. Reset is performed via the circuit 61k or 63k (20k) to stop the function of the sub CPU 61 or the I / O chip 63 (20) of the slave station.
[0035]
(3) When the individual ID number is written in the chip and the random number value generated from the random number generation circuit is used for communication. (The random number value is exchanged at the time of authentication) (FIG. 12).
a. Link establishment procedure
  First, when the power is turned on, the device identification code (Dn) Is transmitted to the slave sub CPU 61 or the I / O chip 63 (20). A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
  Next, the main CPU 10 of the main station first stores the random number value R1 generated from the random number generation circuit 10m in the random number value storage circuit 10n, and the identification circuit 10r uses the encryption key k1 to determine the random number value based on a predetermined algorithm. R1 is encrypted, and the encrypted random value R1 is transmitted to the slave sub CPU 61 or the I / O chip 63 (20).
  The sub CPU 61 or the I / O chip 63 (20) of the slave station decrypts the random number value R1 encrypted and transmitted with the encryption key k1 with the encryption key k1 by the identification circuit 61r or 63r (20r) and transmits the random number value. R1 is acquired and stored in the random value storage circuit 61n or 63n (20n).
  Next, the random number value R2 generated from the random number generation circuit 61m or 63m (20m) is stored in the random number value storage circuit 61n or 63n (20n), and the identification circuit 61r or 63r (20r) uses the encryption key k2. The random number value R2 is encrypted based on the above algorithm, and the encrypted R2 is transmitted to the main CPU 10 of the main station. The main CPU 10 of the master station that has received R2 encrypted with the encryption key k2 first decrypts it with the encryption key K2 in the identification circuit 10r, and obtains the random value R2 of the sub CPU 61 or I / O chip 63 (20) of the slave station. It is acquired and stored in the random number value storage circuit 10n. As a result, the random number value storage circuit 10n, 61n or 63n (20n) of the main CPU 10 of the master station and the sub CPU 61 of the slave station or the I / O chip 63 (20) has random number values R1 extracted from the respective random number generation circuits. , R2 are stored.
[0036]
  Next, the main CPU 10 of the main station based on R1 and R2 stored in the random number value storage circuit 10n.Encryption key k3GenerateEncryption key k3Based on the above, the identification circuit 10r encrypts the individual ID number (MID) stored in the individual ID number storage circuit 10p of the main CPU 10 of the master station, and then sends it to the sub CPU 61 or the I / O chip 63 (20) of the slave station. Send to.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station uses the received encrypted individual ID number (MID) based on the already obtained random number values R1 and R2.Encryption key k3After creatingEncryption key k3Based on the above, decryption is performed to obtain MID. This MID is stored in the individual ID number storage circuit 10q of another chip.
  The sub CPU 61 or the I / O chip 63 (20) of the slave stationEncryption key k3And the individual ID number (SID) stored in the individual ID number storage circuit 61p or 63p (20p) is encrypted and transmitted to the main CPU 10 of the main station.
  The main CPU 10 of the main station that has received the encrypted individual ID number (SID) has already acquired it.Encryption key k3And the individual ID number (SID) of the slave sub CPU 61 or the I / O chip 63 (20) is obtained. The individual ID number (SID) of the slave station is replaced with the device identification code (Dn) To the other chip ID number storage circuit 10q, and disconnect from the sub CPU 61 or the I / O chip 63 (20) of the slave station.
  The device identification code (D) stored in the monitoring information storage circuit 10u of the main CPU 10 of the main stationnAccordingly, the procedure proceeds to a procedure for establishing a link with the sub CPU 61 or the I / O chip 63 (20) of the next slave station.
[0037]
  In this way, the main CPU 10 serving as the main station sequentially receives the device identification code (Dn) To access all the sub-CPUs 61 or I / O chips 63 (20) as slave stations to establish a link,
  The random number value R1 is distributed to the sub CPU 61 or the I / O chip 63 (20) of each slave station, and all the individual random value R2 from the accessed sub CPU 61 or the I / O chip 63 (20) is accessed. Between the main CPU 10 of the master station and each sub CPU 61 or I / O chip 63 (20) of each slave station.Encryption key k3And the device identification code (Dn) Corresponding to the sub-CPU 61 or the I / O chip 63 (20) of each slave station, and distributes its own individual ID number (MID) to the sub-station of the accessed slave station. All the individual ID numbers (SIDs) are obtained from the CPU 61 or the I / O chip 63 (20), and the obtained device identification code (Dn) Corresponding to the other chip individual ID number storage circuit 10q.
  Further, the sub CPU 61 or the I / O chip 63 (20) of the slave station has the individual random number values R1 and R2 shared with the main CPU 10 of the master station.Encryption key k3Is stored in the random number value storage circuit 61n or 63n (20n), and the distributed individual ID number (MID) of the main CPU 10 is stored in the other chip ID number storage circuit 61q or 63q (20q). In this way, the link establishment procedure between the master station and the slave station is completed.
  As a result, the main CPU 10 or sub CPU 61 or I / O chip 63 (20) serving as the master station and the main CPU 10 or sub CPU 61 or I / O chip 63 (20) serving as the slave station share the random numbers R1 and R2.Encryption key k3In addition, the individual ID numbers (MID, SID) are mutually held.
[0038]
b. Mutual authentication procedure
  A device identification code (D) stored in the monitoring information storage circuit 10u from the main CPU 10 of the main station at a predetermined time interval after the link is established.nA connection request signal is transmitted to the slave sub CPU 61 or the I / O chip 63 (20). A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
  Next, the main CPU 10 of the main station first stores the random number value R1 generated from the random number generation circuit 10m in the random number value storage circuit 10n, and the identification circuit 10r uses the encryption key k1 to determine the random number value based on a predetermined algorithm. R1 is encrypted, and the encrypted random value R1 is transmitted to the slave sub CPU 61 or the I / O chip 63 (20).
  The sub CPU 61 or the I / O chip 63 (20) of the slave station decrypts the random number value R1 encrypted and transmitted with the encryption key k1 with the encryption key k1 by the identification circuit 61r or 63r (20r) and transmits the random number value. R1 is acquired and stored in the random value storage circuit 61n or 63n (20n).
  Next, the random number value R2 generated from the random number generation circuit 61m or 63m (20m) is stored in the random number value storage circuit 61n or 63n (20n), and the identification circuit 61r or 63r (20r) uses the encryption key k2 to obtain a predetermined value. The random number value R2 is encrypted based on the algorithm, and the encrypted R2 is transmitted to the main CPU 10 of the main station.
  The main CPU 10 of the master station that has received R2 encrypted with the encryption key k2 first decrypts it with the encryption key k2 in the identification circuit 10r, and obtains the random value R2 of the sub CPU 61 of the slave station or the I / O chip 63 (20). It is acquired and stored in the random number value storage circuit 10n. As a result, the random number value storage circuit 10n, 61n or 63n (20n) of the main CPU 10 of the master station and the sub CPU 61 of the slave station or the I / O chip 63 (20) has random number values R1 extracted from the respective random number generation circuits. , R2 are stored.
[0039]
  Next, the main CPU 10 of the main station obtains a new random number value R3 generated by the random number generation circuit 10m and then generates it based on R1 and R2 stored in the random number value storage circuit 10n.Encryption key k3The identification circuit 10r mixes the individual ID number (MID) stored in the individual ID number storage circuit with the random number value R3 and encrypts the encrypted data to the sub CPU 61 or the I / O chip 63 (20) of the slave station. Send to.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station mixes the received individual ID number (MID) and the random number value R3 to the random number value storage circuit 61n or 63n (20n). Generated based on stored R1, R2Encryption key k3To obtain the MID and the random value R3.
  Further, the identification circuit 61r or 63r (20r) collates whether or not the acquired individual ID number (MID) of the main CPU 10 of the main station matches the MID already stored in the other chip individual ID number storage circuit. It authenticates whether the main CPU 10 of the station is authorized.
  If they do not match, the system is reset via the reset circuit 63k to stop the function of the slave sub CPU 61 or the I / O chip 63 (20). The process proceeds to a procedure for transmitting the individual ID number (SID) of the sub CPU 61 of the slave station or the I / O chip 63 (20).
  In this embodiment, the random number generation circuit 61m or 63m (20m) generates a new random number value R4, and the individual ID number (SID) stored in the individual ID number storage circuit 63p is mixed with the random number value R4 for encryption. I already got the data I didEncryption key k3Is transmitted to the main CPU 10 of the main station.
  The main CPU 10 of the main station receives the encrypted data obtained by mixing the received SID and the random value R4.Encryption key k3To obtain an individual ID number (SID) and a random value R4.
  The acquired individual ID number (SID) and a predetermined device identification code (D) stored in the other chip ID number storage circuit 10qn) Is verified whether or not the SID that matches is matched. If they do not match, the system is reset via the reset circuit 10k to stop the function of the main CPU of the master station, and if they match, the sub CPU 61 or the I / O chip 63 (20) of the slave station is determined to be normal. Then, the sub-CPU 61 or the I / O chip 63 (20) of the slave station is disconnected and the mutual authentication is completed.
[0040]
  The device identification code (D) stored in the monitoring information storage circuit 10u of the main CPU 10 of the main stationn), The process proceeds to the mutual authentication procedure with the sub CPU 61 or the I / O chip 63 (20) of the next slave station.
  In the above embodiment, MID and random value R3 and SID and random value R4 are mixed and encrypted.Encryption key k3Even if is the same every time, the MID and SID transmission / reception data at the time of mutual authentication will be different each time, making analysis difficult.
  As described above, the main CPU 10 of the master station performs mutual authentication with the sub CPU 61 or the I / O chip 63 (20) of the slave station. In this embodiment, mutual authentication is performed by the timer circuit 10t of the main CPU 10 of the master station. The response time from the sub CPU 61 or the I / O chip 63 of the slave station is monitored at intervals, and if there is no response from the sub CPU 61 or the I / O chip 63 (20) of the slave station, the identification circuit 10r Reset is performed via the reset circuit 10k to stop the function of the main CPU 10 of the main station.
  If the sub-CPU 61 or the I / O chip 63 (20) of the slave station does not receive a connection request for mutual authentication from the main CPU 10 of the master station at a predetermined interval, the identification circuit 61r or 63r (20r) is replaced with a reset circuit. Reset is performed via 61k or 63k (20k) to stop the function of the sub CPU 61 or the I / O chip 63 (20) of the slave station.
[0041]
(4) When the individual ID number is stored only in the main CPU and the random number generated from the random number generation circuit is not used for communication. (FIG. 13).
a. Link establishment procedure
  First, a predetermined device identification code (D) stored in the monitoring information storage circuit 10u from the main CPU 10 of the main station when the power is turned on.nA connection request signal is transmitted to the slave sub CPU 61 or the I / O chip 63 (20).
A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
Next, an individual ID number (MID) of the main CPU 10 is transmitted from the main CPU 10 of the main station.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station is the main of the main CPU 10 of the master station.IndividualAfter acquiring the ID number (MID) and storing it in the individual ID number storage circuit 61q or 63q (20q), the MID and the device identification code (D) of the sub CPU 61 or the I / O chip 63 (20) of the slave stationn), The slave individual ID number (SID) of the slave CPU 61 or the I / O chip 63 (20).n) Is created and stored in the individual ID number storage circuit 63p (61p), and then the created slave individual ID number (SID) is created.n) To the main CPU 10 of the master station, and the main CPU 10 of the master station sends the slave individual ID number (SID).n) For the device identification code (Dn) Is stored in the other chip ID number storage circuit 10q in a form corresponding to (), and the connection is disconnected.
  The device identification code (D) stored in the monitoring information storage circuit 10u of the main CPU 10 of the main stationn), The process proceeds to a procedure for establishing a link with the sub CPU 61 or the I / O chip 63 (20) of the next slave station.
[0042]
  In this way, the main CPU 10 serving as the main station sequentially receives device identification codes (Dn) To establish sub-links to all the sub CPUs 61 or I / O chips 63 (20) as slave stations, and to the sub CPU 61 or I / O chip 63 (20) of each slave station. Distribute individual ID numbers (MID) and all individual ID numbers (SIDs) from the sub CPU 61 or I / O chip 63 (20) of the accessed slave stationn) And obtain this device identification code (Dn) Corresponding to the other chip individual ID number storage circuit 10q.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station stores the distributed individual ID number (MID) of the main CPU 10 of the master station in the other chip ID number storage circuit 61q or 63q (20q). In this way, the link establishment procedure between the master station and the slave station is completed.
As a result, the main CPU 10, sub CPU 61 or I / O chip 63 (20) serving as the master station and the main CPU 10, sub CPU 61 or I / O chip 63 (20) serving as the slave station have individual ID numbers (MID, SID).n).
[0043]
b. Mutual authentication procedure
  A device identification code (D) stored in the monitoring information storage circuit 10u from the main CPU 10 of the main station at a predetermined time interval after the link is established.nA connection request signal is transmitted to the slave sub CPU 61 or the I / O chip 63 (20).
  A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
  Next, the main CPU 10 of the main stationIndividualThe ID number (MID) is transmitted, and the sub CPU 61 or the I / O chip 63 (20) of the slave station transmits the (MID) of the main CPU of the master station stored in the other chip individual ID number storage circuit 61q (63q). MainIndividualThe identification circuit 61r (63r) determines whether or not the ID number (MID) matches. If the ID numbers (MID) do not match, the reset circuit 61k (63k) is driven and the system is reset to reset the sub CPU 61 or I of the slave station. The function of the / O chip 63 (20) is stopped.
  If they match, the slave individual ID number (SID) of the slave sub CPU 61 or I / O chip 63 (20) stored in the individual ID number storage circuit 61p (63p).n) To the main CPU 10 of the main station.
  The main CPU 10 of the master station that has received the SID of the sub CPU 61 or the I / O chip 63 (20) of the slave station stored in the other chip individual ID number storage circuit 10p.nThe identification circuit 10r determines whether or not the received SID matches, and if not, the system is reset and the function of the main CPU 10 of the main station is stopped. If they match, the connection with the sub CPU 61 or the I / O chip 63 (20) of the slave station is cut and the mutual authentication is completed.
[0044]
  The device identification code (D) stored in the monitoring information storage circuit 10u of the main CPU 10 of the main stationn), The process proceeds to the mutual authentication procedure with the sub CPU 61 or the I / O chip 63 (20) of the next slave station.
[0045]
  As described above, the main CPU 10 of the master station performs mutual authentication with the sub CPU 61 or the I / O chip 63 (20) of the slave station. In this embodiment, the mutual authentication is performed by the timer circuit 10t of the main CPU 10 of the master station. The response time from the sub CPU 61 or the I / O chip 63 of the slave station is monitored at a predetermined interval. If there is no response from the sub CPU 61 or the I / O chip 63 (20) of the slave station, the identification circuit 10r Resets via the reset circuit 10k and stops the function of the main CPU 10 of the main station.
  In the sub CPU 61 or the I / O chip 63 (20) of the slave station, if the connection request for mutual authentication from the main CPU 10 of the master station does not come at a predetermined interval, the identification circuit 61r or 63r (20r) is reset. Reset is performed via the circuit 61k or 63k (20k) to stop the function of the sub CPU 61 or the I / O chip 63 (20) of the slave station.
[0046]
(5) When the individual ID number is written only in the main CPU and a random number value generated from the random number generation circuit is used for communication. (Random values are not exchanged during authentication) (FIG. 14).
a. Link establishment procedure
  First, when the power is turned on, the device identification code (Dn) Is transmitted to the sub CPU 61 or the I / O chip 63 (20) (slave station) of the slave station.
  A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
[0047]
  Next, the main CPU 10 of the main station first stores the random number value R1 (hereinafter fixed) generated from the random number generation circuit 10m in the random number value storage circuit 10n, and the identification circuit 10r uses the encryption key k1 to execute a predetermined algorithm. The random number value R1 is encrypted based on the above, and the encrypted random number value R1 is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the slave station.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station uses the identification circuit 61r or 63r (20r) to transmit the random number value R1 encrypted and transmitted with the encryption key k1.Encryption key k1The received random number value R1 is obtained by decrypting and stored in the random number value storage circuit 61n or 63n (20n).
  Next, the random number value R2 (hereinafter fixed) generated from the random number generation circuit 61m or 63m (20m) is stored in the random value storage circuit 61n or 63n (20n), and the identification circuit 61r or 63r (20r) stores the encryption key k2. The random number value R2 is encrypted based on a predetermined algorithm, and the encrypted random number value R2 is transmitted to the main CPU 10 of the main station.
  The main CPU 10 of the master station that has received R2 encrypted with the encryption key k2 first decrypts it with the encryption key k2 in the identification circuit 10r, and obtains the random value R2 of the sub CPU 61 of the slave station or the I / O chip 63 (20). It is acquired and stored in the random number value storage circuit 10n. As a result, the random number value storage circuit 10n, 61n or 63n (20n) of the main CPU 10 of the master station and the sub CPU 61 of the slave station or the I / O chip 63 (20) has random number values R1 extracted from the respective random number generation circuits. , R2 are stored.
[0048]
  Next, the main CPU 10 of the main station based on R1 and R2 stored in the random number value storage circuit 10n.Encryption key k3(Later fixed)Encryption key k3After the identification circuit 10r encrypts the individual ID number (MID) stored in the individual ID number storage circuit 10p of the main CPU of the main station based on the information, the sub-CPU 61 or the I / O chip 63 (20) of the slave station Send to.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station is based on the received random numbers R1 and R2 that have already acquired the encrypted individual ID numbers (MID).Encryption key k3After creatingEncryption key k3To obtain an individual ID number (MID).
  After this individual ID number (MID) is stored in the individual ID number storage circuit 61q or 63q (20q) of another chip, the MID and the device identification code (D) of the slave sub CPU 61 or I / O chip 63 (20) are stored.n), The slave individual ID number (SID) of the slave CPU 61 or the I / O chip 63 (20).n) Is created and stored in the individual ID number storage circuit 63p (61p).
[0049]
  The sub CPU 61 or the I / O chip 63 (20) of the slave stationEncryption key k3Based on the individual ID number (SID) stored in the individual ID number storage circuit 61p or 63p (20p)n) Is transmitted to the main CPU 10 of the main station. Encryption individual ID number (SIDn) That received the main CPU 10 has already acquiredEncryption key k3Based on the individual ID number (SID of the sub CPU 61 or the I / O chip 63 (20) of the slave station.n). This is the device identification code (Dn) To the other chip ID number storage circuit 10q, and disconnect from the sub CPU 61 or the I / O chip 63 (20) of the slave station.
  The device identification code (D) stored in the monitoring information storage circuit 10u of the main CPU 10 of the main stationnAccordingly, the procedure proceeds to a procedure for establishing a link with the sub CPU 61 or the I / O chip 63 (20) of the next slave station.
[0050]
  In this way, the main CPU 10 serving as the main station sequentially receives device identification codes (Dn) To access all the sub-CPUs 61 or I / O chips 63 (20) as slave stations to establish a link,
  The random number value R1 is distributed to the sub CPU 61 or the I / O chip 63 (20) of each slave station, and all the individual random value R2 from the accessed sub CPU 61 or the I / O chip 63 (20) is accessed. Between the main CPU 10 of the master station and each sub CPU 61 or I / O chip 63 (20) of each slave station.Encryption key k3And the device identification code (Dn) Corresponding to the sub-CPU 61 or the I / O chip 63 (20) of each slave station, and distributes its own individual ID number (MID) to the sub-station of the accessed slave station. All individual ID numbers (SIDs) from the CPU 61 or the I / O chip 63 (20)n) And obtain this device identification code (Dn) Corresponding to the other chip individual ID number storage circuit 10q.
  Further, the sub CPU 61 or the I / O chip 63 (20) of the slave station has the individual random number values R1 and R2 shared with the main CPU 10 of the master station.Encryption key k3Is stored in the random number value storage circuit 61n or 63n (20n), and the distributed individual ID number (MID) of the main CPU 10 is stored in the other chip ID number storage circuit 61q or 63q (20q). In this way, the link establishment procedure between the master station and the slave station is completed.
  As a result, the main CPU 10 or sub CPU 61 or I / O chip 63 (20) serving as the master station and the main CPU 10 or sub CPU 61 or I / O chip 63 (20) serving as the slave station share the random numbers R1 and R2.Encryption key k3In addition, the individual ID numbers (MID, SIDn) are held with each other.
[0051]
b. Mutual authentication procedure
  A device identification code (D) stored in the monitoring information storage circuit 10u from the main CPU 10 of the main station at a predetermined time interval after the link is established.nA connection request signal is transmitted to the sub CPU 61 or the I / O chip 63 (20) of a predetermined slave station having A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
[0052]
  Next, the main CPU 10 of the main station obtains the new random number value R3 generated by the random number generation circuit 10m and obtains it by the above-described link establishment procedure.Encryption key k3Based on the above, the identification circuit 10r mixes the individual ID number (MID) stored in the individual ID number storage circuit and the random number value R3 and encrypts the encrypted data to the slave sub CPU 61 or the I / O chip 63 (20). Send to.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station has already acquired the encrypted data by mixing the received individual ID number (MID) and the random value R3 in the link establishment procedure.Encryption key k3To obtain the MID and the random value R3. Further, the identification circuit 61r or 63r (20r) collates whether or not the acquired individual ID number (MID) of the main CPU 10 of the main station matches the MID already stored in the other chip individual ID number storage circuit. It authenticates whether the main CPU 10 of the station is authorized.
  If they do not match, the system is reset via the reset circuit 63k to stop the function of the slave sub CPU 61 or the I / O chip 63 (20). Determine the individual ID number (SID) of the sub CPU 61 of the slave station or the I / O chip 63 (20).n) In the present embodiment, the random number generation circuit 61m or 63m (20m) generates a new random number value R4 and the individual ID number (SID) stored in the individual ID number storage circuit 63p.n) And the random number value R4, the encrypted data has already been acquired.Encryption key k3Is transmitted to the main CPU 10 of the main station.
[0053]
  The main CPU 10 of the master station receives the received SIDnAnd encrypted data mixed with random number R4Encryption key k3Based on the individual ID number (SIDn) And a random value R4. Obtained individual ID number (SIDn) And a predetermined device identification code (D) stored in the other chip ID number storage circuit 10q.n) Is verified as to whether or not the SIDn that matches. If they do not match, the system is reset via the reset circuit 10k to stop the function of the main CPU of the master station, and if they match, the sub CPU 61 or the I / O chip 63 (20) of the slave station is determined to be normal. Then, the sub-CPU 61 or the I / O chip 63 (20) of the slave station is disconnected and the mutual authentication is completed.
[0054]
  The device identification code (D) stored in the monitoring information storage circuit 10u of the main CPU 10 of the main stationn), The process proceeds to the mutual authentication procedure with the sub CPU 61 or the I / O chip 63 (20) of the next slave station.
  In the above embodiment, MID and random value R3, SIDnMID and SID at the time of mutual authentication even if k3 is the same every time by mixing and encrypting random number R4nThe transmitted / received data will be different each time, making analysis difficult.
[0055]
  As described above, the main CPU 10 of the master station performs mutual authentication with the sub CPU 61 of the slave station or the I / O chip 63 (20). In this embodiment, the mutual authentication is performed by the timer circuit 10t of the main CPU 10 of the master station. The response time from the sub CPU 61 or the I / O chip 63 of the slave station is monitored at a predetermined interval. If there is no response from the sub CPU 61 or the I / O chip 63 (20) of the slave station, the identification circuit 10r Resets via the reset circuit 10k and stops the function of the main CPU 10 of the main station.
  If the sub-CPU 61 or the I / O chip 63 (20) of the slave station does not receive a connection request for mutual authentication from the main CPU 10 of the master station at a predetermined interval, the identification circuit 61r or 63r (20r) is replaced with a reset circuit. Reset is performed via 61k or 63k (20k) to stop the function of the sub CPU 61 or the I / O chip 63 (20) of the slave station.
[0056]
(6) When the individual ID number is written in the chip and the random number value generated from the random number generation circuit is used for communication. (The random number value is exchanged at the time of authentication) (FIG. 15).
a. Link establishment procedure
  First, the device identification code (D) stored in the monitoring information storage circuit 10u from the main CPU 10 (main station) of the main station when the power is turned on.nA connection request signal is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the predetermined slave station having A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
[0057]
  Next, the main CPU 10 of the main station first stores the random number value R1 generated from the random number generation circuit 10m in the random number value storage circuit 10n, and the identification circuit 10r uses the encryption key k1 to determine the random number value based on a predetermined algorithm. R1 is encrypted, and the encrypted random value R1 is transmitted to the slave sub CPU 61 or the I / O chip 63 (20).
  The sub CPU 61 or the I / O chip 63 (20) of the slave station uses the identification circuit 61r or 63r (20r) to transmit the random number value R1 encrypted and transmitted with the encryption key k1.Encryption key k1The received random number value R1 is obtained by decrypting and stored in the random number value storage circuit 61n or 63n (20n).
  Next, the random number value R2 generated from the random number generation circuit 61m or 63m (20m) is stored in the random number value storage circuit 61n or 63n (20n), and the identification circuit 61r or 63r (20r) uses the encryption key k2 to obtain a predetermined value. The random number value R2 is encrypted based on the algorithm, and the encrypted R2 is transmitted to the main CPU 10 of the main station.
  The main CPU 10 of the master station that has received R2 encrypted with the encryption key k2 first decrypts it with the encryption key K2 in the identification circuit 10r, and obtains the random value R2 of the sub CPU 61 or I / O chip 63 (20) of the slave station. It is acquired and stored in the random number value storage circuit 10n. As a result, the random number value storage circuit 10n, 61n or 63n (20n) of the main CPU 10 of the master station and the sub CPU 61 of the slave station or the I / O chip 63 (20) has random number values R1 extracted from the respective random number generation circuits. , R2 are stored.
[0058]
  Next, the main CPU 10 of the main station based on R1 and R2 stored in the random number value storage circuit 10n.Encryption key k3GenerateEncryption key k3After the identification circuit 10r encrypts the individual ID number (MID) stored in the individual ID number storage circuit 10p of the main CPU of the main station based on the information, the sub-CPU 61 or the I / O chip 63 (20) of the slave station Send to.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station uses the received encrypted individual ID number (MID) based on the already obtained random number values R1 and R2.Encryption key k3After creatingEncryption key k3Based on the above, decryption is performed to obtain MID.
  After this MID is stored in the individual ID number storage circuit 10q of another chip, the MID and the device identification code (D) of the slave sub CPU 61 or I / O chip 63 (20) are stored.n), The slave individual ID number (SID) of the slave CPU 61 or the I / O chip 63 (20).n) Is created and stored in the individual ID number storage circuit 63p (61p).
[0059]
  The sub CPU 61 or the I / O chip 63 (20) of the slave stationEncryption key k3Based on the individual ID number (SID) stored in the individual ID number storage circuit 61p or 63p (20p)n) Is transmitted to the main CPU 10 of the main station. Encryption individual ID number (SIDn) That received the main CPU 10 has already acquiredEncryption key k3And the individual ID number (SID) of the sub CPU 61 of the slave station or the I / O chip 63 (20).n). This is the individual ID number (SID) of the slave stationn) Device identification code (Dn) To the other chip ID number storage circuit 10q, and disconnect from the sub CPU 61 or the I / O chip 63 (20) of the slave station.
  The device identification code (D) stored in the monitoring information storage circuit 10u of the main CPU 10 of the main stationnAccordingly, the procedure proceeds to a procedure for establishing a link with the sub CPU 61 or the I / O chip 63 (20) of the next slave station.
[0060]
  In this way, the main CPU 10 serving as the main station sequentially receives device identification codes (Dn) To access all the sub-CPUs 61 or I / O chips 63 (20) as slave stations to establish a link,
  The random number value R1 is distributed to the sub CPU 61 or the I / O chip 63 (20) of each slave station, and all the individual random value R2 from the accessed sub CPU 61 or the I / O chip 63 (20) is accessed. Between the main CPU 10 of the master station and each sub CPU 61 or I / O chip 63 (20) of each slave station.Encryption key k3And the device identification code (Dn) Corresponding to the sub-CPU 61 or the I / O chip 63 (20) of each slave station, and distributes its own individual ID number (MID) to the sub-station of the accessed slave station. All individual ID numbers (SIDs) from the CPU 61 or the I / O chip 63 (20)n) And obtain this device identification code (Dn) Corresponding to the other chip individual ID number storage circuit 10q.
  Further, the sub CPU 61 or the I / O chip 63 (20) of the slave station has the individual random number values R1 and R2 shared with the main CPU 10 of the master station.Encryption key k3Is stored in the random number value storage circuit 61n or 63n (20n), and the distributed individual ID number (MID) of the main CPU 10 is stored in the other chip ID number storage circuit 61q or 63q (20q). In this way, the link establishment procedure between the master station and the slave station is completed.
  As a result, the main CPU 10 or sub CPU 61 or I / O chip 63 (20) serving as the master station and the main CPU 10 or sub CPU 61 or I / O chip 63 (20) serving as the slave station share the random numbers R1 and R2.Encryption key k3And individual ID number (MID, SID)n).
[0061]
b. Mutual authentication procedure
  A device identification code (D) stored in the monitoring information storage circuit 10u from the main CPU 10 of the main station at a predetermined time interval after the link is established.nA connection request signal is transmitted to the slave sub CPU 61 or the I / O chip 63 (20). A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
  Next, the main CPU 10 of the main station first stores the random number value R1 generated from the random number generation circuit 10m in the random number value storage circuit 10n, and the identification circuit 10r uses the encryption key k1 to determine the random number value based on a predetermined algorithm. R1 is encrypted, and the encrypted random value R1 is transmitted to the slave sub CPU 61 or the I / O chip 63 (20).
  The sub CPU 61 or the I / O chip 63 (20) of the slave station uses the identification circuit 61r or 63r (20r) to transmit the random number value R1 encrypted and transmitted with the encryption key k1.Encryption key k1The received random number value R1 is obtained by decrypting and stored in the random number value storage circuit 61n or 63n (20n). Next, the random number value R2 generated from the random number generation circuit 61m or 63m (20m) is stored in the random number value storage circuit 61n or 63n (20n), and the identification circuit 61r or 63r (20r) uses the encryption key k2 to obtain a predetermined value. The random number value R2 is encrypted based on the algorithm, and the encrypted R2 is transmitted to the main CPU 10 of the main station.
  The main CPU 10 of the master station that has received R2 encrypted with the encryption key k2 first decrypts it with the encryption key K2 in the identification circuit 10r, and obtains the random value R2 of the sub CPU 61 or I / O chip 63 (20) of the slave station. It is acquired and stored in the random number value storage circuit 10n. As a result, the random number value storage circuit 10n, 61n or 63n (20n) of the main CPU 10 of the master station and the sub CPU 61 of the slave station or the I / O chip 63 (20) has random number values R1 extracted from the respective random number generation circuits. , R2 are stored.
[0062]
  Next, the main CPU 10 of the main station obtains a new random number value R3 generated by the random number generation circuit 10m and then generates it based on R1 and R2 stored in the random number value storage circuit 10n.Encryption key k3The identification circuit 10r mixes the individual ID number (MID) stored in the individual ID number storage circuit with the random number value R3 and encrypts the encrypted data to the sub CPU 61 or the I / O chip 63 (20) of the slave station. Send to.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station mixes the received individual ID number (MID) and the random number value R3 to the random number value storage circuit 61n or 63n (20n). Generated based on stored R1, R2Encryption key k3To obtain the MID and the random value R3. Further, the identification circuit 61r or 63r (20r) collates whether or not the acquired individual ID number (MID) of the main CPU 10 of the main station matches the MID already stored in the other chip individual ID number storage circuit. It authenticates whether the main CPU 10 of the station is authorized. If they do not match, the system is reset via the reset circuit 63k to stop the function of the slave sub CPU 61 or the I / O chip 63 (20). Determine the individual ID number (SID) of the sub CPU 61 of the slave station or the I / O chip 63 (20).n) In the present embodiment, the random number generation circuit 61m or 63m (20m) generates a new random value R4 and the individual ID number (SID) stored in the individual ID number storage circuit 63p.n) And the random value R4, the encrypted data has already been acquired.Encryption key k3Is transmitted to the main CPU 10 of the main station.
[0063]
  The main CPU 10 of the main station receives the encrypted data obtained by mixing the received SIDn and the random value R4.Encryption key k3Based on the individual ID number (SIDn) And a random value R4. Obtained individual ID number (SIDn) And a predetermined device identification code (D) stored in the other chip ID number storage circuit 10q.n) Is verified as to whether or not the SIDn that matches. If they do not match, the system is reset via the reset circuit 10k to stop the function of the main CPU of the master station, and if they match, the sub CPU 61 or the I / O chip 63 (20) of the slave station is determined to be normal. Then, the sub-CPU 61 or the I / O chip 63 (20) of the slave station is disconnected and the mutual authentication is completed.
[0064]
  The device identification code (D) stored in the monitoring information storage circuit 10u of the main CPU 10 of the main stationn), The process proceeds to the mutual authentication procedure with the sub CPU 61 or the I / O chip 63 (20) of the next slave station.
  In the above embodiment, MID and random value R3, SIDnMID and SID at the time of mutual authentication even if k3 is the same every time by mixing and encrypting random number R4nThe transmitted / received data will be different each time, making analysis difficult.
  As described above, the main CPU 10 of the master station performs mutual authentication with the sub CPU 61 or the I / O chip 63 (20) of the slave station. In this embodiment, mutual authentication is performed by the timer circuit 10t of the main CPU 10 of the master station. The response time from the sub CPU 61 or the I / O chip 63 of the slave station is monitored at intervals, and if there is no response from the sub CPU 61 or the I / O chip 63 (20) of the slave station, the identification circuit 10r Reset is performed via the reset circuit 10k to stop the function of the main CPU 10 of the main station.
  If the sub-CPU 61 or the I / O chip 63 (20) of the slave station does not receive a connection request for mutual authentication from the main CPU 10 of the master station at a predetermined interval, the identification circuit 61r or 63r (20r) is replaced with a reset circuit. Reset is performed via 61k or 63k (20k) to stop the function of the sub CPU 61 or the I / O chip 63 (20) of the slave station.
[0065]
  In the above-described embodiments (4) to (6), the individual ID number of the master station is received when the slave sub CPU 61 or the I / O chip 63 (20) receives the master station individual ID number from the master CPU 10. Device identification number (Dn) Is used to calculate the individual ID number of the sub CPU 61 or the I / O chip 63 (20) of the slave station, but the sub CPU 61 or the I / O chip 63 of the slave station responding on the main CPU 10 side of the master station. From the device identification code (Dn) of (20), the slave individual ID number (SID)n) Is calculated from the slave sub CPU 61 or the I / O chip 63 (20), the slave individual ID number (SID).n) Can be stored in the chip ID number storage circuit 10q in addition to the main CPU of the main station.
  In the embodiment shown in FIG. 3 or FIG. 4 and the embodiments (1) to (6) corresponding to FIG. 10 to FIG. 15, when the comparison result of the ID number of the comparison object does not match in the result of mutual authentication. The functions to be stopped are the gaming machine control CPUs 10a and 61a in the main CPU 10 and the sub CPU 61. The I / O chip 63 (20) is an input / output control circuit 63x (20x), an input / output circuit 63y (20y), and each main The CPU 10, the sub CPU 61, and the identification circuits 10r, 61r, and 63r (20r) of the I / O chip 63 (20) are externally read out by the external communication circuits 10s, 61s, and 63s (20s) of each chip. To do.
  In the above star connection embodiment, the main CPU 10 as the master station and the sub CPU 61 or the I / O chip 63 (20) as the slave station are star-connected to perform mutual authentication as needed, and all chips normally perform mutual authentication. Since all the chips operate normally during this time, the entire gaming machine functions normally.
  However, when the main CPU 10 of the master station is replaced with an illegal chip, the mutual authentication request does not reach the sub CPU 61 or the I / O chip 63 (20) of the slave station, so the sub CPU 61 or the I / O chip 63 (20 of the slave station). ) Times out and stops functioning, and if the sub CPU 61 or I / O chip 63 (20) of the slave station is replaced with an illegal chip, normal mutual authentication is not performed and the main CPU of the master station stops functioning Therefore, the function of the entire gaming machine is stopped when even one chip is replaced with an illegal chip.
[0066]
  FIG. 9 is a block diagram showing an embodiment in which adjacent chips are monitored in a ring connection instead of mutual monitoring between chips, and the difference from FIG. 3 is that the main CPU 10 and sub CPU 61 or I / O. The chip 63 (20) is not communicatively connected to each other,
(A) Main CPU 10 and sub CPU 61 or I / O chip 63 (20),
(B) the sub CPU 61 or the I / O chip 63 (20), the sub CPU 61 or the I / O chip 63 (20),
(C) The sub CPU 61 or the I / O chip 63 (20) is connected to the main CPU 10, and
  Mutual authentication is performed only between adjacent chips (ring connection state).
  Since the other configurations are the same as those in FIG. 3, the same numbers are given and the description thereof is omitted.
[0067]
  In the configuration described above, the sub-CPU 61 or the I / O chip 63 (20) connected in a ring according to the second embodiment is monitored between the chips by the following authentication procedures (1) to (3). Authentication is performed.
  The link establishment between the main CPU and the sub CPU 61 or the I / O chip 63 (20) and the mutual authentication procedure are the same as the above (1) to (3), so the link between the sub CPU 61 or the I / O chip 63 (20). Only the establishment and mutual authentication procedures are described.
(1) Individual ID numbers are written in all chips, and random numbers generated from a random number generation circuit are not used for communication.
(2) When individual ID numbers are written in all chips and a random number value generated from a random number generation circuit is used for communication. (Random values are not exchanged during authentication)
(3) When individual ID numbers are written in all the chips and a random value generated from a random number generation circuit is used for communication. (Exchange random numbers at the time of authentication)
[0068]
  Hereinafter, a link establishment procedure and an authentication procedure between the main CPU 10, the sub CPU 61, or the I / O chip 63 (20) in each of the procedures (1) to (3) will be described.
(1) Individual ID numbers are written in all chips, and random numbers generated from a random number generation circuit are not used for communication. (Fig. 16)
a. Link establishment procedure
  First, the device identification code (Dn) From the sub-CPU 61 of the main station or the I / O chip 63 (20) having a predetermined adjacent device identification code (Dn + 1The connection request signal is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the slave station having the above. A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
  Next, the main station individual ID number (SID) stored in the main station individual ID number storage circuit 61p or 63p (20p) from the main station sub CPU 61 or I / O chip 63 (20).n) Is transmitted, and the sub CPU 61 or the I / O chip 63 (20) of the slave station transmits the master station individual ID number (SID) of the sub CPU 61 or the I / O chip 63 (20) of the master station.n) Is acquired and stored in the other chip ID number storage circuit 61q or 63q (20q) of the slave station, and then stored in the individual ID number storage circuit 61p or 63p (20p) of the slave CPU 61 or I / O chip 63 (20). Slave individual ID number (SID)n + 1) Is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the master station, and the sub CPU 61 or the I / O chip 63 (20) of the master station transmits the slave station individual ID number (SID).n + 1) Is stored in the other chip ID number storage circuit 61q or 63q (20q) to disconnect.
  Next, the sub CPU 61 or the I / O chip 63 (20) of the slave station becomes the master station, and the subordinate sub CPU 61 or the I / O chip 63 (20) which is adjacent to the slave CPU is the slave station and shifts to the link establishment procedure as needed.
[0069]
  In this way, the sub CPU 61 or the I / O chip 63 (20) serving as the main station accesses the sub CPU 61 or the I / O chip 63 (20) adjacent to the lower CPU as needed to establish a link. Adjacent IDs of each other (SID)n, SIDn + 1) Device identification code (Dn) Corresponding to the other chip individual ID number storage circuit 61q or 63q (20q).
  As a result, all the main CPU 10, sub CPU 61 or I / O chip 63 (20) in the link and the adjacent main CPU 10, sub CPU 61 or I / O chip 63 (20) have individual ID numbers (MID, SID). They will hold each other.
[0070]
b. Mutual authentication procedure
  Device identification code (Dn) From the sub CPU 61 or the I / O chip 63 (20) of the main station having a predetermined adjacent device identification code (Dn + 1The connection request signal is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the slave station having the above. A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
Next, the main station individual ID number (SID) from the sub CPU 61 of the main station or the I / O chip 63 (20).n) Is transmitted to the slave station, and the sub CPU 61 or the I / O chip 63 (20) of the slave station receives the master station individual ID number (SID) stored in the other chip ID number storage circuit 61q or 63q (20q).n) And the transmitted master station individual ID number (SID)n) And the identification circuit 61r or 63r (20r) determines whether or not the sub-CPU 61 or I of the slave station by driving the reset circuit 61k or 63k (20k) and resetting the system. The function of the / O chip 63 (20) is stopped. If they match, the slave individual ID number (SID) stored in the slave sub CPU 61 or the I / O chip 63 (20) individual ID number storage circuit 61p or 63p (20p).n + 1) To the sub CPU 61 or the I / O chip 63 (20) of the main station.
  The sub CPU 61 or the I / O chip 63 (20) of the master station that has received the slave station individual ID number (SID) stored in the other chip individual ID number storage circuit 61p or 63p (20p).n + 1) And the received individual ID number (SID)n + 1) Is determined by the identification circuit 61r or 63r (20r), and if it does not match, the system of the sub CPU 61 or the I / O chip 63 (20) of the main station is stopped by resetting the system. To do. If they match, the connection with the sub CPU 61 or the I / O chip 63 (20) is cut.
[0071]
  Then, the sub CPU 61 or the I / O chip 63 (20) of the slave station becomes the master station, and the subordinate sub CPU 61 or the I / O chip 63 (20) adjacent to the slave station is the slave station, and shifts to the link establishment procedure as needed.
[0072]
  As described above, the sub CPU 61 or the I / O chip 63 (20) of the master station performs mutual authentication using the adjacent sub CPU 61 or I / O chip 63 (20) as a slave station. Mutual authentication is performed at predetermined intervals by the timer circuit 61t or 63t (20t) of the sub CPU 61 or the I / O chip 63 (20), and the response time from the sub CPU 61 or the I / O chip 63 is monitored. When there is no response from the sub CPU 61 or the I / O chip 63 (20), the identification circuit 61r or 63r (20r) resets via the reset circuit 61k or 63k (20k), and the sub CPU 61 of the main station or The function of the I / O chip 63 (20) is stopped.
  Further, if the sub CPU 61 or the I / O chip 63 (20) of the slave station does not receive a connection request for mutual authentication of the sub CPU 61 or the I / O chip 63 (20) of the master station at a predetermined interval, the identification circuit 61r or 63r (20r) resets via the reset circuit 61k or 63k (20k) and stops the function of the sub CPU 61 or the I / O chip 63 (20) of the slave station.
[0073]
(2) When individual ID numbers are written in all chips and a random number value generated from a random number generation circuit is used for communication. (Random numbers are not exchanged during authentication) (Fig. 17)
a. Link establishment procedure
  First, when the power is turned on, the main unit's device identification code (Dn) From the sub CPU 61 or the I / O chip 63 (20) having a predetermined adjacent device identification code (Dn + 1The connection request signal is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the slave station having the above. A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
  Next, the sub CPU 61 or the I / O chip 63 (20) of the main station transfers the random number value R1 generated from the random number generation circuit 61m or 63m (20m) to the random number value storage circuit 61n or 63n (20n). The identification circuit 61r or 63r (20r) encrypts the random value R1 based on a predetermined algorithm using the encryption key k1 and stores the encrypted random value R1 in the sub CPU 61 or the I / O chip of the slave station. 63 (20).
  The sub CPU 61 or the I / O chip 63 (20) of the slave station that has received the random value R1 encrypted with the encryption key k1 decrypts it with a predetermined algorithm by the identification circuit 61r or 63r (20r) based on the encryption key k1. To obtain the random value R1 of the sub CPU 61 or the I / O chip 63 (20) of the main station and store it in the random number value storage circuit 61n or 63n (20n).
  Next, the random number value R2 (hereinafter fixed) generated from the random number generation circuit 61m or 63m (20m) is stored in the random number value storage circuit 61n or 63n (20n) and the identification circuit 61r or 63r (20r) using the encryption key k2. ) Encrypts the random value R2 based on a predetermined algorithm, and transmits the encrypted R2 to the sub CPU 61 or the I / O chip 63 (20) of the main station.
  The sub CPU 61 or the I / O chip 63 (20) of the main station that has received the random value R2 encrypted with the encryption key k2 decrypts it with a predetermined algorithm by the identification circuit 61r or 63r (20r) based on the encryption key k2. The random number value R2 of the sub CPU 61 or the I / O chip 63 (20) of the slave station is acquired and stored in the random number value storage circuit 61n or 63n (20n).
  As a result, the random number values R1, R2 are stored in the random number value storage circuit 61n or 63n (20n) of the sub CPU 61 or I / O chip 63 (20) of the master station and the sub CPU 61 or I / O chip 63 (20) of the slave station. And will be stored.
[0074]
  Next, the sub CPU 61 or the I / O chip 63 (20) of the main station is based on R1 and R2 stored in the random number value storage circuit 61n or 63n (20n).Encryption key k3GenerateEncryption key k3The identification number 61r or 63r (20r) is used to identify the main station individual ID number (SID) stored in the individual ID number storage circuit 61p or 63p (20p) based on a predetermined algorithm.n) Is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the slave station.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station is based on the random number values R1 and R2 stored in the random number value storage circuit 61n or 63n (20n).Encryption key k3After creating the encrypted individual ID number (SIDn)Encryption key k3Using the identification circuit 61r or 63r (20r) based on a predetermined algorithm and decoding the master station individual ID number (SID)n) And is stored in the other chip ID number storage circuit 61q or 63q (20q).
  Next, the slave sub CPU 61 or the I / O chip 63 (20)Encryption key k3Using the identification circuit 61r or 63r (20r), the slave individual number (SID) stored in the slave individual ID number storage circuit 61p or 63p (20p) based on a predetermined algorithmn + 1) Is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the main station. Slave individual ID number (SID)n + 1), The sub CPU 61 or the I / O chip 63 (20) of the main stationEncryption key k3Using the identification circuit 61r or 63r (20r), based on a predetermined algorithm, and the slave individual ID number (SID)n + 1) Is stored in the other chip ID number storage circuit 61q or 63q (20q) and the connection is disconnected.
  Then, the sub CPU 61 or the I / O chip 63 (20) of the slave station becomes the master station, and the subordinate sub CPU 61 or the I / O chip 63 (20) adjacent to the slave station is the slave station, and shifts to the link establishment procedure as needed.
[0075]
  In this way, the sub CPU 61 or the I / O chip 63 (20) serving as the main station accesses the sub CPU 61 or the I / O chip 63 (20) adjacent to the lower CPU as needed to establish a link. Random values R1, R2, and common between adjacent chipsEncryption key k3Are stored in each random number storage circuit 61n or 63n (20n), and each individual ID number (SID)n, SIDn + 1) Device identification code (Dn) Corresponding to the other chip individual ID number storage circuit 61q or 63q (20q).
  As a result, all main CPUs 10, sub CPUs 61 or I / O chips 63 (20) in the link and other main CPUs 10, sub CPUs 61 or I / O chips 63 (20) adjacent to each other share random values R1, R2.Encryption key k3, And individual ID numbers (MID, SID).
[0076]
b. Mutual authentication procedure
  Master station device identification code (Dn) From the sub CPU 61 or the I / O chip 63 (20) having a predetermined adjacent device identification code (Dn + 1The connection request signal is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the slave station having the above. A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
  Next, the sub CPU 61 or the I / O chip 63 (20) of the main station acquires a new random number value R3 generated by the random number generation circuit 61m or 63m (20m), and thenEncryption key k3Using the identification circuit 61r or 63r (20r), the main station individual ID number (SIDn) stored in the individual ID number storage circuit 61p or 63p (20p) and the random number value R3 are mixed and encrypted based on a predetermined algorithm. Data is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the slave station.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station receives the received master station individual ID number (SID).n) And the random number value R3, the encrypted data has already been acquired.Encryption key k3Is decoded by a discriminating circuit 61r or 63r (20r) based on a predetermined algorithm, and the master station ID number (SID)n) And a random value R3.
  Further, the slave station identification circuit 61r or 63r (20r) acquires the master station individual ID number (SID) of the acquired master CPU sub CPU 61 or I / O chip 63 (20).n) Has already been stored in the individual ID number storage circuit 63p (61p, 20p) of the slave station.n) And the sub CPU 61 of the main station or the I / O chip 63 (20) is authenticated. If they do not match, the system is reset via the reset circuit 61k or 63k (20k) to stop the function of the sub CPU 61 or the I / O chip 63 (20) of the slave station. In the case of coincidence, it is determined that the sub CPU 61 or the I / O chip 63 (20) of the master station is normal, and the slave individual ID number (SID) of the sub CPU 61 or the I / O chip 63 (20) of the slave station is determined.n + 1)
[0077]
  In this embodiment, after acquiring a new random number value R4 from the random number generator circuit 61m or 63m (20m) of the slave station,Encryption key k3Based on a predetermined algorithm by the identification circuit 61r or 63r (20r), the slave individual ID number (SID) stored in the slave individual ID number storage circuit 63p (61p, 20p) is used.n + 1) And the random number value R4 are mixed and transmitted to the sub CPU 61 or the I / O chip 63 (20) of the main station.
[0078]
  The sub CPU 61 or the I / O chip 63 (20) of the master station receives the received slave individual ID number (SID).n + 1) And random number value R4 mixed data encryptedEncryption key k3The identification circuit 61r or 63r (20r) performs decoding based on a predetermined algorithm and uses the slave individual ID number (SID).n + 1) And a random value R4. Acquired slave individual ID number (SIDn + 1) And the slave individual ID number (SID) stored in the other chip ID number storage circuit 61q or 63q (20q)n + 1) Is verified, and if they do not match, the system is reset via the reset circuit 61k or 63k (20k), and the function of the sub CPU 61 or the I / O chip 63 (20) of the main station is established. Stop. In the case of coincidence, the sub CPU 61 or the I / O chip 63 (20) of the slave station is determined to be a regular one and the connection with the sub CPU 61 or the I / O chip 63 (20) is disconnected.
[0079]
  Then, the sub CPU 61 or the I / O chip 63 (20) of the slave station becomes the master station, and the subordinate sub CPU 61 or the I / O chip 63 (20) adjacent to the slave station is the slave station, and shifts to the link establishment procedure as needed.
[0080]
  As described above, the sub CPU 61 or the I / O chip 63 (20) of the master station performs mutual authentication using the adjacent sub CPU 61 or I / O chip 63 (20) as a slave station. Mutual authentication is performed at predetermined intervals by the timer circuit 61t or 63t (20t) of the sub CPU 61 or the I / O chip 63 (20), and the response time from the sub CPU 61 or the I / O chip 63 is monitored. When there is no response from the sub CPU 61 or the I / O chip 63 (20), the identification circuit 61r or 63r (20r) resets via the reset circuit 61k or 63k (20k), and the sub CPU 61 of the main station or The function of the I / O chip 63 (20) is stopped.
  Further, if the sub CPU 61 or the I / O chip 63 (20) of the slave station does not receive a connection request for mutual authentication of the sub CPU 61 or the I / O chip 63 (20) of the master station at a predetermined interval, the identification circuit 61r or 63r (20r) resets via the reset circuit 61k or 63k (20k) and stops the function of the sub CPU 61 or the I / O chip 63 (20) of the slave station.
[0081]
(3) When individual ID numbers are written in all the chips and a random value generated from a random number generation circuit is used for communication. (Exchange random numbers at the time of authentication) (FIG. 18)
a. Link establishment procedure
  First, when the power is turned on, the main unit's device identification code (Dn) From the sub CPU 61 or the I / O chip 63 (20) having a predetermined adjacent device identification code (Dn + 1The connection request signal is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the slave station having the above. A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
  Next, the sub CPU 61 or the I / O chip 63 (20) of the main station stores the random number value R1 generated from the random number generation circuit 61m or 63m (20m) in the random number value storage circuit 61n or 63n (20n). Using the encryption key k1, the identification circuit 61r or 63r (20r) encrypts the random number value R1 based on a predetermined algorithm, and the encrypted random number value R1 is used as the slave sub CPU 61 or the I / O chip 63 (20). Send to.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station that has received the random value R1 encrypted with the encryption key k1 uses the identification circuit 61r or 63r (20r) to decrypt it with a predetermined algorithm based on the encryption key k1. Then, the random number value R1 of the sub CPU 61 or the I / O chip 63 (20) of the main station is acquired and stored in the random number value storage circuit 61n or 63n (20n).
  Next, the random number value R2 generated from the random number generation circuit 61m or 63m (20m) is stored in the random number value storage circuit 61n or 63n (20n), and the identification circuit 61r or 63r (20r) uses the encryption key k2 to determine the predetermined value. The random value R2 is encrypted based on the algorithm, and the encrypted R2 is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the main station.
  The sub CPU 61 or the I / O chip 63 (20) of the main station that has received the random value R2 encrypted with the encryption key k2 decrypts it with a predetermined algorithm by the identification circuit 61r or 63r (20r) based on the encryption key k2. The random number value R2 of the sub CPU 61 or the I / O chip 63 (20) of the slave station is acquired and stored in the random number value storage circuit 61n or 63n (20n).
  As a result, the random number values R1, R2 are stored in the random number value storage circuit 61n or 63n (20n) of the sub CPU 61 or I / O chip 63 (20) of the master station and the sub CPU 61 or I / O chip 63 (20) of the slave station. And will be stored.
[0082]
  Next, the sub CPU 61 or the I / O chip 63 (20) of the main station is based on R1 and R2 stored in the random number value storage circuit 61n or 63n (20n).Encryption key k3GenerateEncryption key k3The identification number 61r or 63r (20r) is used to identify the main station individual ID number (SID) stored in the individual ID number storage circuit 61p or 63p (20p) based on a predetermined algorithm.n) Is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the slave station.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station is based on the random number values R1 and R2 stored in the random number value storage circuit 61n or 63n (20n).Encryption key k3After creating the encrypted individual ID number (SIDn)Encryption key k3Using the identification circuit 61r or 63r (20r) based on a predetermined algorithm and decoding the master station individual ID number (SID)n) And is stored in the other chip ID number storage circuit 61q or 63q (20q).
  Next, the slave sub CPU 61 or the I / O chip 63 (20)Encryption key k3Using the identification circuit 61r or 63r (20r), the slave individual number (SID) stored in the slave individual ID number storage circuit 61p or 63p (20p) based on a predetermined algorithmn + 1) Is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the main station. Slave individual ID number (SID)n + 1), The sub CPU 61 or the I / O chip 63 (20) of the main stationEncryption key k3And the identification circuit 61r or 63r (20r) performs decoding based on a predetermined algorithm, and the individual ID number (SID) of the slave stationn + 1) Is stored in the other chip ID number storage circuit 61q or 63q (20q) and the connection is disconnected.
[0083]
  Then, the sub CPU 61 or the I / O chip 63 (20) of the slave station becomes the master station, and the subordinate sub CPU 61 or the I / O chip 63 (20) adjacent to the slave station is the slave station, and shifts to the link establishment procedure as needed.
[0084]
  In this way, the sub CPU 61 or the I / O chip 63 (20) serving as the main station accesses the sub CPU 61 or the I / O chip 63 (20) adjacent to the lower CPU as needed to establish a link. Random values R1, R2, and common between adjacent chipsEncryption key k3Are stored in each random number storage circuit 61n or 63n (20n), and each individual ID number (SID)n, SIDn + 1) Device identification code (Dn) Corresponding to the other chip individual ID number storage circuit 61q or 63q (20q).
  As a result, all the main CPU 10 or sub CPU 61 or I / O chip 63 (20) in the link and the adjacent main CPU 10 or sub CPU 61 or I / O chip 63 (20) share the random numbers R1, R2.Encryption key k3, And individual ID numbers (MID, SID).
[0085]
b. Mutual authentication procedure
  Master station device identification code (Dn) From the sub CPU 61 or the I / O chip 63 (20) having a predetermined adjacent device identification code (Dn + 1The connection request signal is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the slave station having the above. A connectable signal is returned from the sub CPU 61 or the I / O chip 63 (20) of the slave station that has received this.
  Next, the sub CPU 61 or the I / O chip 63 (20) of the main station stores the random number value R1 generated from the random number generation circuit 61m or 63m (20m) in the random number value storage circuit 61n or 63n (20n). Using the encryption key k1, the identification circuit 61r or 63r (20r) encrypts the random number value R1 based on a predetermined algorithm, and the encrypted random number value R1 is used as the slave sub CPU 61 or the I / O chip 63 (20). Send to.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station that has received the random value R1 encrypted with the encryption key k1 uses the identification circuit 61r or 63r (20r) to decrypt it with a predetermined algorithm based on the encryption key k1. Then, the random number value R1 of the sub CPU 61 or the I / O chip 63 (20) of the main station is acquired and stored in the random number value storage circuit 61n or 63n (20n).
  Next, the random number value R2 generated from the random number generation circuit 61m or 63m (20m) is stored in the random number value storage circuit 61n or 63n (20n), and the identification circuit 61r or 63r (20r) uses the encryption key k2 to determine the predetermined value. The random value R2 is encrypted based on the algorithm, and the encrypted R2 is transmitted to the sub CPU 61 or the I / O chip 63 (20) of the main station.
  The sub CPU 61 or the I / O chip 63 (20) of the main station that has received the random value R2 encrypted with the encryption key k2 decrypts it with a predetermined algorithm by the identification circuit 61r or 63r (20r) based on the encryption key k2. The random number value R2 of the sub CPU 61 or the I / O chip 63 (20) of the slave station is acquired and stored in the random number value storage circuit 61n or 63n (20n).
  As a result, the random number values R1, R2 are stored in the random number value storage circuit 61n or 63n (20n) of the sub CPU 61 or I / O chip 63 (20) of the master station and the sub CPU 61 or I / O chip 63 (20) of the slave station. And will be stored.
[0086]
  Next, the sub CPU 61 or the I / O chip 63 (20) of the main station acquires a new random number value R3 generated by the random number generation circuit 61m or 63m (20m), and thenEncryption key k3The identification number 61r or 63r (20r) is used to identify the main station individual ID number (SID) stored in the individual ID number storage circuit 61p or 63p (20p) based on a predetermined algorithm.n) And the random number value R3 are mixed and transmitted to the sub CPU 61 or the I / O chip 63 (20) of the slave station.
  The sub CPU 61 or the I / O chip 63 (20) of the slave station receives the received master station individual ID number (SID).n) And the random number value R3, the encrypted data has already been acquired.Encryption key k3Is decoded by a discriminating circuit 61r or 63r (20r) based on a predetermined algorithm, and the master station ID number (SID)n) And a random value R3. Further, the slave station identification circuit 61r or 63r (20r) acquires the master station individual ID number (SID) of the acquired master CPU sub CPU 61 or I / O chip 63 (20).n) Has already been stored in the individual ID number storage circuit 63p (61p, 20p) of the slave station.n) And the sub CPU 61 of the main station or the I / O chip 63 (20) is authenticated. If they do not match, the system is reset via the reset circuit 61k or 63k (20k) to stop the function of the sub CPU 61 or the I / O chip 63 (20) of the slave station. In the case of coincidence, it is determined that the sub CPU 61 or the I / O chip 63 (20) of the master station is normal, and the slave individual ID number (SID) of the sub CPU 61 or the I / O chip 63 (20) of the slave station is determined.n + 1)
[0087]
  In this embodiment, after acquiring a new random number value R4 from the random number generator circuit 61m or 63m (20m) of the slave station,Encryption key k3Based on a predetermined algorithm by the identification circuit 61r or 63r (20r), the slave individual ID number (SID) stored in the slave individual ID number storage circuit 63p (61p, 20p) is used.n + 1) And the random number value R4 are mixed and transmitted to the sub CPU 61 or the I / O chip 63 (20) of the main station.
[0088]
  The sub CPU 61 or the I / O chip 63 (20) of the master station receives the received slave individual ID number (SID).n + 1) And random number value R4 mixed data encryptedEncryption key k3The identification circuit 61r or 63r (20r) performs decoding based on a predetermined algorithm and uses the slave individual ID number (SID).n + 1) And a random value R4. Acquired slave individual ID number (SIDn + 1) And the slave individual ID number (SID) stored in the other chip ID number storage circuit 61q or 63q (20q)n + 1) Is verified, and if they do not match, the system is reset via the reset circuit 61k or 63k (20k), and the function of the sub CPU 61 or the I / O chip 63 (20) of the main station is established. Stop. In the case of coincidence, the sub CPU 61 or the I / O chip 63 (20) of the slave station is determined to be a normal one, and the connection with the sub CPU 61 or the I / O chip 63 (20) of the slave station is disconnected.
[0089]
  Then, the sub CPU 61 or the I / O chip 63 (20) of the slave station becomes the master station, and the subordinate sub CPU 61 or the I / O chip 63 (20) adjacent to the slave station is the slave station, and shifts to the link establishment procedure as needed.
[0090]
  As described above, the sub CPU 61 or the I / O chip 63 (20) of the master station performs mutual authentication using the adjacent sub CPU 61 or I / O chip 63 (20) as a slave station. Mutual authentication is performed at predetermined intervals by the timer circuit 61t or 63t (20t) of the sub CPU 61 or the I / O chip 63 (20), and the response time from the sub CPU 61 or the I / O chip 63 is monitored. When there is no response from the sub CPU 61 or the I / O chip 63 (20), the identification circuit 61r or 63r (20r) resets via the reset circuit 61k or 63k (20k), and the sub CPU 61 of the main station or The function of the I / O chip 63 (20) is stopped.
  Further, if the sub CPU 61 or the I / O chip 63 (20) of the slave station does not receive a connection request for mutual authentication of the sub CPU 61 or the I / O chip 63 (20) of the master station at a predetermined interval, the identification circuit 61r or 63r (20r) resets via the reset circuit 61k or 63k (20k) and stops the function of the sub CPU 61 or the I / O chip 63 (20) of the slave station.
[0091]
  In the embodiments (1) to (3) of FIGS.in frontIn the result of mutual authentication, when the comparison result of the ID numbers to be compared does not match, the function to be stopped in the main CPU 10 and the sub CPU 61 is the gaming machine control CPUs 10a and 61a, and the I / O chip 63 (20) Are the input / output control circuit 63x (20x), the input / output circuit 63y (20y), the identification circuits 10r, 61r and 63r (20r) of the main CPU 10, the sub CPU 61 and the I / O chip 63 (20). The external reading of the authentication result by the external communication circuits 10 s, 61 s and 63 s (20 s) operates.
[0092]
  In this way, the main CPU, sub CPU 61 or I / O chip 63 (20) of the master station ends the mutual authentication with the main CPU, sub CPU 61 or I / O chip 63 (20) of the adjacent slave station, Since the monitoring timer checks the timing every predetermined time, mutual authentication in the ring connection resumes every predetermined time, and while the mutual authentication between adjacent chips is normally completed, the entire gaming machine is normal Operate.
[0093]
  In the above embodiment, the sub-CPU or I / O chip of the master station has been described for the mutual authentication operation with the adjacent sub-CPU or I / O chip of the slave station, but a specific main CPU, sub-CPU or I / O chip has been described. When the O chip is replaced with another illegal chip, mutual authentication between adjacent chips is not normally performed, and the operation of the adjacent chip is stopped. Further, the operation of the adjacent chip of the stopped chip is also not performed normally because the mutual authentication is not normally performed, so that the operation of the adjacent chip in the link connection is chained so that all the operations are finally performed. When the chip stops, the operation of the entire gaming machine stops.
[0094]
  As described above, the main CPU 10, each sub CPU 61 or the I / O chip 63 (20) of the gaming machine related to the ring connection has a device identification code (Dn) And individual ID numbers (MID, SID) are acquired from each other and stored in the other chip individual ID number storage circuit 10q. In such a state, the main CPU 10, the sub CPU 61 or the I / O chip having the external communication circuit 10s, 61s or 63s (20s) with the device identification code and the individual ID number of each chip by the token circulating in the ring is the master controller. Can be collected.
[0095]
  In the embodiment of FIG. 3, the main CPU 10 connected by the external communication means 40 becomes the master controller and all the individual ID numbers and authentication results are collected. In the embodiment of FIG. 9, the main CPU 10 is connected to the external communication means 40. The main CPU 10 collects all the individual ID numbers and authentication results by turning the token to the chip in the link.
[0096]
  In such a state, the hall computer 400 shown in FIG.1~ 600nThe main CPU 10, the sub CPU 61, and the I / O chip 20 are communicated via the external communication means 40 provided in each unit.1, 202, 203, ... 20nThe individual ID numbers of the I / O chips are acquired and stored in the storage means, and the hall computer 400 stores the identification circuit 10r, random number generation circuit 10m, random number value storage circuit 10n as shown in FIG. Whether or not which chip has been changed by performing mutual authentication including the other chip ID number storage circuit 10q and confirming the individual ID number (SID) of the sub CPU 61 or the I / O chip 63 (20). Can be confirmed.
  In FIG. 2, the communication line connected for sending the mutual authentication result from the main CPU 10 is connected to the table inspection device 80 via the external communication means 40, and is mutually connected to the individual ID number of the connected chip for each table. The authentication result can be read offline.
[0097]
  Further, the host computer 100 connected to each hall computer 400 shown in FIG. 1 through a public line is connected to the hall computers 400 in the halls A, B, C.A, 400B, 400CBecause of the connection with the hall computer 400A, 400B, 400CTo each main CPU 10, sub CPU 61 or I / O chip 63 (20i), Etc., the database 200 is arranged in such a way that the individual ID numbers (MID or SID) of the sub CPU 61 or the I / O chip 63 (20) for each hall and each table are arranged. To remember.
  In this state, the host computer 100 accesses the main CPU 10 of each hall at any time via the external communication unit 500, the external communication unit 40, etc., and each sub CPU 61 or the I / O chip 63 (20) has another It is also possible to check whether or not it has not been replaced.
  When the main CPU 10, the sub CPU 61 or the I / O chip 63 (20) cannot recognize the individual ID number, the system is reset and the gaming machine is stopped. At the same time, the hall computer 400 or the host computer 100 is stopped. By transmitting information on which main CPU 10, sub CPU 61 or individual identification number (MID or SID) of the I / O chip 63 (20) could not be confirmed, the hall side or the gaming machine administrator side can indicate the illegal situation of the gaming machine. It can be discovered instantly.
[0098]
【The invention's effect】
  As described above, in the chip according to the present invention,
(1) Since monitoring is performed mutually, even if one of the chips is illegally replaced, an abnormality can be detected, so that it is difficult to perform the fraud.
(2) In the invention encrypted at the time of communication between chips, since the encryption value is always changed and the random values R1 and R2 used for communication are different for each chip, fraud is prevented.
(3) If the ID number other than the main CPU is not stored, the transmitted MID and device identification number (DnSince the individual ID number of the chip is created on the basis of (), it is less likely to be fraudulent by a third party than in the case described above.
(4) Since it is possible to constantly monitor from an external monitoring device or the like via an external communication means, it is possible to prevent unauthorized modification of the gaming machine board.
(5) Mutual authentication between the main CPU 10, sub CPU 61 or I / O chip 63 (20)AlwaysSince it is configured to monitor, it is possible to detect fraud in the gaming situation as well as when the gaming machine is started up.
[Brief description of the drawings]
FIG. 1 is a schematic diagram showing a network management system by a host computer.
FIG. 2 is a schematic diagram showing an in-store management system using a hall computer.
FIG. 3 is a schematic block diagram of a mutual authentication chip according to the star connection of the present invention.
FIG. 4 is a schematic block diagram showing another embodiment of the mutual authentication chip according to the star connection of the present invention.
FIG. 5 is a block diagram showing a configuration of a main CPU.
FIG. 6 is a block diagram showing a configuration of an I / O chip.
FIG. 7 is a block diagram showing a configuration of a sub CPU.
FIG. 8a is a schematic block diagram showing a state in which an individual ID number is stored in each chip, and FIG. 8b is a schematic block diagram showing a state in which an individual ID number is stored only in the main CPU.
FIG. 9 is a schematic block diagram of a mutual authentication chip showing a state in which the main CPU and each sub CPU 61 or I / O chip 63 (20) are ring-connected.
FIG. 10 is a transition diagram showing a sequence for performing mutual authentication when an individual identification number is incorporated in each chip in a star connection (no random number is used).
FIG. 11 is a transition diagram showing a sequence for performing mutual authentication when an individual identification number is incorporated in each chip in star connection (using random numbers, no exchange of random numbers during authentication);
FIG. 12 is a transition diagram showing a sequence for performing mutual authentication when an individual identification number is incorporated in each chip in star connection (using random numbers, with random number exchange at the time of authentication).
FIG. 13 is a transition diagram showing a sequence for performing mutual authentication when an individual identification number is incorporated only in the main CPU in star connection (no random number is used).
FIG. 14 is a transition diagram showing a sequence for performing mutual authentication when an individual identification number is incorporated only in the main CPU in a star connection (using random numbers, no exchange of random numbers during authentication).
FIG. 15 is a transition diagram showing a sequence for performing mutual authentication when an individual identification number is incorporated only in the main CPU in star connection (using random numbers, with random number exchange during authentication).
FIG. 16 is a transition diagram showing a sequence for performing mutual authentication when an individual identification number is incorporated in each chip in ring connection (no random number is used).
FIG. 17 is a transition diagram showing a sequence for performing mutual authentication when an individual identification number is incorporated in each chip in ring connection (using random numbers, no exchange of random numbers during authentication).
FIG. 18 is a transition diagram showing a sequence for mutual authentication when an individual identification number is incorporated in each chip in ring connection (using random numbers, with random number exchange during authentication).
FIG. 19 is a schematic diagram showing a memory configuration of a user ROM of a main CPU or a sub CPU according to the present invention.
FIG. 20 is a block diagram of a mutual authentication system between a main CPU and an I / O chip.
FIG. 21 is a block diagram showing a mutual authentication system between a main CPU and a sub CPU.
[Explanation of symbols]
100 Host computer
200 storage means
300 Public line
400A, B, C ... N      Hall computer
6001, 2, 3, ... m  Game machine
1 Main board
2 Bus lines
5 winning sensors
6 Display
10 Main CPU
10a CPU for gaming machine control
61a Sub CPU
10b, 61b Boot RAM
10c, 61c Boot ROM
10d, 61d User RAM
10e, 61e User ROM
10f, 61f Watchdog timer circuit
10g, 61f Illegal address execution prohibition circuit
10h, 61g timer circuit
10i, 61i Security check circuit
10j, 61j clock circuit
10k, 20k, 61k, 63k reset circuit
10m, 20m, 61m, 63m random number generator
10n, 20n, 61n, 63n Random value storage circuit
10p, 20p, 61p, 63p Individual ID number storage circuit
10q, 20q, 61q, 63q Other chip ID number storage circuit
10r, 20r, 61r, 63r identification circuit
10s, 20s, 61s, 63s External communication circuit
10t, 20t, 61t, 63t monitoring timer
10u, 20u, 61u, 63u Monitoring information storage circuit
20v, 63v monitoring information setting circuit
20w, 63w Address decode circuit
20x, 63x I / O control circuit
20y, 63y input / output circuit
201, 2, 3, ... n    I / O chip
40 External communication means
50 Monitoring device
601, 2, i         Sub board
61 Sub CPU
62 Interface circuit
63 I / O chip
64 Interface circuit
65 Bus Line

Claims (10)

メインＣＰＵ、サブＣＰＵ及び／又はＩ／Ｏチップがメイン基板又はサブ基板に搭載された遊技機制御基板において、
前記メインＣＰＵ及びサブＣＰＵが、遊技機制御用ＣＰＵ、識別回路、チップの個別ＩＤ番号格納回路、他のチップ固有のＩＤ番号格納回路、監視タイマー及びリセット回路及び／又は乱数発生回路で構成され、
前記Ｉ／Ｏチップが、識別回路、他チップの固有ＩＤ番号格納回路、個別ＩＤ番号格納回路、監視タイマー、リセット回路、及び／又は乱数発生回路とで構成され、
前記メインＣＰＵと各サブＣＰＵ及び／又はＩ／Ｏチップとが通信ラインを介してスター接続されたものからなり、
前記メインＣＰＵとサブＣＰＵ及び／又はＩ／Ｏチップとが相互に他チップの個別ＩＤ番号を格納しており、メインＣＰＵとサブＣＰＵ及び／又はＩ／Ｏチップとが相互に個別ＩＤ番号を確認しあうことにより相互のチップが正規のものか否かを認証するように構成されると共に
前記相互認証に際してメインＣＰＵから所定のサブＣＰＵ又はＩ／Ｏチップのデバイス識別コードに基づき接続要求を行い、該サブＣＰＵ又はＩ／Ｏチップから接続可の返信がされた場合にメインＣＰＵの個別ＩＤ番号を送信し、サブＣＰＵ又はＩ／Ｏチップは送信されたメインＣＰＵの個別ＩＤ番号に基づきメインＣＰＵが正規のものか否かの認証を行い、しかる後にサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号を送信することによりメインＣＰＵがサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号の認証を行うように構成されていることを特徴とする相互認証機能を有する遊技機制御用基板。In the gaming machine control board in which the main CPU, sub CPU and / or I / O chip are mounted on the main board or sub board,
The main CPU and sub CPU are constituted by a gaming machine control CPU, an identification circuit, a chip individual ID number storage circuit, another chip-specific ID number storage circuit, a monitoring timer and reset circuit, and / or a random number generation circuit,
The I / O chip comprises an identification circuit, a unique ID number storage circuit of another chip, an individual ID number storage circuit, a monitoring timer, a reset circuit, and / or a random number generation circuit.
The main CPU and each sub CPU and / or I / O chip are star-connected through a communication line,
The main CPU and sub CPU and / or I / O chip mutually store individual ID numbers of other chips, and the main CPU and sub CPU and / or I / O chip mutually confirm individual ID numbers. Configured to authenticate whether or not the mutual chip is legitimate
When the connection request is made from the main CPU based on the device identification code of a predetermined sub CPU or I / O chip at the time of the mutual authentication, and the connection is returned from the sub CPU or I / O chip, the individual ID of the main CPU The sub CPU or I / O chip authenticates whether or not the main CPU is genuine based on the transmitted individual ID number of the main CPU, and then the individual ID of the sub CPU or I / O chip. A gaming machine control board having a mutual authentication function, wherein the main CPU is configured to authenticate an individual ID number of a sub CPU or I / O chip by transmitting a number . 前記メインＣＰＵがサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号を確認する際にメインＣＰＵのＩＤ番号格納回路に格納された個別ＩＤ番号とサブＣＰＵ又はＩ／Ｏチップから送信された個別ＩＤ番号とが一致しなかった時にメインＣＰＵをリセット回路を介して装置を停止するように構成されていることを特徴とする請求項１記載の相互認証機能を有する遊技機制御用基板。When the main CPU confirms the individual ID number of the sub CPU or I / O chip, the individual ID number stored in the ID number storage circuit of the main CPU and the individual ID number transmitted from the sub CPU or I / O chip 2. A gaming machine control board having a mutual authentication function according to claim 1, wherein when the two do not match, the main CPU is stopped through a reset circuit . 前記相互認証に際してメインＣＰＵから所定のサブＣＰＵ又はＩ／Ｏチップのデバイス識別コードに基づき接続要求を行い、該サブＣＰＵ又はＩ／Ｏチップから接続可の返信識別コードが返信された場合にメインＣＰＵ内の乱数発生回路が発生した乱数値に基づき作成された暗号キーに従い暗号化したメインＣＰＵの個別ＩＤ番号及び該乱数値をサブＣＰＵ又はＩ／Ｏチップに送信し、サブＣＰＵ又はＩ／Ｏチップ側は送信された乱数値に基づき作成された暗号キーに従い暗号化個別ＩＤ番号を復号化した後に受信したメインＣＰＵの個別ＩＤ番号が正規のものか否かの認証を行い、しかる後にサブＣＰＵ又はＩ／Ｏチップの乱数発生回路が発生した乱数値に基づき作成された暗号キーに従い暗号化したサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号及び当該乱数値を送信することによりメインＣＰＵが送信された乱数値に基づき作成された暗号キーに従い暗号化個別ＩＤ番号を復号化した後にサブＣＰＵ又はＩ／Ｏチップが正規のものか否かの認証を行うように構成されていることを特徴とする請求項１又は２記載の相互認証機能を有する遊技機制御用基板。When the main CPU makes a connection request based on the device identification code of a predetermined sub CPU or I / O chip at the time of the mutual authentication, and the return identification code that can be connected is returned from the sub CPU or I / O chip, the main CPU The individual ID number of the main CPU encrypted according to the encryption key created based on the random number value generated by the random number generation circuit and the random number value are transmitted to the sub CPU or I / O chip, and the sub CPU or I / O chip is transmitted. The side authenticates whether or not the received individual ID number of the main CPU is authentic after decrypting the encrypted individual ID number according to the encryption key created based on the transmitted random number value, and then the sub CPU or I / O-chip sub CPU or I / O chip random number generating circuit is encrypted under the encryption key created based on the random number value generated in the individual I Whether those sub CPU or I / O chip after decrypting the encrypted individual ID number in accordance with the encryption key that is created based on the random number value which the main CPU is transmitted is a regular by transmitting the number and those of the random numerical The gaming machine control board having a mutual authentication function according to claim 1 or 2, wherein the board is configured to perform such authentication. 前記相互認証に際してメインＣＰＵから所定のサブＣＰＵ又はＩ／Ｏチップのデバイス識別コードに基づき接続要求を行い、該サブＣＰＵ又はＩ／Ｏチップから接続可の返信識別コードが返信された場合にメインＣＰＵ内の乱数発生回路が発生した乱数値Ｒ１を所定のプロトコルに従い暗号化して送信し、サブＣＰＵ又はＩ／Ｏチップ側は送信された乱数値Ｒ１を格納すると共に乱数発生回路が発生した乱数値Ｒ２を所定のプロトコルに従い暗号化して送信し、メインＣＰＵは当該乱数値Ｒ２を格納した後に、前記乱数値Ｒ１，Ｒ２に基づき作成された暗号キーｋ３に基づき暗号化されたメインＣＰＵの個別ＩＤ番号をサブＣＰＵ又はＩ／Ｏチップへ送信し、受信したサブＣＰＵ又はＩ／Ｏチップは格納した乱数値Ｒ１，Ｒ２に基づき作成した暗号キーｋ３に従い暗号化された個別ＩＤ番号を復号化すると共に予め他チップ個別ＩＤ番号格納回路に格納された個別ＩＤ番号との照合を行い、これが一致している場合に個別ＩＤ番号格納回路に格納された自己の個別ＩＤ番号を前記暗号キーｋ３に従い暗号化してメインＣＰＵへ送信し、メインＣＰＵは受信した暗号化個別ＩＤ番号を前記暗号キーｋ３に基づき復号化し他チップ個別番号格納回路に格納された個別ＩＤ番号との照合を行い、これが一致している場合に相互認証を終了し次のサブＣＰＵ又はＩ／Ｏチップとの照合に移行するように構成されていることを特徴とする請求項１又は２記載の相互認証機能を有する遊技機制御用基板。When the connection request is made from the main CPU based on the device identification code of a predetermined sub CPU or I / O chip at the time of the mutual authentication, and the return identification code that can be connected is returned from the sub CPU or I / O chip, the main CPU The random number value R1 generated by the random number generation circuit is encrypted and transmitted according to a predetermined protocol, and the sub CPU or I / O chip side stores the transmitted random number value R1 and the random number value R2 generated by the random number generation circuit. After the main CPU stores the random value R2, the main CPU stores the individual ID number of the main CPU encrypted based on the encryption key k3 created based on the random values R1 and R2. The sub CPU or I / O chip that is sent to and received from the sub CPU or I / O chip is created based on the stored random number values R1 and R2. To advance another chip separate ID stored in the ID storage circuit collates the individual ID number, if the individual ID number storage circuit which is consistent with decrypting the encrypted individual ID number in accordance with the encryption key k3 The stored individual ID number is encrypted according to the encryption key k3 and transmitted to the main CPU. The main CPU decrypts the received encrypted individual ID number based on the encryption key k3 and stores it in the other chip individual number storage circuit. It is configured to collate with the individual ID number, and when the two match, the mutual authentication is terminated and the process proceeds to the collation with the next sub CPU or I / O chip. Item 3. A gaming machine control board having a mutual authentication function according to item 1 or 2. 乱数発生回路から発生させた乱数値Ｒ１，Ｒ２が常時乱数値等格納回路に格納されており、当該格納された固定乱数値Ｒ１，Ｒ２を利用するように構成されており、相互認証を行うメインＣＰＵとサブＣＰＵ又はＩ／Ｏチップ間の暗号キーｋ３は常に一定となるように構成されていることを特徴とする請求項４記載の相互認証機能を有する遊技機制御用基板。Random number generating circuit random number value is generated from R1, R2 are stored in the always random value such storage circuit is configured to utilize the stored fixed random number value R1, R2, the main performing mutual authentication 5. A gaming machine control board having a mutual authentication function according to claim 4, wherein the encryption key k3 between the CPU and the sub CPU or the I / O chip is always constant. メインＣＰＵの個別ＩＤ番号格納回路に格納されているメイン個別ＩＤ番号（ＭＩＤ）は、全て同一の固定値であり、乱数発生回路から発生する乱数値Ｒ１，Ｒ２は認証毎に新たなものを利用することを特徴とする請求項４又は５記載の相互認証機能を有する遊技機制御用基板。 The main individual ID number stored in the individual ID number storage circuit of the main CPU (MID) are all the same fixed value, the random number value R1, R2 generated from the random number generating circuit utilizing a new one for each authentication 6. A gaming machine control board having a mutual authentication function according to claim 4 or 5. メインＣＰＵ、サブＣＰＵ及びＩ／Ｏチップがメイン基板又はサブ基板に搭載された遊技機制御基板において、In the gaming machine control board in which the main CPU, sub CPU and I / O chip are mounted on the main board or sub board,
前記メインＣＰＵ及びサブＣＰＵが、遊技機制御用ＣＰＵ、識別回路、チップの個別ＩＤ番号格納回路、他のチップ固有のＩＤ番号格納回路、監視タイマー及びリセット回路及び／又は乱数発生回路で構成され、  The main CPU and sub CPU are constituted by a gaming machine control CPU, an identification circuit, a chip individual ID number storage circuit, another chip-specific ID number storage circuit, a monitoring timer and reset circuit, and / or a random number generation circuit,
前記Ｉ／Ｏチップが、識別回路、他チップの固有ＩＤ番号格納回路、個別ＩＤ番号格納回路、監視タイマー、リセット回路、及び／又は乱数発生回路とで構成され、  The I / O chip comprises an identification circuit, a unique ID number storage circuit of another chip, an individual ID number storage circuit, a monitoring timer, a reset circuit, and / or a random number generation circuit.
前記メインＣＰＵと各サブＣＰＵ及びＩ／Ｏチップとが通信ラインを介してリング接続され、前記メインＣＰＵとサブＣＰＵ及びＩ／Ｏチップとが相互に隣接する他チップの個別ＩＤ番号を格納したものからなり、  The main CPU and each sub CPU and I / O chip are ring-connected via a communication line, and the main CPU, sub CPU and I / O chip store the individual ID numbers of other chips adjacent to each other. Consists of
前記メインＣＰＵ、Ｉ／Ｏチップ及びサブＣＰＵが、隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号の認証を行い、  The main CPU, I / O chip and sub CPU authenticate the individual ID number of the adjacent main CPU, I / O chip or sub CPU,
被認証のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが、隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号の照合を行うことによりリング接続された隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号を順次照合するように構成されると共に、  The main CPU, I / O chip or sub CPU to be authenticated is adjacent to the main CPU, I / O chip connected in a ring by collating the individual ID numbers of the adjacent main CPU, I / O chip or sub CPU. Or it is configured to sequentially check the individual ID numbers of the sub CPUs,
前記認証に際して、メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵに対して接続要求を行い、該隣接メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから接続可の返信がされた場合にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから個別ＩＤ番号を送信し、隣接する装置のＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵ側は送信された個別ＩＤ番号に基づきメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが正規のものか否かの認証を行い、しかる後に隣接装置のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが個別ＩＤ番号を送信することによりメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが隣接装置の個別ＩＤ番号の認証を行うように構成されていることを特徴とする認証機能を有する遊技機制御用基板。At the time of the authentication, a connection request is issued from the main CPU, I / O chip or sub CPU to the adjacent main CPU, I / O chip or sub CPU, and connection is possible from the adjacent main CPU, I / O chip or sub CPU. Is sent from the main CPU, I / O chip or sub CPU, and the CPU, I / O chip or sub CPU side of the adjacent device sends the main CPU based on the transmitted individual ID number. , Authenticate whether the I / O chip or sub CPU is genuine, and then the main CPU, I / O chip or sub CPU of the adjacent device transmits the individual ID number, thereby allowing the main CPU, I / O A gaming machine control base having an authentication function, wherein the chip or sub CPU is configured to authenticate an individual ID number of an adjacent device. . 前記個別ＩＤ番号の照合を行ったサブＣＰＵ、Ｉ／Ｏチップ又はメインＣＰＵが被照合対象のＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号と一致しなかった時には、メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵをリセット回路を介して装置を停止するように構成されていることを特徴とする請求項７記載の認証機能を有する遊技機制御用基板。When the sub CPU, I / O chip, or main CPU that has collated the individual ID number does not match the individual ID number of the CPU or I / O chip to be collated, the main CPU, I / O chip, or sub CPU 8. The gaming machine control board having an authentication function according to claim 7, wherein the CPU is configured to stop the apparatus via a reset circuit . 前記認証に際して、メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵに対して接続要求を行い、該隣接メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから接続可の返信がされた場合にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの乱数発生回路が発生した乱数値に基づき暗号化したメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号及び当該乱数値を送信し、当該隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵ側は送信された乱数値に基づき暗号化個別ＩＤ番号を復号化した後にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが正規のものか否かの認証を行い、しかる後にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの乱数発生回路が発生した乱数値に基づき暗号化したメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号及び当該乱数値を送信することによりメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが送信された乱数値に基づき暗号化個別ＩＤ番号を復号化した後に隣接装置のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号が正規のものか否かの認証を行うように構成されていることを特徴とする請求項７又は８記載の認証機能を有する遊技機制御用基板。At the time of the authentication, a connection request is issued from the main CPU, I / O chip or sub CPU to the adjacent main CPU, I / O chip or sub CPU, and connection is possible from the adjacent main CPU, I / O chip or sub CPU. the main CPU, I / O chip or on the basis of the random number by the random number generating circuit occurs in the sub CPU encrypted main CPU, I / O chip or sub-CPU of the individual ID number and those the random number in the case where a reply is The adjacent main CPU, I / O chip or sub CPU side decrypts the encrypted individual ID number based on the transmitted random number value, and then the main CPU, I / O chip or sub CPU The main CPU, the I / O chip, or the sub-CPU random number generation circuit that is encrypted based on the random number value generated thereafter. After decrypting the encrypted individual ID number based on the random number value transmitted by the main CPU, I / O chip or sub CPU by transmitting the individual ID number of the PU, I / O chip or sub CPU and the random value 9. The authentication function according to claim 7, wherein the authentication function is configured to authenticate whether or not an individual ID number of a main CPU, an I / O chip, or a sub CPU of an adjacent device is regular. Board for gaming machine control. 台検査装置８０が外部通信手段４０を介してメインＣＰＵ、サブＣＰＵ又はＩ／Ｏチップと接続され、台毎の接続されたチップの個別ＩＤ格納回路に書き込まれた個別ＩＤ番号をオフラインで読み出すことができるように構成されていることを特徴とする請求項１乃至９記載の遊技機制御用基板。The table inspection device 80 is connected to the main CPU, sub CPU or I / O chip via the external communication means 40, and the individual ID number written in the individual ID storage circuit of the connected chip for each table is read offline. 10. The gaming machine control board according to claim 1 , wherein the gaming machine control board is configured so as to be able to perform.
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