JP4389649B2

JP4389649B2 - Booster circuit and voltage oscillation suppression method for booster circuit

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Publication number: JP4389649B2
Application number: JP2004133973A
Authority: JP
Inventors: 達也筧
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2004-04-28
Filing date: 2004-04-28
Publication date: 2009-12-24
Anticipated expiration: 2024-04-28
Also published as: JP2005318727A

Description

本発明は、コイルを用いたＤＣ−ＤＣコンバータ式の昇圧回路に関するものである。 The present invention relates to a DC-DC converter type booster circuit using a coil.

従来より、例えば電磁弁からなる燃料噴射弁（いわゆるインジェクタ）を開閉駆動して内燃機関への燃料噴射を制御する燃料噴射制御装置では、バッテリ電圧（詳しくは、バッテリのプラス端子の電圧）よりも高い昇圧電圧をコンデンサに発生させる昇圧回路を備え、燃料噴射弁（電磁弁）の電磁コイルへの通電開始時に、上記コンデンサから電磁コイルへ昇圧電圧による大電流（いわゆるピーク電流）が流れるようにして、燃料噴射弁を速やかに開弁させ、その後は、定電流回路から電磁コイルへ開弁保持用の一定電流（いわゆるホールド電流）を流して、燃料噴射弁の開弁状態を保持するようにしている。つまり、燃料噴射弁の開弁応答性を向上させるために、電源電圧としてのバッテリ電圧を昇圧してコンデンサに蓄積し、そのコンデンサの放電に伴う大電流によって燃料噴射弁を高速駆動できるようにしている。 2. Description of the Related Art Conventionally, in a fuel injection control device that controls fuel injection to an internal combustion engine by opening and closing a fuel injection valve (so-called injector) composed of, for example, an electromagnetic valve, the battery voltage (specifically, the voltage at the positive terminal of the battery) A booster circuit that generates a high boosted voltage in the capacitor is provided so that a large current (so-called peak current) due to the boosted voltage flows from the capacitor to the electromagnetic coil at the start of energization of the electromagnetic coil of the fuel injection valve (solenoid valve). The fuel injection valve is quickly opened, and thereafter, a constant current for holding the valve open (so-called hold current) is supplied from the constant current circuit to the electromagnetic coil so that the fuel injection valve remains open. Yes. In other words, in order to improve the valve opening response of the fuel injection valve, the battery voltage as the power supply voltage is boosted and accumulated in the capacitor so that the fuel injection valve can be driven at high speed by the large current accompanying the discharge of the capacitor. Yes.

そして、こうした燃料噴射制御装置に代表される電磁弁駆動装置において、昇圧回路としては、一端にバッテリ電圧が印加されたコイルと、そのコイルの他端と基準電位としてのグランド電位（＝０Ｖ）との間を断続させるスイッチング素子とを備え、そのスイッチング素子を繰り返しオン／オフさせて、該スイッチング素子のオフ時に上記コイルに生じる逆起電力でコンデンサを充電する、といったＤＣ−ＤＣコンバータ式の昇圧回路が用いられている（例えば、特許文献１，２参照）。 In a solenoid valve drive device represented by such a fuel injection control device, as a booster circuit, a coil to which a battery voltage is applied at one end, a ground potential (= 0 V) as a reference potential and the other end of the coil are used. DC-DC converter type booster circuit comprising: a switching element for intermittently switching between, and repeatedly turning on / off the switching element to charge a capacitor with a counter electromotive force generated in the coil when the switching element is turned off (For example, refer to Patent Documents 1 and 2).

ここで、スイッチング素子としてＮチャネルＭＯＳＦＥＴを用いた場合を例に挙げて具体的に説明すると、この種の昇圧回路では、図４（Ａ）に示すように、コイル１の一端にバッテリ電圧ＶＢが印加され、そのコイル１の他端とグランド電位との間に、ＦＥＴ３の２つの出力端子（この場合、ドレインとソース）が直列に接続されている。更に、コイル１の上記他端とＦＥＴ３のコイル１側の出力端子であるドレインとを結ぶ電流経路に電流逆流防止用ダイオード５のアノードが接続されており、そのダイオード５のカソードとグランド電位との間に、充電用のコンデンサ７が接続されている。 Here, the case where an N-channel MOSFET is used as a switching element will be specifically described as an example. In this type of booster circuit, as shown in FIG. 4A, the battery voltage VB is applied to one end of the coil 1. The two output terminals (in this case, drain and source) of the FET 3 are connected in series between the other end of the coil 1 and the ground potential. Further, an anode of a current backflow prevention diode 5 is connected to a current path connecting the other end of the coil 1 and a drain which is an output terminal of the FET 3 on the coil 1 side, and the cathode of the diode 5 and the ground potential are connected to each other. A charging capacitor 7 is connected between them.

そして、この昇圧回路では、ＦＥＴ３を駆動する制御手段としての制御ＩＣ９が、図５に示すように、ＦＥＴ３のゲートへと出力する駆動電圧（即ち、ＦＥＴ３のゲート電圧Ｖｇ）を制御して、該ＦＥＴ３を繰り返しオン／オフさせる。尚、図５の例では、バッテリ電圧ＶＢを１４［Ｖ］としていると共に、ゲート電圧Ｖｇが１４［Ｖ］と０［Ｖ］とに切り換えられ、ＦＥＴ３は、Ｖｇ＝１４［Ｖ］の時にオンし、Ｖｇ＝０［Ｖ］の時にオフする。 In this booster circuit, the control IC 9 as a control means for driving the FET 3 controls the drive voltage output to the gate of the FET 3 (that is, the gate voltage Vg of the FET 3) as shown in FIG. The FET 3 is repeatedly turned on / off. In the example of FIG. 5, the battery voltage VB is set to 14 [V], the gate voltage Vg is switched between 14 [V] and 0 [V], and the FET 3 is turned on when Vg = 14 [V]. When Vg = 0 [V], it is turned off.

すると、図５に示すように、ＦＥＴ３がオンしている間、コイル１にＦＥＴ３のドレイン・ソース間を経由して電流（尚、この電流がＦＥＴ３のドレイン電流Ｉｄである）が流れ、ＦＥＴ３がオン状態からオフに転じると、コイル１に生じる逆起電力により、ＦＥＴ３のドレイン側にバッテリ電圧ＶＢの６〜７倍程度の高電圧が発生する。 Then, as shown in FIG. 5, while the FET 3 is on, a current flows through the coil 1 between the drain and source of the FET 3 (this current is the drain current Id of the FET 3). When turning from the on state to the off state, a high voltage of about 6 to 7 times the battery voltage VB is generated on the drain side of the FET 3 by the back electromotive force generated in the coil 1.

そして、ＦＥＴ３がオンからオフに転じた時毎に、コンデンサ７が、ＦＥＴ３のドレイン側に発生する高電圧によりダイオード５を介して充電され、その結果、コンデンサ７のグランド電位側とは反対側の端子に、バッテリ電圧ＶＢよりも高い電圧Ｖｏｕｔが当該昇圧回路の出力電圧として発生する。尚、ダイオード５により、コンデンサ７からＦＥＴ３側へ電流が逆流することが防止されている。 Then, whenever the FET 3 turns from on to off, the capacitor 7 is charged via the diode 5 by the high voltage generated on the drain side of the FET 3, and as a result, the capacitor 7 is opposite to the ground potential side. A voltage Vout higher than the battery voltage VB is generated at the terminal as an output voltage of the booster circuit. The diode 5 prevents the current from flowing backward from the capacitor 7 to the FET 3 side.

また、この種の昇圧回路において、ＦＥＴ３を繰り返しオン／オフさせるスイッチング制御期間は、ＦＥＴ３のオンからオフへの切り換えで終わるが、そのスイッチング制御期間の終了直後（詳しくは、スイッチング制御期間におけるＦＥＴ３の最後のオン期間が終了して該ＦＥＴ３をオフさせた直後）には、ＦＥＴ３のドレインとコイル１との間の経路に、図５の「ドレイン電圧（Ｖｄ）」の段に示すような高周波の電圧振動が発生する。 In this type of booster circuit, the switching control period in which the FET 3 is repeatedly turned on / off ends with the switching of the FET 3 from on to off, but immediately after the switching control period ends (more specifically, the FET 3 in the switching control period Immediately after the last ON period ends and the FET 3 is turned off), a high frequency as shown in the “drain voltage (Vd)” stage of FIG. 5 is formed in the path between the drain of the FET 3 and the coil 1. Voltage oscillation occurs.

つまり、スイッチング制御期間におけるＦＥＴ３の最後のオン期間が終了して該ＦＥＴ３をオフさせると、最初はコンデンサ７が充電されることでコイル１に電流が流れるが、図５にてＦＥＴ３のオフから時間ｔｄが経過したタイミングに示されているように、コンデンサ７の充電が終わると、コイル１に電流が流れなくなる。すると、未だ消費されていないコイル１の残留エネルギー（残留磁束のエネルギー）によって自由振動（即ち、発振）が発生し、その自由振動が、ＦＥＴ３のドレイン側に振幅の大きな電圧振動として現れる。尚、このような電圧振動が減衰して消えると、ＦＥＴ３のドレイン電圧Ｖｄはバッテリ電圧ＶＢで安定する。一方、スイッチング制御期間中においては、ＦＥＴ３のオフは一時的なものであり、ＦＥＴ３はすぐにオフからオンされてコイル１に電流が流れることとなるため、上記電圧振動は発生しない。 That is, when the last ON period of the FET 3 in the switching control period is completed and the FET 3 is turned off, the capacitor 7 is initially charged and a current flows through the coil 1. In FIG. As indicated by the timing when td has elapsed, when charging of the capacitor 7 ends, no current flows through the coil 1. Then, free vibration (that is, oscillation) is generated by the residual energy (energy of residual magnetic flux) of the coil 1 that has not yet been consumed, and the free vibration appears as voltage vibration with a large amplitude on the drain side of the FET 3. When such voltage oscillation attenuates and disappears, the drain voltage Vd of the FET 3 is stabilized at the battery voltage VB. On the other hand, during the switching control period, the FET 3 is temporarily turned off, and the FET 3 is immediately turned off and the current flows through the coil 1. Therefore, the voltage oscillation does not occur.

そして、このような電圧振動がノイズ源となって、当該昇圧回路が搭載された電子制御装置内の他の回路や、その電子制御装置の外部に影響を与えてしまう可能性がある。 Such voltage oscillation may become a noise source, which may affect other circuits in the electronic control device in which the booster circuit is mounted and the outside of the electronic control device.

このため、従来より、図４（Ｂ）に示すように、上記電圧振動が発生するＦＥＴ３のドレインとグランド電位との間に、抵抗１１とコンデンサ１３とを直列接続したスナバ回路１５を設け、そのスナバ回路１５により、上記電圧振動を抑制するようにしていた。
特開２０００−１１０６４０号公報特開２００３−２７８５８５号公報 Therefore, conventionally, as shown in FIG. 4B, a snubber circuit 15 in which a resistor 11 and a capacitor 13 are connected in series is provided between the drain of the FET 3 where the voltage oscillation occurs and the ground potential. The snubber circuit 15 suppresses the voltage oscillation .
JP 2000-110640 A JP 2003-278585 A

しかしながら、スナバ回路１５は、ＦＥＴ３のドレイン電圧Ｖｄの変化を緩やかにすることで上記電圧振動の振幅を抑えるものであり、スイッチング制御期間におけるドレイン電圧Ｖｄの変化をも緩やかにしてしまう。つまり、上記電圧振動が発生しないスイッチング制御期間中においても、抵抗１１による損失が発生する。 However, the snubber circuit 15 suppresses the amplitude of the voltage oscillation by moderating the change in the drain voltage Vd of the FET 3 and also moderates the change in the drain voltage Vd during the switching control period. That is, loss due to the resistor 11 occurs even during the switching control period in which no voltage oscillation occurs.

このため、電力効率が悪く、昇圧能力の低下を招いてしまい、また、発熱も増加する。
更に、スナバ回路１５は、高い耐圧が必要な回路であるため、それを構成する抵抗１１及びコンデンサ１３として高耐圧のものを使用する必要があるが、高耐圧の電子部品は一般に大型であるため、例えば、そのようなスナバ回路１５を制御ＩＣ９内に取り込んで小型化を図る、といった手法を採ることができない。 For this reason, the power efficiency is poor, the boosting capability is reduced, and heat generation is also increased.
Furthermore, since the snubber circuit 15 is a circuit that requires a high breakdown voltage, it is necessary to use a high breakdown voltage as the resistor 11 and the capacitor 13 that constitute the snubber circuit 15, but a high breakdown voltage electronic component is generally large. For example, it is not possible to adopt a method of taking such a snubber circuit 15 into the control IC 9 to reduce the size.

本発明は、こうした問題に鑑みなされたものであり、昇圧回路においてスイッチング制御期間の終了直後に生じる高周波の電圧振動を効果的に抑制することを目的としている。 The present invention has been made in view of such problems, and an object thereof is to effectively suppress high-frequency voltage oscillation that occurs immediately after the end of the switching control period in the booster circuit.

請求項１の昇圧回路は、前提構成として、従来の昇圧回路と同様に、一端に電源電圧が印加されたコイルと、該コイルの他端と電源電圧よりも低い基準電位との間に２つの出力端子が直列に接続されたスイッチング素子と、コイルの前記他端とスイッチング素子のコイル側の出力端子とを結ぶ電流経路にアノードが接続されたダイオードと、該ダイオードのカソードと基準電位との間に接続されたコンデンサと、スイッチング素子を駆動する制御手段とを備えており、制御手段がスイッチング素子を繰り返しオン／オフさせて、該スイッチング素子のオフ時にコイルに生じる逆起電力でコンデンサを充電することにより、該コンデンサの基準電位側とは反対側の端子に電源電圧よりも高い電圧を発生させる。 Booster circuit 請 Motomeko 1, subject construction, as in the conventional booster circuit, a coil power supply voltage is applied to one end, between the low reference potential than the other and the power supply voltage of the coil 2 A switching element in which two output terminals are connected in series, a diode having an anode connected to a current path connecting the other end of the coil and the output terminal on the coil side of the switching element, a cathode of the diode, and a reference potential A capacitor connected between them and a control means for driving the switching element. The control means repeatedly turns the switching element on and off, and charges the capacitor with a counter electromotive force generated in the coil when the switching element is turned off. As a result, a voltage higher than the power supply voltage is generated at the terminal opposite to the reference potential side of the capacitor.

そして特に、請求項１の昇圧回路において、制御手段は、スイッチング素子を繰り返しオン／オフさせるスイッチング制御期間におけるスイッチング素子の最後のオン期間が終了して該スイッチング素子をオフさせてから、所定の遅延時間後に、特定の期間だけ、スイッチング素子を能動領域で動作させるように構成されている。 In particular, in the booster circuit according to claim 1 , the control means performs a predetermined delay after the last ON period of the switching element in the switching control period in which the switching element is repeatedly turned on / off ends and turns off the switching element. After a period of time, the switching element is configured to operate in the active region for a specific period.

つまり、抑制対象の電圧振動は、図５に示したように、スイッチング制御期間の終了に相当するスイッチング素子の最後のオフタイミングから、コンデンサに充電されなくなるまでの時間ｔｄが経過すると、その時点から現れ始めるため、スイッチング素子の最後のオフタイミングから上記時間ｔｄ或いは上記時間ｔｄよりも少し短い時間が経過した時点から、ある特定の期間だけ、スイッチング素子を、２つの出力端子間の抵抗分が大きい能動領域で動作させれば、そのスイッチング素子の抵抗分によってコイルに電流を流すと共に該コイルの残留エネルギーを消費させることができ、コンデンサへの最後の充電を妨げることなく、電圧振動を抑制することができるのである。 That is, the voltage oscillation of the suppression target, as shown in FIG. 5, the last off timing of the switching element corresponding to the end of the switching control period, the time td of until no charged in the capacitor has elapsed from the time In order to start appearing, the switching element has a large resistance component between the two output terminals only for a specific period from the time when the time td or a time slightly shorter than the time td has elapsed since the last off timing of the switching element. When operated in the active region, current can be passed through the coil by the resistance of the switching element and the residual energy of the coil can be consumed , suppressing voltage oscillation without interfering with the last charge of the capacitor. Can do it.

そして、このような請求項１の昇圧回路によれば、下記の効果を得ることができる。
まず、抑制対象の電圧振動が発生すると予想される特定の期間だけ、電力消費を発生させるようにしているため、効率の低下や発熱の増加を、スナバ回路を設けた場合よりも格段に小さく抑えることができる。そして、昇圧能力の低下を招くこともない。
しかも、スイッチング素子を能動領域で動作させるための回路は、スナバ回路のような大型な部品ではなく、高集積化可能な小さい素子で構成することができるため、昇圧回路やその昇圧回路を用いる装置の大型化を招くこともない。つまり、従来の昇圧回路よりも小型化することができる。
また、請求項１の昇圧回路において、スイッチング素子を前記特定の期間に能動領域で動作させるには、請求項２に記載の如く構成すれば良い。 According to such a step-up circuit according to claim 1, it is possible to obtain the following effects.
First, since power consumption is generated only during a specific period in which voltage oscillation to be suppressed is expected to occur, the decrease in efficiency and the increase in heat generation are suppressed to be much smaller than when a snubber circuit is provided. be able to. Further, the boosting capability is not reduced.
In addition, since the circuit for operating the switching element in the active region can be constituted by a small element that can be highly integrated, not a large component such as a snubber circuit, a booster circuit and a device using the booster circuit Does not lead to an increase in size. That is, it can be made smaller than the conventional booster circuit.
Further, the step-up circuit according to claim 1, in order to operate in the active region of the switching element and the particular time period may be configured as described in claim 2.

即ち、制御手段は、前記特定の期間では、スイッチング素子への駆動信号の出力レベルを、そのスイッチング素子が能動領域で動作する値にすれば良い。
尚、スイッチング素子が、ＦＥＴ（電界効果トランジスタ）のように電圧駆動型のスイッチング素子であるならば、スイッチング素子への駆動信号は電圧である、と言うことができ、その電圧の出力値が駆動信号の出力レベルとなるため、その駆動信号としての電圧（即ち、駆動電圧）の出力値を、スイッチング素子が能動領域で動作する程度の値にすれば良い。 That is, the control means may set the output level of the drive signal to the switching element to a value at which the switching element operates in the active region during the specific period.
If the switching element is a voltage-driven switching element such as an FET (field effect transistor), it can be said that the drive signal to the switching element is a voltage, and the output value of the voltage is driven. Since the output level of the signal is reached, the output value of the voltage (that is, the drive voltage) as the drive signal may be set to a value that allows the switching element to operate in the active region.

また、スイッチング素子が、バイポーラトランジスタのように電流駆動型のスイッチング素子であるならば、スイッチング素子への駆動信号は電流である、と言うことができ、その電流の出力値が駆動信号の出力レベルとなるため、その駆動信号としての電流（即ち、駆動電流）の出力値を、スイッチング素子が能動領域で動作する程度の値にすれば良い。 If the switching element is a current-driven switching element such as a bipolar transistor, it can be said that the drive signal to the switching element is a current, and the output value of the current is the output level of the drive signal. Therefore, the output value of the current (that is, the drive current) as the drive signal may be set to a value that allows the switching element to operate in the active region.

また更に、電圧駆動型と電流駆動型との何れのスイッチング素子であっても、それをオンさせるためには、ゲートやベースといった制御端子に、大小の差はあるものの、電荷を供給することとなるため、その電荷量が駆動信号の出力レベルに該当するとも言える。つまり、上記のように駆動電圧又は駆動電流の出力値をスイッチング素子が能動領域で動作する程度の値するということは、スイッチング素子の制御端子に供給する電荷量をスイッチング素子が能動領域で動作する程度の量にする、ということでもある。 Furthermore, in order to turn on any of the voltage-driven type and current-driven type switching elements, there is a difference in magnitude between the control terminals such as the gate and the base. Therefore, it can be said that the charge amount corresponds to the output level of the drive signal. In other words, as described above, the output value of the drive voltage or drive current is set to such a value that the switching element operates in the active region. It also means to make the amount.

一方、請求項１の昇圧回路において、スイッチング素子を前記特定の期間に能動領域で動作させるには、請求項３に記載の如く構成しても良い。
即ち、制御手段は、前記特定の期間では、スイッチング素子への駆動信号の出力レベルを、スイッチング素子を完全にオンさせることが可能な第１レベルと、スイッチング素子を完全にオフさせることが可能な第２レベルとに、スイッチング制御期間におけるスイッチング素子のオン／オフ周期よりも短い周期で切り換えることで、そのスイッチング素子を能動領域で動作させるようにしても良い。 On the other hand, in the booster circuit according to claim 1 , the switching element may be configured to operate in the active region during the specific period as described in claim 3 .
That is, the control unit can turn off the output level of the drive signal to the switching element, the first level at which the switching element can be completely turned on, and the switching element, at the specific period. By switching to the second level at a cycle shorter than the on / off cycle of the switching element in the switching control period, the switching element may be operated in the active region.

そして、この構成によれば、スイッチング素子を能動領域で動作させるレベルの駆動信号を出力するための回路を制御手段に設ける必要がなく、その面において有利である。つまり、スイッチング素子への駆動信号の出力レベルを第１レベルと第２レベルとに切り換え可能な回路は、スイッチング制御期間においてスイッチング素子をオン／オフさせるために制御手段に元々備えられるものであり、その回路をそのまま利用して、スイッチング素子を能動領域で動作させるからである。 According to this configuration, it is not necessary to provide a circuit for outputting a drive signal at a level for operating the switching element in the active region, which is advantageous in that respect. That is, a circuit capable of switching the output level of the drive signal to the switching element between the first level and the second level is originally provided in the control means for turning on / off the switching element in the switching control period. This is because the switching element is operated in the active region using the circuit as it is.

一方、請求項４の電圧振動抑制方法は、前述の電圧振動を抑制するためのものである。そして、請求項４の方法では、スイッチング制御期間におけるスイッチング素子の最後のオン期間が終了して該スイッチング素子をオフさせる際に、該スイッチング素子を、能動領域での動作を経てオフ状態となるように緩やかにオフさせることを特徴としている。つまり、スイッチング制御期間の終了に相当するスイッチング素子の最後のオンからオフへの変化を故意に緩やかにし、その際のスイッチング素子の抵抗分によって、コイルに蓄積されている磁束エネルギーを消費させることで、前述の電圧振動を抑制するのである。そして、このような請求項４の方法によれば、請求項１の昇圧回路について述べたのと同様の効果を得ることができる。
また、請求項４の方法を実施する昇圧回路は、請求項５に記載のように構成することができる。
即ち、請求項５の昇圧回路は、請求項１の昇圧回路と同じ前提構成を有しているが、特に、制御手段は、スイッチング制御期間におけるスイッチング素子の最後のオン期間が終了して該スイッチング素子をオフさせる際に、そのスイッチング素子への駆動信号の出力レベルを、該スイッチング素子が能動領域での動作を経てオフ状態となるように、緩やかに変化させるようになっている。更に詳しくは、スイッチング素子への駆動信号の出力レベルを、上記の第１レベルから上記の第２レベルへと緩やかに変化させるようになっている。 On the other hand, the voltage oscillation suppressing method of claim 4 is for suppressing the voltage oscillation described above. In the method of claim 4, when the switching element is turned off after the last ON period of the switching element in the switching control period ends, the switching element is turned off through an operation in the active region. It is characterized by being slowly turned off. In other words, by deliberately gradually changing the switching element from on to off at the end corresponding to the end of the switching control period, the magnetic flux energy accumulated in the coil is consumed by the resistance of the switching element at that time. The above-described voltage oscillation is suppressed. According to the method of claim 4, the same effect as described for the booster circuit of claim 1 can be obtained.
In addition, a booster circuit that implements the method of claim 4 can be configured as described in claim 5 .
That is, the step-up circuit according to claim 5 has the same premise construction a booster circuit according to claim 1, in particular, the control means, the end of the on period is finished the switching of the switching elements in the switching control period When the element is turned off, the output level of the drive signal to the switching element is gradually changed so that the switching element is turned off through the operation in the active region. More specifically, the output level of the drive signal to the switching element is gradually changed from the first level to the second level.

そして、このような請求項５の昇圧回路によれば、請求項４の方法を実施することによる前述の効果を確実に得ることができる。 According to such a booster circuit of the fifth aspect , it is possible to reliably obtain the above-described effect by carrying out the method of the fourth aspect .

以下に、本発明が適用された実施形態の昇圧回路について説明する。
尚、以下に説明する各実施形態の昇圧回路は、特許文献１や特許文献２などに記載されているような電磁弁駆動装置（即ち、電磁弁の電磁コイルへの通電開始時に、コンデンサから該電磁コイルへ昇圧電圧による大電流が流れるようにして、電磁弁を速やかに開弁させる電磁弁駆動装置）に用いられるものである。また、以下に説明する各図において、図４、図５に示したものと同じ構成要素及び同じ部分の電圧、電流については、同一の符号を付しているため、詳細な説明は省略する。 A booster circuit according to an embodiment to which the present invention is applied will be described below.
In addition, the booster circuit of each embodiment described below is an electromagnetic valve driving device as described in Patent Document 1 or Patent Document 2 (that is, a capacitor from the capacitor at the start of energization of the electromagnetic coil of the electromagnetic valve). This is used for an electromagnetic valve driving device that opens a solenoid valve quickly so that a large current caused by a boosted voltage flows to the electromagnetic coil. Further, in each drawing described below, the same components and the same voltage and current as those shown in FIGS. 4 and 5 are denoted by the same reference numerals, and detailed description thereof will be omitted.

まず図１は、第１実施形態の昇圧回路の構成及び作用を表す説明図である。
図１（Ａ）に示すように、第１実施形態の昇圧回路は、図４（Ａ）に示した昇圧回路（スナバ回路なしの昇圧回路）と比較すると、制御ＩＣ９以外の部分は同じであるが、制御ＩＣ９内において、ＦＥＴ３のゲートへ駆動信号としての駆動電圧を出力するために設けられた出力回路１７が異なっている。 FIG. 1 is an explanatory diagram showing the configuration and operation of the booster circuit according to the first embodiment.
As shown in FIG. 1A, the booster circuit according to the first embodiment is the same as the booster circuit shown in FIG. 4A (the booster circuit without the snubber circuit) except for the control IC 9. However, an output circuit 17 provided for outputting a drive voltage as a drive signal to the gate of the FET 3 in the control IC 9 is different.

即ち、出力回路１７は、グランド電位にエミッタが接続されたＮＰＮトランジスタＴ１と、第１の電圧Ｖ１にエミッタが接続されたＰＮＰトランジスタＴ２と、第２の電圧Ｖ２にエミッタが接続されたＰＮＰトランジスタＴ３とを備えている。そして、その３つのトランジスタＴ１〜Ｔ３のコレクタが、互いに接続されていると共に、制御ＩＣ９における駆動電圧の出力端子１９に接続されている。 That is, the output circuit 17 includes an NPN transistor T1 whose emitter is connected to the ground potential, a PNP transistor T2 whose emitter is connected to the first voltage V1, and a PNP transistor T3 whose emitter is connected to the second voltage V2. And. The collectors of the three transistors T1 to T3 are connected to each other and to the drive voltage output terminal 19 of the control IC 9.

ここで、第１の電圧Ｖ１は、それをＦＥＴ３のゲートに印加すると該ＦＥＴ３が飽和領域でオン（即ち、完全にオン）する電圧であり、本実施形態では、バッテリ電圧ＶＢ（例えば８〜１５［Ｖ］）を用いている。また、第２の電圧Ｖ２は、第１の電圧Ｖ１よりも低い電圧であって、それをＦＥＴ３のゲートに印加すると該ＦＥＴ３が能動領域でオン（即ち、能動領域で動作）する電圧である。そして、本実施形態では、例えばＶ２＝２［Ｖ］である。一方、ＦＥＴ３は、ゲート電圧Ｖｇが上記第２の電圧Ｖ２よりも低い例えば１［Ｖ］以下であると完全にオフする。 Here, the first voltage V1 is a voltage at which the FET 3 is turned on (that is, completely turned on) in the saturation region when it is applied to the gate of the FET 3. In the present embodiment, the battery voltage VB (for example, 8 to 15). [V]) is used. The second voltage V2 is a voltage lower than the first voltage V1, and is applied to the gate of the FET 3 so that the FET 3 is turned on in the active region (that is, operates in the active region). In this embodiment, for example, V2 = 2 [V]. On the other hand, the FET 3 is completely turned off when the gate voltage Vg is lower than the second voltage V2, for example, 1 [V] or less.

このような出力回路１７では、ＮＰＮトランジスタＴ１をオンすると共に、ＰＮＰトランジスタＴ２，Ｔ３をオフすれば、出力端子１９からＦＥＴ３のゲートへの駆動電圧（即ち、ＦＥＴ３のゲート電圧Ｖｇ）を、ＦＥＴ３を完全にオフさせることのできる０［Ｖ］にすることができ、ＰＮＰトランジスタＴ２をオンすると共に、ＰＮＰトランジスタＴ３とＮＰＮトランジスタＴ１とをオフすれば、出力端子１９からＦＥＴ３のゲートへの駆動電圧を、ＦＥＴ３を完全にオンさせることのできる第１の電圧Ｖ１（＝バッテリ電圧ＶＢ）にすることができる。また、ＰＮＰトランジスタＴ３をオンすると共に、ＰＮＰトランジスタＴ２とＮＰＮトランジスタＴ１とをオフすれば、出力端子１９からＦＥＴ３のゲートへの駆動電圧を、ＦＥＴ３を能動領域でオンさせることのできる第２の電圧Ｖ２にすることができる。 In such an output circuit 17, when the NPN transistor T1 is turned on and the PNP transistors T2 and T3 are turned off, the driving voltage from the output terminal 19 to the gate of the FET 3 (that is, the gate voltage Vg of the FET 3) is changed. When the PNP transistor T2 is turned on and the PNP transistor T3 and the NPN transistor T1 are turned off, the drive voltage from the output terminal 19 to the gate of the FET 3 can be reduced. , The first voltage V1 (= battery voltage VB) that can completely turn on the FET3 can be obtained. Further, when the PNP transistor T3 is turned on and the PNP transistor T2 and the NPN transistor T1 are turned off, the driving voltage from the output terminal 19 to the gate of the FET 3 can be turned on, and the second voltage that can turn on the FET 3 in the active region. V2 can be set.

尚、ここでは、各トランジスタＴ１〜Ｔ３での電圧降下（即ち、コレクタ・エミッタ間電圧）を無視して説明している。また、図４に示した従来の昇圧回路における制御ＩＣ９内に設けられた駆動電圧の出力回路は、本第１実施形態における出力回路１７からＰＮＰトランジスタＴ３を除いた構成のものである。 Here, the voltage drop (that is, the collector-emitter voltage) in each of the transistors T1 to T3 is ignored. Further, the drive voltage output circuit provided in the control IC 9 in the conventional booster circuit shown in FIG. 4 has a configuration in which the PNP transistor T3 is removed from the output circuit 17 in the first embodiment.

そこで、本第１実施形態の昇圧回路における制御ＩＣ９は、図１（Ｂ）に示すように、コンデンサ７を充電するためにＦＥＴ３を繰り返しオン／オフさせるスイッチング制御期間において、ＦＥＴ３をオンさせるときには、ＰＮＰトランジスタＴ２をオンすると共に、ＰＮＰトランジスタＴ３とＮＰＮトランジスタＴ１とをオフすることで、ＦＥＴ３への駆動電圧（ゲート電圧Ｖｇ）を第１の電圧Ｖ１（図１では１４［Ｖ］）にし、また、ＦＥＴ３をオフさせるときには、ＮＰＮトランジスタＴ１をオンすると共に、ＰＮＰトランジスタＴ２，Ｔ３をオフすることで、ＦＥＴ３への駆動電圧（ゲート電圧Ｖｇ）を０［Ｖ］にする。 Therefore, as shown in FIG. 1B, the control IC 9 in the booster circuit according to the first embodiment, when turning on the FET 3 in the switching control period in which the FET 3 is repeatedly turned on / off to charge the capacitor 7, By turning on the PNP transistor T2 and turning off the PNP transistor T3 and the NPN transistor T1, the drive voltage (gate voltage Vg) to the FET 3 is set to the first voltage V1 (14 [V] in FIG. 1). When the FET 3 is turned off, the NPN transistor T1 is turned on and the PNP transistors T2 and T3 are turned off, so that the drive voltage (gate voltage Vg) to the FET 3 is set to 0 [V].

そして更に、制御ＩＣ９は、図１（Ｂ）に示すように、スイッチング制御期間におけるＦＥＴ３の最後のオン期間が終了してＦＥＴ３をオフさせるタイミング（即ち、スイッチング制御期間の終了タイミング）から、所定の遅延時間ｔａが経過すると、その時点から一定の時間ｔｂだけ、ＰＮＰトランジスタＴ３をオンすると共に、ＰＮＰトランジスタＴ２とＮＰＮトランジスタＴ１とをオフして、ＦＥＴ３への駆動電圧（ゲート電圧Ｖｇ）を第２の電圧Ｖ２にすることにより、ＦＥＴ３を能動領域でオンさせる。 Further, as shown in FIG. 1B, the control IC 9 performs a predetermined period from the timing when the last ON period of the FET 3 in the switching control period ends and the FET 3 is turned off (that is, the switching control period ends). When the delay time ta elapses, the PNP transistor T3 is turned on and the PNP transistor T2 and the NPN transistor T1 are turned off for a certain time tb from that point, and the drive voltage (gate voltage Vg) to the FET 3 is set to the second. FET3 is turned on in the active region.

尚、本第１実施形態では、上記遅延時間ｔａが経過してから上記一定時間ｔｂが経過するまでの時間ｔｂ分の期間が、「スイッチング素子を能動領域で動作させる特定の期間」に相当している。 In the first embodiment, a period of time tb from when the delay time ta elapses until the fixed time tb elapses corresponds to “a specific period during which the switching element is operated in the active region”. ing.

また、上記遅延時間ｔａは、図５の時間ｔｄ（即ち、スイッチング制御期間の終了に相当するＦＥＴ３の最後のオフタイミングから、コンデンサ７に充電されなくなるまでの時間）よりも若干短い時間に設定されている。そして、上記一定時間ｔｂは、スイッチング制御期間の終了タイミングから「ｔａ＋ｔｂ」の時間が経過した時点では、ＦＥＴ３のドレイン電圧Ｖｄがバッテリ電圧ＶＢでほぼ安定している（つまり、前述の電圧振動が殆ど消えている）と考えられる時間に設定されている。 Further, the delay time ta is set to a time slightly shorter than the time td in FIG. 5 (that is, the time from the last OFF timing of the FET 3 corresponding to the end of the switching control period until the capacitor 7 is not charged). ing. The fixed time tb is substantially stable at the battery voltage VB when the time “ta + tb” elapses from the end timing of the switching control period (that is, the voltage oscillation described above is almost constant). It is set to a time that is considered to have disappeared.

つまり、本第１実施形態の昇圧回路では、ＦＥＴ３のスイッチング制御期間の終了直後であって、そのＦＥＴ３のドレインとコイル１とを結ぶ電流経路に電圧振動が発生すると予想される期間に、ＦＥＴ３を、ドレイン・ソース間の抵抗分が大きい能動領域でのオン状態にし、そのＦＥＴ３の抵抗分によって、コイル１に電流を流すと共に該コイル１の残留エネルギーを消費させるようにしている。 In other words, in the booster circuit according to the first embodiment, the FET 3 is set in a period immediately after the end of the switching control period of the FET 3 and during which a voltage oscillation is expected to occur in the current path connecting the drain of the FET 3 and the coil 1. The active region having a large resistance between the drain and the source is turned on, and the current of the coil 1 is caused to flow and the residual energy of the coil 1 is consumed by the resistance of the FET 3.

このため、図１（Ｂ）における「ドレイン電圧（Ｖｄ）」の段と図５における「ドレイン電圧（Ｖｄ）」の段との比較から明らかなように、スイッチング制御期間の終了直後に生じる電圧振動が抑制されることとなる。尚、図１（Ｂ）における「ドレイン電圧（Ｖｄ）」の段では、一点鎖線でＦＥＴ３のドレイン電流Ｉｄも合わせて示している。また、このことは、後述する図２及び図３についても同様である。 For this reason, as is apparent from a comparison between the “drain voltage (Vd)” stage in FIG. 1B and the “drain voltage (Vd)” stage in FIG. 5, the voltage oscillation that occurs immediately after the end of the switching control period. Will be suppressed. Incidentally, in the stage of “drain voltage (Vd)” in FIG. 1B, the drain current Id of the FET 3 is also shown by a one-dot chain line. This also applies to FIGS. 2 and 3 described later.

そして、このような本第１実施形態の昇圧回路によれば、電圧振動が発生すると予想される期間だけ、電力消費を発生させるようにしているため、効率の低下や発熱の増加を、図４（Ｂ）のスナバ回路１５を設けた場合よりも格段に小さく抑えることができる。そして、昇圧能力の低下を招くこともない。 According to the booster circuit of the first embodiment as described above, power consumption is generated only during a period in which voltage oscillation is expected to occur. The snubber circuit 15 of (B) can be remarkably reduced as compared with the case where the snubber circuit 15 is provided. Further, the boosting capability is not reduced.

しかも、スイッチング素子としてのＦＥＴ３を能動領域で動作させるための回路としては、出力回路１７にＰＮＰトランジスタＴ３を追加すると共に、第２の電圧Ｖ２を生成する回路を設けるだけで良く、そのような回路や素子は、制御ＩＣ９内に高集積化することができるため、スナバ回路１５を設けた場合のように大型化を招くこともない。つまり、従来の昇圧回路よりも小型化することができる。 Moreover, as a circuit for operating the FET 3 as the switching element in the active region, it is only necessary to add the PNP transistor T3 to the output circuit 17 and provide a circuit for generating the second voltage V2. Since the elements and the elements can be highly integrated in the control IC 9, there is no increase in size as in the case where the snubber circuit 15 is provided. That is, it can be made smaller than the conventional booster circuit.

次に、第２実施形態の昇圧回路について、図２を用いて説明する。
第２実施形態の昇圧回路は、第１実施形態の昇圧回路と比較すると、下記の（１）及び（２）の点が異なっている。 Next, the booster circuit according to the second embodiment will be described with reference to FIG.
The booster circuit of the second embodiment is different from the booster circuit of the first embodiment in the following points (1) and (2).

（１）図２（Ａ）に示すように、制御ＩＣ９内の駆動電圧の出力回路１７から、ＰＮＰトランジスタＴ３が削除されている。
（２）図２（Ｂ）に示すように、制御ＩＣ９は、前述した時間ｔｂ分の期間において、出力端子１９からの駆動電圧の出力レベルを、ＦＥＴ３を完全にオンさせることが可能な第１の電圧Ｖ１（第１レベルに相当）と、ＦＥＴ３を完全にオフさせることが可能な０［Ｖ］（第２レベルに相当）とに、スイッチング制御期間におけるＦＥＴ３のオン／オフ周期よりも短い周期で切り換えて、ＦＥＴ３のゲート電圧Ｖｇを該ＦＥＴ３が能動領域でオンする電圧（本実施形態では約２［Ｖ］）にし、これにより、その時間ｔｂ分の期間において、ＦＥＴ３を第１実施形態と同様に能動領域でオンさせる。 (1) As shown in FIG. 2A, the PNP transistor T3 is deleted from the drive voltage output circuit 17 in the control IC 9.
(2) As shown in FIG. 2 (B), the control IC 9 is the first capable of completely turning on the FET 3 at the output level of the drive voltage from the output terminal 19 in the period of time tb described above. Voltage V1 (corresponding to the first level) and 0 [V] (corresponding to the second level) capable of completely turning off the FET 3 are shorter than the ON / OFF cycle of the FET 3 in the switching control period. And the gate voltage Vg of the FET 3 is set to a voltage (about 2 [V] in the present embodiment) at which the FET 3 is turned on in the active region, so that the FET 3 is changed from the first embodiment in the period of time tb. Similarly, it is turned on in the active region.

尚、出力端子１９からの駆動電圧の出力レベルを第１の電圧Ｖ１にするときには、ＰＮＰトランジスタＴ２をオンすると共に、ＮＰＮトランジスタＴ１をオフし、出力端子１９からの駆動電圧の出力レベルを０［Ｖ］にするときには、ＰＮＰトランジスタＴ２をオフすると共に、ＮＰＮトランジスタＴ１をオンする。このため、上記時間ｔｂ分の期間においては、ＮＰＮトランジスタＴ１とＰＮＰトランジスタＴ２とが、スイッチング制御期間におけるＦＥＴ３のオン／オフ周期よりも非常に短い周期で、互いに逆の状態にオン／オフされることとなる。また、図２（Ｂ）においても、図１（Ｂ）と同様に、第１の電圧Ｖ１（＝ＶＢ）は、１４［Ｖ］としている。 When the output level of the drive voltage from the output terminal 19 is set to the first voltage V1, the PNP transistor T2 is turned on, the NPN transistor T1 is turned off, and the output level of the drive voltage from the output terminal 19 is set to 0 [ V], the PNP transistor T2 is turned off and the NPN transistor T1 is turned on. For this reason, in the period of time tb, the NPN transistor T1 and the PNP transistor T2 are turned on / off in opposite states with a period much shorter than the on / off period of the FET 3 in the switching control period. It will be. Also in FIG. 2B, as in FIG. 1B, the first voltage V1 (= VB) is set to 14 [V].

つまり、ＦＥＴ３のゲート・ソース間には静電容量があり、また、制御ＩＣ９の出力端子１９とＦＥＴ３のゲートとの間には抵抗分があるため、本第２実施形態では、その静電容量と抵抗分を利用して、制御ＩＣ９から出力する駆動電圧をいわゆるデューティ制御することにより、ＦＥＴ３のゲート電圧Ｖｇを該ＦＥＴ３が能動領域でオンする電圧にしている。 That is, there is a capacitance between the gate and the source of the FET 3, and there is a resistance component between the output terminal 19 of the control IC 9 and the gate of the FET 3. By using so-called duty control of the drive voltage output from the control IC 9 using the resistance component, the gate voltage Vg of the FET 3 is set to a voltage at which the FET 3 is turned on in the active region.

そして、このような第２実施形態の昇圧回路によっても、第１実施形態の昇圧回路と同じ効果を得ることができる。また、ＦＥＴ３への駆動電圧の出力回路１７として、従来回路と同じものをそのまま利用することができ有利である。尚、勿論、制御ＩＣ９の出力端子１９とＦＥＴ３のゲートとの間に、故意に抵抗を設けても良い。 The same effect as that of the booster circuit of the first embodiment can be obtained by the booster circuit of the second embodiment. Further, as the output circuit 17 for driving voltage to the FET 3, the same circuit as the conventional circuit can be used as it is, which is advantageous. Of course, a resistor may be intentionally provided between the output terminal 19 of the control IC 9 and the gate of the FET 3.

次に、第３実施形態の昇圧回路について、図３を用いて説明する。
第３実施形態の昇圧回路は、第１実施形態の昇圧回路と比較すると、下記の（ａ）及び（ｂ）の点が異なっている。 Next, a booster circuit according to a third embodiment will be described with reference to FIG.
The booster circuit of the third embodiment differs from the booster circuit of the first embodiment in the following points (a) and (b).

（ａ）図３（Ａ）に示すように、制御ＩＣ９内の駆動電圧の出力回路１７から、ＰＮＰトランジスタＴ３が削除されている。尚、この点は、第２実施形態と同じである。
（ｂ）図３（Ｂ）に示すように、制御ＩＣ９は、スイッチング制御期間におけるＦＥＴ３の最後のオン期間が終了して該ＦＥＴをオフさせる際に、出力回路１７のＰＮＰトランジスタＴ２は瞬時にオンからオフへ変化させるが、ＮＰＮトランジスタＴ１の方は、ある一定の時間ｔｃをかけてオフから完全なオンへと緩やかに変化させる。そして、このようなＮＰＮトランジスタＴ１の制御により、出力端子１９からの駆動電圧の出力レベルを、ＦＥＴ３が能動領域での動作を経てオフ状態となるように、第１の電圧Ｖ１から０［Ｖ］へと緩やかに変化させるようになっている。尚、図３（Ｂ）においても、図１（Ｂ）と同様に、第１の電圧Ｖ１（＝ＶＢ）は、１４［Ｖ］としている。 (A) As shown in FIG. 3A, the PNP transistor T3 is deleted from the drive voltage output circuit 17 in the control IC 9. This point is the same as in the second embodiment.
(B) As shown in FIG. 3B, the control IC 9 turns on the PNP transistor T2 of the output circuit 17 instantaneously when the last ON period of the FET 3 in the switching control period ends and turns off the FET. The NPN transistor T1 is gradually changed from OFF to complete ON over a certain time tc. By controlling the NPN transistor T1, the output level of the drive voltage from the output terminal 19 is changed from the first voltage V1 to 0 [V] so that the FET 3 is turned off through the operation in the active region. It is designed to change gradually. In FIG. 3B as well, as in FIG. 1B, the first voltage V1 (= VB) is set to 14 [V].

よって、ＦＥＴ３は、スイッチング制御期間の終了時に、能動領域での動作を経て緩やかにオフすることとなり、その際の抵抗分によって、コイル１に蓄積されている磁束エネルギーを消費することとなる。 Therefore, the FET 3 is gradually turned off through the operation in the active region at the end of the switching control period, and the magnetic flux energy accumulated in the coil 1 is consumed by the resistance at that time.

このため、本第３実施形態の昇圧回路によっても、図３（Ｂ）における「ドレイン電圧（Ｖｄ）」の段と図５における「ドレイン電圧（Ｖｄ）」の段との比較から明らかなように、スイッチング制御期間の終了直後に生じる電圧振動が抑制されることとなる。そして、この昇圧回路によっても、第１及び第２実施形態の各昇圧回路と同様に、効率及び昇圧能力の低下や発熱の増加を小さく抑えることができると共に、小型化を達成することができる。 Therefore, even with the booster circuit according to the third embodiment, as apparent from the comparison between the “drain voltage (Vd)” stage in FIG. 3B and the “drain voltage (Vd)” stage in FIG. Thus, the voltage oscillation that occurs immediately after the end of the switching control period is suppressed. Also with this booster circuit, as in the booster circuits of the first and second embodiments, a reduction in efficiency and boosting capability and an increase in heat generation can be suppressed, and miniaturization can be achieved.

以上、本発明の一実施形態について説明したが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々なる態様で実施し得ることは勿論である。 As mentioned above, although one Embodiment of this invention was described, this invention is not limited to such Embodiment at all, Of course, in the range which does not deviate from the summary of this invention, it can implement in a various aspect. .

例えば、スイッチング素子としては、ＦＥＴに限らず、他の種類のトランジスタを用いても良い。
そして、もし、スイッチング素子として、バイポーラトランジスタを用いるのであれば、図１〜図３のＦＥＴ３に代えて、ＮＰＮトランジスタを用いると共に、そのＮＰＮトランジスタ（以下、コイルスイッチング用ＮＰＮトランジスタという）のベースと制御ＩＣ９の出力端子１９との間、或いは、制御ＩＣ９の内部に、そのコイルスイッチング用ＮＰＮトランジスタのベース電流を制限するためのベース電流制限用抵抗を設ければ良い。 For example, the switching element is not limited to the FET, and other types of transistors may be used.
If a bipolar transistor is used as the switching element, an NPN transistor is used instead of the FET 3 in FIGS. 1 to 3, and the base and control of the NPN transistor (hereinafter referred to as a coil switching NPN transistor) are used. A base current limiting resistor for limiting the base current of the coil switching NPN transistor may be provided between the output terminal 19 of the IC 9 or inside the control IC 9.

尚、例えば図１に示した第１実施形態の昇圧回路において、ＦＥＴ３の代わりにＮＰＮトランジスタを用いる場合、出力回路１７で用いる第１及び第２の電圧Ｖ１，Ｖ２と上記ベース電流制限用抵抗の抵抗値は、出力回路１７におけるＰＮＰトランジスタＴ２をオンすると共に、ＰＮＰトランジスタＴ３とＮＰＮトランジスタＴ１とをオフすると、ＦＥＴ３に代わるコイルスイッチング用ＮＰＮトランジスタのベースへ該トランジスタが飽和領域でオンする駆動電流（即ち、コイルスイッチング用ＮＰＮトランジスタのベース電流）が流れ、ＰＮＰトランジスタＴ３をオンすると共に、ＰＮＰトランジスタＴ２とＮＰＮトランジスタＴ１とをオフすると、コイルスイッチング用ＮＰＮトランジスタのベースへ該トランジスタが能動領域でオンする駆動電流が流れるように設定しておけば良い。 For example, in the booster circuit of the first embodiment shown in FIG. 1, when an NPN transistor is used instead of the FET 3, the first and second voltages V1, V2 used in the output circuit 17 and the base current limiting resistor The resistance value is such that when the PNP transistor T2 in the output circuit 17 is turned on and the PNP transistor T3 and the NPN transistor T1 are turned off, the drive current (the transistor is turned on in the saturation region to the base of the coil switching NPN transistor instead of the FET3). That is, when the PNP transistor T3 is turned on and the PNP transistor T2 and the NPN transistor T1 are turned off, the transistor is turned on in the active region to the base of the coil switching NPN transistor. That drive current may be set to flow.

また、例えば第１実施形態の昇圧回路において、ＦＥＴ３の代わりにＮＰＮトランジスタを用いる場合、出力回路１７における２つのＰＮＰトランジスタＴ２，Ｔ３のうち、ＰＮＰトランジスタＴ２のエミッタを第１の電圧Ｖ１ではなく第１の定電流回路に接続すると共に、ＰＮＰトランジスタＴ３のエミッタを第２の電圧Ｖ２ではなく第２の定電流回路に接続するようにしても良い。つまり、この場合、上記第１の定電流回路は、ＦＥＴ３に代わるコイルスイッチング用ＮＰＮトランジスタを飽和領域でオンさせることが可能な駆動電流を出力するように構成し、上記第２の定電流回路は、コイルスイッチング用ＮＰＮトランジスタを能動領域でオンさせることが可能な駆動電流を出力するように構成しておけば良い。尚、この場合、上記ベース電流制限用抵抗は削除可能である。そして、このように定電流回路を用いる変形例は、他の第２及び第３実施形態についても同様に適用することができる。 For example, in the booster circuit of the first embodiment, when an NPN transistor is used instead of the FET 3, the emitter of the PNP transistor T 2 out of the two PNP transistors T 2 and T 3 in the output circuit 17 is not the first voltage V 1 but the first voltage V 1. In addition to being connected to one constant current circuit, the emitter of the PNP transistor T3 may be connected not to the second voltage V2 but to the second constant current circuit. That is, in this case, the first constant current circuit is configured to output a drive current that can turn on the coil switching NPN transistor in place of the FET 3 in the saturation region, and the second constant current circuit is The driving NPN transistor for coil switching may be configured to output a drive current that can be turned on in the active region. In this case, the base current limiting resistor can be deleted. And the modification which uses a constant current circuit in this way is applicable similarly also about other 2nd and 3rd embodiment.

第１実施形態の昇圧回路の説明図である。It is explanatory drawing of the booster circuit of 1st Embodiment. 第２実施形態の昇圧回路の説明図である。It is explanatory drawing of the booster circuit of 2nd Embodiment. 第３実施形態の昇圧回路の説明図である。It is explanatory drawing of the booster circuit of 3rd Embodiment. 従来の昇圧回路の構成を表す構成図である。It is a block diagram showing the structure of the conventional booster circuit. 従来の昇圧回路の動作を表すタイムチャートである。It is a time chart showing operation | movement of the conventional booster circuit.

Explanation of symbols

１…コイル、３…ＮチャネルＭＯＳＦＥＴ（スイッチング素子）、５…電流逆流防止用ダイオード、７…コンデンサ、９…制御ＩＣ、１７…出力回路、１９…出力端子、Ｔ１…ＮＰＮトランジスタ、Ｔ２，Ｔ３…ＰＮＰトランジスタ
DESCRIPTION OF SYMBOLS 1 ... Coil, 3 ... N channel MOSFET (switching element), 5 ... Current backflow prevention diode, 7 ... Capacitor, 9 ... Control IC, 17 ... Output circuit, 19 ... Output terminal, T1 ... NPN transistor, T2, T3 ... PNP transistor

Claims

A coil having a power supply voltage applied to one end;
A switching element in which two output terminals are connected in series between the other end of the coil and a reference potential lower than the power supply voltage;
A diode having an anode connected to a current path connecting the other end of the coil and an output terminal on the coil side of the switching element;
A capacitor connected between the cathode of the diode and the reference potential ;
Control means for driving the switching element,
The control means repeatedly turns on and off the switching element, and charges the capacitor with a counter electromotive force generated in the coil when the switching element is turned off, whereby the terminal on the opposite side of the reference potential side of the capacitor Oite the boosting circuit for generating a voltage higher than the supply voltage,
The control means, after the end of the last ON period of the switching element in the switching control period in which the switching element is repeatedly turned on / off and turning off the switching element, after a predetermined delay time, for a specific period, Being configured to operate the switching element in an active region;
A booster circuit.

The booster circuit according to claim 1,
The control means operates the switching element in the active region by setting the output level of the drive signal to the switching element to a value at which the switching element operates in the active region during the specific period.
A booster circuit.

The booster circuit according to claim 1,
The control means may cause the output level of the drive signal to the switching element to be a first level at which the switching element can be completely turned on and the switching element to be completely turned off during the specific period. Switching to a possible second level with a period shorter than the on / off period of the switching element in the switching control period, thereby operating the switching element in an active region;
A booster circuit.

A coil having a power supply voltage applied to one end;
  A switching element in which two output terminals are connected in series between the other end of the coil and a reference potential lower than the power supply voltage;
  A diode having an anode connected to a current path connecting the other end of the coil and an output terminal on the coil side of the switching element;
  A capacitor connected between the cathode of the diode and the reference potential;
  By repeatedly turning on / off the switching element and charging the capacitor with a counter electromotive force generated in the coil when the switching element is turned off, the power supply voltage is applied to a terminal opposite to the reference potential side of the capacitor. Used in booster circuits that generate higher voltages,
  A method for suppressing voltage oscillation generated in the current path immediately after the end of a switching control period for repeatedly turning on / off the switching element,
  When the switching element is turned off after the last on period of the switching element in the switching control period ends, the switching element is gradually turned off so as to be turned off through an operation in an active region;
  A voltage oscillation suppression method for a booster circuit characterized by the above.

A coil having a power supply voltage applied to one end;
A switching element in which two output terminals are connected in series between the other end of the coil and a reference potential lower than the power supply voltage;
A diode having an anode connected to a current path connecting the other end of the coil and an output terminal on the coil side of the switching element;
A capacitor connected between the cathode of the diode and the reference potential;
Control means for driving the switching element,
The control means repeatedly turns on and off the switching element, and charges the capacitor with a counter electromotive force generated in the coil when the switching element is turned off, whereby the terminal on the opposite side of the reference potential side of the capacitor In a booster circuit that generates a voltage higher than the power supply voltage,
The control means sets the output level of the drive signal to the switching element when the switching element is turned off after the last on period of the switching element in the switching control period in which the switching element is turned on / off repeatedly. Gradual change so that the switching element is turned off through operation in the active region,
A booster circuit .