JP4385090B2 - Rectification circuit and voltage conversion circuit - Google Patents
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Description
本発明は、直流電圧を変換する電圧変換回路(DC−DCコンバータ)等を含んでなる電源装置に好適に用いられ制御を容易にする制御機能を有する整流回路、およびこの整流回路を含む電圧変換回路に関する。 The present invention is suitable for use in a power supply apparatus including a voltage conversion circuit (DC-DC converter) that converts a DC voltage, and has a control function that facilitates control, and voltage conversion including the rectification circuit Regarding the circuit.
直流電圧を変換する電圧変換回路(DC−DCコンバータ)は、スイッチング電源回路等に広く利用されている。従来のこの種の電圧変換回路は、固体半導体ダイオード素子を使用した整流回路を備えている。しかしながら、ダイオードによる比較的大きな順方向電圧降下(VF)による電力損失が生じる問題があった。そこで、電圧変換回路において、従来のダイオードに代えて、MOS−FET(Metal-Oxide-Semiconductor Field Effect Transistor)等の順方向電圧降下の低いスイッチング素子を使用し、これらスイッチング素子を入力側のスイッチング素子と同期してオン/オフ制御する、同期整流回路を備えた構成が提案され、実用化されている。 A voltage conversion circuit (DC-DC converter) that converts a DC voltage is widely used in a switching power supply circuit and the like. A conventional voltage conversion circuit of this type includes a rectifier circuit using a solid semiconductor diode element. However, there is a problem that power loss occurs due to a relatively large forward voltage drop (VF) due to the diode. Therefore, in the voltage conversion circuit, switching elements with a low forward voltage drop such as MOS-FET (Metal-Oxide-Semiconductor Field Effect Transistor) are used instead of the conventional diodes, and these switching elements are used as input-side switching elements. A configuration including a synchronous rectifier circuit that performs on / off control in synchronization with a signal is proposed and put into practical use.
図5に示す電圧変換回路200は、同期整流回路を使用したフォワード型の電圧変換回路の典型例を示す回路図である。変換回路200において、直流電源1からトランスTの一次側のコイルPに対する直流電圧の供給を、FET21によりオン/オフする。トランスTの二次側のコイルSには、フライホイール用のFET22と、平滑コンデンサC21と、負荷Lとが並列に接続される。二次側のコイルSの一端はダイオードD21のアノードに接続される。ダイオードD21のカソードはフライホイール用のFET22のドレインに接続され、二次側のコイルSの他端はフライホイール用のFET22のソースに接続される。また、ダイオードD21のカソードとフライホイール用のFET22のドレインは、チョークコイルL21の一端に接続され、チョークコイルL21の他端は平滑コンデンサC21に接続される。
A
FET21のゲートG1と、フライホイール用のFET22のゲートG2は、それぞれFET21、FET22を駆動するための制御端であり、FET21がオンのときにFET22がオフし、FET21がオフのときにFET22がオンするように、所定の電圧が印加される。 A gate G1 of the FET 21 and a gate G2 of the flywheel FET 22 are control terminals for driving the FET 21 and the FET 22, respectively. The FET 22 is turned off when the FET 21 is turned on, and the FET 22 is turned on when the FET 21 is turned off. Thus, a predetermined voltage is applied.
次に、電圧変換回路200の概略動作について、図6に示す各部の電圧・電流波形を参照して説明する。図6は、電圧変換回路200の各部の電圧・電流波形を示す模式図であり、(a)はFET21のゲートG1に印加される電圧波形、(b)はフライホイール用のFET22のゲートG2に印加される電圧波形、(c)は負荷Lが重負荷のときにダイオードD21を流れる電流波形、(d)は負荷Lが重負荷のときにフライホイール用のFET22を流れる電流波形をそれぞれ示している。また、図6において、(e)は負荷Lが軽負荷のときにダイオードD21を流れる電流波形、(f)は負荷Lが軽負荷のときにフライホイール用のFET22を流れる電流波形をそれぞれ示している。
Next, the schematic operation of the
時刻t0においてFET21がオンされて、コイルPに直流電圧が供給されると、コイルSに生じる起電力により、コイルSからダイオードD21及びチョークコイルL21を経由する電流路において電流が流れ、出力端子5,6から負荷Lに直流電圧が出力される。このとき、フライホイール用のFET22はオフされている(T1の期間)。
時刻t1においてFET21がオフされるのと同期してフライホイール用のFET22がオンされる。このFET22のオン状態は、FET21が再びオンされる時刻(t3)まで維持される(T2の期間)。
FET21がオフされてチョークコイルL21に対する電圧供給が停止すると、チョークコイルL21に逆起電力が生じる。このときフライホイール用のFET22はオンされているため、チョークコイルL21の逆起電力により、チョークコイルL21から負荷L、フライホイール用FET22を経由する電流路において電流が流れ、出力端子5,6から直流電圧が出力される(T31、またはT32の期間)。
When the FET 21 is turned on at time t0 and a DC voltage is supplied to the coil P, an electromotive force generated in the coil S causes a current to flow in the current path from the coil S via the diode D21 and the choke coil L21. , 6 outputs a DC voltage to the load L. At this time, the flywheel FET 22 is turned off (period T1).
At time t1, the flywheel FET 22 is turned on in synchronization with the FET 21 being turned off. The on state of the FET 22 is maintained until the time (t3) when the FET 21 is turned on again (period T2).
When the FET 21 is turned off and voltage supply to the choke coil L21 is stopped, a counter electromotive force is generated in the choke coil L21. At this time, since the flywheel FET 22 is turned on, a current flows from the choke coil L21 through the load L and the flywheel FET 22 due to the back electromotive force of the choke coil L21. A DC voltage is output (period T31 or T32).
つまり、図5に示す電圧変換回路200は、FET21がオンの状態ではトランスTの二次側のコイルSに生じる起電力により直流電圧を出力し、FET21がオフに切り換えられると、チョークコイルL21に蓄積されたエネルギーにより直流電圧を出力する。
That is, the
なお、図5に示す電圧変換回路200において、二次側のコイルSに接続される整流素子にダイオードを使用し、フライホイール部にFET22を使用しているが、さらなる損失改善のために、二次側のコイルSに接続されるダイオードに代えてFETを使用する例も提案されている(例えば特許文献1)。
In the
図5を再び参照して、電圧変換回路200のチョークコイルL21を流れる電流は、出力端子5,6間に接続される負荷Lに応じて変化する。例えば、負荷Lが重負荷のときには、図6の(c)の電流波形に示すように、FET21がオン(フライホイール用のFET22がオフ)の期間T1に、二次側のコイルSから、ダイオードD21およびチョークコイルL21を経由して流れる電流が大きいため、チョークコイルL21に蓄積される磁気エネルギーも大きい。このため、図6の(d)の電流波形に示すように、FET21がオフ(フライホイール用のFET22がオン)に切り換えられた後も、チョークコイルL21から負荷L、フライホイール用FET22を経由する電流が長時間流れる。
Referring again to FIG. 5, the current flowing through the choke coil L <b> 21 of the
これに対し、負荷Lが軽負荷のときには、図6の(e)の電流波形に示すように、期間T1に、二次側のコイルSから、ダイオードD21およびチョークコイルL21を経由して流れる電流が小さいため、チョークコイルL21に蓄積される磁気エネルギーも小さくなる。すると、図6の(f)の電流波形に示すように、FET21がオフに切り換えられた後再びオンに切り換えられるまでの期間T2内のある時刻t2に、チョークコイルL21からのエネルギー供給が停止し、それ以降、チョークコイルL21から負荷L、フライホイール用のFET22を経由する電流が流れなくなる。 On the other hand, when the load L is a light load, as shown in the current waveform of FIG. 6E, the current flowing from the secondary coil S via the diode D21 and the choke coil L21 in the period T1. Is small, the magnetic energy accumulated in the choke coil L21 is also small. Then, as shown in the current waveform in FIG. 6 (f), the energy supply from the choke coil L21 stops at a certain time t2 within the period T2 until the FET 21 is turned off and then turned on again. Thereafter, no current flows from the choke coil L21 via the load L and the flywheel FET 22.
つまり、フライホイール用のFET22がオンの期間T2(以下単に「オン時間T2」ともいう)内において、チョークコイルL21に蓄積されたエネルギーに基づきフライホイール用のFET22に電流が流れる期間(図6の(d)、(f)に示す期間T31,T32。以下「フライホイール時間」ともいう。)は、負荷Lに応じて様々に変化する。このため、以下のような問題があった。 That is, in the period T2 during which the flywheel FET 22 is on (hereinafter also simply referred to as “on time T2”), a period in which current flows through the flywheel FET 22 based on the energy accumulated in the choke coil L21 (FIG. 6). The periods T31 and T32 shown in (d) and (f) (hereinafter also referred to as “flywheel time”) vary depending on the load L. For this reason, there were the following problems.
軽負荷時には、フライホイール用のFET22のオン時間T2よりもフライホイール時間T32が短いため、フライホイール時間T32の後も、フライホイール用のFET22がオンしている場合、ドレイン電位が接地電位となっているため、平滑コンデンサC21からチョークコイルL21、オン状態のFET22を経由して電流が流れる。つまり、負荷電流が逆流して大きな電力損失となり、効率が悪い。 When the load is light, the flywheel time T32 is shorter than the ontime T2 of the flywheel FET 22, and therefore, after the flywheel time T32, when the flywheel FET22 is on, the drain potential becomes the ground potential. Therefore, a current flows from the smoothing capacitor C21 through the choke coil L21 and the on-state FET 22. That is, the load current flows backward, resulting in a large power loss and poor efficiency.
ここで、軽負荷時に、フライホイール用のFET22のゲートG2に印加される電圧を早期にHighからLowに切り換え、フライホイール用のFET22を早期にオフさせて、オン時間T2を、フライホイール時間T32と同等もしくはそれより若干短くすることを仮定する。このようにすれば、一応上記の逆流を防ぐことができると考えられる。しかしながら、この時刻制御は困難なものであった。 Here, at the time of light load, the voltage applied to the gate G2 of the flywheel FET 22 is switched from High to Low at an early stage, the flywheel FET 22 is turned off early, and the on time T2 is changed to the flywheel time T32. Is assumed to be equal to or slightly shorter than. In this way, it is considered that the above backflow can be prevented. However, this time control is difficult.
さらに、従来の同期整流回路を使用した電圧変換回路において考慮されねばならない他の問題として、フライホイール用のFETの動作遅延時間がある。 Furthermore, another problem that must be considered in a voltage conversion circuit using a conventional synchronous rectification circuit is the operation delay time of the flywheel FET.
図5および図6を再び参照して、電圧変換回路200においてフライホイール用のFET22は、ゲートG2の印加電圧がゼロボルト(Low)となる時刻t3の後に速やかにオフ状態(正確には遮断状態でありドレイン電流が流れない状態)となることが望ましい。しかしながら、フライホイール用のFET22のゲートG2の印加電圧がゼロボルトとされてFET22がオフ状態となってもチョークコイルL21の逆起電力によるFET22のソースからドレインに向かうFET22の寄生ダイオードによる電流が流れていたり、また、この電流が流れなくなったときにおいても、少数キャリアの消滅時間が必要であるため、この時点で完全にFET22を遮断状態にはできない。したがって、寄生ダイオードによる電流が流れていたり、少数キャリアが消滅しない時点でFET22のドレインに正電位が印加された場合、FET22が導通状態となり得る。よって、FET21がオンとされると、二次側のコイルSからダイオードD21、FET22を経由する貫通電流が流れてしまい、大きな電力損失となり、効率が低下する。また、FET22は大電流で破壊される。このことも、フライホイール用のFET22のオン時間T2の決定を困難とさせる一つの要因となっていた。
Referring to FIGS. 5 and 6 again, in the
上記のとおり、従来の同期整流回路を使用した電圧変換回路においては、効率が最もよくなるようにそのスイッチング手段のオン時間を決定することが極めて困難であった。よって、こうした問題点を解消し、従来のFET等に代わる新たな能動型の整流手段の登場が望まれている。 As described above, in the voltage conversion circuit using the conventional synchronous rectification circuit, it is extremely difficult to determine the ON time of the switching means so that the efficiency is the best. Therefore, it is desired to solve such problems and to introduce a new active rectifier that replaces the conventional FET or the like.
そこで、本発明の一つの目的は、低損失で、かつスイッチング電源に使用した場合、負荷に並列接続されるコンデンサから電圧変換回路への電流逆流防止、フライホイールFET、ダイオードの貫通電流防止のためのデッドタイム制御を必要としない制御機能付き整流回路を提供することにある。また、本発明のもう一つの目的は、そのような整流回路をスイッチング手段として使用した、低損失、高効率な電圧変換回路を提供することにある。 Therefore, one object of the present invention is to prevent current backflow from a capacitor connected in parallel to a load to a voltage conversion circuit, and to prevent fly-through current of a flywheel FET and a diode when used in a switching power supply with low loss. An object of the present invention is to provide a rectifier circuit with a control function that does not require the dead time control. Another object of the present invention is to provide a low-loss, high-efficiency voltage conversion circuit using such a rectifier circuit as a switching means.
上記の目的を達成するため、本発明は、概括的には、印加される電位の正負に応じて整流電流路が断続制御される整流回路において、オフ制御端を備えたものである。より具体的には、本発明は以下に述べる特徴を備えている。 In order to achieve the above object, the present invention generally includes an off-control terminal in a rectifier circuit in which a rectifier current path is intermittently controlled according to the polarity of an applied potential. More specifically, the present invention has the following features.
請求項1記載の発明は、第1の定電流源によって第1のトランジスタが駆動される第1の電流路と、第2の定電流源によってPN接合素子が駆動される第2の電流路と、第2の制御端を有する第2の半導体素子により、前記第2の半導体素子の一端と他端に印加される電位の正負に応じて断続制御される整流電流路と、前記第1のトランジスタのエミッタに接地電位を与える電流路を有する第3の制御端を有する第3の半導体素子と、を備え、
前記第1のトランジスタのベースは前記PN接合素子の他端に接続されるとともに、前記第1のトランジスタのコレクタは前記第2の半導体素子の他端に接続され、かつ、前記PN接合素子の一端は前記第2の半導体素子の一端に接続され、
前記第3の半導体素子の一端は前記第1のトランジスタのエミッタに接続され、他端は前記第2の半導体素子の他端に接続され、
前記第2の半導体素子の一端と前記PN接合素子の一端に正電位が印加され、前記第2の半導体素子の他端に負電位が印加されるとき、前記第2の電流路が遮断されることにより、前記第1のトランジスタのベースが駆動され前記第1のトランジスタが導通されることにより前記第1の電流路は導通され、前記導通状態とされた前記第1のトランジスタのエミッタの電位により前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を遮断させ前記整流電流路を遮断し、
前記第2の半導体素子の一端と前記PN接合素子の一端に負電位が印加され、前記第2の半導体素子の他端に正電位が印加されるとき、前記第2の電流路が導通されることにより、前記第1のトランジスタのベースが駆動され前記第1のトランジスタが遮断されることにより前記第1の電流路は遮断され、前記遮断状態とされた前記第1のトランジスタのエミッタの電位により前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を導通させ前記整流電流路を導通し、
前記第2の電流路が導通されているとき、前記第3の半導体素子の第3の制御端に電圧を印加することにより、前記第3の半導体素子を導通させることにより、前記第1のトランジスタのエミッタを接地電位とし、前記第1のトランジスタのエミッタ電位により前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を遮断させ、前記第2の半導体素子の一端と前記PN接合素子の一端に正電位が印加され前記第2の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断することを特徴とする整流回路である。
According to a first aspect of the present invention, a first current path in which the first transistor is driven by the first constant current source, a second current path in which the PN junction element is driven by the second constant current source, A rectification current path that is intermittently controlled by a second semiconductor element having a second control end in accordance with the potential applied to one end and the other end of the second semiconductor element; and the first transistor A third semiconductor element having a third control end having a current path for applying a ground potential to the emitter of
The base of the first transistor is connected to the other end of the PN junction element, the collector of the first transistor is connected to the other end of the second semiconductor element, and one end of the PN junction element Is connected to one end of the second semiconductor element;
One end of the third semiconductor element is connected to the emitter of the first transistor, the other end is connected to the other end of the second semiconductor element,
When a positive potential is applied to one end of the second semiconductor element and one end of the PN junction element, and a negative potential is applied to the other end of the second semiconductor element, the second current path is interrupted. As a result, the base of the first transistor is driven and the first transistor is turned on, whereby the first current path is turned on, and the potential of the emitter of the first transistor in the conductive state is turned on. Driving a second control end of the second semiconductor element, interrupting the second semiconductor element and interrupting the rectifying current path;
When a negative potential is applied to one end of the second semiconductor element and one end of the PN junction element, and a positive potential is applied to the other end of the second semiconductor element, the second current path is conducted. As a result, the base of the first transistor is driven and the first transistor is cut off, whereby the first current path is cut off and the potential of the emitter of the first transistor in the cut-off state is Driving a second control end of the second semiconductor element to conduct the second semiconductor element and to conduct the rectified current path;
When the second current path is conductive, applying a voltage to the third control terminal of the third semiconductor element, by conducting the third semiconductor device, the first transistor And the emitter potential of the first transistor is driven by the emitter potential of the first transistor to drive the second control terminal of the second semiconductor element to shut off the second semiconductor element, and to connect one end of the second semiconductor element. When the positive potential is applied to one end of the PN junction element and the negative potential is applied to the other end of the second semiconductor element, the rectifying current path is cut off.
請求項2記載の発明は、第1の定電流源によって第1のトランジスタが駆動される第1の電流路と、第2の定電流源によって第4のトランジスタが駆動される第2の電流路と、第2の制御端を有する第2の半導体素子により、前記第2の半導体素子の一端と他端に印加される電位の正負に応じて断続制御される整流電流路と、前記第1のトランジスタのエミッタに接地電位を与える電流路を有する第3の制御端を有する第3の半導体素子と、を備え、
前記第1のトランジスタのベースは前記第4のトランジスタのベース及びエミッタに接続されるとともに、前記第1のトランジスタのコレクタは前記第2の半導体素子の他端に接続され、かつ、前記第4のトランジスタのコレクタは前記第2の半導体素子の一端に接続され、
前記第3の半導体素子の一端は前記第1のトランジスタのエミッタに接続され、他端は前記第2の半導体素子の他端に接続され、
前記第2の半導体素子の一端と前記第4のトランジスタのコレクタに正電位が印加され、前記第2の半導体素子の他端に負電位が印加されるとき、前記第2の電流路が遮断されることにより、前記第1のトランジスタのベースが駆動され前記第1のトランジスタが導通されることにより前記第1の電流路は導通され、前記導通状態とされた前記第1のトランジスタのエミッタの電位により前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を遮断させ前記整流電流路を遮断し、
前記第2の半導体素子の一端と前記第4のトランジスタのコレクタに負電位が印加され、前記第2の半導体素子の他端に正電位が印加されるとき、前記第2の電流路が導通されることにより、前記第1のトランジスタのベースが駆動され前記第1のトランジスタが遮断されることにより前記第1の電流路は遮断され、前記遮断状態とされた前記第1のトランジスタのエミッタの電位により前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を導通させ前記整流電流路を導通し、
前記第2の電流路が導通されているとき、前記第3の半導体素子の第3の制御端に電圧を印加することによって前記第3の半導体素子を導通させることにより、前記第1のトランジスタのエミッタを接地電位とし、前記第1のトランジスタのエミッタ電位により前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を遮断させ、前記第2の半導体素子の一端と前記第4のトランジスタのコレクタに正電位が印加され前記第2の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断することを特徴とする整流回路である。
According to a second aspect of the present invention, a first current path in which the first transistor is driven by the first constant current source and a second current path in which the fourth transistor is driven by the second constant current source When, by the second semiconductor device having a second control terminal, a rectifier current path is intermittently controlled in response to the polarity of the potential applied to the one end and the other end of the second semiconductor element, the first A third semiconductor element having a third control end having a current path for applying a ground potential to the emitter of the transistor ,
The base of the first transistor is connected to the base and emitter of the fourth transistor, the collector of the first transistor is connected to the other end of the second semiconductor element, and the fourth transistor A collector of the transistor is connected to one end of the second semiconductor element;
One end of the third semiconductor element is connected to the emitter of the first transistor, the other end is connected to the other end of the second semiconductor element,
When a positive potential is applied to one end of the second semiconductor element and the collector of the fourth transistor, and a negative potential is applied to the other end of the second semiconductor element, the second current path is interrupted. As a result, the base of the first transistor is driven and the first transistor is turned on, whereby the first current path is turned on and the potential of the emitter of the first transistor in the turned-on state is established. It said second drive the second control terminal of the semiconductor element, to cut off the second semiconductor element to block the rectified current path by,
When a negative potential is applied to one end of the second semiconductor element and the collector of the fourth transistor, and a positive potential is applied to the other end of the second semiconductor element, the second current path is conducted. Accordingly, the base of the first transistor is driven and the first transistor is cut off, whereby the first current path is cut off, and the potential of the emitter of the first transistor in the cut-off state It said second drive the second control terminal of the semiconductor element, to conduct the second semiconductor device to conduct the rectified current path by,
When the second current path is turned on, the third semiconductor element is turned on by applying a voltage to a third control terminal of the third semiconductor element, thereby causing the first transistor of the first transistor to turn on. The emitter is set to ground potential , the second control terminal of the second semiconductor element is driven by the emitter potential of the first transistor , the second semiconductor element is shut off , and one end of the second semiconductor element is The rectifier circuit is characterized in that when a positive potential is applied to the collector of the fourth transistor and a negative potential is applied to the other end of the second semiconductor element, the rectifier current path is interrupted.
請求項3記載の発明は、一次側に第1のコイルが配設され、二次側に前記第1のコイルと磁気結合された第2のコイルが配設されたトランスと、該第2のコイルの電流路に直列接続された第3のコイルと、前記トランスの一次側に対する直流電圧供給のオン/オフを切り換える第1のスイッチング手段と、前記第1のスイッチング手段により前記トランスに対する電圧供給がオンにされた状態で、前記第2のコイルに生じる起電力に基づいて直流電圧を出力する第1の負荷電流路と、第2のスイッチング手段を含み、前記第1のスイッチング手段により前記トランスに対する電圧供給がオンからオフに切り換えられた後、前記第2のスイッチング手段をオンして前記第3のコイルに生じる逆起電力に基づいて直流電圧を出力する第2の負荷電流路と、を備えた電圧変換回路において、
前記第2のスイッチング手段が、請求項1または2に記載の整流回路を含み、
前記第2のスイッチング手段に含まれる前記整流回路の整流電流路が導通状態にあるときに、前記第1のスイッチング手段がオフからオンに切り換えられる前に前記整流回路が備える前記第3の半導体素子の第3の制御端に電圧を印加することによって前記第3の半導体素子を導通させることにより、前記整流回路が備える前記第1のトランジスタのエミッタを接地電位とし、前記第1のトランジスタのエミッタ電位により前記整流回路が備える前記第2の半導体素子の第2の制御端を駆動し該第2の半導体素子を遮断させ、請求項1に記載の整流回路が備える前記第2の半導体素子の一端と前記PN接合素子の一端にもしくは請求項2に記載の整流回路が備える前記第2の半導体素子の一端と前記第4のトランジスタのコレクタに正電位が印加され前記第2の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断することを特徴とする電圧変換回路である。
According to a third aspect of the present invention, there is provided a transformer in which a first coil is disposed on the primary side, and a second coil magnetically coupled to the first coil is disposed on the secondary side, and the second coil A third coil connected in series to the current path of the coil, first switching means for switching on / off of DC voltage supply to the primary side of the transformer, and voltage supply to the transformer by the first switching means. A first load current path that outputs a DC voltage based on an electromotive force generated in the second coil in a turned-on state, and a second switching means, and the first switching means After the voltage supply is switched from on to off, the second load current that outputs the DC voltage based on the back electromotive force generated in the third coil by turning on the second switching means. In the voltage conversion circuit which includes a road, a
The second switching means includes the rectifier circuit according to
Wherein when the rectified current path is in the conduction state of the rectifier circuit included in the second switching means, said third semiconductor device in which the first switching means provided in the rectifier circuit before being switched from off to on By applying a voltage to the third control end of the first semiconductor element, the third semiconductor element is made conductive, whereby the emitter of the first transistor included in the rectifier circuit is set to the ground potential, and the emitter potential of the first transistor is set. Driving the second control end of the second semiconductor element included in the rectifier circuit to shut off the second semiconductor element, and one end of the second semiconductor element included in the rectifier circuit according to
請求項1記載の整流回路は、第1の定電流源(例えば図1のコンデンサC1と定電流素子CS1)によって第1のトランジスタ(例えば図1のトランジスタQ1)が駆動される第1の電流路と、第2の定電流源(例えば図1のコンデンサC1と定電流素子CS2)によってPN接合素子(例えば図1のエミッタ−ベース間を短絡したトランジスタQ2)が駆動される第2の電流路と、第2の制御端(例えば図1のFET1のゲート)を有する第2の半導体素子(例えば図1のFET1)により、第2の半導体素子の一端(例えば図1のFET1のドレイン)と他端(例えば図1のFET1のソース)に印加される電位の正負に応じて断続制御される整流電流路と、第1のトランジスタのエミッタ(例えば図1のトランジスタQ1のエミッタ)に接地電位を与える電流路を有する第3の制御端(例えば図1のトランジスタQ5のベース)を有する第3の半導体素子(例えば図1のトランジスタQ5)とを備えている。
ここで、第1のトランジスタのベース(例えば図1のトランジスタQ1のベース)はPN接合素子の他端(例えば図1のエミッタ−ベース間を短絡したトランジスタQ2のベース)に接続されるとともに、第1のトランジスタのコレクタ(例えば図1のトランジスタQ1のコレクタ)は第2の半導体素子の他端(例えば図1のFET1のソース)に接続され、かつ、PN接合素子の一端(例えば図1のトランジスタQ2のコレクタ)は第2の半導体素子の一端(例えば図1のFET1のドレイン)に接続されている。また、第3の半導体素子の一端(例えば図1のトランジスタQ5のコレクタ)は第1のトランジスタのエミッタに接続され、他端(例えば図1のトランジスタQ5のエミッタ)は第2の半導体素子の他端(例えば図1のFET1のソース)に接続されている。
The rectifier circuit according to
Here, the base of the first transistor (for example, the base of the transistor Q1 in FIG. 1) is connected to the other end of the PN junction element (for example, the base of the transistor Q2 in which the emitter-base in FIG. 1 is short-circuited). The collector of one transistor (for example, the collector of the transistor Q1 in FIG. 1) is connected to the other end of the second semiconductor element (for example, the source of the
第2の半導体素子の一端(例えば図1のFET1のドレイン)とPN接合素子の一端(例えば図1のトランジスタQ2のコレクタ)に正電位が印加され、第2の半導体素子の他端(例えば図1のFET1のソース)に負電位が印加されるとき、第2の電流路が遮断されることにより、第1のトランジスタのベースが駆動され第1のトランジスタが導通されることにより第1の電流路は導通され、導通状態とされた第1のトランジスタのエミッタの電位により第2の半導体素子の第2の制御端(例えば図1のFET1のゲート)を駆動し、第2の半導体素子を遮断させ整流電流路を遮断する。一方、第2の半導体素子の一端(例えば図1のFET1のドレイン)とPN接合素子の一端(例えば図1のトランジスタQ2のコレクタ)に負電位が印加され、第2の半導体素子の他端(例えば図1のFET1のソース)に正電位が印加されるとき、第2の電流路が導通されることにより、第1のトランジスタのベースが駆動され第1のトランジスタが遮断されることにより第1の電流路は遮断され、遮断状態とされた第1のトランジスタのエミッタの電位により第2の半導体素子の第2の制御端(例えば図1のFET1のゲート)を駆動し、第2の半導体素子を導通させ整流電流路を導通する。
A positive potential is applied to one end of the second semiconductor element (for example, the drain of the
このようにして、第2の半導体素子の一端および他端に印加される電位の正負に応じて整流電流路が断続制御される整流回路が実現されるので、従来のFET等のスイッチング素子のようにそのゲート等の制御端に電圧が印加されない状態でボディーダイオードを通して電流が流れることがなく、電力損失を大幅に低減することができる。 In this way, a rectifier circuit in which the rectification current path is intermittently controlled according to the positive / negative of the potential applied to one end and the other end of the second semiconductor element is realized. In addition, no current flows through the body diode in a state where no voltage is applied to the control terminal such as the gate, and the power loss can be greatly reduced.
また、請求項1記載の整流回路においては、特に、第2の電流路が導通されているとき、第1の電流路は遮断されているが、第3の半導体素子の第3の制御端(例えば図1のトランジスタQ5のベース)に電圧を印加することによって第3の半導体素子を導通させることにより、第1のトランジスタのエミッタを接地電位とし、第1のトランジスタのエミッタ電位により第2の半導体素子の第2の制御端(例えば図1のFET1のゲート)を駆動し、第2の半導体素子を遮断させ、第2の半導体素子の一端とPN接合素子の一端に正電位が印加され第2の半導体素子の他端に負電位が印加されるとき、整流電流路を遮断する。従って、整流電流路が導通状態にあるときでも、第3の制御端に電圧が印加された場合、逆方向電流(FET1のドレインからソースに流れる電流)遮断状態に転換し、これを維持(第3の制御端に電圧が印加され続けている間)することができる。これは後述する図3に示すような回路のスイッチング手段D10に本発明の整流回路を使用するとき、スイッチング手段D10に、例えばショットキーダイオードのような順方向電圧降下の小さいダイオードを並列接続すると、スイッチング手段D10の内部に存在するFET1がオフ時、FET1の寄生ダイオードを流れる電流(FET1のソースからドレインに流れる電流)が無いため、FET1を流れる電流は存在しない。ここで、スイッチング手段D10のVoff印加端子に制御電圧を印加して、FET1をオフすることで、FET1を遮断状態(FET1のドレインからソースに流れる電流を遮断)に移行できるため、FET1のドレインに正極性電位が印加される前に十分余裕をもってスイッチング手段D10の逆方向電圧を阻止できる。これは、FETの寄生ダイオード電流による少数キャリア消滅時間を考慮しなくてもよいという効果がある。図3のFET21のスイッチング速度が非常に速いため、通常は、FET21とFET1のデッドタイム制御が必ず必要なところ、この整流回路では、これを考慮しないで済む。
In the rectifier circuit according to
請求項2記載の整流回路は、第1の定電流源(例えば図1のコンデンサC1と定電流素子CS1)によって第1のトランジスタ(例えば図1のトランジスタQ1)が駆動される第1の電流路と、第2の定電流源(例えば図1のコンデンサC1と定電流素子CS2)によって第4のトランジスタ(例えば図1のトランジスタQ2)が駆動される第2の電流路と、第2の制御端(例えば図1のFET1のゲート)を有する第2の半導体素子(例えば図1のFET1)により、第2の半導体素子の一端(例えば図1のFET1のドレイン)と他端(例えば図1のFET1のソース)に印加される電位の正負に応じて断続制御される整流電流路と、第1のトランジスタのエミッタ(例えば図1のトランジスタQ1のエミッタ)に接地電位を与える電流路を有する第3の制御端(例えば図1のトランジスタQ5のベース)を有する第3の半導体素子(例えば図1のトランジスタQ5)とを備える。
ここで、第1のトランジスタのベース(例えば図1のトランジスタQ1のベース)は第4のトランジスタのベース及びエミッタ(例えば図1のトランジスタQ2のベース及びエミッタ)に接続されるとともに、前記第1のトランジスタのコレクタ(例えば図1のトランジスタQ1のコレクタ)は第2の半導体素子の他端(例えば図1のFET1のソース)に接続され、かつ、第4のトランジスタのコレクタ(例えば図1のトランジスタQ2のコレクタ)は第2の半導体素子の一端(例えば図1のFET1のドレイン)に接続されている。また、第3の半導体素子の一端(例えば図1のトランジスタQ5のコレクタ)は第1のトランジスタのエミッタに接続され、他端(例えば図1のトランジスタQ5のエミッタ)は第2の半導体素子の他端(例えば図1のFET1のソース)に接続されている。
The rectifier circuit according to
Here, the base of the first transistor (for example, the base of the transistor Q1 in FIG. 1) is connected to the base and emitter of the fourth transistor (for example, the base and emitter of the transistor Q2 in FIG. 1), and the first transistor The collector of the transistor (for example, the collector of the transistor Q1 in FIG. 1) is connected to the other end of the second semiconductor element (for example, the source of the
第2の半導体素子の一端(例えば図1のFET1のドレイン)と前記第4のトランジスタのコレクタ(例えば図1のトランジスタQ2のコレクタ)に正電位が印加され、第2の半導体素子の他端(例えば図1のFET1のソース)に負電位が印加されるとき、第2の電流路が遮断されることにより、第1のトランジスタのベースが駆動され第1のトランジスタが導通されることにより第1の電流路は導通され、導通状態とされた第1のトランジスタのエミッタの電位により第2の半導体素子の第2の制御端(例えば図1のFET1のゲート)を駆動し、前記第2の半導体素子を遮断させ整流電流路を遮断する。
A positive potential is applied to one end of the second semiconductor element (for example, the drain of the
一方、第2の半導体素子の一端(例えば図1のFET1のドレイン)と第4のトランジスタのコレクタ(例えば図1のトランジスタQ2のコレクタ)に負電位が印加され、第2の半導体素子の他端(例えば図1のFET1のソース)に正電位が印加されるとき、第2の電流路が導通されることにより、第1のトランジスタのベースが駆動され第1のトランジスタが遮断されることにより第1の電流路は遮断され、遮断状態とされた第1のトランジスタのエミッタの電位により第2の半導体素子の第2の制御端(例えば図1のFET1のゲート)を駆動し、第2の半導体素子を導通させ整流電流路を導通する。更に、第2の電流路が導通されているとき、第3の半導体素子の第3の制御端(例えば図1のトランジスタQ5のベース)に電圧を印加することによって第3の半導体素子を導通させることにより、第1のトランジスタのエミッタを接地電位とし、第1のトランジスタのエミッタ電位により第2の半導体素子の第2の制御端(例えば図1のFET1のゲート)を駆動し、第2の半導体素子を遮断させ、第2の半導体素子の一端と第4のトランジスタのコレクタに正電位が印加され第2の半導体素子の他端に負電位が印加されるとき、整流電流路を遮断する。なお、第2の半導体素子の一端と第4のトランジスタのコレクタに負電位が印加され、第2の半導体素子の他端に正電位が印加されているため、第2の半導体素子はオフでも、この素子の寄生ダイオードによるソースからドレインへの電流は遮断できないが、あらかじめ第2の半導体素子を遮断状態とする制御が可能となる(請求項1の整流回路も同様)。
On the other hand, a negative potential is applied to one end of the second semiconductor element (for example, the drain of the
従って第2の半導体素子の一端および他端に印加される電位の正負に応じて整流電流路が断続制御される整流回路が実現されるとともに、整流電流路が導通状態にあるときでも、第3の制御端に電圧が印加された場合、逆方向電流遮断状態に転換維持することができるため、請求項1記載の発明と同様の効果が得られる。 Therefore, a rectifier circuit is realized in which the rectification current path is intermittently controlled according to the polarity of the potential applied to one end and the other end of the second semiconductor element, and even when the rectification current path is in the conductive state, When a voltage is applied to the control terminal, the reverse current cut-off state can be maintained and the same effect as that of the first aspect of the invention can be obtained.
また、上記のいずれの整流回路は、第1の電流路が有する第1の半導体素子の一端(例えば図1のトランジスタQ1のエミッタ)の電位を検知し、第1の電流路に電流が流れるとき第2の半導体素子が有する第2の制御端(例えば図1のFET1のゲート)を駆動し、第2の半導体素子を遮断し、第1の電流路に電流が流れないとき第2の半導体素子が有する第2の制御端を駆動し、第2の半導体素子を導通するための第2の制御端に印加する電圧を制御するエミッタフォロア回路(例えば図1のトランジスタQ3及びQ4)を備えた構成とすることができる。これは、バッファー増幅器として動作し、低インピーダンスで出力電流を大きくすることができ、FET1のゲート駆動(オン/オフ)を確実にするものである。
Any of the above rectifier circuits detects the potential of one end (for example, the emitter of the transistor Q1 in FIG. 1) of the first semiconductor element included in the first current path, and current flows through the first current path. When a second control terminal (for example, the gate of the
以上のとおり、本発明によれば、印加される電位の正負に応じて整流電流路が断続制御されるとともに、整流電流路が導通状態にあるときでも、第3の制御端に電圧が印加された場合、逆方向電流遮断状態に転換維持することができるための制御端を備えた整流回路を、半導体素子を用いて、あるいは半導体素子とPN接合素子を用いて、シンプルに実現することができる。 As described above, according to the present invention, the rectification current path is intermittently controlled according to the polarity of the applied potential, and a voltage is applied to the third control terminal even when the rectification current path is in a conductive state. In this case, a rectifier circuit having a control terminal that can be switched to and maintained in the reverse current cutoff state can be simply realized using a semiconductor element or using a semiconductor element and a PN junction element. .
上記の整流回路は、図3に示す電圧変換回路におけるフライホイール用のスイッチング手段として使用すると特に有利である。すなわち、一次側に第1のコイル(例えば図3のコイルP)が配設され、二次側に第1のコイルと磁気結合された第2のコイル(例えば図3のコイルS)が配設されたトランス(例えば図3のトランスT)と、第3のコイル(例えば図3のコイルL21)と、トランスの一次側に対する直流電圧供給のオン/オフを切り換える第1のスイッチング手段(例えば図3のFET21)と、第1のスイッチング手段により前記トランスに対する電圧供給がオンにされた状態で、第2のコイルに生じる起電力に基づいて直流電圧を出力する第1の負荷電流路と、第2のスイッチング手段を含み、第1のスイッチング手段によりトランスに対する電圧供給がオンからオフに切り換えられた後、第2のスイッチング手段をオンして第3のコイルに生じる逆起電力に基づいて直流電圧を出力する第2の負荷電流路と、を備えた電圧変換回路において、第2のスイッチング手段が、上記に記載の整流回路を含むものとする(例えば図3のスイッチング手段D10。図3の例では、スイッチング手段D10にショットキーバリアダイオードDSが並列接続されている。)。そして、第2のスイッチング手段がオンされているときに、第1のスイッチング手段がオフからオンに切り換えられる前に整流回路が備える第3の半導体素子の第3の制御端(例えば図3のスイッチング手段D10の電圧VOFF印加端)に電圧を印加することによって第3の半導体素子を導通させることにより、整流回路が備える第1のトランジスタのエミッタを接地電位とし、第1のトランジスタのエミッタ電位により整流回路が備える第2の半導体素子の第2の制御端を駆動し、第2の半導体素子を遮断させるので、第2のスイッチング手段に含まれる整流電流路が導通状態にあるときでも、第3の制御端に電圧が印加された場合、整流回路が備えるFET1をオフし、逆方向電流遮断状態に転換維持し、余裕をもって第1のスイッチング手段がオンするまで待機することができる。
The rectifier circuit is particularly advantageous when used as a flywheel switching means in the voltage conversion circuit shown in FIG. That is, the first coil (for example, the coil P in FIG. 3) is disposed on the primary side, and the second coil (for example, the coil S in FIG. 3) magnetically coupled to the first coil is disposed on the secondary side. And a first switching means (for example, FIG. 3) for switching on / off of DC voltage supply to the primary side of the transformer, a transformer (for example, the transformer T in FIG. 3), a third coil (for example, the coil L21 in FIG. 3), FET 21), a first load current path for outputting a DC voltage based on an electromotive force generated in the second coil in a state where the voltage supply to the transformer is turned on by the first switching means, and a second load current path And the reverse of the voltage generated in the third coil by turning on the second switching means after the voltage supply to the transformer is switched from on to off by the first switching means. In a voltage conversion circuit including a second load current path that outputs a DC voltage based on electric power, the second switching means includes the rectifier circuit described above (for example, the switching means D10 in FIG. 3). In the example of FIG. 3, a Schottky barrier diode DS is connected in parallel to the switching means D10. Then, when the second switching means is turned on, the third control terminal of the third semiconductor element included in the rectifier circuit (for example, the switching shown in FIG. 3) before the first switching means is switched from OFF to ON. The third semiconductor element is made conductive by applying a voltage to the voltage VOFF application terminal of the means D10, whereby the emitter of the first transistor included in the rectifier circuit is set to the ground potential and rectified by the emitter potential of the first transistor. Since the second control terminal of the second semiconductor element included in the circuit is driven and the second semiconductor element is cut off , the third rectifier current path included in the second switching means is in the conductive state, When a voltage is applied to the control terminal, the
このように構成した電圧変換回路によれば、第3の制御端に印加される電圧に基づいて、効率が最もよくなるようにそのスイッチング手段のオン時刻を容易に制御することができるので、負荷電流の逆流や貫通電流の問題を解消した電圧変換回路を簡易に実現することができる。 According to the voltage conversion circuit configured in this way, the on-time of the switching means can be easily controlled based on the voltage applied to the third control end so that the efficiency becomes the best, so that the load current It is possible to easily realize a voltage conversion circuit that eliminates the problems of reverse current and through current.
上記した本発明の目的および利点並びに他の目的および利点は、以下の実施の形態の説明を通じてより明確に理解される。もっとも、以下に記述する実施の形態は例示であって、本発明はこれらに限定されるものではない。 The above objects and advantages of the present invention and other objects and advantages will be more clearly understood through the following description of embodiments. However, the embodiments described below are merely examples, and the present invention is not limited to these.
図1は、本発明を適用した一つの実施の形態における整流回路10の基本的な構成を示す回路図である。
FIG. 1 is a circuit diagram showing a basic configuration of a
図1に示す整流回路10において、アノード端1とカソード端2を備えた電流路に、Nチャネル・パワーMOS−FET等のコレクタ耐電圧が大きくかつ電流容量の大きいFET1が設けられている。FET1のソースはアノード端1に接続され、FET1のドレインはカソード端2に接続されており、FET1のゲートにHighが入力されるとFET1がオンして電流路を導通状態とし、FET1のゲート入力がHighからLowに下がると、FET1がオフしてカソード端子2からアノード端子1へ向かう電流路を遮断する。つまり、FET1は、そのスイッチング動作により、アノード端1とカソード端2との間の整流電流路を断続制御する(アノード端1からカソード端2へ向かう電流のみ流す)。トランジスタQ1、及びトランジスタQ2は、実質同一特性のNPN型バイポーラトランジスタであり、トランジスタQ1及びQ2のベースは共通接続されており、トランジスタQ1はコレクタがFET1のソース、すなわちアノード端1に接続され、他方のトランジスタQ2のコレクタはカソード端2に接続され、エミッタはベースに接続されてエミッタ−ベース間が短絡されている。
In the
定電圧ダイオードD1、ダイオードD2、ジャンクショントランジスタJ−FET(Junction Field
Effect Transistor)、抵抗R1、及びコンデンサC1は、前記トランジスタQ1及びQ2、並びに後述するトランジスタQ3、Q4及びQ5、FET1のゲートを駆動する駆動電圧源を構成する。このような駆動電圧源は、後述するようにカソード端2に正電位が印加される半周期に、アノードがカソード端2に接続されているダイオードD2及びジャンクショントランジスタJ−FETを通してコンデンサC1を充電し、コンデンサC1の両端のうちアノード端1に接続された一方側を負、他方側を正とする電圧を発生させる。アノード端1に接続されているコンデンサC1の一方側(駆動源として負側)には、トランジスタQ1のコレクタ、FET1のソース、後述するトランジスタQ4のコレクタ、及びトランジスタQ5のエミッタが接続されている。一方、ダイオードD2及びジャンクショントランジスタJ−FETを介してカソード端1に接続されているコンデンサC1の他方側(駆動源として正側)には、後述するトランジスタQ3のコレクタが接続されると共に、トランジスタQ1のエミッタ、トランジスタQ2のエミッタが、それぞれ定電流素子CS1、及び定電流素子CS2を介して接続されている。
Constant voltage diode D1, diode D2, junction transistor J-FET (Junction Field
(Effect Transistor), resistor R1, and capacitor C1 constitute a drive voltage source for driving the transistors Q1 and Q2, transistors Q3, Q4, and Q5, which will be described later, and the gate of FET1. Such a drive voltage source charges a capacitor C1 through a diode D2 whose junction is connected to the
従って、整流回路10において、駆動電圧源としてのコンデンサC1と、トランジスタQ1との接続関係をみると、定電流素子CS1から、トランジスタQ1のエミッタ、コレクタを通ってコンデンサC1の一方側(駆動源として負側)に接続されている。また、トランジスタQ2については、定電流素子CS2から、トランジスタQ2のエミッタ、コレクタを通ってコンデンサC1の一方側に接続(外部の負荷および商用系統を通して直流的に)されている。したがって、トランジスタQ2にもコンデンサC1の電源が与えられ動作可能になっている(図2参照のアノード1とカソードの準ショート状態参照)。さらに、トランジスタQ5については、定電流素子CS1からトランジスタQ5のコレクタ、エミッタを通ってコンデンサC1の一方側に接続されている。
Therefore, in the
図2は、図1に示す整流回路10おけるトランジスタQ1,Q2,Q5、定電流素子CS1及びCS2を含む回路部分(図1の破線部分)の等価回路を示す回路図である。既に図1を参照して説明したように、トランジスタQ2のエミッタはベースに接続されており、ベース−エミッタ間が短絡されている。このため、NPN型バイポーラトランジスタであるトランジスタQ2は、ベース−コレクタ間のPN接合ダイオードを提供する。ここで、定電流素子CS2から、トランジスタQ2のエミッタ、コレクタを通って、FET1のドレインすなわちカソード端2に至る電流路(図1)を考えると、この電流路は、図2に示すとおり、定電流素子CS2からPN接合ダイオードのアノードが接続され、FET1のドレインすなわちカソード端2にPN接合ダイオードのカソードが接続されるように、PN接合ダイオードを挿入した電流路と等価である。従って、定電流素子CS2及びトランジスタQ2を含む電流路において、トランジスタQ2のコレクタ、すなわちトランジスタQ2と等価なPN接合ダイオードのカソードに、カソード端2の電位が印加されるよう構成されている。
FIG. 2 is a circuit diagram showing an equivalent circuit of a circuit portion (broken line portion in FIG. 1) including transistors Q1, Q2, Q5, constant current elements CS1 and CS2 in
トランジスタQ2がオフのとき、トランジスタQ1のベースに、トランジスタQ2のベース−エミッタ間電位(約0.6ボルト)を与えているため、トランジスタQ1はオンであり、カソード端2(トランジスタQ2のコレクタであり、同様にPN接合ダイオードのカソード)が負電位にならない限り、アノード端1、カソード端2の間の導通は遮断される。
When the transistor Q2 is off, the base-emitter potential (about 0.6 volts) of the transistor Q2 is applied to the base of the transistor Q1, so that the transistor Q1 is on and the cathode terminal 2 (at the collector of the transistor Q2) Similarly, unless the cathode of the PN junction diode becomes a negative potential, the conduction between the
定電流素子CS2及びトランジスタQ2を含む電流路においては、上述のとおりトランジスタQ2のコレクタにカソード端2の電位が印加される。ここで、カソード端2に正電位が印加されるときは、トランジスタQ2と等価なPN接合ダイオードに逆方向電圧が印加されることと等価である。このとき、トランジスタQ1のベースには定電流素子CS2を通してベース電流が供給されるため、トランジスタQ1はオン状態にあり、コンデンサC1を駆動電圧源として、定電流素子CS1を通してトランジスタQ1のエミッタに向かう電流路に電流が流れる。このとき、トランジスタQ1のエミッタ、コレクタ電流が流れ、トランジスタQ3はオフ、Q4はオンの状態にある。
In the current path including the constant current element CS2 and the transistor Q2, as described above, the potential of the
これに対し、カソード端2に負電位が印加されるときは、トランジスタQ2と等価なPN接合ダイオードに順方向電圧が印加されることと等価である。このため、カソード端2に負電位が印加されると、トランジスタQ2のコレクタ電位が下がり、同時にコレクタ−ベース間電位(PN接合ダイオードに生ずる約0.6V)を維持しようとして、トランジスタQ2のベース電位も低下する。トランジスタQ2のベース電位が低下することで、トランジスタQ1のベース電位も低下し、トランジスタQ1がオフして定電流素子CS1を通してトランジスタQ1のエミッタに向かう電流路が遮断される。このときトランジスタQ3はオン、Q4はオフの状態にある。
On the other hand, when a negative potential is applied to the
基本的には、図2に示すPN接合素子を使用した等価回路が本発明の整流回路10の動作原理を示している。本実施形態においてトランジスタQ2を使用した理由は、トランジスタQ1がパイポーラトランジスタである必要があり、そのトランジスタQ1の特性(温度特性、ベース−エミッタ間電圧等)が略同一のトランジスタをPN接合素子として使用するほうがより好ましいからである。なお、トランジスタQ1,Q2としてバイポーラトランジスタを使用しているが、それに代えてFETを使用してもよいことは勿論である。
Basically, an equivalent circuit using the PN junction element shown in FIG. 2 shows the operating principle of the
図1を再び参照して、トランジスタQ3及びトランジスタQ4は、エミッタフォロワ型のバッファー増幅器を構成する。トランジスタQ3、Q4には、例えばバイポーラトランジスタを用いることができる。本実施態様では、トランジスタQ3にはNPN型バイポーラトランジスタが、トランジスタQ4にはPNP型バイポーラトランジスタが用いられ、両トランジスタQ3、Q4のエミッタは共通接続されると共に、その共通エミッタはFET1のゲートに接続されている。また、両トランジスタQ3、Q4のベースも共通接続され、そのベースにはトランジスタQ1のエミッタが接続されている。 Referring again to FIG. 1, the transistor Q3 and the transistor Q4 constitute an emitter follower type buffer amplifier. For example, bipolar transistors can be used as the transistors Q3 and Q4. In this embodiment, an NPN bipolar transistor is used as the transistor Q3, and a PNP bipolar transistor is used as the transistor Q4. The emitters of both the transistors Q3 and Q4 are connected in common, and the common emitter is connected to the gate of the FET1. Has been. The bases of both transistors Q3 and Q4 are also connected in common, and the emitter of the transistor Q1 is connected to the base.
トランジスタQ1のエミッタ、トランジスタQ2のエミッタには、コンデンサC1を駆動電圧源として、それぞれ定電流素子CS1、CS2を介して、所定の定電流が供給されるように構成されている。 A predetermined constant current is supplied to the emitter of the transistor Q1 and the emitter of the transistor Q2 through the constant current elements CS1 and CS2, respectively, using the capacitor C1 as a drive voltage source.
トランジスタQ3及びQ4の共通ベースと、トランジスタQ4のコレクタ間には抵抗R2が接続されている。抵抗R2はブリーダー抵抗であり、トランジスタQ3、Q4のベースが開放にならないようにし回路動作を安定させる。 A resistor R2 is connected between the common base of the transistors Q3 and Q4 and the collector of the transistor Q4. The resistor R2 is a bleeder resistor and stabilizes the circuit operation by preventing the bases of the transistors Q3 and Q4 from being opened.
トランジスタQ3及びQ4は、エミッタフォロワ型のバッファー増幅器を構成し、しかもトランジスタQ3及びQ4の共通エミッタはFET1のゲートに接続されており、また、トランジスタQ4のコレクタはFET1のソースに接続されているため、トランジスタQ1のエミッタ電位、すなわちトランジスタQ1のエミッタ−コレクタ間電圧と同じ電圧が、直接FET1のゲートに入力されるよう構成されている。従って、例えばトランジスタQ1がオンし、定電流素子CS1を通してトランジスタQ1のエミッタからコレクタに電流が流れるときには、トランジスタQ3及びQ4の共通ベースの電位は実質的にゼロボルトであり(このとき、NPN型バイポーラトランジスタであるトランジスタQ3はオフ、PNP型バイポーラトランジスタであるトランジスタQ4はオンの状態にある)、後述するようにFET1のゲート入力もゼロボルト(Low)となる。逆に、トランジスタQ1がオフしたときはコンデンサC1に充電された電圧が定電流素子CS1を通してトランジスタQ3、Q4のベースに印加されトランジスタQ3は順バイアスされ、トランジスタQ4は逆バイアスされる。このときトランジスタQ3はオン、トランジスタQ4はオフの状態にあり、後述するようにFET1のゲート入力もHighとなる。
The transistors Q3 and Q4 constitute an emitter-follower type buffer amplifier, and the common emitter of the transistors Q3 and Q4 is connected to the gate of the FET1, and the collector of the transistor Q4 is connected to the source of the FET1. The emitter potential of the transistor Q1, that is, the same voltage as the emitter-collector voltage of the transistor Q1, is directly input to the gate of the FET1. Therefore, for example, when the transistor Q1 is turned on and a current flows from the emitter to the collector of the transistor Q1 through the constant current element CS1, the potential of the common base of the transistors Q3 and Q4 is substantially zero volts (at this time, the NPN bipolar transistor The transistor Q3 is off and the transistor Q4, which is a PNP bipolar transistor, is on.) As will be described later, the gate input of the
整流回路10は、図1に示すようにトランジスタQ5を更に備える。トランジスタQ5のコレクタは、トランジスタQ3及びQ4の共通ベースに接続され、エミッタはFET1のソースに(従って、トランジスタQ1のコレクタ及びアノード端1に)接続されている。また、トランジスタQ5のベースは抵抗R3を介して、電圧入力端3、4の一方の入力端3に接続され、トランジスタQ5のエミッタは他方の入力端4に接続されている。なお、トランジスタQ5のベース−エミッタ間には抵抗R4が接続されている。そして、電圧入力端3、4間には、図示しない電圧発生手段が発生する所望のパルス電圧が印加される。
The
次に、整流回路10の動作について説明する。
まず、整流回路10のカソード端2に正電位が印加された場合の整流回路10の基本整流動作を考える。上述のとおり、カソード端2に正電位が印加されることは、トランジスタQ2と等価なPN接合ダイオードに逆方向電圧が印加されることと等価であるからトランジスタQ2には電流が流れなく、トランジスタQ1のベースには定電流素子CS2を通してベース電流が供給されるため、トランジスタQ1はオン状態にあり、コンデンサC1を駆動電圧源として、定電流素子CS1を通してトランジスタQ1のエミッタに向かう電流路に電流が流れる。
Next, the operation of the
First, consider the basic rectification operation of the
トランジスタQ1がオンされると、トランジスタQ1のエミッタ電位(コレクタ−エミッタ間電圧)は実質的にゼロボルト(Low)となるため、PNP型バイポーラトランジスタであるQ4はオフからオンに切り替わり、NPN型バイポーラトランジスタであるトランジスタQ3はオンからオフに切り替わる。トランジスタQ3がオフ、トランジスタQ4がオンのとき、トランジスタQ3及びQ4の共通エミッタの電位はゼロボルト(Low)であるので、FET1のゲート入力はゼロボルト(Low)であり、FET1はオフとされる。この結果、カソード端2に正電位が与えられたとき、アノード端1とカソード端2を結ぶ電流路がFET1によって遮断され、カソード端2からFET1のドレイン、ソース、そしてアノード端1に向かう方向の電流は流れない。
When the transistor Q1 is turned on, the emitter potential (collector-emitter voltage) of the transistor Q1 is substantially zero volts (Low), so that the PNP bipolar transistor Q4 is switched from OFF to ON, and the NPN bipolar transistor The transistor Q3 is switched from on to off. When the transistor Q3 is off and the transistor Q4 is on, the potential of the common emitter of the transistors Q3 and Q4 is zero volts (Low). Therefore, the gate input of the FET1 is zero volts (Low), and the FET1 is turned off. As a result, when a positive potential is applied to the
なお、カソード端2に正電位が印加されているとき、ダイオードD2及びジャンクショントランジスタJ−FETを通してコンデンサC1は充電され、その充電電圧は定電圧ダイオードD1によってジャンクショントランジスタJ−FETのゲートを制御して一定値(例えば約10ボルト)に制限される。
When a positive potential is applied to the
次に、電圧入力端3、4に電圧が印加されていない状態で、整流回路10のカソード端2に正電位が印加された状態からカソード端2の電位が低下してゼロとなり、その後アノード端1、カソード端2間の極性が反転してカソード端2に負電位が印加された状態に変化する場合の、整流回路10の基本整流動作を考える。
Next, in a state where no voltage is applied to the
カソード端2の電位がゼロとなり、その後負電位が印加されると、トランジスタQ2と等価なPN接合ダイオードに順方向電圧が印加されることと等価であるからトランジスタQ2に電流が流れる。このため、カソード端2に負電位が印加されると、トランジスタQ2のコレクタ電位が下がり、同時にコレクタ−ベース間電位(PN接合ダイオードに生ずる約0.6V)を維持しようとして、トランジスタQ2のベース電位も低下する。トランジスタQ2のベース電位が低下することで、トランジスタQ1のベース電位も低下し、トランジスタQ1がオフに反転して定電流素子CS1を通してトランジスタQ1のエミッタに向かう電流路が遮断される。トランジスタQ1がオフすると、定電流素子CS1を通る電流は、トランジスタQ1のエミッタ−コレクタ間電流として流れなく、トランジスタQ3のベース電流として流れトランジスタQ3を順バイアスし、トランジスタQ4を逆バイアスする。このようにしてトランジスタQ1のエミッタ電位が上昇(Highに反転)すると、PNP型バイポーラトランジスタであるQ4はオンからオフに切り替わり、NPN型バイポーラトランジスタであるトランジスタQ3はオフからオンに切り替わる。トランジスタQ3がオン、トランジスタQ4がオフのとき、トランジスタQ3及びQ4の共通エミッタの電位は上昇(Highに反転)する。従って、FET1のゲート入力はHighに反転し、FET1はオンとされる。この結果、カソード端2の電位が低下してゼロとなり、その後アノード端1、カソード端2間の極性が反転してカソード端2に負電位が与えられると、アノード端1とカソード端2を結ぶ電流路がFET1によって導通状態とされ、アノード端1からFET1のソース、ドレイン、そしてカソード端2に向かう方向に電流が流れる。
When the potential at the
本実施形態の整流回路10は、例えば電源装置の同期整流回路におけるフライホイール用のスイッチング手段として使用すると、当該電源装置の効率を改善することができる。この場合、好ましくは、整流回路10のアノード端1に正電位が与えられている状態、すなわち、整流回路10の整流電流路が導通状態にあるときに、電圧入力端3,4間に電圧を印加することで、FET1をオフ状態とする。以下に、かかる整流回路10の基本的動作を説明する。
For example, when the
図1を参照して、整流回路10において、電圧入力端3、4間に電圧が印加されていないとき、トランジスタQ5のベースに電圧が印加されないため、トランジスタQ5のベース−エミッタ間にベース電流は流れず、トランジスタQ5はオフである。つまり、定電流素子CS1を通して更にトランジスタQ5のコレクタ−エミッタ間を通る電流路は遮断されている。従って、電圧入力端3、4間に電圧が印加されていないときには、トランジスタQ1(このときトランジスタQ1はオフ状態にある)のエミッタ、並びにトランジスタQ3,Q4の共通ベースにトランジスタQ5のコレクタが接続されていても、トランジスタQ1のエミッタ、並びにトランジスタQ3,Q4の共通ベースの電位は何ら影響を受けない。
Referring to FIG. 1, in the
次に、整流回路10において、電圧入力端3、4間に電圧入力端3側を正とする電圧(例えば制御パルス信号)が、抵抗R3を通してトランジスタQ5のベースに印加されると、トランジスタQ5のベース−エミッタ間にベース電流が流れ、トランジスタQ5をオンさせる。すると、トランジスタQ5のコレクタ−エミッタ間電圧は実質的にゼロボルトとなるため、トランジスタQ5のオフからオンへの反転は、オフ状態にあるトランジスタQ1のエミッタ電位を実質的にゼロボルトまで低下させる。これにより、トランジスタQ1のエミッタ電位が低下(Lowに反転)し、トランジスタQ3及びQ4の共通ベースもまた低下(Lowに反転)する。すると,エミッタフォロワ型のバッファー増幅器を構成するトランジスタQ3及びQ4のエミッタ電位が低下(Lowに反転)するので、FET1のゲート入力はLowに反転し、FET1はオフとされる。この結果、アノード端1に正電位が与えられている状態で、電圧入力端3、4に入力端3側を正とする電圧を印加することで、電圧(VOFF)が印加されたときFET1をオフとする。
Next, in the
以上のとおり、整流回路10は、電圧入力端3、4に入力端3側を正とする電圧が印加されていない状態で、アノード端1とカソード端2とに印加される電圧の正負に応じて整流電流路が断続制御されるので、従来の半導体ダイオード素子と全く同様の整流機能が実現され、電圧入力端3、4に入力端3側を正とする電圧が印加さると、FET1を逆方向電流遮断に転換させ、整流回路10を逆方向遮断に転換できる。
As described above, the
図3は、本実施態様の整流回路10を適用して電圧変換回路100を構成したときの基本回路図である。図3に示す変換回路100においては、フライホイール用のスイッチング手段D10には本実施態様の整流回路10が用いられている。なお、図5に示した従来の電圧変換回路200と同一部分には同一符号を付している。
FIG. 3 is a basic circuit diagram when the
電圧変換回路100においては、FET21がオンからオフになったときに、コイルL21に生じる逆起電力により、コイルL21から負荷L、フライホイール用のスイッチング手段D10(整流回路10)を経由する電流路において電流が流れるが、このFET21のオフ期間中に、フライホイール用のスイッチング手段D10の電圧入力端(図1の整流回路10における電圧入力端3に相当する。以下同様である。)に電圧を印加することで、スイッチング手段D10に含まれる第2半導体素子をオフに切り換えることができる。
In the
図4は、電圧変換回路100の各部の電圧、電流波形を示す模式図である。図4において、(a)はFET21のゲートG1に印加される電圧波形、(b)はフライホイール用のスイッチング手段D10の電圧印加端に印加される電圧(VOFF)の電圧波形、(c)は負荷Lが軽負荷のときにダイオードD21を流れる電流波形、(d)は負荷Lが軽負荷のときにフライホイール用のスイッチング手段D10を流れる電流波形、(e)は負荷Lが重負荷のときにダイオードD21を流れる電流波形、(f)は負荷Lが重負荷のときにフライホイール用のスイッチング手段D10を流れる電流波形をそれぞれ示している。
FIG. 4 is a schematic diagram showing voltage and current waveforms of each part of the
時刻t1にFET21がオフに切り換えられた後、チョークコイルL21に逆起電力が生じると、この起電力の向きは、フライホイール用のスイッチング手段D10の順方向電圧に相当する。このため、チョークコイルL21の逆起電力により、チョークコイルL21から負荷L、フライホイール用のスイッチング手段D10を経由する電流路において電流が流れる(図4の(d)、(f)参照。T31、またはT32の期間)。よって、電圧変換回路100では、フライホイール用のスイッチング手段D10をオフからオンに切り換えるための電圧を制御端に印加する必要はない。
接続される負荷Lが軽負荷のときを考察する。既に背景技術に関連して述べたように、時刻t1にFET21がオフに切り換えられた後、時刻t3に再びオンに切り換えられるまでの期間T2内のある時刻t2に、チョークコイルL21からのエネルギー供給が停止し、それ以降、チョークコイルL21から負荷L、フライホイール用のスイッチング手段D10を経由する電流が流れなくなる(図4の(d))。
If a counter electromotive force is generated in the choke coil L21 after the FET 21 is switched off at time t1, the direction of the electromotive force corresponds to the forward voltage of the flywheel switching means D10. For this reason, a current flows in the current path from the choke coil L21 through the load L and the flywheel switching means D10 due to the back electromotive force of the choke coil L21 (see (d) and (f) of FIG. 4, see T31). Or the period of T32). Therefore, in the
Consider the case where the connected load L is light. As already described in connection with the background art, the energy supply from the choke coil L21 is performed at a certain time t2 within the period T2 after the FET 21 is switched off at the time t1 until it is switched on again at the time t3. After that, the current from the choke coil L21 via the load L and the flywheel switching means D10 does not flow ((d) of FIG. 4).
このとき、負荷Lに並列に接続された平滑コンデンサC21から、チョークコイルL21を通してスイッチング手段D10に向かって、負荷電流が逆流しようとする。ところが、電圧変換回路100においてスイッチング手段D10は、チョークコイルL21側をカソード端とするダイオードとして機能するので、チョークコイルL21側を正とする電圧が印加されるとき、この電圧は逆方向電圧であり、スイッチング手段D10は遮断状態となる。このため、時刻t2以降再びFET21がオフからオンに切り換えられる時刻t3まで、コイルL21からスイッチング手段D10に向かう方向の電流は流れない。FETをフライホイール用のスイッチング手段として用いた従来の電圧変換回路では、負荷の変動に応じて、フライホイール用のFETをオンからオフに切り換えるタイミングを制御し、負荷電流の逆流を防止することが不可欠であったが、電圧変換回路100によれば、そのようなタイミング制御無しに、スイッチング手段D10の有する整流機能によって、負荷電流の逆流防止効果が得られる利点がある。
At this time, the load current tends to flow backward from the smoothing capacitor C21 connected in parallel to the load L toward the switching means D10 through the choke coil L21. However, in the
次に、接続される負荷Lが重負荷のときを考察する。時刻t1にFET21がオフに切り換えられた後、時刻t3に再びオンに切り換えられる期間T2内の、ある時刻t2に、フライホイール用のスイッチング手段D10の電圧印加端に比較的幅の短い電圧(VOFF)を印加することにより、スイッチング手段D10を遮断状態にする(図4の(e)、(f)参照)。ここで、上記電圧(VOFF)の印加時間(t4−t2)は、スイッチング手段D10(整流回路10のFET1)のオフ動作遅延時間toffよりも長くなるように、かつ、FET21のゲートG1に次の周期の電圧(VG1)が印加される時刻t3と重なるように選定するのが好ましい。 Next, consider the case where the load L to be connected is a heavy load. At a time t2 within a period T2 in which the FET 21 is switched off at time t1 and then switched on again at time t3, a relatively short voltage (VOFF) is applied to the voltage application terminal of the flywheel switching means D10. ) Is applied to turn off the switching means D10 (see (e) and (f) of FIG. 4). Here, the application time (t4-t2) of the voltage (VOFF) is longer than the OFF operation delay time toff of the switching means D10 (FET1 of the rectifier circuit 10), and the following is applied to the gate G1 of the FET21. It is preferable to select so as to overlap with the time t3 when the period voltage (VG1) is applied.
重負荷時に、フライホイール用のスイッチング手段D10の電圧印加端にこのような電圧(VOFF)を印加すると、時刻t3においてFET21がオンとされたときに、フライホイール用のスイッチング手段D10は既に遮断状態とされている。従って、フライホイール用のスイッチング手段D10が導通状態のままで二次側のコイルSからダイオードD21、フライホイール用のスイッチング手段D10を経由する貫通電流が流れることがない。 When such a voltage (VOFF) is applied to the voltage application terminal of the flywheel switching means D10 under heavy load, the flywheel switching means D10 is already in the cut-off state when the FET 21 is turned on at time t3. It is said that. Therefore, the through current passing through the diode D21 and the flywheel switching means D10 does not flow from the secondary coil S while the flywheel switching means D10 remains conductive.
従来の電圧変換回路では、一次側のFETと二次側のフライホイール用のFETとが同時にオンしてしまい貫通電流が流れて大きな電力損失となることとFET22の破壊を防止するために、二次側のフライホイール用のFETのゲートに印加する電圧の印加時刻を調整する必要があった。すなわち、いわゆるデッドタイム制御によって、一次側のFETと二次側のフライホイール用のFETとが同時にオフする期間を強制的に作り出すことが不可欠であった。図3に示す本実施態様の電圧変換回路100によれば、フライホイール用のスイッチング手段D10の電圧印加端に図5の(b)に示すような電圧(VOFF)を印加することで、デッドタイム制御と同様の効果を達成することができるという更なる利点がある。また、デッドタイムロスによる効率の低下がない。
In the conventional voltage conversion circuit, in order to prevent the FET on the primary side and the FET for the secondary flywheel from turning on at the same time, a through current flows and a large power loss occurs, and the FET 22 is prevented from being destroyed. It was necessary to adjust the application time of the voltage applied to the gate of the next flywheel FET. That is, it is indispensable to forcibly create a period in which the primary side FET and the secondary side flywheel FET are simultaneously turned off by so-called dead time control. According to the
なお、電圧変換回路に、負荷Lにかかる電圧を検出して一次側のFETのオン幅をフィードバック制御するPWM(Pulse
Width Modulation)制御回路を別途設ける場合がある。このような場合においても、フライホイール用のスイッチング手段D10の電圧印加端に電圧(VOFF)を印加することによりスイッチング手段D10を遮断状態にすると、負荷電流の逆流防止、及び貫通電流の防止に有効であることは明らかである。
Note that the voltage conversion circuit detects a voltage applied to the load L and feedback-controls the ON width of the primary FET.
Width Modulation) control circuit may be provided separately. Even in such a case, if the switching means D10 is cut off by applying a voltage (VOFF) to the voltage application terminal of the switching means D10 for the flywheel, it is effective for preventing the backflow of the load current and the through current. Obviously.
本発明の電圧変換回路によれば、以下のとおり、従来の同期整流方式の電圧変換回路が抱える実用上の問題点を、悉く解決することができる。 According to the voltage conversion circuit of the present invention, the practical problems of the conventional synchronous rectification voltage conversion circuit can be solved as follows.
従来の同期整流方式の電圧変換回路においては、負荷が変動したときの負荷電流の逆流を防止するために、フライホイール用のFETをオフするタイミングを制御すること、換言すればオフ制御周期の調整が必要となる。つまり、一次側FETのPWM制御とは別に、軽負荷時にはオフ・タイミングを早くする一方、重負荷時にはこれを遅くする制御も必要である。これは、オフ・タイミングを制御せずに一定周期に保った場合、軽負荷では負荷電流が逆流し、重負荷ではチョークコイルでのエネルギー損が発生するからである。しかしながら、現実に負荷が変動したときにどの時刻でFETをオフすればよいかは分からないため、従来の同期整流方式の電圧変換回路においてフライホイール用のFETのオフ・タイミングを制御することは極めて困難であった。また、従来の同期整流方式の電圧変換回路では、一次側のコイルに対する直流電圧の供給がオフされたときに、適切なタイミングにフライホイール用のFETをオンする、オン・タイミング制御も必要であった。 In the conventional synchronous rectification type voltage conversion circuit, in order to prevent the backflow of the load current when the load fluctuates, the timing for turning off the flywheel FET is controlled, in other words, the adjustment of the off control cycle. Is required. In other words, apart from the PWM control of the primary side FET, it is also necessary to control to make the off timing earlier at the time of light load and to delay it at the time of heavy load. This is because, when the off-timing is not controlled and maintained at a constant period, the load current flows backward at a light load, and energy loss occurs at the choke coil at a heavy load. However, since it is not known at what time the FET should be turned off when the load actually fluctuates, it is extremely difficult to control the off-timing of the flywheel FET in the conventional synchronous rectification type voltage conversion circuit. It was difficult. Further, the conventional synchronous rectification type voltage conversion circuit also requires on-timing control to turn on the flywheel FET at an appropriate timing when the supply of the DC voltage to the primary coil is turned off. It was.
これに対し、本発明の電圧変換回路は、一次側のコイルに対する直流電圧の供給がオンされる前に、フライホイール用のスイッチング手段D10の電圧印加端に電圧を印加するオフ制御のみによって、上記した問題点を解決することができる。すわなち、フライホイール用のスイッチング手段D10として用いる整流回路10は、従来の半導体ダイオード素子と全く同様の整流機能を有しているため、接続される負荷が軽負荷か重負荷かにかかわらず、チョークコイルL21からのエネルギー供給が停止し、負荷Lに並列に接続された平滑コンデンサC21から、チョークコイルL21を通してスイッチング手段D10に向かって、負荷電流が逆流しようとすると、整流回路10自体がオフ状態(遮断状態)となり、この逆流が阻止されるからであり、一次側のコイルに対する直流電圧の供給がオフされた後にチョークコイルL21に逆起電力が生じると、整流回路10自体がオン状態(導通状態)となり、チョークコイルから負荷にエネルギーを供給することができるからである。以上のように、図3に示すような回路のスイッチング手段D10に本実施態様の整流回路10を使用するとき、スイッチング手段D10に例えばショットキーダイオードのような順方向電圧降下の小さいダイオードを並列接続すると、スイッチング手段D10の内部に存在するFET1がオフ時、FET1の寄生ダイオードを流れる電流が無いためスイッチング手段D10のVoff印加端子に制御電圧を印加して、FET1をオフすることで、FET1のドレインに正極性電位が印加される前に十分余裕をもってスイッチング手段D10の逆方向電圧を阻止できる。これは、FETの寄生ダイオード電流による少数キャリア消滅時間を考慮しなくてもよいという効果がある。図3のFET21のスイッチング速度が非常に速いため、通常は、FET21とFET1のデッドタイム制御が必ず必要なところ、この整流回路では、これを考慮しないで済む。
On the other hand, the voltage conversion circuit of the present invention is based on the above-described OFF control that applies a voltage to the voltage application terminal of the flywheel switching means D10 before the DC voltage supply to the primary coil is turned on. Can solve the problem. That is, the
なお、上記の実施の形態において、整流回路10のトランジスタQ1からQ5として、バイポーラトランジスタを使用しているが、FET(MOS−FET)を使用することも勿論可能であり、この場合でも上記の実施の形態と同様の効果が得られる。さらに、整流回路10において、NPN型バイポーラトランジスタをPNP型バイポーラトランジスタに、PNP型バイポーラトランジスタをNPN型バイポーラトランジスタにそれぞれ変更し、同様にNチャネル・パワーMOS−FETをPチャネル・パワーMOS−FETに変更してもよい。この場合、電圧の極性を逆にする。
In the above embodiment, bipolar transistors are used as the transistors Q1 to Q5 of the
また、上記の実施の形態において、定電流素子CS1,CS2としては、抵抗、能動半導体素子等の任意の素子を使用することができる。 In the above embodiment, any element such as a resistor or an active semiconductor element can be used as the constant current elements CS1 and CS2.
また、整流回路10の具体的構成についても特に限定はなく、整流回路10の一部または全部を等価回路により置換することも勿論可能である。例えば、整流回路10に含まれる定電流素子をカレントミラー回路に置き換えることも可能であり、その他の細部構成についても、特許請求の範囲を逸脱しない限度において適宜変更可能であることは勿論である。
The specific configuration of the
本発明の整流回路は、交流(高周波電圧)を直流に変換する機器に広く適用可能であり、例えば、トランスまたはコイルによってエネルギー変換を行う電圧変換回路(DC−DCコンバータ)の同期整流回路、あるいは、交流電圧から所望の直流電圧を出力する同期整流スイッチング電源回路にそれぞれ含まれているスイッチング手段の代替手段として、本発明の整流回路を利用することができる。また、整流動作を必要とする各種回路及び当該回路を搭載する機器に対して、本発明の整流回路の整流動作がこれら回路及び機器の動作目的に合致する限りにおいて適用可能であることは勿論である。 The rectifier circuit of the present invention is widely applicable to devices that convert alternating current (high-frequency voltage) into direct current, for example, a synchronous rectifier circuit of a voltage conversion circuit (DC-DC converter) that performs energy conversion by a transformer or a coil, or The rectifier circuit of the present invention can be used as an alternative to the switching means included in the synchronous rectification switching power supply circuit that outputs a desired DC voltage from the AC voltage. In addition, it goes without saying that the rectification operation of the rectifier circuit of the present invention can be applied to various circuits that require rectification operation and devices equipped with the circuit as long as the rectification operation of the present invention matches the operation purpose of these circuits and devices. is there.
1 アノード端
2 カソード端
3,4 電圧入力端
10 整流回路
100 電圧変換回路
C1,C21 コンデンサ
CS1,CS2 定電流素子
D1 定電圧ダイオード
D2,D21,DS ダイオード
D10 フライホイール用のスイッチング手段(整流回路10)
FET1,FET21 FET
J−FET ジャンクショントランジスタ
L 負荷
L21 コイル
Q1−Q5 トランジスタ
R1−R4 抵抗
T トランス
DESCRIPTION OF
FET1, FET21 FET
J-FET Junction transistor L Load L21 Coil Q1-Q5 Transistor R1-R4 Resistance T Transformer
Claims (3)
前記第1のトランジスタのベースは前記PN接合素子の他端に接続されるとともに、前記第1のトランジスタのコレクタは前記第2の半導体素子の他端に接続され、かつ、前記PN接合素子の一端は前記第2の半導体素子の一端に接続され、
前記第3の半導体素子の一端は前記第1のトランジスタのエミッタに接続され、他端は前記第2の半導体素子の他端に接続され、
前記第2の半導体素子の一端と前記PN接合素子の一端に正電位が印加され、前記第2の半導体素子の他端に負電位が印加されるとき、前記第2の電流路が遮断されることにより、前記第1のトランジスタのベースが駆動され前記第1のトランジスタが導通されることにより前記第1の電流路は導通され、前記導通状態とされた前記第1のトランジスタのエミッタの電位により前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を遮断させ前記整流電流路を遮断し、
前記第2の半導体素子の一端と前記PN接合素子の一端に負電位が印加され、前記第2の半導体素子の他端に正電位が印加されるとき、前記第2の電流路が導通されることにより、前記第1のトランジスタのベースが駆動され前記第1のトランジスタが遮断されることにより前記第1の電流路は遮断され、前記遮断状態とされた前記第1のトランジスタのエミッタの電位により前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を導通させ前記整流電流路を導通し、
前記第2の電流路が導通されているとき、前記第3の半導体素子の第3の制御端に電圧を印加することによって前記第3の半導体素子を導通させることにより、前記第1のトランジスタのエミッタを接地電位とし、前記第1のトランジスタのエミッタ電位により前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を遮断させ、前記第2の半導体素子の一端と前記PN接合素子の一端に正電位が印加され前記第2の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断すること
を特徴とする整流回路。 A first current path in which the first transistor is driven by the first constant current source; a second current path in which the PN junction element is driven by the second constant current source; and a second control terminal. A rectification current path that is intermittently controlled by the second semiconductor element according to the polarity of the potential applied to one end and the other end of the second semiconductor element, and a current that provides a ground potential to the emitter of the first transistor A third semiconductor element having a third control end having a path ,
The base of the first transistor is connected to the other end of the PN junction element, the collector of the first transistor is connected to the other end of the second semiconductor element, and one end of the PN junction element Is connected to one end of the second semiconductor element;
One end of the third semiconductor element is connected to the emitter of the first transistor, the other end is connected to the other end of the second semiconductor element,
When a positive potential is applied to one end of the second semiconductor element and one end of the PN junction element, and a negative potential is applied to the other end of the second semiconductor element, the second current path is interrupted. As a result, the base of the first transistor is driven and the first transistor is turned on, whereby the first current path is turned on, and the potential of the emitter of the first transistor in the conductive state is turned on. Driving a second control end of the second semiconductor element, interrupting the second semiconductor element and interrupting the rectifying current path;
When a negative potential is applied to one end of the second semiconductor element and one end of the PN junction element, and a positive potential is applied to the other end of the second semiconductor element, the second current path is conducted. As a result, the base of the first transistor is driven and the first transistor is cut off, whereby the first current path is cut off and the potential of the emitter of the first transistor in the cut-off state is Driving a second control end of the second semiconductor element to conduct the second semiconductor element and to conduct the rectified current path;
When the second current path is turned on, the third semiconductor element is turned on by applying a voltage to a third control terminal of the third semiconductor element, thereby causing the first transistor of the first transistor to turn on. The emitter is set to ground potential , the second control terminal of the second semiconductor element is driven by the emitter potential of the first transistor , the second semiconductor element is shut off , and one end of the second semiconductor element is A rectifier circuit that cuts off the rectified current path when a positive potential is applied to one end of the PN junction element and a negative potential is applied to the other end of the second semiconductor element.
前記第1のトランジスタのベースは前記第4のトランジスタのベース及びエミッタに接続されるとともに、前記第1のトランジスタのコレクタは前記第2の半導体素子の他端に接続され、かつ、前記第4のトランジスタのコレクタは前記第2の半導体素子の一端に接続され、
前記第3の半導体素子の一端は前記第1のトランジスタのエミッタに接続され、他端は前記第2の半導体素子の他端に接続され、
前記第2の半導体素子の一端と前記第4のトランジスタのコレクタに正電位が印加され、前記第2の半導体素子の他端に負電位が印加されるとき、前記第2の電流路が遮断されることにより、前記第1のトランジスタのベースが駆動され前記第1のトランジスタが導通されることにより前記第1の電流路は導通され、前記導通状態とされた前記第1のトランジスタのエミッタの電位により前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を遮断させ前記整流電流路を遮断し、
前記第2の半導体素子の一端と前記第4のトランジスタのコレクタに負電位が印加され、前記第2の半導体素子の他端に正電位が印加されるとき、前記第2の電流路が導通されることにより、前記第1のトランジスタのベースが駆動され前記第1のトランジスタが遮断されることにより前記第1の電流路は遮断され、前記遮断状態とされた前記第1のトランジスタのエミッタの電位により前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を導通させ前記整流電流路を導通し、
前記第2の電流路が導通されているとき、前記第3の半導体素子の第3の制御端に電圧を印加することによって前記第3の半導体素子を導通させることにより、前記第1のトランジスタのエミッタを接地電位とし、前記第1のトランジスタのエミッタ電位により前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を遮断させ、前記第2の半導体素子の一端と前記第4のトランジスタのコレクタに正電位が印加され前記第2の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断すること
を特徴とする整流回路。 A first current path in which the first transistor is driven by the first constant current source, a second current path in which the fourth transistor is driven by the second constant current source, and a second control terminal The second semiconductor element has a rectifying current path that is intermittently controlled in accordance with the potential applied to one end and the other end of the second semiconductor element, and a ground potential is applied to the emitter of the first transistor. A third semiconductor element having a third control end having a current path ,
The base of the first transistor is connected to the base and emitter of the fourth transistor, the collector of the first transistor is connected to the other end of the second semiconductor element, and the fourth transistor A collector of the transistor is connected to one end of the second semiconductor element;
One end of the third semiconductor element is connected to the emitter of the first transistor, the other end is connected to the other end of the second semiconductor element,
When a positive potential is applied to one end of the second semiconductor element and the collector of the fourth transistor, and a negative potential is applied to the other end of the second semiconductor element, the second current path is interrupted. As a result, the base of the first transistor is driven and the first transistor is turned on, whereby the first current path is turned on and the potential of the emitter of the first transistor in the turned-on state is established. It said second drive the second control terminal of the semiconductor element, to cut off the second semiconductor element to block the rectified current path by,
When a negative potential is applied to one end of the second semiconductor element and the collector of the fourth transistor, and a positive potential is applied to the other end of the second semiconductor element, the second current path is conducted. Accordingly, the base of the first transistor is driven and the first transistor is cut off, whereby the first current path is cut off, and the potential of the emitter of the first transistor in the cut-off state It said second drive the second control terminal of the semiconductor element, to conduct the second semiconductor device to conduct the rectified current path by,
When the second current path is turned on, the third semiconductor element is turned on by applying a voltage to a third control terminal of the third semiconductor element, thereby causing the first transistor of the first transistor to turn on. The emitter is set to ground potential , the second control terminal of the second semiconductor element is driven by the emitter potential of the first transistor , the second semiconductor element is shut off , and one end of the second semiconductor element is The rectifying current path is cut off when a positive potential is applied to the collector of the fourth transistor and a negative potential is applied to the other end of the second semiconductor element.
前記第2のスイッチング手段が、請求項1または2に記載の整流回路を含み、
前記第2のスイッチング手段に含まれる前記整流回路の整流電流路が導通状態にあるときに、前記第1のスイッチング手段がオフからオンに切り換えられる前に前記整流回路が備える前記第3の半導体素子の第3の制御端に電圧を印加することによって前記第3の半導体素子を導通させることにより、前記整流回路が備える前記第1のトランジスタのエミッタを接地電位とし、前記第1のトランジスタのエミッタ電位により前記整流回路が備える前記第2の半導体素子の第2の制御端を駆動し該第2の半導体素子を遮断させ、請求項1に記載の整流回路が備える前記第2の半導体素子の一端と前記PN接合素子の一端にもしくは請求項2に記載の整流回路が備える前記第2の半導体素子の一端と前記第4のトランジスタのコレクタに正電位が印加され前記第2の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断すること
を特徴とする電圧変換回路。 A first coil is disposed on the primary side, a transformer having a second coil magnetically coupled to the first coil on the secondary side, and a current path of the second coil are connected in series. A third coil, first switching means for switching on / off of DC voltage supply to the primary side of the transformer, and voltage supply to the transformer being turned on by the first switching means, A first load current path for outputting a DC voltage based on an electromotive force generated in the second coil; and a second switching means, wherein the voltage supply to the transformer is switched from on to off by the first switching means. And a second load current path that outputs a DC voltage based on a back electromotive force generated in the third coil by turning on the second switching means. In the circuit,
The second switching means includes the rectifier circuit according to claim 1 or 2 ,
Wherein when the rectified current path is in the conduction state of the rectifier circuit included in the second switching means, said third semiconductor device in which the first switching means provided in the rectifier circuit before being switched from off to on By applying a voltage to the third control end of the first semiconductor element, the third semiconductor element is made conductive, whereby the emitter of the first transistor included in the rectifier circuit is set to the ground potential, and the emitter potential of the first transistor is set. Driving the second control end of the second semiconductor element included in the rectifier circuit to shut off the second semiconductor element, and one end of the second semiconductor element included in the rectifier circuit according to claim 1 ; positive potential to the collector of the one end and the fourth transistor of the second semiconductor element included in the rectifier circuit according to or in claim 2 one of the PN junction element When a negative potential is applied to the other end of the pressure by the second semiconductor element, a voltage converter circuit, characterized in that it blocks the rectified current path.
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