JP4364650B2

JP4364650B2 - データ記憶システム

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Publication number: JP4364650B2
Application number: JP2003580998A
Authority: JP
Inventors: エイ．チボー、ロバート; カステル、ダニエル; ギャラガー、ブライアン; シー．ウィルソン、ポール; ケイ．ウォルトン、ジョン; エス．マクレラン、クリストファー
Original assignee: EMC Corp
Current assignee: EMC Corp
Priority date: 2002-03-28
Filing date: 2003-03-25
Publication date: 2009-11-18
Anticipated expiration: 2023-03-25
Also published as: JP2005528675A; EP1488315A2; WO2003083638A3; WO2003083638A2

Description

本発明は、一般的にデータ記憶システムに関し、より詳しくは、冗長機構を有するデータ記憶システムであって、該記憶システムの構成部品または組立部品が故障した場合に、全システム故障を防ぐようにしたデータ記憶システムに関する。

この技術において知られているように、大型のホストコンピュータとサーバ（ここではまとめて「ホストコンピュータ／サーバ」と呼ぶ）は大容量のデータ記憶システムを必要とする。この大型ホストコンピュータ／サーバは一般的にデータプロセッサを備えており、このデータプロセッサは、データ記憶システムを含む周辺装置を介してこのホストコンピュータ／サーバに導かれたデータについての多くの操作を行う。この操作の結果は、前記記憶システムを含む周辺装置に出力される。

データ記憶システムの一つの形式に磁気ディスク記憶システムがある。このシステムにおいては、ディスクドライブ群とホストコンピュータ／サーバはインターフェースを介して互いに接続される。このインターフェースは、フロントエンドコントローラ（またはディレクタ）またはホストコンピュータ／サーバコントローラ（またはディレクタ）と、バックエンドコントローラ（またはディレクタ）またはディスクコントローラ（またはディレクタ）を備えている。このインターフェースはこれらのコントローラ（またはディレクタ）を、それらがホストコンピュータ／サーバにとってトランスペアレントであるように動作させる。即ち、ホストコンピュータ／サーバが単に、自分自身のローカルディスクドライブと共に動作していると思うように、データがディスクドライブ群に格納され、そこから取り出される。そのようなシステムの一つが、特許文献１に記載されている。

この米国特許に記載されているように、前記インターフェースは、ホストコンピュータ／サーバコントローラ（ディレクタ）とディスクコントローラ（ディレクタ）の他に、アドレス可能なキャッシュメモリを備えている。このキャッシュメモリは半導体メモリであって、ホストコンピュータ／サーバからのデータを、ディスクドライに格納される前にすばやく格納する一方、ディスクドライブからのデータを、ホストコンピュータ／サーバに送られる前にすばやく格納するようになっている。ディスクドライブの場合における磁気メモリと区別される半導体メモリであるキャッシュメモリは、ディスクドライブよりも速くデータの読み出しと書き込みを行う。

前記ホストコンピュータ／サーバコントローラとディスクコントローラとキャッシュメモリは、バックプレーンプリント回路基板を介して相互に接続されている。より詳しくは、ディスクコントローラは、ディスクコントローラプリント回路基板上に取り付けられている。ホストコンピュータ／サーバコントローラは、ホストコンピュータ／サーバコントローラプリント回路基板上に取り付けられている。また、キャッシュメモリはキャッシュメモリプリント回路基板上に取り付けられている。ディスクディレクタとホストコンピュータ／サーバディレクタとキャッシュメモリプリント回路基板は、バックプレーンプリント回路基板にプラグ接続されている。ディレクタが故障の場合にデータの完全性を保つために、バックプレーンプリント回路基板は一対のバスを有している。一組のディスクディレクタが一方のバスに接続されており、もう一組のディスクディレクタがもう一方のバスに接続されている。同様に、一組のホストコンピュータ／サーバディレクタが一方のバスに接続されており、もう一組のホストコンピュータ／サーバディレクタが、もう一方のバスに接続されたディレクタである。キャッシュメモリは両方のバスに接続されている。このバスのそれぞれはデータとアドレスと制御情報を供給する。

この機構は図１に概略示されている。このように、二つのバスＢ１，Ｂ２を使用することにより、一方のバスに接続されたコントローラまたはディスクドライブが故障の場合に全システム故障を防ぐような程度の冗長性が提供される。また、二つのバスを使用することにより、単一バスを有するシステムに比べて、システムのデータ転送帯域幅が増加する。従って、動作において、ホストコンピュータ／サーバ１２は、データを格納したいと思うときは、書き込み命令を実行するために、フロントエンドディレクタ１４（即ち、ホストコンピュータ／サーバディレクタ）の一つに書き込み要求を出す。フロントエンドディレクタ１４の一つがその要求に答え、ホストコンピュータ１２にデータを請求する。前記要求が、要求フロントエンドディレクタ１４の一つに渡った後、そのディレクタ１４はデータのサイズを判定し、その要求を格納するためのキャッシュメモリ１８内のスペースを確保する。そのフロントエンドディレクタ１４はそれから、そのフロントエンドディレクタ１４に接続されたアドレスメモリバスＢ１，Ｂ２の一方の上に制御信号を生成して、キャッシュメモリへの転送を可能にする。ホストコンピュータ／サーバ１２はそれから、そのフロントエンドディレクタ１４にデータを転送する。そのフロントエンドディレクタ１４はそれから、ホストコンピュータ／サーバ１２に、転送が完了したことを知らせる。そのフロントエンドディレクタ１４は、キャッシュメモリ１８に格納されている図示されないテーブルの中を調べて、バックエンドディレクタ２０（即ち、ディスクディレクタ）のどの一つがこの要求を扱うべきかを判定する。このテーブルは、ディスクドライブ群１４内のアドレスにホストコンピュータ／サーバ１２アドレスをマッピングする。そのフロントエンドディレクタ１４はそれから、その要求とそのデータの量とそのデータに対するディスクアドレスとを扱うことになっているバックエンドディレクタ２０のための「メールボックス」（図示されていないがキャッシュメモリ１８に格納されている）に通知を入れる。他のバックエンドディレクタ２０は、それらがそれらの「メールボックス」をチェックしていないとき、キャッシュメモリ１８をポーリングする。ポーリングされた「メールボックス」が、転送がなされるべきことを示すならば、そのバックエンドディレクタ２０は、前記要求を処理し、ディスクドライブ群２２内のディスクドライブをアドレス指定し、キャッシュメモリ１８からデータを読み出し、ディスクドライブ群２２内のディスクドライブのアドレスにそれを書き込む。

ディスクドライブ群２２内のディスクドライブからホストコンピュータ／サーバ１２へデータを読み出そうとする場合は、システムは相互的に動作する。より詳しくは、読み出し動作の間、読み出し要求は、ホストコンピュータ／サーバ１２によって、特定のメモリ場所のデータ（即ち、要求されたデータブロック）に対して始められる。フロントエンドディレクタ１４の一つが、その読み出し要求を受け取り、キャッシュメモリ１８を調べて、要求されたデータブロックがキャッシュメモリ１８内に格納されているかどうかを判定する。要求されたデータブロックがキャッシュメモリ１８内にあれば、要求されたデータブロックはキャッシュメモリ１８から読み出され、ホストコンピュータ／サーバ１２に送られる。要求されたデータブロックがキャッシュメモリ１８内に無い（即ち、所謂「キャッシュミス」）とそのフロントエンドディレクタ１４が判定した場合は、そのディレクタ１４は、要求されたデータブロックを受け取る必要があるという注記をキャッシュメモリ１８（即ち、「メールボックス」）に書き込む。バックエンドディレクタ２０はキャッシュメモリ１８をポーリングして、とるべき行動（即ち、要求されたデータブロックの読み出し動作）があるかどうかを判定する。キャッシュメモリ１８のメールボックスをポーリングし、読み出し動作を検出したバックエンドディレクタ２０の一つは、要求されたデータブロックを読み出し、キャッシュメモリ１８内に格納されるその要求されたデータブロックの格納を始める。その格納がキャッシュメモリ１８に完全に書き込まれると、読み出し完了表示がキャッシュメモリ１８内の「メールボックス」に置かれる。注目すべきは、フロントエンドディレクタ１４は、読み出し完了表示に対してキャッシュメモリ１８をポーリングしているということである。ポーリングしているフロントエンドディレクタ１４
の一つが読み出し完了表示を検出すると、そのフロントエンドディレクタ１４は、現在キャッシュメモリ１８内に格納されている要求されたデータのホストコンピュータ／サーバ１２への転送を完了する。
米国特許第５，２０６，９３９号明細書

メールボックスとポーリングの使用は、ホストコンピュータ／サーバ１２とディスクドライブ群２２との間でデータを転送するための時間を必要とするので、インターフェースの動作帯域幅を減少させる。

本発明によれば、システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムを生成するための方法が提供される。このシステムインターフェースは、複数の第１ディレクタと、複数の第２ディレクタと、キャッシュメモリとを有している。前記方法は、複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンを提供するステップを備える。このプリント回路基板は、前記第１ディレクタを有する複数の第１ディレクタ基板と、前記第２ディレクタを有する複数の第２ディレクタ基板と、前記グローバルメモリを提供する複数のメモリプリント回路基板と、第１ジャンパーを有する複数のダミー第１ディレクタ基板と、第２ジャンパーを有する複数のダミー第２ディレクタ基板と、第３ジャンパーを有する複数のダミーメモリ基板とを備えている。前記方法は、前記第１ジャンパーと第２ジャンパーと第３ジャンパーとの間の接続を行うように前記バックプレーンに配線を施して、前記複数の第１ディレクタを前記ホストコンピュータ／サーバに、前記複数の第２ディレクタを前記ディスクドライブ群に、前記グローバルメモリを前記複数の第１ディレクタと前記複数の第２ディレクタとに接続するステップを備える。

本発明のもう一つの特徴によれば、システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムが提供される。このシステムインターフェースは、複数の第１ディレクタと、複数の第２ディレクタと、グローバルメモリとを有する。このインターフェースは、複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンを備える。前記プリント回路基板は、前記第１ディレクタを有する複数の第１ディレクタ基板と、前記第２ディレクタを有する複数の第２ディレクタ基板と、前記グローバルメモリを提供する複数のメモリプリント回路基板と、第１ジャンパーを有する複数のダミー第１ディレクタ基板と、第２ジャンパーを有する複数のダミー第２ディレクタ基板と、第３ジャンパーを有する複数のダミーメモリ基板とを備える。前記バックプレーンは、前記第１ジャンパーと第２ジャンパーと第３ジャンパーとの間の接続を行うように配線されて、前記複数の第１ディレクタを前記ホストコンピュータ／サーバに、前記複数の第２ディレクタを前記ディスクドライブ群に、前記複数のメモリを前記複数の第１ディレクタと前記複数の第２ディレクタとに接続する。

本発明の更にもう一つの特徴によれば、システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムが提供される。このシステムインターフェースは、前記ホストコンピュータ／サーバに接続された複数の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備える。前記キャッシュメモリは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、それぞれ一方が前記一対のデータ／制御ポートの対応する一方に接続された一対の論理ネットワークとを有する。前記ディレクタのそれぞれとグローバルキャッシュメモリとの間に別々のポイントツーポイントデータパ
スがある。前記第１ディレクタの一対は、前記一対の論理ネットワークへの接続に適している。

一つの実施態様において、前記第１ディレクタのそれぞれは、別々のプリント回路基板上にある。
本発明のもう一つの特徴によれば、システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムが提供される。このシステムインターフェースは、前記ホストコンピュータ／サーバに接続された複数の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備える。前記キャッシュメモリは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、それぞれ一方が前記一対のデータ／制御ポートの対応する一方に接続された一対の論理ネットワークとを有する。前記ディレクタのそれぞれとグローバルキャッシュメモリとの間に別々のポイントツーポイントデータパスがある。前記第２ディレクタの一対は、前記一対の論理ネットワークへの接続に適している。

一つの実施態様において、前記第２ディレクタのそれぞれは、別々のプリント回路基板上にある。
本発明の更にもう一つの特徴によれば、システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムが提供される。このシステムインターフェースは、前記ホストコンピュータ／サーバに接続された複数の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備える。前記キャッシュメモリは、一対のメモリ基板を有し、このメモリ基板のそれぞれはメモリアレイを有する。前記ディレクタのそれぞれとグローバルキャッシュメモリとの間に別々のポイントツーポイントデータパスがある。前記第１ディレクタの一対は、前記一対のメモリ基板のメモリアレイへの接続に適している。

一つの実施態様において、前記第２ディレクタの一つは、前記一対のメモリ基板のメモリアレイへの接続に適している。
一つの実施態様において、前記メモリ基板のそれぞれは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、一対の論理ネットワークとを有し、前記一対の論理ネットワークのそれぞれ一方は、前記一対のデータ／制御ポートの対応するいずれか一方に接続される。前記プリント回路基板は、ジャンパーでの接続を行うように配線されて、前記第１ディレクタの一対を前記一対の論理ネットワークに接続可能にすると共に、前記第２ディレクタの一対を前記一対の論理ネットワークに接続可能にする。

一つの実施態様において、前記プリント回路基板は、ジャンパーでの接続を行うように配線されて、前記第１ディレクタの一方を、前記一対のメモリ基板のメモリアレイに接続する。

一つの実施態様において、前記方法は、前記ディレクタのそれぞれを別々のプリント回路基板上に設けるステップを備える。前記バックプレーンは、ジャンパーに配線、接続されて、前記一対の論理ネットワークのそれぞれを、前記第１ディレクタの一つと前記第２ディレクタの一つに接続する。

本発明の一つまたはそれ以上の実施態様の詳細は、添付図面と以下の説明の中で述べられている。本発明の他の特徴、目的、および利点は、以下の説明と図面および特許請求項から明らかとなる。

本発明のこれらおよびその他の特徴は、以下の詳細な説明が添付図面と一緒に読まれるときに、その説明から更に容易に明らかとなる。
図２はデータ記憶システム１００を示し、このデータ記憶システム１００は、システムインターフェース１６０を介して、ホストコンピュータ／サーバ１２０とディスクドライブ群１４０の間でデータを転送する。システムインターフェース１６０は、図示されたように、ポート１２３_１〜１２３_３２を介してホストコンピュータ／サーバ１２０に接続された複数のフロントエンドディレクタ１８０_１〜１８０_３２と、ポート１２３_３３〜１２３_６４を介してディスクドライバ群１４０に接続された複数のバックエンドディレクタ２００_１〜２００_３２と、複数のフロントエンドディレクタ１８０_１〜１８０_１６とバックエンドディレクタ２００_１〜２００_１６に接続された、グローバルキャッシュメモリ２２０を有するデータ転送部２４０と、複数のフロントエンドディレクタ１８０_１〜１８０_３２と複数のバックエンドディレクタ２００_１〜２００_３２に接続された、データ転送部２４０とは独立して動作するメッセージネットワーク２６０とを備えている。フロントエンドディレクタ１８０_１〜１８０_３２とバックエンドディレクタ２００_１〜２００_３２は機能的には類似しており、以下の審査中の特許出願の中で詳細に説明されている、マイクロプロセッサ（μＰ）２９９（即ち、中央処理装置（ＣＰＵ）とＲＡＭ）と、メッセージエンジン／ＣＰＵコントローラ３１４と、データパイプ３１６とを備えている。

しかしながら、ここでは、フロントエンドディレクタ１８０_１〜１８０_３２とバックエンドディレクタ２００_１〜２００_３２は、ディレクタ１８０_１〜１８０_３２と２００_１〜２００_３２の間でメッセージネットワーク２６０を通過するメッセージに応じて、ホストコンピュータ／サーバ１２０とディスクドライブ群１４０の間のデータ転送を制御するとだけ言えば十分である。このメッセージは、ホストコンピュータ／サーバ１２０とディスクドライブ群１４０の間のデータ転送を助け、データは、データ転送部２４０を介してグローバルキャッシュメモリ２２０を通過する。より詳しくは、フロントエンドディレクタ１８０_１〜１８０_３２の場合は、データは、ホストコンピュータとの間を通り、フロントエンド１８０_１〜１８０_３２内のデータパイプ３１６を経由してグローバルキャッシュメモリ２２０に至り、メッセージは、そのフロントエンド１８０_１〜１８０_３２内のメッセージエンジン／ＣＰＵコントローラ３１４を通過する。バックエンドディレクタ２００_１〜２００_３２の場合は、データは、バックエンドディレクタ２００_１〜２００_３２とディスクドライブ群１４０の間を通り、バックエンドディレクタ２００_１〜２００_３２内のデータパイプ３１６を経由してグローバルキャッシュメモリ２２０に至り、メッセージは、そのバックエンドディレクタ２００_１〜２００_３２内のメッセージエンジン／ＣＰＵコントローラ３１４を通過する。

そのような機構によって、データ転送部２４０内のキャッシュメモリ２２０は、ディレクタメッセージを転送するタスクを負わない。むしろ、メッセージネットワーク２６０はデータ転送部２４０とは独立に動作するので、システムインターフェース１６０の動作帯域幅を増加させる。

動作において、最初にホストコンピュータ／サーバ１２０による読み出し要求（即ち、ホストコンピュータ／サーバ１２０は、ディスクドライバ１４０からのデータを要求する）を考えると、その要求は、ホストコンピュータ１２０内の、複数、ここでは３２個のホストコンピュータプロセッサ１２１_１〜１２１_３２の一つから、そのホストコンピュータプロセッサ１２１_１〜１２１_３２に接続されたフロントエンドディレクタ１８０_１〜１８０_３２対の一方または両方に渡される。（注目すべきは、ホストコンピュータ１２０において、ホストコンピュータプロセッサ１２１_１〜１２１_３２のそれぞれは、ここでは一対（一対に限られない）のフロントエンドディレクタ１８０_１〜１８０_３２に接続されていて、それに接続されたフロントエンドディレクタ１８０_１〜１８０_３２の一つの故障の場合における冗長性を提供するということである。同様に、ディスクドライブ群１４０は、複数、ここでは３２個のディスクドライブ１４１_１〜１４１_３２を有しており、各ディスクドライブ１４１_１〜１４１_３２は、ここでは一対（一対に限定されない）のバックエンドディレクタ２００_１〜２００_３２に接続されていて、それに接続されたバックエンドディレクタ２００_１〜２００_３２の一つの故障の場合における冗長性を提供する）。このように、フロントエンドディレクタ対１８０_１，１８０_２；．．．１８０_３１，１８０_３２は、図示されたように、それぞれプロセッサ対１２１_１，１２１_２；．．．１２１_３１，１２１_３２に接続されている。同様に、バックエンドディレクタ対２００_１，２００_２；．．．２００_３１，２００_３２は、図示されたように、それぞれディスクドライブ対１４１_１，１４１_２；．．．１４１_３１，１４１_３２に接続されている。

各フロントエンドディレクタ１８０_１〜１８０_３２は、参照特許出願の中で詳細に説明されているマイクロプロセッサ（μＰ）２９９（即ち、中央処理装置（ＣＰＵ）とＲＡＭ）を備えている。しなしながら、ここでは、マイクロプロセッサ２９９はグローバルキャッシュメモリ２２０からのデータを要求するということを言っておけば十分である。グローバルキャッシュメモリ２２０は図示しない常駐キャッシュ管理テーブルを有している。どのディレクタ１８０_１〜１８０_３２，２００_１〜２００_３２も常駐キャッシュ管理テーブルにアクセスでき、フロントエンドディレクタ１８０_１〜１８０_３２は、データ転送を要求するたび毎に、グローバルキャッシュメモリ２２０に問い合わせて、要求されたデータがグローバルキャッシュメモリ２２０の中にあるかどうかを判断しなければならない。要求されたデータがグローバルキャッシュメモリ２２０の中にあれば（即ち、リード「ヒット」であれば）、フロントエンドディレクタ１８０_１〜１８０_３２、より詳しくは、その中のマイクロプロセッサ２９９は、グローバルキャッシュメモリ２２０に対するＤＭＡ（ダイレクトメモリアクセス）動作を仲介し、要求されたデータを要求ホストコンピュータプロセッサ１２１_１〜１２１_３２に転送する。

一方、データ要求を受け取ったフロントエンドディレクタ１８０_１〜１８０_３２は、グローバルキャッシュメモリ２２０内のキャッシュ管理テーブルの問い合わせの結果として、要求されたデータがグローバルキャッシュメモリ２２０内に無い（即ち、リード「ミス」）と判断した場合は、そのフロントエンドディレクタ１８０_１〜１８０_３２は、要求されたデータがディスクドライブ群１４０の中にあると結論する。従って、データ要求を受け取ったフロントエンドディレクタ１８０_１〜１８０_３２は、バックエンドディレクタ２００_１〜２００_３２の一つにデータを要求して、そのバックエンドディレクタ２００_１〜２００_３２がディスクドライブ群１４０にデータを要求するようにしなければならない。どのバックエンドディレクタ２００_１〜２００_３２がディスクドライブ群１４０内のどのディスクドライブ１４１_１〜１４１_３２を制御するかのマッピングは、電源投入初期化段
階の間に決定される。そのマップはグローバルキャッシュメモリ２２０内に格納される。従って、フロントエンドディレクタ１８０_１〜１８０_３２は、グローバルキャッシュメモリ２２０にデータ要求を行い、要求されたデータがグローバルキャッシュメモリ内に無い（即ち、ミス）と判断したときは、そのフロントエンドディレクタ１８０_１〜１８０_３２はまた、グローバルキャッシュメモリ２２０内のマップによって、ディスクドライブ群１４０内の、要求されたデータに対して責任のあるバックエンドディレクタ２００_１〜２００_３２について知らされる。要求フロントエンドディレクタ１８０_１〜１８０_３２はそれから、マップ指定されたバックエンドディレクタ２００_１〜２００_３２に、ディスクドライブ群１４０内のデータを要求しなければならない。そのフロントエンドディレクタ１８０_１〜１８０_３２と、バックエンドディレクタ２００_１〜２００_３２の中の適当な一つ（グローバルキャッシュメモリ２００内に格納されたマップによって決定される）との間のこの要求は、そのフロントエンドディレクタ１８０_１〜１８０_３２からメッセージネットワーク２６０を経由してその適当なバックエンドディレクタ２００_１〜２００_３２に至るメッセージによる。この場合、注目すべきは、メッセージは、グローバルキャッシュメモリ２２０を経由せずに（即ち、データ転送部２４０を経由せずに）、むしろ別の独立メッセージネットワーク２６０を経由するということである。このように、ディレクタ１８０_１〜１８０_３２，２００_１〜２００_３２間の通信は、メッセージネットワーク２６０を介して行われ、グローバルキャッシュメモリ２２０を介して行われない。従って、グローバルキャッシュメモリ２２０の貴重な帯域幅は、ディレクタ１８０_１〜１８０_３２，２００_１〜２００_３２間のメッセージ伝送のために使用されない。

このように、グローバルキャッシュメモリ２２０「リードミス」の場合、フロントエンドディレクタ１８０_１〜１８０_３２は、メッセージネットワーク２６０を介してバックエンドディレクタ２００_１〜２００_３２の適当な一つにメッセージを送って、そのバックエンドディレクタ２００_１〜２００_３２に、ディスクドライブ１４０からの要求されたデータをグローバルキャッシュメモリ２２０に転送するように指示する。転送が終ると、バックエンドディレクタ２００_１〜２００_３２は要求フロントエンドディレクタ１８０_１〜１８０_３２に転送が終ったことを、バックエンドディレクタ２００_１〜２００_３２からメッセージネットワーク２６０を経由してフロントエンドディレクタ１８０_１〜１８０_３２に至るメッセージによって知らせる。その肯定応答信号に応じて、それによって、フロントエンドディレクタ１８０_１〜１８０_３２は、キャッシュ「リードヒット」がある場合、上述したように、そのフロントエンドディレクタ１８０_１〜１８０_３２がグローバルキャッシュメモリ２２０からのデータを要求ホストコンピュータプロセッサ１２１_１〜１２１_３２に転送できるということを知らされる。

注目すべきは、要求されたデータに対して責任のある一つまたはそれ以上のバックエンドディレクタ２００_１〜２００_３２があるかも知れないということである。従って、一つのバックエンドディレクタ２００_１〜２００_３２だけが、要求されたデータに対して責任がある場合、要求フロントエンドディレクタ１８０_１〜１８０_３２は、ユニキャストメッセージを、メッセージネットワーク２６０を介してバックエンドディレクタ２００_１〜２００_３２のその特定の一つだけに送る。一方、二つ以上のバックエンドディレクタ２００_１〜２００_３２が、要求されたデータに対して責任がある場合、マルチキャストメッセージ（ここでは一連のユニキャストメッセージとして実行される）が、一つの要求フロントエンドディレクタ１８０_１〜１８０_３２によって、要求されたデータに対して責任のあるすべてのバックエンドディレクタ２００_１〜２００_３２に送られる。いずれにしても、ユニキャストメッセージとマルチキャストメッセージのいずれも、メッセージネットワーク２６０を通過するが、データ転送部２４０を通過しない（即ち、グローバルキャッシュメモリ２２０を通過しない）。

同様に、注目すべきは、ホストコンピュータプロセッサ１２１_１〜１２１_３２の一つが
データを要求する一方、肯定応答信号が、要求ホストコンピュータプロセッサ１２１_１、あるいは、一つまたはそれ以上の他のホストコンピュータプロセッサ１２１_１〜１２１_３２に、メッセージネットワーク２６０を通じて、マルチキャストメッセージ（即ち、一連のユニキャストメッセージ）を介して送られ、データ読み出し動作が完了する。

書き込み動作においては、ホストコンピュータ１２０が、データを記憶装置（即ち、ディスクドライブ群１４０）に書き込みたいと思う。フロントエンドディレクタ１８０_１〜１８０_３２の一つがホストコンピュータ１２０からデータを受け取って、それをグローバルキャッシュメモリ２２０に書き込む。フロントエンドディレクタ１８０_１〜１８０_３２はそれから、バックエンドディレクタ２００_１〜２００_３２が、データをそのキャッシュメモリ２２０から取り出してディスクドライブ群１４０に格納できると判断したある時間後に、そのデータの転送を要求する。ディスクドライブ群１４０への転送前に、キャッシュメモリ２２０内のデータには「新鮮データ」（即ち、ディスクドライブ群１４０に転送されていないデータ、即ち、「書き込みペンディング」であるデータ）としての１ビットが付される。従って、ディスクドライブ群１４０へ転送される前に、グローバルキャッシュメモリ２２０内の同じメモリ位置（即ち、特定のバンクアカウント）に対して多数の書き込み要求があった場合、キャッシュメモリ２２０内のデータは最も新しいデータで重ね書きされる。データがグローバルキャッシュメモリ２２０に転送されるたび毎に、転送を制御するフロントエンドディレクタ１８０_１〜１８０_３２はまた、ホストコンピュータ１２０に、転送が終了したことを知らせ、そのことによって他のデータ転送に対してホストコンピュータ１２０を自由にする。

バックエンドディレクタ２００_１〜２００_３２によって判定されるように、グローバルキャッシュメモリ２２０内のデータをディスクドライブ群１４０に転送する時間になると、バックエンドディレクタ２００_１〜２００_３２は、グローバルキャッシュメモリ２２０からのデータをディスクドライブ群１４０に転送し、グローバルキャッシュメモリ２２０内のデータに関するタグをリセットして（即ち、データからタグを外して）、グローバルキャッシュメモリ２２０内のデータがディスクドライブ群１４０に転送されたことを示す。注目すべきは、グローバルキャッシュメモリ２２０内のタグが外されたデータは、新しいデータによって重ね書きされるまでそこに残るということである。

図３，４，５において、システムインターフェース１６０は電気キャビネット３００を含むように示され、そのキャビネット内には、複数、ここでは８枚の、それぞれが４つのフロントエンドディレクタ１８０_１〜１８０_３２を有するフロントエンドディレクタ基板１９０_１〜１９０_８と、複数、ここでは８枚の、それぞれが４つのバックエンドディレクタ２００_１〜２００_３２を有するバックエンドディレクタ基板２１０_１〜２１０_８と、グローバルキャッシュメモリ２２０を構成する複数、ここでは８枚のメモリ基板Ｍ０〜Ｍ７とが格納されている。これらの基板はバックプレーン３０２の前面にプラグ接続されている。（注目すべきは、バックプレーン３０２は中間平面プリント回路基板であることである）。バックプレーン３０２の背面にはメッセージネットワーク基板がプラグ接続されている。このメッセージネットワーク基板は、上で参照した審査中の特許出願の中で説明されているようにメッセージネットワーク２６０を構成している。バックプレーン３０２の背面はその中に、図２〜図４に示されていないアダプタ基板をプラグ接続しており、このアダプタ基板は、バックプレーン３０２の背面にプラグ接続された基板を、図２に示すように、コンピュータ１２０およびディスクドライブ群１４０と接続する。

即ち、再び図２において、図示されないＩ／Ｏアダプタが、フロントエンド（ＦＥ）ディレクタ１８０_１〜１８０_３２のそれぞれとホストコンピュータ１２０との間に接続されており、更に、図示されないＩ／Ｏアダプタが、各バックエンドディレクタ２００_１〜２００_３２のそれぞれとディスクドライブ群１４０との間に接続されている。

図５に示すように、また、上で参照した審査中の特許出願の中で更に説明されているように、ディレクタ基板１９０_１〜２１０_８のそれぞれは、４つのディレクタ１８０_１〜１８０_３２，２００_１〜２００_３２（図２）を上述したように備えている。注目すべきは、ディレクタ基板１９０_１〜１９０_８は基板当たり４つのフロントエンドディレクタを有し、１８０_１〜１８０_３２はフロントエンドディレクタと呼ばれ、ディレクタ基板２１０_１〜２１０_８は基板当たり４つのバックエンドディレクタを有し、２００_１〜２００_３２はバックエンドディレクタと呼ばれることである。ディレクタ１８０_１〜１８０_３２，２００_１〜２００_３２のそれぞれは、図２に示された、マイクロプロセッサ２９９（上で参照）と、メッセージエンジン／ＣＰＵコントローラ３１４と、データパイプ３１６とを備えている。

フロントエンドディレクタ基板は、図２に示すように、プロセッサ１２１_１〜１２１_３２に接続されたポート１２３_１〜１２３_３２を有している。バックエンドディレクタ基板は、図２に示すように、ディスクドライバ１４１_１〜１４１_３２に接続されたポート１２３_３３〜１２３_６４を有している。

ディレクタ基板１９０_１〜２１０_８のそれぞれは、図５に示すようにクロスバースイッチ３１８を備えている。このクロスバースイッチ３１８は、４つの入出力ポートＣ_１〜Ｃ_４を有しており、各入出力ポートは、ディレクタ基板１９０_１〜２１０_８上の４つのディレクタ１８０_１〜１８０_３２，２００_１〜２００_３２の対応する一つのデータパイプ３１６（図２）に接続されている。クロスバースイッチ３１８は、数字３２１によって図５にまとめて示された８つの入出力ポートを有している。（これらの入出力ポートはバックプレーン３０２にプラグ接続している）。フロントエンドディレクタ基板１９０_１〜１９０_８上のクロスバースイッチ３１８は、フロントエンドディレクタ基板１９０_１〜１９０_８上の４つのフロントエンドディレクタ１８０_１〜１８０_３２の内の選択された一つのデータパイプ３１６を、バックプレーン３０２と図示しないＩ／Ｏアダプタを介してグローバルキャッシュメモリ２２０に接続するために使用される。バックエンドディレクタ基板２１０_１〜２１０_８上のクロスバースイッチ３１８は、バックエンドディレクタ基板２１０_１〜２１０_８上の４つのバックエンドディレクタ２００_１〜２００_３２の内の選択された一つのデータパイプ３１６を、バックプレーン３０２と図示しないＩ／Ｏアダプタを介してグローバルキャッシュメモリ２２０に接続するために使用される。従って、図２において、フロントエンドディレクタ１８０_１〜１８０_３２内のデータパイプ３１６は、ホストコンピュータ１２０とグローバルキャッシュメモリ２２０の間でデータを接続する一方、バックエンドディレクタ２００_１〜２００_３２内のデータパイプ３１６は、ディスクドライブ群１４０とグローバルキャッシュメモリ２２０の間でデータを接続する。注目すべきは、ディレクタ１８０_１〜１８０_３２，２００_１〜２００_３２のそれぞれとグローバルキャッシュメモリ２２０の間に別々のポイントツーポイントデータパスＰＴＨ_１〜ＰＴＨ_６４（図２）があることである。また、注目すべきは、バックプレーン３０２は、プリント回路基板の一つまたはそれ以上の層の上のエッチングされた導体だけで構成されているために、受動バックプレーンであるということである。即ち、バックプレーン３０２は何らの能動部品も持っていない。

また、上で参照した審査中の特許出願の中で説明されているように、クロスバースイッチ３２０（図５）はバックプレーン３０２にプラグ接続しており、ディレクタをバックプレーンを介してメッセージネットワーク２６０（図２）に接続するために使用される。

再び図５において、クロスバースイッチ３１８は一対のクロスバースイッチ４０６Ｘ，４０６Ｙからなっている。クロスバースイッチ４０６Ｘ，４０６Ｙのそれぞれは、４つのディレクタ側入出力ポートＣ_１〜Ｃ_４と、数字３２１によって図５にまとめて示された４
つのメモリ側入出力ポートを備えている。スイッチ４０６Ｘのディレクタ側ポートＣ_１〜Ｃ_４は、図示したように、また、上で参照した審査中の特許出願の中でもっと詳しく説明されているように、ディレクタ基板上の４つのディレクタに接続されている。同様に、スイッチ４０６Ｙのディレクタ側ポートＣ_１〜Ｃ_４もまた、図示したように、その基板上のデュアルポートディレクタに接続されている。このように、上で参照した審査中の特許出願の中で説明されているように、各ディレクタはデュアルポートディレクタである。

上で参照した特許出願の中で説明されているように、ポートＣ_１〜Ｃ_４のそれぞれを、その基板上のディレクタによってスイッチ４０６Ｘに与えられた制御ワードに従って、数字３２１によってまとめて示された４つのポートの選択された一つに接続することができる。ここでは、ディレクタ１８０_１，１８０_３，１８０_５，１８０_７のいづれか一つのポート４０２Ａを、制御ワードに従って選択的に、スイッチ４０６Ｘのポート３２１のいずれか一つに接続できるとだけ言っておけば十分である。ディレクタ基板１９０_１〜１９０_８，２１０_１〜２１０_８とグローバルキャッシュメモリ２２０の間の接続は図８に示されている。スイッチ４０６に対しても同様である。

より詳しくは、そして、図２においても、上に述べたように、ホストコンピュータ１２０の中のホストコンピュータプロセッサ１２１_１〜１２１_３２のそれぞれは、フロントエンドディレクタ１８０_１〜１８０_３２の一対に接続されて、それに接続されたフロントエンドディレクタ１８０_１〜１８０_３２の一つに故障があった場合に冗長性を提供する。同様に、ディレクタドライバ群１４０は、複数、ここでは３２個のディレクタドライバ１４１_１〜１４１_３２を有し、各ディレクタドライバ１４１_１〜１４１_３２はバックエンドディレクタ２００_１〜２００_３２の一対に接続されて、それに接続されたバックエンドディレクタ２００_１〜２００_３２の一つに故障があった場合に冗長性を提供する。このように、代表的なホストコンピュータプロセッサ１２１_１を考えると、そのプロセッサ１２１_１は一対のフロントエンドディレクタ１８０_１，１８０_２に接続されている。従って、ディレクタ１８０_１が故障した場合、ホストコンピュータプロセッサ１２１_１は、他のフロントエンドディレクタ１８０_２によってとはいえ、依然としてシステムインターフェース１６０にアクセスすることができる。従って、ディレクタ１８０_１と１８０_２は冗長性ディレクタ対と考えられる。同様に、他の冗長性フロントエンドディレクタ対は、フロントエンドディレクタ１８０_３，１８０_４；１８０_５，１８０_６；１８０_７，１８０_８；１８０_９，１８０_１０；１８０_１１，１８０_１２；１８０_１３，１８０_１４；１８０_１５，１８０_１６；１８０_１７，１８０_１８；１８０_１９，１８０_２０；１８０_２１，１８０_２２；１８０_２３，１８０_２４；１８０_２５，１８０_２６；１８０_２７，１８０_２８；１８０_２９，１８０_３０；１８０_３１，１８０_３２である。（図２にはディレクタ１８０_３１と１８０_３２だけを示す）。

同様に、ディスクドライブ１４１_１は一対のバックエンドディレクタ２００_１，２００_２に接続される。従って、ディレクタ２００_１が故障した場合、ディスクドライブ１４１_１は、他のバックエンドディレクタ１８０_２によってとはいえ、依然としてシステムインターフェース１６０にアクセスすることができる。同様に、他の冗長性バックエンドディレクタ対は、バックエンドディレクタ２００_３，２００_４；２００_５，２００_６；２００_７，２００_８；２００_９，２００_１０；２００_１１，２００_１２；２００_１３，２００_１４；２００_１５，２００_１６；２００_１７，２００_１８；２００_１９，２００_２０；２００_２１，２００_２２；２００_２３，２００_２４；２００_２５，２００_２６；２００_２７，２００_２８；２００_２９，２００_３０；２００_３１，２００_３２である。（図２にはディレクタ２００_３１と２００_３２だけを示す）。

上に述べたように、各ディレクタ基板の上に４つのディレクタがある。ディレクタ基板の物理的位置を位置名称と共に図８に示す（例えば、ディレクタ基板１９０_１は名称Ｄ２
も持っている）。また、図２と図５を参照すれば以下の表のようになる。

上に述べた冗長ディレクタ対を設けるために、以下のディレクタ基板を対にして、上述の冗長性の達成を可能にする。

フロントエンド基板：
Ｄ２とＤＤ
Ｄ３とＤＣ
Ｄ９とＤ６
Ｄ８とＤ７
バックエンド基板：
Ｄ０とＤＦ
Ｄ２とＤＥ
ＤＢとＤ４
ＤＡとＤ５
また、図５において、グローバルキャッシュメモリ２２０は、図示されたように、複数、ここでは８枚のキャッシュメモリ基板Ｍ０〜Ｍ７を備えている。更にまた、図６にキャッシュメモリ基板の代表的な一つを示す。ここで、各キャッシュメモリ基板は４つのメモリアレイ領域１〜４を有しており、その代表的な一つが、米国特許Ｎｏ．５，９４３，２８７「名称：故障許容メモリシステム（Fault Tolerant Memory System）、発明者：Joh n K. Walton、発行日：１９９９年８月２４日、譲渡：本発明と同じ非譲渡人に譲渡」の
図６との関連で示され、説明されており、この特許の主題全体はここに参照の形で含まれている。キャッシュメモリ基板の代表的な一つの更なる詳細が、上で参照された審査中の特許出願の中で説明されている。

図６に示すように、代表的なメモリ基板は、複数、ここでは４つのＲＡＭメモリアレイ領域１〜４を有しており、このアレイ領域のそれぞれは、メモリアレイ領域へのデータまたはそこからのデータを受け取るためのみならず、メモリ制御信号を受け取るための、一対の冗長なデータ／制御ポート、即ち、ＡポートとＢポートを有している。メモリ基板それ自身は、１６個のポート、即ち、８個のドメインＡポートＰ_０〜Ｐ_７と８個のドメインＢポートＰ_８〜Ｐ_１５を有している。上で参照した審査中の特許出願と上記参照米国特許の中で更に詳細に説明されているように、各メモリ基板は４つの論理ネットワーク（ここではクロスバースイッチ）を有している。これら４つの論理ネットワーク２２１_１Ａ，２２１_２Ａ，２２１_１Ｂ，２２１_２Ｂは、ここではクロスバースイッチである。論理ネットワーク２２１_１Ａ，２２１_２Ａと論理ネットワーク２２１_１Ｂ，２２１_２Ｂは二つの独立ドメイン、即ちドメインＡとドメインＢにある。このように、論理ネットワーク２２１_１Ａ，２２１_２ＡはドメインＡにあり、論理ネットワーク２２１_１Ｂ，２２１_２ＢはドメインＢにある。また、ドメインＡの論理ネットワーク２２１_１Ａ，２２１_２ＡはそれぞれＡ１およびＡ２と呼び、ドメインＢの論理ネットワーク２２１_１Ｂ，２２１_２ＢはそれぞれＢ１およびＢ２と呼ぶ。

メモリ基板Ｍ０〜Ｍ７とディレクタＤ０〜ＤＦとの間のこれらの接続をそれぞれ以下の表I と表IIに示す。

上記表Ｉから注目されることは、各ドメインのスイッチ（即ち、論理ネットワークＡ１，Ａ２，Ｂ１，Ｂ２）のそれぞれは、一対のフロントエンドディレクタ基板と一対のバックエンドディレクタ基板に接続されるということである。例えば、論理ネットワーク２２１_１Ａ（即ち、論理ネットワークＡ１）に対しては、そのポートの二つＰ_０とＰ_２がフロントエンドディレクタ基板の一つに接続され、そのポートの他の二つＰ_１とＰ_３がバックエンドディレクタ基板の一つに接続される。図６Ａを参照のこと。この機構は、論理ネットワークのいずれの一つについても負荷をバランスさせているので、システムの帯域幅を増やすことができる。

上に述べたように、４つのスイッチ（即ち、Ａ１，Ａ２，Ｂ１，Ｂ２）は、図６に示すように、二つの独立ドメイン、即ち、ドメインＡとドメインＢにある。代表的な４つのＡポートＰ_０〜Ｐ_３を考えると、４つのＡポートＰ_０〜Ｐ_３のそれぞれは、論理ネットワーク２２１_１Ａ（即ち、Ａ１）を介して、メモリアレイ領域１〜４のいずれか一つのＡポートに接続可能である。このように、ポートＰ_０を考えると、そのポートは４つのメモリアレイ１〜４のＡポートに接続可能である。同様に、論理ネットワーク２２１_２Ａ（即ち、Ａ２）の４つのＡポートＰ_４〜Ｐ_７を考えると、４つのＡポートＰ_４〜Ｐ_７のそれぞれは、論理ネットワーク２２１_２Ａを介して、メモリアレイ領域１〜４のいずれか一つのＡポートに接続可能である。同様に、論理ネットワーク２２１_１Ｂ（Ｂ１）の４つのＢポートＰ_８〜Ｐ_１１を考えると、４つのＢポートＰ_８〜Ｐ_１１のそれぞれは、論理ネットワーク２２１_１Ｂを介して、メモリアレイ領域１〜４のいずれか一つのＢポートに接続可能である。同様に、論理ネットワーク２２１_２Ｂ（Ｂ２）の４つのＢポートＰ_１２〜Ｐ_１５を考えると、４つのＢポートＰ_１２〜Ｐ_１５のそれぞれは、論理ネットワーク２２１_２Ｂを介して、メモリアレイ領域のいずれか一つのＢポートに接続可能である。このように、上で参照した米国特許の中で説明されているように、ポートＰ_１２を考えると、そのポートは４つのメモリ領域１〜４のＢポートに接続可能である。従って、二つの別々の独立パス（即ち、ドメイン）があり、フロントエンドディレクタ１８０_１〜１８０_３２かバックエンドディレクタ２００_１〜２００_３２のいずれかからのデータと制御は、メモリ基板上の４つのメモリアレイ領域１〜４のそれぞれ一つに到達することができる。論理Ａ１とＡ２はドメインＡにあり、論理Ｂ１とＢ２はドメインＢにある。

また、上に述べたように、ディレクタのそれぞれは一対の冗長なポート、即ち、４０２Ａと４０２Ｂポートを有している（図５）。より詳しくは、図７において、代表的な一対の冗長なディレクタ、ここでは、例えば、フロントエンドディレクタ１８０_１とフロントエンドディレクタ１８０_２が示されている。最初に注目すべきは、各冗長ディレクタ対のディレクタ１８０_１，１８０_２はそれぞれ、別のディレクタ基板、ここでは、１９０_１（Ｄ２），１９０_２（ＤＤ）の上になければならないことである。従って、ここでは、フロントエンドディレクタ基板１９０_１〜１９０_８はその上にそれぞれ、フロントエンドディ
レクタ１８０_１，１８０_３，１８０_５，１８０_７、フロントエンドディレクタ１８０_２，１８０_４，１８０_６，１８０_８、フロントエンドディレクタ１８０_９，１８０_１１，１８０_１３，１８０_１５、フロントエンドディレクタ１８０_１０，１８０_１２，１８０_１４，１８０_１６、フロントエンドディレクタ１８０_１７，１８０_１９，１８０_２１，１８０_２３、フロントエンドディレクタ１８０_１８，１８０_２０，１８０_２２，１８０_２４、フロントエンドディレクタ１８０_２５，１８０_２７，１８０_２９，１８０_３１、フロントエンドディレクタ１８０_１８，１８０_２０，１８０_２２，１８０_２４を有している。従って、ここでは、バックエンドディレクタ基板２１０_１〜２１０_８はその上にそれぞれ、バックエンドディレクタ２００_１，２００_３，２００_５，２００_７、バックエンドディレクタ２００_２，２００_４，２００_６，２００_８、バックエンドディレクタ２００_９，２００_１１，２００_１３，２００_１５、バックエンドディレクタ２００_１０，２００_１２，２００_１４，２００_１６、バックエンドディレクタ２００_１７，２００_１９，２００_２１，２００_２３、バックエンドディレクタ２００_１８，２００_２０，２００_２２，２００_２４、バックエンドディレクタ２００_２５，２００_２７，２００_２９，２００_３１、バックエンドディレクタ２００_１８，２００_２０，２００_２２，２００_２４を有している。このことは上記二つの表に示されている。

従って、ここでは図７に示すフロントエンドディレクタ１８０_１は、フロントエンドディレクタ基板１９０_１（Ｄ２）の上にあり、図７に示すその冗長な、または対になったフロントエンドディレクタ１８０_２は、別のフロントエンドディレクタ基板、ここでは例えば、フロントエンドディレクタ基板１９０_２（ＤＤ）の上にある。上で説明したように、また、上で参照した審査中の特許出願の中で更に詳しく説明されているように、各ディレクタは、図６に示すように、一対のポート４０２Ａ，４０２Ｂを有している。ディレクタ１８０_１に対して示されるように、ディレクタのポート４０２Ａは、クロスバースイッチ３１８のスイッチ４０６Ｘに接続されており、ディレクタのポート４０２Ｂは、クロスバースイッチ３１８のスイッチ４０６Ｙに接続されている。冗長ディレクタ１８０_２に対しても同様である。

上に述べたように、クロスバースイッチ３１８は、数字３２１によってまとめて示された８つのポートを有している。これらのポートは、図８に示す機構においてバックプレーンにプラグ接続されている。ディレクタ基板のそれぞれに対するこの８つのポートは、図示されたように、０，１，２，３，４，５，６，７と呼ばれる。ポート０，１，２，３はＸクロスバースイッチ４０６Ｘのポートであり、ポート４，５，６，７はＹクロスバースイッチ４０６Ｙのポートである。

注目すべきは、各メモリ基板Ｍ０〜Ｍ７に対して、ドメインＡの論理（Ａ１またはＡ２）は冗長ディレクタ基板対の一方に接続されており、ドメインＢの論理（Ｂ１またはＢ２）は冗長ディレクタ基板対のもう一方に接続されているということである。従って、ここでは、メモリ基板Ｍ０に対して、論理Ａ２は基板Ｄ２のディレクタ１８０_１に接続されており、メモリ基板Ｍ０の論理Ｂ１はディレクタ基板ＤＤのディレクタ１８０_２に接続されている。

また、注目すべきは、各ディレクタは一対のメモリ基板の異なるドメインに接続可能であるということである。例えば、ディレクタ１８０_１は、スイッチ４０６Ｘを介してメモリ基板Ｍ０のドメインＡ（ここでは論理Ａ２）に接続でき、そのスイッチが故障した場合は、ディレクタ基板ＤＤ上のスイッチ４０６Ｙを介してドメインＢ（ここでは論理Ｂ２）に接続できる。

また、ディレクタ１８０_１が故障の場合は、メモリＭ０はディレクタ１８０_２を介してアクセス可能である。メモリＭ０のドメインＡが故障の場合は、メモリＭ０内のデータは
ディレクタ１８０_２を介して、メモリＭ０のドメインＢ論理を通じてアクセス可能である。従って、もっと一般的に言えば、各メモリは、一対のディレクタの一方にとってはドメインの一つを介してアクセス可能であり、その一対のディレクタのもう一方にとっては他のドメインを介してアクセス可能である。また、注目すべきは、各ディレクタは一対のメモリ基板にアクセスできるということである。この後者の機構は二重書き込み能力を可能にする。即ち、一つのディレクタ内のデータを複数のメモリ基板に書き込むことができる。即ち、図示の機構により、ディレクタは同じデータを二つの異なるメモリに書き込むことができる。従って、例えば、基板Ｄ２上のディレクタ１８０_１は、基板Ｄ２上のスイッチ４０６Ｘを介して、メモリＭ０にデータを書き込むことができると共に、基板Ｄ２上のスイッチ４０６Ｙを介して、メモリＭ０の対のメモリＭ１に同じデータを書き込むことができる。これは、ポイントツーポイントメモリ／ディレクタ接続機構による二重書き込み機能である。

最後に、注目すべきは、対のホストコンピュータプロセッサ１２１_１，１２１_２のそれぞれは、対のディレクタＤ２，ＤＤのいずれか一方を介して同じメモリにアクセスできるということである。従って、例えば、対のディレクタ基板の一方、例えば基板Ｄ２が故障の場合、ホストコンピュータプロセッサ１２１_１は、その対のディレクタ基板ＤＤを介してメモリＭ０にアクセスできる。注目すべきは、この機構は、対のバックエンドディレクタＤ０とＤＦに対して図７に示されるように、バックエンドディレクタに適用されるということである。

ディレクタプリント回路基板とメモリプリント回路基板に対する配線済みバックプレーンの中のスロットを図８に示す。
バックプレーンを介してのディレクタ基板とメモリ基板のポートへの接続を上記表I と表IIに示す。

いま、このデータ記憶システムに対する顧客が、図２に関連して上に示し説明したようなメモリの半分だけを必要とするとみなす。すなわち、顧客が８つのメモリ基板の代わりに４つのメモリ基板を必要とする。しかしながら、望ましいには、このシステムが、上に説明した冗長性と二重書き込み機能で動作するが、上に説明した８つのメモリ基板に対するものと同じバックプレーン配線を用いて４つのメモリ基板だけで動作することである。

これを達成するために、ダミーメモリ基板とダミーディレクタを、バックプレーンの空いているスロットに挿入する。これらのダミー基板は、ディレクタまたはメモリアレイを持っていないが、場合によっては、説明されるように、ダミーディレクタ基板またはダミーメモリ基板のポート対に接続されたジャンパーを有している。以下に示されるように、このジャンパーの使用により、上に説明した望ましい冗長性と二重書き込み機能が達成される。

図９に、バックプレーン３０２内のスロットが、４つのメモリ基板と８つのディレクタ基板だけを有するシステムに対して示されている。従って、ここのメモリ基板Ｍ２，Ｍ３，Ｍ４，Ｍ５は、図１０に示すように、ここのメモリ基板Ｍ２，Ｍ３，Ｍ４，Ｍ５の代わりに使用されるダミーメモリ基板と交換される。ジャンパーはＪで示され、ここでは８つのジャンパーＪ１〜Ｊ８が、図９に示すようにメモリ基板Ｍ２，Ｍ３，Ｍ４，Ｍ５の代わりに使用されるダミーメモリ基板のそれぞれに対して、メモリ基板ポート対を接続するために使用される。ダミーメモリ基板Ｍ２，Ｍ３，Ｍ４，Ｍ５に対するジャンパー接続は、図１０に示すように、Ｐ０からＰ８と、Ｐ２からＰ１０と、Ｐ３からＰ１１と、Ｐ４からＰ１２と、Ｐ５からＰ１３と、Ｐ６からＰ１４と、Ｐ７からＰ１５とである。

同様に、図９に示すように、完全ポピュレイテドシステムにおいてディレクタ基板Ｄ９
，Ｄ６，Ｄ８，Ｄ７，ＤＢ，Ｄ４，ＤＡ，Ｄ５によって占められたバックプレーン３０２のスロットは、図１１に示すダミーディレクタ基板によって置き換えられる。ジャンパーはＪで示され、ここでは８つのジャンパーＪ１〜Ｊ８が、図１２に示すようにディレクタ基板Ｄ９，Ｄ６，Ｄ８，Ｄ７，ＤＢ，Ｄ４，ＤＡ，Ｄ５の代わりに使用されるダミーディレクタ基板のそれぞれに対して、ディレクタ基板ポート対を接続するために使用される。図１１に示すように、ディレクタ基板Ｄ９，Ｄ６，ＤＢ，Ｄ４に対するジャンパー接続は、Ｐ０からＰ７と、Ｐ１からＰ６と、Ｐ２からＰ５と、Ｐ３からＰ４とであり、ディレクタ基板Ｄ８，ＤＡ，Ｄ７，Ｄ５に対するジャンパー接続は、Ｐ０からＰ５と、Ｐ１からＰ４と、Ｐ２からＰ７と、Ｐ３からＰ６とである。

これらのジャンパーによりメモリ基板Ｍ０，Ｍ１，Ｍ６，Ｍ７とディレクタＤ０，Ｄ１，Ｄ２，Ｄ３，ＤＣ，ＤＤ，ＤＥ，ＤＦと間の接続が行われ、それぞれ以下の表ＩＩＩと表ＩＶに示す。

注目すべきは、図７に詳しく示された完全ポピュレイテドシステムの冗長機能と二重書き込み機能は、デポピュレイテドシステム、ここでは４つのメモリ基板と８つのディレクタ基板だけを備えたシステムにおいて保持される機能であるということである。また、注目すべきは、このデポピュレイテドシステムにおいて、メモリ基板上の各論理ネットワークは、上記表III と表IVに示されるように、一対のフロントエンドディレクタと一対のバックエンドディレクタに接続されるということである。

より詳しくは、上に述べたように、ディレクタのそれぞれは一対の冗長なポート、即ち、４０２Ａポートと４０２Ｂポート（図５）を有している。従って、４メモリ／８ディレクタシステム（デポピュレイテドシステムと呼ぶ）に対する図１３には、代表的な冗長ディレクタ対、ここでは例えば、フロントエンドディレクタ１８０_１とフロントエンドディレクタ１８０_２が示されている。最初に注目すべきは、各冗長ディレクタ対におけるディレクタ１８０_１，１８０_２は再び、それぞれ、別のディレクタ基板、ここでは基板１９０_１（Ｄ２），１９０_２（ＤＤ）上にあるということである。従って、図１５に示すフロントエンドディレクタ１８０_１は、フロントエンドディレクタ基板１９０_１（Ｄ２）上にあり、図１３に示すその冗長フロントエンドディレクタ１８０_２は、別のフロントエンドディレクタ基板、ここでは例えば、フロントエンドディレクタ基板１９０_２（ＤＤ）の上にある。上で説明したように、各ディレクタは、図１５に示すように、一対のポート４０２Ａ，４０２Ｂを有している。ディレクタ１８０_１に対して示されるように、ディレクタのポート４０２Ａは、クロスバースイッチ３１８のスイッチ４０６Ｘに接続されており、ディレクタのポート４０２Ｂは、クロスバースイッチ３１８のスイッチ４０６Ｙに接続されている。冗長ディレクタ１８０_２に対しても同様である。

上に述べたように、クロスバースイッチ３１８は、数字３２１によってまとめて示された８つのポートを有している。これらのポートは、図９に示す機構において、バックプレーンにプラグ接続されている。ディレクタ基板のそれぞれに対するこの８つのポートは、図示されたように、０，１，２，３，４，５，６，７と呼ばれる。ポート０，１，２，３はＸクロスバースイッチ４０６Ｘのポートであり、ポート４，５，６，７はＹクロスバースイッチ４０６Ｙのポートである。

注目すべきは、上で説明したメモリ基板とディレクタ基板の上のジャンパーのために、ディレクタ基板の８つのポートが８つのメモリ基板上のメモリ素子（即ち、メモリ領域１〜４）に接続される代わりに、ここでは、それらは４つのメモリ基板だけに接続されるということである。従って、図１３において、ディレクタ基板Ｄ２およびそれと対になったディレクタ基板ＤＤはそれぞれ、図示されたように、４つのメモリ基板、ここではＭ０，Ｍ１，Ｍ６，Ｍ７に接続される。

また、注目すべきは、各ディレクタは一対のメモリ基板の異なるドメインに接続可能であるということである。例えば、ディレクタ基板Ｄ２上のディレクタ１８０_１は、スイッチ４０６Ｘを介してメモリ基板Ｍ０のドメインＡ（ここでは論理Ａ２）に接続でき、そのスイッチが故障した場合は、ディレクタ基板Ｄ２上のスイッチ４０６Ｙを介してメモリ基板Ｍ０のドメインＢ（ここでは論理Ｂ２）に接続できる。

また、ディレクタ１８０_１が故障の場合は、メモリＭ０はディレクタ１８０_２を介してアクセス可能である。メモリＭ０のドメインＡが故障の場合は、メモリＭ０内のデータはディレクタ１８０_２を介して、メモリＭ０のドメインＢ論理を通じてアクセス可能である。従って、もっと一般的に言えば、各メモリは、一対のディレクタの一方にとってはドメインの一つを介してアクセス可能であり、その一対のディレクタのもう一方にとっては他のドメインを介してアクセス可能である。また、注目すべきは、各ディレクタは一対のメモリ基板にアクセスできるということである。この後者の機構は二重書き込み能力を可能にする。即ち、一つのディレクタ内のデータを複数のメモリ基板に書き込むことができる。即ち、図示の機構により、ディレクタは同じデータを二つの異なるメモリに書き込むことができる。従って、例えば、基板Ｄ２上のディレクタ１８０_１は、基板Ｄ２上のスイッチ４０６Ｘを介して、メモリＭ０にデータを書き込むことができると共に、基板Ｄ２上のスイッチ４０６Ｙを介して、メモリＭ０の対のメモリＭ１に同じデータを書き込むことができる。これは、ポイントツーポイントメモリ／ディレクタ接続機構による二重書き込み機能である。

注目すべきは、対のホストコンピュータプロセッサ１２１_１，１２１_２のそれぞれは、対のディレクタＤ２，ＤＤのいずれか一方を介して同じメモリにアクセスできるということである。従って、例えば、対のディレクタ基板の一方、例えば基板Ｄ２が故障の場合、ホストコンピュータプロセッサ１２１_１は、その対のディレクタ基板ＤＤを介してメモリＭ０にアクセスできる。

注目すべきは、この機構は、対のバックエンドディレクタＤ０とＤＦに対して図７に示されるように、バックエンドディレクタに適用されるとういうである。
最初に注目すべきは、図１０に示すように、すべてのダミー（ジャンパー）メモリ基板は、同じジャンパー機構を有するということである。次に図１１から注目されることは、ディレクタ基板Ｄ９，ＤＢ，Ｄ６，Ｄ４に対して使用されるジャンパー機構は同一であるということである。ここで、そのディレクタ基板Ｄ９，ＤＢ，Ｄ６，Ｄ４のすべては、以下にタイプＡと呼ばれる構成のジャンパー機構を有している。また、ディレクタ基板Ｄ８，ＤＡ，Ｄ７，Ｄ５に対するジャンパー機構は同一である。ここで、そのディレクタ基板Ｄ８，ＤＡ，Ｄ７，Ｄ５のすべては、以下にタイプＢと呼ばれる構成のジャンパー機構を有している。

図１４に、ユニバーサルダミー（ジャンパー）ディレクタ基板ＵＤを示す。図９から注目しなければならないことは、ディレクタ基板とメモリ基板に対するバックプレーン内のすべてのスロットが独自のスロット名称を持っているということである。より詳しくは、図示されたように、左から右へ０から２３のスロット名称を持っている。（これと同じスロット名称が、図８に示す完全ポピュレイテドシステムに適用される）。従って、バックプレーンは、スロット名称を代表する５ビットコードにハードワイヤされた図示されないピンを有している。従って、ディレクタＤ０がバックプレーンのスロット０にプラグ接続された場合、そのディレクタは２進コード０００００を受け取る。同様に、メモリ基板Ｍ０がバックプレーンのスロット８にプラグ接続された場合、そのメモリ基板にコード０１０００が供給される。他のディレクタ基板およびメモリ基板も同様である。

再び図１４において、ユニバーサルダミーディレクタ（即ち、ジャンパー基板）は、制御される３つのスイッチＳ１，Ｓ２，Ｓ３，Ｓ４と、デコーダを有している。ユニバーサル基板がバックプレーンスロットにプラグ接続された場合、その上のデコーダが、ユニバーサル基板がスロット１７（即ち、Ｄ９スロット）、スロット１９（即ち、ＤＢスロット）、スロット６（即ち、Ｄ６スロット）、または、スロット４（即ち、Ｄ４スロット）のいずれにプラグ接続されたかを示すコードを検出すると、論理１がデコーダによって生成され、それによってスイッチＳ１，Ｓ２，Ｓ３，Ｓ４をタイプＡ構成にする。ユニバーサル基板がバックプレーンスロットにプラグ接続された場合、そのデコーダが、ユニバーサル基板がスロット１６（即ち、Ｄ８スロット）、スロット１８（即ち、ＤＡスロット）、スロット７（即ち、Ｄ７スロット）、または、スロット５（即ち、Ｄ５スロット）のいずれにプラグ接続されたかを示すコードを検出すると、論理０がデコーダによって生成され、それによってスイッチＳ１，Ｓ２，Ｓ３，Ｓ４をタイプＢ構成にする。

タイプＡ状態において、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４はそれぞれ、ポート０をポート７に、ポート１をポート６に、ポート２をポート５に、ポート３をポート４に接続する。タイプＢ状態においては、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４はそれぞれ、ポート０をポート５に、ポート１をポート４に、ポート２をポート７に、ポート３をポート６に接続する。従って、同じユニバーサル基板を、ジャンパーを有するどのディレクタに対しても使用することができる。

従って、ユニバーサルディレクタ基板ＵＤは、スロット４，５，６，７，１６，１７，１８，１９に挿入することができ、その上のデコーダが、上に説明したように、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４を自動的に作動させてユニバーサル基板を図１１に示すように構成する。

注目すべきは、ディレクタ基板を通過する信号が、ここでは正のエミッタ結合論理（ＰＥＣＬ）信号であるということである。また、注目すべきは、スイッチＳ１，Ｓ２，Ｓ３が、これらの信号を拒絶するためにも使用されるということである。ここで、スイッチＳ１，Ｓ２，Ｓ３は、741 Call Plano, Camarillo, CA 93012 にあるVitesse Semiconductor Corporation によるモデルVCS-830 スイッチである。

他の実施態様は添付請求項の精神と範囲内にある。

従来技術によるデータ記憶システムのブロック図。本発明によるデータ記憶システムのブロック図。図２のデータ記憶システムにおいて使用されるシステムインターフェースを格納する電気キャビネットの概略図。図２のデータ記憶システムのシステムインターフェースを提供するプリント回路基板概略を示す等角投影図。図２のデータ記憶システムにおいて使用されるシステムインターフェースのブロック図。図２のシステムインターフェースにおいて使用される代表的なグローバルキャッシュメモリ基板のブロック図。図２のシステムにおいて使用されるメモリプリント回路基板の代表的な一つを示す図。図２のシステムのシステムインターフェースにおいて使用される、一対のホストプロセッサとグローバルキャッシュメモリ基板との間に接続された一対のフロントエンドディレクタ基板と、一対のディスクドライブとグローバルキャッシュメモリ基板との間に接続された一対のフロントエンドディレクタ基板とを示すブロック図。図２のシステムにおいて使用されるバックプレーンの立面図であり、このバックプレーンは、フロントエンドディレクタプリント回路基板とバックエンドディレクタプリント回路基板とメモリ基板とを収容するのに適したスロットを有している。図２のシステムにおいて使用されるバックプレーンの立面図であり、このバックプレーンは、フロントエンドディレクタプリント回路基板とバックエンドディレクタプリント回路基板とメモリ基板を収容すると共に、ダミーフロントエンドディレクタプリント回路基板とダミーバックエンドディレクタプリント回路基板とダミーメモリ基板を収容するのに適したスロットを有し、これらのダミープリント回路基板はジャンパーを有して、このバックプレーンを、図２のメモリ基板とディレクタのすべてを有する完全ポピュレイテドシステム、および、図２のメモリ基板とディレクタの全部の内の一部だけを有するデポピュレイテドシステムと共に使用できるようにしている。デポピュレイテドシステムにおいて使用されるダミーメモリ基板を示すブロック図。デポピュレイテドシステムにおいて使用されるダミーディレクタ基板を示すブロック図。デポピュレイテドシステムにおいて使用されるメモリプリント回路基板の代表的な一つを示す概念図。デポピュレイテドシステムのシステムインターフェースにおいて使用される、一対のホストコンピュータとグローバルキャッシュメモリ基板の間に接続された一対のフロントエンドディレクタ基板と、一対のディスクドライバとグローバルキャッシュメモリ基板の間に接続された一対のフロントエンドディレクタ基板を示すブロック図。図１３のデポピュレイテドシステムのシステムインターフェースにおける使用に適したユニバーサルディレクタ基板を示すブロック図。

Claims

システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムであって、前記システムインターフェースが、複数の第１ディレクタと、複数の第２ディレクタと、グローバルメモリとを有するシステムにおいて、
前記第１ディレクタを有する複数の第１ディレクタ基板と、
前記第２ディレクタを有する複数の第２ディレクタ基板と、
前記グローバルメモリを提供する複数のメモリプリント回路基板と、
前記メモリプリント回路基板の各々は、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、一対の論理ネットワークとを有し、前記一対の論理ネットワークのそれぞれ一方は、前記一対のデータ／制御ポートの対応するいずれか一方に接続されることと、
第１ジャンパーを有する複数のダミー第１ディレクタ基板と、
第２ジャンパーを有する複数のダミー第２ディレクタ基板と、
第３ジャンパーを有する複数のダミーメモリ基板とからなる、複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンを備え、
前記第１ディレクタ基板、前記第２ディレクタ基板、およびメモリプリント回路基板がそれぞれ、前記ダミー第１ディレクタ基板、前記ダミー第２ディレクタ基板、および前記ダミーメモリ基板によって置き換えられたときには、前記第１ジャンパー、第２ジャンパー、および第３ジャンパーはそれぞれ、前記複数の第１ディレクタ基板を前記ホストコンピュータ／サーバに、前記複数の第２ディレクタ基板を前記ディスクドライブ群に、及び、前記グローバルメモリを前記複数の第１ディレクタ基板及び第２ディレクタ基板に接続するために使用されることによって、前記第１ディレクタのうちの一対および前記第２ディレクタのうちの一対が冗長性を有する方式にて前記一対の論理ネットワークに接続されている、データ記憶システム。
前記第１ディレクタ基板は前記第１のジャンパーによって接続されることで、前記第１ディレクタのうちの１つを前記１対のメモリプリント回路基板のメモリアレイに接続するために配線されている、請求項１に記載のシステム。
複数の前記ディレクタのそれぞれは異なるプリント回路基板にあり、前記バックプレーンは前記一対の論理ネットワークのそれぞれを、前記第１ディレクタのうちの１つと前記第２ディレクタのうちの１つとに接続すべく前記第３ジャンパーによって配線及び接続されている、請求項２に記載のシステム。
前記バックプレーンの前記スロットに前記ダミー基板が挿入されることによって前記複数のプリント回路基板の間を接続する、前記ダミー基板上のジャンパーは、前記ディレクタのそれぞれと前記グローバルメモリとの間で別々のポイントツーポイントデータパスを設ける、請求項３に記載のシステム。