JP4360825B2 - 半導体装置の寿命予測方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子を有する半導体装置に用いられるトランジスタの電気特性の寿命に必要十分な各デバイスや回路の設計を行う半導体装置の信頼性ある設計システムと信頼性設計方法、及びそれを用いて設計される半導体装置に関する。また本発明は、特にホットキャリアによる薄膜トランジスタの寿命を検査、予測する方法に関する。
【0002】
【従来の技術】
半導体素子や半導体装置における代表的な寿命に関する物理現象として、ホットキャリアによる特性劣化現象が挙げられる。ホットキャリアはデバイスの寸法が小さくなるにつれ、局所的な電界が大きくなり、動作時において重要性が増大している。その結果、半導体装置の動作不良や動作機能の低下やドレイン電圧に対するドレイン電流の低下を引き起こし、デバイス特性や性能を劣化させている。
【0003】
ここで、ホットエレクトロンによる劣化の現象を説明する。半導体素子、すなわち半導体装置を動作させると、ドレイン領域の近傍に高電界領域が形成され、この高電界領域に流れ込んだ電子は非常に高いエネルギーを有するホットエレクトロンとなる。そして、一部のホットエレクトロンはゲート酸化膜に注入されたり、Si―SiO2界面に界面準位を発生させたりして素子特性の変動をもたらす。ホットキャリアとは、格子系の温度を上回る非平衡状態の正孔と電子とに起因して発生する。また上記のチャネル電子のホットエレクトロン以外に基板ホットエレクトロンもある。
【0004】
さらに衝突電離またはアバランシェ増倍で発生したキャリアが、ホットキャリアとして酸化膜中に注入されること(ドレインアバランシェホットキャリア:Drain Avalanche Hot Carrier :DAHC)や、2次衝突電離によって発生したホットエレクトロン注入(Secondarily Generated Hot Electron:SGHE)がある。なお詳細は、サブミクロンデバイスIIp121〜142(小柳光正著、丸善株式会社出版)に記載されている。
【0005】
これらホットキャリアを代表とする劣化に対する半導体素子や半導体装置の信頼性や特性の検査及び評価は、TEG(Test Element Group)を用いて行われている。TEGは、半導体チップなどに搭載されるテスト領域に形成された複数の半導体素子からなる回路で構成される。
【0006】
検査方法としては、DCストレス試験法の一つであるトランジェント(劣化最大となるVGを基準としたDC電圧を印加する)試験が知られている。DCストレス試験法は、一定の電圧であるストレスを半導体素子にかける検査方法である。このDCストレス試験法は、単体の半導体素子に対して一定の電圧をかけることにより、短時間で半導体素子を検査し、結果を得ることができる。
【0007】
しかし、実際の半導体装置では時間によって端子間のバイアス条件が変化することにより、ホットキャリアの種類が変化するため劣化の状況が異なってしまう。ホットキャリアの種類の変化により、例えば「劣化の緩和」と「劣化の促進」がおこり、両者が同時に影響を及ぼし合い、実際の半導体装置は非常に複雑な劣化を示す。
【0008】
そこで、実際の半導体装置が受けるストレスの条件(電圧や周波数など)を考慮したACストレス試験法がある。ACストレス試験法では、TEGとして複数のTFTからなるリングオシュレータ(R.O.)やインバーターチェーンなどによる評価が行われていた。リングオシュレータとは、CMOS構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路1段あたりの遅延時間を求めるのに利用される。またリングオシュレータ(R.O.)の検査方法は、特許文献1、2に開示されている。またインバーターチェーンは、複数のCMOS構造でなるインバータ回路であり、特許文献3に開示されている。
【0009】
別の検査方法として、所定の環境(温度や湿度)下で、実際の半導体装置(例えば、モジュールとなるパネル)に所定のストレスとなる電圧を印加させた状態で、長時間動作させ、半導体装置の劣化による最低駆動電圧や消費電流の変動を検査するエージング試験法がある。特に、パネルを評価する場合のエージング試験をパネルエージング試験ともいう。
【0010】
【特許文献1】
特開平5−157799
【特許文献2】
特開平7−325122
【特許文献3】
特開平6−313787
【0011】
【発明が解決しようとする課題】
ところで、上記エージング法は半導体装置を検査して劣化や特性の評価が得られるが、評価を得るのに何千時間もの試験時間や何ヶ月もの試験期間がかかることが問題であった。
【0012】
一方DCストレス試験法は、短時間で半導体素子を検査し、劣化や特性の評価を得ることができる方法であるが、DCストレス試験法から得られた劣化や特性の予測や評価は、実際の半導体装置とはずれてしまった。この予測や評価がずれる要因は、DCストレス試験法がストレスとして一定電圧を印加するのに対して、半導体装置への実際のストレスは交流電圧(パルス電圧)が印加されることにあると考えられた。
【0013】
また、半導体装置へのストレスである交流電圧(パルス電圧)を印加するACストレス試験を行った場合であっても、半導体装置の検査を行った結果にずれが生じることがあった。これは実際の半導体装置に生じるストレスを、的確に評価、考慮しきれていないことが原因であった。そのため、半導体装置の正確な劣化や特性の予測を得ることが難しかった。
【0014】
このように、DCストレス試験法やACストレス試験法の結果から求められる劣化や特性の予測が、単純に半導体装置の予測に当てはまるとは限らず、さらにはお互いの相関が不明確であった。
【0015】
そこで本発明はエージング試験とDCストレス試験とに相関を求め、TEGレベルで短時間に半導体装置の劣化や特性の予測を高精度に行うことを目的とする。また本発明は、得られた結果を半導体装置のプロセスや設計に取り込む半導体装置の設計方法を提供することを目的とする。
【0016】
【課題を解決するための手段】
本発明は上記問題点を解決するために、半導体装置を検査するエージング試験とDCストレス試験法とに相関を求め、短時間かつ高精度で半導体装置の劣化や特性変化の予測や評価を行う方法を提供するものである。また本発明は、ストレス試験により得られた条件を、実際の半導体装置のプロセスや設計に取り込む方法を提供するものである。
【0017】
具体的に本発明は、図1(A)に示すようにDCストレス試験法とエージング試験法との間に「CMOS動作を想定したACストレス試験」を行う段階と「リングオシュレータ(R.O.)や各種回路TEGを用いたACストレス試験」を行う段階とを設けることを特徴とする。
【0018】
より具体的に説明すると、例えば図1(B)に示すように、DCストレス試験によるオン電流劣化と、ACストレス試験によるオン電流劣化とに、相関を求める。そして半導体装置のエージング試験による電源電圧変化量と、ACストレス試験によるオン電流劣化との相関を持たせるため、リングオシュレータ(R.O.)や各種回路TEGにより電源電圧変化量(ΔVdd)に対するオン電流劣化とを求める。
【0019】
CMOS動作を想定したACストレス試験とは、図2に示すように、単体TFTのゲート領域とドレイン領域とへ交互に所定の周波数で0Vと正の電圧のパルス信号(つまり、ストレス)を外部から印加する試験である。また、インバーターチェーンを用いて0Vと正の電圧のパルス信号を外部から印加する試験である。このように印加するストレスを外部から制御するため、周波数、duty比、電圧値など多くの条件を設定できる。
【0020】
このストレス条件であるduty比を0%、100%とした状態をそれぞれオフストレス状態、オンストレス状態という。すなわちオンストレスはVg=Vdd、Vd=0Vを、オフストレスはVg=0V、Vd=Vddを印加するDCストレスの一種である。本発明は、分離して評価を行うことが難しかったオンストレス、オフストレス、及びトランジェントストレス(ドレインアバランシェホットキャリア劣化が最大となるストレスを与えるDCストレスの一種、本発明ではゲート電極にVth+1V、ソース・ドレイン電極に正の電圧を印加して評価している)とを分離して半導体装置の劣化予測や評価を行うことができる。また、本発明はストレスとなる印加電圧の立ち上がりや立ち下がりにおける劣化を分離した評価を行うことができる。さらに本発明はストレス条件である印加電圧の違いによる半導体装置の劣化を予測できる。このように本発明はACストレスによる劣化のメカニズムを解明する有効な手段を提供できるため、半導体装置において高精度な劣化予測が得られる。
【0021】
そして、DCストレス試験法から得られるDCストレスに対する半導体素子のオン電流の劣化と、CMOS動作を想定したACストレス試験から得られるACストレスに対する半導体素子のオン電流の劣化との相関が得られる。つまり、ACストレスに対するDCストレスが、どの程度加速して劣化するか(何倍の加速係数で劣化するか)を見積もれ、DCストレスとACストレスとにおける加速係数の違い、すなわち劣化速度の違いがわかることができる。
【0022】
またリングオシュレータ(R.O.)や各種回路TEGを用いたACストレス試験とは、例えば図3に示すリングオシュレータに電圧(電源電圧:Vddともいう)を印加し、リングオシュレータの半導体素子から出力される発振周波数の変化を検出する検査方法である。なお、リングオシュレータ(R.O.)以外でも、シフトレジスタやその他の回路TEGを用いて同様な評価を行える。それらの場合、初期状態の動特性を得るために必要な電源電圧の変化量(以下に示すΔVdd)の評価には、各々の回路動作でより重要となる動特性(パルス幅、遅延時間など)を用いることができる。
【0023】
そして、リングオシュレータ(R.O.)を用いたACストレス試験により、電源電圧Vddと、リングオシュレータから出力される発振周波数の関係が求まり、ΔVddが得られる。このΔVddとは、ストレス試験を行ったリングオシュレータにおいて、初期状態の発振周波数、つまり初期状態の動特性を得るために必要な電源電圧の変化量である。
【0024】
次にΔVddとオン電流の劣化との相関を得るために、各ΔVddに対する半導体素子のオン電流のストレス前後比(ストレス後のオン電流/初期のオン電流)が得られる。それを各ΔVddに対してプロットすると、オン電流のストレス前後比はΔVddに対してある関係を有する。
【0025】
そして、CMOS動作を想定したACストレス試験により得られた結果と、ΔVddとオン電流の劣化との相関から得られた結果とを対比し、オン電流の劣化率をある値(例えばオン電流の劣化率10%とする。但しこのオン電流の劣化率は適宜設定することができる)に設定する場合の、ACストレスとΔVddとの相関が得られる。
【0026】
ここまでのストレス試験結果から、DCストレス試験と、CMOS動作を想定したACストレス試験と、リングオシュレータを用いたACストレス試験と、の相関が得られる。
【0027】
次に、リングオシュレータを用いたACストレス試験とエージング試験との相関について説明する。エージング試験法では、半導体装置に正常な動作を保つことのできる駆動電圧を印加し、劣化前後で測定している。この駆動電圧は劣化に伴い変化し、その変化量は初期状態の動特性を得るために必要なリングオシュレータの電源電圧の変化量にあたいする。そのため、リングオシュレータを用いたACストレス試験から得られるΔVddとオン電流の劣化との相関が得られることにより、半導体装置の劣化特性(動特性)がどの程度変化するかを予想することができる。
【0028】
また本発明は、上述のストレス試験により得られる結果を、半導体装置のプロセスや設計にフィードバックすることが可能である。すなわち、ストレス試験を半導体装置の仕様に基づいて行い、実動作に近いストレスに対して劣化の小さい適切な条件を半導体装置のプロセスや設計にフィードバックして採用することができる。
【0029】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。なお以下の実施の形態で説明する薄膜トランジスタ(以下、TFTという)の極性はN型でもP型でも構わない。そしてTFTのオン電流の劣化は線形領域であっても、飽和領域であっても評価することは可能である。
【0030】
(実施の形態1)
まず本実施の形態では、TEGに形成されたTFTに対して、DC(トランジェント)ストレス試験とCMOS動作を想定したACストレス試験を行った。なお試験条件は、以下のようである。
試験温度:40℃
duty比(印加電圧のVGにおいてHighレベルの占める割合):50%
ストレス電圧:DC(トランジェント)ストレスVd=16V、ACストレス16V、0Vをゲート電極と、ソース電極とに交互に印加、
Vg:劣化最大となる値
サンプル:単体のNチャネル型TFT、チャネルサイズL/W=10/8μm
【0031】
そして各周波数のストレスにおける時間に対するオン電流の劣化率(劣化前と劣化後とのオン電流の差/劣化前のオン電流)を寿命としてプロットすると、図4の(a)〜(c)ようにlogスケールで直線的な関係を持つことがわかる。なお図4の(d)はDC(トランジェント)ストレス試験から得られる結果である。
【0032】
図4で得られた結果から、ACストレスの周波数において劣化率が10%となる時間を寿命としてプロットしたグラフを図5に示す。このとき寿命の目安となる劣化率の数値は適宜設定すればよい。図5の(a)はDC(トランジェント)ストレス試験法による結果、(b)はACストレスの劣化において、トランジェントストレスの劣化が支配的であると仮定した場合の(a)から換算した結果、(c)はACストレス試験の結果である。なおトランジェントストレス試験からの換算とは、ACストレスのRise and Fall timeの1/3の時間がトランジェントストレス時間に相当すると仮定する換算法である。
【0033】
そして、ACストレスに対するDC(トランジェント)ストレスがどの程度の加速して劣化するのかを、加速係数として見積もる。この加速係数は、DC(トランジェント)ストレス試験の結果である(a)と(c)との比でも、DC(トランジェント)ストレス試験から換算した(b)と(c)との比でも構わない。そして、得られた加速係数によりDC(トランジェント)ストレスとACストレスとにおける劣化速度の違いがわかる。例えば、周波数31kHzおよび3.9kHzにおいてACストレス試験の結果は、DC(トランジェント)ストレス試験の結果と比較して、それぞれ1.19倍および8.13倍の加速度で劣化することがわかる。
【0034】
なお本実施の形態では、印加電圧の周波数の条件について劣化を検査するが、周波数以外に、印加電圧の電圧値、印加電圧のduty比、印加電圧の波形の位相ずれ、印加電圧の波形の角度(急峻)に対する劣化を検査してもよい。
【0035】
次に図3に示すようなリングオシュレータ(R.O.)を用いたACストレス試験を行った。なお、試験条件は以下のようである。
試験温度:40℃
ストレス電圧:Vdd=12V、14V、16V
ストレス印加時間:20から100時間
サンプル:19段のリングオシュレータ(nチャネル型TFTのL/W=6/10μm、pチャネル型TFTのL/W=6/20μm)
【0036】
そして図6に示すように、リングオシュレータに入力した電圧(電源電圧)Vddと、リングオシュレータから出力される発振周波数をプロットした結果が得られる。図6の(a)は初期状態(ストレスとなる電圧を0時間印加した状態)であり、(b)はストレスを20時間印加した状態である。これらのグラフから、初期状態の動特性を得るために必要な電源電圧の増加分に値するΔVddが得られる。
【0037】
また図7の(A)や(B)に示すように、ストレス前(初期状態)とストレス後(20時間後)でのリングオシュレータの発振周波数は、電源電圧(Vdd)に依存性を有する。そのため、印加する電圧の値は、実際の半導体装置や想定する回路等を考慮して設定する必要がある。本実施の形態では、例えば10V系のCMOS回路を想定した場合、波形のなまり等による電圧降下マージンを2V程度見込んで、ΔVddを評価する初期電源電圧Vddは8Vとした。なお、本実施の形態ではリングオシュレータに電源電圧を印加する時間を20時間としているが、この印加時間は適宜設定すればよい。
【0038】
次に、ΔVddとリングオシュレータの一部を切断したTFT(図3参照)のオン電流の劣化との相関を求める。なお、評価するTFTはどれでも構わず、またオン電流の劣化を検査するTFTの数はいくつでもよい。図8には、ΔVddに対応する時間におけるTEGのオン電流のストレス前後比(ストレス後のオン電流/ストレス前(初期)のオン電流)をプロットしたグラフを示す。なお、オン電流のストレス前後比は、ACストレス試験のオン電流劣化から得ることができ、例えば図4に示すオン電流の劣化率から得ることができる。
【0039】
図8からわかるように、オン電流のストレス前後比と、ΔVddとの間に直線となる近似線を得ることができる。そして図8よりΔVdd=0.2Vにおけるオン電流のストレス前後比をみると0.7程度の値となることがわかる。このΔVddから、実際の半導体装置の動作マージンを予想することができる。なお、より実際の半導体装置に近い予測の方法は実施の形態5で説明する。
【0040】
以上の本実施の形態により、DCストレス試験とエージング試験とに相関が得ることができる。この得られた相関より、半導体装置の実動作に近い信頼性の判断基準を、TEGレベルのDCストレス試験法にも当てはめることができ、短時間のTEGレベルの検査試験により半導体装置の劣化予測を得ることが可能となる。
【0041】
(実施の形態2)
次に、オフストレスおよびオンストレスについて説明する。図9はACストレス試験において、印加する電圧の波形を示す。ある1周期中に印加する電圧が一定の領域(a)及び領域(b)と、電圧が変化する領域(c)とを有する。さらに電圧が一定の領域である領域(a)はオンストレス状態であり、領域(b)はオフストレス状態である。また領域(c)は、トランジェント状態の領域(d)を有する。
【0042】
図10(A)に示すようにオンストレス状態の劣化は、ゲート電極下に集まったキャリアがゲート絶縁膜と半導体膜との界面にトラップされて起こると考えられる。また図10(B)に示すようにオフストレス状態の劣化は、電界の高いドレイン端で加速されたキャリアが、ゲート絶縁膜に注入されて起こると考えられる。図10(c)には、ドレインアバランシェホットキャリアによる劣化が最大となる、トランジェント状態のチャネル部の図を示す。DCストレス印加時では、VG=Vth+1V前後でオン電流の劣化は最大となる。そしてACストレス印加時においても同様に、領域(d)においてオン電流の劣化が大きくなると考えられる。以上のように、ACストレスは複数の劣化状態を有し、その結果複雑な劣化が生じてしまう。
【0043】
そこで本実施の形態では、オフストレスやオンストレスの特有な劣化を考慮し、半導体装置の劣化予測を高精度に評価する方法を説明する。
【0044】
まず図11に、オフストレス試験と、オンストレス試験の結果を示す。なお、オフストレス状態とはCMOS動作を想定したACストレス試験において、duty0%の状態であり、オンストレス状態とはduty100%の状態である。この結果から、オフストレス状態とオンストレス状態によってオン電流の劣化率が異なることがわかる。なお同様に、図11で示すduty0%や100%以外のduty比(例えば0.5%や50%等)の結果を得ることも可能である。以下に、試験条件を示す。
試験温度:40℃
ストレス電圧:Vdd=22V(オンストレスVg=22V、Vd=0V、オフストレスVg=0V、Vd=22V)
サンプル:単体のNチャネル型TFT、L/W=10/8μm
【0045】
次に図12に、図11のオフストレスとオンストレスにおけるオン電流の劣化率が10%となる寿命をACストレス周波数に対してプロットしたグラフを示す。なお、オン電流の劣化率は10%に限定されず、適宜設定すればよい。また図12にはACストレス試験の結果と、DC(トランジェント)ストレス試験の結果と、DC(トランジェント)ストレス試験の結果から換算した値も示す。なお図12に示すオフストレス劣化の換算やオンストレス劣化の換算とは、各周波数に占める割合で換算することを指す。
【0046】
図12をみると、ACストレス試験の結果が、DC(トランジェント)ストレスからの換算値からずれることがわかる。このずれは、DC(トランジェント)ストレス試験の換算値とオフストレス劣化の換算値とが交わった低周波数側で起こっている。すなわち、低周波数側ではオフストレス状態の劣化による影響が現れ、相互に影響を及ぼすことがわかる。従って低周波数でのACストレス試験の劣化を評価する場合には、オフストレス状態の劣化の影響を考慮しなくてはならない。もちろんDC(トランジェント)ストレス試験の換算値がオンストレス状態の劣化と交わる場合には、オンストレス状態の劣化を考慮しなければならないことが予想される。
【0047】
以上のように低周波数側で、オフストレスやオンストレス状態の劣化を考慮して、実施の形態1と同様に図8を参照し、ΔVddとの相関を求め、劣化を予測することができる。すなわち本実施の形態により、低周波数側でオフストレスやオンストレス劣化を考慮した測定結果を得ることができ、より正確な劣化予測を行うことができる。
【0048】
このように本実施の形態のストレス試験により、ACストレスによる劣化のメカニズムを解明する有効な手段を提供できる。すなわち、オンストレスやオフストレス状態の劣化がどの程度影響するか把握することができ、半導体装置の劣化予測を高精度に行うことができる。そして実施の形態1と本実施の形態とにより、TEGレベルの短時間の検査試験で高精度な劣化予測を得ることができる。
【0049】
(実施の形態3)
本実施の形態では、図9の領域(c)におけるACストレス特有の劣化を考慮する検査方法の例を説明する。
【0050】
図13はインバーターチェーンにACストレスとなる印加電圧を印加し、立ち上がりと立ち下がり(領域(c))期間の時間に対してインバーターチェーン中の単体TFTのオン電流が10%劣化した時間を寿命としてプロットしたグラフである。なお、試験条件を以下に示す。
試験温度:40℃
ストレス電圧:0Vと22Vを交互に印加
サンプル:インバーターチェーン 11段(nチャネル型TFTのL/W=10/10μm、pチャネル型TFTのL/W=10/20μm)
【0051】
図13からホットキャリア劣化による寿命は、図9の領域(c)であるACストレスとなる印加電圧の立ち上がりと立ち下がり(以下Rise and Fallともいう)期間の長さに依存性を示すことがわかる。そしてこの領域(c)の期間が長いほど、ホットキャリア劣化による寿命が短くなる傾向があることがわかる。
【0052】
そこで本実施の形態では、ACストレスとなる印加電圧の立ち上がりと立ち下がり期間の長さの依存性を考慮して、CMOS動作を想定したACストレス試験を行う。図14には、Rise and Fallの時間を、1μsec、100nsec、15nsecとし、ACストレス周波数に対するオン電流の劣化率が10%となる時間を寿命としてプロットしたものを(△)で示す。なお、以下に試験条件を示す。
試験温度:40℃
ストレス電圧:22V
ストレス周波数:3.9kHz、31kHz、100kHz、500kHz
サンプル:インバーターチェーン11段(nチャネル型TFTのL/W=10/10μm、pチャネル型TFTのL/W=10/20μm)
【0053】
また図14には、DC(トランジェント)試験の結果と、トランジェント試験結果からの換算値も示す。なお、以下に試験条件を示す。
試験温度:40℃
ストレス電圧:Vg=Vth+1V、Vd=22V
サンプル:nチャネル型TFTのL/W=10/8μm
【0054】
この結果をみると、図14(c)のようにRise and Fallの期間が短くなるにつれ、実測値がDC(トランジェント)ストレスの結果から換算した線とずれ、DC(トランジェント)ストレス試験から換算した寿命より短くなっている。従ってRise and Fallの期間が短い、すなわち図9の領域(c)が短く、電圧の立ち上がりや下がりが急峻であるほど、ACストレス特有の劣化であるRise and Fallの期間の劣化を考慮する必要があることがわかる。
【0055】
以上のように電圧の立ち上がりや下がりが急峻であるほど、ACストレス特有の劣化であるRise and Fallの期間の劣化を考慮して、実施の形態1と同様に図8を参照し、ΔVddとの相関を求め、劣化を予測しなければならない。その結果、より正確な劣化予測を行うことができる。
【0056】
このように本実施の形態により、ACストレスによる劣化のメカニズムを解明する有効な手段を提供することができる。すなわちACストレス特有の劣化であるRise and Fallの期間がどの程度劣化に影響するか把握することができ、半導体装置の劣化予測を高精度に行うことができる。そして実施の形態1とあわせることにより、TEGレベルの短時間のストレス試験で半導体装置の劣化予測を得ることができる。
【0057】
なお本実施の形態は、実施の形態2と合わせて利用することにより、さらに高精度に半導体装置の劣化予測することができる。
【0058】
(実施の形態4)
本実施の形態では、劣化の電源電流依存性を用いて評価する方法について説明する。
【0059】
図15(A)は、DC(トランジェント)ストレス試験におけるオン電流の劣化率と時間を示すグラフであり、図15(B)は、CMOS動作を想定したACストレス試験におけるオン電流の劣化率と時間を示すグラフであり、図15(C)は、実施の形態2で説明したオフストレス試験におけるオン電流の劣化率と時間を示すグラフである。なお、以下に試験条件を示す。
試験温度:40℃
ストレス条件: (A)ゲート電極(Vg)=Vth+1V、ドレイン電極(Vd)=16V、14V、12V
(B)VgとVdへ0Vと17V、16V、15Vのいずれかを交互に印加、周波数3MHz
(C)Vg=0V、Vd=20V、18V、16V
サンプル:単体のNチャネル型TFT、チャネルサイズL/W=10/8μm
【0060】
図15より、各ストレス試験において、印加する電圧の値により劣化速度が異なることがわかる。そこで本実施の形態は、DC(トランジェント)ストレス試験、ACストレス試験およびオフストレス試験において印加する電圧を考慮して検査を行う例を説明する。
【0061】
まず図16に、図15(A)から(C)に基づきオン電流の劣化するドレイン電圧(Vdd)の逆数と、この逆数に対してオン電流が10%減少する時間(オン電流の劣化率は適宜設定できる)を寿命としてプロットするグラフを示す。なお図16(A)はDC(トランジェント)ストレス試験結果のグラフ、図16(B)はACストレス試験結果のグラフ、図16(C)は実施の形態3に示したRise and Fall期間を考慮し、図16(B)に示すACストレス試験の結果を、トランジェントストレスに換算を行ったグラフ、図16(D)はオフストレス試験結果のグラフである。
【0062】
図16のDC(トランジェント)ストレス試験による結果と、ACストレス試験による結果とから、DC(トランジェント)ストレス試験のACストレス試験に対する加速係数を見積もることができる。
【0063】
さらに図16に示したように電圧による加速試験を行うことで、実際の時間をかけなくとも、各ストレス試験における10年間や20時間保証される推定保証電圧を求めることが可能となる。
【0064】
劣化の電源電圧依存性を考慮して、実施の形態1の図8を参照し、ΔVddとの相関を求め、ストレス試験における劣化を予測することができる。
【0065】
上述のように本実施の形態では劣化の電源電圧依存性を考慮することにより、長時間ストレスをかけたときの劣化の予想が可能となる。このように本実施の形態により、半導体装置の劣化予測を高精度かつ短時間に行うことができる。
【0066】
(実施の形態5)
本実施の形態では、シフトレジスタを用いた動特性評価方法について検討する。
【0067】
まず図19に示すサンプルのシフトレジスタを用いて動特性劣化試験を行った。なお、図19(A)はシフトレジスタの写真を示し、(B)は等価回路図を示す。また(A)におけるGND、SP、Vdd、CLK、CLKbはそれぞれ、接地領域、スタートパルス入力領域、電源電圧供給領域、クロック信号入力領域、反転クロック信号入力領域である。試験条件は以下の通りである。
試験温度:40℃
ストレス電圧:Vdd=20V、SPへのパルス電圧20V
ストレス印加時間:0(初期)〜100時間
サンプル:10段のシフトレジスタ 、評価部分のTFTサイズL/W=10/20μm
【0068】
そしてストレス印加前後に、シフトレジスタ3、5、7、10段目において遅延時間、及びRise Time(Rise and Fall期間のRise期間)の電源電圧に対する依存性の測定結果を図20に示す。なお電源電圧依存特性を測定する場合には、その他のパラメータとしてパルス幅、振幅、Fall Time等があり、測定するシフトレジスタの段数は適宜設定すればよい。そして測定時間は1、6、100時間とするが、測定時間は実施者が適宜設定すればよい。
【0069】
図20(A)には、シフトレジスタ3段目における遅延時間と電源電圧との関係を示し、(B)には、シフトレジスタ3段目におけるRise Timeと電源電圧との関係を示す。
【0070】
図20(A)、(B)から、測定時の電源電圧が低いほど遅延時間及びRise Timeの値が大きく、ストレス印加後もこの傾向は変わっていないことがわかる。なお、その他の段数でも同様の結果を示していた。
【0071】
次に、図20(A)、(B)から算出した電源電圧の変化量、例えば増加量(ΔVdd)とオン電流劣化(ストレス後のオン電流/ストレス前のオン電流)の関係をそれぞれ図21(A)、(B)に示す。なお、図8に示すリングオシュレータによるΔVddも合わせて示す。
【0072】
図21から、シフトレジスタにおける遅延時間から算出したΔVdd及びRise Timeから算出したΔVddは、リングオシュレータによるΔVddと比べて、オン電流劣化に対する動作マージン(すなわちΔVdd)が大きくなっていることがわかる。シフトレジスタは、リングオシュレータよりも半導体装置内の回路に近いため、シフトレジスタ評価から得られたΔVddとオン電流の劣化との相関の方が半導体装置の劣化特性(動特性)をより正確に示していると考えられる。よってシフトレジスタを用いてΔVddを評価することにより、半導体装置により近い劣化特性を得ることが可能となる。
【0073】
更に、リングオシュレータを用いた評価と、シフトレジスタを用いた評価とに相関を求めることにより、リングオシュレータでのより簡易な評価により、正確な半導体装置の評価を行うことができる。
【0074】
また本発明は、シフトレジスタ以外の回路にも適応することが可能である。すなわち図6に示すY軸を動特性のパラメータとし、それに対する測定時のVddを求めて、ΔVddを得ることができうる回路であれば、本発明を適応することができる。
【0075】
(実施の形態6)
本実施の形態では、TEGを構成する半導体素子、例えばTFTの構造、結晶化や活性化条件、不純物領域のドーズ量等をふった条件において、実施の形態1乃至5のいずれか、又は組み合わせてストレス試験を行い、その結果を半導体装置の作製工程にフィードバックする例を説明する。
【0076】
まず図17に例示するように、作製工程にフィードバックする順序は大きく分けて二つある。一つ目の順序(a)は、半導体装置の仕様条件(例えば電源電圧や周波数等)に基づいて、設計される動作マージンをどの程度確保するかを設定する場合である。
【0077】
順序(a)では、設定された動作マージンでのオン電流の劣化率を求め、求められたオン電流の劣化率での保証電圧が半導体装置の仕様である電源電圧を超えるような修正が必要な条件を、主にプロセスへフィードバックし、修正変更するものである。設計へフィードバックしても構わない。もちろん、修正が不要な条件は、そのままプロセスや設計へフィードバックして使用することができる。
【0078】
順序(a)の例を具体的に説明すると、半導体装置の仕様である電源電圧を12Vとする。これに基づいて半導体装置の動作マージン(動特性劣化)を0.2V確保するように設計する。この半導体装置の動作マージンは、上述したようにΔVddに値し、図8よりオン電流の劣化は33%まで許容されることがわかる。ある現状プロセスを用いて試作したTEGについてDCストレス試験やACストレス試験を行うことにより、例えばオン電流が33%劣化する状態の保証電圧が10Vと求まるとする。すると、装置仕様の電源電圧12Vを超えていないことがわかる。よってこの場合、より信頼性の高いプロセスを用いる必要があるとわかるため、プロセスへフィードバックさせて信頼性の確保を図ることができる。なお、上記数値はリングオシレータを用いた場合の一例である。
【0079】
また各プロセス条件で試験を行った結果をデータベースに記録、保存しておき、複数のプロセス条件からパネルの画素部や駆動回路部という目的に応じた半導体装置の最適なプロセス条件を選択することができる。その後は、不純物領域へ変化する不純物の添加量、結晶化又は活性化条件等を、それぞれドーピング装置や、加熱炉またはレーザ照射装置へ入力できるようにすることもできる。また、半導体装置に適するゲート電極構造や低濃度不純物領域の構成を短時間に得ることができる。
【0080】
すなわち本発明の検査方法から得られた結果をデータベース化することにより、半導体装置作製の管理方法や、半導体装置製造システムを提供することができる。
【0081】
図18は、順序(a)に基づき、DC(トランジェント)ストレス試験、ACストレス試験およびオフストレスを考慮したストレス試験から予測される10年間の推定保証電圧を算出した結果を示す。なお、条件Aと条件Bとは同一の構成を有するTFTに対して、熱活性化あり(条件A)、熱活性化なし(条件B)としたものである。但し、条件Bのオフストレスを考慮したストレス試験では劣化がほとんどない結果を得ているため、表には掲載していない。このことは条件Bではオフストレスによる劣化を考慮する必要がないとも言える。
【0082】
図18をみると、装置の仕様である電源電圧が12Vであるとき、条件BのACストレス試験は推定保証電圧が12Vを満たしていないことがわかる。つまり推定保証電圧12V以上確保するには、条件Aのほうがよいことがわかる。よって、条件Aである熱活性化を行う工程を半導体装置のプロセスへ採用することができる。
【0083】
もう一つの順序(b)は、現状のプロセスで作製された半導体装置を、装置の仕様に従って10年間駆動させた場合、オン電流の劣化がどの程度となるかをTEGレベルのストレス試験で見積もる場合である。このような半導体装置の10年後の劣化を、短時間の加速試験にて評価、予測することができる。そして、見積もられたオン電流劣化によって、動特性の変動がどの程度になるかが求まる。次に求められた動特性の変動、すなわち現プロセスで予測される動特性の変動がマージンとして確保できているかを、設計へフィードバックする。もちろんプロセスへフィードバックしても構わない。
【0084】
順序(b)の例を具体的に説明する。まず現状プロセスで作製された半導体装置を仕様である電源電圧及び周波数で10年駆動させた場合、DCストレス試験やACストレス試験であるTEGレベルの加速試験から、オン電流の劣化は50%程度と見積もられる。そして図8から、オン電流の劣化50%で、動特性変動が0.3Vとなることがわかる。その後、動特性変動0.3Vを許容できる動作マージンを確保するように設計へフィードバックする。
【0085】
以上の本実施の形態により、ストレス試験より得られた結果を半導体装置の作製条件の設計指針として取り込むことにより、信頼性の高い半導体装置を得ることができる。また半導体装置の電源電圧が高く得られる条件をプロセスや設計にフィードバックすることも可能である。このように本発明のストレス試験より得られた結果を、半導体装置の設計指針として取り込むことにより、信頼性が高く、特性のよい半導体装置を提供することができる。
【0086】
【発明の効果】
本発明は、DCストレス試験とエージング試験との相関を得ることができ、この得られた相関に基づいて、短時間なDCストレス試験から、エージング試験の評価を得ることができる。つまり、得られた結果の相関を求めることにより、実際の半導体装置の実動作に近い信頼性の判断基準を、TEGレベルの試験法にも当てはめることが可能となり、短時間で半導体装置の劣化や特性の予測を得ることができる。
【0087】
また本発明のACストレス試験法は、オフストレスやオンストレスによる劣化、ストレスとなる電圧の立ち上がり、立ち下がりを代表とするACストレス特有劣化を分離して評価することが可能となる。そのため、いろいろな状況、条件における半導体装置の劣化や特性の予測を高精度に行うことができる。
【0088】
さらに本発明は、得られた予測や評価を半導体装置の設計やプロセスに取り込む(フィードバックする)ことができる。例えば、本発明の検査方法により得られる実動作に近いストレスに対して劣化が小さいプロセスを採用することができる。また、半導体装置の長期動作による動特性の変化を予測することができ、この変化を動作マージンとして設計にフィードバックすることができるため、信頼性が保証された半導体装置を提供することが可能となる。さらに本発明は、要求された条件(例えば駆動電圧を指定する)に対する設計指針としても採用できる。
【図面の簡単な説明】
【図1】 本発明を示すブロック図。
【図2】 本発明の検査方法の例を示す図。
【図3】 本発明の検査方法の例を示す図。
【図4】 本発明による検査の結果を示す図。
【図5】 本発明による検査の結果を示す図。
【図6】 本発明による検査の結果を示す図。
【図7】 本発明による検査の結果を示す図。
【図8】 本発明による検査の結果を示す図。
【図9】 本発明の検査方法における印加電圧を示す図。
【図10】 劣化の状態を示す図。
【図11】 本発明による検査の結果を示す図。
【図12】 本発明による検査の結果を示す図。
【図13】 本発明による検査の結果を示す図。
【図14】 本発明による検査の結果を示す図。
【図15】 本発明による検査の結果を示す図。
【図16】 本発明による検査の結果を示す図。
【図17】 本発明の検査方法および半導体装置の作製条件を示す図。
【図18】 本発明による検査の結果を示す図。
【図19】 本発明の検査方法の例を示す図。
【図20】 本発明による検査の結果を示す図。
【図21】 本発明による検査の結果を示す図。
Claims (6)
- 第1の単体のトランジスタに一定の電圧を印加し、時間経過後の前記第1の単体のトランジスタのオン電流値と初期状態の前記第1の単体のトランジスタのオン電流値との差を、前記初期状態の前記第1の単体のトランジスタのオン電流値で除した第1のオン電流劣化率を求め、
第2の単体のトランジスタにパルス状の電圧を印加し、時間経過後の前記第2の単体のトランジスタのオン電流値と初期状態の前記第2の単体のトランジスタのオン電流値との差を、初期状態の前記第2の単体のトランジスタのオン電流値で除した第2のオン電流劣化率を求め、
前記第1のオン電流劣化率と前記第2のオン電流劣化率とから、前記第2の単体のトランジスタにパルス状の電圧を印加したACストレスに対する、前記第1の単体のトランジスタに一定電圧を印加したDCストレスが加速して劣化する加速係数を見積もり、
複数のトランジスタからなる回路における各々のトランジスタにパルス状の電圧を印加し、時間経過後に前記回路の初期状態の動特性を得るために必要な電源電圧の変化量を求め、
前記電源電圧の変化量に対応する時間における前記複数のトランジスタの少なくとも一つのトランジスタのオン電流値を、前記少なくとも一つのトランジスタの初期状態のオン電流値で除したストレス前後比を求め、
前記電源電圧の変化量と前記ストレス前後比の相関を求め、前記電源電圧の変化量、前記ストレス前後比、前記第2のオン電流劣化率及び前記加速係数を用いて半導体装置の寿命を予測することを特徴とする半導体装置の寿命予測方法。 - 第1の単体のトランジスタに一定の電圧を印加し、時間経過後の前記第1の単体のトランジスタのオン電流値と初期状態の前記第1の単体のトランジスタのオン電流値との差を、前記初期状態の前記第1の単体のトランジスタのオン電流値で除した第1のオン電流劣化率を求め、
第2の単体のトランジスタにパルス状の電圧を印加し、時間経過後の前記第2の単体のトランジスタのオン電流値と初期状態の前記第2の単体のトランジスタのオン電流値との差を、初期状態の前記第2の単体のトランジスタのオン電流値で除した第2のオン電流劣化率を求め、
前記第1のオン電流劣化率と前記第2のオン電流劣化率とから、前記第2の単体のトランジスタにパルス状の電圧を印加したACストレスに対する、前記第1の単体のトランジスタに一定電圧を印加したDCストレスが加速して劣化する加速係数を見積もり、
複数のトランジスタからなる回路における各々のトランジスタにパルス状の電圧を印加し、時間経過後に前記回路の初期状態の動特性を得るために必要な電源電圧の変化量を求め、
前記電源電圧の変化量に対応する時間における前記複数のトランジスタの少なくとも一つのトランジスタのオン電流値を、前記少なくとも一つのトランジスタの初期状態のオン電流値で除したストレス前後比を求め、
前記電源電圧の変化量と前記ストレス前後比の相関を求め、前記電源電圧の変化量、前記ストレス前後比、前記第2のオン電流劣化率及び前記加速係数を用いて半導体装置の寿命を予測する寿命予測方法であって、
前記第1の単体のトランジスタに一定の電圧を印加する場合、前記第1の単体のトランジスタがオフストレス状態となる電圧、前記第1の単体のトランジスタがオンストレス状態となる電圧、及び前記第1の単体のトランジスタがトランジェントストレス状態となる電圧それぞれに分けて、前記第1の単体のトランジスタに一定の電圧を印加し、オフストレス、オンストレス及びトランジェントストレスそれぞれに対する前記第1のオン電流劣化率を求めることを特徴とする半導体装置の寿命予測方法。 - 第1の単体のトランジスタ、第2の単体のトランジスタ及び複数のトランジスタからなる回路を有するTEG及び半導体装置を準備し、
前記第1の単体のトランジスタに一定の電圧を印加し、時間経過後の前記第1の単体のトランジスタのオン電流値と初期状態の前記第1の単体のトランジスタのオン電流値との差を、前記初期状態の前記第1の単体のトランジスタのオン電流値で除した第1のオン電流劣化率を求め、
前記第2の単体のトランジスタにパルス状の電圧を印加し、時間経過後の前記第2の単体のトランジスタのオン電流値と初期状態の前記第2の単体のトランジスタのオン電流値との差を、初期状態の前記第2の単体のトランジスタのオン電流値で除した第2のオン電流劣化率を求め、
前記第1のオン電流劣化率と前記第2のオン電流劣化率とから、前記第2の単体のトランジスタにパルス状の電圧を印加したACストレスに対する、前記第1の単体のトランジスタに一定電圧を印加したDCストレスが加速して劣化する加速係数を見積もり、
複数のトランジスタからなる回路における各々のトランジスタにパルス状の電圧を印加し、時間経過後に前記回路の初期状態の動特性を得るために必要な電源電圧の変化量を求め、
前記電源電圧の変化量に対応する時間における前記複数のトランジスタの少なくとも一つのトランジスタのオン電流値を、前記少なくとも一つのトランジスタの初期状態のオン電流値で除したストレス前後比を求め、
前記電源電圧の変化量と前記ストレス前後比の相関を求め、前記電源電圧の変化量、前記ストレス前後比、前記第2のオン電流劣化率及び前記加速係数を用いて前記半導体装置の寿命を予測することを特徴とする半導体装置の寿命予測方法。 - 第1の単体のトランジスタ、第2の単体のトランジスタ及び複数のトランジスタからなる回路を有するTEG及び半導体装置を準備し、
前記第1の単体のトランジスタに一定の電圧を印加し、時間経過後の前記第1の単体のトランジスタのオン電流値と初期状態の前記第1の単体のトランジスタのオン電流値との差を、前記初期状態の前記第1の単体のトランジスタのオン電流値で除した第1のオン電流劣化率を求め、
前記第2の単体のトランジスタにパルス状の電圧を印加し、時間経過後の前記第2の単体のトランジスタのオン電流値と初期状態の前記第2の単体のトランジスタのオン電流値との差を、初期状態の前記第2の単体のトランジスタのオン電流値で除した第2のオン電流劣化率を求め、
前記第1のオン電流劣化率と前記第2のオン電流劣化率とから、前記第2の単体のトランジスタにパルス状の電圧を印加したACストレスに対する、前記第1の単体のトランジスタに一定電圧を印加したDCストレスが加速して劣化する加速係数を見積もり、
複数のトランジスタからなる回路における各々のトランジスタにパルス状の電圧を印加し、時間経過後に前記回路の初期状態の動特性を得るために必要な電源電圧の変化量を求め、
前記電源電圧の変化量に対応する時間における前記複数のトランジスタの少なくとも一つのトランジスタのオン電流値を、前記少なくとも一つのトランジスタの初期状態のオン電流値で除したストレス前後比を求め、
前記電源電圧の変化量と前記ストレス前後比の相関を求め、前記電源電圧の変化量、前記ストレス前後比、前記第2のオン電流劣化率及び前記加速係数を用いて前記半導体装置の寿命を予測する寿命予測方法であって、
前記第1の単体のトランジスタに一定の電圧を印加する場合、前記第1の単体のトランジスタがオフストレス状態となる電圧、前記第1の単体のトランジスタがオンストレス状態となる電圧、及び前記第1の単体のトランジスタがトランジェントストレス状態となる電圧それぞれに分けて、前記第1の単体のトランジスタに一定の電圧を印加し、オフストレス、オンストレス及びトランジェントストレスそれぞれに対する前記第1のオン電流劣化率を求めることを特徴とする半導体装置の寿命予測方法。 - 請求項1乃至請求項4のいずれか一において、
前記回路に印加する電源電圧の違いによる劣化を考慮して前記半導体装置の寿命を予測することを特徴とする半導体装置の寿命予測方法。 - 請求項1乃至請求項5のいずれか一において、
前記第2の単体のトランジスタに印加される前記パルス状の電圧の立ち上がり又は立ち下がりを考慮して前記半導体装置の寿命を予測することを特徴とする半導体装置の寿命予測方法。
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