JP4359739B2

JP4359739B2 - Photoelectric conversion device and solid-state imaging device

Info

Publication number: JP4359739B2
Application number: JP2000321343A
Authority: JP
Inventors: 真之寺井; 顕人田邊
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-10-20
Filing date: 2000-10-20
Publication date: 2009-11-04
Anticipated expiration: 2020-10-20
Also published as: JP2002134731A

Description

【０００１】
【発明の属する技術分野】
本発明は、光電変換素子および固体撮像素子に関し、特に、残像を発生させずに読み出しゲート電圧および引き抜き電圧の増大が抑制されたＣＣＤ固体撮像素子に関する。
【０００２】
【従来の技術】
光電変換素子として、受光部での余剰電荷を基板側に排出するようにした、いわゆる縦型オーバーフロードレイン方式の光電変換素子が知られている。
【０００３】
この縦型オーバーフロードレイン方式の光電変換素子を用いた固体撮像素子において、オーバーフローバリアを深く形成して感度を向上させる目的で、第１導電型半導体基板に、オーバーフローバリア領域となる第２導電型半導体領域を形成し、その後第１導電型半導体基板上に所望の波長域の光が十分吸収され得る厚さで真性または第１導電型または第２導電型の半導体エピタキシャル層を形成し、この半導体エピタキシャル層に受光部を形成した構成が特開平９−３３１０５８に開示されている。
【０００４】
以下に図を用いて従来構造について説明する。図１１に従来の光電変換素子の受光部の断面図を示す。ｎ型半導体基板２にｐ型不純物によるオーバーフローバリア領域３が形成され、ｎ型半導体基板２上にここでは低濃度でｎ型の半導体エピタキシャル層４が形成されている。さらに、半導体エピタキシャル層４には、隣接画素への信号電荷の流出を防ぐ高濃度のｐ型のチャネルストップ領域６、並びに電荷蓄積領域７及び高濃度のｐ型半導体領域８からなる受光部１が形成されている。また、基板表面の受光部１を除く領域には遮光膜１０が形成され、半導体エピタキシャル層４と遮光膜１０の間には絶縁膜９が形成されている。なお、図中には示していないが、受光部１には隣接して、受光部１の蓄積電荷を出力部もしくは電荷転送部に読み出すための読み出しゲートが形成されている。
【０００５】
【発明が解決しようとする課題】
近年、素子寸法の縮小とともにチャネルストップ領域６の間隔Ｗは狭まっており、また長波長領域の感度を向上させるため、半導体エピタキシャル層４の膜厚を厚くする傾向にある。
【０００６】
図１２は、図１１のｃ−ｃ’断面における深さ方向の電位分布（ポテンシャル分布）を示したものである。図１２（ａ）は基板電圧が小さい場合、（ｂ）は蓄積電荷を基板に引き抜くために基板電圧を大きくした場合を示す。また、図中の実線１１は、Ｗが縮小された場合の電子の感じるポテンシャルを示し、破線１２はＷが大きい場合の電子の感じるポテンシャルを示す。
【０００７】
図１２（ａ）に示されるように、従来構造を用いた場合、Ｗの縮小により深さ方向のポテンシャル分布にポテンシャルピーク１４が現れる。原因は図１１のチャネルストップ領域６からの横方向の空乏層の広がりによって電位が低下したためである。このポテンシャルピーク１４の電位は、半導体エピタキシャル層４の不純物濃度が小さいほど低くなり、素子の感度およびブルーミング特性が劣化する。また、Ｗが大きくポテンシャルピーク１４が無い場合はオーバーフローバリアピーク１３より浅いところで生成された電荷は蓄積電荷１５に加わるが、これに対してＷが小さくポテンシャルピーク１４が存在する場合は、ポテンシャルピーク１４とオーバーフローバリアピーク１３との間で生成された電子は蓄積電荷１６に加わる。ポテンシャルピーク１４がオーバーフローバリアピーク１３よりも低い場合、ポテンシャルピーク１４とオーバーフローバリアピーク１３との間の電荷蓄積領域（蓄積電荷１６の領域）に電子が蓄積され、そのポテンシャルがポテンシャルピーク１４と同電位になるとポテンシャルピーク１４とオーバーフローバリアピーク１３との間で生成された電子も蓄積電荷１５に加わるようになる。しかし、ポテンシャルピーク１４があると、受光部の信号電荷を読み出す時に蓄積電荷１６は受光部１に取り残される。よってその分だけ信号電荷が減少する。また、この取り残された電荷は、熱電子放出によって時間が経つとともに電荷蓄積領域７に流入し、再生画面上では残像となって現れる。また、ポテンシャルピーク１４を無くすためにエピタキシャル層４の不純物濃度を高濃度にすると電荷蓄積領域７の空乏化時の電位が上昇するため、受光部の信号電荷を読み出す際の読み出しゲート電圧が上昇する。
【０００８】
一方、Ｗが大きい場合は、半導体エピタキシャル層４の不純物濃度を薄くするに従い基板に蓄積電荷を引き抜く際の基板電圧は小さくなる傾向がある。しかし、これに対してＷが小さい場合は、図１２（ｂ）に示すように、基板電圧の増大によりオーバーフローバリアピークが消えた後でもポテンシャルピーク１４が残るため残留電荷２３が残り、ポテンシャルピーク１４を消すためにより大きい電圧を基板に加える必要がある。そのため、Ｗが大きい場合に比べ引き抜き電圧は増大する。また、前述したようにポテンシャルピーク１４を無くすために半導体エピタキシャル層４の不純物濃度を高濃度にすると受光部の信号電荷を読み出す際の読み出しゲート電圧が上昇する。
【０００９】
そこで本発明の目的は、上記課題に鑑み、半導体エピタキシャル層を用いてオーバーフローバリア領域を深く位置するように構成され、素子寸法が縮小化された光電変換素子及び固体撮像素子において、ポテンシャルピーク１４の発生を効果的に抑制することで、残像を発生させずに読み出しゲート電圧および引き抜き電圧の増大を抑制することにある。
【００１０】
【課題を解決するための手段】
本発明は、第１導電型半導体基板と、第１導電型半導体基板にオーバーフローバリアとして形成された第２導電型半導体領域と、第１導電型半導体基板上に形成された真性または第１導電型または第２導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層に形成された第１導電型高濃度層および受光部と、前記半導体エピタキシャル層表面から前記第１導電型高濃度層の深さまで形成された受光部分離用の第２導電型のチャネルストップ領域とを有し、前記第１導電型高濃度層の不純物濃度が前記半導体エピタキシャル層の不純物濃度よりも高いことを特徴とするオーバーフロードレイン方式の光電変換素子に関する。
【００１１】
また本発明は、第１導電型半導体基板と、第１導電型半導体基板にオーバーフローバリアとして形成された第２導電型半導体領域と、第１導電型半導体基板上に形成された真性または第１導電型または第２導電型の第１の半導体エピタキシャル層と、第１の半導体エピタキシャル層上に形成された第１導電型の第２の半導体エピタキシャル層と、第２の半導体エピタキシャル層に形成された受光部を有し、第２の半導体エピタキシャル層の不純物濃度が第１の半導体エピタキシャル層の不純物濃度よりも高いことを特徴とするオーバーフロードレイン方式の光電変換素子に関する。
【００１２】
また本発明は、第１導電型半導体基板と、第１導電型半導体基板にオーバーフローバリアとして形成された第２導電型半導体領域と、第１導電型半導体基板上に形成された真性または第１導電型または第２導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層に形成された第１導電型高濃度層および受光部と、転送電極、前記半導体エピタキシャル層に形成された第２導電型ウェル領域および第１導電型転送チャネル領域を有する転送レジスタ部とを有し、前記第１導電型高濃度層の不純物濃度が前記半導体エピタキシャル層の不純物濃度よりも高いことを特徴とするオーバーフロードレイン方式の固体撮像素子に関する。
【００１３】
また本発明は、第１導電型半導体基板と、第１導電型半導体基板にオーバーフローバリアとして形成された第２導電型半導体領域と、第１導電型半導体基板上に形成された真性または第１導電型または第２導電型の第１の半導体エピタキシャル層と、第１の半導体エピタキシャル層上に形成された第１導電型の第２の半導体エピタキシャル層と、第２の半導体エピタキシャル層に形成された受光部と、転送電極、第２の半導体エピタキシャル層に形成された第２導電型ウェル領域および第１導電型の転送チャネル領域を有する転送レジスタ部とを有し、第２の半導体エピタキシャル層の不純物濃度が第１の半導体エピタキシャル層の不純物濃度よりも高いことを特徴とするオーバーフロードレイン方式の固体撮像素子に関する。
【００１４】
上述した構造にすることにより、チャネルストップ領域や第２導電型ウェル領域周辺の第１導電型の不純物濃度が高まり、チャネルストップ領域や第２導電型ウェル領域の空乏層の広がりによる電位の低下が抑えられ、ポテンシャルピークの発生を抑制することができる。これによって、読み出しゲート電圧および引き抜き電圧の増大を抑制し、残像の発生を抑制することができる。
【００１５】
【発明の実施の形態】
第１の実施の形態
本発明の第１の実施の形態について図面を参照して説明する。図１に、本発明による縦型オーバーフロードレイン構造を持つ光電変換素子の第１の実施の形態の断面構成図を示す。
【００１６】
ｎ型半導体基板２にはｐ型のオーバーフローバリア領域３が形成され、このｎ型半導体基板２上に低濃度でここではｎ型の半導体エピタキシャル層４が形成されている。この半導体エピタキシャル層４には、ｎ型高濃度層５と、チャネルストップ領域６と、高濃度のｐ型半導体領域８及び電荷蓄積領域７で構成される受光部１とが形成されている。また、この半導体エピタキシャル層の表面には絶縁膜９が形成され、この絶縁膜表面の受光部を除く領域に遮光膜１０が形成されている。
【００１７】
この構成において、ｎ型高濃度層５は、ｐ型半導体領域８及び電荷蓄積領域７で構成される受光部１の下方（基板側）に近接配置され、受光部１とともにチャネルストップ領域６の間に形成されている。また、ｎ型高濃度層５の不純物濃度は、１×１０¹⁴ｃｍ^-3から１×１０¹⁵ｃｍ^-3が好ましく、半導体エピタキシャル層４の不純物濃度は１×１０¹⁴ｃｍ^-3以下であることが好ましい。
【００１８】
なお、図中には示していないが、受光部には蓄積電荷を電荷転送部もしくは出力部に転送するための読み出しゲートが形成されている。
【００１９】
次に、図２を参照しながら、本発明の光電変換素子の第１の実施の形態の製造方法を説明する。
【００２０】
まず、図２（ａ）に示すように、ｎ型半導体基板２（ここではｎ型不純物をドープしたシリコン基板）に、ｐ型不純物（たとえばホウ素）をイオン注入してオーバーフローバリア領域３を形成する。このｐ型不純物領域３はオーバーフローバリアを形成し、オーバーフローバリアの高さは主にそのドーズ量に依存する。基板電圧が５Ｖから１０Ｖにおいて、適当な高さのオーバーフローバリアを形成するためのｐ型不純物のドーズ量は１×１０¹¹ｃｍ^-2から１×１０¹²ｃｍ^-2であることが好ましい。
【００２１】
オーバーフローバリア領域３の形成後、図２（ｂ）に示すように、ｎ型半導体基板２全面にシリコンのエピタキシャル成長を行い半導体エピタキシャル層４を形成する。半導体エピタキシャル層４は、真性、ｎ型、ｐ型のいすれでもよいがここではｎ型としている。半導体エピタキシャル層４の不純物濃度は、電子シャッター機能により蓄積電荷を基板に引き抜く際の基板電圧、および読み出しゲート電圧に影響を与え、素子特性の点から１×１０¹⁴ｃｍ^-3以下が好ましい。また、半導体エピタキシャル層４の膜厚は、オーバーフローバリア領域３のエピタキシャル層４表面からの深さが所望の波長域の感度が得られるように設定する。
【００２２】
次に、図２（ｃ）に示すように、半導体エピタキシャル層４上にパターニングされた第１のフォトレジスト層１７を形成し、この第１のフォトレジスト層１７をマスクにして半導体エピタキシャル層４にｐ型不純物を注入してチャネルストップ領域６を形成する。チャネルストップ領域６は、隣接画素および受光部１以外の領域と受光部１を分離する役割をもつ。イオン注入後、第１のフォトレジスト層１７は除去する。
【００２３】
次に、図２（ｄ）に示すように、半導体エピタキシャル層４上にパターニングされた第２のフォトレジスト層１８を形成し、この第２のフォトレジスト層１８をマスクにして半導体エピタキシャル層４にｎ型不純物を高エネルギーでイオン注入してｎ型高濃度層５を形成し、次にｎ型高濃度層５よりも低エネルギーでｎ型不純物をイオン注入して電荷蓄積領域７を形成する。さらに、第２のフォトレジスト層１８をマスクにして、ｐ型不純物を高ドーズ量注入することにより、高濃度のｐ型半導体領域８を形成する。この高濃度のｐ型半導体領域８は界面準位に起因した暗電流を低減する役割をもつ。ｎ型の高濃度層５の不純物濃度は１×１０¹⁴ｃｍ^-3から１×１０¹⁵ｃｍ^-3とすることが好ましく、少なくとも半導体エピタキシャル層４よりも高濃度にする。イオン注入後、第２のフォトレジスト層１８は除去する。
【００２４】
次に、図２（ｅ）に示すように、絶縁膜９、ここではシリコン酸化膜を成膜し、受光部を除く表面に遮光膜１０を形成する。遮光膜にはタングステンやアルミニウムなどの金属膜を用いることができる。
【００２５】
以上の製造方法により、本発明の光電変換素子の第１の実施の形態の構造を形成することができる。
【００２６】
以上のように形成された本発明の光電変換素子は、従来構造と異なりチャネルストップ領域６間にｎ型の高濃度層５が形成されており、従来構造よりもチャネルストップ領域６周辺のｎ型不純物領域の濃度が高くなっている。
【００２７】
図３に、図１のａ−ａ’断面における深さ方向の電位分布（ポテンシャル分布）を示す。図３（ａ）は基板電圧が小さい場合、（ｂ）は蓄積電荷を基板に引き抜くために基板電圧を大きくした場合を示す。図中の実線２１は、本発明の構造において電子の感じるポテンシャルを示し、破線１１は、ｎ型高濃度層５を有しない従来の構造において電子の感じるポテンシャルを示す。
【００２８】
図３（ａ）に示されるように、チャネルストップ領域６の空乏層の広がりによって従来構造（破線）で発生していたポテンシャルピーク１４は、本発明の構造では消えているのがわかる。そのため、受光部１への光の入射によりオーバーフローバリアピーク１３よりも浅いところで生成された電子は全て蓄積電荷２２に加わる。さらに、受光部の信号電荷を読み出す時に、受光部１の蓄積電荷を電荷蓄積部７に残すことなく読み出すことができ残像の発生を抑制することができる。
【００２９】
また、図３（ｂ）に示すように、従来構造ではＷが小さい場合、基板電圧の増大によりオーバーフローバリアピークが消えた後でもポテンシャルピーク１４が残るために残留電荷２３が残り、ポテンシャルピーク１４を消すためにより大きな基板電圧が必要であった。これに対し、本発明ではポテンシャルピーク１４の発生が抑制されるため、引き抜き電圧は従来構造において必要な電圧より低いものでよい。
【００３０】
第２の実施の形態
本発明の第２の実施の形態について図面を参照して説明する。図４に、本発明による縦型オーバーフロードレイン構造を持つ光電変換素子の第２の実施の形態の断面構成図を示す。
【００３１】
ｎ型半導体基板２にはｐ型のオーバーフローバリア領域３が形成され、このｎ型半導体基板２上に低濃度でここではｎ型の第１の半導体エピタキシャル層１９が形成されている。
【００３２】
さらに、第１の半導体エピタキシャル層１９上には、ｎ型で不純物濃度が第１の半導体エピタキシャル層１９よりも高濃度の第２の半導体エピタキシャル層２０が形成されている。この第２の半導体エピタキシャル層２０には、チャネルストップ領域６と、高濃度のｐ型半導体領域８及び電荷蓄積領域７で構成される受光部１とが形成されている。また、この第２の半導体エピタキシャル層の表面には絶縁膜９が形成され、この絶縁膜表面の受光部を除く領域に遮光膜１０が形成されている。
【００３３】
この構成において、第２の半導体エピタキシャル層は、チャネルストップ領域の基板側を完全に覆っており、その不純物濃度は、１×１０¹⁴ｃｍ^-3から１×１０¹⁵ｃｍ^-3が好ましい。また、第１の半導体エピタキシャル層の不純物濃度は１×１０¹⁴ｃｍ^-3以下であることが好ましい。
【００３４】
次に、図５を参照しながら、本発明の光電変換素子の第２の実施の形態の製造方法を説明する。
【００３５】
まず、図５（ａ）に示すように、ｎ型半導体基板２にｐ型不純物をイオン注入してオーバーフローバリア領域３を形成する。基板電圧が５Ｖから１０Ｖにおいて、適当な高さのオーバーフローバリアを形成するためのｐ型不純物のドーズ量は１×１０¹¹ｃｍ^-2から１×１０¹²ｃｍ^-2であることが好ましい。
【００３６】
次に、図５（ｂ）に示すように、ｎ型半導体基板２全面にシリコンのエピタキシャル成長を行い、第１の半導体エピタキシャル層１９を形成する。第１の半導体エピタキシャル層１９は、真性、ｎ型、ｐ型のいずれでもよいがここではｎ型としている。第１の半導体エピタキシャル層１９の不純物濃度は１×１０¹⁴ｃｍ^-3以下が好ましい。
【００３７】
さらに、第１の半導体エピタキシャル層１９全面にシリコンのエピタキシャル成長を行い第２の半導体エピタキシャル層２０を形成する。第２の半導体エピタキシャル層２０は、ｎ型で第１の半導体エピタキシャル層１９よりも不純物濃度を高くする。この不純物濃度の高い第２の半導体エピタキシャル層２０は、前述した第１の実施の形態のｎ型の高濃度層５の効果と同様な効果を示す。第１の半導体エピタキシャル層１９と第２の半導体エピタキシャル層２０の膜厚の合計は、オーバーフローバリア領域３の第２の半導体エピタキシャル層２０表面からの深さが所望の波長域の感度が得られるように設定する。また、第２の半導体エピタキシャル層２０は、少なくともその一部が後に形成するチャネルストップ領域６間に位置するように、或いはチャネルストップ領域６の下部（基板側）を完全に覆うことができるようにその厚さを設定することが好ましい。
【００３８】
次に、図５（ｃ）に示すように、第１の実施の形態の製造方法と同様の方法で第２の半導体エピタキシャル層２０に、チャネルストップ領域６、電荷蓄積部７、高濃度のｐ型半導体領域８、絶縁膜９及び遮光膜１０を形成して本発明の光電変換素子の第２の実施の形態の構成が形成できる。但し、チャネルストップ領域６の形成において、その下部（基板側）が第２の半導体エピタキシャル領域に覆われるようにする場合は、第１の半導体エピタキシャル領域に達しないように形成する。
【００３９】
第２の実施の形態においても、第１の実施の形態と同様に、チャネルストップ領域６周辺のｎ型不純物濃度が高くなっているため、深さ方向の電位分布において、図３（ａ）及び（ｂ）に示されるようにポテンシャルピークの発生が抑制される。
【００４０】
第３の実施の形態
本発明の光電変換素子をインターライン転送型ＣＣＤ固体撮像素子に用いた場合について図６から図１０を用いて説明する。
【００４１】
図６に、本発明の固体撮像素子の一実施形態の構成断面図を示す。ｎ型半導体基板２にはｐ型のオーバーフローバリア領域３が形成され、このｎ型半導体基板２上に低濃度でここではｎ型の半導体エピタキシャル層４が形成されている。この半導体エピタキシャル層４には、ｎ型の高濃度層５と、転送電極３１及びｐ型半導体ウェル領域２６及びｎ型の転送チャネル領域２７で構成される垂直転送レジスタ部２４と、ｎ型の電荷蓄積領域７及び高濃度のｐ型半導体領域８で構成される受光部１と、転送電極３１及びｐ型半導体領域２８で構成される、電荷蓄積領域７から垂直転送レジスタ２４への電荷転送を行う読み出しゲート部２５と、ｐ型のチャネルストップ領域２９が形成されている。また、半導体エピタキシャル層４の表面にはゲート絶縁膜３０が形成され、その上に転送電極３１が形成され、さらに層間絶縁膜３２を介して、光受光部を除く領域に遮光膜１０が形成されている。すなわち、転送電極３１と半導体エピタキシャル層４の間にはゲート絶縁膜３０が、転送電極３１と遮光膜１０の間には層間絶縁膜３２が形成されている。
【００４２】
この構成において、ｎ型高濃度層５は、ｐ型半導体領域８及び電荷蓄積領域７で構成される受光部１の下方（基板側）に近接配置され、ｐ型半導体ウェル領域２６の間に形成されている。ｎ型高濃度層５は、ｐ型半導体ウェル領域内の転送電荷に対するポテンシャルが最大となる深さに少なくとも配置されてることが好ましい。また、ｎ型高濃度層５の不純物濃度は、１×１０¹⁴ｃｍ^-3から１×１０¹⁵ｃｍ^-3が好ましく、半導体エピタキシャル層４の不純物濃度は１×１０¹⁴ｃｍ^-3以下であることが好ましい。
【００４３】
次に、図７を用いて、本発明の固体撮像素子の一実施形態の製造方法を説明する。
【００４４】
まず、図７（ａ）に示すように、ｎ型半導体基板２にｐ型不純物をイオン注入してオーバーフローバリア領域３を形成する。基板電圧が５Ｖから１０Ｖにおいて、適当な高さのオーバーフローバリアを形成するためのｐ型不純物のドーズ量は１×１０¹¹ｃｍ^-2から１×１０¹²ｃｍ^-2であることが好ましい。
【００４５】
次に、図７（ｂ）に示すように、ｎ型半導体基板２全面にシリコンのエピタキシャル成長を行い、半導体エピタキシャル層４を形成する。半導体エピタキシャル層４の膜厚、濃度、導電型は第１の実施の形態と同様である。
【００４６】
次に、図７（ｃ）に示すように、半導体エピタキシャル層４にパターニングされた第１のフォトレジスト層３４を形成し、この第１のフォトレジスト層３４をマスクにして半導体エピタキシャル層４にｐ型不純物をイオン注入することによりｐ型ウェル領域２６を形成する。さらに、第１のフォトレジスト層３４をマスクにして半導体エピタキシャル層４にｎ型不純物をイオン注入することにより転送チャネル領域２７を形成する。イオン注入後、第１のフォトレジスト層３４は除去する。
【００４７】
次に、図７（ｄ）に示すように、半導体エピタキシャル層４にパターニングされた第２のフォトレジスト層３５を形成し、この第２のフォトレジスト層３５をマスクにして半導体エピタキシャル層４にｎ型不純物をイオン注入してｎ型高濃度層５を形成する。イオン注入後、第２のフォトレジスト層３５は除去する。
【００４８】
その後、同様にイオン注入を行って、チャネルストップ領域２９、ｐ型半導体領域２８、電荷蓄積領域７、高濃度のｐ型半導体領域８を形成する。さらに、常法により、ゲート絶縁膜３０、転送電極３１、層間絶縁膜３２、遮光膜１０を形成して本発明の固体撮像素子の構成ができる。
【００４９】
インターライン転送型ＣＣＤ固体撮像素子においては、ｐ型ウェル領域２６は、水平方向の画素分離の役割も担っており、画素の縮小化に伴いｐ型ウェル領域２６間の距離Ｗは小さくなっている。
【００５０】
図６のｂ−ｂ’断面の電位分布を図８に示す。ｐ型ウェル領域２６にはポテンシャルピーク３３がある。ｎ型高濃度層５の無い従来構造ではｐ型ウェル領域２６から受光部１への方向、すなわち横方向に延びる空乏層の広がりにより、ポテンシャルピーク３３に引かれて受光部１周辺のポテンシャルが高くなる。そのため、受光部１の深さ方向の電位分布には前述の図３（ａ）に示すような電位分布（破線）におけるポテンシャルピーク１４が現れ、残像および引き抜き電圧増大の原因となる。
【００５１】
本発明では、ｎ型の高濃度層５は、ｐ型ウェル領域２６の間において、ｐ型ウェル領域２６の転送電荷に対するポテンシャルが最大となる（ポテンシャルピーク３３）の深さに少なくとも位置するようにその深さを含む領域に形成することが好ましい。これにより、ｐ型ウェル領域２６周辺のｎ型不純物濃度を高くすることができ、前記した空乏層の広がりを抑制することができるため、効果的にポテンシャルピーク１４の発生を抑制できる。
【００５２】
第４の実施の形態
本発明の固体撮像素子の他の実施形態について説明する。図９は、本発明の固体撮像素子の他の実施形態の断面構成図を示したものである。
【００５３】
ｎ型半導体基板２にはｐ型のオーバーフローバリア領域３が形成され、このｎ型半導体基板２上に低濃度でここではｎ型の第１の半導体エピタキシャル層１９が形成されている。
【００５４】
さらに、第１の半導体エピタキシャル層１９上の全面には、ｎ型で不純物濃度が第１の半導体エピタキシャル層よりも高濃度の第２の半導体エピタキシャル層２０が形成されている。この第２のエピタキシャル層２０には、転送電極３１及びｐ型半導体ウェル領域２６及びｎ型の転送チャネル領域２７で構成される垂直転送レジスタ部２４と、ｎ型の電荷蓄積領域７及び高濃度のｐ型半導体領域８で構成される受光部１と、転送電極３１及びｐ型半導体領域２８で構成される、電荷蓄積領域７から垂直転送レジスタ２４への電荷転送を行う読み出しゲート部２５と、ｐ型のチャネルストップ領域２９が形成されている。また、第２の半導体エピタキシャル層の表面にはゲート絶縁膜３０が形成され、その上に転送電極３１が形成され、さらに層間絶縁膜３２を介して、光受光部を除く領域に遮光膜１０が形成されている。すなわち、転送電極３１と第２の半導体エピタキシャル層２０の間にはゲート絶縁膜３０が、転送電極３１と遮光膜１０の間には層間絶縁膜３２が形成されている。
【００５５】
この構成において、第２の半導体エピタキシャル層の不純物濃度は、１×１０¹⁴ｃｍ^-3から１×１０¹⁵ｃｍ^-3が好ましく、第１の半導体エピタキシャル層の不純物濃度は１×１０¹⁴ｃｍ^-3以下であることが好ましい。また、第２の半導体エピタキシャル層は、図９に示すようにｐ型半導体ウェル領域の下部（基板側）を完全に覆っているか、或いは、ｐ型半導体ウェル領域間にて、ｐ型半導体ウェル領域内の転送電荷に対するポテンシャルが最大となる深さに少なくとも位置することが好ましい。
【００５６】
次に、図１０を用いて、本発明の固体撮像素子の他の実施形態の製造方法を説明する。
【００５７】
まず、図１０（ａ）に示すように、ｎ型半導体基板２にｐ型不純物をイオン注入してオーバーフローバリア領域３を形成する。基板電圧が５Ｖから１０Ｖにおいて、適当な高さのオーバーフローバリアを形成するためのｐ型不純物のドーズ量は１×１０¹¹ｃｍ^-2から１×１０¹²ｃｍ^-2であることが好ましい。
【００５８】
次に、図１０（ｂ）に示すように、ｎ型半導体基板２全面にシリコンのエピタキシャル成長を行い、第１の半導体エピタキシャル層１９を形成する。第１の半導体エピタキシャル層１９の膜厚、濃度、導電型は第２の実施の形態と同様である。
【００５９】
さらに、第１の半導体エピタキシャル層１９全面にシリコンのエピタキシャル成長を行い第２の半導体エピタキシャル層２０を形成する。第１の半導体エピタキシャル層１９と第２の半導体エピタキシャル層２０の膜厚の合計、並びに第２の半導体エピタキシャル層２０の濃度および導電型は第２の実施の形態と同様である。第２の半導体エピタキシャル層２０は、後に形成するｐ型ウェル領域２６の下部（基板側）を完全に覆うか、或いは、形成されたｐ型ウェル領域間にて、ｐ型ウェル領域２６内の転送電荷に対するポテンシャルが最大となる深さに少なくとも位置するようにその厚さを設定することが好ましい。
【００６０】
次に、図１０（ｃ）に示すように、第３の実施の形態と同様の方法でｐ型ウェル領域２６、転送チャネル領域２７、チャネルストップ領域２９、ｐ型半導体領域２８、電荷蓄積領域７、高濃度のｐ型半導体領域８を形成する。さらに、同様にして、ゲート絶縁膜３０、転送電極３１、層間絶縁膜３２、遮光膜１０を形成して本発明の固体撮像素子の構成ができる。但し、ｐ型ウェル領域２６の形成において、その下部（基板側）が第２の半導体エピタキシャル領域に覆われるようにする場合は、第１の半導体エピタキシャル領域に達しないように形成する。
【００６１】
本実施の形態においても、ｐ型ウェル領域２６周辺のｎ型不純物濃度が従来構造よりも高くなっているため、ポテンシャルピーク１４の発生を効果的に抑制することができる。
【００６２】
以上に説明した実施形態では、オーバーフローバリア領域３を用いて基板方向に電荷を引き抜く、縦型オーバーフロードレイン構造の場合を示したが、本発明は受光部横にゲートとドレインを設けた横型オーバーフロードレイン構造にも適用できる。また、光電変換素子をＣＣＤイメージセンサに適用した例を説明したが、ＣＣＤの代わりに読み出し配線が形成されたＭＯＳ型イメージセンサにも適用できる。さらに、信号電荷として電子の場合を説明したがｐ型とｎ型を入れ替えることで、正孔の場合にも同様に適用できる。
【００６３】
【発明の効果】
以上の説明から明らかなように本発明によれば、受光部深さ方向のポテンシャル分布においてチャネルストップ領域や垂直転送レジスタ部のｐ型ウェル領域の空乏層の広がりのために発生する電位障壁を無くすことができるため、オーバーフローバリア領域が深く配置され、素子寸法が縮小化された構成においても、残像を発生させずに読み出しゲート電圧および基板引き抜き電圧の増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明の光電変換素子の一実施形態の断面構成図である。
【図２】本発明の光電変換素子の一実施形態の製造工程を示す図である。
【図３】図１のａ−ａ’断面における深さ方向の電位分布を示す図である。（ａ）は基板電圧が小さい場合、（ｂ）は基板電圧が大きい場合を示している。
【図４】本発明の光電変換素子の他の実施形態の断面構成図である。
【図５】本発明の光電変換素子の他の実施形態の製造工程を示す図である。
【図６】本発明の固体撮像素子の一実施形態の断面構成図である。
【図７】本発明の固体撮像素子の一実施形態の製造工程を示す図である。
【図８】図６のｂ−ｂ’断面における深さ方向の電位分布を示す図である。
【図９】本発明の固体撮像素子の他の実施形態の断面構成図である。
【図１０】本発明の固体撮像素子の他の実施形態の製造工程を示す図である。
【図１１】従来の光電変換素子の断面構成図である。
【図１２】図１１のｃ−ｃ’断面における深さ方向の電位分布を示す図である。（ａ）は基板電圧が小さい場合、（ｂ）は基板電圧が大きい場合を示している。
【符号の説明】
１受光部
２ｎ型半導体基板
３オーバーフローバリア領域
４半導体エピタキシャル層
５ｎ型高濃度層
６チャネルストップ領域
７電荷蓄積領域
８高濃度のｐ型半導体領域
９絶縁膜
１０遮光膜
１１電子の感じるポテンシャル（従来構造、Ｗが小さい場合）
１２電子の感じるポテンシャル（従来構造、Ｗが大きい場合）
１３オーバーフローバリアピーク
１４ポテンシャルピーク
１５蓄積電荷
１６蓄積電荷
１７第１のフォトレジスト層
１８第２のフォトレジスト層
１９第１の半導体エピタキシャル層
２０第２の半導体エピタキシャル層
２１電子の感じるポテンシャル（本発明）
２２蓄積電荷
２３残留電荷
２４垂直転送レジスタ部
２５読み出しゲート部
２６ｐ型ウェル領域
２７転送チャネル領域
２８ｐ型半導体領域
２９チャネルストップ領域
３０ゲート絶縁膜
３１転送電極
３２層間絶縁膜
３３ポテンシャルピーク
３４第１のフォトレジスト層
３５第２のフォトレジスト層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a photoelectric conversion device and a solid-state imaging device, and more particularly to a CCD solid-state imaging device in which an increase in readout gate voltage and extraction voltage is suppressed without generating an afterimage.
[0002]
[Prior art]
As a photoelectric conversion element, a so-called vertical overflow drain type photoelectric conversion element that discharges surplus charges at the light receiving portion to the substrate side is known.
[0003]
In the solid-state imaging device using the vertical overflow drain type photoelectric conversion element, the second conductivity type semiconductor serving as the overflow barrier region is formed on the first conductivity type semiconductor substrate in order to improve the sensitivity by forming the overflow barrier deeply. After forming the region, an intrinsic or first conductive type or second conductive type semiconductor epitaxial layer is formed on the first conductive type semiconductor substrate with a thickness capable of sufficiently absorbing light in a desired wavelength region. Japanese Patent Laid-Open No. 9-331058 discloses a structure in which a light receiving portion is formed in a layer.
[0004]
The conventional structure will be described below with reference to the drawings. FIG. 11 is a cross-sectional view of a light receiving portion of a conventional photoelectric conversion element. An overflow barrier region 3 made of p-type impurities is formed on the n-type semiconductor substrate 2, and an n-type semiconductor epitaxial layer 4 is formed on the n-type semiconductor substrate 2 at a low concentration here. Further, the semiconductor epitaxial layer 4 includes a light-receiving portion 1 including a high-concentration p-type channel stop region 6 that prevents outflow of signal charges to adjacent pixels, and a charge accumulation region 7 and a high-concentration p-type semiconductor region 8. Is formed. Further, a light shielding film 10 is formed in a region excluding the light receiving portion 1 on the substrate surface, and an insulating film 9 is formed between the semiconductor epitaxial layer 4 and the light shielding film 10. Although not shown in the drawing, a reading gate for reading the accumulated charge of the light receiving unit 1 to the output unit or the charge transfer unit is formed adjacent to the light receiving unit 1.
[0005]
[Problems to be solved by the invention]
In recent years, the spacing W between the channel stop regions 6 has been reduced with the reduction in device dimensions, and the thickness of the semiconductor epitaxial layer 4 tends to be increased in order to improve the sensitivity in the long wavelength region.
[0006]
FIG. 12 shows a potential distribution (potential distribution) in the depth direction in the section cc ′ of FIG. FIG. 12A shows a case where the substrate voltage is small, and FIG. 12B shows a case where the substrate voltage is increased in order to extract the accumulated charge to the substrate. Further, the solid line 11 in the figure indicates the potential felt by electrons when W is reduced, and the broken line 12 indicates the potential felt by electrons when W is large.
[0007]
As shown in FIG. 12A, when the conventional structure is used, the potential peak 14 appears in the potential distribution in the depth direction due to W reduction. This is because the potential is lowered due to the spread of the depletion layer in the lateral direction from the channel stop region 6 in FIG. The potential of the potential peak 14 decreases as the impurity concentration of the semiconductor epitaxial layer 4 decreases, and the sensitivity and blooming characteristics of the device deteriorate. Further, when W is large and there is no potential peak 14, the charge generated at a depth shallower than the overflow barrier peak 13 is added to the accumulated charge 15, whereas when W is small and the potential peak 14 exists, the potential peak 14 is present. And the electrons generated between the overflow barrier peak 13 and the accumulated charge 16. When the potential peak 14 is lower than the overflow barrier peak 13, electrons are accumulated in the charge accumulation region (region of accumulated charge 16) between the potential peak 14 and the overflow barrier peak 13, and the potential is the same potential as the potential peak 14. Then, the electrons generated between the potential peak 14 and the overflow barrier peak 13 are also added to the accumulated charge 15. However, if there is a potential peak 14, the accumulated charge 16 is left behind in the light receiving unit 1 when reading the signal charge of the light receiving unit. Therefore, the signal charge is reduced accordingly. Further, the remaining charge flows into the charge accumulation region 7 as time passes due to thermionic emission, and appears as an afterimage on the reproduction screen. Further, if the impurity concentration of the epitaxial layer 4 is increased to eliminate the potential peak 14, the potential at the time of depletion of the charge storage region 7 increases, so that the read gate voltage when reading the signal charge of the light receiving portion increases. .
[0008]
On the other hand, when W is large, the substrate voltage tends to decrease when the accumulated charge is extracted from the substrate as the impurity concentration of the semiconductor epitaxial layer 4 is decreased. However, when W is small, as shown in FIG. 12B, the potential peak 14 remains even after the overflow barrier peak disappears due to the increase of the substrate voltage, so the residual charge 23 remains, and the potential peak 14 It is necessary to apply a larger voltage to the substrate to turn off the power. Therefore, the extraction voltage increases as compared with the case where W is large. Further, as described above, when the impurity concentration of the semiconductor epitaxial layer 4 is increased in order to eliminate the potential peak 14, the read gate voltage when reading the signal charge of the light receiving portion increases.
[0009]
Therefore, in view of the above-described problems, an object of the present invention is to provide a potential peak 14 in a photoelectric conversion element and a solid-state imaging device which are configured so that an overflow barrier region is deeply formed using a semiconductor epitaxial layer and the device size is reduced. By effectively suppressing the generation, an increase in the read gate voltage and the extraction voltage is suppressed without generating an afterimage.
[0010]
[Means for Solving the Problems]
The present invention relates to a first conductivity type semiconductor substrate, a second conductivity type semiconductor region formed as an overflow barrier in the first conductivity type semiconductor substrate, and an intrinsic or first conductivity type formed on the first conductivity type semiconductor substrate. Or a second conductivity type semiconductor epitaxial layer, and a first conductivity type high-concentration layer and a light receiving portion formed in the semiconductor epitaxial layer; A second-conductivity-type channel stop region for separating a light-receiving portion formed from the surface of the semiconductor epitaxial layer to the depth of the first-conductivity-type high-concentration layer; And an overflow drain type photoelectric conversion element characterized in that the impurity concentration of the first conductivity type high concentration layer is higher than the impurity concentration of the semiconductor epitaxial layer.
[0011]
The present invention also provides a first conductive type semiconductor substrate, a second conductive type semiconductor region formed as an overflow barrier in the first conductive type semiconductor substrate, and an intrinsic or first conductive type formed on the first conductive type semiconductor substrate. Type or second conductivity type first semiconductor epitaxial layer, first conductivity type second semiconductor epitaxial layer formed on the first semiconductor epitaxial layer, and light reception formed on the second semiconductor epitaxial layer And an overflow drain type photoelectric conversion element characterized in that the impurity concentration of the second semiconductor epitaxial layer is higher than the impurity concentration of the first semiconductor epitaxial layer.
[0012]
The present invention also provides a first conductive type semiconductor substrate, a second conductive type semiconductor region formed as an overflow barrier in the first conductive type semiconductor substrate, and an intrinsic or first conductive type formed on the first conductive type semiconductor substrate. Type or second conductivity type semiconductor epitaxial layer, a first conductivity type high concentration layer and a light receiving portion formed in the semiconductor epitaxial layer, a transfer electrode, a second conductivity type well region formed in the semiconductor epitaxial layer, and An overflow drain type solid-state image pickup, comprising: a transfer register unit having a first conductivity type transfer channel region, wherein the impurity concentration of the first conductivity type high concentration layer is higher than the impurity concentration of the semiconductor epitaxial layer It relates to an element.
[0013]
The present invention also provides a first conductive type semiconductor substrate, a second conductive type semiconductor region formed as an overflow barrier in the first conductive type semiconductor substrate, and an intrinsic or first conductive type formed on the first conductive type semiconductor substrate. Type or second conductivity type first semiconductor epitaxial layer, first conductivity type second semiconductor epitaxial layer formed on the first semiconductor epitaxial layer, and light reception formed on the second semiconductor epitaxial layer And a transfer register unit having a transfer electrode, a second conductivity type well region and a first conductivity type transfer channel region formed in the second semiconductor epitaxial layer, and an impurity concentration of the second semiconductor epitaxial layer The present invention relates to an overflow drain type solid-state imaging device characterized in that is higher than the impurity concentration of the first semiconductor epitaxial layer.
[0014]
With the above-described structure, the first conductivity type impurity concentration around the channel stop region and the second conductivity type well region is increased, and the potential is lowered due to the spread of the depletion layer in the channel stop region and the second conductivity type well region. It is suppressed and generation of potential peaks can be suppressed. As a result, an increase in the read gate voltage and the extraction voltage can be suppressed, and the occurrence of afterimage can be suppressed.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
First embodiment
A first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a sectional configuration diagram of a first embodiment of a photoelectric conversion element having a vertical overflow drain structure according to the present invention.
[0016]
A p-type overflow barrier region 3 is formed on the n-type semiconductor substrate 2, and an n-type semiconductor epitaxial layer 4 is formed on the n-type semiconductor substrate 2 at a low concentration here. In the semiconductor epitaxial layer 4, an n-type high concentration layer 5, a channel stop region 6, and a light receiving portion 1 including a high concentration p-type semiconductor region 8 and a charge storage region 7 are formed. An insulating film 9 is formed on the surface of the semiconductor epitaxial layer, and a light shielding film 10 is formed in a region excluding the light receiving portion on the surface of the insulating film.
[0017]
In this configuration, the n-type high-concentration layer 5 is disposed close to the lower side (substrate side) of the light receiving unit 1 including the p-type semiconductor region 8 and the charge storage region 7, and between the channel stop region 6 together with the light receiving unit 1. Is formed. The impurity concentration of the n-type high concentration layer 5 is 1 × 10. ¹⁴ cm ^-3 To 1 × 10 ¹⁵ cm ^-3 The impurity concentration of the semiconductor epitaxial layer 4 is 1 × 10 ¹⁴ cm ^-3 The following is preferable.
[0018]
Although not shown in the figure, the light receiving portion is formed with a read gate for transferring the accumulated charge to the charge transfer portion or the output portion.
[0019]
Next, a manufacturing method of the first embodiment of the photoelectric conversion element of the present invention will be described with reference to FIG.
[0020]
First, as shown in FIG. 2A, an overflow barrier region 3 is formed by ion-implanting p-type impurities (for example, boron) into an n-type semiconductor substrate 2 (here, a silicon substrate doped with n-type impurities). . The p-type impurity region 3 forms an overflow barrier, and the height of the overflow barrier mainly depends on the dose. When the substrate voltage is 5 V to 10 V, the dose amount of the p-type impurity for forming an overflow barrier having an appropriate height is 1 × 10 ¹¹ cm ^-2 To 1 × 10 ¹² cm ^-2 It is preferable that
[0021]
After the formation of the overflow barrier region 3, as shown in FIG. 2B, silicon is epitaxially grown on the entire surface of the n-type semiconductor substrate 2 to form a semiconductor epitaxial layer 4. The semiconductor epitaxial layer 4 may be either intrinsic, n-type, or p-type, but here is n-type. The impurity concentration of the semiconductor epitaxial layer 4 affects the substrate voltage and the read gate voltage when the stored charge is extracted to the substrate by the electronic shutter function, and is 1 × 10 from the point of device characteristics. ¹⁴ cm ^-3 The following is preferred. Moreover, the film thickness of the semiconductor epitaxial layer 4 is set so that the depth of the overflow barrier region 3 from the surface of the epitaxial layer 4 can obtain sensitivity in a desired wavelength region.
[0022]
Next, as shown in FIG. 2C, a patterned first photoresist layer 17 is formed on the semiconductor epitaxial layer 4, and the first photoresist layer 17 is used as a mask to form the semiconductor epitaxial layer 4. A channel stop region 6 is formed by implanting p-type impurities. The channel stop region 6 has a role of separating the light receiving unit 1 from regions other than adjacent pixels and the light receiving unit 1. After the ion implantation, the first photoresist layer 17 is removed.
[0023]
Next, as shown in FIG. 2D, a patterned second photoresist layer 18 is formed on the semiconductor epitaxial layer 4, and the second photoresist layer 18 is used as a mask to form the semiconductor epitaxial layer 4. The n-type impurity is ion-implanted with high energy to form the n-type high-concentration layer 5, and then the n-type impurity is ion-implanted with lower energy than the n-type high-concentration layer 5 to form the charge storage region 7. Further, a high-concentration p-type semiconductor region 8 is formed by implanting a high dose of p-type impurities using the second photoresist layer 18 as a mask. The high-concentration p-type semiconductor region 8 has a role of reducing dark current caused by the interface state. The impurity concentration of the n-type high concentration layer 5 is 1 × 10 ¹⁴ cm ^-3 To 1 × 10 ¹⁵ cm ^-3 Preferably, the concentration is at least higher than that of the semiconductor epitaxial layer 4. After the ion implantation, the second photoresist layer 18 is removed.
[0024]
Next, as shown in FIG. 2E, an insulating film 9, here a silicon oxide film, is formed, and a light shielding film 10 is formed on the surface excluding the light receiving portion. A metal film such as tungsten or aluminum can be used for the light shielding film.
[0025]
With the manufacturing method described above, the structure of the first embodiment of the photoelectric conversion element of the present invention can be formed.
[0026]
In the photoelectric conversion element of the present invention formed as described above, an n-type high concentration layer 5 is formed between the channel stop regions 6 unlike the conventional structure, and the n-type around the channel stop region 6 as compared with the conventional structure. The concentration of the impurity region is high.
[0027]
FIG. 3 shows a potential distribution (potential distribution) in the depth direction in the section aa ′ in FIG. 1. FIG. 3A shows a case where the substrate voltage is small, and FIG. 3B shows a case where the substrate voltage is increased in order to extract the accumulated charge to the substrate. The solid line 21 in the figure indicates the potential perceived by electrons in the structure of the present invention, and the broken line 11 indicates the potential perceived by electrons in a conventional structure that does not have the n-type high concentration layer 5.
[0028]
As shown in FIG. 3A, it can be seen that the potential peak 14 generated in the conventional structure (broken line) due to the spread of the depletion layer in the channel stop region 6 disappears in the structure of the present invention. Therefore, all the electrons generated at a position shallower than the overflow barrier peak 13 due to the incidence of light on the light receiving unit 1 are added to the accumulated charge 22. Furthermore, when the signal charge of the light receiving unit is read, the stored charge of the light receiving unit 1 can be read without leaving the charge storage unit 7, and the occurrence of an afterimage can be suppressed.
[0029]
Further, as shown in FIG. 3B, in the conventional structure, when W is small, the potential peak 14 remains even after the overflow barrier peak disappears due to the increase of the substrate voltage, so that the residual charge 23 remains and the potential peak 14 Larger substrate voltage was needed to turn off. On the other hand, in the present invention, since the generation of the potential peak 14 is suppressed, the extraction voltage may be lower than the voltage required in the conventional structure.
[0030]
Second embodiment
A second embodiment of the present invention will be described with reference to the drawings. FIG. 4 shows a cross-sectional configuration diagram of a second embodiment of a photoelectric conversion element having a vertical overflow drain structure according to the present invention.
[0031]
A p-type overflow barrier region 3 is formed in the n-type semiconductor substrate 2, and a first n-type semiconductor epitaxial layer 19 is formed on the n-type semiconductor substrate 2 at a low concentration here.
[0032]
Further, on the first semiconductor epitaxial layer 19, a second semiconductor epitaxial layer 20 having an n-type impurity concentration higher than that of the first semiconductor epitaxial layer 19 is formed. In the second semiconductor epitaxial layer 20, a channel stop region 6 and a light receiving portion 1 including a high-concentration p-type semiconductor region 8 and a charge storage region 7 are formed. An insulating film 9 is formed on the surface of the second semiconductor epitaxial layer, and a light shielding film 10 is formed in a region excluding the light receiving portion on the surface of the insulating film.
[0033]
In this configuration, the second semiconductor epitaxial layer completely covers the substrate side of the channel stop region, and its impurity concentration is 1 × 10 5. ¹⁴ cm ^-3 To 1 × 10 ¹⁵ cm ^-3 Is preferred. The impurity concentration of the first semiconductor epitaxial layer is 1 × 10. ¹⁴ cm ^-3 The following is preferable.
[0034]
Next, a manufacturing method of the second embodiment of the photoelectric conversion element of the present invention will be described with reference to FIG.
[0035]
First, as shown in FIG. 5A, p-type impurities are ion-implanted into the n-type semiconductor substrate 2 to form the overflow barrier region 3. When the substrate voltage is 5 V to 10 V, the dose amount of the p-type impurity for forming an overflow barrier having an appropriate height is 1 × 10 ¹¹ cm ^-2 To 1 × 10 ¹² cm ^-2 It is preferable that
[0036]
Next, as shown in FIG. 5B, silicon is epitaxially grown on the entire surface of the n-type semiconductor substrate 2 to form a first semiconductor epitaxial layer 19. The first semiconductor epitaxial layer 19 may be intrinsic, n-type, or p-type, but is n-type here. The impurity concentration of the first semiconductor epitaxial layer 19 is 1 × 10 ¹⁴ cm ^-3 The following is preferred.
[0037]
Further, silicon is epitaxially grown on the entire surface of the first semiconductor epitaxial layer 19 to form a second semiconductor epitaxial layer 20. The second semiconductor epitaxial layer 20 is n-type and has an impurity concentration higher than that of the first semiconductor epitaxial layer 19. The second semiconductor epitaxial layer 20 having a high impurity concentration exhibits the same effect as that of the n-type high concentration layer 5 of the first embodiment described above. The total thickness of the first semiconductor epitaxial layer 19 and the second semiconductor epitaxial layer 20 is such that the depth of the overflow barrier region 3 from the surface of the second semiconductor epitaxial layer 20 provides sensitivity in a desired wavelength region. Set to. The second semiconductor epitaxial layer 20 is positioned so that at least a part of the second semiconductor epitaxial layer 20 is located between the channel stop regions 6 to be formed later, or can completely cover the lower portion (substrate side) of the channel stop regions 6. It is preferable to set the thickness.
[0038]
Next, as shown in FIG. 5C, the channel stop region 6, the charge storage portion 7, and the high-concentration p are formed on the second semiconductor epitaxial layer 20 by a method similar to the manufacturing method of the first embodiment. The configuration of the second embodiment of the photoelectric conversion element of the present invention can be formed by forming the type semiconductor region 8, the insulating film 9, and the light shielding film 10. However, when forming the channel stop region 6 so that the lower portion (substrate side) is covered with the second semiconductor epitaxial region, the channel stop region 6 is formed so as not to reach the first semiconductor epitaxial region.
[0039]
Also in the second embodiment, since the n-type impurity concentration around the channel stop region 6 is high as in the first embodiment, in the potential distribution in the depth direction, FIG. As shown in (b), generation of a potential peak is suppressed.
[0040]
Third embodiment
The case where the photoelectric conversion element of the present invention is used for an interline transfer type CCD solid-state imaging device will be described with reference to FIGS.
[0041]
FIG. 6 is a sectional view showing the configuration of an embodiment of the solid-state imaging device of the present invention. A p-type overflow barrier region 3 is formed on the n-type semiconductor substrate 2, and an n-type semiconductor epitaxial layer 4 is formed on the n-type semiconductor substrate 2 at a low concentration here. The semiconductor epitaxial layer 4 includes an n-type high-concentration layer 5, a vertical transfer register unit 24 including a transfer electrode 31, a p-type semiconductor well region 26, and an n-type transfer channel region 27, and an n-type charge. Charge transfer from the charge storage region 7, which is composed of the storage region 7 and the high-concentration p-type semiconductor region 8, and the transfer electrode 31 and p-type semiconductor region 28, to the vertical transfer register 24 is performed. A read gate portion 25 and a p-type channel stop region 29 are formed. A gate insulating film 30 is formed on the surface of the semiconductor epitaxial layer 4, a transfer electrode 31 is formed thereon, and a light shielding film 10 is formed in a region excluding the light receiving portion via an interlayer insulating film 32. ing. That is, a gate insulating film 30 is formed between the transfer electrode 31 and the semiconductor epitaxial layer 4, and an interlayer insulating film 32 is formed between the transfer electrode 31 and the light shielding film 10.
[0042]
In this configuration, the n-type high-concentration layer 5 is disposed close to the lower side (substrate side) of the light receiving unit 1 including the p-type semiconductor region 8 and the charge storage region 7, and is formed between the p-type semiconductor well regions 26. Has been. The n-type high concentration layer 5 is preferably arranged at least at a depth where the potential for the transfer charge in the p-type semiconductor well region is maximized. The impurity concentration of the n-type high concentration layer 5 is 1 × 10. ¹⁴ cm ^-3 To 1 × 10 ¹⁵ cm ^-3 The impurity concentration of the semiconductor epitaxial layer 4 is 1 × 10 ¹⁴ cm ^-3 The following is preferable.
[0043]
Next, the manufacturing method of one embodiment of the solid-state imaging device of the present invention will be described with reference to FIG.
[0044]
First, as shown in FIG. 7A, an overflow barrier region 3 is formed by ion implantation of p-type impurities into an n-type semiconductor substrate 2. When the substrate voltage is 5 V to 10 V, the dose amount of the p-type impurity for forming an overflow barrier having an appropriate height is 1 × 10 ¹¹ cm ^-2 To 1 × 10 ¹² cm ^-2 It is preferable that
[0045]
Next, as shown in FIG. 7B, silicon is epitaxially grown on the entire surface of the n-type semiconductor substrate 2 to form a semiconductor epitaxial layer 4. The film thickness, concentration, and conductivity type of the semiconductor epitaxial layer 4 are the same as those in the first embodiment.
[0046]
Next, as shown in FIG. 7C, a patterned first photoresist layer 34 is formed on the semiconductor epitaxial layer 4, and the first epitaxial layer 34 is used as a mask to form a p-type semiconductor layer 4. A p-type well region 26 is formed by ion implantation of a type impurity. Further, the transfer channel region 27 is formed by ion-implanting n-type impurities into the semiconductor epitaxial layer 4 using the first photoresist layer 34 as a mask. After the ion implantation, the first photoresist layer 34 is removed.
[0047]
Next, as shown in FIG. 7D, a second photoresist layer 35 patterned on the semiconductor epitaxial layer 4 is formed, and the second layer of photoresist 35 is used as a mask to form an n layer on the semiconductor epitaxial layer 4. An n-type high concentration layer 5 is formed by ion implantation of a type impurity. After the ion implantation, the second photoresist layer 35 is removed.
[0048]
Thereafter, ion implantation is similarly performed to form a channel stop region 29, a p-type semiconductor region 28, a charge storage region 7, and a high-concentration p-type semiconductor region 8. Further, the solid-state imaging device of the present invention can be configured by forming the gate insulating film 30, the transfer electrode 31, the interlayer insulating film 32, and the light shielding film 10 by a conventional method.
[0049]
In the interline transfer type CCD solid-state imaging device, the p-type well region 26 also plays a role of horizontal pixel separation, and the distance W between the p-type well regions 26 becomes smaller as the pixels are reduced. .
[0050]
FIG. 8 shows the potential distribution in the section bb ′ of FIG. There is a potential peak 33 in the p-type well region 26. In the conventional structure without the n-type high-concentration layer 5, the potential around the light-receiving unit 1 is increased due to the spread of the depletion layer extending from the p-type well region 26 to the light-receiving unit 1, that is, in the lateral direction. Become. For this reason, the potential peak 14 in the potential distribution (broken line) as shown in FIG. 3A appears in the potential distribution in the depth direction of the light receiving unit 1, which causes an afterimage and an increase in extraction voltage.
[0051]
In the present invention, the n-type high-concentration layer 5 is located at least at a depth (potential peak 33) between the p-type well regions 26 where the potential with respect to the transfer charge of the p-type well region 26 is maximized. It is preferable to form in a region including the depth. As a result, the n-type impurity concentration around the p-type well region 26 can be increased and the spread of the depletion layer can be suppressed, so that the generation of the potential peak 14 can be effectively suppressed.
[0052]
Fourth embodiment
Another embodiment of the solid-state imaging device of the present invention will be described. FIG. 9 shows a cross-sectional configuration diagram of another embodiment of the solid-state imaging device of the present invention.
[0053]
A p-type overflow barrier region 3 is formed in the n-type semiconductor substrate 2, and a first n-type semiconductor epitaxial layer 19 is formed on the n-type semiconductor substrate 2 at a low concentration here.
[0054]
Furthermore, an n-type second semiconductor epitaxial layer 20 having an impurity concentration higher than that of the first semiconductor epitaxial layer is formed on the entire surface of the first semiconductor epitaxial layer 19. The second epitaxial layer 20 includes a vertical transfer register unit 24 including a transfer electrode 31, a p-type semiconductor well region 26, and an n-type transfer channel region 27, an n-type charge storage region 7, and a high concentration concentration. a light receiving portion 1 composed of a p-type semiconductor region 8, a read gate portion 25 composed of a transfer electrode 31 and a p-type semiconductor region 28 for transferring charges from the charge storage region 7 to the vertical transfer register 24; A type channel stop region 29 is formed. A gate insulating film 30 is formed on the surface of the second semiconductor epitaxial layer, a transfer electrode 31 is formed thereon, and a light shielding film 10 is formed in an area excluding the light receiving portion via an interlayer insulating film 32. Is formed. That is, a gate insulating film 30 is formed between the transfer electrode 31 and the second semiconductor epitaxial layer 20, and an interlayer insulating film 32 is formed between the transfer electrode 31 and the light shielding film 10.
[0055]
In this configuration, the impurity concentration of the second semiconductor epitaxial layer is 1 × 10 ¹⁴ cm ^-3 To 1 × 10 ¹⁵ cm ^-3 The impurity concentration of the first semiconductor epitaxial layer is preferably 1 × 10 ¹⁴ cm ^-3 The following is preferable. Further, as shown in FIG. 9, the second semiconductor epitaxial layer completely covers the lower part (substrate side) of the p-type semiconductor well region, or the p-type semiconductor well region between the p-type semiconductor well regions. It is preferable to be located at least at a depth where the potential for the transfer charge in the inside becomes maximum.
[0056]
Next, a manufacturing method of another embodiment of the solid-state imaging device of the present invention will be described using FIG.
[0057]
First, as shown in FIG. 10A, an overflow barrier region 3 is formed by ion implantation of p-type impurities into an n-type semiconductor substrate 2. When the substrate voltage is 5 V to 10 V, the dose amount of the p-type impurity for forming an overflow barrier having an appropriate height is 1 × 10 ¹¹ cm ^-2 To 1 × 10 ¹² cm ^-2 It is preferable that
[0058]
Next, as shown in FIG. 10B, silicon is epitaxially grown on the entire surface of the n-type semiconductor substrate 2 to form a first semiconductor epitaxial layer 19. The film thickness, concentration, and conductivity type of the first semiconductor epitaxial layer 19 are the same as those in the second embodiment.
[0059]
Further, silicon is epitaxially grown on the entire surface of the first semiconductor epitaxial layer 19 to form a second semiconductor epitaxial layer 20. The total film thickness of the first semiconductor epitaxial layer 19 and the second semiconductor epitaxial layer 20, and the concentration and conductivity type of the second semiconductor epitaxial layer 20 are the same as those in the second embodiment. The second semiconductor epitaxial layer 20 completely covers the lower part (substrate side) of the p-type well region 26 to be formed later, or transfers in the p-type well region 26 between the formed p-type well regions. It is preferable to set the thickness so as to be at least at a depth where the potential with respect to the electric charge becomes maximum.
[0060]
Next, as shown in FIG. 10C, the p-type well region 26, the transfer channel region 27, the channel stop region 29, the p-type semiconductor region 28, and the charge storage region 7 are processed in the same manner as in the third embodiment. Then, a high concentration p-type semiconductor region 8 is formed. Further, similarly, the gate insulating film 30, the transfer electrode 31, the interlayer insulating film 32, and the light shielding film 10 are formed, and the solid-state imaging device of the present invention can be configured. However, when forming the p-type well region 26 so that the lower portion (substrate side) is covered with the second semiconductor epitaxial region, the p-type well region 26 is formed so as not to reach the first semiconductor epitaxial region.
[0061]
Also in this embodiment, since the n-type impurity concentration around the p-type well region 26 is higher than that in the conventional structure, the generation of the potential peak 14 can be effectively suppressed.
[0062]
In the embodiment described above, the case of a vertical overflow drain structure in which charges are extracted in the direction of the substrate using the overflow barrier region 3 is shown. However, the present invention is a horizontal overflow drain in which a gate and a drain are provided beside the light receiving portion. It can also be applied to structures. Further, the example in which the photoelectric conversion element is applied to the CCD image sensor has been described, but the present invention can also be applied to a MOS type image sensor in which a readout wiring is formed instead of the CCD. Furthermore, although the case of electrons as the signal charge has been described, the present invention can be similarly applied to the case of holes by switching the p-type and the n-type.
[0063]
【The invention's effect】
As is clear from the above description, according to the present invention, the potential barrier generated due to the spread of the depletion layer in the channel stop region and the p-type well region of the vertical transfer register portion in the potential distribution in the light receiving portion depth direction is eliminated. Therefore, even in a configuration in which the overflow barrier region is deeply arranged and the element size is reduced, an increase in the read gate voltage and the substrate extraction voltage can be suppressed without generating an afterimage.
[Brief description of the drawings]
FIG. 1 is a cross-sectional configuration diagram of an embodiment of a photoelectric conversion element of the present invention.
FIG. 2 is a diagram showing a manufacturing process of an embodiment of the photoelectric conversion element of the present invention.
FIG. 3 is a diagram showing a potential distribution in the depth direction in the section aa ′ in FIG. 1; (A) shows a case where the substrate voltage is small, and (b) shows a case where the substrate voltage is large.
FIG. 4 is a cross-sectional configuration diagram of another embodiment of the photoelectric conversion element of the present invention.
FIG. 5 is a diagram showing a manufacturing process of another embodiment of the photoelectric conversion element of the present invention.
FIG. 6 is a cross-sectional configuration diagram of an embodiment of a solid-state imaging device of the present invention.
FIG. 7 is a diagram showing a manufacturing process of an embodiment of the solid-state imaging device of the present invention.
8 is a diagram showing a potential distribution in the depth direction in the bb ′ cross section of FIG. 6; FIG.
FIG. 9 is a cross-sectional configuration diagram of another embodiment of the solid-state imaging device of the present invention.
FIG. 10 is a diagram showing a manufacturing process of another embodiment of the solid-state imaging device of the present invention.
FIG. 11 is a cross-sectional configuration diagram of a conventional photoelectric conversion element.
12 is a diagram showing a potential distribution in the depth direction in the section cc ′ of FIG. 11. FIG. (A) shows a case where the substrate voltage is small, and (b) shows a case where the substrate voltage is large.
[Explanation of symbols]
1 Light receiver
2 n-type semiconductor substrate
3 Overflow barrier area
4 Semiconductor epitaxial layer
5 n-type high concentration layer
6 Channel stop area
7 Charge storage area
8 High-concentration p-type semiconductor region
9 Insulating film
10 Shading film
11 Potential of electrons (conventional structure, when W is small)
12 Potential felt by electrons (conventional structure, when W is large)
13 Overflow barrier peak
14 Potential peak
15 Accumulated charge
16 Accumulated charge
17 First photoresist layer
18 Second photoresist layer
19 First semiconductor epitaxial layer
20 Second semiconductor epitaxial layer
21 Potential of electrons (Invention)
22 Accumulated charge
23 Residual charge
24 Vertical transfer register
25 Read gate
26 p-type well region
27 Transfer channel area
28 p-type semiconductor region
29 Channel stop region
30 Gate insulation film
31 Transfer electrode
32 Interlayer insulation film
33 Potential peak
34 First photoresist layer
35 Second photoresist layer

Claims

A first conductivity type semiconductor substrate; a second conductivity type semiconductor region formed as an overflow barrier in the first conductivity type semiconductor substrate; and an intrinsic, first conductivity type, or second conductivity formed on the first conductivity type semiconductor substrate. Type semiconductor epitaxial layer, first conductivity type high concentration layer and light receiving portion formed in the semiconductor epitaxial layer, and light receiving portion isolation formed from the surface of the semiconductor epitaxial layer to the depth of the first conductivity type high concentration layer a second conductivity type and a channel stop region of the photoelectric conversion elements of the overflow drain system to which an impurity concentration of said first conductivity type high concentration layer is equal to or higher than the impurity concentration of the semiconductor epitaxial layer of use.

The photoelectric conversion element according to claim 1, wherein the first conductivity type high concentration layer is disposed close to a substrate side of a light receiving portion formed in the semiconductor epitaxial layer.

The photoelectric conversion element according to claim 1 , wherein the channel stop region is provided on both sides of the first conductivity type high concentration layer and the light receiving unit .

The photoelectric conversion element according to claim 1, wherein the channel stop region is in contact with the first conductivity type high concentration layer and the light receiving portion.

5. The photoelectric conversion element according to claim 1, wherein the first conductivity type high concentration layer is formed by ion implantation of a first conductivity type impurity into the semiconductor epitaxial layer. 6.

A first conductivity type semiconductor substrate; a second conductivity type semiconductor region formed as an overflow barrier in the first conductivity type semiconductor substrate; and an intrinsic or first conductivity type or second conductivity formed on the first conductivity type semiconductor substrate. A first semiconductor epitaxial layer of a type, a second semiconductor epitaxial layer of a first conductivity type formed on the first semiconductor epitaxial layer, and a light receiving portion formed on the second semiconductor epitaxial layer, An overflow drain type photoelectric conversion element characterized in that the impurity concentration of the second semiconductor epitaxial layer is higher than the impurity concentration of the first semiconductor epitaxial layer.

The second semiconductor epitaxial layer has a second conductivity type channel stop region for separating the light receiving portion, and at least a partial region of the second semiconductor epitaxial layer and the light receiving portion are disposed between the channel stop regions. The photoelectric conversion element according to claim 6 .

The photoelectric conversion element according to claim 7 , wherein the second semiconductor epitaxial layer completely covers the substrate side of the channel stop region.

The photoelectric conversion element according to claim 1, wherein an impurity concentration of the semiconductor epitaxial layer or the first semiconductor epitaxial layer is 1 × 10 ¹⁴ cm ⁻³ or less.

A first conductivity type semiconductor substrate; a second conductivity type semiconductor region formed as an overflow barrier in the first conductivity type semiconductor substrate; and an intrinsic or first conductivity type or second conductivity formed on the first conductivity type semiconductor substrate. Type semiconductor epitaxial layer, first conductivity type high concentration layer and light receiving portion formed in the semiconductor epitaxial layer, transfer electrode, second conductivity type well region and first conductivity type transfer formed in the semiconductor epitaxial layer An overflow drain type solid-state imaging device, comprising: a transfer register portion having a channel region, wherein the impurity concentration of the first conductivity type high concentration layer is higher than the impurity concentration of the semiconductor epitaxial layer.

The solid-state imaging device according to claim 10, wherein the first conductivity type high concentration layer is disposed close to a substrate side of a light receiving portion formed in the semiconductor epitaxial layer.

The solid-state imaging device according to claim 10 or 11, wherein the first conductivity type high concentration layer is disposed between the second conductivity type well regions.

13. The solid-state imaging device according to claim 10, wherein the first conductivity type high concentration layer is disposed at least at a depth at which a potential with respect to a transfer charge of the second conductivity type well region is maximized.

A first conductivity type semiconductor substrate; a second conductivity type semiconductor region formed as an overflow barrier in the first conductivity type semiconductor substrate; and an intrinsic or first conductivity type or second conductivity formed on the first conductivity type semiconductor substrate. Type first semiconductor epitaxial layer, first conductivity type second semiconductor epitaxial layer formed on the first semiconductor epitaxial layer, light receiving portion formed on the second semiconductor epitaxial layer, and transfer electrode And a transfer register portion having a second conductivity type well region and a first conductivity type transfer channel region formed in the second semiconductor epitaxial layer, and the impurity concentration of the second semiconductor epitaxial layer is the first semiconductor An overflow drain type solid-state imaging device characterized by being higher in impurity concentration than an epitaxial layer.

15. The overflow according to claim 14 , wherein the second semiconductor epitaxial layer is located at least at a depth between which the second conductivity type well regions have a maximum potential with respect to transfer charges of the second conductivity type well regions. Drain type solid-state image sensor.

The solid-state imaging device according to claim 14 , wherein the second semiconductor epitaxial layer completely covers the substrate side of the second conductivity type well region.

17. The solid-state imaging device according to claim 10 , wherein an impurity concentration of the semiconductor epitaxial layer or the first semiconductor epitaxial layer is 1 × 10 ¹⁴ cm ⁻³ or less.