JP4359225B2

JP4359225B2 - Semiconductor device

Info

Publication number: JP4359225B2
Application number: JP2004326118A
Authority: JP
Inventors: 直之栗原; 幸正國谷
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-11-10
Filing date: 2004-11-10
Publication date: 2009-11-04
Anticipated expiration: 2024-11-10
Also published as: JP2006138645A

Description

本発明は、メモリＬＳＩとロジックＬＳＩとを同一のパッケージ内に搭載したマルチチップモジュール（ＭＣＭ）またはシステムインパッケージ（ＳＩＰ）の半導体装置に関し、特に、パッケージ後のメモリＬＳＩとロジックＬＳＩとを同時に試験することを可能にした半導体装置に関する。 The present invention relates to a multi-chip module (MCM) or system-in-package (SIP) semiconductor device in which a memory LSI and a logic LSI are mounted in the same package, and in particular, tests a memory LSI and a logic LSI after packaging at the same time. The present invention relates to a semiconductor device that can be used.

近時、大容量のメモリＬＳＩとベースバンド処理などの特定の機能を有するロジックＬＳＩとを同一のパッケージ内に搭載した、ＭＣＭ（マルチチップモジュール）またはＳＩＰ（システムインパッケージ）と呼ばれる半導体装置が普及してきている。このような半導体装置としては、例えば、特許文献１に記載されているものがある。 Recently, a semiconductor device called MCM (multi-chip module) or SIP (system-in-package) in which a large-capacity memory LSI and a logic LSI having a specific function such as baseband processing are mounted in the same package has become widespread. Have been doing. An example of such a semiconductor device is described in Patent Document 1.

図５は、従来のＭＣＭまたはＳＩＰの半導体装置の構成を示す図である。共通のパッケージ１内に、フラッシュメモリや擬似ＳＲＡＭなどの高速・大容量のメモリＬＳＩ３と、特定の機能を有するロジックＬＳＩ５とが搭載されている。ＭＣＭまたはＳＩＰの半導体装置においては、一般に、小型化が求められており、外部端子に割り当てられるピン数が限られているため、テスト用の端子は限られた本数しか割り当てることができない。そのため、本装置では、ロジックＬＳＩ５内に専用のメモリＬＳＩテスト回路７を設け、メモリＬＳＩ３に対して、ノーマル動作との選択を行うセレクタ９を介して、専用のメモリＬＳＩテスト回路７によって生成されるアドレス信号、データ信号、および制御信号を供給するようにしている。専用のメモリＬＳＩテスト回路７は、様々な機能を有しており、メモリＬＳＩ３に対して単体ＬＳＩのときと同様のテストを行うことができる。
特開２００３−７７２９６号公報 FIG. 5 is a diagram showing a configuration of a conventional MCM or SIP semiconductor device. In the common package 1, a high-speed and large-capacity memory LSI 3 such as a flash memory or a pseudo SRAM and a logic LSI 5 having a specific function are mounted. In general, an MCM or SIP semiconductor device is required to be downsized, and the number of pins assigned to external terminals is limited. Therefore, only a limited number of test terminals can be assigned. Therefore, in this apparatus, a dedicated memory LSI test circuit 7 is provided in the logic LSI 5, and the memory LSI 3 is generated by the dedicated memory LSI test circuit 7 via the selector 9 that selects the normal operation. Address signals, data signals, and control signals are supplied. The dedicated memory LSI test circuit 7 has various functions, and can perform the same test on the memory LSI 3 as in the case of a single LSI.
JP 2003-77296 A

しかしながら、従来の半導体装置においては、メモリＬＳＩ３に対して単体時と同様のテストを行うために専用のテスト回路７を設ける必要があり、小型化の障害になってしまう。また、専用のテスト回路７はメモリ容量に比例した規模の回路が必要であり、メモリ容量に比例して大規模化されるため、そもそもメモリＬＳＩ３をテストするために設けた回路ではあるものの、無視できない大きさになってしまう。また、同時に専用のロジックＬＳＩ５をテストするモードがないため、テストを２度に分けて行う必要があり、効率化の点で問題がある。 However, in the conventional semiconductor device, it is necessary to provide a dedicated test circuit 7 in order to perform the same test on the memory LSI 3 as when it is a single unit, and this is an obstacle to miniaturization. The dedicated test circuit 7 requires a circuit having a scale proportional to the memory capacity and is increased in proportion to the memory capacity. Therefore, although it is a circuit provided to test the memory LSI 3, it is ignored. It becomes a size that can not be. Further, since there is no mode for testing the dedicated logic LSI 5 at the same time, it is necessary to perform the test in two steps, which is problematic in terms of efficiency.

本発明は、かかる点に鑑みてなされたものであり、メモリＬＳＩとロジックＬＳＩとを同一のパッケージ内に搭載した半導体装置において、追加するテスト回路の規模を最小限に抑えつつ、メモリＬＳＩとロジックＬＳＩとを同時にテストすることができる半導体装置を提供することを目的とする。 The present invention has been made in view of such points, and in a semiconductor device in which a memory LSI and a logic LSI are mounted in the same package, the memory LSI and the logic can be reduced while minimizing the scale of the test circuit to be added. An object of the present invention is to provide a semiconductor device capable of simultaneously testing an LSI.

本発明の半導体装置は、所定の機能を有するロジックＬＳＩと、前記ロジックＬＳＩと接続され、データを記憶するメモリＬＳＩとを同一パッケージ内に搭載する半導体装置において、前記ロジックＬＳＩは、前記所定の機能を有する論理回路と、データを受け取り各種の処理を行うとともに前記メモリＬＳＩを制御するＣＰＵとを有し、前記論理回路は、ＬＳＩ用のテスト回路を有し、かつ、バーンイン時、前記ＣＰＵと機能的に分離されており、バーンイン時、前記ＣＰＵと前記メモリＬＳＩの間ではテスト用のプログラムに基づいて通常動作と同様の動作を行わせ、前記論理回路は前記テスト回路を駆使して動作させる構成を有する。 The semiconductor device of the present invention is a semiconductor device in which a logic LSI having a predetermined function and a memory LSI connected to the logic LSI and storing data are mounted in the same package. The logic LSI has the predetermined function. A logic circuit that receives data and performs various processes and controls the memory LSI, and the logic circuit has a test circuit for LSI and functions as a CPU during burn-in. In the burn-in, between the CPU and the memory LSI, an operation similar to a normal operation is performed based on a test program, and the logic circuit is operated using the test circuit. Have

本発明によれば、追加するテスト回路の規模を最小限に抑えつつ、メモリＬＳＩとロジックＬＳＩとを同時にテストすることができる。 According to the present invention, it is possible to simultaneously test a memory LSI and a logic LSI while minimizing the scale of a test circuit to be added.

以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。 (Embodiment 1)
FIG. 1 is a block diagram showing a configuration of a semiconductor device according to the first embodiment of the present invention.

図１の半導体装置１００は、ＭＣＭ（マルチチップモジュール）またはＳＩＰ（システムインパッケージ）の半導体装置であって、共通のパッケージ１０１内にメモリＬＳＩ１０３とロジックＬＳＩ１０５とが搭載されている。 A semiconductor device 100 of FIG. 1 is an MCM (multi-chip module) or SIP (system in package) semiconductor device, and a memory LSI 103 and a logic LSI 105 are mounted in a common package 101.

メモリＬＳＩ１０３は、フラッシュメモリや擬似ＳＲＡＭなどの高速・大容量のメモリＬＳＩである。 The memory LSI 103 is a high-speed and large-capacity memory LSI such as a flash memory or a pseudo SRAM.

ロジックＬＳＩ１０５は、所定の機能を有する論理回路１０７と、データを受け取り各種の処理を行うＣＰＵ（Central Processing Unit）１０９とを有する。ＣＰＵ１０９には、機能的に見て、メモリＬＳＩ１０３を制御するメモリ制御部１１１が含まれている。 The logic LSI 105 includes a logic circuit 107 having a predetermined function and a CPU (Central Processing Unit) 109 that receives data and performs various processes. The CPU 109 includes a memory control unit 111 that controls the memory LSI 103 from a functional viewpoint.

論理回路１０７には、ロジックＬＳＩ１０５をバーンインする際のテスト回路として、ＳＣＡＮ回路１１３とＢＩＳＴ（Built-In Self Test）回路１１５とが搭載されている。ＳＣＡＮ回路１１３とＢＩＳＴ回路１１５はともにＬＳＩ用のテスト回路であって、特に、一般的には、前者はロジック部を、後者はメモリ部をそれぞれテスト対象にしている。ここで、ＳＣＡＮとＢＩＳＴはいずれもＬＳＩテストのテスト容易化設計手法の一つである。ＳＣＡＮとは、ＬＳＩ内部のフリップフロップ（ＦＦ）を外部ピンから直接制御／観測するための回路を挿入する方式であり、ＢＩＳＴとは、ＬＳＩ内部にテスト回路を内蔵して、自動的に故障の有無を判断する方式である。 In the logic circuit 107, a SCAN circuit 113 and a BIST (Built-In Self Test) circuit 115 are mounted as test circuits when the logic LSI 105 is burned in. Both the SCAN circuit 113 and the BIST circuit 115 are LSI test circuits. In particular, in general, the former targets a logic part and the latter targets a memory part, respectively. Here, both SCAN and BIST are one of the testability design methods for LSI test. SCAN is a method of inserting a circuit for directly controlling / observing a flip-flop (FF) in an LSI from an external pin, and BIST is a built-in test circuit in the LSI and automatically detects a failure. This is a method for determining the presence or absence.

また、論理回路１０７にはセレクタ１１７が含まれている。このセレクタ１１７は、選択された動作モード（バーンインモード、ノーマルモード）に応じて、内部からの信号か状態固定（つまり「０」固定）かを選択する回路である。すなわち、セレクタ１１７によって、バーンインモードとノーマルモードとの切り替えが行われる。そのため、ロジックＬＳＩ１０５には、動作モード（バーンインモード、ノーマルモード）を選択するモード信号を入力するモード端子１１９が設けられている。このモード端子１１９は、パッケージ１０１の外部端子１２１に接続されている。 The logic circuit 107 includes a selector 117. The selector 117 is a circuit that selects whether the signal from the inside is fixed (that is, “0” is fixed) in accordance with the selected operation mode (burn-in mode, normal mode). That is, the selector 117 switches between the burn-in mode and the normal mode. Therefore, the logic LSI 105 is provided with a mode terminal 119 for inputting a mode signal for selecting an operation mode (burn-in mode, normal mode). The mode terminal 119 is connected to the external terminal 121 of the package 101.

上記のようにＣＰＵ１０９はメモリ制御部１１１を有し、このメモリ制御部１１１を介してメモリＬＳＩ１０３とロジックＬＳＩ１０５との間でアドレス信号、データ信号、および制御信号がやり取りされる。 As described above, the CPU 109 has the memory control unit 111, and address signals, data signals, and control signals are exchanged between the memory LSI 103 and the logic LSI 105 via the memory control unit 111.

ＣＰＵ１０９は、バーンイン時、論理回路１０７とは機能的に分離されており、一方の動作が他方の動作に左右されないように構成されている。これにより、ロジックＬＳＩ１０５に対するバーンインテストが可能になる。ＣＰＵ１０９には、良否の判定信号をモニタする判定端子１２３が設けられている。この判定端子１２３は、パッケージ１０１の外部端子１２５に接続されている。 The CPU 109 is functionally separated from the logic circuit 107 during burn-in, and is configured so that one operation is not influenced by the other operation. As a result, a burn-in test for the logic LSI 105 becomes possible. The CPU 109 is provided with a determination terminal 123 that monitors a quality determination signal. The determination terminal 123 is connected to the external terminal 125 of the package 101.

次いで、上記構成を有する半導体装置１００の動作を説明する。 Next, the operation of the semiconductor device 100 having the above configuration will be described.

まず、通常動作時において、メモリＬＳＩ１０３は、ＣＰＵ１０９内のメモリ制御部１１１を介して制御される。このとき、ノーマルモードを選択するモード信号が、外部端子１２１およびモード端子１１９を介して論理回路１０７に入力され、セレクタ１１７によって動作モードがノーマルモードに設定されている。 First, during normal operation, the memory LSI 103 is controlled via the memory control unit 111 in the CPU 109. At this time, a mode signal for selecting the normal mode is input to the logic circuit 107 via the external terminal 121 and the mode terminal 119, and the operation mode is set to the normal mode by the selector 117.

一方、バーンイン時においても、メモリＬＳＩ１０３は、ＣＰＵ１０９内のメモリ制御部１１１を介して制御されており、ＣＰＵ１０９がメモリＬＳＩ１０３にアクセスすることで、ＣＰＵ１０９、メモリＬＳＩ１０３、およびメモリ制御部１１１に対して通常動作時と同様のストレスを与えることができる。このとき、好ましくは、ＣＰＵ１０９を動かすためのテスト用のプログラム１２７を事前にメモリＬＳＩ１０３に与えておくことで、余分な処理時間を与えることなく、バーンインを行うことができる。また、好ましくは、良否の判定をプログラム上で行い、外部からその結果をモニタできる機能を有する。すなわち、例えば、プログラム内で期待値比較を行い、この判定結果を判定端子１２３および外部端子１２５を介して外部からモニタすることで、外部から判定結果を判断することができる。 On the other hand, even at the time of burn-in, the memory LSI 103 is controlled via the memory control unit 111 in the CPU 109. When the CPU 109 accesses the memory LSI 103, the CPU 109, the memory LSI 103, and the memory control unit 111 are normally connected. Stress similar to that during operation can be applied. At this time, preferably, the test program 127 for operating the CPU 109 is given to the memory LSI 103 in advance, so that burn-in can be performed without giving extra processing time. Further, preferably, it has a function of performing quality determination on a program and monitoring the result from outside. That is, for example, by comparing expected values in a program and monitoring the determination result from the outside via the determination terminal 123 and the external terminal 125, the determination result can be determined from the outside.

これに対し、バーンイン時において、論理回路１０７に対しては、ＣＰＵ１０９が論理回路１０７と機能的に分離されており、論理回路１０７がＣＰＵ１０９の動作に左右されないため、スクリーニングテストに使用しているＳＣＡＮ回路１１３とＢＩＳＴ回路１１５を動作させることにより、バーンインストレスを与える。 On the other hand, at the time of burn-in, the CPU 109 is functionally separated from the logic circuit 107 with respect to the logic circuit 107, and the logic circuit 107 is not affected by the operation of the CPU 109. Burn-in stress is applied by operating the circuit 113 and the BIST circuit 115.

なお、バーンイン時には、バーンインモードを選択するモード信号が、外部端子１２１およびモード端子１１９を介して論理回路１０７に入力され、セレクタ１１７によって動作モードがバーンインモードに設定されている。 At the time of burn-in, a mode signal for selecting the burn-in mode is input to the logic circuit 107 via the external terminal 121 and the mode terminal 119, and the operation mode is set to the burn-in mode by the selector 117.

このように、本実施の形態によれば、バーンイン時において、搭載されているＣＰＵ１０９を通常動作させるとともにＳＣＡＮ回路１１３およびＢＩＳＴ回路１１５を利用することにより、より具体的には、ＣＰＵ１０９とメモリＬＳＩ１０３の間ではテスト用のプログラム１２７に基づいて通常動作と同様の動作を行わせ、論理回路１０７はＳＣＡＮ回路１１３およびＢＩＳＴ回路１１５を駆使して動作させることにより、メモリＬＳＩ１０３とロジックＬＳＩ１０５を同時に動作させるテストモードを有するため、追加するテスト回路の規模を最小限に抑えつつ、メモリＬＳＩとロジックＬＳＩとを同時にテストすることができる。 Thus, according to the present embodiment, during burn-in, the mounted CPU 109 is normally operated and the SCAN circuit 113 and the BIST circuit 115 are used, more specifically, the CPU 109 and the memory LSI 103 are connected. A test for causing the memory LSI 103 and the logic LSI 105 to operate simultaneously by causing the logic circuit 107 to operate using the SCAN circuit 113 and the BIST circuit 115 based on the test program 127. Since the mode is provided, the memory LSI and the logic LSI can be simultaneously tested while minimizing the scale of the added test circuit.

すなわち、メモリＬＳＩとロジックＬＳＩを同一パッケージ内に搭載した半導体装置において、ロジックＬＳＩからメモリＬＳＩへアクセスすることを有効に活用して、ごく僅かな規模のテスト回路のみで、メモリＬＳＩのテストを可能にし、また、テストモードを設けることで、ロジックＬＳＩとメモリＬＳＩのテストを同時に行うことを可能にする。このように、ごく僅かな回路の追加のみで、メモリＬＳＩとロジックＬＳＩに対して同時にバーンインを行うことができるため、小型化が求められるＭＣＭまたはＳＩＰで効率的に有効なバーンインストレスを与えることができる。 In other words, in a semiconductor device in which a memory LSI and a logic LSI are mounted in the same package, it is possible to test the memory LSI with only a very small scale test circuit by effectively using the access from the logic LSI to the memory LSI. In addition, by providing a test mode, the logic LSI and the memory LSI can be tested simultaneously. As described above, since the burn-in can be performed simultaneously on the memory LSI and the logic LSI with only a few additional circuits, an effective burn-in stress can be efficiently applied in MCM or SIP that requires a reduction in size. it can.

（実施の形態２）
実施の形態２は、メモリＬＳＩおよびロジックＬＳＩをバーンインするモードと、ロジックＬＳＩのみをバーンインするモードとを有し、両モードを切り替えることができる機能を有する場合である。 (Embodiment 2)
The second embodiment has a mode in which a memory LSI and a logic LSI are burned in and a mode in which only the logic LSI is burned in, and a function capable of switching both modes is provided.

図２は、本発明の実施の形態２に係る半導体装置の構成を示すブロック図である。なお、この半導体装置２００は、図１に示す半導体装置１００と同様の基本的構成を有しており、同一の構成要素には同一の符号を付し、その説明を省略する。 FIG. 2 is a block diagram showing a configuration of the semiconductor device according to the second embodiment of the present invention. The semiconductor device 200 has the same basic configuration as that of the semiconductor device 100 shown in FIG. 1, and the same components are denoted by the same reference numerals and description thereof is omitted.

本実施の形態の特徴は、ＬＳＩ用のテスト回路であるＳＣＡＮ回路およびＢＩＳＴ回路が、論理回路１０７のみならずＣＰＵ１０９ａにも搭載されていることである。すなわち、論理回路１０７にはＳＣＡＮ回路１１３とＢＩＳＴ回路１１５が搭載され、ＣＰＵ１０９ａには別のＳＣＡＮ回路２０１とＢＩＳＴ回路２０３が搭載されている。 A feature of this embodiment is that the SCAN circuit and the BIST circuit, which are LSI test circuits, are mounted not only on the logic circuit 107 but also on the CPU 109a. In other words, the SCAN circuit 113 and the BIST circuit 115 are mounted on the logic circuit 107, and the other SCAN circuit 201 and the BIST circuit 203 are mounted on the CPU 109a.

図３は、本実施の形態におけるモード表を示す図である。 FIG. 3 is a diagram showing a mode table in the present embodiment.

まず、外部端子１２１およびモード端子１１９にモード信号「００」が入力された場合、メモリＬＳＩ１０３とロジックＬＳＩ１０５ａは共に通常動作を行う。 First, when the mode signal “00” is input to the external terminal 121 and the mode terminal 119, both the memory LSI 103 and the logic LSI 105a perform normal operations.

また、外部端子１２１およびモード端子１１９にモード信号「０１」が入力された場合、メモリＬＳＩ１０３は、ＣＰＵ１０９ａからアクセスすることで、バーンインストレスが与えられた状態となり、また、ＣＰＵ１０９ａおよびメモリ制御部１１１も、テスト用プログラム１２７によりメモリＬＳＩ１０３にアクセスすることで、バーンインストレスが与えられた状態になる。このとき、論理回路１０７については、ＣＰＵ１０９ａと機能的に分離された構成を有するため、ＳＣＡＮ回路１１３とＢＩＳＴ回路１１５が動作することで、バーンインストレスが与えられた状態になる。 When the mode signal “01” is input to the external terminal 121 and the mode terminal 119, the memory LSI 103 is in a state where burn-in stress is applied by accessing from the CPU 109a, and the CPU 109a and the memory control unit 111 are also connected. By accessing the memory LSI 103 by the test program 127, burn-in stress is applied. At this time, since the logic circuit 107 has a configuration functionally separated from the CPU 109a, the SCAN circuit 113 and the BIST circuit 115 are operated so that burn-in stress is applied.

また、外部端子１２１およびモード端子１１９にモード信号「１１」が入力された場合、メモリＬＳＩ１０３には何も入力されない状態となる。このとき、メモリＬＳＩ１０３とロジックＬＳＩ１０５ａとは分離された状態となるため、論理回路１０７内のＳＣＡＮ回路１１３およびＢＩＳＴ回路１１５と、ＣＰＵ１０９ａ内のＳＣＡＮ回路２０１およびＢＩＳＴ回路２０３とが別々に動作することで、ロジックＬＳＩ１０５ａにバーンインストレスを与えることができる。 Further, when the mode signal “11” is input to the external terminal 121 and the mode terminal 119, nothing is input to the memory LSI 103. At this time, since the memory LSI 103 and the logic LSI 105a are separated, the SCAN circuit 113 and the BIST circuit 115 in the logic circuit 107 and the SCAN circuit 201 and the BIST circuit 203 in the CPU 109a operate separately. Burn-in stress can be applied to the logic LSI 105a.

このように、本実施の形態によれば、モード信号の入力値に応じてどの部分にバーンインストレスを与えるかを制御することができる。例えば、モード信号の入力値を「１１」に設定することにより、ロジックＬＳＩ１０５ａのみにバーンインストレスを与えることができる。この結果、モード信号を追加するのみで、有効なバーンインテストを行うことができる。 Thus, according to this embodiment, it is possible to control which part is subjected to burn-in stress according to the input value of the mode signal. For example, by setting the input value of the mode signal to “11”, it is possible to apply burn-in stress only to the logic LSI 105a. As a result, an effective burn-in test can be performed only by adding a mode signal.

（実施の形態３）
実施の形態３は、実施の形態１または実施の形態２に係る半導体装置をＣＤＭＡ受信機に適用した場合である。 (Embodiment 3)
The third embodiment is a case where the semiconductor device according to the first or second embodiment is applied to a CDMA receiver.

図４は、本発明の実施の形態３に係るＣＤＭＡ受信装置の構成を示すブロック図である。 FIG. 4 is a block diagram showing a configuration of a CDMA receiving apparatus according to Embodiment 3 of the present invention.

図４のＣＤＭＡ受信装置３００は、受信アンテナ３０１と、所定の周波数でフィルタリングおよび増幅を行う高周波信号処理部３０３と、アナログ信号をデジタル信号に変換するＡＤ変換部３０５と、受信信号を復調するデータ復調部３０７と、復号を行うデータ復号部３０９と、復号された信号を音声に変換するＣＯＤＥＣ部３１１と、通信制御を行うＣＰＵ３１３と、プログラムなどを格納するメモリＬＳＩ３１５とを有する。 The CDMA receiver 300 in FIG. 4 includes a reception antenna 301, a high-frequency signal processing unit 303 that performs filtering and amplification at a predetermined frequency, an AD conversion unit 305 that converts an analog signal into a digital signal, and data that demodulates the reception signal. It has a demodulation unit 307, a data decoding unit 309 that performs decoding, a CODEC unit 311 that converts the decoded signal into sound, a CPU 313 that performs communication control, and a memory LSI 315 that stores programs and the like.

ＡＤ変換部３０５、データ復調部３０７、データ復号部３０９、ＣＯＤＥＣ部３１１、およびＣＰＵ３１３は、ロジックＬＳＩ３１７を構成している。 The AD conversion unit 305, the data demodulation unit 307, the data decoding unit 309, the CODEC unit 311, and the CPU 313 constitute a logic LSI 317.

ここで、メモリＬＳＩ３１５およびロジックＬＳＩ３１７は、それぞれ、実施の形態１または実施の形態２におけるメモリＬＳＩ１０３およびロジックＬＳＩ１０５と同じ構成を有しており、追加するテスト回路の規模を最小限に抑えつつ、両者にバーンインストレスを与えることができ、メモリＬＳＩとロジックＬＳＩに対して同時に有効なバーンインテストを行うことができる。 Here, the memory LSI 315 and the logic LSI 317 have the same configurations as the memory LSI 103 and the logic LSI 105 in the first embodiment or the second embodiment, respectively, while minimizing the scale of the test circuit to be added. Burn-in stress can be applied to the memory LSI, and an effective burn-in test can be simultaneously performed on the memory LSI and the logic LSI.

なお、実施の形態１および実施の形態２に係る半導体装置のいずれかを、ＣＤＭＡ方式の移動体通信を行う基地局装置または移動局装置に搭載してもよいし、その他の通信装置に搭載してもよい。 Note that any of the semiconductor devices according to the first and second embodiments may be mounted on a base station device or a mobile station device that performs CDMA mobile communication, or may be mounted on another communication device. May be.

本発明に係る半導体装置は、小型化を保ちつつ、有効なバーンインストレスを与えることを可能としており、小型化が要望されている移動体通信装置等に有用である。 The semiconductor device according to the present invention is capable of giving effective burn-in stress while keeping downsizing, and is useful for mobile communication devices and the like for which downsizing is desired.

本発明の実施の形態１に係る半導体装置の構成を示すブロック図1 is a block diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の実施の形態２に係る半導体装置の構成を示すブロック図A block diagram showing a configuration of a semiconductor device according to a second embodiment of the present invention. 本発明の実施の形態２におけるモード表を示す図The figure which shows the mode table | surface in Embodiment 2 of this invention. 本発明の実施の形態３に係るＣＤＭＡ受信装置の構成を示すブロック図Block diagram showing a configuration of a CDMA receiving apparatus according to Embodiment 3 of the present invention. 従来の半導体装置の構成の一例を示すブロック図A block diagram showing an example of a configuration of a conventional semiconductor device

Explanation of symbols

１００、２００半導体装置
１０１パッケージ
１０３、３１５メモリＬＳＩ
１０５、１０５ａ、３１７ロジックＬＳＩ
１０７論理回路
１０９、１０９ａ、３１３ＣＰＵ
１１１メモリ制御部
１１３、２０１ＳＣＡＮ回路
１１５、２０３ＢＩＳＴ回路
１１７セレクタ
１１９モード端子
１２１、１２５外部端子
１２３判定端子
１２７テスト用プログラム
３００ＣＤＭＡ受信装置
３０１受信アンテナ
３０３高周波信号処理部
３０５ＡＤ変換部
３０７データ復調部
３０９データ復号部
３１１ＣＯＤＥＣ部 100, 200 Semiconductor device 101 Package 103, 315 Memory LSI
105, 105a, 317 Logic LSI
107 logic circuit 109, 109a, 313 CPU
DESCRIPTION OF SYMBOLS 111 Memory control part 113, 201 SCAN circuit 115, 203 BIST circuit 117 Selector 119 Mode terminal 121, 125 External terminal 123 Judgment terminal 127 Test program 300 CDMA receiver 301 Reception antenna 303 High frequency signal processing part 305 AD conversion part 307 Data demodulation Section 309 Data decoding section 311 CODEC section

Claims

In a semiconductor device in which a logic LSI having a predetermined function and a memory LSI connected to the logic LSI and storing data are mounted in the same package,
The logic LSI includes a logic circuit having the predetermined function, and a CPU that receives data and performs various processes and controls the memory LSI,
The logic circuit has a test circuit for LSI and is functionally separated from the CPU at the time of burn-in,
A semiconductor device characterized in that, during burn-in, an operation similar to a normal operation is performed between the CPU and the memory LSI based on a test program, and the logic circuit is operated by making full use of the test circuit. .

2. The semiconductor device according to claim 1, wherein the test program is stored in the memory LSI in advance and is executed by the CPU at the time of burn-in.

2. The semiconductor device according to claim 1, wherein the CPU performs a quality determination at the time of burn-in on the test program and outputs a determination result to the outside.

The CPU has a test circuit for LSI,
2. The semiconductor device according to claim 1, wherein a mode for burning in the memory LSI and the logic LSI and a mode for burning in only the logic LSI are selectable.