JP4341500B2

JP4341500B2 - Information processing apparatus and power-on method

Info

Publication number: JP4341500B2
Application number: JP2004231908A
Authority: JP
Inventors: 義之小野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-08-09
Filing date: 2004-08-09
Publication date: 2009-10-07
Anticipated expiration: 2024-08-09
Also published as: JP2006048570A

Description

本発明は、装置内部における電力の供給を自律的に制御可能な情報処理装置およびその電源投入方法に関する。 The present invention relates to an information processing apparatus capable of autonomously controlling power supply inside the apparatus and a power-on method thereof.

近年、コンピュータシステム技術の分野においては、処理を行っていない場合に装置内部における電力の供給を停止し、装置に対する入力操作が行われた場合等、処理の必要が生じた場合に、瞬時に電力の供給を再開することにより、待機時における消費電力を削減する電力制御技術が開発されている。
例えば、ＰＤＡ（Personal Digital Assistant）等の携帯型の機器においては、一定時間操作が行われない場合、ＣＰＵが低周波数で動作すると共に、周辺回路への電力の供給を停止する低消費電力モードに自動的に移行し、操作が行われた場合に、通常の状態に復帰して処理を行うことにより、待機時の消費電力の削減を図るものが知られている。 In recent years, in the field of computer system technology, when processing is necessary, such as when the supply of power within the device is stopped when processing is not being performed and an input operation is performed on the device, power is instantaneously generated. Power control technology has been developed that reduces power consumption during standby by resuming the supply of power.
For example, in a portable device such as a PDA (Personal Digital Assistant), when an operation is not performed for a certain period of time, the CPU operates at a low frequency and enters a low power consumption mode in which supply of power to peripheral circuits is stopped. It has been known to reduce power consumption during standby by automatically shifting to an ordinary state and performing processing when an operation is performed.

このような装置においては、ボタンの操作等が行われると、電力の供給、クロックの供給、操作に対応する信号の入力という手順で処理が行われる。
図６は、ボタンの操作等が行われた場合に周辺回路に電力が供給される手順を表すシーケンス図である。
図６において、電源から電力が供給された後、電力レベルが安定するための時間ｔaを待ってからクロックの供給が開始される。 In such a device, when a button operation or the like is performed, processing is performed in a procedure of supplying power, supplying a clock, and inputting a signal corresponding to the operation.
FIG. 6 is a sequence diagram showing a procedure for supplying power to the peripheral circuits when a button operation or the like is performed.
In FIG. 6, after the power is supplied from the power source, the clock supply is started after waiting for a time ta for the power level to stabilize.

また、クロックの供給が開始された後、クロックの状態が安定するための時間ｔbを待ってから、周辺回路に対するリセット（動作を抑制する状態）を解除する。
周辺回路に対するリセットの解除後、周辺回路の内部状態を初期化するための所定の初期化手順を実行するための時間ｔcを待ってから、周辺回路に対して、ボタン操作等に対応する信号の入力が行われる。 In addition, after the clock supply is started, after waiting for a time tb for the clock state to be stabilized, the reset to the peripheral circuit (the state in which the operation is suppressed) is released.
After releasing the reset for the peripheral circuit, after waiting for a time tc to execute a predetermined initialization procedure for initializing the internal state of the peripheral circuit, the signal corresponding to the button operation or the like is sent to the peripheral circuit. Input is made.

この待ち時間ｔa，ｔb，ｔcは、予め想定された所定の時間であり、電力やクロックが安定するために十分な時間が確保されている。
なお、このような電源投入手順に関する技術が、特開平５−３０３４４０号公報に記載されている。
特開平５−３０３４４０号公報 The waiting times ta, tb, and tc are predetermined times that are assumed in advance, and sufficient time is secured for stabilizing the power and the clock.
A technique relating to such a power-on procedure is described in JP-A-5-303440.
JP-A-5-303440

しかしながら、特許文献１に記載された技術を含め、従来の技術においては、電力供給後、電力レベルが安定するまでの待ち時間（例えば上記時間ｔa）や、クロックの供給後、クロックの状態が安定するまでの待ち時間（例えば上記時間ｔb）あるいはリセット信号解除後の初期化手順の終了を待つための待ち時間（例えば上記時間ｔc）は、予め想定した所定時間とされていた。 However, in the conventional technique including the technique described in Patent Document 1, the waiting time until the power level is stabilized after the power supply (for example, the time ta), and the clock state is stable after the clock is supplied. The waiting time (for example, the above-described time tb) or the waiting time for waiting for the end of the initialization procedure after the reset signal is released (for example, the above-mentioned time tc) is set to a predetermined time.

そのため、電力制御により電源が切断された状態においてユーザがボタン操作等を行った後、操作に対応する処理が実行されるまでに、一定の固定的な時間を要することとなり、迅速な処理を行うことが困難であった。
本発明の課題は、自律的に電力の供給を制御可能な情報処理装置において、電源投入から処理の開始までの時間を短縮し、より迅速に処理を行うことである。 Therefore, after the user performs a button operation or the like in a state where the power is turned off by power control, a certain fixed time is required until the processing corresponding to the operation is executed, so that the quick processing is performed. It was difficult.
An object of the present invention is to reduce the time from power-on to the start of processing in an information processing apparatus capable of autonomously controlling power supply, and to perform processing more quickly.

以上の課題を解決するため、本発明は、
装置を構成する各機能部における電力の供給を自律的に制御する情報処理装置であって、各機能部（例えば、図２に示す各機能部）における処理の必要が生じた場合に、該機能部に対して電力を供給し、電力の供給が安定した後、該機能部にクロックを供給し、さらに該機能部に対して動作の可否を示すリセット信号を動作が許可されていることを示す状態に変更し（例えば、リセット信号をハイレベルとし）、引き続いて前記処理の実行を指示する制御信号を該機能部に入力する電源投入シーケンスを実行するマネジメント部（例えば、図２のパワーマネジメント回路１０）を備え、前記機能部は、前記マネジメント部によって、動作が許可されていることを示す状態に前記リセット信号が変更された後、該機能部において処理の実行が可能な状態となったことを示すＲＥＡＤＹ信号を送信するＲＥＡＤＹ信号送信手段を備え、前記マネジメント部は、前記電源投入シーケンスにおいて、処理の必要が生じた前記機能部についての前記リセット信号を、動作が許可されていることを示す状態に変更した後、該機能部に備えられた前記ＲＥＡＤＹ信号送信手段からＲＥＡＤＹ信号を受信することに対応して、前記制御信号を該機能部に入力すると共に、処理の終了に対応して、該機能部における電力の供給を停止することを特徴としている。 In order to solve the above problems, the present invention provides:
An information processing apparatus that autonomously controls the supply of power in each functional unit constituting the apparatus, and when the processing in each functional unit (for example, each functional unit illustrated in FIG. 2) needs to be performed, the function After the power supply is stabilized and the power supply is stabilized, a clock is supplied to the functional unit, and a reset signal indicating whether the operation is possible is indicated to the functional unit. A management unit (for example, the power management circuit of FIG. 2) that changes to a state (for example, sets the reset signal to a high level) and subsequently executes a power-on sequence that inputs a control signal instructing execution of the processing to the function unit 10), and the functional unit can execute processing in the functional unit after the management unit has changed the reset signal to a state indicating that the operation is permitted. A READY signal transmitting means for transmitting a READY signal indicating that the state has reached a state, wherein the management unit permits operation of the reset signal for the functional unit that needs to be processed in the power-on sequence. In response to receiving the READY signal from the READY signal transmitting means provided in the function unit, the control signal is input to the function unit and the processing is performed. Corresponding to the end, the supply of power in the functional unit is stopped.

このような構成により、情報処理装置においては、各機能部に電力を供給しない状態を基本とし、動作が必要な場合にのみ電力を供給して処理を行わせる。そして、このとき、電力の供給、クロックの供給およびリセットの解除を経る電源投入シーケンスが実行されると共に、電源投入シーケンスにおいては、各機能部において動作が可能な場合に、ＲＥＡＤＹ信号が出力される。 With such a configuration, the information processing apparatus is based on a state in which power is not supplied to each functional unit, and power is supplied to perform processing only when an operation is necessary. At this time, a power-on sequence through power supply, clock supply, and reset release is executed, and in the power-on sequence, a READY signal is output when each functional unit can operate. .

したがって、各機能部において電源が切断された状態を基本とし、入力操作等に対応して電源の投入が繰り返される場合であっても、電源の投入から処理の開始までの待ち時間を短縮することができ、より迅速に処理を行うことが可能となる。
また、前記機能部には、他の機能部に指示を与えることにより装置全体を制御する実行制御部（例えば、図２におけるＣＰＵ２０）が含まれ、前記マネジメント部は、いずれかの前記機能部における処理の必要が生じた場合に、前記実行制御部に対して前記電源投入シーケンスを実行し、処理の実行が可能となった該実行制御部が他の前記機能部に指示を与える場合に、その対象となる前記機能部に対して前記電源投入シーケンスを実行することを特徴としている。 Therefore, the waiting time from turning on the power to the start of processing is shortened even if the turning on of the power is repeated in response to an input operation etc. Can be processed more quickly.
In addition, the functional unit includes an execution control unit (for example, the CPU 20 in FIG. 2) that controls the entire apparatus by giving an instruction to another functional unit, and the management unit is in any of the functional units. When the processing needs to occur, the power-on sequence is executed for the execution control unit, and when the execution control unit that is capable of executing the process gives an instruction to the other function unit, The power-on sequence is executed for the target functional unit.

このような構成により、電力が供給されていない実行制御部に電源を投入した後、その実行制御部が処理の実現に必要な機能部に対して適切なタイミングで電源の投入および電力の供給停止を行うことができ、より効率的な処理を行うことが可能となる。
また、前記マネジメント部は、前記実行制御部における処理が終了した場合、前記実行制御部が指示を与えた前記機能部が処理の実行中であるか否かに関わらず、前記実行制御部に対する電力の供給を停止することを特徴としている。 With such a configuration, after power is turned on to an execution control unit to which power is not supplied, the execution control unit turns on power and stops power supply at an appropriate timing for the functional units necessary for realizing the processing. Thus, more efficient processing can be performed.
In addition, when the process in the execution control unit is completed, the management unit supplies power to the execution control unit regardless of whether the functional unit that the execution control unit gives an instruction is executing the process. It is characterized by stopping the supply of.

このような構成により、ＣＰＵ等の消費電力が大きいハードウェアによって構成される実行制御部についても、電力を供給しない状態を基本とすることができることから、情報処理装置をより低消費電力な装置とすることが可能となる。
また、所定の前記機能部からなり、電力の供給を行う際の制御単位となるパワーマネジメントドメインが複数構成され、前記マネジメント部は、所定の機能部における処理の必要が生じた場合に、該機能部を含むパワーマネジメントドメインごとに電力を供給することを特徴としている。 With such a configuration, an execution control unit configured by hardware such as a CPU that consumes a large amount of power can be based on a state in which no power is supplied. It becomes possible to do.
In addition, when a plurality of power management domains, which are control units for supplying power, are configured, and the management unit needs to perform processing in the predetermined function unit, Power is supplied to each power management domain including the department.

このような構成により、処理を実行する上で、同時に動作する可能性の高い機能部あるいは一連の処理を行う機能部等、機能的に密接な関係を有する機能部を一まとまりとして実行可能な状態とできるため、それぞれの機能部に順次電源投入シーケンスを実行する場合に比べ、より迅速に処理を行うことが可能となる。
また、本発明は、
装置を構成する各機能部における電力の供給を自律的に制御する情報処理装置における電源投入方法であって、前記情報処理装置は、各機能部における処理の必要が生じた場合に、該機能部に対して電力を供給し、電力の供給が安定した後、該機能部にクロックを供給し、さらに該機能部に対して動作の可否を示すリセット信号を動作が許可されていることを示す状態に変更し、引き続いて前記処理の実行を指示する制御信号を該機能部に入力する電源投入シーケンスを実行するマネジメントステップと、前記マネジメントステップにおいて、動作が許可されていることを示す状態に前記リセット信号が変更された後、該機能部において処理の実行が可能な状態となったことを示すＲＥＡＤＹ信号を前記機能部から送信するＲＥＡＤＹ信号送信ステップと、前記電源投入シーケンスにおいて、処理の必要が生じた前記機能部についての前記リセット信号を、動作が許可されていることを示す状態に変更した後、該機能部から前記ＲＥＡＤＹ信号が送信されることに対応して、前記制御信号を該機能部に入力すると共に、処理の終了に対応して、該機能部における電力の供給を停止することを特徴としている。 With such a configuration, when executing a process, a function part that is highly likely to operate at the same time or a function part that performs a series of processes, such as a function part that is functionally closely related, can be executed as a group Therefore, processing can be performed more quickly than when the power-on sequence is sequentially executed for each functional unit.
The present invention also provides:
A power-on method in an information processing apparatus that autonomously controls the supply of power in each functional unit constituting the apparatus, wherein the information processing apparatus has a function unit when processing in each functional unit is required After the power supply is stabilized, a clock is supplied to the function unit, and a reset signal indicating whether or not the function unit is allowed to operate is indicated to indicate that the operation is permitted. Management step for executing a power-on sequence for inputting a control signal for instructing execution of the processing to the functional unit, and resetting the state to indicate that the operation is permitted in the management step. After the signal is changed, a READY signal is sent from the function unit to indicate that the function unit is ready to execute processing. In step and in the power-on sequence, after changing the reset signal for the functional unit that needs to be processed to a state indicating that the operation is permitted, the READY signal is transmitted from the functional unit. In response to this, the control signal is input to the function unit, and the supply of power in the function unit is stopped in response to the end of the process.

本発明によれば、自律的に電力の供給を制御可能な情報処理装置において、電源投入から処理の開始までの時間を短縮し、より迅速に処理を行うことが可能となる。 ADVANTAGE OF THE INVENTION According to this invention, in the information processing apparatus which can control supply of electric power autonomously, it becomes possible to shorten the time from power activation to the start of a process, and to perform a process more rapidly.

以下、図を参照して本発明に係る情報処理装置の実施の形態を説明する。
まず、構成を説明する。
図１は、本発明に係る情報処理装置１の外観構成を示す図である。
なお、本実施の形態においては、情報処理装置１が電子ブックのコンテンツを閲覧するための電子ブックリーダとして構成された場合について説明する。 Embodiments of an information processing apparatus according to the present invention will be described below with reference to the drawings.
First, the configuration will be described.
FIG. 1 is a diagram showing an external configuration of an information processing apparatus 1 according to the present invention.
In the present embodiment, a case will be described in which the information processing apparatus 1 is configured as an electronic book reader for browsing the contents of an electronic book.

図１において、情報処理装置１は、本体２と、ディスプレイ３と、ページ戻りボタン４と、ページめくりボタン５と、一覧表示ボタン６と、決定ボタン７と、通信コネクタ８と、メモリカードスロット９とを含んで構成される。
本体２は、情報処理装置１を構成する各種機能部を備えており、前面には、ディスプレイ３と、ページ戻りボタン４と、ページめくりボタン５と、一覧表示ボタン６と、決定ボタン７とを備え、左側面には、通信コネクタ８と、メモリカードスロット９とを備えている。また、本体２は、内部に後述するＣＰＵ２０あるいはディスプレイコントローラ７０といった各種機能を実現するための装置を備えている。 In FIG. 1, an information processing apparatus 1 includes a main body 2, a display 3, a page return button 4, a page turning button 5, a list display button 6, a determination button 7, a communication connector 8, and a memory card slot 9. It is comprised including.
The main body 2 includes various functional units constituting the information processing apparatus 1. On the front surface, the main body 2 includes a display 3, a page return button 4, a page turning button 5, a list display button 6, and a decision button 7. The communication connector 8 and the memory card slot 9 are provided on the left side. The main body 2 includes a device for realizing various functions such as a CPU 20 or a display controller 70 described later.

ディスプレイ３は、例えばＡ４サイズの高画素密度（多ピクセル）である表示装置によって構成され、ディスプレイコントローラ７０の制御に応じて、所定画素に画素データを表示する。
また、ディスプレイ３は、記憶性の表示装置（電源を切断しても表示画面が維持される表示装置）である。そのため、表示画面の状態を維持するためには電力が不要となることから、情報処理装置１をより低消費電力化することができる。 The display 3 is configured by a display device having, for example, an A4 size high pixel density (multiple pixels), and displays pixel data on a predetermined pixel in accordance with control of the display controller 70.
The display 3 is a storage-type display device (a display device that maintains a display screen even when the power is turned off). For this reason, no power is required to maintain the state of the display screen, so that the information processing apparatus 1 can further reduce power consumption.

なお、ディスプレイ３として、例えば、電気泳動ディスプレイ、コレステリック液晶ディスプレイ、帯電トナーを利用したディスプレイ、ツイストボールを利用したディスプレイあるいはエレクトロデポジションディスプレイ等が採用可能である。
ページ戻りボタン４は、現在表示されているページを戻すためのボタンであり、ページめくりボタン５は、現在表示されているページを進めるためのボタンである。 As the display 3, for example, an electrophoretic display, a cholesteric liquid crystal display, a display using charged toner, a display using a twist ball, or an electrodeposition display can be employed.
The page return button 4 is a button for returning the currently displayed page, and the page turning button 5 is a button for advancing the currently displayed page.

一覧表示ボタン６は、メモリカードに記憶されているコンテンツに含まれるページを一覧表示させるためのボタンである。なお、メモリカードに記憶されているコンテンツには、一覧表示用のページとして、各ページの画面が縮小されたデータ（以下、「縮小画面データ」という。）が記憶されている。
決定ボタン７は、ユーザが全面表示させるページを選択するためのボタンである。 The list display button 6 is a button for displaying a list of pages included in the content stored in the memory card. The content stored in the memory card stores data in which the screen of each page is reduced (hereinafter referred to as “reduced screen data”) as a list display page.
The decision button 7 is a button for the user to select a page to be displayed on the entire screen.

これら、ページ戻りボタン４、ページめくりボタン５、一覧表示ボタン６および決定ボタン７の押下信号は、後述するパワーマネジメント回路１０を介して、ＣＰＵ２０に入力される。
通信コネクタ８は、ＵＳＢ（Universal Serial Bus）ケーブルを接続するためのコネクタであり、接続された通信ケーブルを介して、情報の送受信あるいは電力の供給を受けることが可能となる。 These pressing signals of the page return button 4, the page turning button 5, the list display button 6 and the decision button 7 are input to the CPU 20 via the power management circuit 10 described later.
The communication connector 8 is a connector for connecting a USB (Universal Serial Bus) cable, and can transmit / receive information or supply power through the connected communication cable.

メモリカードスロット９は、メモリカードを読み書きするためのインターフェースであり、電子ブックのコンテンツを記憶したメモリカードが装着されることにより、そのメモリカードに記憶されたコンテンツを読み込むことが可能となる。
次に、情報処理装置１の内部構成について説明する。
図２は、情報処理装置１の内部構成を示す機能ブロック図である。 The memory card slot 9 is an interface for reading and writing the memory card. When a memory card storing the contents of the electronic book is attached, the contents stored in the memory card can be read.
Next, the internal configuration of the information processing apparatus 1 will be described.
FIG. 2 is a functional block diagram showing the internal configuration of the information processing apparatus 1.

図２において、情報処理装置１は、パワーマネジメント回路１０と、ＣＰＵ２０と、ＲＯＭ（Read Only Memory）３０と、ＮＶＲＡＭ４０と、ＲＡＭ５０と、グラフィックアクセラレータ（以下、「ＧＡ」という。）６０と、ディスプレイコントローラ７０と、メモリカードコントローラ８０と、通信コントローラ９０とを含んで構成される。なお、パワーマネジメント回路１０を除くこれらの各機能部はバス１００によって接続され、パワーマネジメント回路１０は、ＣＰＵ２０と直接接続されている。また、パワーマネジメント回路１０は、パワーマネジメントドメイン（後述）それぞれと、電力の供給を行うための給電ラインによって接続されている。さらに、パワーマネジメント回路１０は、各機能部とクロック制御線、リセット信号線およびＲＥＡＤＹ信号線によって接続されている。 In FIG. 2, the information processing apparatus 1 includes a power management circuit 10, a CPU 20, a ROM (Read Only Memory) 30, an NVRAM 40, a RAM 50, a graphic accelerator (hereinafter referred to as “GA”) 60, and a display controller. 70, a memory card controller 80, and a communication controller 90. Each of these functional units excluding the power management circuit 10 is connected by a bus 100, and the power management circuit 10 is directly connected to the CPU 20. In addition, the power management circuit 10 is connected to each power management domain (described later) by a power supply line for supplying power. Further, the power management circuit 10 is connected to each functional unit by a clock control line, a reset signal line, and a READY signal line.

情報処理装置１における各機能部は、電力の供給に関する複数のグループを構成しているため、初めに、このグループ（以下、「パワーマネジメントドメイン」という。）について説明する。
本発明に係る情報処理装置１は、各機能部に電力を供給しない状態を基本とし、動作が必要な場合にのみ電力を供給して処理を行わせ、処理の終了後には、再び電力の供給を停止する電力制御を行うものである。 Since each functional unit in the information processing apparatus 1 constitutes a plurality of groups related to power supply, this group (hereinafter referred to as “power management domain”) will be described first.
The information processing apparatus 1 according to the present invention is based on a state in which power is not supplied to each functional unit, and supplies power only when an operation is required to perform processing. After the processing ends, power is supplied again. The power control for stopping is performed.

このとき、入力された命令に応じた処理を実行する上で、同時に動作する可能性の高い機能部あるいは一連の処理を行う機能部等、機能的に密接な関係を有する機能部を同一のパワーマネジメントドメインとして電力の供給を行うこととし、他のパワーマネジメントドメインとは独立して電力の供給を制御する。
このように、機能的に密接な関係を有する機能部を同一のパワーマネジメントドメインとして電力制御を行うことにより、各機能部それぞれを対象として電力制御を行うより、回路規模および制御の容易性の面で有利なものとなる。 At this time, functional units that are closely related to each other, such as functional units that are likely to operate at the same time or functional units that perform a series of processes, are executed with the same power. Power is supplied as a management domain, and power supply is controlled independently of other power management domains.
In this way, by performing power control using functional units that are closely related to each other as the same power management domain, it is possible to control the circuit scale and control more easily than performing power control for each functional unit. Is advantageous.

図２に示す機能構成においては、上述の観点から、ＣＰＵ２０を含むＣＰＵドメイン、ＲＯＭ３０およびＮＶＲＡＭ４０を含む不揮発性ドメイン、ＲＡＭ５０を含む揮発性ドメイン、ＧＡ６０、ディスプレイコントローラ７０およびディスプレイ３を含む描画ドメイン、メモリカードコントローラ８０を含むメモリカードドメイン、通信コントローラ９０を含む通信ドメインが形成されており、これら各ドメインを単位として、パワーマネジメント回路１０が給電を制御する。 In the functional configuration shown in FIG. 2, from the above viewpoint, the CPU domain including the CPU 20, the non-volatile domain including the ROM 30 and the NVRAM 40, the volatile domain including the RAM 50, the GA 60, the drawing domain including the display controller 70 and the display 3, and the memory A memory card domain including the card controller 80 and a communication domain including the communication controller 90 are formed, and the power management circuit 10 controls power feeding in units of these domains.

続いて、図２に示す各機能部について説明する。
パワーマネジメント回路１０は、不図示のバッテリから供給された電力を受けて、所定のパワーマネジメントドメインに電力を供給する。
具体的には、パワーマネジメント回路１０は、ページ戻りボタン４、ページめくりボタン５、一覧表示ボタン６あるいは決定ボタン７の押下信号や、通信コネクタ８における通信ケーブルの接続あるいはメモリカードスロット９におけるメモリカードの接続を検出する信号を受けた場合、電力の供給が停止されているＣＰＵ２０に対して電力を供給する。そして、パワーマネジメント回路１０は、電力の供給が再開され、動作状態にあるＣＰＵ２０に対し、発生したイベント、即ち、いずれのボタンの押下信号が入力されたか、あるいは、通信ケーブルの接続が検出されたか、あるいは、メモリカードの接続が検出されたかのいずれかを示す信号（以下、「イベント通知信号」という。）を送信する。 Next, each functional unit shown in FIG. 2 will be described.
The power management circuit 10 receives power supplied from a battery (not shown) and supplies power to a predetermined power management domain.
Specifically, the power management circuit 10 includes a signal for pressing the page return button 4, the page turning button 5, the list display button 6 or the determination button 7, the connection of the communication cable in the communication connector 8, or the memory card in the memory card slot 9. When the signal for detecting the connection is received, power is supplied to the CPU 20 whose power supply has been stopped. Then, the power management circuit 10 restarts the power supply, and the event that has occurred to the CPU 20 in the operating state, that is, which button pressing signal has been input or communication cable connection has been detected. Alternatively, a signal indicating whether the connection of the memory card is detected (hereinafter referred to as “event notification signal”) is transmitted.

また、パワーマネジメント回路１０は、ボタンが押下されること等によって、いずれかのパワーマネジメントドメインに対する電力の供給の必要が生じると、そのパワーマネジメントドメインに対して電力を供給し、パワーマネジメントドメインに対する電力の供給の必要がなくなると、そのパワーマネジメントドメインに対する電力の供給を停止する。
ここで、パワーマネジメント回路１０は、各機能部における処理の必要が生じた場合に、まず、その機能部を含むパワーマネジメントドメインに電力を供給し、続いてクロックを供給し、さらに、リセット信号の解除を行ってから、その機能部に処理の実行を指示する制御信号を出力する。 Further, when the power management circuit 10 needs to supply power to any one of the power management domains by pressing a button or the like, the power management circuit 10 supplies power to the power management domain, and power to the power management domain. When the supply of power is no longer necessary, the power supply to the power management domain is stopped.
Here, the power management circuit 10 first supplies power to the power management domain including the functional unit, and then supplies a clock when processing in each functional unit becomes necessary. After canceling, a control signal for instructing the function unit to execute processing is output.

このとき、パワーマネジメント回路１０は、電力の供給開始後、電力レベルが安定するまでの所定時間Ｔaを待ってからクロックの供給を開始する。
また、パワーマネジメント回路１０は、クロックの供給開始後、クロックの状態が安定するまでの所定時間Ｔbを待ってからリセットを解除する。なお、リセット信号は、負論理で構成され、ローレベルの場合には、リセットがかかり動作を許可しない状態を示し、ハイレベルの場合には、リセットが解除され動作を許可する状態を示す。 At this time, after starting the supply of power, the power management circuit 10 waits for a predetermined time Ta until the power level is stabilized, and then starts supplying the clock.
The power management circuit 10 releases the reset after waiting for a predetermined time Tb until the clock state is stabilized after the clock supply is started. The reset signal is composed of negative logic. When the reset signal is at a low level, the reset signal indicates that the operation is not permitted and when the reset signal is at a high level, the reset signal is released and the operation is permitted.

さらに、パワーマネジメント回路１０は、リセットの解除後、原則として、各機能部の初期化が終了するまでの所定時間Ｔcを待ってから、制御信号を出力するものであるが、後述するように、各機能部において予定より早期に動作可能な状態となり、処理の実行について準備が完了したことを示すＲＥＡＤＹ信号を受信した場合には、ＲＥＡＤＹ信号の受信に対応して、制御信号を出力する。 Further, the power management circuit 10 outputs a control signal after waiting for a predetermined time Tc until the initialization of each functional unit is completed after the reset is released, as will be described later. When each functional unit is ready to operate earlier than scheduled and receives a READY signal indicating that preparation for the execution of processing has been completed, a control signal is output in response to reception of the READY signal.

なお、パワーマネジメント回路１０は、例えば低クロックで動作する小型のＦＰＧＡ（Field Programmable Gate Array）等、ＣＰＵ２０より低消費電力なハードウェアによって構成することが可能である。このような構成とすることにより、パワーマネジメント回路１０にのみ電力を常時供給しておけば、一般に消費電力の大きいＣＰＵ２０に対して電力を常時供給しておく必要がなくなる。 The power management circuit 10 can be configured by hardware that consumes less power than the CPU 20, such as a small FPGA (Field Programmable Gate Array) that operates at a low clock. With such a configuration, if power is constantly supplied only to the power management circuit 10, it is generally unnecessary to constantly supply power to the CPU 20 with high power consumption.

ＣＰＵ２０は、情報処理装置１全体を制御するものであり、ＲＯＭ３０に記憶された各種プログラムを読み出して実行する。例えば、ＣＰＵ２０は、パワーマネジメント回路１０を介して入力される各種信号に対応して、後述する情報処理装置１のシステム制御処理における各種処理のためのプログラムをＲＯＭ３０から読み出して実行する。そして、ＣＰＵ２０は、各種処理結果をＮＶＲＡＭ４０あるいはＲＡＭ５０の所定領域に格納する。 The CPU 20 controls the information processing apparatus 1 as a whole, and reads and executes various programs stored in the ROM 30. For example, the CPU 20 reads out programs for various processes in the system control process of the information processing apparatus 1 described later from the ROM 30 and executes them in response to various signals input via the power management circuit 10. Then, the CPU 20 stores various processing results in a predetermined area of the NVRAM 40 or RAM 50.

ＲＯＭ３０は、例えばフラッシュＲＯＭ等の不揮発性のメモリによって構成され、ＲＯＭ３０には、オペレーティングシステムプログラム（ＯＳ）および電子ブックのビューア等のアプリケーションプログラムが記憶されている。
ＮＶＲＡＭ４０は、ＦＲＡＭ（Ferroelectric Random Access Memory）あるいはＭＲＡＭ（Magnetoresistive Random AccessMemory）等の不揮発性のメモリによって構成され、例えば電子ブックのコンテンツが閲覧されている場合であれば、閲覧中のページ番号といったように、情報処理装置１の電源が切断された場合にも保存しておく必要のあるデータが記憶される。 The ROM 30 is configured by, for example, a non-volatile memory such as a flash ROM. The ROM 30 stores an operating system program (OS) and application programs such as an electronic book viewer.
The NVRAM 40 is configured by a non-volatile memory such as a FRAM (Ferroelectric Random Access Memory) or an MRAM (Magnetoresistive Random Access Memory). The data that needs to be saved is stored even when the information processing apparatus 1 is powered off.

なお、ＮＶＲＡＭ４０は、上述のように、電源によるバックアップが不要な不揮発性メモリで構成することが可能である他、ＳＲＡＭ等、揮発性のメモリを専用の電源でバックアップすることにより、擬似的な不揮発性メモリとする構成も採用可能である。
ＲＡＭ５０は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）あるいはＳＤＲＡＭ（Synchronous DRAM）といった揮発性のメモリによって構成され、ＣＰＵ２０が処理を実行する際にワークエリアを形成すると共に、その処理結果を記憶する。 As described above, the NVRAM 40 can be configured by a non-volatile memory that does not need to be backed up by a power source. In addition, by backing up a volatile memory such as an SRAM with a dedicated power source, It is also possible to adopt a configuration with a volatile memory.
The RAM 50 is configured by a volatile memory such as a DRAM (Dynamic Random Access Memory), an SRAM (Static Random Access Memory), or an SDRAM (Synchronous DRAM), and forms a work area when the CPU 20 executes processing, and the processing Memorize the results.

ＧＡ６０は、ＣＰＵ２０の命令に従って、ディスプレイ３に表示する画像の描画処理を高速に行うハードウェアである。具体的には、ＧＡ６０は、ＣＰＵ２０から入力されたベクトル図形をラスタ図形に展開するといった処理を行う。そして、ＧＡ６０は、描画処理を行った図形をディスプレイ３に描画するための描画データとしてディスプレイコントローラ７０に出力する。このとき、ＧＡ６０は、直接ディスプレイコントローラ７０に描画データを送ることができるが、ＲＡＭ５０やＮＶＲＡＭ４０に一旦描画データを格納してから送ることも可能である。この場合、ＲＡＭ５０やＮＶＲＡＭ４０に格納された描画データを後に再利用することが可能となる。 The GA 60 is hardware that performs drawing processing of an image to be displayed on the display 3 at high speed in accordance with a command from the CPU 20. Specifically, the GA 60 performs a process of expanding the vector graphic input from the CPU 20 into a raster graphic. The GA 60 then outputs to the display controller 70 as drawing data for drawing the graphic on which the drawing process has been performed on the display 3. At this time, the GA 60 can send the drawing data directly to the display controller 70, but it is also possible to send the drawing data once stored in the RAM 50 or the NVRAM 40. In this case, the drawing data stored in the RAM 50 or NVRAM 40 can be reused later.

ディスプレイコントローラ７０は、ディスプレイ３を直接制御し、ＧＡ６０から入力された描画データをディスプレイ３に表示させる。
具体的には、ディスプレイコントローラ７０は、ＧＡ６０から入力された描画データを参照して、ディスプレイ３のＸドライバおよびＹドライバを駆動することにより、描画対象であるラスタ図形をディスプレイ３に表示させる。 The display controller 70 directly controls the display 3 to display the drawing data input from the GA 60 on the display 3.
Specifically, the display controller 70 refers to the drawing data input from the GA 60 and drives the X driver and Y driver of the display 3 to display a raster graphic as a drawing target on the display 3.

メモリカードコントローラ８０は、メモリカードスロット９に備えられるインターフェース回路であり、ＣＰＵ２０の指示に従って、メモリカードに記録されたデータの読み書きを行う。
通信コントローラ９０は、通信コネクタ８に備えられるインターフェース回路であり、ＣＰＵ２０の指示に従って、通信ケーブルを介した情報の送受信を行う。 The memory card controller 80 is an interface circuit provided in the memory card slot 9 and reads / writes data recorded on the memory card in accordance with instructions from the CPU 20.
The communication controller 90 is an interface circuit provided in the communication connector 8 and transmits / receives information via a communication cable in accordance with instructions from the CPU 20.

ここで、図２に示す各機能部は、パワーマネジメント回路１０によってリセットが解除された後、内部状態を初期化する初期化手順回路（不図示）を備えている。具体的には、この初期化手順回路は、リセット信号線の電圧レベルがローレベルからハイレベルに変化すると、各機能部の内部において情報を保持しているレジスタにデフォルト値をセットし、外部インターフェースを持っている場合は、所定の手順に沿って初期化信号を送信する。その後、処理の実行が可能な状態が確立したことを示すＲＥＤＹ信号をＲＥＡＤＹ信号線を介してパワーマネジメント回路１０に送信する。 Here, each functional unit shown in FIG. 2 includes an initialization procedure circuit (not shown) that initializes the internal state after the reset is released by the power management circuit 10. Specifically, when the voltage level of the reset signal line changes from a low level to a high level, this initialization procedure circuit sets a default value to a register holding information in each function unit, and sets the external interface If it has, the initialization signal is transmitted along a predetermined procedure. Thereafter, a READY signal indicating that a state in which processing can be executed is established is transmitted to the power management circuit 10 via the READY signal line.

次に、動作を説明する。
本実施の形態における情報処理装置１は、上述の構成の下、入力操作が行われた場合等、動作が必要な場合にのみ電源が投入され、必要な動作が終了すると、再び電源が切断された状態となる。そして、電源が投入される場合に、所定の電源投入シーケンスを経て、各機能部における処理に移行する。なお、このように電源が投入される場合、入力操作の内容に応じて、動作させる必要があるパワーマネジメントドメインにのみ電力が供給される。 Next, the operation will be described.
The information processing apparatus 1 according to the present embodiment is turned on only when an operation is necessary, such as when an input operation is performed under the above-described configuration, and is turned off again when the necessary operation is completed. It becomes the state. When the power is turned on, the process proceeds to processing in each functional unit through a predetermined power-on sequence. When power is turned on in this way, power is supplied only to the power management domain that needs to be operated in accordance with the contents of the input operation.

まず、情報処理装置１における電源投入シーケンスについて説明する。
図３は、情報処理装置１において、各機能部に電源を投入する場合の電源投入シーケンスを示すタイミングチャートである。
なお、ここでは、電源が投入される機能部がＧＡ６０である場合を例に挙げて説明する。 First, a power-on sequence in the information processing apparatus 1 will be described.
FIG. 3 is a timing chart showing a power-on sequence in the information processing apparatus 1 when power is turned on to each functional unit.
Here, the case where the functional unit to be powered on is GA 60 will be described as an example.

図３において、パワーマネジメント回路１０がＧＡ６０における処理が必要であると判定した場合、時間Ｔwを待った後、まず、描画ドメインに電力を供給する（時刻ｔ１）。なお、このときの待ち時間Ｔwは、突入電流の集中を防ぐために設定されたタイミングパラメータである。
そして、パワーマネジメント回路１０は、電力レベルが安定した状態になるまでの時間（時間Ｔa）を待った後、描画ドメインに含まれる各機能部に対し、クロックの供給を開始する（時刻ｔ２）。 In FIG. 3, when the power management circuit 10 determines that the process in the GA 60 is necessary, after waiting for the time Tw, first, power is supplied to the drawing domain (time t1). Note that the waiting time Tw at this time is a timing parameter set to prevent concentration of inrush current.
Then, after waiting for a time (time Ta) until the power level becomes stable, the power management circuit 10 starts to supply a clock to each functional unit included in the drawing domain (time t2).

続いて、パワーマネジメント回路１０は、クロック信号が安定した状態になるまでの時間（時間Ｔb）を待った後、ＧＡ６０に対するリセットを解除する（時刻ｔ３）。
すると、パワーマネジメント回路１０は、各機能部の初期化手順にかかる時間（時間Ｔｃ）を待つ状態に移行する。
ここで、ＧＡ６０は、時刻ｔ３においてリセットが解除され、内部状態の初期化が終了した場合に、パワーマネジメント回路１０にＲＥＡＤＹ信号を送信する（時刻ｔ４）。パワーマネジメント回路１０がＲＥＡＤＹ信号を受信した時刻ｔ４が、ＧＡ６０の使用可能点となる。 Subsequently, after waiting for a time (time Tb) until the clock signal becomes stable, the power management circuit 10 cancels the reset for the GA 60 (time t3).
Then, the power management circuit 10 shifts to a state of waiting for a time (time Tc) required for the initialization procedure of each functional unit.
Here, the GA 60 transmits a READY signal to the power management circuit 10 when the reset is released at time t3 and the initialization of the internal state is completed (time t4). The time t4 when the power management circuit 10 receives the READY signal becomes a usable point of the GA 60.

すると、パワーマネジメント回路１０がＧＡ６０からＲＥＡＤＹ信号を受信することに対応して、ＧＡ６０に処理の実行を指示する制御信号が出力される。
なお、上述した待ち時間Ｔcの間にＲＥＡＤＹ信号を受信しない場合、パワーマネジメント回路１０は、待ち時間Ｔcの経過を待って、ＧＡ６０に制御信号を出力する。
続いて、上述の電源投入シーケンスの具体的な適用場面となるシステム制御処理について説明する。 Then, in response to the power management circuit 10 receiving the READY signal from the GA 60, a control signal that instructs the GA 60 to execute processing is output.
When the READY signal is not received during the above-described waiting time Tc, the power management circuit 10 waits for the waiting time Tc to elapse and outputs a control signal to the GA 60.
Next, system control processing that is a specific application scene of the above-described power-on sequence will be described.

図４は、情報処理装置１が実行するシステム制御処理を示すフローチャートである。
また、図５は、システム制御処理における表示画面例を示す図である。以下、図５に示す表示画面を適宜参照しつつ、システム制御処理について説明する。
図４において、ユーザによって、いずれかのボタンに対する操作、通信ケーブルの接続あるいはメモリカードの接続が行われると（ステップＳ１）、パワーマネジメント回路１０は、ＣＰＵドメイン、不揮発性ドメインおよび揮発性ドメインに電力を供給する（ステップＳ２）。このとき、ＣＰＵドメイン、不揮発性ドメインおよび揮発性ドメインの各部に含まれる機能部それぞれにおいて、図３に示す電源投入シーケンスが実行される。 FIG. 4 is a flowchart showing system control processing executed by the information processing apparatus 1.
FIG. 5 is a diagram showing an example of a display screen in the system control process. The system control process will be described below with reference to the display screen shown in FIG.
In FIG. 4, when the user performs an operation on any button, connection of a communication cable, or connection of a memory card (step S1), the power management circuit 10 supplies power to the CPU domain, the nonvolatile domain, and the volatile domain. Is supplied (step S2). At this time, the power-on sequence shown in FIG. 3 is executed in each functional unit included in each part of the CPU domain, the nonvolatile domain, and the volatile domain.

すると、ＣＰＵ２０は、ＲＯＭ３０に記憶されたＯＳおよびアプリケーションプログラムの実行を開始すると共に、ＲＡＭ５０の所定領域をワークメモリとして確保する（ステップＳ３）。
次に、ＣＰＵ２０は、パワーマネジメント回路１０からイベント通知信号を取得し（ステップＳ４）、発生したイベントの内容を判定する（ステップＳ５）。 Then, the CPU 20 starts execution of the OS and application program stored in the ROM 30, and secures a predetermined area of the RAM 50 as a work memory (step S3).
Next, the CPU 20 acquires an event notification signal from the power management circuit 10 (step S4), and determines the content of the event that has occurred (step S5).

ステップＳ５において、発生したイベントがいずれかのボタンに対する入力操作であると判定した場合、ＣＰＵ２０は、入力操作されたボタンの種別を判定する（ステップＳ６）。
ステップＳ６において、ページ戻りボタン４が入力操作されたと判定した場合、ＣＰＵ２０は、ＮＶＲＡＭ４０から現在閲覧中のページ番号を取得し（ステップＳ７）、そのページ番号から“１”減じて現在閲覧中のページを１ページ戻す（ステップＳ８）。 If it is determined in step S5 that the event that has occurred is an input operation for any button, the CPU 20 determines the type of the button that has been input (step S6).
If it is determined in step S6 that the page return button 4 has been input, the CPU 20 acquires the page number currently being browsed from the NVRAM 40 (step S7), and subtracts “1” from the page number and the page currently being browsed. Is returned by one page (step S8).

また、ステップＳ６において、ページめくりボタン５が入力操作されたと判定した場合、ＣＰＵ２０は、ＮＶＲＡＭ４０から現在閲覧中のページ番号を取得し（ステップＳ９）、そのページ番号に“１”加算して現在閲覧中のページを１ページ進める（ステップＳ１０）。
ステップＳ８およびステップＳ１０の後、パワーマネジメント回路１０は、メモリカードドメインに電力を供給し（ステップＳ１１）、新たに現在閲覧中のページとなったページのデータをメモリカードから読み込む（ステップＳ１２）。ステップＳ１１では、メモリカードドメインに含まれるメモリカードコントローラ８０において、図３に示す電源投入シーケンスが実行される。 If it is determined in step S6 that the page turning button 5 has been input, the CPU 20 acquires the page number currently being browsed from the NVRAM 40 (step S9), adds "1" to the page number, and currently browses. The middle page is advanced by one page (step S10).
After step S8 and step S10, the power management circuit 10 supplies power to the memory card domain (step S11), and reads the data of the page that has become the currently viewed page from the memory card (step S12). In step S11, the power-on sequence shown in FIG. 3 is executed in the memory card controller 80 included in the memory card domain.

そして、パワーマネジメント回路１０は、メモリカードドメインに対する電力の供給を停止し（ステップＳ１３）、描画ドメインに電力を供給する（ステップＳ１４）。このとき、描画ドメインに含まれる機能部それぞれにおいて、図３に示す電源投入シーケンスが実行される。
すると、ＣＰＵ２０は、描画ドメインの各部に現在閲覧中のページを表示（図５（ａ）参照）させ（ステップＳ１５）、パワーマネジメント回路１０が、描画ドメインに対する電力の供給を停止する（ステップＳ１６）。 Then, the power management circuit 10 stops supplying power to the memory card domain (step S13) and supplies power to the drawing domain (step S14). At this time, the power-on sequence shown in FIG. 3 is executed in each functional unit included in the drawing domain.
Then, the CPU 20 displays the page currently being viewed on each part of the drawing domain (see FIG. 5A) (step S15), and the power management circuit 10 stops supplying power to the drawing domain (step S16). .

その後、パワーマネジメント回路１０は、ＣＰＵドメイン、不揮発性ドメインおよび揮発性ドメインに対する電力の供給を停止し（ステップＳ１７）、これに対応して、ＣＰＵ２０が停止し、ＲＡＭ５０のデータが消去される（ステップＳ１８）。なお、ステップＳ１８において、ＮＶＲＡＭ４０に記憶されたデータは、電力の供給停止後も保持される。
また、ステップＳ６において、一覧表示ボタン６が入力操作されたと判定した場合、ＣＰＵ２０は、メモリカードドメインに電力を供給し（ステップＳ１９）、一覧表示用の縮小画面データを読み込む（ステップＳ２０）。ステップＳ１９では、メモリカードドメインに含まれるメモリカードコントローラ８０において、図３に示す電源投入シーケンスが実行される。 Thereafter, the power management circuit 10 stops supplying power to the CPU domain, the nonvolatile domain, and the volatile domain (step S17). In response, the CPU 20 stops and the data in the RAM 50 is erased (step S17). S18). In step S18, the data stored in the NVRAM 40 is retained even after the power supply is stopped.
If it is determined in step S6 that the list display button 6 has been input, the CPU 20 supplies power to the memory card domain (step S19) and reads reduced screen data for list display (step S20). In step S19, the power-on sequence shown in FIG. 3 is executed in the memory card controller 80 included in the memory card domain.

そして、パワーマネジメント回路１０は、メモリカードドメインに対する電力の供給を停止し（ステップＳ２１）、描画ドメインに電力を供給する（ステップＳ２２）。このとき、描画ドメインに含まれる機能部それぞれにおいて、図３に示す電源投入シーケンスが実行される。
すると、ＣＰＵ２０は、描画ドメインの各部に縮小画面データを一覧表示（図５（ｂ）参照）させ（ステップＳ２３）、パワーマネジメント回路１０が、描画ドメインに対する電力の供給を停止する（ステップＳ２４）。 Then, the power management circuit 10 stops supplying power to the memory card domain (step S21), and supplies power to the drawing domain (step S22). At this time, the power-on sequence shown in FIG. 3 is executed in each functional unit included in the drawing domain.
Then, the CPU 20 displays a list of reduced screen data (see FIG. 5B) on each part of the drawing domain (step S23), and the power management circuit 10 stops supplying power to the drawing domain (step S24).

次いで、ＣＰＵ２０が、ＮＶＲＡＭ４０から現在閲覧中のページ番号を取得し（ステップＳ２５）、一覧表示画面において表示するページ選択用のカーソルを現在閲覧中のページに設定する（ステップＳ２６）。
そして、パワーマネジメント回路１０は、描画ドメインに電力を供給し（ステップＳ２７）、ＣＰＵ２０は、描画ドメインの各部に現在閲覧中のページ番号に対応する縮小画面にページ選択用のカーソルを表示（図５（ｃ）参照）させる（ステップＳ２８）。ステップＳ２７では、描画ドメインに含まれる機能部それぞれにおいて、図３に示す電源投入シーケンスが実行される。 Next, the CPU 20 acquires the page number currently being browsed from the NVRAM 40 (step S25), and sets the page selection cursor to be displayed on the list display screen to the page currently being browsed (step S26).
Then, the power management circuit 10 supplies power to the drawing domain (step S27), and the CPU 20 displays a page selection cursor on the reduced screen corresponding to the currently browsed page number in each part of the drawing domain (FIG. 5). (See (c)) (step S28). In step S27, the power-on sequence shown in FIG. 3 is executed in each functional unit included in the drawing domain.

続いて、パワーマネジメント回路１０は、描画ドメインに対する電力の供給を停止し（ステップＳ２９）、ＣＰＵ２０が、ユーザによって入力操作されたボタンの種別を判定する（ステップＳ３０）。
ステップＳ３０において、ページ戻りボタン４が入力操作されたと判定した場合、ＣＰＵ２０は、ページ選択用のカーソルを前ページの縮小画面に移動させ（ステップＳ３１）、ページめくりボタン５が入力操作されたと判定した場合、ＣＰＵ２０は、次ページの縮小画面に移動させる（ステップＳ３２）。 Subsequently, the power management circuit 10 stops the supply of power to the drawing domain (step S29), and the CPU 20 determines the type of the button input by the user (step S30).
If it is determined in step S30 that the page return button 4 has been input, the CPU 20 moves the page selection cursor to the reduced screen of the previous page (step S31), and determines that the page turning button 5 has been input. In this case, the CPU 20 moves to the reduced screen of the next page (step S32).

ステップＳ３１，Ｓ３２の後、ＣＰＵ２０は、ステップＳ２７の処理に移行する。
また、ステップＳ３０において、決定ボタン７が入力操作されたと判定した場合、ＣＰＵ２０は、カーソルが設定された縮小画面に対応するページ番号を現在閲覧中のページ番号に設定し（ステップＳ３３）、ステップＳ１１の処理に移行する。
ステップＳ５において、発生したイベントが通信ケーブルの接続であると判定した場合、パワーマネジメント回路１０は、描画ドメインに電力を供給し（ステップＳ３４）、ＣＰＵ２０は、通信ケーブルからデータを受信中である旨の表示（図５（ｄ）参照）を行う（ステップＳ３５）。ステップＳ３４では、描画ドメインに含まれる機能部それぞれにおいて、図３に示す電源投入シーケンスが実行される。 After steps S31 and S32, the CPU 20 proceeds to the process of step S27.
If it is determined in step S30 that the enter button 7 has been input, the CPU 20 sets the page number corresponding to the reduced screen to which the cursor is set as the currently viewed page number (step S33), and step S11. Move on to processing.
If it is determined in step S5 that the event that has occurred is a connection of the communication cable, the power management circuit 10 supplies power to the drawing domain (step S34), and the CPU 20 is receiving data from the communication cable. Is displayed (see FIG. 5D) (step S35). In step S34, the power-on sequence shown in FIG. 3 is executed in each functional unit included in the drawing domain.

そして、パワーマネジメント回路１０は、描画ドメインに対する電力の供給を停止し（ステップＳ３６）、続いて、通信ドメインに電力を供給する（ステップＳ３７）。このとき、通信ドメインに含まれる通信コントローラ９０において、図３に示す電源投入シーケンスが実行される。
次に、パワーマネジメント回路１０は、メモリカードドメインに電力を供給し（ステップＳ３８）、通信ケーブルからデータ（コンテンツ）の受信を開始する（ステップＳ３９）。ステップＳ３８では、メモリカードドメインに含まれるメモリカードコントローラ８０において、図３に示す電源投入シーケンスが実行される。 Then, the power management circuit 10 stops supplying power to the drawing domain (step S36), and then supplies power to the communication domain (step S37). At this time, the power-on sequence shown in FIG. 3 is executed in the communication controller 90 included in the communication domain.
Next, the power management circuit 10 supplies power to the memory card domain (step S38), and starts receiving data (contents) from the communication cable (step S39). In step S38, the power-on sequence shown in FIG. 3 is executed in the memory card controller 80 included in the memory card domain.

次いで、ＣＰＵ２０は、通信ケーブルから受信したデータをメモリカードに書き込み（ステップＳ４０）、データの受信が終了したか否かの判定を行う（ステップＳ４１）。
ステップＳ４１において、データの受信が終了していないと判定した場合、ＣＰＵ２０は、ステップＳ３９の処理に移行し、データの受信が終了したと判定した場合、パワーマネジメント回路１０は、メモリカードドメインに対する電力の供給を停止する（ステップＳ４２）。 Next, the CPU 20 writes the data received from the communication cable into the memory card (step S40), and determines whether or not the data reception is completed (step S41).
If it is determined in step S41 that the data reception has not ended, the CPU 20 proceeds to the process of step S39, and if it is determined that the data reception has ended, the power management circuit 10 determines the power for the memory card domain. Is stopped (step S42).

さらに、パワーマネジメント回路１０は、通信ドメインに対する電力の供給を停止し（ステップＳ４３）、続いて、描画ドメインに電力を供給する（ステップＳ４４）。このとき、描画ドメインに含まれる機能部それぞれにおいて、図３に示す電源投入シーケンスが実行される。
そして、ＣＰＵ２０は、描画ドメインの各部に通信ケーブルからのデータの受信が終了した旨の表示（図５（ｅ）参照）を行わせ（ステップＳ４５）、続いて、パワーマネジメント回路１０が、描画ドメインに対する電力の供給を停止する（ステップＳ４６）。 Furthermore, the power management circuit 10 stops supplying power to the communication domain (step S43), and then supplies power to the drawing domain (step S44). At this time, the power-on sequence shown in FIG. 3 is executed in each functional unit included in the drawing domain.
Then, the CPU 20 causes each part of the drawing domain to display that the reception of data from the communication cable has ended (see FIG. 5E) (step S45), and then the power management circuit 10 causes the drawing domain to The supply of power to is stopped (step S46).

次に、ＣＰＵ２０は、ＮＶＲＡＭ４０に記憶されている情報を初期化して、現在閲覧中のページ番号を“１”に設定し（ステップＳ４７）、ステップＳ１１の処理に移行する。
また、ステップＳ５において、発生したイベントがメモリカードの接続であると判定した場合、ＣＰＵ２０は、ステップＳ４７の処理に移行する。
情報処理装置１は、上述の処理を繰り返すことにより、ユーザが電源の投入、切断を意識して行うことなく、省電力に動作する。そして、情報処理装置１の各部に電源が投入される場合、図３に示す電源投入シーケンスが逐次実行されることによって、より迅速に、ボタン操作等に対応する処理が実行される。 Next, the CPU 20 initializes information stored in the NVRAM 40, sets the currently browsed page number to “1” (step S47), and proceeds to the processing of step S11.
If it is determined in step S5 that the event that has occurred is a memory card connection, the CPU 20 proceeds to the process in step S47.
The information processing apparatus 1 operates in a power-saving manner by repeating the above-described processing without the user being aware of turning on / off the power. When power is turned on to each unit of the information processing apparatus 1, the power-on sequence shown in FIG. 3 is sequentially executed, so that the processing corresponding to the button operation or the like is performed more quickly.

以上のように、本実施の形態に係る情報処理装置１は、各機能部に電力を供給しない状態を基本とし、動作が必要な場合にのみ電力を供給して処理を行わせる。そして、このとき、電力の供給、クロックの供給およびリセット信号の解除を経る電源投入シーケンスが実行されると共に、電源投入シーケンスにおいては、各機能部において動作が可能な場合に、ＲＥＡＤＹ信号が出力される。 As described above, the information processing apparatus 1 according to the present embodiment is based on a state in which power is not supplied to each functional unit, and performs processing by supplying power only when operation is necessary. At this time, a power-on sequence is executed through power supply, clock supply, and reset signal cancellation. In the power-on sequence, a READY signal is output when each functional unit can operate. The

したがって、情報処理装置１の各部において電源が切断された状態を基本とし、入力操作等に対応して電源の投入が繰り返される場合であっても、電源の投入から処理の開始までの待ち時間を短縮することができ、より迅速に処理を行うことが可能となる。
このような効果によって、特に、リーク電流が問題となるＣＰＵ２０についても、電力を供給しない状態を基本とすることができることから、情報処理装置１を極めて低消費電力な装置とすることが可能となる。 Therefore, the waiting time from turning on the power to the start of processing is determined even when the turning on of the power is repeated in response to an input operation or the like based on the state where the power is turned off in each part of the information processing apparatus 1. It can be shortened, and processing can be performed more quickly.
Due to such an effect, it is possible to make the information processing apparatus 1 a very low power consumption apparatus because the CPU 20 that has a problem of leakage current can be based on a state in which power is not supplied. .

また、情報処理装置１は、パワーマネジメントドメインを単位として電力の供給を行うことから、各機能部それぞれを対象として電力制御を行うより、回路規模および制御の容易性の面で有利なものとなる。さらに、それぞれのパワーマネジメントドメインに含まれる各機能部において、同時に電源投入シーケンスが実行されるため、動作の必要が生じた機能部ごとに順次電源投入シーケンスを実行するより、処理を迅速に行うことが可能となる。 Further, since the information processing apparatus 1 supplies power in units of power management domains, it is more advantageous in terms of circuit scale and controllability than performing power control for each functional unit. . Furthermore, since the power-on sequence is simultaneously executed in each functional unit included in each power management domain, the processing can be performed more quickly than the sequential power-on sequence for each functional unit that requires operation. Is possible.

即ち、情報処理装置１における電源投入から処理の開始までの時間を短縮し、より迅速に処理を行うことが可能となる。 That is, it is possible to shorten the time from power-on to the start of processing in the information processing apparatus 1 and perform processing more quickly.

本発明に係る情報処理装置１の外観構成を示す図である。It is a figure which shows the external appearance structure of the information processing apparatus 1 which concerns on this invention. 情報処理装置１の内部構成を示す機能ブロック図である。2 is a functional block diagram showing an internal configuration of the information processing apparatus 1. FIG. 情報処理装置１において、各機能部に電源を投入する場合の電源投入シーケンスを示すタイミングチャートである。4 is a timing chart illustrating a power-on sequence when power is turned on to each functional unit in the information processing apparatus 1. 情報処理装置１が実行するシステム制御処理を示すフローチャートである。It is a flowchart which shows the system control process which the information processing apparatus 1 performs. システム制御処理における表示画面例を示す図である。It is a figure which shows the example of a display screen in a system control process. ボタンの操作等が行われた場合に周辺回路に電力が供給される手順を表すシーケンス図である。It is a sequence diagram showing the procedure in which electric power is supplied to a peripheral circuit when button operation etc. are performed.

Explanation of symbols

１情報処理装置、２本体、３ディスプレイ、４ページ戻りボタン、５ページめくりボタン、６一覧表示ボタン、７決定ボタン、８通信コネクタ、９メモリカードスロット、１０パワーマネジメント回路、２０ＣＰＵ、３０ＲＯＭ、４０ＮＶＲＡＭ、５０ＲＡＭ、６０ＧＡ、７０ディスプレイコントローラ、８０メモリカードコントローラ、９０通信コントローラ、１００バス 1 Information processing device, 2 main body, 3 display, 4 page return button, 5 page turn button, 6 list display button, 7 determination button, 8 communication connector, 9 memory card slot, 10 power management circuit, 20 CPU, 30 ROM, 40 NVRAM, 50 RAM, 60 GA, 70 display controller, 80 memory card controller, 90 communication controller, 100 bus

Claims

An information processing apparatus that autonomously controls the supply of power in each functional unit constituting the apparatus,
When processing in each function unit becomes necessary, power is supplied to the function unit, and after the power supply is stabilized, a clock is supplied to the function unit, and further, operation to the function unit is performed. A management unit that executes a power-on sequence that changes a reset signal indicating whether or not the operation is permitted to a state indicating that the operation is permitted, and subsequently inputs a control signal that instructs execution of the processing to the function unit;
An initialization procedure for setting a default value in a register provided in the function unit after the reset signal has been changed to a state indicating that the operation is permitted by the management unit. In response to the completion of the operation of the circuit, a READY signal transmitting means is provided for transmitting a READY signal indicating that the processing is ready.
In the power-on sequence, the management unit changes the reset signal for the functional unit that needs to be processed to a state indicating that an operation is permitted, and then the management unit includes the functional unit. In response to either receiving the READY signal from the READY signal transmitting means or elapse of a set time , the control signal is input to the functional unit, and in response to the end of the processing, An information processing apparatus, wherein supply of power in the function unit is stopped.

The functional unit includes an execution control unit that controls the entire apparatus by giving instructions to other functional units,
The management department
When processing in any one of the functional units is necessary, the execution control unit executes the power-on sequence for the execution control unit, and the execution control unit that is capable of executing the process is transferred to the other functional unit. The information processing apparatus according to claim 1, wherein when an instruction is given, the power-on sequence is executed with respect to the function unit as a target.

When the processing in the execution control unit is completed, the management unit supplies power to the execution control unit regardless of whether or not the functional unit to which the execution control unit gives an instruction is executing the process. The information processing apparatus according to claim 1, wherein the information processing apparatus is stopped.

A plurality of power management domains consisting of predetermined functional units and serving as a control unit when power is supplied,
The information processing apparatus according to claim 1, wherein the management unit supplies power to each power management domain including the function unit when processing in a predetermined function unit occurs.

A power-on method in an information processing apparatus that autonomously controls the supply of power in each functional unit constituting the apparatus,
The information processing apparatus supplies power to the function unit when processing in each function unit occurs, and supplies the clock to the function unit after the power supply is stabilized. A reset signal indicating whether the operation is permitted or not is changed to a state indicating that the operation is permitted, and then a power-on sequence for inputting a control signal instructing execution of the processing to the function unit is executed. Management steps,
In the management step, after the reset signal is changed to a state indicating that the operation is permitted, the operation of the initialization procedure circuit that sets a default value in a register provided in the function unit is completed in the functional unit. Correspondingly, a READY signal transmitting step of transmitting a READY signal indicating that the process is ready to be executed from the functional unit;
In the power-on sequence, the READY signal is transmitted from the functional unit after changing the reset signal for the functional unit that needs to be processed to a state indicating that the operation is permitted ; Alternatively, the control signal is input to the function unit in response to any of the set time elapses , and the supply of power in the function unit is stopped in response to the end of the process. Characteristic power-on method.