JP4328084B2

JP4328084B2 - Boost control circuit

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Publication number: JP4328084B2
Application number: JP2002342076A
Authority: JP
Inventors: 紳一山本; 正博田中; 弘幸松並; 真次宮田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2002-11-26
Filing date: 2002-11-26
Publication date: 2009-09-09
Anticipated expiration: 2022-11-26
Also published as: JP2004180391A

Description

【０００１】
【発明の属する技術分野】
本発明は、昇圧回路の出力電圧を所定電圧になるよう制御する昇圧制御回路に関するものである。
【０００２】
近年、電子機器の多様化、高性能化、低価格化が求められており、それに用いられる半導体装置（ＬＳＩ）は高速化や回路面積の縮小化を図ることが必要になっている。フラッシュメモリやＥＥＰＲＯＭ等は、回路内部で電源電圧以上の高電圧を必要とするため、昇圧回路を内蔵しているものがある。それらの半導体記憶装置において、データの書き込み時や消去時には昇圧回路による高電圧でワード線を駆動するが、昇圧動作により生じるリップルがワード線に伝達されると、半導体記憶装置が誤動作してしまう。そのため、昇圧回路におけるリップルを抑制する技術が要求されている。
【０００３】
【従来の技術】
図８には、半導体記憶装置の書き込み電圧を生成する昇圧回路の従来例を示す。
【０００４】
昇圧回路１において、電源Ｖｃｃと出力端子ＯＵＴとの間には、多数段（図では６段）のＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ６が直列に接続され、各トランジスタＴｒ１〜Ｔｒ６のゲートはそのドレインに接続されている。
【０００５】
各トランジスタＴｒ１〜Ｔｒ５のソースは容量Ｃ１〜Ｃ５の一方の端子に接続され、電源Ｖｃｃ側から奇数段目の各容量Ｃ１、Ｃ３，Ｃ５の他方の端子には第１クロックφ１が入力され偶数段目の各容量Ｃ２，Ｃ４の他方の端子には第２クロックφ２が入力されている。
【０００６】
図９に示すように、第１クロックφ１及び第２クロックφ２は、それぞれのオン期間が重ならないように交互にオンする信号である。なお、各クロックφ１，φ２の電位レベルは、オン時がＶｃｃであり、オフ時が０Ｖである。
【０００７】
図８の昇圧回路１において、各トランジスタＴｒ１〜Ｔｒ６はそれぞれダイオードとして機能するように接続（ダイオード接続）されている。そのため、電源Ｖｃｃ側から出力端子ＯＵＴ側への電荷は移動するが、出力端子ＯＵＴ側から電源Ｖｃｃ側へ電荷は移動しない。
【０００８】
昇圧回路１に第１及び第２クロックφ１，φ２を与えつづけると、出力端子ＯＵＴの電圧は６Ｖｃｃ−６Ｖｔｈに収束する。なお、Ｖｔｈは各トランジスタのしきい値電圧である。
【０００９】
具体的には、初段のトランジスタＴｒ１のソース電位は、第１クロックφ１の入力により、Ｖｃｃ−Ｖｔｈの電位から２Ｖｃｃ−Ｖｔｈの電位に昇圧され、それにより、２段目のトランジスタＴｒ２がオンして該トランジスタＴｒ２のソース電位は、２Ｖｃｃ−２Ｖｔｈの電位になる。その後、第２クロックφ２の入力により、２段目のトランジスタＴｒ２のソース電位は、２Ｖｃｃ−２Ｖｔｈの電位から３Ｖｃｃ−２Ｖｔｈの電位に昇圧され、３段目のトランジスタＴｒ３がオンして該トランジスタＴｒ３のソース電位は、３Ｖｃｃ−３Ｖｔｈの電位になる。以降同様に、第１，第２クロックφ１，φ２の入力によって、各トランジスタのソース電位が昇圧されることで、最終段のトランジスタＴｒ６のソース電位、すなわち、出力端子ＯＵＴの電位が６Ｖｃｃ−６Ｖｔｈに昇圧される。
【００１０】
このような構成を採用した昇圧回路は、特許文献１や特許文献２等に開示されている。
図８の回路構成では、その出力電圧は、直列接続されるトランジスタの段数ｎに応じたｎ（Ｖｃｃ−Ｖｔｈ）の電圧値になり、任意の電圧値を得ることができない。そのため、図１０に示すように、昇圧回路１の出力電圧Ｖｏｕｔを監視する電圧監視回路２と出力電圧Ｖｏｕｔを降圧するためのトランジスタＴｒ１１とを設けることで、任意の電圧値を得るようにした制御回路が実用化されている。
【００１１】
電圧監視回路２には、直列接続された２つの容量Ｃ１１，Ｃ１２と、スイッチＳ１と、オペアンプ３とが備えられている。電圧監視回路２において、容量Ｃ１１と容量Ｃ１２の接続点はスイッチＳ１を介してグランドに接続される。具体的に、昇圧回路１が昇圧動作を開始する前には、スイッチＳ１がオンされることで容量Ｃ１１，Ｃ１２の接続点がグランド電位とされる。この電圧監視回路２において、各容量Ｃ１１，Ｃ１２は、昇圧回路１の出力電圧Ｖｏｕｔを分圧するために設けられており、昇圧動作の開始前には容量Ｃ１１，Ｃ１２による分圧電圧がグランド電位に初期化される。そして、その初期化後において、スイッチＳ１がオフされた後に、昇圧回路１の昇圧動作が開始され、出力電圧Ｖｏｕｔが上昇される。
【００１２】
昇圧回路１の出力電圧Ｖｏｕｔは各容量Ｃ１，Ｃ２によって分圧され、その分圧電圧（容量Ｃ１１，Ｃ１２の接続点の電圧）がオペアンプ３の非反転入力端子に入力されるとともに基準電圧ｅ１がオペアンプ３の反転入力端子に入力される。
【００１３】
オペアンプ３は容量Ｃ１１，Ｃ１２による分圧電圧と基準電圧ｅ１とを比較し、その比較結果に応じた電位レベルの信号を出力する。そして、そのオペアンプ３の出力信号Ｎ０がトランジスタＴｒ１１のゲートに入力される。トランジスタＴｒ１１のドレインには出力電圧Ｖｏｕｔが供給され、そのトランジスタＴｒ１１のソースはグランドに接続されている。
【００１４】
電圧監視回路２における各容量Ｃ１１，Ｃ１２と基準電圧ｅ１に基づいて出力電圧Ｖｏｕｔが所望の電圧値になるように設定される。すなわち、出力電圧Ｖｏｕｔが所望の電圧値以上になると、オペアンプ３の出力電圧（出力信号Ｎ０の電位レベル）が上昇してトランジスタＴｒ１１がオンする。これにより、出力電圧Ｖｏｕｔが所望の電圧値以下に低下して、オペアンプ３の出力電圧が下がりトランジスタＴｒ１１がオフする。
【００１５】
図１１は、図１０の制御回路における昇圧動作を示すタイミングチャートである。なお、図１１には、出力電圧Ｖｏｕｔ、第１及び第２クロックφ１，φ２、及び電圧監視回路２の出力信号Ｎ０を示している。
【００１６】
第１及び第２クロックφ１，φ２の入力に伴い、昇圧回路１において昇圧動作が行われ、出力電圧Ｖｏｕｔが徐々に上昇される（図１１の昇圧期間ｔｐ）。ここで、所望の電圧値まで出力電圧Ｖｏｕｔが上昇すると、電圧監視回路２は、それ以上に出力電圧Ｖｏｕｔが上昇しないようにトランジスタＴｒ１１をオンする。そして、出力電圧Ｖｏｕｔが所望の電圧値以下になると、電圧監視回路２はトランジスタＴｒ１１をオフする。その後、昇圧回路１の昇圧動作により出力電圧Ｖｏｕｔが上昇されたときにも、トランジスタＴｒ１１がオンして電圧を下げる。このような動作が繰り返されることにより、出力電圧Ｖｏｕｔは所望の電圧値にほぼ保たれる。なお、出力電圧Ｖｏｕｔが定電圧に保たれている期間では、出力信号Ｎ０の電位レベルは、トランジスタＴｒ１１のしきい値電圧Ｖｔの近辺で上下に振れる。
【００１７】
上記のような昇圧回路１を用いる場合、クロックφ１,φ２に同期して出力電圧Ｖｏｕｔにリップルが発生してしまうことが知られている。
なお、昇圧回路１のリップルを抑制する技術としては、特許文献３〜特許文献７等に開示されている。
【００１８】
【特許文献１】
特開平１０−２０８４８８号公報
【特許文献２】
特開２００２−２４７８３８号公報
【特許文献３】
特開昭６３−２９０１５９号公報
【特許文献４】
特開平４−３０４１６１号公報
【特許文献５】
特開平９−２９４３６７号公報
【特許文献６】
特開２０００−３３１４８９号公報
【特許文献７】
特開平２００１−２６８８９４号公報
【００１９】
【発明が解決しようとする課題】
ところで、従来では、昇圧回路１における出力電圧Ｖｏｕｔのリップルを抑制するために、図１２に示すように、昇圧回路１の出力に容量Ｃと抵抗Ｒとからなるローパスフィルタ４を設けるなどの対策を施すようにしていた。リップルを確実に除去するためにはローパスフィルタ４の時定数（容量Ｃ，抵抗Ｒ）を大きくする必要があるが、それにより、昇圧時間（図１１の期間ｔｐ）が長くなるといった問題が生じてしまう。さらに、ローパスフィルタ４の容量Ｃを形成するために、大きな面積が必要となるため、回路面積の縮小化を図ることができなくなる。
【００２０】
また、出力電圧Ｖｏｕｔのリップルを抑制するために、昇圧回路１自体の駆動能力を小さくする方法も考えられるが、その場合も、昇圧時間が長くなるといった問題が生じる。
【００２１】
本発明は上記問題点を解決するためになされたものであって、その目的は、昇圧時間を長くすることなく、出力電圧のリップルを低減することができる昇圧制御回路を提供することにある。
【００２２】
【課題を解決するための手段】
本発明は、直列に接続された複数の整流素子と該各整流素子の接続部に接続され昇圧のための電荷を蓄積する複数の容量とを有し、入力されるクロックに基づいて前記容量の電荷を前記整流素子を介して出力端子側に移動させ出力電圧の昇圧を行う昇圧回路と、前記昇圧回路の出力電圧を監視して所定電圧になるよう制御する電圧監視回路とを備える。
【００２３】
請求項１，５，７に記載の発明によれば、クロックを昇圧回路に伝達するためのバッファが設けられ、該バッファは、クロックの駆動能力を変更可能に形成されている。そして、出力電圧が所定電圧に達したとき、電圧監視回路から出力される出力信号に基づいて、バッファの駆動能力が低下される。この場合、昇圧回路の昇圧動作により出力電圧が所定電圧に達するまでは、バッファの駆動能力は大きく、該バッファにて駆動されるクロックによって出力電圧の昇圧が迅速に行われる。一方、出力電圧が所定電圧まで上昇すると、バッファの駆動能力が低下されるため、出力電圧に生じるリップルが抑制される。
また、請求項１，７に記載の発明によれば、バッファは、２つのＰチャネルＭＯＳトランジスタを含み、その一方をオフすることにより、クロックの駆動能力が低下される。
【００２４】
請求項２，３，６，９に記載の発明によれば、出力電圧に生じるリップルを除去するためにローパスフィルタが設けられる。そのローパスフィルタは抵抗と容量とからなり、第２スイッチにより抵抗値を変更可能に形成されている。そして、出力電圧が所定電圧に達したとき、電圧監視回路から出力される出力信号に基づいて、第２スイッチが制御されてローパスフィルタの抵抗値が増加される。この場合、昇圧回路の昇圧動作により出力電圧が所定電圧に達するまでは、ローパスフィルタの抵抗値が小さい（時定数が小さい）ので、出力電圧の昇圧が迅速に行われる。一方、出力電圧が所定電圧まで上昇すると、ローパスフィルタの抵抗値が大きく（時定数が大きく）なるため、出力電圧に生じるリップルが抑制される。
また、請求項２，３，９に記載の発明によれば、第２スイッチは、ローパスフィルタにおいて直列接続された２つの抵抗のうちの一方の抵抗における両端を短絡するものであり、オン状態のスイッチをオフすることにより抵抗値が増加される。
【００２５】
請求項２，４，６に記載の発明によれば、昇圧回路における容量は、スイッチにより容量値を変更可能に形成されている。そして、出力電圧が所定電圧に達したとき、電圧監視回路から出力される出力信号に基づいて、スイッチが制御され容量値が減少される。この場合、昇圧回路の昇圧動作により出力電圧が所定電圧に達するまでは、昇圧のために利用される容量値が大きく、出力電圧の昇圧が迅速に行われる。一方、出力電圧が所定電圧まで上昇すると、昇圧回路の容量値が減少されるため、出力電圧に生じるリップルが抑制される。
【００２６】
請求項８に記載の発明によれば、昇圧回路における容量としては、整流素子に直接接続される第１容量と、スイッチを介して整流素子に接続される第２容量と含む。そして、そのスイッチをオフすることにより、整流素子から第２容量が切り離されて昇圧のために使用される容量値が減少される。
【００２８】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。
【００２９】
図１には、本実施形態の昇圧制御回路１１を示している。この昇圧制御回路１１は、フラッシュメモリやＥＥＰＲＯＭ等の半導体記憶装置に用いられるものである。昇圧制御回路１１は、図示しない内部回路（例えば、ワード線ドライブ回路、メモリセルアレイ等）とともに１チップの半導体集積回路装置上に搭載されており、電源Ｖｃｃから昇圧した出力電圧Ｖｏｕｔを内部回路に供給するよう構成されている。尚、図１において、従来例と同様の構成（昇圧回路１、電圧監視回路２、トランジスタＴｒ１１の構成）については同一の符号を付してその説明を一部省略する。
【００３０】
昇圧制御回路１１は、昇圧回路１、電圧監視回路２、トランジスタＴｒ１１、クロック発生器５、バッファ６ａ，６ｂ、ラッチ回路７とを含む。クロック発生器５は、オン期間が重ならないように交互にオンする第１及び第２クロックφ１，φ２（図９参照）を生成する。第１クロックφ１はバッファ６ａを介して昇圧回路１に入力され、第２クロックφ２はバッファ６ｂを介して昇圧回路１に入力される。
【００３１】
ラッチ回路７は、電圧監視回路２から出力される出力信号Ｎ０をラッチし、各バッファ６ａ，６ｂにラッチ信号Ｎ１を出力する。具体的に、昇圧回路１の昇圧動作により出力電圧Ｖｏｕｔが所望の電圧に達したとき、ラッチ回路７は、電圧監視回路２から出力されるＨレベルの信号をラッチし、各バッファ６ａ，６ｂにＨレベルのラッチ信号Ｎ１を出力する。各バッファ６ａ，６ｂは、ラッチ回路７のラッチ信号Ｎ１に基づいて、各クロックφ１，φ２を伝達するための駆動能力を変更するよう構成されている。
【００３２】
図２には、第１クロックφ１を伝達するバッファ６ａの回路構成を示す。なお、第２クロックφ２を伝達するバッファ６ｂも図２のバッファ６ａと同一の回路構成である。
【００３３】
図２に示すように、バッファ６ａには、クロック発生器５からの第１クロックφ１を入力する入力端子Ａと、ラッチ回路７からのラッチ信号Ｎ１を入力する入力端子Ｂと、昇圧回路１にクロックφ１を出力する出力端子Ｘとが設けられている。バッファ６ａは、インバータ回路１２，１３、ナンド回路１４、ＰチャネルＭＯＳトランジスタＴｐ１、Ｔｐ２、ＮチャネルＭＯＳトランジスタＴｎ１を含む。
【００３４】
バッファ６ａにおいて、電源Ｖｃｃとグランドとの間に、ＰチャネルＭＯＳトランジスタＴｐ１とＮチャネルＭＯＳトランジスタＴｎ１とが直列に接続されている。各トランジスタＴｐ１，Ｔｎ１のゲートには、入力端子Ａからのクロックφ１がインバータ回路１２を介して入力される。各トランジスタＴｐ１，Ｔｎ１はインバータ回路を構成しており、その出力部（各トランジスタＴｐ１，Ｔｎ１の接続部）は出力端子Ｘに接続されている。
【００３５】
また、入力端子Ｂからのラッチ信号Ｎ１は、インバータ回路１３を介してナンド回路１４の第１入力端子に入力され、そのナンド回路１４の第２入力端子には、入力端子Ａからの第１クロックφ１が入力される。ナンド回路１４の出力端子は、ＰチャネルＭＯＳトランジスタＴｐ２のゲートに接続され、該トランジスタＴｐ２のソースは電源Ｖｃｃに接続されるとともに、そのドレインは出力端子Ｘに接続されている。
【００３６】
このバッファ６ａにおいて、入力端子Ｂから入力されるラッチ信号Ｎ１がＬレベルである場合、ナンド回路１４の出力信号は、入力端子Ａに入力される第１クロックφ１に応じてＬレベル又はＨレベルに変化する。この出力信号によって、ＰチャネルＭＯＳトランジスタＴｐ２がオン・オフされる。またこのとき、ＰチャネルＭＯＳトランジスタＴｐ１及びＮチャネルＭＯＳトランジスタＴｎ１は、第１クロックφ１に応じてオン・オフされる。すなわち、クロックφ１がＨレベルである場合、ＰチャネルＭＯＳトランジスタＴｐ１，Ｔｐ２はオン、ＮチャネルＭＯＳトランジスタＴｎ１はオフとなり、クロックφ１がＬレベルである場合、ＰチャネルＭＯＳトランジスタＴｐ１，Ｔｐ２はオフ、ＮチャネルＭＯＳトランジスタＴｎ１はオンとなる。
【００３７】
一方、入力端子Ｂから入力されるラッチ信号Ｎ１がＨレベルである場合には、第１クロックφ１の電位レベルにかかわらず、ナンド回路１４の出力信号は常にＨレベルになるため、トランジスタＴｐ２はオフのまま維持される。そして、入力端子Ａに入力される第１クロックφ１の電位レベルに応じて、トランジスタＴｐ１，Ｔｎ１がオン・オフされる。よって、Ｈレベルのクロックφ１を出力する場合には、トランジスタＴｐ１の駆動電流のみにより駆動されることになる。つまり、バッファ６ａの駆動能力が低減され、出力端子Ｘから出力されるクロックφ１の立ち上がりが遅くなる。
【００３８】
次に、本実施形態における作用を説明する。図３は、昇圧制御回路１１の昇圧動作を示すタイミングチャートである。なお、図３には、昇圧回路１の出力電圧Ｖｏｕｔ、バッファ６ａ，６ｂから昇圧回路１に入力される第１及び第２クロックφ１，φ２、電圧監視回路２の出力信号Ｎ０、及びラッチ回路７のラッチ信号Ｎ１を示している。
【００３９】
第１及び第２クロックφ１，φ２の入力に伴い、昇圧回路１にて昇圧動作が行われ、出力電圧Ｖｏｕｔが徐々に上昇される（図３の昇圧期間ｔｐ）。この昇圧期間ｔｐにおいては、電圧監視回路２の出力信号Ｎ０は、トランジスタＴｒ１１のしきい値電圧以下であり、ラッチ回路７のラッチ信号Ｎ１は、Ｌレベルになっている。従って、バッファ６ａ，６ｂの駆動能力は大きく、昇圧回路１には矩形波状のクロックφ１，φ２が供給されるため、そのクロックφ１，φ２によって出力電圧Ｖｏｕｔの昇圧が迅速に行われる。
【００４０】
出力電圧Ｖｏｕｔが所望の電圧値まで上昇すると、電圧監視回路２の出力信号Ｎ０がトランジスタＴｒ１１のしきい値電圧Ｖｔ以上に上昇して、トランジスタＴｒ１１をオンする。そして、出力電圧Ｖｏｕｔが所望の電圧値以下になると、電圧監視回路２はトランジスタＴｒ１１をオフする。その後、昇圧回路１の昇圧動作によって出力電圧Ｖｏｕｔが上昇されたときにも、トランジスタＴｒ１１がオンして電圧を下げる。このような動作が繰り返されることにより、出力電圧Ｖｏｕｔは所望の電圧値にほぼ保たれる。
【００４１】
また、出力電圧Ｖｏｕｔが所望の電圧値に達した時、ラッチ回路７ではＨレベルの信号Ｎ１がラッチされ、Ｈレベルのラッチ信号Ｎ１がバッファ６ａ，６ｂに入力される。このラッチ信号Ｎ１により、該バッファ６ａ，６ｂの駆動能力が低下され、各クロックφ１，φ２の立ち上がりのみが遅くなる。このように、昇圧回路１に供給するクロックφ１，φ２の駆動能力が低減されることにより、出力電圧Ｖｏｕｔに生じるリップルが抑制される。
【００４２】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）昇圧回路１の昇圧動作により出力電圧Ｖｏｕｔが所定電圧に達するまでは、バッファ６ａ，６ｂの駆動能力は大きく、該バッファ６ａ，６ｂにて駆動される各クロックφ１，φ２によって出力電圧Ｖｏｕｔの昇圧を迅速に行うことができる。一方、出力電圧Ｖｏｕｔが所定電圧まで上昇すると、バッファ６ａ，６ｂの駆動能力が低下されるため、出力電圧Ｖｏｕｔに生じるリップルを抑制することができる。
【００４３】
（２）昇圧制御回路１１では、ローパスフィルタを用いることなくリップルが抑制されるので、回路面積の縮小化を図ることができる。その結果、昇圧制御回路１１を搭載する半導体集積回路装置の小型化が可能となる。
【００４４】
（３）本実施形態では、電圧監視回路２の出力信号Ｎ０をラッチして、バッファ６ａ，６ｂにラッチ信号Ｎ１を出力するラッチ回路７を備える。そして、そのラッチ信号Ｎ１により、バッファ６ａ，６ｂの駆動能力が変更される。このようにすると、電圧監視回路２の出力信号Ｎ０に基づく適切なタイミング（昇圧回路１における昇圧完了時）でバッファ６ａ，６ｂの駆動能力を切り換えることができる。
【００４５】
（第２実施形態）
以下、本発明を具体化した第２実施形態を説明する。
図４には、本実施形態の昇圧制御回路２１を示している。
【００４６】
昇圧制御回路２１は、昇圧回路２２、電圧監視回路２、トランジスタＴｒ１１、クロック発生器５、ラッチ回路２３を含む。なお、電圧監視回路２、トランジスタＴｒ１１、クロック発生器５の構成は、上記第１実施形態と同様である。
【００４７】
昇圧制御回路２１において、ラッチ回路２３は、電圧監視回路２の出力信号Ｎ０をラッチし、昇圧回路２２にラッチ信号Ｎ２を出力する。具体的には、昇圧回路２２の出力電圧Ｖｏｕｔが所望の電圧値に達していないとき、ラッチ回路２３は、電圧監視回路２から出力されるＬレベルの信号に基づいて、昇圧回路２２にＨレベルのラッチ信号Ｎ２を出力する。一方、昇圧回路２２の出力電圧Ｖｏｕｔが所望の電圧値に達したとき、ラッチ回路２３は、電圧監視回路２から出力されるＨレベルの信号に基づいて、昇圧回路２２にＬレベルのラッチ信号Ｎ２を出力する。
【００４８】
昇圧制御回路２１では、このラッチ回路２３のラッチ信号Ｎ２によって、昇圧回路２２の駆動能力が変更される。
図５には、昇圧回路２２の回路構成を示す。
【００４９】
この昇圧回路２２は、最終段の容量を２つの容量Ｃ５ａ，Ｃ５ｂに分割した点が、図８に示す昇圧回路１と異なる。そして、その最終段の一方の容量Ｃ５ｂは、スイッチＳＷを介してトランジスタＴｒ６又はグランドに接続されるようになっている。
【００５０】
スイッチＳＷは、ラッチ回路２３からのラッチ信号Ｎ２によって、その接続先を切り換えるように構成されている。具体的には、ラッチ信号Ｎ２がＨレベルであるとき、スイッチＳＷがオンして容量Ｃ５ｂがトランジスタＴｒ６に接続され、ラッチ信号Ｎ２がＬレベルであるときには、スイッチＳＷがオフし容量Ｃ５ｂがトランジスタＴｒ６から切り離される（グランドに接続される）。
【００５１】
このように昇圧制御回路２１を構成した場合、昇圧回路２２の昇圧動作により出力電圧Ｖｏｕｔが所望の電圧値まで上昇される期間ｔｐでは、電圧監視回路２の出力信号Ｎ０がＬレベルであり、ラッチ回路２３から昇圧回路２２に入力されるラッチ信号Ｎ２はＨレベルとなっている。このラッチ信号Ｎ２により、スイッチＳＷがオンし容量Ｃ５ｂはトランジスタＴｒ６に接続される。そのため、最終段に設けられた２つの容量Ｃ５ａ，Ｃ５ｂが昇圧用の容量として機能して、クロックφ１，φ２の入力により出力電圧Ｖｏｕｔの昇圧が迅速に行われる。
【００５２】
一方、出力電圧Ｖｏｕｔが所望の電圧値に達した後は、電圧監視回路２の出力信号Ｎ０がＨレベルとなり、ラッチ回路２３のラッチ信号Ｎ２はＬレベルとなる。このラッチ信号Ｎ２により、スイッチＳＷがオフして容量Ｃ５ｂがトランジスタＴｒ６から切り離される。そのため、最終段に設けられた各容量Ｃ５ａ，Ｃ５ｂのうちの容量Ｃ５ａのみが昇圧用の容量として機能して、出力電圧Ｖｏｕｔの昇圧が行われる。
【００５３】
このように、出力電圧Ｖｏｕｔが所望の電圧値に達すると、容量Ｃ５ｂは、昇圧回路２２から切り離され、昇圧のための電荷を蓄えることなく無効になる。その結果、昇圧回路２２の駆動能力が低下され、出力電圧Ｖｏｕｔに生じるリップルが抑制される。
【００５４】
なお、昇圧回路２２は、最終段のみ２つの容量Ｃ５ａ，Ｃ５ｂに分割する構成としていたがこれに限定されるものではない。図６に示す昇圧回路２２ａのように、全ての段の容量を２つの容量Ｃ１ａ〜Ｃ５ａ，Ｃ１ｂ〜Ｃ５ｂに分割し、各スイッチＳＷ１〜ＳＷ５の切り換えにより、昇圧回路２２ａの駆動能力を変更する構成としてもよい。
【００５５】
勿論、任意の段数の容量を２つに分割して、スイッチの切り換えにより昇圧回路の駆動能力を変更する構成としてもよい。
以上記述したように、上記実施形態によれば、下記の効果を奏する。
【００５６】
（１）昇圧回路２２，２２ａにおいて、出力電圧Ｖｏｕｔが所定電圧に達するまでは、昇圧のために利用される容量値が大きいため、出力電圧Ｖｏｕｔの昇圧を迅速に行うことができる。一方、出力電圧Ｖｏｕｔが所定電圧まで上昇すると、昇圧回路２２，２２ａの容量値が減少されるため、出力電圧Ｖｏｕｔに生じるリップルを抑制することができる。
【００５７】
（２）昇圧制御回路２１では、ローパスフィルタを用いることなくリップルが抑制されるので、回路面積の縮小化を図ることができる。その結果、昇圧制御回路２１を搭載する半導体集積回路装置の小型化が可能となる。
【００５８】
（３）本実施形態では、電圧監視回路２の出力信号Ｎ０をラッチして、昇圧回路２２，２２ａにラッチ信号Ｎ２を出力するラッチ回路２３を備える。そして、ラッチ回路２３のラッチ信号Ｎ２により、昇圧回路２２，２２ａにおける容量値（駆動能力）が変更される。このようにすると、電圧監視回路２の出力信号Ｎ０に基づく適切なタイミング（昇圧回路２２，２２ａにおける昇圧完了時）にて昇圧回路２２，２２ａの駆動能力を切り換えることができる。
【００５９】
（第３実施形態）
以下、本発明を具体化した第３実施形態を説明する。
図７には、本実施形態の昇圧制御回路３１を示している。
【００６０】
昇圧制御回路３１は、昇圧回路１、電圧監視回路２、トランジスタＴｒ１１、クロック発生器５、ラッチ回路２３、ローパスフィルタ３２を含む。なお、昇圧回路１、電圧監視回路２、トランジスタＴｒ１１、クロック発生器５の構成は、上記第１実施形態と同様である。
【００６１】
本実施形態の昇圧制御回路３１において、昇圧回路１と出力端子Ｔ０との間には、出力電圧Ｖｏｕｔのリップルを除去するためのローパスフィルタ３２が設けられている。ローパスフィルタ３２は、直列接続された２つの抵抗Ｒ１，Ｒ２と、容量Ｃと、スイッチＳＷ１１とを含む。
【００６２】
スイッチＳＷ１１は、ラッチ回路２３から入力されるＨレベルのラッチ信号Ｎ２によりオンし、抵抗Ｒ２の両端を短絡する。この場合、ローパスフィルタ３２は、抵抗Ｒ１と容量Ｃとからなるローパスフィルタとして機能する。一方、Ｌレベルのラッチ信号Ｎ２によりスイッチＳＷ１１がオフする場合には、抵抗Ｒ１，Ｒ２と容量Ｃとからなるローパスフィルタとして機能する。つまり、ラッチ信号Ｎ２に基づいて、スイッチＳＷ１１がオンからオフに切り替わることで、ローパスフィルタ３２の時定数が増大する。
【００６３】
このように昇圧制御回路３１を構成した場合、昇圧回路１の昇圧動作により出力電圧Ｖｏｕｔが所望の電圧値まで上昇される期間ｔｐでは、電圧監視回路２の出力信号Ｎ０がＬレベルであり、ラッチ回路２３のラッチ信号Ｎ２はＨレベルとなる。このラッチ信号Ｎ２により、スイッチＳＷ１１がオンするためローパスフィルタ３２の時定数（抵抗値）は小さくなる。そのため、クロックφ１，φ２の入力により出力電圧Ｖｏｕｔの昇圧が迅速に行われる。
【００６４】
一方、出力電圧Ｖｏｕｔが所望の電圧値に達した後は、電圧監視回路２の出力信号Ｎ０がＨレベルとなり、ラッチ回路２３のラッチ信号Ｎ２はＬレベルとなる。このラッチ信号Ｎ２により、スイッチＳＷ１１がオフするためローパスフィルタ３２の時定数（抵抗値）は大きくなる。その結果、出力電圧Ｖｏｕｔに生じるリップルが抑制される。
【００６５】
なお、本実施形態において、ローパスフィルタ３２を構成する容量Ｃは、回路面積的に弊害のない程度の容量値が設定されている。また、抵抗Ｒ１は、昇圧期間ｔｐが長くならないように考慮してその抵抗値が設定されている。さらに、抵抗Ｒ２は、リップルを十分に消去できるよう考慮してその抵抗値が設定されている。
【００６６】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）昇圧回路１の昇圧動作により出力電圧が所定電圧に達するまでは、ローパスフィルタ３２の抵抗値が小さい（時定数が小さい）ので、出力電圧Ｖｏｕｔの昇圧を迅速に行うことができる。一方、出力電圧Ｖｏｕｔが所定電圧まで上昇すると、ローパスフィルタ３２の抵抗値が大きく（時定数が大きく）なるため、出力電圧Ｖｏｕｔに生じるリップルを抑制することができる。
【００６７】
（２）昇圧制御回路３１では、ローパスフィルタ３２の抵抗値を変更することによりリップルが抑制されるので、容量Ｃの容量値を変更する場合と比較して回路面積の縮小化を図ることができる。その結果、昇圧制御回路３１を搭載する半導体集積回路装置の小型化が可能となる。
【００６８】
（３）本実施形態では、電圧監視回路２の出力信号Ｎ０をラッチして、ローパスフィルタ３２にラッチ信号Ｎ２を出力するラッチ回路２３を備える。そして、そのラッチ信号Ｎ２により、ローパスフィルタ３２における抵抗値が変更される。このようにすると、電圧監視回路２の出力信号Ｎ０に基づく適切なタイミング（昇圧回路１における昇圧完了時）にてローパスフィルタ３２の抵抗値（時定数）を切り換えることができる。
【００６９】
上記実施の形態は、次に示すように変更することもできる。
・第１実施形態の昇圧制御回路１１において、昇圧回路１を図５の昇圧回路２２や図６の昇圧回路２２ａに代えて具体化してもよし、さらに、図７のローパスフィルタ３２を追加して具体化してもよい。また、第１及び第２実施形態の昇圧制御回路１１，２１において、ローパスフィルタ３２を追加して具体化してもよい。
【００７０】
・上記各実施形態では、昇圧回路１，２２，２２ａを構成する整流素子として、ダイオード接続されたトランジスタＴｒ１〜Ｔｒ６を用いるものであったが、それらトランジスタに代えてダイオードを用いてもよい。
【００７１】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）直列に接続された複数の整流素子と該各整流素子の接続部に接続され昇圧のための電荷を蓄積する複数の容量とを有し、入力されるクロックに基づいて前記容量の電荷を前記整流素子を介して出力端子側に移動させ出力電圧の昇圧を行う昇圧回路と、
前記昇圧回路の出力電圧を監視して所定電圧になるよう制御する電圧監視回路と
を備えた昇圧制御回路であって、
前記クロックを昇圧回路に伝達するために設けられ、該クロックの駆動能力を変更可能に形成されたバッファを備え、
前記昇圧回路の昇圧動作により前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記バッファの駆動能力を低下させるようにしたことを特徴とする昇圧制御回路。
（付記２）直列に接続された複数の整流素子と該各整流素子の接続部に接続され昇圧のための電荷を蓄積する複数の容量とを有し、入力されるクロックに基づいて前記容量の電荷を前記整流素子を介して出力端子側に移動させ出力電圧の昇圧を行う昇圧回路と、
前記昇圧回路の出力電圧を監視して所定電圧になるよう制御する電圧監視回路と
を備えた昇圧制御回路であって、
前記昇圧回路における容量は、スイッチにより容量値を変更可能に形成され、
前記昇圧回路の昇圧動作により前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記スイッチを制御して容量値を減少させるようにしたことを特徴とする昇圧制御回路。
（付記３）直列に接続された複数の整流素子と該各整流素子の接続部に接続され昇圧のための電荷を蓄積する複数の容量とを有し、入力されるクロックに基づいて前記容量の電荷を前記整流素子を介して出力端子側に移動させ出力電圧の昇圧を行う昇圧回路と、
前記昇圧回路の出力電圧を監視して所定電圧になるよう制御する電圧監視回路と、
抵抗と容量とからなり、前記出力電圧に生じるリップルを除去するために設けられたローパスフィルタと
を備えた昇圧制御回路であって、
前記ローパスフィルタは、スイッチにより抵抗値を変更可能に形成され、
前記昇圧回路の昇圧動作により前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記スイッチを制御して抵抗値を増加させるようにしたことを特徴とする昇圧制御回路。
（付記４）前記昇圧回路における容量は、スイッチにより容量値を変更可能に形成され、
前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記スイッチを制御して容量値を減少させるようにしたことを特徴とする付記１に記載の昇圧制御回路。
（付記５）抵抗と容量とからなり、前記出力電圧に生じるリップルを除去するために設けられたローパスフィルタを備え、
前記ローパスフィルタは、スイッチにより抵抗値を変更可能に形成され、
前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記スイッチを制御して抵抗値を増加させるようにしたことを特徴とする付記２に記載の昇圧制御回路。
（付記６）前記クロックを昇圧回路に伝達するために設けられ、該クロックの駆動能力を変更可能に形成されたバッファを備え、
前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記バッファの駆動能力を低下させるようにしたことを特徴とする付記３に記載の昇圧制御回路。
（付記７）抵抗と容量とからなり、前記出力電圧に生じるリップルを除去するために設けられたローパスフィルタを備え、
前記昇圧回路における容量は、第１スイッチにより容量値を変更可能に形成され、
前記ローパスフィルタは、第２スイッチにより抵抗値を変更可能に形成され、
前記出力電圧が所定電圧に達したとき、前記電圧監視回路から出力される出力信号に基づいて、前記第１スイッチを制御して容量値を減少させるとともに、第２スイッチを制御して抵抗値を増加させるようにしたことを特徴とする付記１に記載の昇圧制御回路。
（付記８）前記バッファは、２つのＰチャネルＭＯＳトランジスタを含み、その一方をオフすることにより、前記駆動能力を低下させるようにしたことを特徴とする付記１，４，６，７のいずれかに記載の昇圧制御回路。
（付記９）前記昇圧回路における容量として、前記整流素子に直接接続される第１容量と、前記スイッチを介して整流素子に接続される第２容量と含み、前記スイッチをオフすることにより、前記整流素子から第２容量を切り離して前記容量値を減少させるようにしたことを特徴とする付記２，４，５，７のいずれかに記載の昇圧制御回路。
（付記１０）前記スイッチは、前記ローパスフィルタにおいて直列接続された２つの抵抗のうちの一方の抵抗における両端を短絡するものであり、該スイッチをオフすることにより、前記抵抗値を増加させるようにしたことを特徴とする付記３，５〜７のいずれかに記載の昇圧制御回路。
（付記１１）前記出力信号をラッチして、前記バッファにラッチ信号を出力することにより前記バッファの駆動能力を変更するラッチ回路を備えることを特徴とする付記１，４，６，７のいずれかに記載の昇圧制御回路。
（付記１２）前記出力信号をラッチし、前記昇圧回路にラッチ信号を出力することにより前記スイッチを制御して容量値を変更するラッチ回路を備えることを特徴とする付記２，４，５，７のいずれかに記載の昇圧制御回路。
（付記１３）前記出力信号をラッチし、前記ローパスフィルタにラッチ信号を出力することにより前記スイッチを制御して抵抗値を変更するラッチ回路を備えることを特徴とする付記３，５〜７のいずれかに記載の昇圧制御回路。
（付記１４）付記１〜１３のいずれかに記載の昇圧制御回路と前記出力電圧により動作する内部回路とを１チップに搭載したことを特徴とする半導体集積回路装置。
【００７２】
【発明の効果】
以上詳述したように、本発明によれば、昇圧時間を長くすることなく、出力電圧のリップルを低減することができる。
【図面の簡単な説明】
【図１】第１実施形態を示すブロック回路図である。
【図２】バッファを示す回路図である。
【図３】昇圧動作を説明するためのタイミングチャートである。
【図４】第２実施形態を示すブロック回路図である。
【図５】昇圧回路を示す回路図である。
【図６】別の昇圧回路を示す回路図である。
【図７】第３実施形態を示すブロック回路図である。
【図８】従来の昇圧回路を示す回路図である。
【図９】第１及び第２クロックを示す説明図である。
【図１０】従来の昇圧回路を示すブロック回路図である。
【図１１】従来の昇圧動作を説明するためのタイミングチャートである。
【図１２】ローパスフィルタの回路図である。
【符号の説明】
１，２２，２２ａ昇圧回路
２電圧監視回路
６ａ，６ｂバッファ
１１，２１，３１昇圧制御回路
３２ローパスフィルタ
Ｃ１〜Ｃ５容量
Ｃ１ａ〜Ｃ５ａ第１容量としての容量
Ｃ１ｂ〜Ｃ５ｂ第２容量としての容量
Ｎ０出力信号
ＯＵＴ出力端子
Ｒ１，Ｒ２抵抗
ＳＷ，ＳＷ１〜ＳＷ５第１スイッチとしてのスイッチ
ＳＷ１１第２スイッチとしてのスイッチ
Ｔｒ１〜Ｔｒ６整流素子としてのＮチャネルＭＯＳトランジスタ
Ｖｏｕｔ出力電圧
φ１第１クロック
φ２第２クロック[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a boost control circuit that controls an output voltage of a boost circuit to be a predetermined voltage.
[0002]
In recent years, there is a demand for diversification, higher performance, and lower prices of electronic devices, and it is necessary to increase the speed and reduce the circuit area of a semiconductor device (LSI) used therefor. Some flash memories, EEPROMs and the like have a built-in booster circuit because they require a higher voltage than the power supply voltage inside the circuit. In these semiconductor memory devices, the word line is driven with a high voltage by the booster circuit at the time of writing or erasing data, but if the ripple generated by the boosting operation is transmitted to the word line, the semiconductor memory device malfunctions. Therefore, a technology for suppressing ripples in the booster circuit is required.
[0003]
[Prior art]
FIG. 8 shows a conventional example of a booster circuit for generating a write voltage for a semiconductor memory device.
[0004]
In the booster circuit 1, multiple stages (six stages in the figure) of N-channel MOS transistors Tr1 to Tr6 are connected in series between the power supply Vcc and the output terminal OUT, and the gates of the transistors Tr1 to Tr6 are connected to their drains. It is connected.
[0005]
The sources of the transistors Tr1 to Tr5 are connected to one terminal of the capacitors C1 to C5, and the first clock φ1 is input to the other terminals of the capacitors C1, C3, and C5 in the odd stages from the power supply Vcc side. The second clock φ2 is input to the other terminals of the capacitors C2 and C4 of the eye.
[0006]
As shown in FIG. 9, the first clock φ1 and the second clock φ2 are signals that are alternately turned on so that their on periods do not overlap. The potential levels of the clocks φ1 and φ2 are Vcc when on and 0 V when off.
[0007]
In the booster circuit 1 of FIG. 8, the transistors Tr1 to Tr6 are connected (diode connected) so as to function as diodes. Therefore, although the charge moves from the power supply Vcc side to the output terminal OUT side, the charge does not move from the output terminal OUT side to the power supply Vcc side.
[0008]
If the first and second clocks φ1 and φ2 are continuously supplied to the booster circuit 1, the voltage at the output terminal OUT converges to 6Vcc−6Vth. Vth is a threshold voltage of each transistor.
[0009]
Specifically, the source potential of the first stage transistor Tr1 is boosted from the Vcc−Vth potential to the 2Vcc−Vth potential by the input of the first clock φ1, thereby turning on the second stage transistor Tr2. The source potential of the transistor Tr2 is 2Vcc-2Vth. Thereafter, by the input of the second clock φ2, the source potential of the second-stage transistor Tr2 is boosted from the potential of 2Vcc-2Vth to the potential of 3Vcc-2Vth, and the third-stage transistor Tr3 is turned on to turn on the transistor Tr3. The source potential is 3Vcc-3Vth. Similarly, the source potential of each transistor is boosted by the input of the first and second clocks φ1 and φ2, so that the source potential of the transistor Tr6 in the final stage, that is, the potential of the output terminal OUT becomes 6Vcc−6Vth. Boosted.
[0010]
A booster circuit employing such a configuration is disclosed in Patent Document 1, Patent Document 2, and the like.
In the circuit configuration of FIG. 8, the output voltage has a voltage value of n (Vcc−Vth) corresponding to the number n of transistors connected in series, and an arbitrary voltage value cannot be obtained. Therefore, as shown in FIG. 10, by providing a voltage monitoring circuit 2 for monitoring the output voltage Vout of the booster circuit 1 and a transistor Tr11 for stepping down the output voltage Vout, a control for obtaining an arbitrary voltage value is provided. Circuits are in practical use.
[0011]
The voltage monitoring circuit 2 includes two capacitors C11 and C12 connected in series, a switch S1, and an operational amplifier 3. In the voltage monitoring circuit 2, the connection point between the capacitor C11 and the capacitor C12 is connected to the ground via the switch S1. Specifically, before the booster circuit 1 starts the boosting operation, the connection point between the capacitors C11 and C12 is set to the ground potential by turning on the switch S1. In the voltage monitoring circuit 2, the capacitors C11 and C12 are provided to divide the output voltage Vout of the booster circuit 1, and the divided voltage by the capacitors C11 and C12 is set to the ground potential before the boost operation is started. It is initialized. After the initialization, after the switch S1 is turned off, the boosting operation of the booster circuit 1 is started and the output voltage Vout is increased.
[0012]
The output voltage Vout of the booster circuit 1 is divided by the capacitors C1 and C2, and the divided voltage (the voltage at the connection point of the capacitors C11 and C12) is input to the non-inverting input terminal of the operational amplifier 3 and the reference voltage e1 is Input to the inverting input terminal of the operational amplifier 3.
[0013]
The operational amplifier 3 compares the voltage divided by the capacitors C11 and C12 with the reference voltage e1, and outputs a signal having a potential level corresponding to the comparison result. Then, the output signal N0 of the operational amplifier 3 is input to the gate of the transistor Tr11. An output voltage Vout is supplied to the drain of the transistor Tr11, and the source of the transistor Tr11 is connected to the ground.
[0014]
Based on the capacitors C11 and C12 and the reference voltage e1 in the voltage monitoring circuit 2, the output voltage Vout is set to a desired voltage value. That is, when the output voltage Vout becomes equal to or higher than a desired voltage value, the output voltage of the operational amplifier 3 (the potential level of the output signal N0) rises and the transistor Tr11 is turned on. As a result, the output voltage Vout drops below a desired voltage value, the output voltage of the operational amplifier 3 falls, and the transistor Tr11 is turned off.
[0015]
FIG. 11 is a timing chart showing the boosting operation in the control circuit of FIG. FIG. 11 shows the output voltage Vout, the first and second clocks φ1 and φ2, and the output signal N0 of the voltage monitoring circuit 2.
[0016]
With the input of the first and second clocks φ1, φ2, the boosting operation is performed in the booster circuit 1, and the output voltage Vout is gradually increased (boost period tp in FIG. 11). Here, when the output voltage Vout rises to a desired voltage value, the voltage monitoring circuit 2 turns on the transistor Tr11 so that the output voltage Vout does not rise any further. When the output voltage Vout becomes equal to or lower than a desired voltage value, the voltage monitoring circuit 2 turns off the transistor Tr11. Thereafter, also when the output voltage Vout is raised by the boosting operation of the booster circuit 1, the transistor Tr11 is turned on to lower the voltage. By repeating such an operation, the output voltage Vout is substantially maintained at a desired voltage value. Note that during the period in which the output voltage Vout is maintained at a constant voltage, the potential level of the output signal N0 fluctuates up and down in the vicinity of the threshold voltage Vt of the transistor Tr11.
[0017]
When the booster circuit 1 as described above is used, it is known that a ripple occurs in the output voltage Vout in synchronization with the clocks φ1 and φ2.
Note that techniques for suppressing ripples in the booster circuit 1 are disclosed in Patent Documents 3 to 7, and the like.
[0018]
[Patent Document 1]
JP-A-10-208488
[Patent Document 2]
JP 2002-247838 A
[Patent Document 3]
JP-A-63-290159
[Patent Document 4]
JP-A-4-304161
[Patent Document 5]
JP-A-9-294367
[Patent Document 6]
JP 2000-331489 A
[Patent Document 7]
Japanese Patent Laid-Open No. 2001-268894
[0019]
[Problems to be solved by the invention]
By the way, conventionally, in order to suppress the ripple of the output voltage Vout in the booster circuit 1, measures such as providing a low-pass filter 4 including a capacitor C and a resistor R at the output of the booster circuit 1 as shown in FIG. I was trying to do it. In order to surely remove the ripple, it is necessary to increase the time constant (capacitance C, resistance R) of the low-pass filter 4, but this causes a problem that the boosting time (period tp in FIG. 11) becomes long. End up. Furthermore, since a large area is required to form the capacitor C of the low-pass filter 4, the circuit area cannot be reduced.
[0020]
In order to suppress the ripple of the output voltage Vout, a method of reducing the drive capability of the booster circuit 1 itself is conceivable. However, in this case, there is a problem that the boosting time becomes long.
[0021]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a boost control circuit capable of reducing the ripple of the output voltage without increasing the boost time.
[0022]
[Means for Solving the Problems]
The present invention includes a plurality of rectifying elements connected in series and a plurality of capacitors connected to the connection portions of the rectifying elements and storing charges for boosting. A booster circuit that boosts the output voltage by moving electric charges to the output terminal side through the rectifier element, and a voltage monitoring circuit that monitors the output voltage of the booster circuit and controls it to a predetermined voltage.
[0023]
  Claim 1,5,7According to the invention described in (1), the buffer for transmitting the clock to the booster circuit is provided, and the buffer is formed so that the driving capability of the clock can be changed. When the output voltage reaches a predetermined voltage, the buffer drive capability is reduced based on the output signal output from the voltage monitoring circuit. In this case, until the output voltage reaches a predetermined voltage by the boosting operation of the boosting circuit, the buffer has a high driving capability, and the output voltage is quickly boosted by the clock driven by the buffer. On the other hand, when the output voltage rises to a predetermined voltage, the drive capability of the buffer is reduced, so that ripple generated in the output voltage is suppressed.
  According to the first and seventh aspects of the present invention, the buffer includes two P-channel MOS transistors, and the driving capability of the clock is reduced by turning off one of them.
[0024]
  Claim2,3,6,9According to the invention described in (4), the low-pass filter is provided in order to remove the ripple generated in the output voltage. The low-pass filter consists of resistance and capacitance,SecondThe resistance value can be changed by a switch. And when the output voltage reaches a predetermined voltage, based on the output signal output from the voltage monitoring circuit,SecondThe switch is controlled to increase the resistance value of the low-pass filter. In this case, since the resistance value of the low-pass filter is small (time constant is small) until the output voltage reaches a predetermined voltage by the boosting operation of the boosting circuit, the output voltage is boosted quickly. On the other hand, when the output voltage rises to a predetermined voltage, the resistance value of the low-pass filter increases (the time constant increases), so that ripples generated in the output voltage are suppressed.
  Further, according to the invention described in claims 2, 3 and 9, the second switch short-circuits both ends of one of the two resistors connected in series in the low-pass filter, and is turned on. The resistance value is increased by turning off the switch.
[0025]
According to the second, fourth, and sixth aspects of the invention, the capacitance in the booster circuit is formed such that the capacitance value can be changed by the switch. When the output voltage reaches a predetermined voltage, the switch is controlled and the capacitance value is decreased based on the output signal output from the voltage monitoring circuit. In this case, until the output voltage reaches a predetermined voltage by the boosting operation of the booster circuit, the capacitance value used for boosting is large, and the output voltage is quickly boosted. On the other hand, when the output voltage rises to a predetermined voltage, the capacitance value of the booster circuit is reduced, so that ripple generated in the output voltage is suppressed.
[0026]
  Claim8According to the invention described in (1), the capacitor in the booster circuit includes the first capacitor directly connected to the rectifier element and the second capacitor connected to the rectifier element via the switch. Then, by turning off the switch, the second capacitor is disconnected from the rectifying element, and the capacitance value used for boosting is reduced.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A first embodiment of the present invention will be described below with reference to the drawings.
[0029]
FIG. 1 shows a boost control circuit 11 of the present embodiment. The boost control circuit 11 is used in a semiconductor memory device such as a flash memory or an EEPROM. The boost control circuit 11 is mounted on a one-chip semiconductor integrated circuit device together with an internal circuit (for example, a word line drive circuit, a memory cell array, etc.) not shown, and supplies an output voltage Vout boosted from a power supply Vcc to the internal circuit. It is configured to In FIG. 1, the same configuration as the conventional example (the configuration of the booster circuit 1, the voltage monitoring circuit 2, and the transistor Tr <b> 11) is assigned the same reference numeral and a part of the description is omitted.
[0030]
The step-up control circuit 11 includes a step-up circuit 1, a voltage monitoring circuit 2, a transistor Tr 11, a clock generator 5, buffers 6 a and 6 b, and a latch circuit 7. The clock generator 5 generates first and second clocks φ1 and φ2 (see FIG. 9) that are alternately turned on so that the on periods do not overlap. The first clock φ1 is input to the booster circuit 1 via the buffer 6a, and the second clock φ2 is input to the booster circuit 1 via the buffer 6b.
[0031]
The latch circuit 7 latches the output signal N0 output from the voltage monitoring circuit 2, and outputs the latch signal N1 to each of the buffers 6a and 6b. Specifically, when the output voltage Vout reaches a desired voltage due to the boosting operation of the booster circuit 1, the latch circuit 7 latches the H level signal output from the voltage monitoring circuit 2 and stores it in each of the buffers 6a and 6b. An H level latch signal N1 is output. Each of the buffers 6a and 6b is configured to change the driving capability for transmitting the clocks φ1 and φ2 based on the latch signal N1 of the latch circuit 7.
[0032]
FIG. 2 shows a circuit configuration of the buffer 6a for transmitting the first clock φ1. The buffer 6b for transmitting the second clock φ2 has the same circuit configuration as the buffer 6a in FIG.
[0033]
As shown in FIG. 2, the buffer 6 a has an input terminal A for inputting the first clock φ 1 from the clock generator 5, an input terminal B for inputting the latch signal N 1 from the latch circuit 7, and the booster circuit 1. An output terminal X for outputting the clock φ1 is provided. Buffer 6a includes inverter circuits 12 and 13, a NAND circuit 14, P channel MOS transistors Tp1 and Tp2, and an N channel MOS transistor Tn1.
[0034]
In the buffer 6a, a P-channel MOS transistor Tp1 and an N-channel MOS transistor Tn1 are connected in series between the power supply Vcc and the ground. The clock φ1 from the input terminal A is input to the gates of the transistors Tp1 and Tn1 through the inverter circuit 12. Each of the transistors Tp1 and Tn1 constitutes an inverter circuit, and an output portion thereof (a connection portion between the transistors Tp1 and Tn1) is connected to the output terminal X.
[0035]
The latch signal N1 from the input terminal B is input to the first input terminal of the NAND circuit 14 through the inverter circuit 13, and the first clock from the input terminal A is input to the second input terminal of the NAND circuit 14. φ1 is input. The output terminal of the NAND circuit 14 is connected to the gate of the P-channel MOS transistor Tp2, the source of the transistor Tp2 is connected to the power supply Vcc, and the drain thereof is connected to the output terminal X.
[0036]
In the buffer 6a, when the latch signal N1 input from the input terminal B is at L level, the output signal of the NAND circuit 14 is set to L level or H level according to the first clock φ1 input to the input terminal A. Change. By this output signal, the P-channel MOS transistor Tp2 is turned on / off. At this time, the P-channel MOS transistor Tp1 and the N-channel MOS transistor Tn1 are turned on / off according to the first clock φ1. That is, when clock φ1 is at H level, P channel MOS transistors Tp1 and Tp2 are on, N channel MOS transistor Tn1 is off, and when clock φ1 is at L level, P channel MOS transistors Tp1 and Tp2 are off, N The channel MOS transistor Tn1 is turned on.
[0037]
On the other hand, when the latch signal N1 input from the input terminal B is at the H level, the output signal of the NAND circuit 14 is always at the H level regardless of the potential level of the first clock φ1, so that the transistor Tp2 is turned off. Is maintained. Then, the transistors Tp1 and Tn1 are turned on / off according to the potential level of the first clock φ1 input to the input terminal A. Therefore, when outputting the H level clock φ1, it is driven only by the drive current of the transistor Tp1. That is, the drive capability of the buffer 6a is reduced, and the rise of the clock φ1 output from the output terminal X is delayed.
[0038]
Next, the operation in this embodiment will be described. FIG. 3 is a timing chart showing the boosting operation of the boost control circuit 11. In FIG. 3, the output voltage Vout of the booster circuit 1, the first and second clocks φ1 and φ2 inputted from the buffers 6a and 6b to the booster circuit 1, the output signal N0 of the voltage monitoring circuit 2, and the latch circuit 7 are shown. The latch signal N1 is shown.
[0039]
With the input of the first and second clocks φ1 and φ2, a boosting operation is performed in the booster circuit 1, and the output voltage Vout is gradually increased (a boosting period tp in FIG. 3). In this boosting period tp, the output signal N0 of the voltage monitoring circuit 2 is equal to or lower than the threshold voltage of the transistor Tr11, and the latch signal N1 of the latch circuit 7 is at the L level. Accordingly, the buffers 6a and 6b have a high driving capability, and the rectangular wave clocks φ1 and φ2 are supplied to the booster circuit 1. Therefore, the output voltage Vout is quickly boosted by the clocks φ1 and φ2.
[0040]
When the output voltage Vout rises to a desired voltage value, the output signal N0 of the voltage monitoring circuit 2 rises above the threshold voltage Vt of the transistor Tr11 and turns on the transistor Tr11. When the output voltage Vout becomes equal to or lower than a desired voltage value, the voltage monitoring circuit 2 turns off the transistor Tr11. Thereafter, also when the output voltage Vout is raised by the boosting operation of the booster circuit 1, the transistor Tr11 is turned on to lower the voltage. By repeating such an operation, the output voltage Vout is substantially maintained at a desired voltage value.
[0041]
When the output voltage Vout reaches a desired voltage value, the latch circuit 7 latches the H level signal N1, and the H level latch signal N1 is input to the buffers 6a and 6b. Due to the latch signal N1, the driving capability of the buffers 6a and 6b is lowered, and only the rising edges of the clocks φ1 and φ2 are delayed. As described above, the driving ability of the clocks φ1 and φ2 supplied to the booster circuit 1 is reduced, so that the ripple generated in the output voltage Vout is suppressed.
[0042]
As described above, according to the above embodiment, the following effects can be obtained.
(1) Until the output voltage Vout reaches a predetermined voltage by the boosting operation of the booster circuit 1, the buffers 6a and 6b have a large driving capability, and the output voltage Vout is output by the clocks φ1 and φ2 driven by the buffers 6a and 6b. Can be quickly boosted. On the other hand, when the output voltage Vout rises to a predetermined voltage, the drivability of the buffers 6a and 6b is reduced, so that ripple generated in the output voltage Vout can be suppressed.
[0043]
(2) Since the boost control circuit 11 suppresses ripples without using a low-pass filter, the circuit area can be reduced. As a result, the semiconductor integrated circuit device on which the boost control circuit 11 is mounted can be downsized.
[0044]
(3) In this embodiment, the latch circuit 7 is provided that latches the output signal N0 of the voltage monitoring circuit 2 and outputs the latch signal N1 to the buffers 6a and 6b. Then, the drive capability of the buffers 6a and 6b is changed by the latch signal N1. In this way, it is possible to switch the driving capabilities of the buffers 6a and 6b at an appropriate timing based on the output signal N0 of the voltage monitoring circuit 2 (when boosting is completed in the boosting circuit 1).
[0045]
(Second Embodiment)
A second embodiment embodying the present invention will be described below.
FIG. 4 shows the boost control circuit 21 of the present embodiment.
[0046]
The step-up control circuit 21 includes a step-up circuit 22, a voltage monitoring circuit 2, a transistor Tr 11, a clock generator 5, and a latch circuit 23. The configurations of the voltage monitoring circuit 2, the transistor Tr11, and the clock generator 5 are the same as those in the first embodiment.
[0047]
In the boost control circuit 21, the latch circuit 23 latches the output signal N 0 of the voltage monitoring circuit 2 and outputs the latch signal N 2 to the boost circuit 22. Specifically, when the output voltage Vout of the booster circuit 22 does not reach a desired voltage value, the latch circuit 23 applies an H level signal to the booster circuit 22 based on the L level signal output from the voltage monitoring circuit 2. The latch signal N2 is output. On the other hand, when the output voltage Vout of the booster circuit 22 reaches a desired voltage value, the latch circuit 23 sends an L level latch signal N2 to the booster circuit 22 based on the H level signal output from the voltage monitoring circuit 2. Is output.
[0048]
In the boost control circuit 21, the drive capability of the boost circuit 22 is changed by the latch signal N 2 of the latch circuit 23.
FIG. 5 shows a circuit configuration of the booster circuit 22.
[0049]
The booster circuit 22 is different from the booster circuit 1 shown in FIG. 8 in that the capacitor of the final stage is divided into two capacitors C5a and C5b. One capacitor C5b at the final stage is connected to the transistor Tr6 or the ground via the switch SW.
[0050]
The switch SW is configured to switch its connection destination in response to a latch signal N2 from the latch circuit 23. Specifically, when the latch signal N2 is at the H level, the switch SW is turned on and the capacitor C5b is connected to the transistor Tr6. When the latch signal N2 is at the L level, the switch SW is turned off and the capacitor C5b is turned on the transistor Tr6. Disconnected from ground (connected to ground).
[0051]
When the boost control circuit 21 is configured in this way, the output signal N0 of the voltage monitoring circuit 2 is at the L level during the period tp in which the output voltage Vout is raised to a desired voltage value by the boost operation of the boost circuit 22, and the latch The latch signal N2 input from the circuit 23 to the booster circuit 22 is at the H level. With this latch signal N2, the switch SW is turned on and the capacitor C5b is connected to the transistor Tr6. For this reason, the two capacitors C5a and C5b provided in the final stage function as boosting capacitors, and the output voltage Vout is quickly boosted by the inputs of the clocks φ1 and φ2.
[0052]
On the other hand, after the output voltage Vout reaches a desired voltage value, the output signal N0 of the voltage monitoring circuit 2 becomes H level, and the latch signal N2 of the latch circuit 23 becomes L level. By this latch signal N2, the switch SW is turned off and the capacitor C5b is disconnected from the transistor Tr6. Therefore, only the capacitor C5a of the capacitors C5a and C5b provided in the final stage functions as a boosting capacitor, and the output voltage Vout is boosted.
[0053]
Thus, when the output voltage Vout reaches a desired voltage value, the capacitor C5b is disconnected from the booster circuit 22, and becomes invalid without storing charges for boosting. As a result, the drive capability of the booster circuit 22 is reduced and the ripple generated in the output voltage Vout is suppressed.
[0054]
The booster circuit 22 is configured to be divided into two capacitors C5a and C5b only in the final stage, but is not limited to this. Like the booster circuit 22a shown in FIG. 6, the capacity of all stages is divided into two capacitors C1a to C5a, C1b to C5b, and the drive capability of the booster circuit 22a is changed by switching each of the switches SW1 to SW5. It is good.
[0055]
Of course, the capacity of an arbitrary number of stages may be divided into two, and the drive capability of the booster circuit may be changed by switching the switch.
As described above, according to the above embodiment, the following effects can be obtained.
[0056]
(1) In the booster circuits 22 and 22a, the capacitance value used for boosting is large until the output voltage Vout reaches a predetermined voltage, so that the output voltage Vout can be boosted quickly. On the other hand, when the output voltage Vout rises to a predetermined voltage, the capacitance values of the booster circuits 22 and 22a are reduced, so that ripples generated in the output voltage Vout can be suppressed.
[0057]
(2) In the boost control circuit 21, since ripples are suppressed without using a low-pass filter, the circuit area can be reduced. As a result, the semiconductor integrated circuit device on which the boost control circuit 21 is mounted can be downsized.
[0058]
(3) In the present embodiment, a latch circuit 23 is provided that latches the output signal N0 of the voltage monitoring circuit 2 and outputs the latch signal N2 to the booster circuits 22 and 22a. Then, the capacitance value (driving capability) in the booster circuits 22 and 22a is changed by the latch signal N2 of the latch circuit 23. In this way, the driving capability of the booster circuits 22 and 22a can be switched at an appropriate timing based on the output signal N0 of the voltage monitoring circuit 2 (when boosting is completed in the booster circuits 22 and 22a).
[0059]
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described.
FIG. 7 shows the boost control circuit 31 of the present embodiment.
[0060]
The step-up control circuit 31 includes a step-up circuit 1, a voltage monitoring circuit 2, a transistor Tr 11, a clock generator 5, a latch circuit 23, and a low-pass filter 32. The configurations of the booster circuit 1, the voltage monitoring circuit 2, the transistor Tr11, and the clock generator 5 are the same as those in the first embodiment.
[0061]
In the boost control circuit 31 of the present embodiment, a low-pass filter 32 for removing a ripple of the output voltage Vout is provided between the boost circuit 1 and the output terminal T0. The low-pass filter 32 includes two resistors R1 and R2 connected in series, a capacitor C, and a switch SW11.
[0062]
The switch SW11 is turned on by an H level latch signal N2 input from the latch circuit 23, and short-circuits both ends of the resistor R2. In this case, the low-pass filter 32 functions as a low-pass filter including the resistor R1 and the capacitor C. On the other hand, when the switch SW11 is turned off by the L level latch signal N2, it functions as a low-pass filter including resistors R1 and R2 and a capacitor C. That is, the time constant of the low-pass filter 32 is increased by switching the switch SW11 from on to off based on the latch signal N2.
[0063]
When the boost control circuit 31 is configured as described above, the output signal N0 of the voltage monitoring circuit 2 is at the L level during the period tp in which the output voltage Vout is increased to a desired voltage value by the boost operation of the boost circuit 1, and the latch The latch signal N2 of the circuit 23 becomes H level. Since the switch SW11 is turned on by the latch signal N2, the time constant (resistance value) of the low-pass filter 32 becomes small. Therefore, the output voltage Vout is rapidly boosted by the input of the clocks φ1 and φ2.
[0064]
On the other hand, after the output voltage Vout reaches a desired voltage value, the output signal N0 of the voltage monitoring circuit 2 becomes H level, and the latch signal N2 of the latch circuit 23 becomes L level. Since the switch SW11 is turned off by the latch signal N2, the time constant (resistance value) of the low-pass filter 32 is increased. As a result, ripple generated in the output voltage Vout is suppressed.
[0065]
In the present embodiment, the capacitance C that constitutes the low-pass filter 32 is set to a capacitance value that is not harmful to the circuit area. Further, the resistance value of the resistor R1 is set in consideration that the boosting period tp does not become long. Further, the resistance value of the resistor R2 is set in consideration of sufficiently eliminating the ripple.
[0066]
As described above, according to the above embodiment, the following effects can be obtained.
(1) Since the resistance value of the low-pass filter 32 is small (time constant is small) until the output voltage reaches a predetermined voltage by the boosting operation of the booster circuit 1, the output voltage Vout can be boosted quickly. On the other hand, when the output voltage Vout rises to a predetermined voltage, the resistance value of the low-pass filter 32 increases (time constant increases), so that ripple generated in the output voltage Vout can be suppressed.
[0067]
(2) In the boost control circuit 31, ripples are suppressed by changing the resistance value of the low-pass filter 32, so that the circuit area can be reduced as compared with the case where the capacitance value of the capacitor C is changed. . As a result, the semiconductor integrated circuit device on which the boost control circuit 31 is mounted can be downsized.
[0068]
(3) The present embodiment includes a latch circuit 23 that latches the output signal N0 of the voltage monitoring circuit 2 and outputs the latch signal N2 to the low-pass filter 32. The resistance value in the low-pass filter 32 is changed by the latch signal N2. In this way, it is possible to switch the resistance value (time constant) of the low-pass filter 32 at an appropriate timing (when boosting is completed in the booster circuit 1) based on the output signal N0 of the voltage monitoring circuit 2.
[0069]
The above embodiment can be modified as follows.
In the boost control circuit 11 of the first embodiment, the booster circuit 1 may be embodied in place of the booster circuit 22 in FIG. 5 or the booster circuit 22a in FIG. 6, and further, a low-pass filter 32 in FIG. It may be embodied. Further, the boost control circuits 11 and 21 of the first and second embodiments may be embodied by adding a low-pass filter 32.
[0070]
In each of the above embodiments, the diode-connected transistors Tr1 to Tr6 are used as the rectifying elements constituting the booster circuits 1, 22, and 22a. However, diodes may be used instead of the transistors.
[0071]
The various embodiments described above can be summarized as follows.
(Supplementary note 1) having a plurality of rectifying elements connected in series and a plurality of capacitors connected to the connecting portions of the rectifying elements and storing charges for boosting, and based on an input clock, A booster circuit that boosts the output voltage by moving the charge to the output terminal side via the rectifying element;
A voltage monitoring circuit that monitors the output voltage of the booster circuit and controls it to a predetermined voltage;
A step-up control circuit comprising:
A buffer provided to transmit the clock to the booster circuit, the buffer being configured to be capable of changing the driving capability of the clock;
When the output voltage reaches a predetermined voltage by the boosting operation of the booster circuit, the drive capability of the buffer is reduced based on the output signal output from the voltage monitoring circuit. circuit.
(Supplementary note 2) having a plurality of rectifying elements connected in series and a plurality of capacitors connected to the connecting portions of the rectifying elements and storing charges for boosting, and based on the input clock, A booster circuit that boosts the output voltage by moving the charge to the output terminal side via the rectifying element;
A voltage monitoring circuit that monitors the output voltage of the booster circuit and controls it to a predetermined voltage;
A step-up control circuit comprising:
The capacitance in the booster circuit is formed so that the capacitance value can be changed by a switch,
When the output voltage reaches a predetermined voltage by the boosting operation of the boosting circuit, the switch is controlled based on the output signal output from the voltage monitoring circuit to reduce the capacitance value. Boost control circuit.
(Supplementary Note 3) A plurality of rectifying elements connected in series and a plurality of capacitors connected to the connecting portions of the rectifying elements and storing charges for boosting, and based on an input clock, A booster circuit that boosts the output voltage by moving the charge to the output terminal side via the rectifying element;
A voltage monitoring circuit that monitors the output voltage of the booster circuit and controls it to a predetermined voltage;
A low-pass filter comprising a resistor and a capacitor, and provided to remove a ripple generated in the output voltage;
A step-up control circuit comprising:
The low-pass filter is formed so that a resistance value can be changed by a switch,
When the output voltage reaches a predetermined voltage by the boosting operation of the booster circuit, the switch is controlled to increase the resistance value based on the output signal output from the voltage monitoring circuit. Boost control circuit.
(Additional remark 4) The capacity | capacitance in the said booster circuit is formed so that a capacitance value can be changed with a switch,
The booster according to appendix 1, wherein when the output voltage reaches a predetermined voltage, the switch is controlled to decrease a capacitance value based on an output signal output from the voltage monitoring circuit. Control circuit.
(Supplementary Note 5) A resistor and a capacitor, including a low-pass filter provided to remove a ripple generated in the output voltage,
The low-pass filter is formed so that a resistance value can be changed by a switch,
The booster according to appendix 2, wherein when the output voltage reaches a predetermined voltage, the switch is controlled to increase a resistance value based on an output signal output from the voltage monitoring circuit. Control circuit.
(Supplementary Note 6) A buffer provided to transmit the clock to the booster circuit and formed to be capable of changing the driving capability of the clock,
4. The boost control circuit according to appendix 3, wherein when the output voltage reaches a predetermined voltage, the drive capability of the buffer is reduced based on an output signal output from the voltage monitoring circuit.
(Supplementary Note 7) A resistor and a capacitor, including a low-pass filter provided to remove a ripple generated in the output voltage,
The capacitance in the booster circuit is formed such that the capacitance value can be changed by the first switch,
The low-pass filter is formed such that a resistance value can be changed by a second switch,
When the output voltage reaches a predetermined voltage, based on the output signal output from the voltage monitoring circuit, the first switch is controlled to decrease the capacitance value, and the second switch is controlled to set the resistance value. The boost control circuit according to appendix 1, wherein the boost control circuit is increased.
(Supplementary note 8) Any one of Supplementary notes 1, 4, 6, and 7, wherein the buffer includes two P-channel MOS transistors, and one of them is turned off to reduce the drive capability. The step-up control circuit according to 1.
(Supplementary note 9) As a capacitor in the booster circuit, including a first capacitor directly connected to the rectifier element and a second capacitor connected to the rectifier element via the switch, by turning off the switch, The step-up control circuit according to any one of appendices 2, 4, 5, and 7, wherein the capacitance value is reduced by separating a second capacitor from the rectifying element.
(Additional remark 10) The said switch short-circuits both ends in one resistance of two resistances connected in series in the said low-pass filter, and it makes it increase the said resistance value by turning off this switch The boost control circuit according to any one of appendices 3, 5 to 7, wherein
(Supplementary note 11) Any one of Supplementary notes 1, 4, 6, and 7, further comprising a latch circuit that latches the output signal and outputs the latch signal to the buffer to change the drive capability of the buffer. The step-up control circuit according to 1.
(Supplementary Note 12) A supplementary note 2, 4, 5, or 7 is provided that includes a latch circuit that latches the output signal and controls the switch to change the capacitance value by outputting the latch signal to the booster circuit. The step-up control circuit according to any one of the above.
(Supplementary note 13) Any one of Supplementary notes 3, 5 to 7, further comprising: a latch circuit that latches the output signal and outputs the latch signal to the low-pass filter to control the switch and change a resistance value. A step-up control circuit according to claim 1.
(Supplementary note 14) A semiconductor integrated circuit device comprising the boost control circuit according to any one of supplementary notes 1 to 13 and an internal circuit that operates by the output voltage mounted on one chip.
[0072]
【The invention's effect】
As described above in detail, according to the present invention, the ripple of the output voltage can be reduced without increasing the boosting time.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram showing a first embodiment.
FIG. 2 is a circuit diagram showing a buffer.
FIG. 3 is a timing chart for explaining a boosting operation.
FIG. 4 is a block circuit diagram showing a second embodiment.
FIG. 5 is a circuit diagram showing a booster circuit.
FIG. 6 is a circuit diagram showing another booster circuit.
FIG. 7 is a block circuit diagram showing a third embodiment.
FIG. 8 is a circuit diagram showing a conventional booster circuit.
FIG. 9 is an explanatory diagram showing first and second clocks.
FIG. 10 is a block circuit diagram showing a conventional booster circuit.
FIG. 11 is a timing chart for explaining a conventional boosting operation.
FIG. 12 is a circuit diagram of a low-pass filter.
[Explanation of symbols]
1,22,22a Booster circuit
2 Voltage monitoring circuit
6a, 6b buffer
11, 21, 31 Boost control circuit
32 Low-pass filter
C1-C5 capacity
C1a to C5a Capacity as the first capacity
C1b to C5b Capacity as second capacity
N0 output signal
OUT output terminal
R1, R2 resistance
SW, SW1 to SW5 Switch as the first switch
SW11 Switch as second switch
Tr1 to Tr6 N-channel MOS transistors as rectifying elements
Vout output voltage
φ1 1st clock
φ2 Second clock

Claims

A plurality of rectifying elements connected in series and a plurality of capacitors connected to the connecting portions of the rectifying elements and storing charges for boosting; and rectifying the charges of the capacitors based on an input clock A booster circuit that moves to the output terminal side through the element and boosts the output voltage;
A step-up control circuit comprising a voltage monitoring circuit that monitors the output voltage of the step-up circuit and controls the output voltage to become a predetermined voltage;
A buffer provided to transmit the clock to the booster circuit, the buffer being configured to be capable of changing the driving capability of the clock;
When the output voltage reaches a predetermined voltage by the boosting operation of the booster circuit, based on the output signal output from the voltage monitoring circuit, to reduce the drive capacity of the buffer ,
The step-up control circuit according to claim 1, wherein the buffer includes two P-channel MOS transistors, and one of them is turned off to reduce the driving capability .

A plurality of rectifying elements connected in series and a plurality of capacitors connected to the connecting portions of the rectifying elements and storing charges for boosting; and rectifying the charges of the capacitors based on an input clock A booster circuit that moves to the output terminal side through the element and boosts the output voltage;
A voltage monitoring circuit that monitors the output voltage of the booster circuit and controls it to a predetermined voltage ;
A step-up control circuit comprising a resistor and a capacitor, and comprising a low-pass filter provided to remove a ripple generated in the output voltage ,
The capacitance in the booster circuit is formed such that the capacitance value can be changed by the first switch,
The low-pass filter is formed such that a resistance value can be changed by a second switch,
When the output voltage reaches a predetermined voltage by the boosting operation of the booster circuit, the first switch is controlled based on the output signal output from the voltage monitoring circuit to reduce the capacitance value, and the second Control the switch to increase the resistance value ,
The second switch short-circuits both ends of one of the two resistors connected in series in the low-pass filter, and the resistance value is increased by turning off the second switch. A boost control circuit characterized by that.

A plurality of rectifying elements connected in series and a plurality of capacitors connected to the connecting portions of the rectifying elements and storing charges for boosting; and rectifying the charges of the capacitors based on an input clock A booster circuit that moves to the output terminal side through the element and boosts the output voltage;
A voltage monitoring circuit that monitors the output voltage of the booster circuit and controls it to a predetermined voltage;
A step-up control circuit comprising a resistor and a capacitor, and comprising a low-pass filter provided to remove a ripple generated in the output voltage,
The low-pass filter is formed so that a resistance value can be changed by a switch,
When the output voltage reaches a predetermined voltage by the boosting operation of the booster circuit, based on the output signal output from the voltage monitoring circuit, the switch is controlled to increase the resistance value ,
The switch is configured to short-circuit both ends of one of two resistors connected in series in the low-pass filter, and the resistance value is increased by turning off the switch. The boost control circuit.

The capacitance in the booster circuit is formed such that the capacitance value can be changed by the first switch,
2. The capacitance value is decreased by controlling the first switch based on an output signal output from the voltage monitoring circuit when the output voltage reaches a predetermined voltage. The boost control circuit described.

A buffer provided to transmit the clock to the booster circuit, the buffer being configured to be capable of changing the driving capability of the clock;
4. The boost control circuit according to claim 3, wherein when the output voltage reaches a predetermined voltage, the drive capability of the buffer is reduced based on an output signal output from the voltage monitoring circuit. .

  A resistor and a capacitor, including a low-pass filter provided to remove the ripple generated in the output voltage,
  The capacitance in the booster circuit is formed such that the capacitance value can be changed by the first switch,
  The low-pass filter is formed such that a resistance value can be changed by a second switch, and controls the first switch based on an output signal output from the voltage monitoring circuit when the output voltage reaches a predetermined voltage. 2. The boost control circuit according to claim 1, wherein the capacitance value is decreased and the resistance value is increased by controlling the second switch.

6. The boost control circuit according to claim 5, wherein the buffer includes two P-channel MOS transistors, and one of them is turned off to reduce the driving capability.

The capacitor in the booster circuit includes a first capacitor directly connected to the rectifier element and a second capacitor connected to the rectifier element via the first switch, and by turning off the first switch, 7. The boost control circuit according to claim 2, wherein the capacitance value is reduced by separating a second capacitor from the rectifier element.

The second switch short-circuits both ends of one of the two resistors connected in series in the low-pass filter, and the resistance value is increased by turning off the switch. The step-up control circuit according to claim 6.