JP4313088B2

JP4313088B2 - Semiconductor device

Info

Publication number: JP4313088B2
Application number: JP2003144369A
Authority: JP
Inventors: 浩中武
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2003-05-22
Filing date: 2003-05-22
Publication date: 2009-08-12
Anticipated expiration: 2023-05-22
Also published as: JP2004350404A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特には互いに直列接続された複数個の自己消弧形スイッチング素子における素子相互間のスイッチングタイミングのずれを補正するための技術に関する。
【０００２】
【従来の技術】
一般に、インバータやコンバータなどの電力変換用の半導体装置においては、電源をオン／オフ制御するために半導体スイッチが使用されている。その際、半導体スイッチの耐圧性能が要求される場合には、複数個のスイッチング素子を直列接続した構成のものが使用される。
【０００３】
上記のスイッチング素子としては、たとえばＩＧＢＴ、パワーＭＯＳＦＥＴなどの自己消弧形の素子が広く適用されている。そして、このようなスイッチング素子の複数個を直列接続した構成のものでは、スイッチング素子自体の品質特性上のばらつきや環境温度変化などに起因してスイッチング素子相互間のスイッチングタイミングがずれることがある。そして、このような素子相互間のスイッチングタイミングにずれが生じると、過渡的な電圧分担が不平衡となり、その際に過電圧がスイッチング素子に加わると、素子が破壊するおそれがある。
【０００４】
このため、従来技術では、互いに直列接続された各々のスイッチング素子のゲート端子と各スイッチング素子をオン／オフ駆動するゲート駆動回路との間を接続する各ゲート線の途中にトランスを設けてゲート線を互いに磁気結合させ、これによって各ゲート線に常に同じ大きさのゲート電流が流れるようにしてスイッチングタイミングのずれを補正した構成のものが提案されている（たとえば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００２−２０４５７８号公報（第１−３頁、図１）
【０００６】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載されているような従来技術では、未だ次のような課題が残されている。
【０００７】
（１）従来の構成では、ゲート線を流れるゲート電流の大きさを互いに一致させることができるものの、オープンループのタイミング制御となっているので、各スイッチング素子自体に品質特性上のばらつきが存在する場合には、素子相互間のスイッチングタイミングのずれを補正することが難しい。
【０００８】
（２）各ゲート線を互いに磁気結合させるためにトランスを用いているが、この場合のトランスは、スイッチング素子を駆動するのに必要な電力を伝達でき、かつ、素子耐圧と同等の高耐圧のものが要求されるため、ある程度の大きさのものが必要となって回路全体の小型化、低コスト化を図ることが難しい。
【０００９】
（３）さらに、スイッチング素子のオン／オフ過渡時の電圧、電流の変化分が大きい状態でスイッチングタイミングを調整するので、その際に生じるノイズの影響を受け易くなる。
【００１０】
本発明は、上記の課題を解決するためになされたもので、互いに直列接続された複数個の自己消弧形のスイッチング素子において、素子相互間のスイッチングタイミングのずれ、特にターンオフ時のタイミングのずれを確実に補正することができ、しかも、トランスなどを用いる必要がないためにコンパクト化および低コスト化を図ることができる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
２つの自己消弧形のスイッチング素子が直列接続された構成において、各スイッチング素子のターンオフ時に素子相互間でスイッチングタイミングにずれΔｔを生じる場合のコレクタ−エミッタ間電圧Ｖｃｅの経時的変化を調べると、図１に示すような特性曲線が得られる。なお、この場合、各スイッチング素子に対しては、スイッチング過渡時に低インピーダンスとなるスナバ回路などが並列に接続されていないものとする。
【００１２】
図１において、符号ＶｃｅＡは、先にターンオフを開始するスイッチング素子の電圧変化を、ＶｃｅＢはこれよりも遅くターンオフを開始するスイッチング素子の電圧変化をそれぞれ示している。各スイッチング素子は、共にスイッチング制御信号がローレベルになると、コレクタ−エミッタ間電圧ＶｃｅＡ，ＶｃｅＢが急激に上昇してピークに達してから降下するターンオフ過渡期間Ｔ０、およびスイッチングタイミングの差のために両電圧ＶｃｅＡ，ＶｃｅＢの開きが大きくなるテール電流期間Ｔ１を経て各電圧ＶｃｅＡ，ＶｃｅＢの変化が比較的緩やかになる遷移期間Ｔ２に移行し、最終的には図示しないが両電圧ＶｃｅＡ，ＶｃｅＢの開きが小さくなって値が略一致するようになる。これはスイッチング素子のターンオフのタイミング差に伴ってキャリアの移動速度に差が生じることに起因している。
【００１３】
図１から分かるように、ターンオフ過渡期間Ｔ０、テール電流期間Ｔ１、および遷移期間Ｔ２の初期段階では、いずれも先にターンオフを開始したスイッチング素子のコレクタ−エミッタ間電圧ＶｃｅＡの方が、他方の電圧ＶｃｅＢよりも大きい。また、その場合、ターンオフ過渡期間Ｔ０のピーク時のコレクタ−エミッタ間電圧の差ΔＶ１、および遷移期間Ｔ２の開始初期の一定時間幅ΔＴｓにおけるコレクタ−エミッタ間電圧の差ΔＶ２を、それぞれスイッチングタイミングのずれ時間Δｔとの関係で調べると、図２に示すような特性図が得られる。
【００１４】
すなわち、図２から分かるように、いずれの電圧差ΔＶ１，ΔＶ２も、スイッチングタイミングのずれ時間Δｔの大きさに略比例して変化するが、ターンオフ過渡期間Ｔ０の電圧差ΔＶ１よりも遷移期間Ｔ２の初期段階における電圧差ΔＶ２の方が比例係数が大きい。したがって、遷移期間Ｔ２の開始初期の一定時間幅ΔＴｓにおけるコレクタ−エミッタ間電圧の差ΔＶ２を検出すれば、これに対応するスイッチングタイミングのずれ時間Δｔを容易に求めることができ、これによってスイッチングタイミングのずれが少なくなるように調整することが可能になる。
【００１５】
本発明は上記の知見に基づいてなされたものであって、本発明に係る半導体装置は、複数個の自己消弧形のスイッチング素子が直列接続されるとともに、各スイッチング素子には制御信号発生器から与えられるスイッチング制御信号に基づいて素子をオン／オフ駆動するドライブ回路が個別に配設されており、このドライブ回路は、スイッチング素子相互間のスイッチングタイミングのずれを補正するスイッチングタイミング補正回路を含み、このスイッチングタイミング補正回路は、上記スイッチング素子のターンオフ開始後に所定時間が経過した時点での電源入出力端子間の電圧を予め設定された基準電圧と比較して両者の差分電圧を検出する差分電圧検出手段と、この差分電圧検出手段で検出された差分電圧を一定時間積算し、この積算値をこれに対応した時間補正値に変換し、この時間補正値に基づいて上記スイッチング制御信号の立ち下がりタイミングを修正するスイッチング制御信号修正手段とを備えることを特徴としている。
【００１６】
これにより、互いに直列接続された各々スイッチング素子をオン／オフ制御するスイッチング制御信号の立ち下がりタイミングが、スイッチング素子毎に一定の制御目標値になるようにフィードバック制御されるため、スイッチング素子相互間のターンオフ開始時のスイッチングタイミングのずれが確実に補正される。その場合トラスンは不要なので、コンパクト化および低コスト化を図ることができる。
【００１７】
【発明の実施の形態】
以下、本発明を半導体装置の一例としてインバータに適用した場合について説明する。なお、本発明はこのようなインバータに限定されるものではない。
【００１８】
実施の形態１．
図３は本発明の実施の形態１におけるインバータの全体構成を示す回路ブロック図、図４はインバータを構成する一つのアーム部を示す回路ブロック図、図５は図４のアーム部のさらに具体的な構成を示す回路ブロック図である。
【００１９】
この実施の形態１のインバータ１は、互いに直列接続された上下一対のアーム部２が３相分並列接続されており、制御信号発生器３から各アーム部２に対して出力されるスイッチング制御信号によって各アーム部２に含まれる後述の各スイッチング素子６ａ，６ｂがオン／オフ制御されることにより、直流電源４から供給される直流電力が３相２レベルの交流信号Ｕ，Ｖ，Ｗに変換されて出力される。
【００２０】
上記の各アーム部２は、上下一対の自己消弧形のスイッチング素子（本例ではＩＧＢＴ）６ａ，６ｂが互いに直列接続されるとともに、各スイッチング素子６ａ，６ｂのゲート端子に対して、制御信号発生器３から与えられるスイッチング制御信号に基づいて素子６ａ，６ｂをオン／オフ駆動するドライブ回路７ａ，７ｂが個別に接続されている。さらに、各スイッチング素子６ａ，６ｂに対して並列に還流ダイオード８ａ，８ｂが接続されている。
【００２１】
各ドライブ回路７ａ，７ｂは、共に同一の構成であるため、一方のスイッチング素子６ａに接続されたドライブ回路７ａに関して説明すると、このドライブ回路７ａは、スイッチング素子６ａのゲート端子に順次接続されたゲート抵抗１１、およびゲートアンプ１２に加えて、スイッチング素子６ａ，６ｂ相互間のスイッチングタイミングのずれを補正するスイッチングタイミング補正回路１３を含む。そして、このスイッチングタイミング補正回路１３は、電圧監視回路２１、サンプリング回路２２、基準電圧設定回路２３、減算回路２４、加算回路２５、信号レベル保持回路２６、およびパルス成形回路２７を備えて構成されている。
【００２２】
上記の電圧監視回路２１は、スイッチング素子６ａのコレクタ端子に接続されており、スイッチング素子６ａのコレクタ−エミッタ間電圧Ｖｃｅに比例しかつタイミング補正回路１３を構成する各回路２２〜２７に障害を生じない程度のレベルまで電圧を下げた信号Ｓ１を出力するもので、たとえば、分圧抵抗回路により構成される。
【００２３】
サンプリング回路２２は、図１に示した遷移期間Ｔ２における一定の時間幅ΔＴｓ（たとえば、４〜５μｓｅｃ）だけ電圧監視回路２１の出力信号Ｓ１をサンプリングして検出電圧Ｓ２として取り出すもので、たとえば、スイッチング制御信号Ｓ５の立ち上がりをトリガとしてパルスを発生するパルス発生器と、このパルスを遅延する遅延素子と、遅延されたパルス入力に応じてゲートを開くＭＯＳＦＥＴなどにより構成される。
【００２４】
また、基準電圧設定回路２３は、予め設定された基準電圧Ｓ７を出力するもので、ここでは基準電圧Ｓ７として、図１に示した遷移期間Ｔ２に設定された時間幅ΔＴｓにおける上下の各コレクタ−エミッタ間電圧ＶｃｅＡ，ＶｃｅＢの略中間の電圧値に設定される。
【００２５】
減算回路２４は、サンプリング回路２２でサンプリングされた検出電圧Ｓ２と基準電圧設定回路２３で設定されている基準電圧Ｓ７との差分電圧Ｓ３（＝Ｓ２−Ｓ７）を出力するもので、たとえばオペアンプにより構成される。加算回路２５は、減算回路２４で得られる差分電圧Ｓ３と信号レベル保持回路２６の出力Ｓ８とを加算した加算電圧Ｓ４（＝Ｓ３＋Ｓ８）を出力するもので、たとえばオペアンプにより構成される。信号レベル保持回路２６は、加算回路２５から出力される加算電圧Ｓ４を一時的に保持するもので、たとえばコンデンサにより構成される。
【００２６】
パルス成形回路２７は、加算回路２５から出力される加算電圧Ｓ４の大きさに比例して制御信号発生器３から与えられるスイッチング制御信号Ｓ５のハイレベル期間の立ち下がりタイミングが変化するようにパルス成形して駆動パルスＳ６として出力するもので、電圧を時間に変換するには、たとえばＣＲ放電回路が用いられる。
【００２７】
そして、上記の電圧監視回路２１およびサンプリング回路２２が特許請求の範囲における電圧検出手段に対応し、減算回路２４が特許請求の範囲における減算手段に対応し、電圧監視回路２１、サンプリング回路２２、基準電圧設定回路２３、および減算回路２４が特許請求の範囲における差分電圧検出手段に対応している。また、上記の加算回路２５および信号レベル保持回路２６が特許請求の範囲における積算手段に対応し、パルス成形回路２７が特許請求の範囲におけるパルス成形手段に対応し、さらに加算回路２５、信号レベル保持回路２６およびパルス成形回路２７が特許請求の範囲におけるスイッチング制御信号修正手段に対応している。
【００２８】
次に、上記構成を備えた半導体装置の動作、特にここでは各スイッチング素子６ａ，６ｂおよび当該素子６ａ，６ｂをオン／オフ駆動するドライブ回路７ａ，７ｂの動作について、図６に示すタイミングチャートを参照して説明する。
【００２９】
なお、ここでは、説明の便宜上、図５中上側のスイッチング素子６ａが先にターンオフを開始し、図５中下側のスイッチング素子６ｂが遅れてターンオフを開始する特性を有しているものとする。
【００３０】
各スイッチング素子６ａ，６ｂは、制御信号発生器３から与えられるスイッチング制御信号Ｓ５がローレベルになると、ターンオフを開始し、コレクタ−エミッタ間電圧ＶｃｅＡ，ＶｃｅＢが上昇する。その場合、先にターンオフを開始した上側のスイッチング素子６ａのコレクタ−エミッタ間電圧ＶｃｅＡが大きく、これよりも遅れてターンオフを開始する下側のスイッチング素子６ｂのコレクタ−エミッタ間電圧ＶｃｅＢは小さくなる（図１参照）。
【００３１】
ここで、まず、先にターンオフを開始する上側のスイッチング素子６ａのドライブ回路７ａに着目すると、図６（ａ）に示すように、電圧監視回路２１は、スイッチング素子６ａのコレクタ−エミッタ間電圧Ｖｃｅに比例しかつタイミング補正回路１３を構成する各回路２２〜２７が故障しないレベルまで電圧を下げた信号Ｓ１を出力する。サンプリング回路２２は、図１に示した遷移期間Ｔ２内の一定時間幅ΔＴｓだけ、電圧監視回路２１の出力信号Ｓ１をサンプリングして検出電圧Ｓ２として取り出す。
【００３２】
減算回路２４は、サンプリング回路２２でサンプリングされた検出電圧Ｓ２と基準電圧設定回路２３で設定されている基準電圧Ｓ７との差分電圧Ｓ３（＝Ｓ２−Ｓ７）を出力する。この場合、Ｓ２＞Ｓ７なので、差分電圧Ｓ３は正の値になる。
【００３３】
加算回路２５は、減算回路２４の出力信号Ｓ３と信号レベル保持回路２６の出力信号Ｓ８とを加算した加算電圧Ｓ４（＝Ｓ３＋Ｓ８）を出力する。ここに、制御開始当初における信号レベル保持回路２６の出力Ｓ８は零であるので、加算回路２５からは、減算回路２４の差分電圧Ｓ３がそのままの状態で出力されてパルス成形回路２７に与えられるとともに、信号レベル保持回路２６に一時的に保持される。
【００３４】
パルス成形回路２７は、加算回路２５から出力される加算電圧Ｓ４の大きさに比例して制御信号発生器３から与えられるスイッチング制御信号Ｓ５のハイレベル期間の立ち下がりタイミングが変化するようにパルス成形を行う。
【００３５】
すなわち、パルス成形回路２７は、加算回路２５から出力される加算電圧Ｓ４をその大きさに比例した時間補正値Δｔｃに変換し、この時間補正値Δｔｃに基づいて次に到来するスイッチング制御信号Ｓ５の立ち下がりタイミングを修正し、その修正後のスイッチング制御信号を駆動パルスＳ６として出力する。この場合、加算電圧Ｓ４は正なので、時間補正値Δｔｃも正となり、したがって、次のスイッチング制御信号Ｓ５がパルス成形回路２７に入力されたときには、パルス成形回路２７から出力される駆動パルスＳ６の立ち下がりタイミングが遅くなる。
【００３６】
引き続いて、制御信号発生器３から与えられる次のスイッチング制御信号Ｓ５がハイレベルからローレベルに反転すると、上記と同様に、スイッチング素子６ａのコレクタ−エミッタ間電圧ＶｃｅＡが上昇する。そして、電圧監視回路２１からはコレクタ−エミッタ間電圧Ｖｃｅに比例した信号Ｓ１が出力され、次いでサンプリング回路２２によって電圧監視回路２１の出力信号Ｓ１をサンプリングした検出電圧Ｓ２が取り出される。減算回路２４は、サンプリングされた検出電圧Ｓ２と基準電圧Ｓ７との差分電圧Ｓ３（＝Ｓ２−Ｓ７）を出力する。
【００３７】
この場合、Ｓ２＞Ｓ７なので、差分電圧Ｓ３は正の値になるが、駆動パルスＳ６の立ち下がりタイミングが前回の場合よりも遅くなる結果、他方のスイッチング素子６ｂとのスイッチングタイミングのずれが小さくなっている。したがって、その差分電圧Ｓ３の大きさは制御開始当初の値よりも小さくなる。
【００３８】
続いて、加算回路２５は減算回路２４の出力Ｓ３と信号レベル保持回路２６の出力Ｓ８とを加算した加算電圧Ｓ４（＝Ｓ３＋Ｓ８）を出力する。信号レベル保持回路２６には前回の加算回路２５で得られた加算電圧が保持されているので、今回出力される加算電圧Ｓ４は、前回得られた加算電圧に減算回路２４から出力される今回修正分の差分電圧Ｓ３が積算された値になる。そして、この加算回路２５の加算電圧Ｓ４はパルス成形回路２７に与えられるとともに、信号レベル保持回路２６に一時的に保持される。
【００３９】
このように、加算回路２５からは、スイッチング素子６ａのターンオフが開始されるたびに、減算回路２４の差分電圧Ｓ３を順次積算した正の電圧値Ｓ４が出力される。
【００４０】
そして、パルス成形回路２７は、加算回路２５から出力される加算電圧Ｓ４の大きさに比例した正の時間補正値Δｔｃによってスイッチング制御信号Ｓ５の立ち下がりタイミングが遅くなるように補正するため、先にターンオフを開始するスイッチング素子６ａに対する駆動パルスＳ６のハイレベル期間は次第に長くなり、基準電圧設定回路２３で設定されている基準電圧Ｓ７に対応した制御目標値に向かって収束されていく。
【００４１】
一方、遅れてターンオフを開始する下側のスイッチング素子６ｂのドライブ回路７ｂについては、基本的な動作は上記の説明と同じであるが、図６（ｂ）に示すように、サンプリング回路２２でサンプリングされた検出電圧Ｓ２と基準電圧設定回路２３で設定されている基準電圧Ｓ７との大きさは、Ｓ２＜Ｓ７なので、差分電圧Ｓ３は負の値になる。
【００４２】
したがって、加算回路２５からは、スイッチング素子６ａのターンオフが開始されるたびに、減算回路２４の差分電圧Ｓ３を順次積算した負の電圧値をもつ加算電圧Ｓ４が出力される。パルス成形回路２７は、加算回路２５から出力される加算電圧Ｓ４の大きさに比例した負の時間補正値Δｔｃによってスイッチング制御信号Ｓ５の立ち下がりタイミングが早くなるように補正するため、後にターンオフを開始するスイッチング素子６ｂに対する駆動パルスＳ６のハイレベル期間は次第に短くなり、基準電圧設定回路２３で設定されている基準電圧Ｓ７に対応した制御目標値に向かって収束されていく。
【００４３】
このように、先にターンオフを開始するスイッチング素子６ａに対する駆動パルスＳ６の立ち下がりタイミングは遅くなって基準電圧信号Ｓ７に対応した制御目標値に向かって収束される一方、遅れてターンオフを開始するスイッチング素子６ｂに対する駆動パルスＳ６の立ち下がりタイミングは次第に早くなって基準電圧信号Ｓ７に対応した制御目標値に向かって収束されるため、両スイッチング素子６ａ，６ｂのスイッチングタイミングのずれが小さくなるように補正される。
【００４４】
上記の説明は、図中上側のスイッチング素子６ａが先にターンオフを開始し、図中下側のスイッチング素子６ｂが遅れてターンオフを開始する場合であったが、その逆の場合には、先にターンオフを開始する下側のスイッチング素子６ｂのコレクタ−エミッタ間電圧ＶｃｅＢが大きく、これよりも遅れてターンオフする上側のスイッチング素子６ａのコレクタ−エミッタ間電圧ＶｃｅＡが小さくなるので、各ドライブ回路７ａ，７ｂの動作が前述の説明の場合と逆になるだけである。
【００４５】
このように、この実施の形態１では、各々のスイッチング素子６ａ，６ｂをオン／オフ制御するスイッチング制御信号Ｓ５の立ち下がりタイミングが、スイッチング素子６ａ，６ｂ毎に一定の制御目標値になるようにフィードバック制御されるため、スイッチング素子６ａ，６ｂ相互間のターンオフ開始時のスイッチングタイミングのずれが確実に補正される。特に、従来の場合、各スイッチング素子６ａ，６ｂの品質特性の差異等に起因して素子自体にターンオフ開始時のスイッチングタイミングにずれが生じているときにはタイミング補正が困難であったが、本発明では、このような場合でもタイミングずれを確実に補正することができる。
【００４６】
しかも、その場合、従来のようなトランスは不要で、コンパクト化および低コスト化を図ることができる。また、サンプリング回路２２におけるサンプリング期間ΔＴｓは、急峻な電圧変化や電流変化がないのでノイズの影響を受け難く、したがって、スイッチングタイミングのずれを精度良く調整することができる。
【００４７】
実施の形態２．
図７はこの実施の形態２におけるインバータを構成する一つのアーム部分を示す回路ブロック図であり、図５に示した実施の形態１と対応する構成部分には同一の符号を付す。
【００４８】
この実施の形態２の特徴は、各スイッチング素子６ａ，６ｂをオン／オフ駆動する各ドライブ回路７ａ，７ｂにおいて、電圧監視回路２１から出力される電圧値を監視し、この電圧値が予め設定されたしきい値電圧Ｖｓｈを越える場合には、各スイッチング素子６ａ，６ｂに対して強制的にオン信号を与えるターンオフ時過電圧保護手段としてのクランプ回路１４が設けられていることである。この場合のクランプ回路１４としては、たとえばツェナーダイオードが適用される。その他の構成は実施の形態１の場合と同様であるから、ここでは詳しい説明は省略する。
【００４９】
図８に示すように、互いに直列接続されたスイッチング素子６ａ，６ｂにおいて、ターンオフ開始時のスイッチングタイミングのずれΔｔが大きい程、先にターンオフを開始するスイッチング素子たとえば６ａに対して、制御開始当初に大きな電圧が加わって素子６ａが破壊されるおそれがある。
【００５０】
これに対して、この実施の形態２では、クランプ回路１４を設けているので、電圧監視回路２１から出力される電圧信号Ｓ１が予め設定されたしきい値電圧Ｖtｈを越える場合、このクランプ回路１４はゲートアンプ１２を経由して各スイッチング素子６ａに対してこれを強制的にオンする信号を与えるので、ターンオフ開始時に生じる過電圧によってスイッチング素子６ａが破壊されるのを確実に防止することができる。
その他の作用効果は実施の形態１の場合と同様であるから、ここでは詳しい説明は省略する。
【００５１】
なお、ここでは図７中上側のスイッチング素子６ａが先にターンオフを開始するものとして説明したが、下側のスイッチング素子６ｂが先にターンオフを開始する場合にも同様にクランプ回路１４が作用して過電圧による破壊を確実に防止することができる。また、この実施の形態２では、クランプ回路１４をゲートアンプ１２の入力側に接続しているが、ゲートアンプ１２の出力側に接続してもよい。
【００５２】
上記の実施の形態１，２について、次の変形例や応用例を考えることができる。
【００５３】
上記の実施の形態１，２では、スイッチング素子６ａ，６ｂとしてＩＧＢＴを用いたが、本発明はこれに限定されるものではなく、たとえば、パワーＭＯＳＦＥＴ、パイポーラトランジスタ、ＧＴＯなどの自己消弧形のスイッチング素子を適用することが可能である。
【００５４】
また、上記の実施の形態１，２では、半導体装置の一例として３相２レベルのインバータ１に本発明を適用した場合について説明したが、本発明はこのような構成のものに限定されるものではなく、たとえば、３相３レベルのインバータやＤＣ／ＤＣコンバータなどの電力変換用の半導体装置、さらには、直列接続された複数個の自己消弧形のスイッチング素子を有する半導体装置であれば本発明を広く適用することが可能である。
【００５５】
さらに、本発明は、上記の実施の形態１，２で開示した各回路構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜に変更して実施することができることは言うまでもない。
【００５６】
【発明の効果】
本発明によれば、ドライブ回路に設けたスイッチングタイミング補正回路によって、半導体スイッチを構成する各々のスイッチング素子をオン／オフ制御するスイッチング制御信号の立ち下がりタイミングが、スイッチング素子毎に一定の制御目標値になるようにフィードバック制御されるため、ターンオフ開始時のスイッチング素子相互間のスイッチングタイミングのずれを確実に補正することができる。しかもその場合、従来のようなトランスは不要なので、コンパクト化および低コスト化を図ることができる。
【図面の簡単な説明】
【図１】２つの自己消弧形のスイッチング素子が直列接続された構成において、各スイッチング素子のターンオフ開始時に素子相互間でスイッチングタイミングにずれを生じる場合のコレクタ−エミッタ間電圧の経時的変化を示す特性図である。
【図２】各スイッチング素子相互のスイッチングタイミングのずれ時間Δｔとその場合に生じるコレクタ−エミッタ間電圧の差ΔＶ１，ΔＶ２との関係を示す特性図である。
【図３】本発明の実施の形態１におけるインバータの全体構成を示す回路ブロック図である。
【図４】図３のインバータを構成する一つのアーム部を示す回路ブロック図である。
【図５】図４のアーム部のさらに具体的な構成を示す回路ブロック図である。
【図６】本発明の実施の形態１において、スイッチング素子ならびに当該素子をオン／オフ駆動するドライブ回路の動作説明に供するタイミングチャートである。
【図７】本発明の実施の形態２において、インバータを構成する一つのアーム部の構成を示す回路ブロック図である。
【図８】本発明の実施の形態２におけるターンオフ時過電圧保護手段の作用説明に供する図である。
【符号の説明】
Ｔ０ターンオフ過渡期間、Ｔ１テール電流期間、Ｔ２遷移期間、ΔＴｓサンプリング期間、Δｔｃ時間補正値、１インバータ（半導体装置）、２アーム部、３制御信号発生器、６ａ，６ｂスイッチング素子、７ａ，７ｂドライブ回路、１３スイッチングタイミング補正回路、１４クランプ回路（ターンオフ時過電圧保護手段）、２１電圧監視回路、２２サンプリング回路、２３基準電圧設定回路、２４減算回路、２５加算回路、２６信号レベル保持回路、２７パルス成形回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a technique for correcting a shift in switching timing between elements in a plurality of self-extinguishing switching elements connected in series.
[0002]
[Prior art]
In general, in a semiconductor device for power conversion such as an inverter or a converter, a semiconductor switch is used for on / off control of a power source. At that time, when the withstand voltage performance of the semiconductor switch is required, a structure in which a plurality of switching elements are connected in series is used.
[0003]
As the above switching elements, self-extinguishing elements such as IGBTs and power MOSFETs are widely applied. In such a configuration in which a plurality of switching elements are connected in series, the switching timing between the switching elements may be shifted due to variations in quality characteristics of the switching elements themselves or environmental temperature changes. When the switching timing between the elements is shifted, the transient voltage sharing becomes unbalanced. If an overvoltage is applied to the switching element at that time, the element may be destroyed.
[0004]
Therefore, in the prior art, a gate is provided by providing a transformer in the middle of each gate line that connects between the gate terminal of each switching element connected in series with each other and a gate drive circuit that drives each switching element on / off. Have been proposed in which switching timing shifts are corrected so that the gate currents of the same magnitude always flow through the gate lines, thereby correcting the switching timing (see, for example, Patent Document 1).
[0005]
[Patent Document 1]
JP 2002-204578 A (page 1-3, FIG. 1)
[0006]
[Problems to be solved by the invention]
However, in the prior art as described in Patent Document 1, the following problems still remain.
[0007]
(1) In the conventional configuration, the magnitudes of the gate currents flowing through the gate lines can be made to coincide with each other, but because of the open-loop timing control, there is a variation in quality characteristics among the switching elements themselves. In this case, it is difficult to correct a deviation in switching timing between elements.
[0008]
(2) A transformer is used to magnetically couple the gate lines to each other. In this case, the transformer can transmit power necessary for driving the switching element and has a high breakdown voltage equivalent to the element breakdown voltage. Therefore, it is difficult to reduce the size and cost of the entire circuit.
[0009]
(3) Further, since the switching timing is adjusted in a state in which the change amount of the voltage and current during the ON / OFF transition of the switching element is large, it is easily affected by noise generated at that time.
[0010]
The present invention has been made to solve the above-described problems, and in a plurality of self-extinguishing type switching elements connected in series with each other, a shift in switching timing between elements, particularly a shift in timing at turn-off. It is an object of the present invention to provide a semiconductor device that can reliably correct the above-described characteristics and that can be reduced in size and cost because it is not necessary to use a transformer or the like.
[0011]
[Means for Solving the Problems]
In a configuration in which two self-extinguishing switching elements are connected in series, a change with time in the collector-emitter voltage Vce in the case where a deviation Δt occurs in the switching timing between the elements when the switching elements are turned off. A characteristic curve as shown in FIG. 1 is obtained. In this case, it is assumed that a snubber circuit or the like having a low impedance at the time of switching transient is not connected in parallel to each switching element.
[0012]
In FIG. 1, the symbol VceA indicates a voltage change of the switching element that starts turn-off first, and VceB indicates a voltage change of the switching element that starts turn-off later than this. Each switching element has both a turn-off transient period T0 in which the collector-emitter voltages VceA and VceB suddenly rise and reach a peak when the switching control signal becomes low level, and a difference in switching timing. After the tail current period T1 in which the opening of the voltages VceA and VceB becomes large, the transition to the transition period T2 in which the changes in the voltages VceA and VceB become relatively gradual is made, and although not shown in the drawing, the opening of both voltages VceA and VceB finally occurs. It becomes smaller and the values almost match. This is due to the difference in carrier moving speed with the difference in turn-off timing of the switching element.
[0013]
As can be seen from FIG. 1, in the initial stage of the turn-off transient period T0, the tail current period T1, and the transition period T2, the collector-emitter voltage VceA of the switching element that started the turn-off first is the other voltage. Greater than VceB. Further, in that case, the difference in switching timing between the collector-emitter voltage difference ΔV1 at the peak of the turn-off transient period T0 and the collector-emitter voltage difference ΔV2 in the initial fixed time width ΔTs of the transition period T2 is obtained. When examined in relation to the time Δt, a characteristic diagram as shown in FIG. 2 is obtained.
[0014]
That is, as can be seen from FIG. 2, each of the voltage differences ΔV1 and ΔV2 changes approximately in proportion to the magnitude of the switching timing shift time Δt, but the transition period T2 is greater than the voltage difference ΔV1 of the turn-off transient period T0. The proportionality coefficient is larger in the voltage difference ΔV2 in the initial stage. Therefore, if the collector-emitter voltage difference ΔV2 in the fixed time width ΔTs at the beginning of the transition period T2 is detected, the switching timing shift time Δt corresponding to this can be easily obtained. It is possible to adjust so as to reduce the deviation.
[0015]
The present invention has been made based on the above knowledge, and a semiconductor device according to the present invention includes a plurality of self-extinguishing switching elements connected in series, and each switching element includes a control signal generator. A drive circuit for turning on / off the elements based on a switching control signal applied from the drive circuit is individually provided. The drive circuit includes a switching timing correction circuit for correcting a shift in switching timing between the switching elements. The switching timing correction circuit compares the voltage between the power input / output terminals when a predetermined time has elapsed after the start of turn-off of the switching element with a preset reference voltage, and detects a differential voltage between the two. The detection means and the differential voltage detected by the differential voltage detection means Accumulate for a certain period of time Switching control signal correction means for converting the integrated value into a time correction value corresponding to the integrated value and correcting the falling timing of the switching control signal based on the time correction value is provided.
[0016]
As a result, the fall timing of the switching control signal for controlling on / off of the switching elements connected in series with each other is feedback controlled so as to be a constant control target value for each switching element. The deviation of the switching timing at the start of turn-off is reliably corrected. In that case, since a truss is unnecessary, it is possible to reduce the size and cost.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a case where the present invention is applied to an inverter as an example of a semiconductor device will be described. Note that the present invention is not limited to such an inverter.
[0018]
Embodiment 1 FIG.
3 is a circuit block diagram showing the overall configuration of the inverter according to the first embodiment of the present invention, FIG. 4 is a circuit block diagram showing one arm portion constituting the inverter, and FIG. 5 is a more specific example of the arm portion of FIG. FIG.
[0019]
In the inverter 1 according to the first embodiment, a pair of upper and lower arms 2 connected in series are connected in parallel for three phases, and a switching control signal output from the control signal generator 3 to each arm 2. By switching on / off switching elements 6a and 6b, which will be described later, included in each arm unit 2, the DC power supplied from the DC power supply 4 is converted into AC signals U, V, and W of three phases and two levels. Is output.
[0020]
Each of the arm portions 2 includes a pair of upper and lower self-extinguishing switching elements (IGBTs in this example) 6a and 6b connected in series to each other and a control signal to the gate terminals of the switching elements 6a and 6b. Drive circuits 7a and 7b for turning on / off the elements 6a and 6b based on a switching control signal supplied from the generator 3 are individually connected. Further, free-wheeling diodes 8a and 8b are connected in parallel to the switching elements 6a and 6b.
[0021]
Since each drive circuit 7a, 7b has the same configuration, the drive circuit 7a connected to one switching element 6a will be described. This drive circuit 7a has a gate connected in sequence to the gate terminal of the switching element 6a. In addition to the resistor 11 and the gate amplifier 12, a switching timing correction circuit 13 for correcting a shift in switching timing between the switching elements 6a and 6b is included. The switching timing correction circuit 13 includes a voltage monitoring circuit 21, a sampling circuit 22, a reference voltage setting circuit 23, a subtraction circuit 24, an addition circuit 25, a signal level holding circuit 26, and a pulse shaping circuit 27. Yes.
[0022]
The voltage monitoring circuit 21 is connected to the collector terminal of the switching element 6a, and causes a failure in each of the circuits 22 to 27 that are proportional to the collector-emitter voltage Vce of the switching element 6a and constitute the timing correction circuit 13. A signal S1 whose voltage is lowered to a certain level is output, and is constituted by, for example, a voltage dividing resistor circuit.
[0023]
The sampling circuit 22 samples the output signal S1 of the voltage monitoring circuit 21 for a certain time width ΔTs (for example, 4 to 5 μsec) in the transition period T2 shown in FIG. The pulse generator generates a pulse by using the rising edge of the control signal S5 as a trigger, a delay element that delays the pulse, a MOSFET that opens a gate in response to the delayed pulse input, and the like.
[0024]
The reference voltage setting circuit 23 outputs a preset reference voltage S7. Here, as the reference voltage S7, the upper and lower collectors in the time width ΔTs set in the transition period T2 shown in FIG. It is set to a substantially intermediate voltage value between the emitter-to-emitter voltages VceA and VceB.
[0025]
The subtraction circuit 24 outputs a differential voltage S3 (= S2−S7) between the detection voltage S2 sampled by the sampling circuit 22 and the reference voltage S7 set by the reference voltage setting circuit 23, and is constituted by an operational amplifier, for example. Is done. The addition circuit 25 outputs an addition voltage S4 (= S3 + S8) obtained by adding the difference voltage S3 obtained by the subtraction circuit 24 and the output S8 of the signal level holding circuit 26, and is constituted by an operational amplifier, for example. The signal level holding circuit 26 temporarily holds the addition voltage S4 output from the addition circuit 25, and is constituted by a capacitor, for example.
[0026]
The pulse shaping circuit 27 performs pulse shaping so that the falling timing of the switching control signal S5 supplied from the control signal generator 3 in the high level period changes in proportion to the magnitude of the addition voltage S4 output from the addition circuit 25. For example, a CR discharge circuit is used to convert the voltage into time.
[0027]
The voltage monitoring circuit 21 and the sampling circuit 22 correspond to the voltage detection means in the claims, and the subtraction circuit 24 corresponds to the subtraction means in the claims. The voltage monitoring circuit 21, the sampling circuit 22, and the reference The voltage setting circuit 23 and the subtraction circuit 24 correspond to the differential voltage detection means in the claims. The adding circuit 25 and the signal level holding circuit 26 correspond to the integrating means in the claims, the pulse shaping circuit 27 corresponds to the pulse shaping means in the claims, and the adding circuit 25 and the signal level holding circuit. The circuit 26 and the pulse shaping circuit 27 correspond to the switching control signal correcting means in the claims.
[0028]
Next, the timing chart shown in FIG. 6 shows the operation of the semiconductor device having the above-described configuration, particularly the operations of the switching elements 6a and 6b and the drive circuits 7a and 7b for driving the elements 6a and 6b on / off. The description will be given with reference.
[0029]
Here, for convenience of explanation, it is assumed that the upper switching element 6a in FIG. 5 starts to turn off first, and the lower switching element 6b in FIG. 5 has a characteristic to start turning off later. .
[0030]
The switching elements 6a and 6b start to turn off when the switching control signal S5 supplied from the control signal generator 3 becomes low level, and the collector-emitter voltages VceA and VceB rise. In this case, the collector-emitter voltage VceA of the upper switching element 6a that has started to turn off is large, and the collector-emitter voltage VceB of the lower switching element 6b that starts to turn off later than this is small ( (See FIG. 1).
[0031]
Here, when attention is paid to the drive circuit 7a of the upper switching element 6a which starts the turn-off first, as shown in FIG. 6A, the voltage monitoring circuit 21 detects the collector-emitter voltage Vce of the switching element 6a. And a signal S1 having a voltage reduced to a level at which each of the circuits 22 to 27 constituting the timing correction circuit 13 does not fail. The sampling circuit 22 samples the output signal S1 of the voltage monitoring circuit 21 for a certain time width ΔTs within the transition period T2 shown in FIG.
[0032]
The subtraction circuit 24 outputs a differential voltage S3 (= S2−S7) between the detection voltage S2 sampled by the sampling circuit 22 and the reference voltage S7 set by the reference voltage setting circuit 23. In this case, since S2> S7, the differential voltage S3 is a positive value.
[0033]
The addition circuit 25 outputs an addition voltage S4 (= S3 + S8) obtained by adding the output signal S3 of the subtraction circuit 24 and the output signal S8 of the signal level holding circuit 26. Here, since the output S8 of the signal level holding circuit 26 at the beginning of the control is zero, the difference voltage S3 of the subtracting circuit 24 is output from the adding circuit 25 as it is and supplied to the pulse shaping circuit 27. The signal level holding circuit 26 temporarily holds the signal.
[0034]
The pulse shaping circuit 27 performs pulse shaping so that the falling timing of the switching control signal S5 supplied from the control signal generator 3 in the high level period changes in proportion to the magnitude of the addition voltage S4 output from the addition circuit 25. I do.
[0035]
That is, the pulse shaping circuit 27 converts the addition voltage S4 output from the addition circuit 25 into a time correction value Δtc proportional to the magnitude thereof, and the switching control signal S5 that comes next based on the time correction value Δtc. The fall timing is corrected, and the corrected switching control signal is output as the drive pulse S6. In this case, since the addition voltage S4 is positive, the time correction value Δtc is also positive. Therefore, when the next switching control signal S5 is input to the pulse shaping circuit 27, the rise of the drive pulse S6 output from the pulse shaping circuit 27 is reached. The falling timing is delayed.
[0036]
Subsequently, when the next switching control signal S5 supplied from the control signal generator 3 is inverted from the high level to the low level, the collector-emitter voltage VceA of the switching element 6a increases as described above. The voltage monitoring circuit 21 outputs a signal S1 proportional to the collector-emitter voltage Vce, and then the sampling circuit 22 extracts a detection voltage S2 obtained by sampling the output signal S1 of the voltage monitoring circuit 21. The subtraction circuit 24 outputs a differential voltage S3 (= S2−S7) between the sampled detection voltage S2 and the reference voltage S7.
[0037]
In this case, since S2> S7, the differential voltage S3 becomes a positive value, but the fall timing of the drive pulse S6 is later than in the previous case, so that the deviation of the switching timing from the other switching element 6b becomes small. ing. Therefore, the magnitude of the differential voltage S3 is smaller than the initial value at the start of control.
[0038]
Subsequently, the addition circuit 25 outputs an addition voltage S4 (= S3 + S8) obtained by adding the output S3 of the subtraction circuit 24 and the output S8 of the signal level holding circuit 26. Since the signal level holding circuit 26 holds the addition voltage obtained by the previous addition circuit 25, the addition voltage S4 output this time is the current correction output from the subtraction circuit 24 to the addition voltage obtained last time. The difference voltage S3 of the minute is the integrated value. The addition voltage S4 of the addition circuit 25 is supplied to the pulse shaping circuit 27 and temporarily held in the signal level holding circuit 26.
[0039]
Thus, every time the switching element 6a is turned off, the addition circuit 25 outputs a positive voltage value S4 obtained by sequentially integrating the differential voltage S3 of the subtraction circuit 24.
[0040]
Since the pulse shaping circuit 27 corrects the falling timing of the switching control signal S5 to be delayed by the positive time correction value Δtc proportional to the magnitude of the addition voltage S4 output from the addition circuit 25, first, The high level period of the drive pulse S6 for the switching element 6a that starts turn-off gradually becomes longer and converges toward the control target value corresponding to the reference voltage S7 set by the reference voltage setting circuit 23.
[0041]
On the other hand, the basic operation of the drive circuit 7b of the lower switching element 6b, which starts turning off with a delay, is the same as that described above, but sampling is performed by the sampling circuit 22 as shown in FIG. Since the magnitude of the detected voltage S2 and the reference voltage S7 set by the reference voltage setting circuit 23 is S2 <S7, the differential voltage S3 has a negative value.
[0042]
Therefore, each time the switching element 6a is turned off, the addition circuit 25 outputs an addition voltage S4 having a negative voltage value obtained by sequentially integrating the difference voltage S3 of the subtraction circuit 24. Since the pulse shaping circuit 27 corrects the switching control signal S5 so that the falling timing of the switching control signal S5 is advanced by a negative time correction value Δtc proportional to the magnitude of the addition voltage S4 output from the addition circuit 25, the pulse shaping circuit 27 starts to turn off later. The high level period of the drive pulse S6 with respect to the switching element 6b is gradually shortened and converges toward the control target value corresponding to the reference voltage S7 set by the reference voltage setting circuit 23.
[0043]
In this way, the falling timing of the drive pulse S6 for the switching element 6a that starts turning off earlier is delayed and converged toward the control target value corresponding to the reference voltage signal S7, while switching that starts turning off later. Since the falling timing of the drive pulse S6 with respect to the element 6b is gradually advanced and converges toward the control target value corresponding to the reference voltage signal S7, correction is made so that the deviation of the switching timing of both the switching elements 6a and 6b becomes small. Is done.
[0044]
In the above description, the upper switching element 6a in the figure starts to turn off first, and the lower switching element 6b in the figure starts to turn off later, but in the opposite case, Since the collector-emitter voltage VceB of the lower switching element 6b that starts turn-off is large and the collector-emitter voltage VceA of the upper switching element 6a that turns off later than this is small, each drive circuit 7a, 7b This operation is only the reverse of the case described above.
[0045]
As described above, in the first embodiment, the falling timing of the switching control signal S5 for controlling on / off of each switching element 6a, 6b is set to a constant control target value for each switching element 6a, 6b. Since feedback control is performed, a deviation in switching timing at the start of turn-off between the switching elements 6a and 6b is reliably corrected. In particular, in the conventional case, when the switching timing at the start of turn-off has occurred in the element itself due to the difference in quality characteristics of the switching elements 6a and 6b, the timing correction is difficult. Even in such a case, the timing deviation can be reliably corrected.
[0046]
In addition, in that case, a conventional transformer is unnecessary, and it is possible to reduce the size and cost. Further, the sampling period ΔTs in the sampling circuit 22 is hardly affected by noise because there is no steep voltage change or current change, and therefore, the switching timing shift can be adjusted with high accuracy.
[0047]
Embodiment 2. FIG.
FIG. 7 is a circuit block diagram showing one arm part constituting the inverter in the second embodiment, and the same reference numerals are given to the constituent parts corresponding to those in the first embodiment shown in FIG.
[0048]
The feature of the second embodiment is that the drive circuit 7a, 7b that drives the switching elements 6a, 6b on / off monitors the voltage value output from the voltage monitoring circuit 21, and this voltage value is preset. If the threshold voltage Vsh is exceeded, a clamp circuit 14 is provided as a turn-off overvoltage protection means for forcibly giving an ON signal to the switching elements 6a and 6b. For example, a Zener diode is applied as the clamp circuit 14 in this case. Since other configurations are the same as those in the first embodiment, detailed description thereof is omitted here.
[0049]
As shown in FIG. 8, in the switching elements 6a and 6b connected in series with each other, the larger the switching timing shift Δt at the start of turn-off, the more the switching element that starts turn-off earlier, such as 6a, at the beginning of control. There is a risk that a large voltage is applied to destroy the element 6a.
[0050]
On the other hand, in the second embodiment, since the clamp circuit 14 is provided, when the voltage signal S1 output from the voltage monitoring circuit 21 exceeds the preset threshold voltage Vth, the clamp circuit 14 Since a signal for forcibly turning on each switching element 6a is given to each switching element 6a via the gate amplifier 12, it is possible to reliably prevent the switching element 6a from being destroyed by an overvoltage generated at the start of turn-off.
Since other functions and effects are the same as those in the first embodiment, detailed description thereof is omitted here.
[0051]
Here, the upper switching element 6a in FIG. 7 has been described as starting the turn-off first, but when the lower switching element 6b starts the turn-off first, the clamp circuit 14 operates similarly. Breakdown due to overvoltage can be reliably prevented. In the second embodiment, the clamp circuit 14 is connected to the input side of the gate amplifier 12, but may be connected to the output side of the gate amplifier 12.
[0052]
With respect to the first and second embodiments, the following modifications and application examples can be considered.
[0053]
In the first and second embodiments, the IGBT is used as the switching elements 6a and 6b. However, the present invention is not limited to this, and for example, a self-extinguishing type such as a power MOSFET, a bipolar transistor, or a GTO. It is possible to apply the switching element.
[0054]
In the first and second embodiments, the case where the present invention is applied to the three-phase two-level inverter 1 as an example of the semiconductor device has been described. However, the present invention is limited to the above configuration. Instead, for example, a semiconductor device for power conversion such as a three-phase three-level inverter or a DC / DC converter, or a semiconductor device having a plurality of self-extinguishing switching elements connected in series may be used. The invention can be widely applied.
[0055]
Furthermore, the present invention is not limited to the circuit configurations disclosed in the first and second embodiments, and it goes without saying that the present invention can be implemented with appropriate modifications without departing from the spirit of the present invention. .
[0056]
【The invention's effect】
According to the present invention, the falling timing of the switching control signal for controlling on / off of each switching element constituting the semiconductor switch by the switching timing correction circuit provided in the drive circuit is constant for each switching element. Therefore, the deviation of the switching timing between the switching elements at the start of turn-off can be reliably corrected. In addition, in that case, a conventional transformer is not necessary, so that a reduction in size and cost can be achieved.
[Brief description of the drawings]
FIG. 1 shows changes in collector-emitter voltage over time in a configuration in which two self-extinguishing switching elements are connected in series when a switching timing shifts between elements at the start of turn-off of each switching element. FIG.
FIG. 2 is a characteristic diagram showing a relationship between a switching timing shift time Δt between switching elements and a collector-emitter voltage difference ΔV1, ΔV2 generated in that case.
FIG. 3 is a circuit block diagram showing an overall configuration of an inverter according to the first embodiment of the present invention.
4 is a circuit block diagram showing one arm part constituting the inverter of FIG. 3; FIG.
FIG. 5 is a circuit block diagram showing a more specific configuration of the arm portion of FIG. 4;
FIG. 6 is a timing chart for explaining the operation of the switching element and the drive circuit for driving the element on / off in the first embodiment of the present invention.
FIG. 7 is a circuit block diagram showing a configuration of one arm portion constituting the inverter in the second embodiment of the present invention.
FIG. 8 is a diagram for explaining the operation of the turn-off overvoltage protection means in Embodiment 2 of the present invention.
[Explanation of symbols]
T0 Turn-off transient period, T1 tail current period, T2 transition period, ΔTs sampling period, Δtc time correction value, 1 inverter (semiconductor device), 2 arm part, 3 control signal generator, 6a, 6b switching element, 7a, 7b drive Circuit, 13 switching timing correction circuit, 14 clamp circuit (turn-off overvoltage protection means), 21 voltage monitoring circuit, 22 sampling circuit, 23 reference voltage setting circuit, 24 subtraction circuit, 25 addition circuit, 26 signal level holding circuit, 27 pulses Molded circuit.

Claims

A plurality of self-extinguishing switching elements are connected in series, and each switching element is individually provided with a drive circuit for driving the elements on / off based on a switching control signal provided from a control signal generator. The drive circuit includes a switching timing correction circuit that corrects a deviation in switching timing between the switching elements, and the switching timing correction circuit is a collector at a time when a predetermined time has elapsed after the switching element is turned off. A differential voltage detection means for comparing the voltage between the emitter terminals with a preset reference voltage to detect a differential voltage between them, and integrating the differential voltage detected by the differential voltage detection means for a certain period of time, Is converted to a time correction value corresponding to this, and based on this time correction value, Wherein a and a switching control signal correction means for correcting the fall timing of the switching control signal.

The differential voltage detection means is preset with a voltage detection means for detecting a voltage between the power input / output terminals when a predetermined time has elapsed after the switching element is turned off, and a detection voltage detected by the voltage detection means. Subtracting means for calculating a difference from the reference voltage, and the switching control signal correcting means includes an integrating means for integrating the output of the subtracting means for a certain period of time, and a voltage integrated value obtained by the integrating means. The semiconductor device according to claim 1, further comprising: a pulse shaping unit that converts the time correction value to a time correction value corresponding to the above, and shapes the pulse waveform of the switching control signal based on the time correction value.

The voltage value detected by the voltage detection means is monitored, and when this voltage value exceeds a preset threshold voltage, the turn-off overvoltage protection means that forcibly gives an ON signal to the switching element The semiconductor device according to claim 2, further comprising: