JP4313088B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP4313088B2 JP4313088B2 JP2003144369A JP2003144369A JP4313088B2 JP 4313088 B2 JP4313088 B2 JP 4313088B2 JP 2003144369 A JP2003144369 A JP 2003144369A JP 2003144369 A JP2003144369 A JP 2003144369A JP 4313088 B2 JP4313088 B2 JP 4313088B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- switching
- circuit
- control signal
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置に関し、特には互いに直列接続された複数個の自己消弧形スイッチング素子における素子相互間のスイッチングタイミングのずれを補正するための技術に関する。
【0002】
【従来の技術】
一般に、インバータやコンバータなどの電力変換用の半導体装置においては、電源をオン/オフ制御するために半導体スイッチが使用されている。その際、半導体スイッチの耐圧性能が要求される場合には、複数個のスイッチング素子を直列接続した構成のものが使用される。
【0003】
上記のスイッチング素子としては、たとえばIGBT、パワーMOSFETなどの自己消弧形の素子が広く適用されている。そして、このようなスイッチング素子の複数個を直列接続した構成のものでは、スイッチング素子自体の品質特性上のばらつきや環境温度変化などに起因してスイッチング素子相互間のスイッチングタイミングがずれることがある。そして、このような素子相互間のスイッチングタイミングにずれが生じると、過渡的な電圧分担が不平衡となり、その際に過電圧がスイッチング素子に加わると、素子が破壊するおそれがある。
【0004】
このため、従来技術では、互いに直列接続された各々のスイッチング素子のゲート端子と各スイッチング素子をオン/オフ駆動するゲート駆動回路との間を接続する各ゲート線の途中にトランスを設けてゲート線を互いに磁気結合させ、これによって各ゲート線に常に同じ大きさのゲート電流が流れるようにしてスイッチングタイミングのずれを補正した構成のものが提案されている(たとえば、特許文献1参照)。
【0005】
【特許文献1】
特開2002−204578号公報(第1−3頁、図1)
【0006】
【発明が解決しようとする課題】
しかしながら、特許文献1に記載されているような従来技術では、未だ次のような課題が残されている。
【0007】
(1) 従来の構成では、ゲート線を流れるゲート電流の大きさを互いに一致させることができるものの、オープンループのタイミング制御となっているので、各スイッチング素子自体に品質特性上のばらつきが存在する場合には、素子相互間のスイッチングタイミングのずれを補正することが難しい。
【0008】
(2) 各ゲート線を互いに磁気結合させるためにトランスを用いているが、この場合のトランスは、スイッチング素子を駆動するのに必要な電力を伝達でき、かつ、素子耐圧と同等の高耐圧のものが要求されるため、ある程度の大きさのものが必要となって回路全体の小型化、低コスト化を図ることが難しい。
【0009】
(3) さらに、スイッチング素子のオン/オフ過渡時の電圧、電流の変化分が大きい状態でスイッチングタイミングを調整するので、その際に生じるノイズの影響を受け易くなる。
【0010】
本発明は、上記の課題を解決するためになされたもので、互いに直列接続された複数個の自己消弧形のスイッチング素子において、素子相互間のスイッチングタイミングのずれ、特にターンオフ時のタイミングのずれを確実に補正することができ、しかも、トランスなどを用いる必要がないためにコンパクト化および低コスト化を図ることができる半導体装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
2つの自己消弧形のスイッチング素子が直列接続された構成において、各スイッチング素子のターンオフ時に素子相互間でスイッチングタイミングにずれΔtを生じる場合のコレクタ−エミッタ間電圧Vceの経時的変化を調べると、図1に示すような特性曲線が得られる。なお、この場合、各スイッチング素子に対しては、スイッチング過渡時に低インピーダンスとなるスナバ回路などが並列に接続されていないものとする。
【0012】
図1において、符号VceAは、先にターンオフを開始するスイッチング素子の電圧変化を、VceBはこれよりも遅くターンオフを開始するスイッチング素子の電圧変化をそれぞれ示している。各スイッチング素子は、共にスイッチング制御信号がローレベルになると、コレクタ−エミッタ間電圧VceA,VceBが急激に上昇してピークに達してから降下するターンオフ過渡期間T0、およびスイッチングタイミングの差のために両電圧VceA,VceBの開きが大きくなるテール電流期間T1を経て各電圧VceA,VceBの変化が比較的緩やかになる遷移期間T2に移行し、最終的には図示しないが両電圧VceA,VceBの開きが小さくなって値が略一致するようになる。これはスイッチング素子のターンオフのタイミング差に伴ってキャリアの移動速度に差が生じることに起因している。
【0013】
図1から分かるように、ターンオフ過渡期間T0、テール電流期間T1、および遷移期間T2の初期段階では、いずれも先にターンオフを開始したスイッチング素子のコレクタ−エミッタ間電圧VceAの方が、他方の電圧VceBよりも大きい。また、その場合、ターンオフ過渡期間T0のピーク時のコレクタ−エミッタ間電圧の差ΔV1、および遷移期間T2の開始初期の一定時間幅ΔTsにおけるコレクタ−エミッタ間電圧の差ΔV2を、それぞれスイッチングタイミングのずれ時間Δtとの関係で調べると、図2に示すような特性図が得られる。
【0014】
すなわち、図2から分かるように、いずれの電圧差ΔV1,ΔV2も、スイッチングタイミングのずれ時間Δtの大きさに略比例して変化するが、ターンオフ過渡期間T0の電圧差ΔV1よりも遷移期間T2の初期段階における電圧差ΔV2の方が比例係数が大きい。したがって、遷移期間T2の開始初期の一定時間幅ΔTsにおけるコレクタ−エミッタ間電圧の差ΔV2を検出すれば、これに対応するスイッチングタイミングのずれ時間Δtを容易に求めることができ、これによってスイッチングタイミングのずれが少なくなるように調整することが可能になる。
【0015】
本発明は上記の知見に基づいてなされたものであって、本発明に係る半導体装置は、複数個の自己消弧形のスイッチング素子が直列接続されるとともに、各スイッチング素子には制御信号発生器から与えられるスイッチング制御信号に基づいて素子をオン/オフ駆動するドライブ回路が個別に配設されており、このドライブ回路は、スイッチング素子相互間のスイッチングタイミングのずれを補正するスイッチングタイミング補正回路を含み、このスイッチングタイミング補正回路は、上記スイッチング素子のターンオフ開始後に所定時間が経過した時点での電源入出力端子間の電圧を予め設定された基準電圧と比較して両者の差分電圧を検出する差分電圧検出手段と、この差分電圧検出手段で検出された差分電圧を一定時間積算し、この積算値をこれに対応した時間補正値に変換し、この時間補正値に基づいて上記スイッチング制御信号の立ち下がりタイミングを修正するスイッチング制御信号修正手段とを備えることを特徴としている。
【0016】
これにより、互いに直列接続された各々スイッチング素子をオン/オフ制御するスイッチング制御信号の立ち下がりタイミングが、スイッチング素子毎に一定の制御目標値になるようにフィードバック制御されるため、スイッチング素子相互間のターンオフ開始時のスイッチングタイミングのずれが確実に補正される。その場合トラスンは不要なので、コンパクト化および低コスト化を図ることができる。
【0017】
【発明の実施の形態】
以下、本発明を半導体装置の一例としてインバータに適用した場合について説明する。なお、本発明はこのようなインバータに限定されるものではない。
【0018】
実施の形態1.
図3は本発明の実施の形態1におけるインバータの全体構成を示す回路ブロック図、図4はインバータを構成する一つのアーム部を示す回路ブロック図、図5は図4のアーム部のさらに具体的な構成を示す回路ブロック図である。
【0019】
この実施の形態1のインバータ1は、互いに直列接続された上下一対のアーム部2が3相分並列接続されており、制御信号発生器3から各アーム部2に対して出力されるスイッチング制御信号によって各アーム部2に含まれる後述の各スイッチング素子6a,6bがオン/オフ制御されることにより、直流電源4から供給される直流電力が3相2レベルの交流信号U,V,Wに変換されて出力される。
【0020】
上記の各アーム部2は、上下一対の自己消弧形のスイッチング素子(本例ではIGBT)6a,6bが互いに直列接続されるとともに、各スイッチング素子6a,6bのゲート端子に対して、制御信号発生器3から与えられるスイッチング制御信号に基づいて素子6a,6bをオン/オフ駆動するドライブ回路7a,7bが個別に接続されている。さらに、各スイッチング素子6a,6bに対して並列に還流ダイオード8a,8bが接続されている。
【0021】
各ドライブ回路7a,7bは、共に同一の構成であるため、一方のスイッチング素子6aに接続されたドライブ回路7aに関して説明すると、このドライブ回路7aは、スイッチング素子6aのゲート端子に順次接続されたゲート抵抗11、およびゲートアンプ12に加えて、スイッチング素子6a,6b相互間のスイッチングタイミングのずれを補正するスイッチングタイミング補正回路13を含む。そして、このスイッチングタイミング補正回路13は、電圧監視回路21、サンプリング回路22、基準電圧設定回路23、減算回路24、加算回路25、信号レベル保持回路26、およびパルス成形回路27を備えて構成されている。
【0022】
上記の電圧監視回路21は、スイッチング素子6aのコレクタ端子に接続されており、スイッチング素子6aのコレクタ−エミッタ間電圧Vceに比例しかつタイミング補正回路13を構成する各回路22〜27に障害を生じない程度のレベルまで電圧を下げた信号S1を出力するもので、たとえば、分圧抵抗回路により構成される。
【0023】
サンプリング回路22は、図1に示した遷移期間T2における一定の時間幅ΔTs(たとえば、4〜5μsec)だけ電圧監視回路21の出力信号S1をサンプリングして検出電圧S2として取り出すもので、たとえば、スイッチング制御信号S5の立ち上がりをトリガとしてパルスを発生するパルス発生器と、このパルスを遅延する遅延素子と、遅延されたパルス入力に応じてゲートを開くMOSFETなどにより構成される。
【0024】
また、基準電圧設定回路23は、予め設定された基準電圧S7を出力するもので、ここでは基準電圧S7として、図1に示した遷移期間T2に設定された時間幅ΔTsにおける上下の各コレクタ−エミッタ間電圧VceA,VceBの略中間の電圧値に設定される。
【0025】
減算回路24は、サンプリング回路22でサンプリングされた検出電圧S2と基準電圧設定回路23で設定されている基準電圧S7との差分電圧S3(=S2−S7)を出力するもので、たとえばオペアンプにより構成される。加算回路25は、減算回路24で得られる差分電圧S3と信号レベル保持回路26の出力S8とを加算した加算電圧S4(=S3+S8)を出力するもので、たとえばオペアンプにより構成される。信号レベル保持回路26は、加算回路25から出力される加算電圧S4を一時的に保持するもので、たとえばコンデンサにより構成される。
【0026】
パルス成形回路27は、加算回路25から出力される加算電圧S4の大きさに比例して制御信号発生器3から与えられるスイッチング制御信号S5のハイレベル期間の立ち下がりタイミングが変化するようにパルス成形して駆動パルスS6として出力するもので、電圧を時間に変換するには、たとえばCR放電回路が用いられる。
【0027】
そして、上記の電圧監視回路21およびサンプリング回路22が特許請求の範囲における電圧検出手段に対応し、減算回路24が特許請求の範囲における減算手段に対応し、電圧監視回路21、サンプリング回路22、基準電圧設定回路23、および減算回路24が特許請求の範囲における差分電圧検出手段に対応している。また、上記の加算回路25および信号レベル保持回路26が特許請求の範囲における積算手段に対応し、パルス成形回路27が特許請求の範囲におけるパルス成形手段に対応し、さらに加算回路25、信号レベル保持回路26およびパルス成形回路27が特許請求の範囲におけるスイッチング制御信号修正手段に対応している。
【0028】
次に、上記構成を備えた半導体装置の動作、特にここでは各スイッチング素子6a,6bおよび当該素子6a,6bをオン/オフ駆動するドライブ回路7a,7bの動作について、図6に示すタイミングチャートを参照して説明する。
【0029】
なお、ここでは、説明の便宜上、図5中上側のスイッチング素子6aが先にターンオフを開始し、図5中下側のスイッチング素子6bが遅れてターンオフを開始する特性を有しているものとする。
【0030】
各スイッチング素子6a,6bは、制御信号発生器3から与えられるスイッチング制御信号S5がローレベルになると、ターンオフを開始し、コレクタ−エミッタ間電圧VceA,VceBが上昇する。その場合、先にターンオフを開始した上側のスイッチング素子6aのコレクタ−エミッタ間電圧VceAが大きく、これよりも遅れてターンオフを開始する下側のスイッチング素子6bのコレクタ−エミッタ間電圧VceBは小さくなる(図1参照)。
【0031】
ここで、まず、先にターンオフを開始する上側のスイッチング素子6aのドライブ回路7aに着目すると、図6(a)に示すように、電圧監視回路21は、スイッチング素子6aのコレクタ−エミッタ間電圧Vceに比例しかつタイミング補正回路13を構成する各回路22〜27が故障しないレベルまで電圧を下げた信号S1を出力する。サンプリング回路22は、図1に示した遷移期間T2内の一定時間幅ΔTsだけ、電圧監視回路21の出力信号S1をサンプリングして検出電圧S2として取り出す。
【0032】
減算回路24は、サンプリング回路22でサンプリングされた検出電圧S2と基準電圧設定回路23で設定されている基準電圧S7との差分電圧S3(=S2−S7)を出力する。この場合、S2>S7なので、差分電圧S3は正の値になる。
【0033】
加算回路25は、減算回路24の出力信号S3と信号レベル保持回路26の出力信号S8とを加算した加算電圧S4(=S3+S8)を出力する。ここに、制御開始当初における信号レベル保持回路26の出力S8は零であるので、加算回路25からは、減算回路24の差分電圧S3がそのままの状態で出力されてパルス成形回路27に与えられるとともに、信号レベル保持回路26に一時的に保持される。
【0034】
パルス成形回路27は、加算回路25から出力される加算電圧S4の大きさに比例して制御信号発生器3から与えられるスイッチング制御信号S5のハイレベル期間の立ち下がりタイミングが変化するようにパルス成形を行う。
【0035】
すなわち、パルス成形回路27は、加算回路25から出力される加算電圧S4をその大きさに比例した時間補正値Δtcに変換し、この時間補正値Δtcに基づいて次に到来するスイッチング制御信号S5の立ち下がりタイミングを修正し、その修正後のスイッチング制御信号を駆動パルスS6として出力する。この場合、加算電圧S4は正なので、時間補正値Δtcも正となり、したがって、次のスイッチング制御信号S5がパルス成形回路27に入力されたときには、パルス成形回路27から出力される駆動パルスS6の立ち下がりタイミングが遅くなる。
【0036】
引き続いて、制御信号発生器3から与えられる次のスイッチング制御信号S5がハイレベルからローレベルに反転すると、上記と同様に、スイッチング素子6aのコレクタ−エミッタ間電圧VceAが上昇する。そして、電圧監視回路21からはコレクタ−エミッタ間電圧Vceに比例した信号S1が出力され、次いでサンプリング回路22によって電圧監視回路21の出力信号S1をサンプリングした検出電圧S2が取り出される。減算回路24は、サンプリングされた検出電圧S2と基準電圧S7との差分電圧S3(=S2−S7)を出力する。
【0037】
この場合、S2>S7なので、差分電圧S3は正の値になるが、駆動パルスS6の立ち下がりタイミングが前回の場合よりも遅くなる結果、他方のスイッチング素子6bとのスイッチングタイミングのずれが小さくなっている。したがって、その差分電圧S3の大きさは制御開始当初の値よりも小さくなる。
【0038】
続いて、加算回路25は減算回路24の出力S3と信号レベル保持回路26の出力S8とを加算した加算電圧S4(=S3+S8)を出力する。信号レベル保持回路26には前回の加算回路25で得られた加算電圧が保持されているので、今回出力される加算電圧S4は、前回得られた加算電圧に減算回路24から出力される今回修正分の差分電圧S3が積算された値になる。そして、この加算回路25の加算電圧S4はパルス成形回路27に与えられるとともに、信号レベル保持回路26に一時的に保持される。
【0039】
このように、加算回路25からは、スイッチング素子6aのターンオフが開始されるたびに、減算回路24の差分電圧S3を順次積算した正の電圧値S4が出力される。
【0040】
そして、パルス成形回路27は、加算回路25から出力される加算電圧S4の大きさに比例した正の時間補正値Δtcによってスイッチング制御信号S5の立ち下がりタイミングが遅くなるように補正するため、先にターンオフを開始するスイッチング素子6aに対する駆動パルスS6のハイレベル期間は次第に長くなり、基準電圧設定回路23で設定されている基準電圧S7に対応した制御目標値に向かって収束されていく。
【0041】
一方、遅れてターンオフを開始する下側のスイッチング素子6bのドライブ回路7bについては、基本的な動作は上記の説明と同じであるが、図6(b)に示すように、サンプリング回路22でサンプリングされた検出電圧S2と基準電圧設定回路23で設定されている基準電圧S7との大きさは、S2<S7なので、差分電圧S3は負の値になる。
【0042】
したがって、加算回路25からは、スイッチング素子6aのターンオフが開始されるたびに、減算回路24の差分電圧S3を順次積算した負の電圧値をもつ加算電圧S4が出力される。パルス成形回路27は、加算回路25から出力される加算電圧S4の大きさに比例した負の時間補正値Δtcによってスイッチング制御信号S5の立ち下がりタイミングが早くなるように補正するため、後にターンオフを開始するスイッチング素子6bに対する駆動パルスS6のハイレベル期間は次第に短くなり、基準電圧設定回路23で設定されている基準電圧S7に対応した制御目標値に向かって収束されていく。
【0043】
このように、先にターンオフを開始するスイッチング素子6aに対する駆動パルスS6の立ち下がりタイミングは遅くなって基準電圧信号S7に対応した制御目標値に向かって収束される一方、遅れてターンオフを開始するスイッチング素子6bに対する駆動パルスS6の立ち下がりタイミングは次第に早くなって基準電圧信号S7に対応した制御目標値に向かって収束されるため、両スイッチング素子6a,6bのスイッチングタイミングのずれが小さくなるように補正される。
【0044】
上記の説明は、図中上側のスイッチング素子6aが先にターンオフを開始し、図中下側のスイッチング素子6bが遅れてターンオフを開始する場合であったが、その逆の場合には、先にターンオフを開始する下側のスイッチング素子6bのコレクタ−エミッタ間電圧VceBが大きく、これよりも遅れてターンオフする上側のスイッチング素子6aのコレクタ−エミッタ間電圧VceAが小さくなるので、各ドライブ回路7a,7bの動作が前述の説明の場合と逆になるだけである。
【0045】
このように、この実施の形態1では、各々のスイッチング素子6a,6bをオン/オフ制御するスイッチング制御信号S5の立ち下がりタイミングが、スイッチング素子6a,6b毎に一定の制御目標値になるようにフィードバック制御されるため、スイッチング素子6a,6b相互間のターンオフ開始時のスイッチングタイミングのずれが確実に補正される。特に、従来の場合、各スイッチング素子6a,6bの品質特性の差異等に起因して素子自体にターンオフ開始時のスイッチングタイミングにずれが生じているときにはタイミング補正が困難であったが、本発明では、このような場合でもタイミングずれを確実に補正することができる。
【0046】
しかも、その場合、従来のようなトランスは不要で、コンパクト化および低コスト化を図ることができる。また、サンプリング回路22におけるサンプリング期間ΔTsは、急峻な電圧変化や電流変化がないのでノイズの影響を受け難く、したがって、スイッチングタイミングのずれを精度良く調整することができる。
【0047】
実施の形態2.
図7はこの実施の形態2におけるインバータを構成する一つのアーム部分を示す回路ブロック図であり、図5に示した実施の形態1と対応する構成部分には同一の符号を付す。
【0048】
この実施の形態2の特徴は、各スイッチング素子6a,6bをオン/オフ駆動する各ドライブ回路7a,7bにおいて、電圧監視回路21から出力される電圧値を監視し、この電圧値が予め設定されたしきい値電圧Vshを越える場合には、各スイッチング素子6a,6bに対して強制的にオン信号を与えるターンオフ時過電圧保護手段としてのクランプ回路14が設けられていることである。この場合のクランプ回路14としては、たとえばツェナーダイオードが適用される。その他の構成は実施の形態1の場合と同様であるから、ここでは詳しい説明は省略する。
【0049】
図8に示すように、互いに直列接続されたスイッチング素子6a,6bにおいて、ターンオフ開始時のスイッチングタイミングのずれΔtが大きい程、先にターンオフを開始するスイッチング素子たとえば6aに対して、制御開始当初に大きな電圧が加わって素子6aが破壊されるおそれがある。
【0050】
これに対して、この実施の形態2では、クランプ回路14を設けているので、電圧監視回路21から出力される電圧信号S1が予め設定されたしきい値電圧Vthを越える場合、このクランプ回路14はゲートアンプ12を経由して各スイッチング素子6aに対してこれを強制的にオンする信号を与えるので、ターンオフ開始時に生じる過電圧によってスイッチング素子6aが破壊されるのを確実に防止することができる。
その他の作用効果は実施の形態1の場合と同様であるから、ここでは詳しい説明は省略する。
【0051】
なお、ここでは図7中上側のスイッチング素子6aが先にターンオフを開始するものとして説明したが、下側のスイッチング素子6bが先にターンオフを開始する場合にも同様にクランプ回路14が作用して過電圧による破壊を確実に防止することができる。また、この実施の形態2では、クランプ回路14をゲートアンプ12の入力側に接続しているが、ゲートアンプ12の出力側に接続してもよい。
【0052】
上記の実施の形態1,2について、次の変形例や応用例を考えることができる。
【0053】
上記の実施の形態1,2では、スイッチング素子6a,6bとしてIGBTを用いたが、本発明はこれに限定されるものではなく、たとえば、パワーMOSFET、パイポーラトランジスタ、GTOなどの自己消弧形のスイッチング素子を適用することが可能である。
【0054】
また、上記の実施の形態1,2では、半導体装置の一例として3相2レベルのインバータ1に本発明を適用した場合について説明したが、本発明はこのような構成のものに限定されるものではなく、たとえば、3相3レベルのインバータやDC/DCコンバータなどの電力変換用の半導体装置、さらには、直列接続された複数個の自己消弧形のスイッチング素子を有する半導体装置であれば本発明を広く適用することが可能である。
【0055】
さらに、本発明は、上記の実施の形態1,2で開示した各回路構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜に変更して実施することができることは言うまでもない。
【0056】
【発明の効果】
本発明によれば、ドライブ回路に設けたスイッチングタイミング補正回路によって、半導体スイッチを構成する各々のスイッチング素子をオン/オフ制御するスイッチング制御信号の立ち下がりタイミングが、スイッチング素子毎に一定の制御目標値になるようにフィードバック制御されるため、ターンオフ開始時のスイッチング素子相互間のスイッチングタイミングのずれを確実に補正することができる。しかもその場合、従来のようなトランスは不要なので、コンパクト化および低コスト化を図ることができる。
【図面の簡単な説明】
【図1】 2つの自己消弧形のスイッチング素子が直列接続された構成において、各スイッチング素子のターンオフ開始時に素子相互間でスイッチングタイミングにずれを生じる場合のコレクタ−エミッタ間電圧の経時的変化を示す特性図である。
【図2】 各スイッチング素子相互のスイッチングタイミングのずれ時間Δtとその場合に生じるコレクタ−エミッタ間電圧の差ΔV1,ΔV2との関係を示す特性図である。
【図3】 本発明の実施の形態1におけるインバータの全体構成を示す回路ブロック図である。
【図4】 図3のインバータを構成する一つのアーム部を示す回路ブロック図である。
【図5】 図4のアーム部のさらに具体的な構成を示す回路ブロック図である。
【図6】 本発明の実施の形態1において、スイッチング素子ならびに当該素子をオン/オフ駆動するドライブ回路の動作説明に供するタイミングチャートである。
【図7】 本発明の実施の形態2において、インバータを構成する一つのアーム部の構成を示す回路ブロック図である。
【図8】 本発明の実施の形態2におけるターンオフ時過電圧保護手段の作用説明に供する図である。
【符号の説明】
T0 ターンオフ過渡期間、T1 テール電流期間、T2 遷移期間、ΔTsサンプリング期間、Δtc 時間補正値、1 インバータ(半導体装置)、2アーム部、3 制御信号発生器、6a,6b スイッチング素子、7a,7bドライブ回路、13 スイッチングタイミング補正回路、14 クランプ回路(ターンオフ時過電圧保護手段)、21 電圧監視回路、22 サンプリング回路、23 基準電圧設定回路、24 減算回路、25 加算回路、26 信号レベル保持回路、27 パルス成形回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a technique for correcting a shift in switching timing between elements in a plurality of self-extinguishing switching elements connected in series.
[0002]
[Prior art]
In general, in a semiconductor device for power conversion such as an inverter or a converter, a semiconductor switch is used for on / off control of a power source. At that time, when the withstand voltage performance of the semiconductor switch is required, a structure in which a plurality of switching elements are connected in series is used.
[0003]
As the above switching elements, self-extinguishing elements such as IGBTs and power MOSFETs are widely applied. In such a configuration in which a plurality of switching elements are connected in series, the switching timing between the switching elements may be shifted due to variations in quality characteristics of the switching elements themselves or environmental temperature changes. When the switching timing between the elements is shifted, the transient voltage sharing becomes unbalanced. If an overvoltage is applied to the switching element at that time, the element may be destroyed.
[0004]
Therefore, in the prior art, a gate is provided by providing a transformer in the middle of each gate line that connects between the gate terminal of each switching element connected in series with each other and a gate drive circuit that drives each switching element on / off. Have been proposed in which switching timing shifts are corrected so that the gate currents of the same magnitude always flow through the gate lines, thereby correcting the switching timing (see, for example, Patent Document 1).
[0005]
[Patent Document 1]
JP 2002-204578 A (page 1-3, FIG. 1)
[0006]
[Problems to be solved by the invention]
However, in the prior art as described in
[0007]
(1) In the conventional configuration, the magnitudes of the gate currents flowing through the gate lines can be made to coincide with each other, but because of the open-loop timing control, there is a variation in quality characteristics among the switching elements themselves. In this case, it is difficult to correct a deviation in switching timing between elements.
[0008]
(2) A transformer is used to magnetically couple the gate lines to each other. In this case, the transformer can transmit power necessary for driving the switching element and has a high breakdown voltage equivalent to the element breakdown voltage. Therefore, it is difficult to reduce the size and cost of the entire circuit.
[0009]
(3) Further, since the switching timing is adjusted in a state in which the change amount of the voltage and current during the ON / OFF transition of the switching element is large, it is easily affected by noise generated at that time.
[0010]
The present invention has been made to solve the above-described problems, and in a plurality of self-extinguishing type switching elements connected in series with each other, a shift in switching timing between elements, particularly a shift in timing at turn-off. It is an object of the present invention to provide a semiconductor device that can reliably correct the above-described characteristics and that can be reduced in size and cost because it is not necessary to use a transformer or the like.
[0011]
[Means for Solving the Problems]
In a configuration in which two self-extinguishing switching elements are connected in series, a change with time in the collector-emitter voltage Vce in the case where a deviation Δt occurs in the switching timing between the elements when the switching elements are turned off. A characteristic curve as shown in FIG. 1 is obtained. In this case, it is assumed that a snubber circuit or the like having a low impedance at the time of switching transient is not connected in parallel to each switching element.
[0012]
In FIG. 1, the symbol VceA indicates a voltage change of the switching element that starts turn-off first, and VceB indicates a voltage change of the switching element that starts turn-off later than this. Each switching element has both a turn-off transient period T0 in which the collector-emitter voltages VceA and VceB suddenly rise and reach a peak when the switching control signal becomes low level, and a difference in switching timing. After the tail current period T1 in which the opening of the voltages VceA and VceB becomes large, the transition to the transition period T2 in which the changes in the voltages VceA and VceB become relatively gradual is made, and although not shown in the drawing, the opening of both voltages VceA and VceB finally occurs. It becomes smaller and the values almost match. This is due to the difference in carrier moving speed with the difference in turn-off timing of the switching element.
[0013]
As can be seen from FIG. 1, in the initial stage of the turn-off transient period T0, the tail current period T1, and the transition period T2, the collector-emitter voltage VceA of the switching element that started the turn-off first is the other voltage. Greater than VceB. Further, in that case, the difference in switching timing between the collector-emitter voltage difference ΔV1 at the peak of the turn-off transient period T0 and the collector-emitter voltage difference ΔV2 in the initial fixed time width ΔTs of the transition period T2 is obtained. When examined in relation to the time Δt, a characteristic diagram as shown in FIG. 2 is obtained.
[0014]
That is, as can be seen from FIG. 2, each of the voltage differences ΔV1 and ΔV2 changes approximately in proportion to the magnitude of the switching timing shift time Δt, but the transition period T2 is greater than the voltage difference ΔV1 of the turn-off transient period T0. The proportionality coefficient is larger in the voltage difference ΔV2 in the initial stage. Therefore, if the collector-emitter voltage difference ΔV2 in the fixed time width ΔTs at the beginning of the transition period T2 is detected, the switching timing shift time Δt corresponding to this can be easily obtained. It is possible to adjust so as to reduce the deviation.
[0015]
The present invention has been made based on the above knowledge, and a semiconductor device according to the present invention includes a plurality of self-extinguishing switching elements connected in series, and each switching element includes a control signal generator. A drive circuit for turning on / off the elements based on a switching control signal applied from the drive circuit is individually provided. The drive circuit includes a switching timing correction circuit for correcting a shift in switching timing between the switching elements. The switching timing correction circuit compares the voltage between the power input / output terminals when a predetermined time has elapsed after the start of turn-off of the switching element with a preset reference voltage, and detects a differential voltage between the two. The detection means and the differential voltage detected by the differential voltage detection means Accumulate for a certain period of time Switching control signal correction means for converting the integrated value into a time correction value corresponding to the integrated value and correcting the falling timing of the switching control signal based on the time correction value is provided.
[0016]
As a result, the fall timing of the switching control signal for controlling on / off of the switching elements connected in series with each other is feedback controlled so as to be a constant control target value for each switching element. The deviation of the switching timing at the start of turn-off is reliably corrected. In that case, since a truss is unnecessary, it is possible to reduce the size and cost.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a case where the present invention is applied to an inverter as an example of a semiconductor device will be described. Note that the present invention is not limited to such an inverter.
[0018]
3 is a circuit block diagram showing the overall configuration of the inverter according to the first embodiment of the present invention, FIG. 4 is a circuit block diagram showing one arm portion constituting the inverter, and FIG. 5 is a more specific example of the arm portion of FIG. FIG.
[0019]
In the
[0020]
Each of the
[0021]
Since each
[0022]
The
[0023]
The
[0024]
The reference
[0025]
The
[0026]
The
[0027]
The
[0028]
Next, the timing chart shown in FIG. 6 shows the operation of the semiconductor device having the above-described configuration, particularly the operations of the
[0029]
Here, for convenience of explanation, it is assumed that the
[0030]
The
[0031]
Here, when attention is paid to the
[0032]
The
[0033]
The
[0034]
The
[0035]
That is, the
[0036]
Subsequently, when the next switching control signal S5 supplied from the
[0037]
In this case, since S2> S7, the differential voltage S3 becomes a positive value, but the fall timing of the drive pulse S6 is later than in the previous case, so that the deviation of the switching timing from the
[0038]
Subsequently, the
[0039]
Thus, every time the
[0040]
Since the
[0041]
On the other hand, the basic operation of the
[0042]
Therefore, each time the
[0043]
In this way, the falling timing of the drive pulse S6 for the
[0044]
In the above description, the
[0045]
As described above, in the first embodiment, the falling timing of the switching control signal S5 for controlling on / off of each switching
[0046]
In addition, in that case, a conventional transformer is unnecessary, and it is possible to reduce the size and cost. Further, the sampling period ΔTs in the
[0047]
FIG. 7 is a circuit block diagram showing one arm part constituting the inverter in the second embodiment, and the same reference numerals are given to the constituent parts corresponding to those in the first embodiment shown in FIG.
[0048]
The feature of the second embodiment is that the
[0049]
As shown in FIG. 8, in the
[0050]
On the other hand, in the second embodiment, since the clamp circuit 14 is provided, when the voltage signal S1 output from the
Since other functions and effects are the same as those in the first embodiment, detailed description thereof is omitted here.
[0051]
Here, the
[0052]
With respect to the first and second embodiments, the following modifications and application examples can be considered.
[0053]
In the first and second embodiments, the IGBT is used as the
[0054]
In the first and second embodiments, the case where the present invention is applied to the three-phase two-
[0055]
Furthermore, the present invention is not limited to the circuit configurations disclosed in the first and second embodiments, and it goes without saying that the present invention can be implemented with appropriate modifications without departing from the spirit of the present invention. .
[0056]
【The invention's effect】
According to the present invention, the falling timing of the switching control signal for controlling on / off of each switching element constituting the semiconductor switch by the switching timing correction circuit provided in the drive circuit is constant for each switching element. Therefore, the deviation of the switching timing between the switching elements at the start of turn-off can be reliably corrected. In addition, in that case, a conventional transformer is not necessary, so that a reduction in size and cost can be achieved.
[Brief description of the drawings]
FIG. 1 shows changes in collector-emitter voltage over time in a configuration in which two self-extinguishing switching elements are connected in series when a switching timing shifts between elements at the start of turn-off of each switching element. FIG.
FIG. 2 is a characteristic diagram showing a relationship between a switching timing shift time Δt between switching elements and a collector-emitter voltage difference ΔV1, ΔV2 generated in that case.
FIG. 3 is a circuit block diagram showing an overall configuration of an inverter according to the first embodiment of the present invention.
4 is a circuit block diagram showing one arm part constituting the inverter of FIG. 3; FIG.
FIG. 5 is a circuit block diagram showing a more specific configuration of the arm portion of FIG. 4;
FIG. 6 is a timing chart for explaining the operation of the switching element and the drive circuit for driving the element on / off in the first embodiment of the present invention.
FIG. 7 is a circuit block diagram showing a configuration of one arm portion constituting the inverter in the second embodiment of the present invention.
FIG. 8 is a diagram for explaining the operation of the turn-off overvoltage protection means in
[Explanation of symbols]
T0 Turn-off transient period, T1 tail current period, T2 transition period, ΔTs sampling period, Δtc time correction value, 1 inverter (semiconductor device), 2 arm part, 3 control signal generator, 6a, 6b switching element, 7a, 7b drive Circuit, 13 switching timing correction circuit, 14 clamp circuit (turn-off overvoltage protection means), 21 voltage monitoring circuit, 22 sampling circuit, 23 reference voltage setting circuit, 24 subtraction circuit, 25 addition circuit, 26 signal level holding circuit, 27 pulses Molded circuit.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003144369A JP4313088B2 (en) | 2003-05-22 | 2003-05-22 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003144369A JP4313088B2 (en) | 2003-05-22 | 2003-05-22 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004350404A JP2004350404A (en) | 2004-12-09 |
JP4313088B2 true JP4313088B2 (en) | 2009-08-12 |
Family
ID=33531828
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003144369A Expired - Fee Related JP4313088B2 (en) | 2003-05-22 | 2003-05-22 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4313088B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4822700B2 (en) * | 2004-12-17 | 2011-11-24 | 株式会社日立製作所 | Chopper control device |
JPWO2009054143A1 (en) | 2007-10-24 | 2011-03-03 | 株式会社東芝 | Power converter |
JP5927860B2 (en) * | 2011-11-21 | 2016-06-01 | 株式会社明電舎 | Drive device for semiconductor switching element |
WO2015141160A1 (en) * | 2014-03-18 | 2015-09-24 | 日本電気株式会社 | Power conversion device |
-
2003
- 2003-05-22 JP JP2003144369A patent/JP4313088B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004350404A (en) | 2004-12-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10790818B1 (en) | Slew rate control by adaptation of the gate drive voltage of a power transistor | |
EP3447918B1 (en) | Multi-stage gate turn-off with dynamic timing | |
WO2018158807A1 (en) | Semiconductor device and power conversion system | |
CN107852155B (en) | Overcurrent protection device for semiconductor element | |
US10644689B2 (en) | Transistor drive circuit and motor drive control apparatus | |
US10910823B2 (en) | Semiconductor device driving device | |
JP3736227B2 (en) | Drive circuit | |
JP4815564B2 (en) | DC / DC converter with dynamic offset correction | |
US8363440B2 (en) | Power conversion circuit having off-voltage control circuit | |
CN108809060B (en) | Driving device and switching device | |
EP3109990B1 (en) | Semiconductor devices and methods for dead time optimization | |
JP2004229382A (en) | Gate drive circuit and power converter | |
JP2009118650A (en) | Power converter | |
JP6965902B2 (en) | Overcurrent protection circuit and switching circuit | |
JP2021013259A (en) | Gate drive device and power conversion device | |
US11757444B2 (en) | Semiconductor element drive device and power conversion apparatus | |
US8836311B2 (en) | Power converter with switching circuits | |
US8503146B1 (en) | Gate driver with short-circuit protection | |
JP4706130B2 (en) | Gate drive circuit for power semiconductor device | |
CN116345867A (en) | Overcurrent protection for negative load current of power device gate driver | |
JP4313088B2 (en) | Semiconductor device | |
JPH077967A (en) | Polarity deciding method for load current and inverter | |
WO2023135885A1 (en) | Driving device of semiconductor switching element and power conversion device | |
JP2004119842A (en) | Drive circuit for power semiconductor device | |
JPH10243664A (en) | Method of discriminating direction of output current, and inverter using the method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051031 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080905 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081118 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090106 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090512 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090514 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4313088 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130522 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140522 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |