JP4307599B2

JP4307599B2 - Inspection method of semiconductor integrated circuit

Info

Publication number: JP4307599B2
Application number: JP28378598A
Authority: JP
Inventors: 輝久小原
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1998-10-06
Filing date: 1998-10-06
Publication date: 2009-08-05
Anticipated expiration: 2018-10-06
Also published as: JP2000111621A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の検査方法に係り、内部回路での断線と短絡のうち、特に、断線を検査するテストパターン発生方法に関するものである。
【０００２】
【従来の技術】
従来、半導体集積回路の断線や短絡の故障を検査する論理検査方法は、入力端子にテストパターンを順次入力しながら、それぞれの入力に対する期待出力値と被検査半導体集積回路から実際に出力される出力とを比較して良否を判定する方法を用いている。例えば、４本の入力を持つ組合せ回路の場合、２⁴＝１６個の入力パターンと、この入力に対応する出力パターンを作成する。検査では、ここで作成した１６通りの入力パターンを、例えば、（０，０，０，０）から（１，１，１，１）まで順次実行することにより良否の判定を行うことができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、以上述べた従来の半導体集積回路の検査方法においては、被検査対象半導体集積回路の機能を完全に検査してはいないという問題点があった。すなわち、上記４入力の組み合わせ回路で、入力パターンとして（０，０，０，０）から（１，１，１，１）までの１６通りをシーケンシャルに検査をしているのみであると、上記４入力回路において、内部回路が「１」レベルまたは「０」レベルに固定した不良の検出は行われているが、内部回路の断線不良についての検出が行われない場合があった。
【０００４】
内部回路の断線不良を検出するには、２⁴＝１６通りある入力パターンの組合せを考慮した入力パターンが必要である。
【０００５】
すなわち、すべての組合せである２×１６×１５＝４８０通りの入力パターンが必要となる。したがって、この検査方法では、断線不良検出のために入力パターンが増大するという問題点があった。
【０００６】
本発明は、上記問題点を除去し、断線不良を容易に検出でき、かつ、入力テストパターンを削減し、テスト時間を低減することができる半導体集積回路の検査方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
（１）入力端子に様々なテストパターンを入力しながら、内部回路の短絡や断線を検査する半導体集積回路の検査方法において、半導体回路図から並列接続された内部トランジスタを抽出して、内部検査対象箇所を外部から検査するためのテストパターンを生成し、半導体集積回路の検査用の付加回路を設けることなく、前記テストパターンにしたがって検査する検査方法であって、前記テストパターンは、並列接続と対をなす直列接続のトランジスタを全てオンして出力を判定し、次に、並列接続のトランジスタのうち１つだけオンして出力を判定し、以降、この動作を全ての並列トランジスタに対して行なうようにしたものである。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【０００９】
本発明は、半導体集積回路の検査方法において、トランジスタレベルまでの記述がなされた回路図をもとにシーケンシャルな入力パターンでは、断線故障の検出ができない箇所の抽出を行い、この対象箇所に対して断線故障を検出するためのテストパターンの生成を行うものである。
【００１０】
図１は本発明の実施例を示すテストパターン生成フロー図、図２は図１の第２ステップの詳細フロー図、図３は本発明の第１実施例を示す半導体集積回路の検査方法の対象となる回路の一例を示すＮＡＮＤ型構成の４−１６デコーダの回路図である。
【００１１】
まず、図１において、シーケンシャルな入力パターンで不良検出ができないゲート回路を抽出する（ステップＳ１）。つまり、並列接続を有するゲート回路を抽出する。
【００１２】
次に、抽出した回路に対して効率よく不良箇所を検出するテストパターンを生成する（ステップＳ２）。このステップＳ２は、詳細には、図２に示すように、以下のようなステップからなる。
【００１３】
（ｉ）並列接続と対をなす直列接続のトランジスタを全てオンして、出力を判定する（ステップＳ１１）。
【００１４】
（ii）並列接続のトランジスタのうち１つだけオンして、出力を判定する（ステップＳ１２）。
【００１５】
（iii ）以降、この動作を全ての並列トランジスタに対して行なう（ステップＳ１３）。
【００１６】
図３には、ＮＡＮＤ型構成の４−１６デコーダが示されており、Ａ０〜Ａ３は４入力端子、１はインバータ群、２はＮＡＮＤ群、ＯＵＴ０〜ＯＵＴ１５は出力端子群である。
【００１７】
図４は図３の回路をトランジスタレベルで示したものである。
【００１８】
この図において、４入力端子Ａ０／Ａ０（−）〜Ａ３／Ａ３（−）からの入力信号は、並列接続されたＰチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ１〜Ｔｒ４）、直列接続されたＮチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ５〜Ｔｒ８）のそれぞれのゲートに接続されている。また、Ｐチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ１〜Ｔｒ４）のソースには電源電圧ＶDD、ドレインには出力端子ＯＵＴｉ（ｉ＝０〜１５）が接続される。Ｎチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ５〜Ｔｒ８）は、出力端子とアース間に直列接続され、Ｔｒ５のドレインには出力端子ＯＵＴｉ（ｉ＝０〜１５）が接続され、Ｔｒ８のソースはアースされている。
【００１９】
このトランジスタレベルの回路図において、シーケンシャルな入力では断線の故障検出ができないトランジスタは、並列に接続されたＴｒ１〜Ｔｒ４のトランジスタである。
【００２０】
つまり、並列接続のトランジスタにおいては、シーケンシャルな入力方法では、１つのトランジスタに断線故障が生じても、故障していないトランジスタが動作するので、不良検出ができない。
【００２１】
従来、このような回路の検査方法では、全ての断線や、短絡の検査を行うには、２⁴＝１６個の入力パターンの組合せで行うために、２⁴×２⁴−１×２＝４８０通りの入力パターンが必要であり、テストパターン数とテスト時間が膨大となっていた。
【００２２】
本発明は、この並列接続のトランジスタに着目し、断線不良検出のための入力パターンを生成することにより、テストパターンの増大とテスト時間の増加を防止することができる。
【００２３】
以下、この実施例の半導体集積回路の検査時の動作について説明する。
【００２４】
図４において、並列接続のトランジスタＴｒ１〜Ｔｒ４のうちで、Ｔｒ１に断線不良が存在した場合、この不良検出のテストパターンは、第１ステップでＴｒ５〜Ｔｒ８をオンさせて（この時Ｔｒ１〜Ｔｒ４はオフしている）、ＯＵＴにはＧＮＤレベルを出力させる。第２ステップでＴｒ１〜Ｔｒ４のうちＴｒ１のみをオン、Ｔｒ２〜Ｔｒ４をオフさせる。この時Ｔｒ１に断線がある場合、ＯＵＴにはＶDDレベルが出力されず、ＧＮＤレベルが出力されるので不良を検出できる。
【００２５】
なぜならば、ノード１のレベルがＶDDレベルとならず、ハイ・インピーダンス状態で第１ステップ論理状態を保持し、ＧＮＤレベルとなるためである。
【００２６】
このテスト方法を、Ｔｒ２〜Ｔｒ４に行うことで、このＮＡＮＤ型回路１個分のテストは完了する。デコーダを構成するのに、１６個のＮＡＮＤ型回路が有るので、残り１５個のＮＡＮＤ型回路にも同様のテストを行うことで、このＮＡＮＤ型４−１６デコーダ全体のテストは完了することになる。
【００２７】
すなわち、第１ステップで、並列トランジスタＴｒ１〜Ｔｒ４と対をなす直列トランジスタＴｒ５〜Ｔｒ８をオンさせてＧＮＤレベルを出力する。次の第２ステップでテストする並列Ｔｒ１〜Ｔｒ４のうち１つのみをオンさせることでＶDDレベルを出力させる。この繰り返しをテストする並列Ｔｒ１〜Ｔｒ４のすべてに行うことで断線不良を検出できる。
【００２８】
このように、第１実施例によれば、並列接続を有するトランジスタを抽出して、抽出したトランジスタに着目してテストを行うために、テスト時間の短縮が可能となる。
【００２９】
すなわち、図３におけるＮＡＮＤ型４−１６デコーダにおいては、２×４×１６＝１２８通りのテストケースで故障検出が可能となる。
【００３０】
つまり、従来の総当たりのテストケースでは、４８０通りのテストケースが必要であったが、この実施例では、１２８通りで故障検出することができる。
【００３１】
次に、本発明の第２実施例について説明する。
【００３２】
この実施例では、４−１６デコーダをＮＯＲゲートで構成した場合について説明する。
【００３３】
図５は本発明の第２実施例を示す半導体集積回路の検査方法の対象となる回路の一例を示すＮＯＲ型４−１６デコーダの回路図、図６は図５の回路をＴｒレベルで示したものである。
【００３４】
図５には、ＮＯＲ型構成の４−１６デコーダが示されており、Ａ０〜Ａ３は４入力端子、１１はインバータ群、１２はＮＯＲ群、ＯＵＴ０〜ＯＵＴ１５は出力端子群である。
【００３５】
図６において、４入力端子Ａ０／Ａ０（−）〜Ａ３／Ａ３（−）からの入力信号は、直列接続されたＰチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ９〜Ｔｒ１２）、並列接続されたＮチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ１３〜Ｔｒ１６）のそれぞれのゲートに接続されている。
【００３６】
また、Ｐチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ９〜Ｔｒ１２）は、電源電圧ＶDDと出力端子間に直列接続され、Ｔｒ９のソースには電源電圧ＶDD、Ｔｒ１２のドレインには出力端子ＯＵＴｉ（ｉ＝０〜１５）が接続される。Ｎチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ１３〜Ｔｒ１６）のドレインには出力端子ＯＵＴｉ（ｉ＝０〜１５）が接続され、ソースはアースされている。
【００３７】
図６において、シーケンシャルな入力では断線の故障検出ができないトランジスタは、並列に接続されたＴｒ１３〜Ｔｒ１６のトランジスタである。
【００３８】
並列接続のトランジスタにおいては、シーケンシャルな入力では１つのトランジスタに断線故障が生じても、他の正常トランジスタの動作により、不良検出できない。
【００３９】
次に、この実施例の半導体集積回路の検査時の動作について説明する。
【００４０】
図６において、並列接続のトランジスタＴｒ１３〜Ｔｒ１６のうちＴｒ１３に断線不良が存在した場合、この不良検出のテストパターンは、第１ステップでＴｒ９〜Ｔｒ１２をオンする（この時Ｔｒ１３〜Ｔｒ１６はオフする）。ＯＵＴにはＶDDレベルを出力させる。
【００４１】
次いで、第２ステップでＴｒ１３〜Ｔｒ１６のうちＴｒ１３のみをオン、Ｔｒ１４〜Ｔｒ１６をオフする。この時、Ｔｒ１３に断線がある場合、ＯＵＴにはＧＮＤが出力されず、ＶDDレベルが出力され不良を検出することができる。なぜならば、ノード２のレベルがＧＮＤレベルとならず、ハイ・インピーダンス状態で第１ステップの論理状態を保持し、ＶDDレベルとなるためである。
【００４２】
このテスト方法をＴｒ１４〜Ｔｒ１６に行うことで、このＮＯＲ型回路のテストは完了する。即ち、第１ステップで並列トランジスタと対をなす直列トランジスタをオンさせてＶDDレベルを出力する。
【００４３】
次の第２ステップでテストする並列トランジスタのうち１つのみをオンさせることでＧＮＤレベルを出力させる。
【００４４】
この動作の繰り返しを、テストする並列トランジスタすべてに行うことで断線不良を検出できる。
【００４５】
このように、第２実施例によれば、第１実施例と同様に並列接続を有するトランジスタに着目してテストを行うようにしたので、テスト時間の短縮が可能となる。
【００４６】
図５におけるＮＯＲ型４−１６デコーダにおいても、従来の総当たりのテストケースでは、４８０通りのテストケースが必要であったが、それを本発明では、２×４×１６＝１２８通りのテストケースで故障の検出が可能となる。
【００４７】
本発明は、更に、以下のような利用形態を有する。
【００４８】
第１及び第２実施例では、各々ＮＡＮＤ型回路、ＮＯＲ型回路の例を用いて説明したが、これらが複合化されたＡＮＤ−ＮＯＲ型回路、ＯＲ−ＮＡＮＤ型回路の複合回路のテストにも適用可能である。
【００４９】
また、最近は、テストパターンを論理シミュレーションで発生させる場合があるが、今回のアルゴリズムを用いて、テストパターン生成を行うことにより、テストパターンを増大させずに、断線不良を検出することができる。
【００５０】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００５１】
【発明の効果】
以上、詳細に説明したように、本発明は、以下のような効果を奏することができる。
【００５２】
本発明によれば、並列接続を有するトランジスタを抽出して、抽出したトランジスタに着目してテストを行うため、テスト時間の短縮が可能となる。
【００５３】
また、例えば、ＮＡＮＤ型４−１６デコーダ又はＮＯＲ型４−１６デコーダにおいては、２×４×１６＝１２８通りのテストケースで故障検出が可能となり、従来の４８０通りのテストケースを必要とする場合と比較して、格段のテスト時間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施例を示すテストパターン生成フロー図である。
【図２】図１の第２ステップの詳細フロー図である。
【図３】本発明の第１実施例を示す半導体集積回路の検査方法の対象となる回路の一例を示すＮＡＮＤ型構成の４−１６デコーダの回路図である。
【図４】本発明の第１実施例を示す半導体集積回路の検査方法の対象となる回路の一例を示すＮＡＮＤ型構成の４−１６デコーダのトランジスタレベル回路図である。
【図５】本発明の第２実施例を示す半導体集積回路の検査方法の対象となる回路の一例を示すＮＯＲ型構成の４−１６デコーダの回路図である。
【図６】本発明の第２実施例を示す半導体集積回路の検査方法の対象となる回路の一例を示すＮＯＲ型構成の４−１６デコーダのトランジスタレベル回路図である。
【符号の説明】
１，１１インバータ群
２ＮＡＮＤ群
１２ＮＯＲ群
ＯＵＴ０〜ＯＵＴ１５出力端子
Ａ０／Ａ０（−）〜Ａ３／Ａ３（−）４入力端子
Ｔｒ１〜Ｔｒ４Ｐチャネルエンハンスメント形ＭＯＳＦＥＴ（並列接続）
Ｔｒ５〜Ｔｒ８Ｎチャネルエンハンスメント形ＭＯＳＦＥＴ（直列接続）
Ｔｒ９〜Ｔｒ１２Ｐチャネルエンハンスメント形ＭＯＳＦＥＴ（直列接続）
ＶDD 電源電圧
Ｔｒ１３〜Ｔｒ１６Ｎチャネルエンハンスメント形ＭＯＳＦＥＴ（並列接続）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for inspecting a semiconductor integrated circuit, and particularly to a test pattern generation method for inspecting a disconnection among a disconnection and a short circuit in an internal circuit.
[0002]
[Prior art]
Conventionally, a logic inspection method for inspecting a semiconductor integrated circuit for a disconnection or a short circuit failure is to sequentially input a test pattern to an input terminal, and an expected output value for each input and an output actually output from the semiconductor integrated circuit to be tested. Is used to determine the quality. For example, in the case of a combinational circuit having four inputs, 2 ⁴ = 16 input patterns and an output pattern corresponding to these inputs are created. In the inspection, it is possible to determine pass / fail by sequentially executing the 16 input patterns created here from (0, 0, 0, 0) to (1, 1, 1, 1), for example.
[0003]
[Problems to be solved by the invention]
However, the conventional semiconductor integrated circuit inspection method described above has a problem that the function of the semiconductor integrated circuit to be inspected is not completely inspected. That is, in the above four-input combinational circuit, only 16 patterns from (0, 0, 0, 0) to (1, 1, 1, 1) are sequentially inspected as input patterns. In the four-input circuit, although the detection of the defect in which the internal circuit is fixed at the “1” level or the “0” level is performed, the disconnection defect of the internal circuit may not be detected.
[0004]
In order to detect a disconnection failure of an internal circuit, an input pattern that considers 2 ⁴ = 16 combinations of input patterns is required.
[0005]
That is, 2 × 16 × 15 = 480 input patterns that are all combinations are required. Therefore, this inspection method has a problem that the input pattern increases for detecting a disconnection failure.
[0006]
An object of the present invention is to provide a semiconductor integrated circuit inspection method capable of eliminating the above-described problems, easily detecting a disconnection failure, reducing the input test pattern, and reducing the test time. .
[0007]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides
(1) In a semiconductor integrated circuit inspection method for inspecting a short circuit or disconnection of an internal circuit while inputting various test patterns to an input terminal, internal transistors connected in parallel are extracted from the semiconductor circuit diagram and subjected to internal inspection. An inspection method for generating a test pattern for inspecting a part from outside and inspecting according to the test pattern without providing an additional circuit for inspecting a semiconductor integrated circuit , wherein the test pattern is connected to a parallel connection. Turn on all the series connected transistors to determine the output, then turn on only one of the parallel connected transistors to determine the output, and then perform this operation for all the parallel transistors It is a thing.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0009]
According to the present invention, in a semiconductor integrated circuit inspection method, a part where a disconnection failure cannot be detected is extracted with a sequential input pattern based on a circuit diagram described up to a transistor level. A test pattern for detecting a disconnection failure is generated.
[0010]
FIG. 1 is a test pattern generation flowchart showing an embodiment of the present invention, FIG. 2 is a detailed flowchart of the second step of FIG. 1, and FIG. 3 is an object of a semiconductor integrated circuit inspection method according to the first embodiment of the present invention. FIG. 6 is a circuit diagram of a NAND type 4-16 decoder showing an example of a circuit that becomes;
[0011]
First, in FIG. 1, a gate circuit that cannot detect a defect with a sequential input pattern is extracted (step S1). That is, a gate circuit having a parallel connection is extracted.
[0012]
Next, a test pattern for efficiently detecting a defective portion is generated for the extracted circuit (step S2). Specifically, step S2 includes the following steps as shown in FIG.
[0013]
(I) All the transistors connected in series that are paired with the parallel connection are turned on, and the output is determined (step S11).
[0014]
(Ii) Only one of the transistors connected in parallel is turned on to determine the output (step S12).
[0015]
(Iii) Thereafter, this operation is performed for all parallel transistors (step S13).
[0016]
FIG. 3 shows a NAND type 4-16 decoder, where A0 to A3 are four input terminals, 1 is an inverter group, 2 is a NAND group, and OUT0 to OUT15 are output terminal groups.
[0017]
FIG. 4 shows the circuit of FIG. 3 at the transistor level.
[0018]
In this figure, input signals from four input terminals A0 / A0 (−) to A3 / A3 (−) are P-channel enhancement type MOSFETs (Tr1 to Tr4) connected in parallel and N-channel enhancement type MOSFETs connected in series. (Tr5 to Tr8) are connected to the respective gates. Further, the power supply voltage VDD is connected to the source of the P-channel enhancement type MOSFET (Tr1 to Tr4), and the output terminal OUTi (i = 0 to 15) is connected to the drain. The N-channel enhancement type MOSFETs (Tr5 to Tr8) are connected in series between the output terminal and ground, the output terminal OUTi (i = 0 to 15) is connected to the drain of Tr5, and the source of Tr8 is grounded.
[0019]
In this circuit diagram at the transistor level, transistors that cannot detect a disconnection failure with sequential inputs are transistors Tr1 to Tr4 connected in parallel.
[0020]
In other words, in the case of transistors connected in parallel, with a sequential input method, even if a disconnection failure occurs in one transistor, a non-failed transistor operates, so that a failure cannot be detected.
[0021]
Conventionally, in the inspection method of the circuit, all the disconnection or, in the inspection of short, in order to perform a combination of 2 ⁴ = 16 input pattern, 2 ⁴ × 2 ⁴ -1 × 2 = 480 The input pattern of the street was necessary, and the number of test patterns and the test time were enormous.
[0022]
The present invention pays attention to the transistors connected in parallel and generates an input pattern for detecting disconnection failure, thereby preventing an increase in test pattern and an increase in test time.
[0023]
The operation at the time of inspection of the semiconductor integrated circuit of this embodiment will be described below.
[0024]
In FIG. 4, when a disconnection failure exists in Tr1 among the transistors Tr1 to Tr4 connected in parallel, this failure detection test pattern turns on Tr5 to Tr8 in the first step (Tr1 to Tr4 at this time). In this case, the GND level is output to OUT. In the second step, only Tr1 of Tr1 to Tr4 is turned on, and Tr2 to Tr4 are turned off. If Tr1 is disconnected at this time, the VDD level is not output to OUT and the GND level is output, so that a defect can be detected.
[0025]
This is because the level of the node 1 does not become the VDD level, the first step logic state is maintained in the high impedance state, and becomes the GND level.
[0026]
By performing this test method on Tr2 to Tr4, the test for one NAND type circuit is completed. Since the decoder has 16 NAND type circuits, the same test is performed on the remaining 15 NAND type circuits to complete the entire NAND type 4-16 decoder test. .
[0027]
That is, in the first step, the series transistors Tr5 to Tr8 paired with the parallel transistors Tr1 to Tr4 are turned on to output the GND level. The VDD level is output by turning on only one of the parallel transistors Tr1 to Tr4 to be tested in the next second step. A disconnection failure can be detected by performing this repetition for all of the parallel Tr1 to Tr4 to be tested.
[0028]
As described above, according to the first embodiment, it is possible to reduce the test time because the transistors having parallel connections are extracted and the test is performed while paying attention to the extracted transistors.
[0029]
That is, the NAND type 4-16 decoder in FIG. 3 can detect a failure in 2 × 4 × 16 = 128 test cases.
[0030]
In other words, in the conventional round-robin test case, 480 test cases are necessary, but in this embodiment, 128 faults can be detected.
[0031]
Next, a second embodiment of the present invention will be described.
[0032]
In this embodiment, a case where the 4-16 decoder is configured by a NOR gate will be described.
[0033]
FIG. 5 is a circuit diagram of a NOR type 4-16 decoder showing an example of a circuit to be subjected to a semiconductor integrated circuit inspection method according to the second embodiment of the present invention, and FIG. 6 shows the circuit of FIG. 5 at the Tr level. Is.
[0034]
FIG. 5 shows a NOR type 4-16 decoder. A0 to A3 are four input terminals, 11 is an inverter group, 12 is a NOR group, and OUT0 to OUT15 are output terminal groups.
[0035]
In FIG. 6, the input signals from the four input terminals A0 / A0 (−) to A3 / A3 (−) are P-channel enhancement type MOSFETs (Tr9 to Tr12) connected in series and N-channel enhancement type MOSFETs connected in parallel. (Tr13 to Tr16) are connected to the respective gates.
[0036]
P-channel enhancement type MOSFETs (Tr9 to Tr12) are connected in series between the power supply voltage VDD and the output terminal, the source of Tr9 is the power supply voltage VDD, and the drain of Tr12 is the output terminal OUTi (i = 0 to 15). Is connected. An output terminal OUTi (i = 0 to 15) is connected to the drain of the N-channel enhancement type MOSFET (Tr13 to Tr16), and the source is grounded.
[0037]
In FIG. 6, transistors that cannot detect a disconnection failure with sequential input are transistors Tr13 to Tr16 connected in parallel.
[0038]
In the case of transistors connected in parallel, even if a disconnection failure occurs in one transistor with sequential input, a failure cannot be detected by the operation of another normal transistor.
[0039]
Next, the operation at the time of inspection of the semiconductor integrated circuit of this embodiment will be described.
[0040]
In FIG. 6, when a disconnection failure exists in Tr13 among the transistors Tr13 to Tr16 connected in parallel, this failure detection test pattern turns on Tr9 to Tr12 in the first step (Tr13 to Tr16 turn off at this time). . The VDD level is output to OUT.
[0041]
Next, only Tr13 of Tr13 to Tr16 is turned on and Tr14 to Tr16 are turned off in the second step. At this time, if Tr13 is disconnected, GND is not output to OUT, and the VDD level is output, so that a defect can be detected. This is because the level of the node 2 does not become the GND level, the logic state of the first step is held in the high impedance state, and becomes the VDD level.
[0042]
By performing this test method on Tr14 to Tr16, the test of this NOR type circuit is completed. That is, in the first step, the series transistor paired with the parallel transistor is turned on to output the VDD level.
[0043]
By turning on only one of the parallel transistors to be tested in the next second step, the GND level is output.
[0044]
By repeating this operation for all the parallel transistors to be tested, disconnection failure can be detected.
[0045]
As described above, according to the second embodiment, the test is performed while paying attention to the transistors having the parallel connection as in the first embodiment, so that the test time can be shortened.
[0046]
Also in the NOR type 4-16 decoder in FIG. 5, 480 test cases are necessary in the conventional brute force test case, but in the present invention, 2 × 4 × 16 = 128 test cases. It becomes possible to detect the failure.
[0047]
The present invention further has the following usage forms.
[0048]
In the first and second embodiments, the NAND type circuit and the NOR type circuit have been described as examples, but the AND-NOR type circuit and the OR-NAND type composite circuit in which these are combined are also tested. Applicable.
[0049]
Recently, there are cases where a test pattern is generated by a logic simulation. By generating a test pattern using this algorithm, it is possible to detect a disconnection failure without increasing the test pattern.
[0050]
In addition, this invention is not limited to the said Example, A various deformation | transformation is possible based on the meaning of this invention, and these are not excluded from the scope of the present invention.
[0051]
【The invention's effect】
As described above in detail, the present invention can provide the following effects.
[0052]
According to the present invention, a transistor having parallel connection is extracted, and the test is performed while paying attention to the extracted transistor, so that the test time can be shortened.
[0053]
Further, for example, in the NAND 4-16 decoder or NOR type 4-16 decoder, 2 × 4 × 16 = 128 kinds of test cases enables failure detection, if you require conventional 480 kinds of test cases Compared with, the test time can be significantly shortened.
[Brief description of the drawings]
FIG. 1 is a test pattern generation flowchart showing an embodiment of the present invention.
FIG. 2 is a detailed flowchart of the second step of FIG.
FIG. 3 is a circuit diagram of a NAND type 4-16 decoder showing an example of a circuit which is a target of the semiconductor integrated circuit inspection method according to the first embodiment of the present invention;
FIG. 4 is a transistor level circuit diagram of a NAND type 4-16 decoder showing an example of a circuit which is a target of the semiconductor integrated circuit inspection method according to the first embodiment of the present invention;
FIG. 5 is a circuit diagram of a NOR-type 4-16 decoder showing an example of a circuit that is a target of a semiconductor integrated circuit inspection method according to a second embodiment of the present invention;
FIG. 6 is a transistor level circuit diagram of a NOR type 4-16 decoder showing an example of a circuit that is a target of a semiconductor integrated circuit inspection method according to a second embodiment of the present invention;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1,11 Inverter group 2 NAND group 12 NOR group OUT0-OUT15 Output terminal A0 / A0 (-)-A3 / A3 (-) 4 input terminal Tr1-Tr4 P channel enhancement type MOSFET (parallel connection)
Tr5 to Tr8 N-channel enhancement type MOSFET (series connection)
Tr9 to Tr12 P-channel enhancement type MOSFET (series connection)
VDD supply voltage Tr13 to Tr16 N-channel enhancement type MOSFET (parallel connection)

Claims

In the method of testing semiconductor integrated circuits that inspects short circuits and disconnections of internal circuits while inputting various test patterns to the input terminals.
Extracting internal transistors connected in parallel from a semiconductor circuit diagram, generating a test pattern for externally inspecting an internal inspection target location, and without adding an additional circuit for inspecting a semiconductor integrated circuit, to the test pattern Therefore, in the inspection method for inspecting, the test pattern determines that the output is determined by turning on all the transistors connected in series that are paired with the parallel connection, and then turning on only one of the transistors connected in parallel. A method for inspecting a semiconductor integrated circuit , wherein the operation is performed for all parallel transistors thereafter .