JP4305008B2 - Filter device and signal conversion device including the filter device - Google Patents

Filter device and signal conversion device including the filter device Download PDF

Info

Publication number
JP4305008B2
JP4305008B2 JP2003058344A JP2003058344A JP4305008B2 JP 4305008 B2 JP4305008 B2 JP 4305008B2 JP 2003058344 A JP2003058344 A JP 2003058344A JP 2003058344 A JP2003058344 A JP 2003058344A JP 4305008 B2 JP4305008 B2 JP 4305008B2
Authority
JP
Japan
Prior art keywords
circuit
resistance value
signal
clock signal
filter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003058344A
Other languages
Japanese (ja)
Other versions
JP2004274120A (en
Inventor
郁穂 永瀬
雅幸 片倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2003058344A priority Critical patent/JP4305008B2/en
Publication of JP2004274120A publication Critical patent/JP2004274120A/en
Application granted granted Critical
Publication of JP4305008B2 publication Critical patent/JP4305008B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Description

【０００１】
【発明の属する技術分野】
本発明は、フィルタ装置及びこのフィルタ装置を具備する信号変換装置に関するものである。
【０００２】
【従来の技術】
従来、ＧＰＳ（Global Positioning System）受信機では、衛星からのスペクトラム拡散されたＲＦ信号をアンテナで受信し、このＲＦ信号をＲＦダウンコンバータＩＣでＩＦ信号に変換するとともに増幅し、増幅したＩＦ信号をＤＳＰ（Digital Signal Processor）に入力してスペクトラム逆拡散を行い、所要の情報を得るべく構成している。
【０００３】
このようにＧＰＳ受信機で使用されている一般的なＲＦダウンコンバータＩＣのシステム例を図５に示す。図５に示したＲＦダウンコンバータＩＣ100のシステムは、上流側から順番に低雑音増幅（ＬＮＡ）回路110と、ＲＦミキサ回路120と、１stＩＦフィルタ回路130と、ＩＦミキサ回路140と、２ndＩＦフィルタ回路150と、ＩＦアンプ回路160と、コンパレータ回路170とを直列に接続して構成したダブルコンバージョン方式のものとしている。
【０００４】
かかるＲＦダウンコンバータＩＣ100では、アンテナ200で受信したＲＦ信号200sをＬＮＡ回路110に入力して増幅し、増幅したＲＦ信号110sを、ＲＦローカル信号300sを入力したＲＦミキサ回路120で周波数変換して１stＩＦ信号120sを生成している。そして、この１stＩＦ信号120sを１stＩＦフィルタ回路130に入力して不要信号成分を除去し、次いでIＦローカル信号400sを入力したＩＦミキサ回路140に入力して周波数変換することにより２ndＩＦ信号140sを生成している。そして、この２ndＩＦ信号140sを２ndＩＦフィルタ回路150に入力して不要信号成分を除去し、次いでＩＦアンプ回路160及びコンパレータ回路170に入力し、増幅して最終出力信号100sを生成し、ＤＳＰ500に入力している。
【０００５】
上記の１stＩＦフィルタ回路130及び２ndＩＦフィルタ回路150はアクティブフィルタで構成しており、内部の抵抗素子及び容量素子を調整することにより帯域制御周波数である中心周波数をＩＦ周波数に調整している。
【０００６】
このようにアクティブフィルタで構成した１stＩＦフィルタ回路130及び２ndＩＦフィルタ回路150には、通常、抵抗素子及び容量素子の素子バラツキが存在するために、この素子バラツキに起因した中心周波数のバラツキが生じている。そして、この中心周波数のバラツキは、ＧＰＳ受信機において受信感度を悪化させる原因の一つとなっている。
【０００７】
そこで、１stＩＦフィルタ回路130及び２ndＩＦフィルタ回路150を具備したＲＦダウンコンバータＩＣ100では、図５に示すように、１stＩＦフィルタ回路130及び２ndＩＦフィルタ回路150に１stＩＦフィルタ回路130内及び２ndＩＦフィルタ回路150内の抵抗値を調整する抵抗値変更回路130a,150aをそれぞれ設け、製造工程の最終検査の際に、外部から１stＩＦフィルタ回路130内及び２ndＩＦフィルタ回路150内の抵抗値を調整可能として、それぞれの中心周波数の調整を行っていた。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記したようにＲＦダウンコンバータＩＣの製造時に１つずつ１stＩＦフィルタ回路及び２ndＩＦフィルタ回路の中心周波数の調整を行うことは非常に手間がかかり、製造効率の向上を阻害する原因となっていた。
【０００９】
そこで、本発明者らは、製造時における計測及び調整作業を不要とすることができる回路を具備したＩＦフィルタ回路を開発すべく研究開発を行い、本発明を成すに至ったものである。
【００１０】
本発明のフィルタ装置では、第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備え、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、このクロック信号生成回路で生成したクロック信号を加算して擬似正弦波信号を生成し、第２のフィルタ回路に入力する擬似正弦波信号生成回路と、基準クロック信号と、前記擬似正弦波信号に基づいて前記第２のフィルタ回路から出力された信号と前記基準クロック信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力することとした。
【００１１】
さらに、前記制御信号生成回路は、複数本の接続配線を介して前記第１の抵抗値変更回路及び第前記２の抵抗値変更回路と接続され、前記第１の抵抗値変更回路及び前記第２の抵抗値変更回路に複数ビットの制御信号を出力し、前記第１の抵抗値変更回路及び前記第２の抵抗値変更回路は、前記複数ビットの制御信号により抵抗値を変更し、前記制御信号生成回路は、前記制御信号の最上位ビットから順に変化させて、前記第２の抵抗値変更回路の抵抗値を変化させ、前記第１の抵抗値変更回路における抵抗値の調整を行うことにも特徴を有するものである。
【００１２】
また、本発明のフィルタ装置を具備する信号変換装置では、第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備えたフィルタ装置を具備し、このフィルタ装置は、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、このクロック信号生成回路で生成したクロック信号を加算して擬似正弦波信号を生成し、第２のフィルタ回路に入力する擬似正弦波信号生成回路と、前記擬似正弦波信号に基づいて前記第２のフィルタ回路から出力された信号と前記基準クロック信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力することとした。
【００１３】
【発明の実施の形態】
本発明のフィルタ装置及び同フィルタ装置を具備する信号変換装置は、信号をフィルタリングする第１のフィルタ回路を有するフィルタ装置及び同フィルタ装置を具備する信号変換装置であって、このフィルタ装置における通過帯域を調整すべく第１のフィルタ回路に接続した第１の抵抗値変更回路を調整する調整回路を設け、第１の抵抗値変更回路を調整することにより第１のフィルタ回路の通過帯域を調整しているものである。
【００１４】
特に、調整回路は、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、この第２のフィルタ回路に入力した信号とこの信号に基づいて第２のフィルタ回路から出力した信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とで構成しており、制御信号生成回路を第１の抵抗値変更回路にも接続することにより、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力して第１の抵抗値変更回路による第１のフィルタ回路の調整を可能としているものである。
【００１５】
したがって、この調整回路によって第１の抵抗値変更回路の抵抗値を調整することができるので、第１の抵抗値変更回路と接続した第１のフィルタ回路の通過帯域の調整を行うことができ、従来、製造工程中に行っていたフィルタ回路の調整作業を不要とすることができる。
【００１６】
ここで、第１のフィルタ回路がバンドパスフィルタ回路である場合には中心周波数で規定される帯域の信号を通過させ、フィルタ回路がハイパスフィルタ回路やローパスフィルタ回路等である場合にはカットオフ周波数で規定される帯域の信号を通過させている。
【００１７】
以下において、図面に基づいて本発明の実施形態を詳説する。ここでは、フィルタ回路は、従来の技術の項で説明したＧＰＳ受信機で使用されている信号変換装置としてのＲＦダウンコンバータＩＣのＩＦフィルタ回路であるとして説明する。
【００１８】
図１は、本実施形態のＩＦフィルタ回路のブロック図であり、ＩＦフィルタ回路は、バンドパスフィルタからなる第１フィルタ回路１と、この第１フィルタ回路１の中心周波数を決定している抵抗素子の抵抗値を変更する第１抵抗値変更回路２と、この第１抵抗値変更回路２を調整する調整回路３とで構成している。ここで、第１フィルタ回路１が従来の技術の項で説明した１stＩＦフィルタ回路130あるいは２ndＩＦフィルタ回路150である。
【００１９】
調整回路３は、第１抵抗値変更回路２と同一構成とした第２抵抗値変更回路31と、この第２抵抗値変更回路31によって抵抗値が変更されることにより通過帯域を可変とした第２フィルタ回路32と、この第２フィルタ回路32に入力した基準信号30sとこの基準信号30sに基づいて第２フィルタ回路32から出力した出力信号32sとの位相比較を行う位相比較回路33と、この位相比較回路33における比較結果に基づいて第２抵抗値変更回路31に入力する制御信号34sを生成する制御信号生成回路34とから構成している。
【００２０】
第２フィルタ回路32は、第１フィルタ回路１と同一構成のアクティブフィルタからなるバンドパスフィルタであって、内蔵した抵抗素子の抵抗値を調整することにより中心周波数を調整可能としている。
【００２１】
第２抵抗値変更回路31は、第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整する回路であって、第２フィルタ回路32に内蔵された複数の抵抗素子から所要の抵抗素子のみを作動させることにより中心周波数を決定する抵抗値を調整可能としている。
【００２２】
位相比較回路33は、第２フィルタ回路32における中心周波数のズレを検出すべく第２フィルタ回路32に入力する基準信号30sを入力するとともに、第２フィルタ回路32に入力した基準信号30sに基づいて第２フィルタ回路32から出力した出力信号32sを入力し、基準信号30sと出力信号32sとの位相比較を行って比較情報信号33sとして出力する回路である。
【００２３】
すなわち、位相比較回路33では、第２フィルタ回路32における中心周波数のズレを、第２フィルタ回路32から出力された出力信号32sの基準信号30sに対する位相のズレとして検出しているものである。ここで、基準信号30sには、周波数バラツキのない信号であって、設計上、第１フィルタ回路１に設定している真の中心周波数と略等しい周波数を有する信号を選択している。
【００２４】
制御信号生成回路34は、位相比較回路33から入力された比較情報信号33sに基づいて、第２抵抗値変更回路31に対して制御信号34sを出力する回路である。
【００２５】
制御信号生成回路34では、位相比較回路33において出力信号32sが基準信号30sよりも位相が遅れていた場合には、第２抵抗値変更回路31において第２フィルタ回路32内の抵抗値を下げさせるように第２抵抗値変更回路31を制御する制御信号34sを出力している。そして、第２抵抗値変更回路31によって第２フィルタ回路32内の抵抗値を下げることにより、第２フィルタ回路32の中心周波数を高くして、出力信号32sの位相の遅れを解消している。
【００２６】
一方、位相比較回路33において出力信号32sが基準信号30sよりも位相が進んでいた場合には、制御信号生成回路34は、第２抵抗値変更回路31において第２フィルタ回路32内の抵抗値を上げさせるように第２抵抗値変更回路31を制御する制御信号34sを出力している。そして、第２抵抗値変更回路31によって第２フィルタ回路32内の抵抗値を上げることにより、第２フィルタ回路32の中心周波数を低くして、出力信号32sの位相の進みを解消している。
【００２７】
特に、本実施形態では、制御信号生成回路34は、４本の接続配線を介して第１抵抗値変更回路２と接続し、４ビットの制御信号34sを出力すべく構成している。
【００２８】
さらに、各接続配線にはそれぞれ分岐配線を接続し、他端を第１抵抗値変更回路２と接続して、制御信号34sを第１抵抗値変更回路２にも入力可能としている。そして、第１抵抗値変更回路２では、入力された制御信号34sに基づいて第１フィルタ回路１内の抵抗素子の抵抗値を調整することにより第１フィルタ回路１の中心周波数を調整可能としている。
【００２９】
第１抵抗値変更回路２及び第２抵抗値変更回路31では、制御信号生成回路34から入力された４ビットの制御信号34sに基づいて、図２に示すように、第１フィルタ回路１及び第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整している。すなわち、制御信号生成回路34は、０〜１５（１０進数表記）の１６種類の制御信号34sの出力を行うべく構成しており、それぞれの制御信号34sに対して第１抵抗値変更回路２及び第２抵抗値変更回路31では、図２に示すように、第１フィルタ回路１及び第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整している。
【００３０】
特に、制御信号34sが「５」（１０進数表記）の状態時に、第１フィルタ回路１及び第２フィルタ回路32の中心周波数が基準信号30sの周波数と等しくなるように設定している。このときの抵抗値をRrefと表記する。
【００３１】
また、第１フィルタ回路１及び第２フィルタ回路32に内蔵された抵抗素子の抵抗値は、図２に示すように、第１抵抗値変更回路２及び第２抵抗値変更回路31によってRrefの5%の可変幅で可変としており、したがって、第１フィルタ回路１及び第２フィルタ回路32に内蔵された抵抗素子の抵抗値の可変幅を＋50%〜−25%としている。これにより、一般的な半導体集積回路で考えられる抵抗素子、容量素子の絶対バラツキの範囲をカバーすることができる。
【００３２】
ＩＦフィルタ回路は上記のように構成し、かかるＩＦフィルタ回路を内蔵した信号変換装置に通電が開始されると、ＩＦフィルタ回路では次のような逐次比較を行って第１フィルタ回路１の中心周波数の調整を行っている。
【００３３】
まず、調整回路３の第２フィルタ回路32に基準信号30sを入力する。ここで、基準信号30sとしては、ＩＦローカル信号を用いることができ、ＩＦフィルタ回路を内蔵した信号変換装置内に設けた発振器から生成されたものである。特に、本実施形態では、信号変換装置内のＰＬＬ回路に内蔵したロック検出器において基準信号周波数のロックの検出をトリガとして、第２フィルタ回路32への基準信号30sの入力を開始している。これにより安定した基準信号30sを得ることができる。
【００３４】
基準信号30sの入力開始にともなって、位相比較回路33は基準信号30sと出力信号32sとの位相比較を行って比較情報信号33sを出力する。
【００３５】
ここで、逐次比較を行うために、４ビットの制御信号34sの最上位ビットに対して処理を行い、制御信号生成回路34は「１０００」（１０進数表記の「８」）とした制御信号34sを出力すべく構成している。
【００３６】
第２抵抗値変更回路31は、入力された制御信号34sに基づいて第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整する。
【００３７】
抵抗値の調整後、基準信号30sを第２フィルタ回路32に入力し、その出力信号32sを位相比較回路33に入力するとともに、基準信号30sを位相比較回路33に入力し、位相比較を行って比較情報信号33sを出力する。
【００３８】
制御信号生成回路34は入力された比較情報信号33sに基づいて制御信号34sを出力する。ここでは、先に行った抵抗値調整によって第２フィルタ回路32の中心周波数が引き下げられたことにより、今度は第２フィルタ回路32の中心周波数が、基準信号30sの周波数よりも低い方にズレが生じているために、出力信号32sは基準信号30sよりも位相が遅れており、制御信号生成回路34は、第２フィルタ回路32内の抵抗値を下げるように第２抵抗値変更回路31を制御する制御信号34sを出力する。
【００３９】
特に、逐次比較を行っているために、今回の処理では４ビットの制御信号34sの上位から２番目のビットに対して処理を行い、この場合、抵抗値を下げるように最上位ビットを下げて上位から２番目のビットを立てるために、「１０００」を「０１００」（１０進数表記の「４」）とした制御信号34sを出力する。
【００４０】
第２抵抗値変更回路31は、入力された制御信号34sに基づいて第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整する。
【００４１】
抵抗値の調整後、基準信号30sを第２フィルタ回路32に入力し、その出力信号32sを位相比較回路33に入力するとともに、基準信号30sを位相比較回路33に入力し、位相比較を行って比較情報信号33sを出力する。
【００４２】
制御信号生成回路34は入力された比較情報信号33sに基づいて制御信号34sを出力する。ここでは、先に行った抵抗値調整によって中心周波数が引き上げられたことにより、第２フィルタ回路32の中心周波数が基準信号30sの周波数よりも高い方にズレが生じたままであるために、出力信号32sは基準信号30sよりも位相が進んでおり、制御信号生成回路34は、第２フィルタ回路32内の抵抗値を上げるように第２抵抗値変更回路31を制御する制御信号34sを出力する。
【００４３】
特に、逐次比較を行っているために、今回の処理では４ビットの制御信号34sの上位から３番目のビットに対して処理を行い、この場合、抵抗値を上げるように上位から２番目のビットは保持し、上位から３番目のビットを立てるため、「０１００」を「０１１０」（１０進数表記の「６」）とした制御信号34sを出力する。
【００４４】
第２抵抗値変更回路31は、入力された制御信号34sに基づいて第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整する。
【００４５】
抵抗値の調整後、基準信号30sを第２フィルタ回路32に入力し、その出力信号32sを位相比較回路33に入力するとともに、基準信号30sを位相比較回路33に入力し、位相比較を行って比較情報信号33sを出力する。
【００４６】
制御信号生成回路34は入力された比較情報信号33sに基づいて制御信号34sを出力する。ここでは、先に行った抵抗値調整によって第２フィルタ回路32の中心周波数が引き下げられたことにより、第２フィルタ回路32の中心周波数が基準信号30sの周波数よりも低い方にズレが生じているために、出力信号32sは基準信号30sよりも位相が遅れており、制御信号生成回路34は、第２フィルタ回路32内の抵抗値を下げるように第２抵抗値変更回路31を制御する制御信号34sを出力する。
【００４７】
特に、逐次処理を行っているために、今回の処理では４ビットの制御信号34sの最下位ビットに対して処理を行い、この場合、抵抗値を下げるように上位から３番目のビットを下げて、上位から４番目のビットを立てて「０１１０」を「０１０１」（１０進数表記の「５」）を制御信号34sとして出力する。
【００４８】
第２抵抗値変更回路31は、入力された制御信号34sに基づいて第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整する。
【００４９】
抵抗値の調整後、基準信号30sを第２フィルタ回路32に入力し、その出力信号32sを位相比較回路33に入力するとともに、基準信号30sを位相比較回路33に入力し、位相比較を行って比較情報信号33sを出力する。
【００５０】
制御信号生成回路34は入力された比較情報信号33sに基づいて制御信号34sを出力する。ここでは、先に行った抵抗値調整によって第２フィルタ回路32の中心周波数が引き上げられたことにより、第２フィルタ回路32の中心周波数が基準信号30sの周波数が一致し、出力信号32sは基準信号30sと位相が一致することとなる。そして、制御信号生成回路34は、この抵抗値を保持するように第１抵抗値変更回路２を制御する制御信号34sを出力する。
【００５１】
この制御信号34sは第１抵抗値変更回路２にも入力されることにより、第１抵抗値変更回路２は入力された制御信号34sに基づいて第１フィルタ回路１内の抵抗素子の抵抗値を調整し、第１フィルタ回路１の中心周波数を調整している。
【００５２】
このように、４ビットの制御信号34sによって抵抗値の調整を行っているために、計４回の調整回路３の動作によって第１フィルタ回路１の中心周波数を基準信号30sの周波数に調整することができる。
【００５３】
上記のように構成したＩＦフィルタ回路に対して、次の構成とすることによって、第１フィルタ回路１の中心周波数の調整精度をさらに向上させることができる。
【００５４】
すなわち、図３に示すように、第２フィルタ回路32に入力する基準信号30sを、クロック信号生成回路35に入力することにより基準クロック信号40sと、この基準クロック信号40sよりも位相を進めた進行クロック信号50sと、基準クロック信号40sよりも位相を遅らせた遅延クロック信号60sとを生成し、この基準クロック信号40sと、進行クロック信号50sと、遅延クロック信号60sとを擬似正弦波信号生成回路36に入力することにより擬似正弦波信号70sを生成し、この擬似正弦波信号70sを基準信号30sの代わりに用いるものである。
【００５５】
ここで、クロック信号生成回路35と、擬似正弦波信号生成回路36とを設けるとともに、位相比較回路33に後述するようにクロック信号生成回路35で生成した基準クロック信号40sと、擬似正弦波信号生成回路36で生成した擬似正弦波信号70sに基づく第２フィルタ回路32の出力信号32sを入力すること以外は、先に説明したＩＦフィルタ回路と同一構成であるので、重複する説明は省略する。
【００５６】
クロック信号生成回路35では、基準信号30sの入力に基づいて、基準クロック信号40sと、この基準クロック信号40sよりも位相を進めた進行クロック信号50sと、基準クロック信号40sよりも位相を遅らせた遅延クロック信号60sとを生成している。
【００５７】
擬似正弦波信号生成回路36では、クロック信号生成回路35で生成された基準クロック信号40sと、進行クロック信号50sと、遅延クロック信号60sの加算を行うことにより擬似正弦波信号70sを生成している。
【００５８】
具体的に説明すると、本実施例では、進行クロック信号50sは、図４に示すように、基準クロック信号40sに対して45°位相の進んだ信号とし、遅延クロック信号60sは、基準クロック信号40sに対して45°位相の遅れた信号としている。
【００５９】
そして、擬似正弦波信号生成回路36において基準クロック信号40sと、進行クロック信号50sと、遅延クロック信号60sの加算を行うことにより、図４に示すように擬似正弦波信号70sを生成している。
【００６０】
本実施形態では、基準クロック信号40sに対して位相を前後に45°ずらせたクロック信号を用いているが、位相のズレは45°に限定するものではなく、その他の値であってもよく、また、さらに多くの進行クロック信号50s及び遅延クロック信号60sを用いてより滑らかな擬似正弦波信号を形成すべく構成してもよい。ただし、本実施形態の使用形態であれば、基準クロック信号40sと、基準クロック信号40sに対して位相を前後に45°ずらせたクロック信号から生成した擬似正弦波信号70sで十分である。
【００６１】
このようにして生成した擬似正弦波信号70sを第２フィルタ回路32に入力し、その出力信号32sを位相比較回路33に入力するとともに、クロック信号生成回路35で生成した基準クロック信号40sを位相比較回路33に入力して位相の比較を行うべく構成している。
【００６２】
擬似正弦波信号70sを用いて第２フィルタ回路32における中心周波数のズレを検出することによって、例えば、基準信号30sが電源電位やＧＮＤ電位で振れるクロックの場合に、第２フィルタ回路32において基準信号30sにおける周波数の高調波（主に３次、５次成分）を減衰しきれないことにより、この高調波部分が第２フィルタ回路32の出力信号32sに現われて、位相比較回路33での位相比較の精度が低下することを防止できる。
【００６３】
特に、進行クロック信号50sとして基準クロック信号40sに対して45°位相の進んだ信号を用い、遅延クロック信号60sとして基準クロック信号40sに対して45°位相の遅れた信号を用いた場合には、擬似正弦波信号生成回路36で生成した擬似正弦波信号70sは、正弦波の基準信号30sを基準信号30sの８倍の周波数でサンプリングしたものと等価となるので、擬似正弦波信号70sの高調波を、７次、９次、１５次、１６次・・・とすることができ、高調波による位相比較精度の悪化を精度よく抑制することができる。
【００６４】
上記した説明では、フィルタ回路を、バンドパスフィルタを具備するＩＦフィルタ回路とした場合について説明したが、ＩＦフィルタ回路に限定するものではなく、同様に通過帯域の調整を必要とするフィルタ回路に適用可能である。
【００６５】
【発明の効果】
本発明によれば、第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備え、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、このクロック信号生成回路で生成したクロック信号を加算して擬似正弦波信号を生成し、第２のフィルタ回路に入力する擬似正弦波信号生成回路と、前記擬似正弦波信号に基づいて前記第２のフィルタ回路から出力された信号と前記基準クロック信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力することによって、フィルタ装置の通過帯域の調整をフィルタ装置自体で行うことができるので、従来行っていた出荷前のフィルタ装置の調整作業を不要とすることができる。したがって、製造効率を向上させることができる。しかも、第２フィルタ回路に入力する信号に含まれる周波数の高調波の影響を解消することができ、位相比較回路における位相比較の精度を向上させることができる。したがって、フィルタ装置の通過帯域の調整精度を向上させることができる。
【図面の簡単な説明】
【図１】本発明にかかるフィルタ回路のブロック図である。
【図２】制御信号生成回路で生成する制御信号と、第１フィルタ回路及び第２フィルタ回路に内蔵された抵抗素子の抵抗値との関係を示すグラフである。
【図３】本発明にかかるフィルタ回路の他実施形態のブロック図である。
【図４】擬似正弦波信号の生成方法を説明する説明図である。
【図５】ＧＰＳ受信機に用いたＲＦダウンコンバータＩＣのブロック図である。
【符号の説明】
１ 第１フィルタ回路
２ 第１抵抗値変更回路
３ 調整回路
31 第２抵抗値変更回路
32 第２フィルタ回路
33 位相比較回路
34 制御信号生成回路
35 クロック信号生成回路
36 擬似正弦波信号生成回路
30s 基準信号
32s 出力信号
33s 比較情報信号
34s 制御信号
40s 基準クロック信号
50s 進行クロック信号
60s 遅延クロック信号
70s 擬似正弦波信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a filter device and a signal conversion device including the filter device.
[0002]
[Prior art]
Conventionally, a GPS (Global Positioning System) receiver receives a spectrum-spread RF signal from a satellite by an antenna, converts the RF signal into an IF signal by an RF down-converter IC, amplifies the amplified IF signal, and The signal is inputted to a DSP (Digital Signal Processor) and subjected to spectrum despreading to obtain necessary information.
[0003]
FIG. 5 shows a system example of a general RF down-converter IC used in the GPS receiver as described above. The system of the RF down converter IC 100 shown in FIG. 5 includes a low noise amplification (LNA) circuit 110, an RF mixer circuit 120, a 1st IF filter circuit 130, an IF mixer circuit 140, and a 2nd IF filter circuit 150 in order from the upstream side. The IF converter circuit 160 and the comparator circuit 170 are connected in series.
[0004]
In such an RF down-converter IC100, the RF signal 200s received by the antenna 200 is input to the LNA circuit 110 and amplified, and the amplified RF signal 110s is frequency-converted by the RF mixer circuit 120 to which the RF local signal 300s is input, and the 1stIF. The signal 120s is generated. Then, the 1st IF signal 120s is input to the 1st IF filter circuit 130 to remove unnecessary signal components, and then input to the IF mixer circuit 140 to which the IF local signal 400s is input to generate a 2nd IF signal 140s. Yes. Then, the 2nd IF signal 140s is input to the 2nd IF filter circuit 150 to remove unnecessary signal components, then input to the IF amplifier circuit 160 and the comparator circuit 170, and amplified to generate the final output signal 100s, which is input to the DSP 500. ing.
[0005]
The 1st IF filter circuit 130 and the 2nd IF filter circuit 150 are configured by active filters, and the center frequency, which is the band control frequency, is adjusted to the IF frequency by adjusting the internal resistance elements and capacitance elements.
[0006]
In this way, the first stf filter circuit 130 and the second nd IF filter circuit 150 configured by the active filter usually have element variations of the resistance element and the capacitance element. Therefore, the center frequency varies due to the element variation. . And this variation in the center frequency is one of the causes for deteriorating the reception sensitivity in the GPS receiver.
[0007]
Therefore, in the RF down-converter IC100 provided with the 1stIF filter circuit 130 and the 2ndIF filter circuit 150, the resistances in the 1stIF filter circuit 130 and the 2ndIF filter circuit 150 are added to the 1stIF filter circuit 130 and the 2ndIF filter circuit 150 as shown in FIG. Resistance value changing circuits 130a and 150a for adjusting the values are provided, respectively, so that the resistance values in the 1st IF filter circuit 130 and the 2nd IF filter circuit 150 can be adjusted from the outside at the final inspection of the manufacturing process, We were making adjustments.
[0008]
[Problems to be solved by the invention]
However, as described above, adjusting the center frequencies of the 1st IF filter circuit and the 2nd IF filter circuit one by one at the time of manufacturing the RF down converter IC is very time-consuming and has been a cause of hindering improvement in manufacturing efficiency. .
[0009]
Therefore, the present inventors have conducted research and development to develop an IF filter circuit including a circuit that can eliminate the measurement and adjustment work at the time of manufacture, and have achieved the present invention.
[0010]
  The filter device of the present invention includes a first filter circuit that includes a first resistance value changing circuit, and the pass band can be changed by changing the resistance value by the first resistance value changing circuit.e,A second resistance value changing circuit having the same configuration as the first resistance value changing circuit; and a second filter circuit having a variable pass band by changing the resistance value by the second resistance value changing circuit; ,A clock signal generation circuit that generates a reference clock signal, a clock signal whose phase is advanced from the reference clock signal, and a clock signal whose phase is delayed from the reference clock signal, and a clock signal generated by the clock signal generation circuit Are added to generate a pseudo sine wave signal and input to the second filter circuit, a reference clock signal, and the second filter circuit based on the pseudo sine wave signal. Signal and the reference clock signalAn adjustment circuit comprising a phase comparison circuit that performs phase comparison with the control circuit and a control signal generation circuit that generates a control signal to be input to the second resistance value change circuit based on a comparison result in the phase comparison circuit, The control signal generated by the signal generation circuit is also input to the first resistance value changing circuit.RuIt was decided.
[0011]
  further,The control signal generation circuit is connected to the first resistance value change circuit and the second resistance value change circuit via a plurality of connection wires, and the first resistance value change circuit and the second resistance value A control signal generating circuit that outputs a control signal of a plurality of bits to a value change circuit, wherein the first resistance value change circuit and the second resistance value change circuit change a resistance value by the control signal of the plurality of bits; Changing the resistance value of the second resistance value changing circuit in order from the most significant bit of the control signal, and adjusting the resistance value in the first resistance value changing circuit.It has characteristics.
[0012]
  In addition, the signal conversion device including the filter device of the present invention includes the first resistance value changing circuit, and the pass band can be changed by changing the resistance value by the first resistance value changing circuit. Comprising a filter device comprising one filter circuitAnd this filter deviceA second resistance value changing circuit having the same configuration as the first resistance value changing circuit; and a second filter circuit having a variable pass band by changing the resistance value by the second resistance value changing circuit; ,A clock signal generation circuit that generates a reference clock signal, a clock signal whose phase is advanced from the reference clock signal, and a clock signal whose phase is delayed from the reference clock signal, and a clock signal generated by the clock signal generation circuit Are added to generate a pseudo sine wave signal and input to the second filter circuit, a signal output from the second filter circuit based on the pseudo sine wave signal, and the reference Clock signalAn adjustment circuit comprising a phase comparison circuit that performs phase comparison with the control circuit and a control signal generation circuit that generates a control signal to be input to the second resistance value change circuit based on a comparison result in the phase comparison circuit, The control signal generated by the signal generation circuit is also input to the first resistance value changing circuit.RuIt was decided.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
The filter device of the present invention and the signal conversion device including the filter device are a filter device having a first filter circuit for filtering a signal and a signal conversion device including the filter device, and a passband in the filter device. An adjustment circuit for adjusting the first resistance value changing circuit connected to the first filter circuit is provided to adjust the first filter circuit, and the pass band of the first filter circuit is adjusted by adjusting the first resistance value changing circuit. It is what.
[0014]
In particular, the adjustment circuit has a second resistance value changing circuit having the same configuration as that of the first resistance value changing circuit, and the pass band is variable by changing the resistance value by the second resistance value changing circuit. A second filter circuit, a phase comparison circuit for performing phase comparison between a signal input to the second filter circuit and a signal output from the second filter circuit based on the signal, and a comparison result in the phase comparison circuit And a control signal generating circuit that generates a control signal to be input to the second resistance value changing circuit, and the control signal generating circuit is also connected to the first resistance value changing circuit, thereby providing a control signal. The control signal generated by the generation circuit is also input to the first resistance value changing circuit, so that the first filter circuit can be adjusted by the first resistance value changing circuit.
[0015]
Therefore, since the resistance value of the first resistance value changing circuit can be adjusted by this adjusting circuit, the pass band of the first filter circuit connected to the first resistance value changing circuit can be adjusted, Conventionally, the adjustment work of the filter circuit which has been performed during the manufacturing process can be made unnecessary.
[0016]
Here, when the first filter circuit is a band-pass filter circuit, a signal in a band defined by the center frequency is passed, and when the filter circuit is a high-pass filter circuit, a low-pass filter circuit, or the like, a cutoff frequency is passed. The signal of the band specified by is passed.
[0017]
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Here, the filter circuit will be described as an IF filter circuit of an RF down converter IC as a signal conversion device used in the GPS receiver described in the section of the related art.
[0018]
FIG. 1 is a block diagram of an IF filter circuit according to this embodiment. The IF filter circuit includes a first filter circuit 1 composed of a bandpass filter and a resistance element that determines the center frequency of the first filter circuit 1. The first resistance value changing circuit 2 for changing the first resistance value changing circuit 2 and the adjusting circuit 3 for adjusting the first resistance value changing circuit 2. Here, the first filter circuit 1 is the 1st IF filter circuit 130 or the 2nd IF filter circuit 150 described in the section of the prior art.
[0019]
The adjustment circuit 3 includes a second resistance value changing circuit 31 having the same configuration as that of the first resistance value changing circuit 2, and a second change in the pass band by changing the resistance value by the second resistance value changing circuit 31. A second filter circuit 32, a phase comparison circuit 33 for comparing the phase of the reference signal 30s input to the second filter circuit 32 and the output signal 32s output from the second filter circuit 32 based on the reference signal 30s, and The control signal generation circuit 34 generates a control signal 34 s to be input to the second resistance value changing circuit 31 based on the comparison result in the phase comparison circuit 33.
[0020]
The second filter circuit 32 is a band-pass filter composed of an active filter having the same configuration as that of the first filter circuit 1, and the center frequency can be adjusted by adjusting the resistance value of the built-in resistance element.
[0021]
The second resistance value changing circuit 31 is a circuit for adjusting the resistance value of the resistance element built in the second filter circuit 32, and only a required resistance element is selected from the plurality of resistance elements built in the second filter circuit 32. The resistance value that determines the center frequency can be adjusted by actuating.
[0022]
The phase comparison circuit 33 inputs a reference signal 30s input to the second filter circuit 32 in order to detect a deviation of the center frequency in the second filter circuit 32, and based on the reference signal 30s input to the second filter circuit 32. This is a circuit that receives the output signal 32s output from the second filter circuit 32, compares the phase of the reference signal 30s and the output signal 32s, and outputs the result as a comparison information signal 33s.
[0023]
That is, the phase comparison circuit 33 detects the shift of the center frequency in the second filter circuit 32 as the shift of the phase of the output signal 32s output from the second filter circuit 32 with respect to the reference signal 30s. Here, as the reference signal 30s, a signal having no frequency variation and having a frequency substantially equal to the true center frequency set in the first filter circuit 1 is selected by design.
[0024]
The control signal generation circuit 34 is a circuit that outputs a control signal 34 s to the second resistance value changing circuit 31 based on the comparison information signal 33 s input from the phase comparison circuit 33.
[0025]
In the control signal generation circuit 34, when the phase of the output signal 32s is delayed from the reference signal 30s in the phase comparison circuit 33, the resistance value in the second filter circuit 32 is lowered in the second resistance value change circuit 31. As described above, the control signal 34s for controlling the second resistance value changing circuit 31 is output. Then, by lowering the resistance value in the second filter circuit 32 by the second resistance value changing circuit 31, the center frequency of the second filter circuit 32 is increased to eliminate the phase delay of the output signal 32s.
[0026]
On the other hand, when the phase of the output signal 32 s is higher than that of the reference signal 30 s in the phase comparison circuit 33, the control signal generation circuit 34 determines the resistance value in the second filter circuit 32 in the second resistance value change circuit 31. A control signal 34s for controlling the second resistance value changing circuit 31 is output so as to be increased. Then, by increasing the resistance value in the second filter circuit 32 by the second resistance value changing circuit 31, the center frequency of the second filter circuit 32 is lowered to eliminate the advance of the phase of the output signal 32s.
[0027]
In particular, in this embodiment, the control signal generation circuit 34 is configured to be connected to the first resistance value changing circuit 2 via four connection wirings and to output a 4-bit control signal 34s.
[0028]
Further, branch wiring is connected to each connection wiring, the other end is connected to the first resistance value changing circuit 2, and the control signal 34 s can be input to the first resistance value changing circuit 2. In the first resistance value changing circuit 2, the center frequency of the first filter circuit 1 can be adjusted by adjusting the resistance value of the resistance element in the first filter circuit 1 based on the input control signal 34s. .
[0029]
In the first resistance value changing circuit 2 and the second resistance value changing circuit 31, as shown in FIG. 2, the first filter circuit 1 and the second resistance value changing circuit 31 are based on the 4-bit control signal 34s input from the control signal generating circuit 34. 2 The resistance value of the resistance element built in the filter circuit 32 is adjusted. That is, the control signal generation circuit 34 is configured to output 16 types of control signals 34 s of 0 to 15 (decimal notation). For each control signal 34 s, the first resistance value changing circuit 2 and In the second resistance value changing circuit 31, as shown in FIG. 2, the resistance values of the resistance elements incorporated in the first filter circuit 1 and the second filter circuit 32 are adjusted.
[0030]
In particular, the center frequency of the first filter circuit 1 and the second filter circuit 32 is set to be equal to the frequency of the reference signal 30 s when the control signal 34 s is “5” (decimal notation). The resistance value at this time is expressed as Rref.
[0031]
Further, the resistance values of the resistance elements incorporated in the first filter circuit 1 and the second filter circuit 32 are set to Rref of 5 by the first resistance value changing circuit 2 and the second resistance value changing circuit 31, as shown in FIG. Therefore, the variable width of the resistance value of the resistance element built in the first filter circuit 1 and the second filter circuit 32 is set to + 50% to −25%. As a result, it is possible to cover a range of absolute variation of the resistance element and the capacitance element that can be considered in a general semiconductor integrated circuit.
[0032]
The IF filter circuit is configured as described above, and when energization is started in the signal conversion device incorporating the IF filter circuit, the IF filter circuit performs the following successive comparison and performs the center frequency of the first filter circuit 1. Adjustments are being made.
[0033]
First, the reference signal 30 s is input to the second filter circuit 32 of the adjustment circuit 3. Here, an IF local signal can be used as the reference signal 30s, and it is generated from an oscillator provided in a signal conversion device incorporating an IF filter circuit. In particular, in the present embodiment, input of the reference signal 30s to the second filter circuit 32 is started with the detection of the lock of the reference signal frequency as a trigger in the lock detector built in the PLL circuit in the signal converter. As a result, a stable reference signal 30s can be obtained.
[0034]
As the input of the reference signal 30s starts, the phase comparison circuit 33 compares the phase of the reference signal 30s and the output signal 32s and outputs a comparison information signal 33s.
[0035]
Here, in order to perform successive comparison, the most significant bit of the 4-bit control signal 34s is processed, and the control signal generation circuit 34 sets the control signal 34s to “1000” (decimal notation “8”). Is configured to output.
[0036]
The second resistance value changing circuit 31 adjusts the resistance value of the resistance element built in the second filter circuit 32 based on the input control signal 34s.
[0037]
After adjusting the resistance value, the reference signal 30s is input to the second filter circuit 32, the output signal 32s is input to the phase comparison circuit 33, and the reference signal 30s is input to the phase comparison circuit 33 to perform phase comparison. The comparison information signal 33s is output.
[0038]
The control signal generation circuit 34 outputs a control signal 34s based on the input comparison information signal 33s. Here, since the center frequency of the second filter circuit 32 is lowered by the resistance value adjustment performed earlier, the center frequency of the second filter circuit 32 is now shifted to a lower side than the frequency of the reference signal 30s. As a result, the output signal 32 s is out of phase with the reference signal 30 s, and the control signal generation circuit 34 controls the second resistance value changing circuit 31 to lower the resistance value in the second filter circuit 32. Control signal 34s to be output.
[0039]
In particular, since successive comparison is performed, in this processing, the second most significant bit of the 4-bit control signal 34s is processed. In this case, the most significant bit is lowered so as to lower the resistance value. In order to set the second bit from the higher order, a control signal 34 s is output in which “1000” is “0100” (decimal notation “4”).
[0040]
The second resistance value changing circuit 31 adjusts the resistance value of the resistance element built in the second filter circuit 32 based on the input control signal 34s.
[0041]
After adjusting the resistance value, the reference signal 30s is input to the second filter circuit 32, the output signal 32s is input to the phase comparison circuit 33, and the reference signal 30s is input to the phase comparison circuit 33 to perform phase comparison. The comparison information signal 33s is output.
[0042]
The control signal generation circuit 34 outputs a control signal 34s based on the input comparison information signal 33s. Here, since the center frequency is raised by the resistance value adjustment performed earlier, the center frequency of the second filter circuit 32 remains shifted to the higher side than the frequency of the reference signal 30 s. The phase of 32s is more advanced than that of the reference signal 30s, and the control signal generation circuit 34 outputs a control signal 34s for controlling the second resistance value changing circuit 31 so as to increase the resistance value in the second filter circuit 32.
[0043]
In particular, since successive comparison is performed, in this processing, the third bit from the top of the 4-bit control signal 34s is processed. In this case, the second bit from the top is used to increase the resistance value. Is held and the control signal 34s is output with “0100” set to “0110” (decimal notation “6”) in order to set the third bit from the top.
[0044]
The second resistance value changing circuit 31 adjusts the resistance value of the resistance element built in the second filter circuit 32 based on the input control signal 34s.
[0045]
After adjusting the resistance value, the reference signal 30s is input to the second filter circuit 32, the output signal 32s is input to the phase comparison circuit 33, and the reference signal 30s is input to the phase comparison circuit 33 to perform phase comparison. The comparison information signal 33s is output.
[0046]
The control signal generation circuit 34 outputs a control signal 34s based on the input comparison information signal 33s. Here, since the center frequency of the second filter circuit 32 is lowered by the resistance value adjustment performed earlier, the center frequency of the second filter circuit 32 is shifted from the lower frequency of the reference signal 30s. Therefore, the output signal 32 s is delayed in phase from the reference signal 30 s, and the control signal generation circuit 34 controls the second resistance value changing circuit 31 so as to lower the resistance value in the second filter circuit 32. 34s is output.
[0047]
In particular, since sequential processing is performed, in this processing, the least significant bit of the 4-bit control signal 34s is processed, and in this case, the third bit from the top is lowered so as to lower the resistance value. Then, the fourth bit from the higher order is set and “0110” is output as “0101” (decimal notation “5”) as the control signal 34s.
[0048]
The second resistance value changing circuit 31 adjusts the resistance value of the resistance element built in the second filter circuit 32 based on the input control signal 34s.
[0049]
After adjusting the resistance value, the reference signal 30s is input to the second filter circuit 32, the output signal 32s is input to the phase comparison circuit 33, and the reference signal 30s is input to the phase comparison circuit 33 to perform phase comparison. The comparison information signal 33s is output.
[0050]
The control signal generation circuit 34 outputs a control signal 34s based on the input comparison information signal 33s. Here, since the center frequency of the second filter circuit 32 is raised by the resistance value adjustment performed previously, the center frequency of the second filter circuit 32 matches the frequency of the reference signal 30s, and the output signal 32s is the reference signal. It will be in phase with 30s. Then, the control signal generation circuit 34 outputs a control signal 34s for controlling the first resistance value changing circuit 2 so as to hold this resistance value.
[0051]
The control signal 34s is also input to the first resistance value changing circuit 2, so that the first resistance value changing circuit 2 determines the resistance value of the resistance element in the first filter circuit 1 based on the input control signal 34s. The center frequency of the first filter circuit 1 is adjusted.
[0052]
As described above, since the resistance value is adjusted by the 4-bit control signal 34s, the center frequency of the first filter circuit 1 is adjusted to the frequency of the reference signal 30s by the operation of the adjustment circuit 3 a total of four times. Can do.
[0053]
By adjusting the IF filter circuit configured as described above to the following configuration, the adjustment accuracy of the center frequency of the first filter circuit 1 can be further improved.
[0054]
In other words, as shown in FIG. 3, the reference signal 30s input to the second filter circuit 32 is input to the clock signal generation circuit 35, and the reference clock signal 40s is advanced in phase with the reference clock signal 40s. A clock signal 50 s and a delayed clock signal 60 s whose phase is delayed from the reference clock signal 40 s are generated, and the reference clock signal 40 s, the progress clock signal 50 s, and the delayed clock signal 60 s are generated as a pseudo sine wave signal generation circuit 36. To generate a pseudo sine wave signal 70s, and this pseudo sine wave signal 70s is used in place of the reference signal 30s.
[0055]
Here, a clock signal generation circuit 35 and a pseudo sine wave signal generation circuit 36 are provided, and a reference clock signal 40s generated by the clock signal generation circuit 35 and a pseudo sine wave signal generation are provided in the phase comparison circuit 33 as will be described later. Except for inputting the output signal 32 s of the second filter circuit 32 based on the pseudo sine wave signal 70 s generated by the circuit 36, the configuration is the same as that of the IF filter circuit described above, and a duplicate description is omitted.
[0056]
In the clock signal generation circuit 35, based on the input of the reference signal 30s, the reference clock signal 40s, the progress clock signal 50s whose phase is advanced from the reference clock signal 40s, and the delay whose phase is delayed from the reference clock signal 40s The clock signal 60s is generated.
[0057]
The pseudo sine wave signal generation circuit 36 generates the pseudo sine wave signal 70s by adding the reference clock signal 40s generated by the clock signal generation circuit 35, the progress clock signal 50s, and the delayed clock signal 60s. .
[0058]
More specifically, in this embodiment, as shown in FIG. 4, the progress clock signal 50 s is a signal advanced by 45 ° from the reference clock signal 40 s, and the delayed clock signal 60 s is the reference clock signal 40 s. The signal is 45 ° out of phase.
[0059]
Then, the pseudo sine wave signal generation circuit 36 adds the reference clock signal 40s, the progress clock signal 50s, and the delayed clock signal 60s to generate the pseudo sine wave signal 70s as shown in FIG.
[0060]
In this embodiment, a clock signal whose phase is shifted by 45 ° back and forth with respect to the reference clock signal 40s is used, but the phase shift is not limited to 45 ° and may be other values, Further, it may be configured to form a smoother pseudo sine wave signal by using more progressive clock signals 50s and delayed clock signals 60s. However, in the usage mode of the present embodiment, the reference clock signal 40s and the pseudo sine wave signal 70s generated from the clock signal whose phase is shifted by 45 ° back and forth with respect to the reference clock signal 40s are sufficient.
[0061]
The pseudo sine wave signal 70s thus generated is input to the second filter circuit 32, the output signal 32s is input to the phase comparison circuit 33, and the reference clock signal 40s generated by the clock signal generation circuit 35 is phase-compared. The circuit 33 is configured to be input to perform phase comparison.
[0062]
By detecting the deviation of the center frequency in the second filter circuit 32 using the pseudo sine wave signal 70s, for example, when the reference signal 30s is a clock that fluctuates with the power supply potential or the GND potential, the reference signal is output in the second filter circuit 32. Since the harmonics of the frequency at 30s (mainly the third and fifth components) cannot be attenuated, this harmonic part appears in the output signal 32s of the second filter circuit 32, and the phase comparison by the phase comparison circuit 33 Can be prevented from deteriorating.
[0063]
In particular, when a signal that is 45 ° phase advanced with respect to the reference clock signal 40s is used as the progress clock signal 50s, and a signal that is 45 ° phase delayed with respect to the reference clock signal 40s is used as the delayed clock signal 60s, The pseudo sine wave signal 70s generated by the pseudo sine wave signal generation circuit 36 is equivalent to a sine wave reference signal 30s sampled at a frequency eight times that of the reference signal 30s. Can be 7th, 9th, 15th, 16th,..., And deterioration of phase comparison accuracy due to harmonics can be accurately suppressed.
[0064]
In the above description, the case where the filter circuit is an IF filter circuit including a band-pass filter has been described. However, the filter circuit is not limited to the IF filter circuit, and is similarly applied to a filter circuit that requires adjustment of the passband. Is possible.
[0065]
【The invention's effect】
  According to the present invention, there is provided a first filter circuit that has a first resistance value changing circuit and is capable of changing the pass band by changing the resistance value by the first resistance value changing circuit.e,A second resistance value changing circuit having the same configuration as the first resistance value changing circuit; and a second filter circuit having a variable pass band by changing the resistance value by the second resistance value changing circuit; ,A clock signal generation circuit that generates a reference clock signal, a clock signal whose phase is advanced from the reference clock signal, and a clock signal whose phase is delayed from the reference clock signal, and a clock signal generated by the clock signal generation circuit Are added to generate a pseudo sine wave signal and input to the second filter circuit, a signal output from the second filter circuit based on the pseudo sine wave signal, and the reference Clock signalAn adjustment circuit comprising a phase comparison circuit that performs phase comparison with the control circuit and a control signal generation circuit that generates a control signal to be input to the second resistance value change circuit based on a comparison result in the phase comparison circuit, The control signal generated by the signal generation circuit is also input to the first resistance value changing circuit.RuThus, since the adjustment of the pass band of the filter device can be performed by the filter device itself, the adjustment work of the filter device before shipping which has been conventionally performed can be made unnecessary. Therefore, manufacturing efficiency can be improved.In addition, it is possible to eliminate the influence of harmonics of the frequency included in the signal input to the second filter circuit, and to improve the accuracy of phase comparison in the phase comparison circuit. Therefore, the adjustment accuracy of the pass band of the filter device can be improved.
[Brief description of the drawings]
FIG. 1 is a block diagram of a filter circuit according to the present invention.
FIG. 2 is a graph showing a relationship between a control signal generated by a control signal generation circuit and resistance values of resistance elements built in the first filter circuit and the second filter circuit.
FIG. 3 is a block diagram of another embodiment of the filter circuit according to the present invention.
FIG. 4 is an explanatory diagram for explaining a method of generating a pseudo sine wave signal.
FIG. 5 is a block diagram of an RF down-converter IC used for a GPS receiver.
[Explanation of symbols]
1 First filter circuit
2 1st resistance value change circuit
3 Adjustment circuit
31 Second resistance value change circuit
32 Second filter circuit
33 Phase comparison circuit
34 Control signal generation circuit
35 Clock signal generation circuit
36 Pseudo sine wave signal generation circuit
30s reference signal
32s output signal
33s comparison information signal
34s control signal
40s reference clock signal
50s progress clock signal
60s delayed clock signal
70s pseudo sine wave signal

Claims (3)

第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備え、
前記第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、
この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、
基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、前記基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、
このクロック信号生成回路で生成したクロック信号を加算して擬似正弦波信号を生成し、前記第２のフィルタ回路に入力する擬似正弦波信号生成回路と、
前記擬似正弦波信号に基づいて前記第２のフィルタ回路から出力された信号と前記基準クロック信号との位相比較を行う位相比較回路と、
この位相比較回路における比較結果に基づいて前記第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、
前記制御信号生成回路で生成した前記制御信号を前記第１の抵抗値変更回路にも入力するフィルタ装置。Has a first resistance value changing circuit, e Bei a first filter circuit which enables changing the passband by changing the resistance value in the first resistance value changing circuit,
A second resistance value changing circuit having the same configuration as the first resistance value changing circuit;
A second filter circuit whose pass band is variable by changing the resistance value by the second resistance value changing circuit;
A clock signal generation circuit for generating a reference clock signal, a clock signal whose phase is advanced from the reference clock signal, and a clock signal whose phase is delayed from the reference clock signal;
Adding a clock signal generated by the clock signal generation circuit to generate a pseudo sine wave signal, and inputting the pseudo sine wave signal to the second filter circuit; and
A phase comparison circuit that performs phase comparison between the signal output from the second filter circuit and the reference clock signal based on the pseudo sine wave signal ;
An adjustment circuit comprising a control signal generation circuit for generating a control signal to be input to the second resistance value changing circuit based on a comparison result in the phase comparison circuit;
It said control signal filter apparatus to enter also the control signal generated by the generation circuit to the first resistance value changing circuit. 前記制御信号生成回路は、複数本の接続配線を介して前記第１の抵抗値変更回路及び第前記２の抵抗値変更回路と接続され、前記第１の抵抗値変更回路及び前記第２の抵抗値変更回路に複数ビットの制御信号を出力し、The control signal generation circuit is connected to the first resistance value change circuit and the second resistance value change circuit via a plurality of connection wires, and the first resistance value change circuit and the second resistance value Output a multi-bit control signal to the value change circuit,
前記第１の抵抗値変更回路及び前記第２の抵抗値変更回路は、前記複数ビットの制御信号により抵抗値を変更し、The first resistance value changing circuit and the second resistance value changing circuit change a resistance value by the control signal of the plurality of bits,
前記制御信号生成回路は、前記制御信号の最上位ビットから順に変化させて、前記第２の抵抗値変更回路の抵抗値を変化させ、前記第１の抵抗値変更回路における抵抗値の調整を行う請求項１に記載のフィルタ装置。The control signal generation circuit changes the resistance value of the second resistance value changing circuit by changing the highest order bit of the control signal in order, and adjusts the resistance value in the first resistance value changing circuit. The filter device according to claim 1. 第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備えたフィルタ装置を具備し、
前記フィルタ装置は、
前記第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、
この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、
基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、前記基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、
このクロック信号生成回路で生成したクロック信号を加算して擬似正弦波信号を生成し、前記第２のフィルタ回路に入力する擬似正弦波信号生成回路と、
前記擬似正弦波信号に基づいて前記第２のフィルタ回路から出力された信号と前記基準クロック信号との位相比較を行う位相比較回路と、
この位相比較回路における比較結果に基づいて前記第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、
前記制御信号生成回路で生成した前記制御信号を前記第１の抵抗値変更回路にも入力する信号変換装置。Comprising a filter device comprising a first filter circuit having a first resistance value changing circuit, wherein the pass band can be changed by changing the resistance value in the first resistance value changing circuit ;
The filter device includes:
A second resistance value changing circuit having the same configuration as the first resistance value changing circuit;
A second filter circuit whose pass band is variable by changing the resistance value by the second resistance value changing circuit;
A clock signal generation circuit for generating a reference clock signal, a clock signal whose phase is advanced from the reference clock signal, and a clock signal whose phase is delayed from the reference clock signal;
Adding a clock signal generated by the clock signal generation circuit to generate a pseudo sine wave signal, and inputting the pseudo sine wave signal to the second filter circuit; and
A phase comparison circuit that performs phase comparison between the signal output from the second filter circuit and the reference clock signal based on the pseudo sine wave signal ;
An adjustment circuit comprising a control signal generation circuit for generating a control signal to be input to the second resistance value changing circuit based on a comparison result in the phase comparison circuit;
Signal converter the control signal generated by said control signal generating circuit to enter in the first resistance value changing circuit.
JP2003058344A 2003-03-05 2003-03-05 Filter device and signal conversion device including the filter device Expired - Fee Related JP4305008B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003058344A JP4305008B2 (en) 2003-03-05 2003-03-05 Filter device and signal conversion device including the filter device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003058344A JP4305008B2 (en) 2003-03-05 2003-03-05 Filter device and signal conversion device including the filter device

Publications (2)

Publication Number Publication Date
JP2004274120A JP2004274120A (en) 2004-09-30
JP4305008B2 true JP4305008B2 (en) 2009-07-29

Family

ID=33121473

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003058344A Expired - Fee Related JP4305008B2 (en) 2003-03-05 2003-03-05 Filter device and signal conversion device including the filter device

Country Status (1)

Country Link
JP (1) JP4305008B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102067448A (en) * 2008-06-19 2011-05-18 高通股份有限公司 Apparatus and method for tuning a Gm-C filter

Also Published As

Publication number Publication date
JP2004274120A (en) 2004-09-30

Similar Documents

Publication Publication Date Title
Muhammad et al. The first fully integrated quad-band GSM/GPRS receiver in a 90-nm digital CMOS process
JP5284131B2 (en) Phase synchronization circuit and receiver using the same
US20180323814A1 (en) Method of processing a digital signal derived from an analog input signal of a gnss receiver, a gnss receiver base band circuit for carrying out the method and a gnss receiver
KR100621704B1 (en) Apparatus and methods for tuning bandpass filters
US20030054783A1 (en) Directly tuned filter and method of directly tuning a filter
US20040146132A1 (en) Radio frequency built-in self test for quality monitoring of local oscillator and transmitter
US10084473B2 (en) Input path matching in pipelined continuous-time analog-to-digital converters
JP4317877B2 (en) Filter characteristic adjusting device and characteristic adjusting method thereof
US8154307B2 (en) Electronic circuit comprising a device to measure phase noise of an oscillating and/or resonant device
US7477099B2 (en) Filter adjustment circuit
JP5113368B2 (en) Jitter measuring apparatus, jitter measuring method, test apparatus, and electronic device
JP4305008B2 (en) Filter device and signal conversion device including the filter device
EP1248395B1 (en) Reference frequency spur cancellation in synthesized measurement receivers
US6977542B2 (en) Adjusting the trans-conductance of a filter
US20010002123A1 (en) Sampling device having an intrinsic filter
JP2011066733A (en) Superheterodyne receiver apparatus and reception method, and semiconductor integrated circuit for receiver apparatus
JP5103710B2 (en) High frequency signal measuring instrument
KR101810067B1 (en) Impedance magnitude and phase measurement circuit using sampling scheme
RU2255351C1 (en) Radio-receiving device of coherent radar with optimum filtration of signal
Shi et al. An On-Chip Built-in Linearity Estimation Methodology and Hardware Implementation
US8626469B2 (en) In-situ RC-calibration scheme for active RC filter
JP4038889B2 (en) Receiving machine
JP4530601B2 (en) Mixer offset compensation structure and compensation method
JP2007116247A (en) Orthogonal signal generation circuit and reception tuner having the same, and communication equipment
JP2005006129A (en) High frequency amplifier and gps receiver using the same

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040818

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051025

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080924

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090407

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090420

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees