JP4304768B2

JP4304768B2 - Conversion circuit, and image processing apparatus and display apparatus using the same

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Publication number: JP4304768B2
Application number: JP16249299A
Authority: JP
Inventors: 秀男森田
Original assignee: Sony Corp
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Priority date: 1999-06-09
Filing date: 1999-06-09
Publication date: 2009-07-29
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Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル信号をアナログ信号に変換するデジタル／アナログ（Ｄ／Ａ）変換器を複数有する変換回路、並びにそれを用いた画像処理装置および表示装置に関するものである。
【０００２】
【従来の技術】
たとえば、ＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙＤｅｖｉｃｅ）等、離散的画素（固定画素）構造を有する表示装置においては、一般的に、入力アナログ信号をデジタル信号に変換してデジタル信号処理を行っている。
デジタル信号処理を行う主な理由は、以下の通りである。
入力信号と表示装置の縦横の画素数は異なる場合があり、信号処理により画素数の変換を行う必要がある。この処理はアナログで行うより、デジタルで行う方が適している（この処理は、スキャンコンバートと呼ばれる）。
また、コントラスト、ブライト、ホワイトバランス、ガンマ調整等を行うこともある。
そして、デジタル信号処理が行われた後で、表示装置がアナログ入力対応の場合、デジタル／アナログ変換器でデジタル信号をアナログ信号に変換して、表示装置の駆動回路に供給する。
【０００３】
図１５は、デジタル信号処理を行う表示装置の基本的な構成例を示すブロック図である。
この表示装置１０は、図１５に示すように、アナログ／デジタル（Ａ／Ｄ）変換器１１、信号処理回路１２、Ｄ／Ａ変換器１３、ＬＣＤ駆動回路１４、駆動系を含むＬＣＤパネル１５、クロック発振回路１６、およびタイミングジェネレータ１７により構成されている。
この表示装置１０においては、Ａ／Ｄ変換器１１と信号処理回路１２は、入力端子ＴHIN から入力された水平同期ＨSYNCに同期して発振するクロック発振回路１６によるクロック信号ＣＬＫに同期して動作する。
また、信号処理回路１２、Ｄ／Ａ変換器１３、ＬＣＤ駆動回路１４、およびＬＣＤパネル１５は、タイミングジェネレータ１７により生成されるタイミング信号ＳＴＭに同期して動作する。
【０００４】
このような構成において、入力端子ＴSIN に入力されたアナログ画像信号ＡＩＭは、Ａ／Ｄ変換器１１でデジタル信号Ｓ１１に変換されて、信号処理回路１２に入力される。
信号処理回路１２においては、入力したデジタル画像信号に対して、ホワイトバランス、コントラスト、ブライト、ガンマ補正、さらに、画素数変換等の処理が行われる。
このようにデジタル信号処理が施された画像信号Ｓ１２は、Ｄ／Ａ変換器１３でアナログ画像信号Ｓ１３に変換されてＬＣＤ駆動回路１４に供給される。
そして、ＬＣＤ駆動回路１４によりＬＣＤパネル１５が駆動されて入力画像信号に応じた画像が表示される。
【０００５】
【発明が解決しようとする課題】
ところで、上述した表示装置では、表示装置の解像度が高い場合、そのアナログ系回路の周波数特性が不足することがある。
このとき、前段でデジタル信号処理をしている場合には、画面を複数に分割して複数のアナログ信号に変換し出力することで必要な周波数帯域を下げることができる。
たとえば、１画面を奇数画素と偶数画素に分けて、奇数画素をＤ／Ａ変換した信号の２系統に分ければ、各々のアナログ回路に必要な周波数帯域を１／２にすることができる。
これを水平方向に４画素毎に４分割して各々Ｄ／Ａ変換すれば、各々のアナログ回路に必要な周波数帯域は１／４となる。
【０００６】
また、周波数帯域を下げる別の方法としては、信号処理により、数ラインを並列化する方法もある。
２ラインを同時に２ライン分の時間をかけて読み出して、２つのＤ／Ａ変換器でＤ／Ａ変換すれば、各々の周波数帯域を１／２にすることができる。
以上の方法で高解像度の表示装置に必要なアナログ回路の周波数帯域を下げる処理が行われている。
【０００７】
図１６は、２つのＤ／Ａ変換器を用いて高解像度の表示装置に必要なアナログ回路の周波数帯域を下げるように構成した表示装置の構成例を示すブロック図である。
【０００８】
この表示装置２０は、図１６に示すように、Ａ／Ｄ変換器２１、信号処理回路２２、Ｄ／Ａ変換器２３，２４、ＬＣＤ駆動回路２５，２６、駆動系を含むＬＣＤパネル２７、クロック発振回路２８、およびタイミングジェネレータ２９により構成されている。
この表示装置２０においては、図１５の装置と同様に、Ａ／Ｄ変換器２１と信号処理回路２２は、入力端子ＴHIN から入力された水平同期ＨSYNCに同期して発振するクロック発振回路２８によるクロック信号ＣＬＫに同期して動作する。
また、信号処理回路２２、Ｄ／Ａ変換器２３，２４、ＬＣＤ駆動回路２５，２６、およびＬＣＤパネル２７は、タイミングジェネレータ２９により生成されるタイミング信号ＳＴＭに同期して動作する。
【０００９】
このような構成において、入力端子ＴSIN に入力されたアナログ画像信号ＡＩＭは、Ａ／Ｄ変換器２１でデジタル信号ＤＧ２１に変換されて、信号処理回路２２に入力される。
信号処理回路２２においては、入力したデジタル画像信号に対して、ホワイトバランス、コントラスト、ブライト、ガンマ補正、さらに、画素数変換等の処理が行われる。
また、信号処理回路２２では、ＬＣＤ駆動回路に入力するアナログ信号の周波数帯域を下げるため、デジタル信号処理が施された画像信号は、奇数画素データＯＤ２２と偶数画素データＥＤ２２に分離され、それぞれＤ／Ａ変換器２３，２４に供給される。
これら２系統のデジタルデータＯＤ２２，ＥＤ２２は、それぞれＤ／Ａ変換器２３，２４でアナログデータＯＡ２３，ＥＡ２３に変換されて、それぞれＬＣＤ駆動回路２５，２６に供給される。
そして、ＬＣＤ駆動回路２５，２６によりＬＣＤパネル２７が駆動されて入力画像信号に応じた画像が表示される。
【００１０】
ところが、上述したように、１画面を複数のＤ／Ａ変換器でアナログ信号に変換する場合に、各々のＤ／Ａ変換器の特性を完全に揃えることはできない。
一般には、黒レベルと１００％白レベルを揃える調整を行うことはできる。
しかし、Ｄ／Ａ変換器の入力と出力のリニアリティは調整することができないため、図１７に示すように、中間レベルで各Ｄ／Ａ変換器２３，２４の出力レベルを揃えることはできない。
【００１１】
図１７において、▲１▼で示す実線がＤ／Ａ変換器２３の入力データに対する出力電圧特性例を示し、▲２▼で示す実線がＤ／Ａ変換器２４の入力データに対する出力電圧特性例を示している。
このような特性を有するＤ／Ａ変換器２３，２４を用いた表示装置２０では、中間の明るさの場合、Ｄ／Ａ変換器２３の出力に応じた表示に比べ、Ｄ／Ａ変換器２４の出力に応じた表示は暗くなる。
【００１２】
そのため、表示される画面は、水平方向の画素を分割してＤ／Ａを２個使用した場合は、図１８に示すように、２画素周期の縦縞が中間調で見えることになる。
また、垂直方向のラインを分割して、Ｄ／Ａを２個使用した場合は、図１９に示すように、２ライン周期の横縞が中間調で見えることになる。
さらに、水平方向の画素を分割してＤ／Ａを４個使用した場合は、図２０に示すようび、４画素周期の縦縞が中間調で見えることになる。
【００１３】
これを防ぐには、Ｄ／Ａ変換のリニアリティを厳密に揃える必要がある。
これには、Ｄ／Ａ変換器の内部抵抗をレーザートリミングして精度を挙げる方法が考えられるが、価格の点から現実的ではない。
【００１４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、複数のＤ／Ａ変換器のリニアリティを厳密に揃えるような調整を行うことなく、Ｄ／Ａ変換のリニアリティを一様に揃えることができる変換回路およびそれを用いた画像処理装置を提供することにある。
また、本発明の目的は、Ｄ／Ａ変換器のリニアリティを厳密に揃えるような調整を行うことなく、画面に現出するｎ画素毎の筋が目立たないような一様な画面を実現できる表示装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第２の伝送経路に伝送される複数のデジタル信号をアナログ信号に変換して、各アナログ信号をそれぞれあらかじ決められた第４の伝送経路に出力する変換回路であって、入力されたデジタル信号を信号処理した後に所定の規則により区分された奇数画像データと偶数画像データに分離して、第１の伝送経路に出力する信号処理回路と、画像用の垂直同期信号を受けて、互いに異なる上記第１の伝送路に伝送された上記奇数画像データと偶数画像データが供給され、該第１の伝送経路を切替えて第２の伝送経路を介して上記デジタル／アナログ変換器へ転送する第１の切替回路と、上記第２の伝送経路に伝送された複数のデジタル信号をそれぞれアナログ信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて上記第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数のデジタル信号が所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべき上記あらかじめ決められた上記第４の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路とを有する。
【００１６】
また、本発明は、第２の伝送経路に伝送される複数のデジタル画像信号をアナログ画像信号に変換して、各アナログ画像信号をそれぞれあらかじ決められた第４の伝送経路に出力する画像処理装置であって、入力されたデジタル信号を画像処理した後に奇数画像データと偶数画像データに分離して、第１の伝送経路に出力する信号処理回路と、画像用の垂直同期信号を受けて、互いに異なる上記第１の伝送路に伝送された上記奇数画像データと偶数画像データが供給され、該第１の伝送経路を切り替えて第２の伝送経路を介して上記デジタル／アナログ変換器へ転送する第１の切替回路と、上記第２の伝送経路に伝送された複数の奇数画像データと偶数画像データをそれぞれアナログ画像信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて上記第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数のデジタル信号が所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべき上記あらかじめ決められた上記第４の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と備えた変換回路を有する。
【００１７】
また、本発明は、１画面分のデジタル画像信号を複数のアナログ画像信号に変換して、各アナログ画像信号をそれぞれあらかじ決められた伝送経路に出力する画像処理装置であって、上記１画面分のデジタル画像信号を所定の規則により区分された複数の奇数画像データと偶数画像データに分離して第１の伝送経路へ出力する信号処理回路と、垂直同期信号の入力レベルに応じて、上記複数の奇数画像データと偶数画像データの上記複数のデジタル／アナログ変換器への上記第１の伝送経路を切替可能な第１の切替回路と、上記第１の切替回路の出力に接続された第２の伝送経路から出力された複数の上記奇数画像データと偶数画像データをそれぞれアナログ画像信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数の奇数画像データと偶数画像データが所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ画像信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべきあらかじめ決められた上記第４の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と備えた変換回路とを有する。
【００１８】
また、本発明は、第２の伝送経路に伝送される複数のデジタル画像信号をアナログ画像信号に変換して、各アナログ画像信号をそれぞれあらかじ決められた第４の伝送経路を介して対応する駆動回路に出力し、当該複数の駆動回路により表示部に画像を表示する表示装置であって、入力されたデジタル画像信号を所定の規則により区分された複数の奇数画像データと偶数画像データに分離して複数の第１の伝送経路の出力する信号処理回路と、垂直同期信号の入力レベルに応じて、上記複数の奇数画像データと偶数画像データの上記複数のデジタル／アナログ変換器への上記第１の伝送経路を切替可能な第１の切替回路と、上記第１の切替回路の出力に接続された第２の伝送経路から出力された複数の上記奇数画像データと偶数画像データをそれぞれアナログ画像信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて上記第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数の奇数画像データと偶数画像データが所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ画像信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべき上記あらかじめ決められた第４の複数の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と備えた変換回路を有する。
【００１９】
また、本発明は、１画面分のデジタル画像信号を複数のアナログ画像信号に変換して、各アナログ画像信号をそれぞれあらかじ決められた第４の伝送経路を介して対応する駆動回路に出力し、当該複数の駆動回路により表示部に画像を表示する表示装置であって、
上記１画面分のデジタル画像信号を所定の規則により区分された複数の奇数画像データと偶数画像データに分離して第１の伝送経路の出力する信号処理回路と、垂直同期信号の入力レベルに応じて、上記複数の奇数画像データと偶数画像データの上記複数のデジタル／アナログ変換器への上記第１の伝送経路を切替可能な第１の切替回路と、上記第１の切替回路の出力に接続された第２の伝送経路から出力された複数の上記奇数画像データと偶数画像データをそれぞれアナログ画像信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて上記第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数の奇数画像データと偶数画像データが所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ画像信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべき上記あらかじめ決められた第４の複数の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と備えた変換回路とを有する。
【００２０】
また、本発明では、上記切替制御回路は、上記複数の伝送経路に伝送された複数のデジタル画像信号が略同じ確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力する。
【００２１】
また、本発明では、上記切替制御回路は、画像用垂直同期信号により切り替えられる。
【００２２】
また、本発明では、上記信号処理回路は、画像データを１水平ライン内の奇数画素データと偶数画素データに分離する。
【００２３】
また、本発明では、上記信号処理回路は、画像データを奇数ラインと偶数ラインに分離する。
【００２４】
また、本発明では、上記切替制御回路は、画像用垂直同期信号に同期して上記第１の切替信号および第２の切替信号の出力レベルを切り替える。
【００２６】
また、本発明では、信号処理回路で画像信号を奇数画像データと偶数画像データに分離し、切替制御回路で、画像用水平同期信号の出力レベルを切り替える場合に、切替制御回路は、さらに画像用垂直同期信号の出力レベルを反転させる。
【００２７】
本発明によれば、複数のデジタル信号、たとえばデジタル奇数画像データおよび偶数画像データが第１の切替回路に入力される。
このとき、切替制御回路では、第１の伝送経路に伝送された複数のデジタル信号が所定の確率、たとえば略同じ確率で、複数のＤ／Ａ変換器に入力されるように垂直同期信号が生成されて第１の切替回路に供給される。
垂直同期信号を受けた第１の切替回路では、第１の伝送経路に伝送された複数のデジタル信号が所定の確率で、複数のＤ／Ａ変換器に入力されるように第１の伝送経路の切り替えが行われ、切り替えられて第２の伝送経路に伝送されたデジタル信号は、それぞれＤ／Ａ変換器に入力される。
各Ｄ／Ａ変換器では、デジタル信号がそれぞれアナログ信号に変換されて第２の切替回路に出力される。
このとき、切替制御回路では、複数のＤ／Ａ変換器から出力された各アナログ信号が伝送されるべきあらかじめ決められた第４の伝送経路へ伝送されるように垂直同期信号が第２の切替回路に出力される。
垂直同期信号を受けた第２の切替回路では、複数のＤ／Ａ変換器から出力された各アナログ信号が伝送されるべきあらかじめ決められた第４の伝送経路へ伝送されるように第３の伝送経路の切り替えが行われる。
そして、第２の切替回路により伝送されるべきあらかじめ決められた第４の伝送経路へ伝送されたアナログ信号は、たとえば画像表示部の駆動回路にそれぞれ供給される。これにより、入力画像データに応じた画像が表示部に表示される。
この画像が表示される表示部の画面は、変換回路において、不均一な各Ｄ／Ａ変換器のリニアリティが、厳密に揃えるような調整を行うことなく一様に揃うことから、ｎ画素毎の筋が目立たないような一様な画面となる。
【００２９】
【発明の実施の形態】
以下、図面を参照しながら本発明を実施形態について説明する。
【００３０】
第１実施形態
本発明に係る変換回路を適用した画像処理装置を含む液晶表示装置の第１の実施形態を示すブロック図である。
【００３１】
この表示装置１００は、図１に示すように、Ａ／Ｄ変換器１０１、信号処理回路１０２、第１の切替回路としてのデジタルパス切替回路１０３、Ｄ／Ａ変換器１０４，１０５、第２の切替回路としてのアナログ信号切替回路１０６、ＬＣＤ駆動回路１０７，１０８、駆動系を含むＬＣＤパネル１０９、クロック発振回路１１０、タイミングジェネレータ１１１、および切替制御回路１１２により構成されている。
そして、第１の切替回路としてのデジタルパス切替回路１０３、Ｄ／Ａ変換器１０４，１０５、第２の切替回路としてのアナログ信号切替回路１０６、および切替制御回路１１２により、本発明に係る変換回路が構成されている。
この表示装置１００においては、Ａ／Ｄ変換器１０１と信号処理回路１０２は、入力端子ＴHIN から入力された水平同期ＨSYNCに同期して発振するクロック発振回路１１０によるクロック信号ＣＬＫに同期して動作する。
また、信号処理回路１０２、Ｄ／Ａ変換器１０４，１０５、ＬＣＤ駆動回路１０７，１０８、およびＬＣＤパネル２７は、タイミングジェネレータ２９により生成されるタイミング信号ＳＴＭに同期して動作する。
【００３２】
Ａ／Ｄ変換器１０１は、入力端子ＴSIN に入力されたアナログ画像信号ＡＩＭをデジタル信号ＤＧ１０１に変換して、信号処理回路１０２に出力する。
【００３３】
信号処理回路１０２は、入力したデジタル画像信号ＤＧ１０１に対して、ホワイトバランス、コントラスト、ブライト、ガンマ補正、さらに、画素数変換等の処理を行う。
また、信号処理回路２２は、ＬＣＤ駆動回路に入力するアナログ信号の周波数帯域を下げるため（本実施形態では１／２）、デジタル信号処理を施した画像信号を奇数画素データＯＤ１０２と偶数画素データＥＤ１０２に分離して、それぞれ異なるデジタルパス（伝送経路）ＤＰ１０１，ＤＰ１０２に出力する。
なお、このデジタルパス（伝送経路）ＤＰ１０１，ＤＰ１０２を伝送される奇数画素データおよび偶数画素データは、後述するように、あらかじめ決められたパスＡＰ１０３，ＡＰ１０４を伝送されて、それぞれ対応するＬＣＤ駆動回路１０７，１０８に供給される。
【００３４】
デジタルパス切替回路１０３は、２つの第１および第２の回路入力端子ＴIN11，ＴIN12、および２つの第１および第２の回路出力端子ＴOUT11 ，ＴOUT12 を有し、切替制御回路１１２による第１の切替信号ＳＳＷ１の入力レベルに応じて、デジタルパスＤＰ１０１に接続された第１の回路入力端子ＴIN11をデジタルパスＤＰ１０３に接続された第１の回路出力端子ＴOUT11 またはデジタルパスＤＰ１０４に接続された第２の回路出力端子ＴOUT12 に接続し、デジタルパスＤＰ１０２に接続された第２の回路入力端子ＴIN12を第２の回路出力端子ＴOUT12 または第１の回路出力端子ＴOUT11 に接続する。
本実施形態では、デジタルパス切替回路１０３は、第１の切替信号ＳＳＷ１がローレベルのときは第１の回路入力端子ＴIN11と第１の回路出力端子ＴOUT11 を接続するとともに、第２の回路入力端子ＴIN12と第２の回路出力端子ＴOUT12 を接続し、第１の切替信号ＳＳＷ１がハイレベルのときは第１の回路入力端子ＴIN11と第２の回路出力端子ＴOUT12 を接続するとともに、第２の回路入力端子ＴIN12と第１の回路出力端子ＴOUT11 を接続する。
すなわち、デジタルパス切替回路１０３は、第１の切替信号ＳＳＷ１がローレベルのときはデジタルパスＤＰ１０１を伝送された奇数画素データをデジタルパスＤＰ１０３に伝送させ、デジタルパスＤＰ１０２を伝送された偶数画素データをデジタルパスＤＰ１０４に伝送させ、第１の切替信号ＳＳＷ１がハイレベルのときはデジタルパスＤＰ１０１を伝送された奇数画素データをデジタルパスＤＰ１０４に伝送させ、デジタルパスＤＰ１０２を伝送された偶数画素データをデジタルパスＤＰ１０３に伝送させる。
【００３５】
図２は、デジタルパス切替回路１０３の構成例を示す回路図である。
このデジタルパス回路１０３は、２入力１出力の２つのセレクタ１０３１、および１０３２により構成されている。
【００３６】
セレクタ１０３１は、第１入力端子Ａが第１の回路入力端子ＴIN11に接続され、第２入力端子Ｂが第２の回路入力端子ＴIN12に接続され、出力端子Ｙが第１の回路出力端子ＴOUT11 に接続され、端子Ｓが第１の切替信号ＳＳＷ１の入力ラインに接続されている。
そして、セレクタ１０３１は、端子Ｓに入力される第１の切替信号ＳＳＷ１がローレベルのときは第１入力端子Ａに入力される奇数画素データを出力端子Ｙから第１の回路出力端子ＴOUT11 に出力し、第１の切替信号ＳＳＷ１がハイレベルのときは第２入力端子Ｂに入力される偶数画素データを出力端子Ｙから第１の回路出力端子ＴOUT11 に出力する。
【００３７】
セレクタ１０３２は、第１入力端子Ａが第２の回路入力端子ＴIN12に接続され、第２入力端子Ｂが第１の回路入力端子ＴIN11に接続され、出力端子Ｙが第２の回路出力端子ＴOUT12 に接続され、端子Ｓが第１の切替信号ＳＳＷ１の入力ラインに接続されている。
そして、セレクタ１０３２は、端子Ｓに入力される第１の切替信号ＳＳＷ１がローレベルのときは第１入力端子Ａに入力される偶数画素データを出力端子Ｙから第２の回路出力端子ＴOUT12 に出力し、第１の切替信号ＳＳＷ１がハイレベルのときは第２入力端子Ｂに入力される奇数画素データを出力端子Ｙから第２の回路出力端子ＴOUT12 に出力する。
【００３８】
Ｄ／Ａ変換器１０４は、デジタルパス切替回路１０３の第１の回路出力端子ＴOUT11 からデジタルパスＤＰ１０３に伝送される奇数画素データまたは偶数画素データをアナログ信号Ｓ１０４に変換して、アナログ信号切替回路１０６に接続されたパスＡＰ１０１に伝送させる。
【００３９】
Ｄ／Ａ変換器１０５は、デジタルパス切替回路１０３の第２の回路出力端子ＴOUT12 からデジタルパスＤＰ１０４に伝送される偶数画素データまたは奇数画素データをアナログ信号Ｓ１０５に変換して、アナログ信号切替回路１０６に接続されたパスＡＰ１０２に伝送させる。
【００４０】
アナログ信号切替回路１０６は、２つの第１および第２の回路入力端子ＴIN21，ＴIN22、および２つの第１および第２の回路出力端子ＴOUT21 ，ＴOUT22 を有し、切替制御回路１１２による第２の切替信号ＳＳＷ２の入力レベルに応じて、パスＡＰ１０１に接続された第１の回路入力端子ＴIN21をパスＡＰ１０３に接続された第１の回路出力端子ＴOUT21 またはパスＡＰ１０４に接続された第２の回路出力端子ＴOUT22 に接続し、パスＡＰ１０２に接続された第２の回路入力端子ＴIN22を第２の回路出力端子ＴOUT22 または第１の回路出力端子ＴOUT21 に接続する。
本実施形態では、アナログ信号切替回路１０６は、第２の切替信号ＳＳＷ２がローレベルのときは第１の回路入力端子ＴIN21と第１の回路出力端子ＴOUT21 を接続するとともに、第２の回路入力端子ＴIN22と第２の回路出力端子ＴOUT22 を接続し、第２の切替信号ＳＳＷ２がハイレベルのときは第１の回路入力端子ＴIN21と第２の回路出力端子ＴOUT22 を接続するとともに、第２の回路入力端子ＴIN22と第１の回路出力端子ＴOUT21 を接続する。
すなわち、アナログ信号切替回路１０６は、第２の切替信号ＳＳＷ２がローレベルのときはパスＡＰ１０１を伝送されたアナログ奇数画素データＳ１０４をＯＡ１０６としてパスＡＰ１０３に伝送させ、パスＡＰ１０２を伝送されたアナログ偶数画素データをＥＡ１０６としてパスＡＰ１０４に伝送させ、第２の切替信号ＳＳＷ２がハイレベルのときはパスＡＰ１０１を伝送されたアナログ偶数画素データＳ１０４をＥＡ１０６としてパスＡＰ１０４に伝送させ、パスＡＰ１０２を伝送されたアナログ奇数画素データＳ１０５をＯＡ１０６としてパスＡＰ１０３に伝送させる。
【００４１】
図３は、アナログ信号切替回路１０６の構成例を示す回路図である。
このアナログ信号切替回路１０６は、アナログスイッチとしての転送ゲートＴＧ１１〜ＴＧ１４、およびインバータＩＮＶ１１により構成されている。
【００４２】
転送ゲートＴＧ１１は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１とｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１のソース・ドレイン同士がそれぞれ接続されて構成され、一方の接続点が第１の回路入力端子ＴIN21に接続され、他方の接続点が第１の回路入力端子ＴOUT21 に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１１のゲートが第２の切替信号ＳＳＷ２の入力レベルを反転させるインバータＩＮＶ１１の出力端子に接続され、ＰＭＯＳトランジスタＰＴ１１のゲートが第２の切替信号ＳＳＷ２の入力ラインに接続されている。
したがって、転送ゲートＴＧ１１は、第２の切替信号ＳＳＷ２がローレベルのときは、導通状態に保持され、第１の回路入力端子ＴIN21に入力されたアナログ信号Ｓ１０４、具体的には、奇数画素データを第１の回路出力端子ＴOUT21 に転送する。
一方、転送ゲートＴＧ１１は、第２の切替信号ＳＳＷ２がハイレベルのときは、非導通状態に保持され、第１の回路入力端子ＴIN21に入力されたアナログ信号Ｓ１０４、具体的には、偶数画素データを第１の回路出力端子ＴOUT21 に転送しない。
【００４３】
転送ゲートＴＧ１２は、ＮＭＯＳトランジスタＮＴ１２とＰＭＯＳトランジスタＰＴ１２のソース・ドレイン同士がそれぞれ接続されて構成され、一方の接続点が第２の回路入力端子ＴIN22に接続され、他方の接続点が第１の回路入力端子ＴOUT21 に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１２のゲートが第２の切替信号ＳＳＷ２の入力ラインに接続され、ＰＭＯＳトランジスタＰＴ１２のゲートが第２の切替信号ＳＳＷ２の入力レベルを反転させるインバータＩＮＶ１１の出力端子に接続されている。
したがって、転送ゲートＴＧ１２は、第２の切替信号ＳＳＷ２がローレベルのときは、非導通状態に保持され、第２の回路入力端子ＴIN22に入力されたアナログ信号Ｓ１０４、具体的には、偶数画素データを第１の回路出力端子ＴOUT21 に転送しない。
一方、転送ゲートＴＧ１２は、第２の切替信号ＳＳＷ２がハイレベルのときは、導通状態に保持され、第２の回路入力端子ＴIN22に入力されたアナログ信号Ｓ１０４、具体的には、奇数画素データを第１の回路出力端子ＴOUT21 に転送する。
【００４４】
転送ゲートＴＧ１３は、ＮＭＯＳトランジスタＮＴ１３とＰＭＯＳトランジスタＰＴ１３のソース・ドレイン同士がそれぞれ接続されて構成され、一方の接続点が第２の回路入力端子ＴIN22に接続され、他方の接続点が第２の回路入力端子ＴOUT22 に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１３のゲートが第２の切替信号ＳＳＷ２の入力レベルを反転させるインバータＩＮＶ１１の出力端子に接続され、ＰＭＯＳトランジスタＰＴ１３のゲートが第２の切替信号ＳＳＷ２の入力ラインに接続されている。
したがって、転送ゲートＴＧ１３は、第２の切替信号ＳＳＷ２がローレベルのときは、導通状態に保持され、第２の回路入力端子ＴIN22に入力されたアナログ信号Ｓ１０４、具体的には、偶数画素データを第２の回路出力端子ＴOUT22 に転送する。
一方、転送ゲートＴＧ１３は、第２の切替信号ＳＳＷ２がハイレベルのときは、非導通状態に保持され、第２の回路入力端子ＴIN22に入力されたアナログ信号Ｓ１０４、具体的には、奇数画素データを第２の回路出力端子ＴOUT22 に転送しない。
【００４５】
転送ゲートＴＧ１４は、ＮＭＯＳトランジスタＮＴ１４とＰＭＯＳトランジスタＰＴ１４のソース・ドレイン同士がそれぞれ接続されて構成され、一方の接続点が第１の回路入力端子ＴIN21に接続され、他方の接続点が第２の回路入力端子ＴOUT22 に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１４のゲートが第２の切替信号ＳＳＷ２の入力ラインに接続され、ＰＭＯＳトランジスタＰＴ１４のゲートが第２の切替信号ＳＳＷ２の入力レベルを反転させるインバータＩＮＶ１１の出力端子に接続されている。
したがって、転送ゲートＴＧ１４は、第２の切替信号ＳＳＷ２がローレベルのときは、非導通状態に保持され、第１の回路入力端子ＴIN21に入力されたアナログ信号Ｓ１０４、具体的には、奇数画素データを第２の回路出力端子ＴOUT22 に転送しない。
一方、転送ゲートＴＧ１４は、第２の切替信号ＳＳＷ２がハイレベルのときは、導通状態に保持され、第１の回路入力端子ＴIN21に入力されたアナログ信号Ｓ１０４、具体的には、偶数画素データを第２の回路出力端子ＴOUT22 に転送する。
【００４６】
本実施形態においては、信号処理回路１０２で分離され、デジタルパスＤＰ１０１に伝送された奇数画素データは、変換回路のデジタルパス切替回路１０３で伝送パスの切り替えが行われて、Ｄ／Ａ変換器１０４またＤ／Ａ変換器１０５でアナログ信号に変換されたとしても、アナログ切替信号回路１０６を介して、必ず奇数画素データを処理しＬＣＤパネルを駆動するＬＣＤ駆動回路１０７に接続されたパスＡＰ１０３に伝送される。すなわち、デジタルパスＤＰ１０１に伝送された奇数画素データは、変換回路を介してあらかじめ決められた伝送されるべきパスＡＰ１０３に伝送される。
同様に、信号処理回路１０２で分離され、デジタルパスＤＰ１０２に伝送された偶数画素データは、変換回路のデジタルパス切替回路１０３で伝送パスの切り替えが行われて、Ｄ／Ａ変換器１０５またＤ／Ａ変換器１０４でアナログ信号に変換されたとしても、アナログ切替信号回路１０６を介して、必ず偶数画素データを処理しＬＣＤパネルを駆動するＬＣＤ駆動回路１０８に接続されたパスＡＰ１０４に伝送される。すなわち、デジタルパスＤＰ１０２に伝送された偶数画素データは、変換回路を介してあらかじめ決められた伝送されるべきパスＡＰ１０４に伝送される。
【００４７】
ＬＣＤ駆動回路１０７は、パスＡＰ１０３を伝送されたアナログ奇数画素データを受けてＬＣＤパネル１０９の分割された奇数ブロックを駆動して画像を表示させる。
【００４８】
ＬＣＤ駆動回路１０８は、パスＡＰ１０４を伝送されたアナログ偶数画素データを受けてＬＣＤパネル１０９の分割された偶数ブロックを駆動して画像を表示させる。
【００４９】
表示部としてのＬＣＤパネル２７は、たとえば奇数画素ブロックと偶数画素ブロックの２ブロックに分割された形態で、ＬＣＤ駆動回路１０７およびＬＣＤ駆動回路１０８により駆動され、入力アナログ画像データＡＩＭに応じた画像を表示する。
【００５０】
タイミングジェネレータ１１１は、自身でＬＣＤ駆動用水平同期信号ＨSYNCおよび垂直同期信号ＶSYNCを生成し、さらにタイミング信号ＴＭを生成してＤ／Ａ変換器１０４，１０５、ＬＣＤ駆動回路１０７，１０８、ＬＣＤパネル１０９に供給するとともに、切替制御回路１１２に、水平同期信号ＨSYNCおよび垂直同期信号ＶSYNCのうち少なくとも垂直同期信号ＶSYNCを供給する。
【００５１】
切替制御回路１１２は、たとえばタイミングジェネレータ１１１による垂直同期信号ＶSYNCに同期し、かつ垂直同期信号ＶSYNCの入力毎にそのレベルを切り替えた第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２を生成し、第１の切替信号ＳＳＷ１をデジタルパス切替回路１０３に出力し、第１の切替信号ＳＳＷ１と同レベルの第２の切替回路ＳＳＷ２をアナログ信号切替回路１０６に出力する。
切替制御回路１１２は、垂直同期信号ＶSYNCを入力すると、まずローレベルの第１の切替信号ＳＳＷ１と第２の切替回路ＳＳＷ２を次の垂直同期信号ＶSYNCを入力するまで出力し、次の垂直同期信号ＶSYNCを入力するとハイレベルの第１の切替信号ＳＳＷ１と第２の切替回路ＳＳＷ２を次の垂直同期信号ＶSYNCを入力するまで出力する。
このように、切替制御回路１１２は、垂直同期信号ＶSYNC毎に、第１の切替信号ＳＳＷ１と第２の切替回路ＳＳＷ２のレベルを切り替えて、デジタルパス切替回路１０３とアナログ信号切替回路１０６とを同期して切り替えている。
【００５２】
換言すれば、切替制御回路１１２は、信号処理回路１０２で分離されたでデジタル奇数画素データと偶数画素データが、略同じ確率でＤ／Ａ変換器１０４および１０５に入力されるように第１の切替信号ＳＳＷ１を生成し出力している。
かつ、切替制御回路１１２は、Ｄ／Ａ変換器１０４および１０５でアナログ信号に変換された奇数画素データは、必ずあらかじめ決められた伝送されるべきパスＡＰ１０３に伝送されてＬＣＤ駆動回路１０７で処理され、Ｄ／Ａ変換器１０４および１０５でアナログ信号に変換された偶数画素データは、必ずあらかじめ決められた伝送されるべきパスＡＰ１０４に伝送されてＬＣＤ駆動回路１０８で処理されように第２の切替信号ＳＳＷ２を生成し出力している。
【００５３】
次に、上記構成による動作を図４のタイミングチャートに関連付けて説明する。
入力端子ＴSIN に入力されたアナログ画像信号ＡＩＭは、Ａ／Ｄ変換器１０１でデジタル信号ＤＧ１０１に変換されて、信号処理回路２２に入力される。
信号処理回路１０２においては、入力したデジタル画像信号に対して、ホワイトバランス、コントラスト、ブライト、ガンマ補正、さらに、画素数変換等の処理が行われる。
また、信号処理回路１０２では、ＬＣＤ駆動回路に入力するアナログ信号の周波数帯域を下げるため、デジタル信号処理が施された画像信号は、奇数画素データＯＤ１０２と偶数画素データＥＤ１０２に分離される。
そして、図４（Ｅ）に示すように、分離された奇数画素データＯＤ１０２は、デジタルパスＤＰ１０１を伝送されてデジタルパス切替回路１０３の第１の回路入力端子ＴIN11に入力される。
一方、図４（Ｆ）に示すように、分離された偶数画素データＥＤ１０２は、デジタルパスＤＰ１０２を伝送されてデジタルパス切替回路１０３の第２の回路入力端子ＴIN12に入力される。
【００５４】
また、タイミングジェネレータ１１１においては、図４（Ａ），（Ｂ）に示すように、ＬＣＤ駆動用水平同期信号ＨSYNCおよび垂直同期信号ＶSYNCが生成され、切替制御回路１１２に供給される。
切替制御回路１１２では、入力した垂直同期信号ＶSYNCに同期して、まず図４（Ｃ），（Ｄ）に示すように、ローレベルの第１の切替信号ＳＳＷ１と第２の切替回路ＳＳＷ２が生成され、第１の切替信号ＳＳＷ１がデジタルパス切替回路１０３に、第２の切替信号ＳＳＷ２がアナログ信号切替回路１０６に、次の垂直同期信号ＶSYNCが入力されるまでローレベルのままで出力される。
【００５５】
ローレベルの第１の切替信号ＳＳＷ１が供給されたデジタルパス切替回路１０３では、第１の回路入力端子ＴIN11と第１の回路出力端子ＴOUT11 が接続されるとともに、第２の回路入力端子ＴIN12と第２の回路出力端子ＴOUT12 が接続される。
これにより、図４（Ｇ）に示すように、デジタルパスＤＰ１０１に伝送されたデジタル奇数画素データＯＤ１０２がデジタルパスＤＰ１０３に伝送されてＤ／Ａ変化器１０４に入力され、図４（Ｈ）に示すように、デジタルパスＤＰ１０２を伝送されたデジタル偶数画素データＥＤ１０２がデジタルパスＤＰ１０４に伝送されてＤ／Ａ変換器１０５に入力される。
【００５６】
Ｄ／Ａ変換器１０４では、デジタルパス切替回路１０３の第１の回路出力端子ＴOUT11 からデジタルパスＤＰ１０３に伝送された奇数画素データがアナログ信号Ｓ１０４に変換され、図４（Ｉ）に示すように、このアナログ奇数画素データＳ１０４はパスＡＰ１０１を伝送されて、アナログ信号切替回路１０６の第１の回路入力端子ＴIN21に入力される。
また、Ｄ／Ａ変換器１０５では、デジタルパス切替回路１０３の第２の回路出力端子ＴOUT12 からデジタルパスＤＰ１０４に伝送された偶数画素データがアナログ信号Ｓ１０５に変換され、図４（Ｊ）に示すように、このアナログ偶数画素データＳ１０５がパスＡＰ１０２に伝送されて、アナログ信号切替回路１０６の第２の回路入力端子ＴIN22に入力される。
【００５７】
このとき上述したように、アナログ信号切替回路１０６には、ローレベルの第２の切替信号ＳＳＷ２が供給されている。
このように、ローレベルの第２の切替信号ＳＳＷ２が供給されたアナログ信号切替回路１０６では、第１の回路入力端子ＴIN21と第１の回路出力端子ＴOUT21 が接続されるとともに、第２の回路入力端子ＴIN22と第２の回路出力端子ＴOUT22 が接続される。
これにより、図４（Ｋ）に示すように、パスＡＰ１０１を伝送されたアナログ奇数画素データＳ１０４がＯＡ１０６としてパスＡＰ１０３に伝送されてＬＣＤ駆動回路１０７に入力され、図４（Ｌ）に示すように、パスＡＰ１０２を伝送されたアナログ偶数画素データがＥＡ１０６としてパスＡＰ１０４に伝送されてＬＣＤ駆動回路１０８に入力される。
【００５８】
ＬＣＤ駆動回路１０７では、パスＡＰ１０３を伝送されたアナログ奇数画素データを受けてＬＣＤパネル１０９の分割された奇数画素ブロックが駆動され、また、ＬＣＤ駆動回路１０８では、パスＡＰ１０４を伝送されたアナログ偶数画素データを受けてＬＣＤパネル１０９の分割された偶数画素ブロックが駆動されて、入力アナログ画像データＡＩＭに応じた画像が表示される。
【００５９】
そして、図４（Ａ）に示すように、タイミングジェネレータ１１１で生成された次の垂直同期信号ＶSYNCが切替制御回路１１２に入力されると、切替制御回路１１２では、図４（Ｃ），（Ｄ）に示すように、第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２がローレベルからハイレベルに切り替えられて、デジタルパス切替回路１０３およびアナログ信号切替回路１０６にそれぞれ出力される。なお、第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２は次の垂直同期信号ＶSYNCが入力されるまでハイレベルのままで出力される。
【００６０】
ハイレベルの第１の切替信号ＳＳＷ１が供給されたデジタルパス切替回路１０３では、第１の回路入力端子ＴIN11と第２の回路出力端子ＴOUT12 が接続されるとともに、第２の回路入力端子ＴIN12と第１の回路出力端子ＴOUT11 が接続される。
これにより、図４（Ｇ）に示すように、デジタルパスＤＰ１０１に伝送されたデジタル奇数画素データＯＤ１０２がデジタルパスＤＰ１０４に伝送されてＤ／Ａ変化器１０５に入力され、図４（Ｈ）に示すように、デジタルパスＤＰ１０２を伝送されたデジタル偶数画素データＥＤ１０２がデジタルパスＤＰ１０３に伝送されてＤ／Ａ変換器１０４に入力される。
【００６１】
Ｄ／Ａ変換器１０４では、デジタルパス切替回路１０３の第１の回路出力端子ＴOUT11 からデジタルパスＤＰ１０３に伝送された偶数画素データがアナログ信号Ｓ１０４に変換され、図４（Ｉ）に示すように、このアナログ偶数画素データＳ１０４はパスＡＰ１０１を伝送されて、アナログ信号切替回路１０６の第１の回路入力端子ＴIN21に入力される。
また、Ｄ／Ａ変換器１０５では、デジタルパス切替回路１０３の第２の回路出力端子ＴOUT12 からデジタルパスＤＰ１０４に伝送された奇数画素データがアナログ信号Ｓ１０５に変換され、図４（Ｊ）に示すように、このアナログ奇数画素データＳ１０５がパスＡＰ１０２に伝送されて、アナログ信号切替回路１０６の第２の回路入力端子ＴIN22に入力される。
【００６２】
このとき上述したように、アナログ信号切替回路１０６には、ハイレベルの第２の切替信号ＳＳＷ２が供給されている。
このように、ハイレベルの第２の切替信号ＳＳＷ２が供給されたアナログ信号切替回路１０６では、第１の回路入力端子ＴIN21と第２の回路出力端子ＴOUT22 が接続されるとともに、第２の回路入力端子ＴIN22と第１の回路出力端子ＴOUT21 が接続される。
これにより、図４（Ｋ）に示すように、パスＡＰ１０２を伝送されたアナログ奇数画素データＳ１０５がＯＡ１０６としてパスＡＰ１０３に伝送され、ＬＣＤ駆動回路１０７に入力され、図４（Ｌ）に示すように、パスＡＰ１０１を伝送されたアナログ偶数画素データがＥＡ１０６としてパスＡＰ１０４に伝送され、ＬＣＤ駆動回路１０８に入力される。
【００６３】
ＬＣＤ駆動回路１０７では、パスＡＰ１０３を伝送されたアナログ奇数画素データを受けてＬＣＤパネル１０９の分割された奇数画素ブロックが駆動され、また、ＬＣＤ駆動回路１０８では、パスＡＰ１０４を伝送されたアナログ偶数画素データを受けてＬＣＤパネル１０９の分割された偶数画素ブロックが駆動されて、入力アナログ画像データＡＩＭに応じた画像が表示される。
【００６４】
このように、本第１の実施形態では、垂直同期信号ＶSYNC毎に、デジタルパス切替回路１０３とアナログ信号切替回路１０６を同期して切替えていることから、表示部としてのＬＣＤパネル１０９には、図５（Ａ）と（Ｂ）に示すような画面が、１画面毎の交互に表示されることになる。
これは、ある画素についてみると、Ｄ／Ａ変換処理したＤ／Ａ変換器１０４，１０５が、１画面毎に入れ替わっている。
そのため、誤差が時間軸で積分され平均化するので、Ｄ／Ａ変換器１０４，１０５の出力レベル差による特定のパターンが見えにくくなる。
【００６５】
以上説明したように、本第１の実施形態によれば、第１の切替信号ＳＳＷ１がローレベルのときはデジタルパスＤＰ１０１を伝送された奇数画素データをデジタルパスＤＰ１０３に伝送させ、デジタルパスＤＰ１０２を伝送された偶数画素データをデジタルパスＤＰ１０４に伝送させ、第１の切替信号ＳＳＷ１がハイレベルのときはデジタルパスＤＰ１０１を伝送された奇数画素データをデジタルパスＤＰ１０４に伝送させ、デジタルパスＤＰ１０２を伝送された偶数画素データをデジタルパスＤＰ１０３に伝送させるデジタルパス切替回路１０３と、第２の切替信号ＳＳＷ２がローレベルのときはＤ／Ａ変換器１０４によりパスＡＰ１０１を伝送されたアナログ奇数画素データＳ１０４をＯＡ１０６としてパスＡＰ１０３に伝送させ、Ｄ／Ａ変換器１０５によりパスＡＰ１０２を伝送されたアナログ偶数画素データをＥＡ１０６としてパスＡＰ１０４に伝送させ、第２の切替信号ＳＳＷ２がハイレベルのときはＤ／Ａ変換器１０４によりパスＡＰ１０１を伝送されたアナログ偶数画素データＳ１０４をＥＡ１０６としてパスＡＰ１０４に伝送させ、Ｄ／Ａ変換器１０５によりパスＡＰ１０２を伝送されたアナログ奇数画素データＳ１０５をＯＡ１０６としてパスＡＰ１０３に伝送させるアナログ信号切替回路１０６と、垂直同期信号ＶSYNC毎に、第１の切替信号ＳＳＷ１と第２の切替回路ＳＳＷ２のレベルを切り替えて、デジタルパス切替回路１０３とアナログ信号切替回路１０６とを同期して切り替える切替制御回路１１２とを設けたので、Ｄ／Ａ変換処理するＤ／Ａ変換器１０４，１０５を１画面毎に入れ替えることができ、その結果、黒レベルと１００％白レベルを揃えリニアリティを厳密に揃えるような調整を行うことなく、また、温度特性等の影響を受けたとしても両Ｄ／Ａ変換器１０４，１０５の特性誤差を時間軸で積分し平均化することができる。
したがって、Ｄ／Ａ変換器１０４，１０５の出力レベル差による特定のパターンが見えにくくなり、画面に現出する２画素毎の筋が目立たないような一様な画面を実現できる表示装置を提供することができる利点がある。
【００６６】
第２実施形態
図６は、本発明に係る変換回路を適用した画像処理装置を含む液晶表示装置の第２の実施形態を示すブロック図である。
【００６７】
本第２の実施形態が上述した第１の実施形態と異なる点は、切替制御回路１１２Ａが垂直同期信号ＶSYNC毎に、第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２のレベルを反転させ、かつ、水平同期信号ＨSYNC毎に第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２のレベルを切り替えて、水平同期信号ＨSYNC毎にデジタルバス切替回路１０３とアナログ信号切替回路１０６を同期して切替えていることにある。
その他の構成は、第１の実施形態と同様である。
【００６８】
図７は、図６の表示装置のタイミングチャートである。
図７に示すように、本第２の実施形態では、図７（Ａ）〜（Ｄ）に示すように、水平同期信号ＨSYNC毎に第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２のレベルを切り替えて、１ライン毎にデジタルバス切替回路１０３とアナログ信号切替回路１０６を同期して切り替え、かつ、デジタルバス切替回路１０３とアナログ信号切替回路１０６を切り替えさせる第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２の始めのレベルを垂直同期信号ＶSYNC毎に、逆にしている（反転させている）。
【００６９】
このような制御を行うことにより、表示部としてのＬＣＤパネル１０９には、図８（Ａ）および（Ｂ）に示すような画面が、１画面毎の交互に表示されることになる。
【００７０】
本第２の実施形態に場合も、上述した第１の実施形態と同様に、ある画素についてみると、Ｄ／Ａ変換処理したＤ／Ａ変換器１０４，１０５が、１画面毎に入れ替わっている。
そのため、誤差が時間軸で積分され平均化するので、Ｄ／Ａ変換器１０４，１０５の出力レベル差による特定のパターンが見えにくくなる。
本第２の実施形態によれば、第１の実施形態に比較して、Ｄ／Ａ変換器１０４，１０５の出力レベル差による特定のパターンがさらに見えにくくなる利点がある。
【００７１】
第３実施形態
図９は、本発明に係る変換回路を適用した画像処理装置を含む液晶表示装置の第３の実施形態を示すブロック図である。
【００７２】
本第３の実施形態が上述した第１の実施形態と異なる点は、奇数画素データおよび偶数画素データに分離して出力する代わりに、信号処理回路１０２Ａで、奇数ラインと偶数ラインとに分離して、それぞれデジタルパスＤＰ１０１，ＤＰ１０２に伝送させるようにしたことにある。
その他の構成は上述した第１の実施形態と同様である。
【００７３】
図１０は、図９の表示装置のタイミングチャートである。
図１０に示すように、本第２の実施形態では、図１０（Ａ）〜（Ｄ）に示すように、垂直同期信号ＶSYNC毎に第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２のレベルを切り替え、デジタルバス切替回路１０３とアナログ信号切替回路１０６を同期して切替えている。
【００７４】
本第３の実施形態の場合、表示部としてのＬＣＤパネル１０９には、図１１（Ａ）および（Ｂ）に示すような画面が、１画面毎の交互に表示されることになる。
【００７５】
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００７６】
なお、上述した各実施形態では、Ｄ／Ａ変換器を２個用いた場合を例に説明したが、本発明は、これに限定されるものではなく、さらに多くのＤ／Ａ変換器を用いた場合にも適用できることはいうまでもない。
たとえば、Ｄ／Ａ変換器を４個用いて、奇数偶数画素分離処理を行う場合には、表示部としてのＬＣＤパネル１０９には、図１２（Ａ），（Ｂ）、さらには図１３（Ａ），（Ｂ）に示すような画面が、１画面毎の順次に表示されることになる。
【００７７】
この場合も、上述した第１の実施形態と同様に、ある画素についてみると、Ｄ／Ａ変換処理した４つのＤ／Ａ変換器が、１画面毎に入れ替わり、誤差が時間軸で積分され平均化するので、４つのＤ／Ａ変換器の出力レベル差による特定のパターンが見えにくくなる。
【００７８】
図１４には、ｎ個のＤ／Ａ変換器を用いた回路例を示す。
この場合、切替制御回路１１２Ｂは、画面の各々の画素についてｎ個のＤ／Ａ変換器を同じ確立で使用するようにデジタルバス切替回路１０３Ａとアナログ信号切替回路１０６Ａを同期して切替える。
この場合も上述した各実施形態の効果と同様の効果を得ることができる。
【００７９】
【発明の効果】
以上説明したように、本発明によれば、Ｄ／Ａ変換処理する複数のＤ／Ａ変換器を１画面毎に入れ替えることができる。
その結果、黒レベルと１００％白レベルを揃えリニアリティを厳密に揃えるような調整を行うことなく、また、温度特性等の影響を受けたとしても複数のＤ／Ａ変換器の特性誤差を時間軸で積分し平均化することができる。
したがって、複数のＤ／Ａ変換器の出力レベル差による特定のパターンが見えにくくなり、画面に現出するｎ画素毎の筋が目立たないような一様な画面を実現できる表示装置を提供することができる利点がある。
【図面の簡単な説明】
【図１】本発明に係る変換回路を適用した画像処理装置を含む液晶表示装置の第１の実施形態を示すブロック図である。
【図２】本発明に係るデジタルパス切替回路の構成例を示す回路図である。
【図３】本発明に係るアナログ信号切替回路の構成例を示す回路図である。
【図４】第１の実施形態の動作を説明するためのタイミングチャートである。
【図５】第１の実施形態に係る表示装置の表示画面を説明するための図である。
【図６】本発明に係る変換回路を適用した画像処理装置を含む液晶表示装置の第２の実施形態を示すブロック図である。
【図７】図６の装置のタイミングチャートである。
【図８】第２の実施形態に係る表示装置の表示画面を説明するための図である。
【図９】本発明に係る変換回路を適用した画像処理装置を含む液晶表示装置の第３の実施形態を示すブロック図である。
【図１０】図９の装置のタイミングチャートである。
【図１１】第３の実施形態に係る表示装置の表示画面を説明するための図である。
【図１２】Ｄ／Ａ変換器を４個用いて奇数偶数画素分離処理を行う表示装置の表示画面を説明するための図である。
【図１３】Ｄ／Ａ変換器を４個用いて奇数偶数画素分離処理を行う表示装置の表示画面を説明するための図である。
【図１４】Ｄ／Ａ変換器をｎ個用いた表示装置の構成例を示すブロック図である。
【図１５】デジタル信号処理を行う表示装置の基本的な構成例を示すブロック図である。
【図１６】２つのＤ／Ａ変換器を用いて高解像度の表示装置に必要なアナログ回路の周波数帯域を下げるように構成した表示装置の構成例を示すブロック図である。
【図１７】図１６の装置に適用された２つのＤ／Ａ変換器の入力データに対する出力電圧特性例を示す図である。
【図１８】図１６の装置で水平方向の画素を分割してＤ／Ａを２個使用した場合の表示画面を示す図である。
【図１９】図１６の装置で垂直方向のラインを分割して、Ｄ／Ａを２個使用した場合の表示画面を示す図である。
【図２０】図１６の装置で水平方向の画素を分割してＤ／Ａを４個使用した場合の表示画面を示す図である。
【符号の説明】
１００，１００Ａ，１００Ｂ，１００Ｃ…表示装置、１０１…Ａ／Ｄ変換器、１０２…信号処理回路、１０３，１０３Ａ…デジタルパス切替回路、１０４，１０５，１０４−１〜１０４−ｎ…Ｄ／Ａ変換器、１０６，１０６Ａ…アナログ信号切替回路、１０７，１０８，１０７−１〜１０７−ｎ…ＬＣＤ駆動回路、１０９…ＬＣＤパネル、１１０…クロック発振回路、１１１１…タイミングジェネレータ、１１２，１１２Ａ，１１２Ｂ…切替制御回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a conversion circuit having a plurality of digital / analog (D / A) converters for converting a digital signal into an analog signal, and an image processing apparatus and a display apparatus using the conversion circuit.
[0002]
[Prior art]
For example, in a display device having a discrete pixel (fixed pixel) structure such as an LCD (Liquid Crystal Display Device), an input analog signal is generally converted into a digital signal and digital signal processing is performed.
The main reasons for performing digital signal processing are as follows.
The number of pixels in the vertical and horizontal directions of the input signal and the display device may be different, and it is necessary to convert the number of pixels by signal processing. This processing is more suitable digitally than analog processing (this processing is called scan conversion).
In addition, contrast, brightness, white balance, gamma adjustment, and the like may be performed.
Then, after the digital signal processing is performed, when the display device is compatible with analog input, the digital signal is converted into an analog signal by a digital / analog converter and supplied to the drive circuit of the display device.
[0003]
FIG. 15 is a block diagram illustrating a basic configuration example of a display device that performs digital signal processing.
As shown in FIG. 15, the display device 10 includes an analog / digital (A / D) converter 11, a signal processing circuit 12, a D / A converter 13, an LCD driving circuit 14, an LCD panel 15 including a driving system, A clock oscillation circuit 16 and a timing generator 17 are included.
In this display device 10, the A / D converter 11 and the signal processing circuit 12 operate in synchronization with the clock signal CLK by the clock oscillation circuit 16 that oscillates in synchronization with the horizontal synchronization HSYNC input from the input terminal THIN. .
Further, the signal processing circuit 12, the D / A converter 13, the LCD driving circuit 14, and the LCD panel 15 operate in synchronization with the timing signal STM generated by the timing generator 17.
[0004]
In such a configuration, the analog image signal AIM input to the input terminal TSIN is converted into a digital signal S11 by the A / D converter 11 and input to the signal processing circuit 12.
The signal processing circuit 12 performs processing such as white balance, contrast, brightness, gamma correction, and pixel number conversion on the input digital image signal.
The image signal S12 subjected to the digital signal processing in this way is converted into an analog image signal S13 by the D / A converter 13 and supplied to the LCD drive circuit 14.
Then, the LCD panel 15 is driven by the LCD driving circuit 14 and an image corresponding to the input image signal is displayed.
[0005]
[Problems to be solved by the invention]
By the way, in the display apparatus mentioned above, when the resolution of a display apparatus is high, the frequency characteristic of the analog system circuit may be insufficient.
At this time, when digital signal processing is performed in the preceding stage, the necessary frequency band can be lowered by dividing the screen into a plurality of pieces, converting them into a plurality of analog signals, and outputting them.
For example, if one screen is divided into odd-numbered pixels and even-numbered pixels and the odd-numbered pixels are divided into two systems of D / A converted signals, the frequency band required for each analog circuit can be halved.
If this is divided into four pixels every four pixels in the horizontal direction and each is D / A converted, the frequency band required for each analog circuit becomes ¼.
[0006]
Another method for lowering the frequency band is to parallelize several lines by signal processing.
If two lines are simultaneously read over two lines and D / A converted by two D / A converters, each frequency band can be halved.
Processing for lowering the frequency band of an analog circuit necessary for a high-resolution display device is performed by the above method.
[0007]
FIG. 16 is a block diagram illustrating a configuration example of a display device configured to lower the frequency band of an analog circuit necessary for a high-resolution display device using two D / A converters.
[0008]
As shown in FIG. 16, the display device 20 includes an A / D converter 21, a signal processing circuit 22, D / A converters 23 and 24, LCD drive circuits 25 and 26, an LCD panel 27 including a drive system, a clock An oscillation circuit 28 and a timing generator 29 are included.
In this display device 20, as in the device of FIG. 15, the A / D converter 21 and the signal processing circuit 22 are clocked by a clock oscillation circuit 28 that oscillates in synchronization with the horizontal synchronization HSYNC input from the input terminal THIN. Operates in synchronization with the signal CLK.
The signal processing circuit 22, the D / A converters 23 and 24, the LCD driving circuits 25 and 26, and the LCD panel 27 operate in synchronization with the timing signal STM generated by the timing generator 29.
[0009]
In such a configuration, the analog image signal AIM input to the input terminal TSIN is converted into a digital signal DG21 by the A / D converter 21 and input to the signal processing circuit 22.
The signal processing circuit 22 performs processing such as white balance, contrast, brightness, gamma correction, and pixel number conversion on the input digital image signal.
Further, in the signal processing circuit 22, in order to lower the frequency band of the analog signal input to the LCD driving circuit, the image signal that has been subjected to the digital signal processing is separated into odd pixel data OD22 and even pixel data ED22. The A converters 23 and 24 are supplied.
These two systems of digital data OD22 and ED22 are converted into analog data OA23 and EA23 by D / A converters 23 and 24, respectively, and supplied to LCD drive circuits 25 and 26, respectively.
Then, the LCD panel 27 is driven by the LCD drive circuits 25 and 26, and an image corresponding to the input image signal is displayed.
[0010]
However, as described above, when one screen is converted into an analog signal by a plurality of D / A converters, the characteristics of the respective D / A converters cannot be completely aligned.
In general, it is possible to make an adjustment to make the black level and the 100% white level uniform.
However, since the linearity of the input and output of the D / A converter cannot be adjusted, as shown in FIG. 17, the output levels of the D / A converters 23 and 24 cannot be made uniform at the intermediate level.
[0011]
In FIG. 17, a solid line indicated by (1) indicates an example of output voltage characteristics with respect to input data of the D / A converter 23, and a solid line indicated by (2) indicates an example of output voltage characteristics with respect to input data of the D / A converter 24. Show.
In the display device 20 using the D / A converters 23 and 24 having such characteristics, the D / A converter 24 is compared with the display according to the output of the D / A converter 23 in the case of intermediate brightness. The display corresponding to the output of becomes dark.
[0012]
For this reason, when the horizontal pixel is divided and two D / As are used, the displayed screen shows vertical stripes of a two-pixel cycle in halftone as shown in FIG.
In addition, when the vertical line is divided and two D / As are used, horizontal stripes having a two-line cycle appear as halftone as shown in FIG.
Further, when the horizontal pixels are divided and four D / As are used, as shown in FIG. 20, vertical stripes with a period of four pixels appear as halftone.
[0013]
In order to prevent this, it is necessary to strictly align the linearity of the D / A conversion.
For this, a method of increasing the accuracy by laser trimming the internal resistance of the D / A converter is considered, but it is not practical from the viewpoint of price.
[0014]
The present invention has been made in view of such circumstances, and the object thereof is to make the linearity of the D / A conversion uniform without performing an adjustment that strictly aligns the linearity of the plurality of D / A converters. An object of the present invention is to provide a conversion circuit that can be aligned and an image processing apparatus using the same.
Another object of the present invention is to provide a display capable of realizing a uniform screen in which the streaks of every n pixels appearing on the screen are not conspicuous without making an adjustment that strictly aligns the linearity of the D / A converters. To provide an apparatus.
[0015]
[Means for Solving the Problems]
  In order to achieve the above object, the present invention provides:SecondTransmission pathInMultiple digital signals to be transmitted are converted into analog signals, and each analog signal is determined in advance4thA conversion circuit that outputs to a transmission path,A signal processing circuit that separates odd-numbered image data and even-numbered image data divided according to a predetermined rule after the input digital signal is signal-processed and outputs the data to the first transmission path;,Vertical sync signal for imagesIn response toTo each otherDifferentThe firstTransmitted to the transmission lineThe odd image data and the even image data are supplied, the first transmission path is switched, and the second transmission path is used toTransfer to digital / analog converterFirst1 switching circuit;Second aboveTransmission pathInA plurality of digital / analog converters for converting each of the transmitted digital signals into analog signals;Above vertical sync signalIn response, the analog signals output from the plurality of digital / analog convertersIs supplied thirdSwitch transmission patheThe4th aboveTransmission pathOutput toA second switching circuit and the aboveFirstTransmission pathInIn order to input a plurality of transmitted digital signals to the plurality of digital / analog converters with a predetermined probability.Vertical synchronization signalAre output to the first switching circuit, and each analog signal output from the plurality of digital / analog converters isVia the third transmission path and the second switching circuit.Above predetermined to be transmitted4th aboveTo be transmitted to the transmission pathVertical synchronization signalAnd a switching control circuit that outputs to the second switching circuit.
[0016]
  The present invention also provides:SecondTransmission pathInMultiple digital image signals to be transmitted are converted into analog image signals, and each analog image signal is determined in advance.4thAn image processing apparatus that outputs to a transmission path,A signal processing circuit that performs image processing on the input digital signal and then separates the input digital signal into odd-numbered image data and even-numbered image data and outputs the separated data to the first transmission path;In response to the vertical sync signal for the image,To each otherDifferentThe firstTransmitted to the transmission lineThe odd image data and the even image data are supplied, the first transmission path is switched, and the second transmission path is used toTransfer to digital / analog converterFirst1 switching circuit and the second transmission pathInMultiple transmittedOdd and even image dataA plurality of digital / analog converters for converting each into an analog image signal,Above vertical sync signalIn response, the analog signals output from the plurality of digital / analog convertersIs supplied thirdSwitch transmission patheThe4th aboveTransmission pathOutput toA second switching circuit and the aboveFirstTransmission pathInThe transmitted digital signals are input to the plurality of digital / analog converters with a predetermined probability.Vertical synchronization signalAre output to the first switching circuit, and each analog signal output from the plurality of digital / analog converters isVia the third transmission path and the second switching circuit.Above predetermined to be transmitted4th aboveTo be transmitted to the transmission pathVertical synchronization signalAnd a conversion circuit provided with a switching control circuit that outputs to the second switching circuit.
[0017]
  The present invention also relates to an image processing apparatus that converts a digital image signal for one screen into a plurality of analog image signals and outputs each analog image signal to a predetermined transmission path. Minute digital image signalClassified according to the prescribed rulespluralOdd and even image dataIsolated onAnd output to the first transmission pathA signal processing circuit toA first switching circuit capable of switching the first transmission path of the plurality of odd-numbered image data and even-numbered image data to the plurality of digital / analog converters according to an input level of a vertical synchronization signal;,Output from the second transmission path connected to the output of the first switching circuitpluralOdd image data and even image dataA plurality of digital / analog converters for converting each into an analog image signal,Above vertical sync signalIn response, the analog signals output from the plurality of digital / analog convertersIs supplied thirdSwitch transmission patheThe4thTransmission pathOutput toA second switching circuit and the aboveFirstTransmission pathInMultiple transmittedOdd and even image dataIs input to the plurality of digital / analog converters with a predetermined probability.Vertical synchronization signalAre output to the first switching circuit, and the analog image signals output from the plurality of digital / analog converters areVia the third transmission path and the second switching circuit.Be transmittedKiaDecided in advance4th aboveTo be transmitted to the transmission pathVertical synchronization signalIs provided to the second switching circuit, and a conversion circuit is provided.
[0018]
  The present invention also provides:SecondTransmission pathInMultiple digital image signals to be transmitted are converted into analog image signals, and each analog image signal is determined in advance.4thA display device that outputs to a corresponding drive circuit via a transmission path and displays an image on a display unit by the plurality of drive circuits,A signal processing circuit for separating an input digital image signal into a plurality of odd-numbered image data and even-numbered image data divided according to a predetermined rule and outputting the plurality of first transmission paths;,A first switching circuit capable of switching the first transmission path of the plurality of odd-numbered image data and even-numbered image data to the plurality of digital / analog converters according to an input level of a vertical synchronization signal;,Output from the second transmission path connected to the output of the first switching circuitpluralOdd image data and even image dataA plurality of digital / analog converters for converting each into an analog image signal,Above vertical sync signalIn response, the analog signals output from the plurality of digital / analog convertersIs supplied thirdSwitch transmission patheThe4th aboveTransmission pathOutput toA second switching circuit and the aboveFirstTransmission pathInMultiple transmittedOdd and even image dataIs input to the plurality of digital / analog converters with a predetermined probability.Vertical synchronization signalAre output to the first switching circuit, and the analog image signals output from the plurality of digital / analog converters areVia the third transmission path and the second switching circuit.Above predetermined to be transmittedThe fourth pluralityTo be transmitted to the transmission pathVertical synchronization signalAnd a conversion circuit provided with a switching control circuit that outputs to the second switching circuit.
[0019]
  In the present invention, a digital image signal for one screen is converted into a plurality of analog image signals, and each analog image signal is determined in advance.4thA display device that outputs to a corresponding drive circuit via a transmission path and displays an image on a display unit by the plurality of drive circuits,
  The digital image signal for one screenClassified according to the prescribed rulespluralA signal processing circuit for separating the odd image data and the even image data and outputting the first transmission path;,A first switching circuit capable of switching the first transmission path of the plurality of odd-numbered image data and even-numbered image data to the plurality of digital / analog converters according to an input level of a vertical synchronization signal;,Output from the second transmission path connected to the output of the first switching circuitpluralOdd image data and even image dataA plurality of digital / analog converters for converting each into an analog image signal,Above vertical sync signalIn response, the analog signals output from the plurality of digital / analog convertersIs supplied thirdSwitch transmission patheThe4th aboveTransmission pathOutput toA second switching circuit and the aboveFirstTransmission pathInMultiple transmittedOdd and even image dataIs input to the plurality of digital / analog converters with a predetermined probability.Vertical synchronization signalAre output to the first switching circuit, and the analog image signals output from the plurality of digital / analog converters areVia the third transmission path and the second switching circuit.Above predetermined to be transmittedThe fourth pluralityTo be transmitted to the transmission pathVertical synchronization signalIs provided to the second switching circuit, and a conversion circuit is provided.
[0020]
  In the present invention, the switching control circuit includes the plurality of transmission paths.InIn order to input the plurality of transmitted digital image signals to the plurality of digital / analog converters with substantially the same probability.Vertical synchronization signalIs output to the first switching circuit.
[0021]
  In the present invention,The switching control circuit is switched by an image vertical synchronization signal..
[0022]
  In the present invention, the signal processing circuit includes:Image data within one horizontal lineOdd pixeldataAnd even pixelsdataTo separate.
[0023]
  In the present invention, the signal processing circuit includes:image dataIs divided into odd and even lines.
[0024]
In the present invention, the switching control circuit switches the output levels of the first switching signal and the second switching signal in synchronization with the image vertical synchronization signal.
[0026]
  In the present invention, the image signal is separated into odd-numbered image data and even-numbered image data by the signal processing circuit, and the horizontal synchronization signal for image is separated by the switching control circuit.Of the issueWhen switching the output level, the switching control circuit furtherOf the issueInvert the output level.
[0027]
  According to the present invention, a plurality of digital signals, such as digital odd image data and even image data, are input to the first switching circuit.
  At this time, in the switching control circuit,FirstTransmission pathInA plurality of transmitted digital signals are input to a plurality of D / A converters with a predetermined probability, for example, approximately the same probability.To vertical sync signalIs generated and supplied to the first switching circuit.
  Vertical sync signalIn the first switching circuit that receivesFirstTransmission pathInA plurality of transmitted digital signals are input to a plurality of D / A converters with a predetermined probability.FirstThe transmission path is switched and switchedSecondTransmission pathInEach transmitted digital signal is input to a D / A converter.
  In each D / A converter, the digital signal is converted into an analog signal and output to the second switching circuit.
  At this time, in the switching control circuit, each analog signal output from the plurality of D / A converters is determined in advance to be transmitted.4thTo be transmitted to the transmission pathTo vertical sync signalIs output to the second switching circuit.
  Vertical sync signalIn the second switching circuit that receives the signal, each analog signal output from the plurality of D / A converters is determined in advance to be transmitted.4thTo be transmitted to the transmission pathThirdThe transmission path is switched.
  And predetermined to be transmitted by the second switching circuit4thThe analog signal transmitted to the transmission path is supplied to the drive circuit of the image display unit, for example. Thereby, an image corresponding to the input image data is displayed on the display unit.
  The screen of the display unit on which this image is displayed is uniform for each n pixel because the linearity of each non-uniform D / A converter is evenly aligned in the conversion circuit without making an adjustment that strictly aligns. The screen is uniform so that the lines are not noticeable.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0030]
First embodiment
1 is a block diagram showing a first embodiment of a liquid crystal display device including an image processing device to which a conversion circuit according to the present invention is applied.
[0031]
As shown in FIG. 1, the display device 100 includes an A / D converter 101, a signal processing circuit 102, a digital path switching circuit 103 as a first switching circuit, D / A converters 104 and 105, a second The switching circuit includes an analog signal switching circuit 106, LCD driving circuits 107 and 108, an LCD panel 109 including a driving system, a clock oscillation circuit 110, a timing generator 111, and a switching control circuit 112.
Then, the digital circuit switching circuit 103 as the first switching circuit, the D / A converters 104 and 105, the analog signal switching circuit 106 as the second switching circuit, and the switching control circuit 112, the conversion circuit according to the present invention. Is configured.
In this display device 100, the A / D converter 101 and the signal processing circuit 102 operate in synchronization with the clock signal CLK by the clock oscillation circuit 110 that oscillates in synchronization with the horizontal synchronization HSYNC input from the input terminal THIN. .
Further, the signal processing circuit 102, the D / A converters 104 and 105, the LCD driving circuits 107 and 108, and the LCD panel 27 operate in synchronization with the timing signal STM generated by the timing generator 29.
[0032]
The A / D converter 101 converts the analog image signal AIM input to the input terminal TSIN into a digital signal DG101 and outputs it to the signal processing circuit 102.
[0033]
The signal processing circuit 102 performs processing such as white balance, contrast, brightness, gamma correction, and pixel number conversion on the input digital image signal DG101.
The signal processing circuit 22 reduces the frequency band of the analog signal input to the LCD driving circuit (1/2 in this embodiment), and converts the image signal subjected to the digital signal processing into the odd pixel data OD102 and the even pixel data ED102. Are output to different digital paths (transmission paths) DP101 and DP102.
The odd-numbered pixel data and even-numbered pixel data transmitted through the digital paths (transmission paths) DP101 and DP102 are transmitted through predetermined paths AP103 and AP104, as will be described later, and corresponding LCD driving circuits 107 are respectively transmitted. , 108.
[0034]
The digital path switching circuit 103 has two first and second circuit input terminals TIN11 and TIN12 and two first and second circuit output terminals TOUT11 and TOUT12, and the first switching by the switching control circuit 112 is performed. Depending on the input level of the signal SSW1, the first circuit input terminal TIN11 connected to the digital path DP101 is changed to the first circuit output terminal TOUT11 connected to the digital path DP103 or the second circuit connected to the digital path DP104. Connected to the output terminal TOUT12, the second circuit input terminal TIN12 connected to the digital path DP102 is connected to the second circuit output terminal TOUT12 or the first circuit output terminal TOUT11.
In the present embodiment, the digital path switching circuit 103 connects the first circuit input terminal TIN11 and the first circuit output terminal TOUT11 and the second circuit input terminal when the first switching signal SSW1 is at a low level. TIN12 is connected to the second circuit output terminal TOUT12. When the first switching signal SSW1 is at the high level, the first circuit input terminal TIN11 and the second circuit output terminal TOUT12 are connected and the second circuit input The terminal TIN12 is connected to the first circuit output terminal TOUT11.
That is, when the first switching signal SSW1 is at a low level, the digital path switching circuit 103 transmits the odd pixel data transmitted through the digital path DP101 to the digital path DP103, and the even pixel data transmitted through the digital path DP102. When the first switching signal SSW1 is at a high level, the odd pixel data transmitted through the digital path DP101 is transmitted to the digital path DP104, and the even pixel data transmitted through the digital path DP102 is digitally transmitted. The data is transmitted to the DP 103.
[0035]
FIG. 2 is a circuit diagram illustrating a configuration example of the digital path switching circuit 103.
The digital path circuit 103 includes two selectors 1031 and 1032 having two inputs and one output.
[0036]
The selector 1031 has a first input terminal A connected to the first circuit input terminal TIN11, a second input terminal B connected to the second circuit input terminal TIN12, and an output terminal Y connected to the first circuit output terminal TOUT11. The terminal S is connected to the input line of the first switching signal SSW1.
The selector 1031 outputs odd pixel data input to the first input terminal A from the output terminal Y to the first circuit output terminal TOUT11 when the first switching signal SSW1 input to the terminal S is at a low level. When the first switching signal SSW1 is at the high level, the even pixel data input to the second input terminal B is output from the output terminal Y to the first circuit output terminal TOUT11.
[0037]
The selector 1032 has a first input terminal A connected to the second circuit input terminal TIN12, a second input terminal B connected to the first circuit input terminal TIN11, and an output terminal Y connected to the second circuit output terminal TOUT12. The terminal S is connected to the input line of the first switching signal SSW1.
The selector 1032 outputs the even-numbered pixel data input to the first input terminal A from the output terminal Y to the second circuit output terminal TOUT12 when the first switching signal SSW1 input to the terminal S is at a low level. When the first switching signal SSW1 is at the high level, odd pixel data input to the second input terminal B is output from the output terminal Y to the second circuit output terminal TOUT12.
[0038]
The D / A converter 104 converts odd pixel data or even pixel data transmitted from the first circuit output terminal TOUT11 of the digital path switching circuit 103 to the digital path DP103 into an analog signal S104, and the analog signal switching circuit 106 To the path AP 101 connected to the.
[0039]
The D / A converter 105 converts even-numbered pixel data or odd-numbered pixel data transmitted from the second circuit output terminal TOUT12 of the digital path switching circuit 103 to the digital path DP104 into an analog signal S105, and the analog signal switching circuit 106 To the path AP 102 connected to the.
[0040]
The analog signal switching circuit 106 has two first and second circuit input terminals TIN21 and TIN22 and two first and second circuit output terminals TOUT21 and TOUT22, and the second switching by the switching control circuit 112. Depending on the input level of the signal SSW2, the first circuit input terminal TIN21 connected to the path AP101 is changed to the first circuit output terminal TOUT21 connected to the path AP103 or the second circuit output terminal TOUT22 connected to the path AP104. The second circuit input terminal TIN22 connected to the path AP102 is connected to the second circuit output terminal TOUT22 or the first circuit output terminal TOUT21.
In this embodiment, the analog signal switching circuit 106 connects the first circuit input terminal TIN21 and the first circuit output terminal TOUT21 and the second circuit input terminal when the second switching signal SSW2 is at low level. TIN22 is connected to the second circuit output terminal TOUT22, and when the second switching signal SSW2 is at the high level, the first circuit input terminal TIN21 and the second circuit output terminal TOUT22 are connected and the second circuit input The terminal TIN22 is connected to the first circuit output terminal TOUT21.
That is, when the second switching signal SSW2 is at a low level, the analog signal switching circuit 106 transmits the analog odd pixel data S104 transmitted through the path AP101 to the path AP103 as the OA 106 and the analog even pixel transmitted through the path AP102. Data is transmitted as EA 106 to the path AP 104, and when the second switching signal SSW2 is high, the analog even pixel data S104 transmitted through the path AP 101 is transmitted as EA 106 to the path AP 104, and the analog odd number transmitted through the path AP 102 is transmitted. The pixel data S105 is transmitted to the path AP 103 as the OA 106.
[0041]
FIG. 3 is a circuit diagram showing a configuration example of the analog signal switching circuit 106.
The analog signal switching circuit 106 includes transfer gates TG11 to TG14 as analog switches and an inverter INV11.
[0042]
The transfer gate TG11 is configured by connecting the sources and drains of an n-channel MOS (NMOS) transistor NT11 and a p-channel MOS (PMOS) transistor PT11, and one connection point is connected to the first circuit input terminal TIN21. The other connection point is connected to the first circuit input terminal TOUT21.
The gate of the NMOS transistor NT11 is connected to the output terminal of the inverter INV11 that inverts the input level of the second switching signal SSW2, and the gate of the PMOS transistor PT11 is connected to the input line of the second switching signal SSW2.
Therefore, when the second switching signal SSW2 is at the low level, the transfer gate TG11 is held in the conductive state, and receives the analog signal S104 input to the first circuit input terminal TIN21, specifically, the odd pixel data. Transfer to the first circuit output terminal TOUT21.
On the other hand, when the second switching signal SSW2 is at the high level, the transfer gate TG11 is held in a non-conductive state, and the analog signal S104 input to the first circuit input terminal TIN21, specifically, even pixel data. Is not transferred to the first circuit output terminal TOUT21.
[0043]
The transfer gate TG12 is configured by connecting the sources and drains of the NMOS transistor NT12 and the PMOS transistor PT12, one connection point is connected to the second circuit input terminal TIN22, and the other connection point is the first circuit. It is connected to the input terminal TOUT21.
The gate of the NMOS transistor NT12 is connected to the input line of the second switching signal SSW2, and the gate of the PMOS transistor PT12 is connected to the output terminal of the inverter INV11 that inverts the input level of the second switching signal SSW2.
Therefore, when the second switching signal SSW2 is at a low level, the transfer gate TG12 is held in a non-conductive state, and the analog signal S104 input to the second circuit input terminal TIN22, specifically, even pixel data. Is not transferred to the first circuit output terminal TOUT21.
On the other hand, when the second switching signal SSW2 is at a high level, the transfer gate TG12 is held in a conductive state, and receives the analog signal S104 input to the second circuit input terminal TIN22, specifically, the odd pixel data. Transfer to the first circuit output terminal TOUT21.
[0044]
The transfer gate TG13 is configured by connecting the sources and drains of the NMOS transistor NT13 and the PMOS transistor PT13, one connection point is connected to the second circuit input terminal TIN22, and the other connection point is the second circuit. Connected to the input terminal TOUT22.
The gate of the NMOS transistor NT13 is connected to the output terminal of the inverter INV11 that inverts the input level of the second switching signal SSW2, and the gate of the PMOS transistor PT13 is connected to the input line of the second switching signal SSW2.
Therefore, when the second switching signal SSW2 is at a low level, the transfer gate TG13 is held in a conductive state, and the analog signal S104 input to the second circuit input terminal TIN22, specifically, even pixel data is received. Transfer to the second circuit output terminal TOUT22.
On the other hand, when the second switching signal SSW2 is at a high level, the transfer gate TG13 is held in a non-conductive state, and the analog signal S104 input to the second circuit input terminal TIN22, specifically, odd pixel data. Is not transferred to the second circuit output terminal TOUT22.
[0045]
The transfer gate TG14 is configured by connecting the sources and drains of the NMOS transistor NT14 and the PMOS transistor PT14, one connection point is connected to the first circuit input terminal TIN21, and the other connection point is the second circuit. Connected to the input terminal TOUT22.
The gate of the NMOS transistor NT14 is connected to the input line of the second switching signal SSW2, and the gate of the PMOS transistor PT14 is connected to the output terminal of the inverter INV11 that inverts the input level of the second switching signal SSW2.
Therefore, the transfer gate TG14 is held in the non-conductive state when the second switching signal SSW2 is at the low level, and the analog signal S104 input to the first circuit input terminal TIN21, specifically, the odd pixel data Is not transferred to the second circuit output terminal TOUT22.
On the other hand, when the second switching signal SSW2 is at a high level, the transfer gate TG14 is held in a conductive state, and receives the analog signal S104 input to the first circuit input terminal TIN21, specifically, even pixel data. Transfer to the second circuit output terminal TOUT22.
[0046]
In this embodiment, the odd-numbered pixel data separated by the signal processing circuit 102 and transmitted to the digital path DP101 is switched in the transmission path by the digital path switching circuit 103 of the conversion circuit, and the D / A converter 104 is switched. Even if the analog signal is converted by the D / A converter 105, the odd pixel data is always processed and transmitted to the path AP103 connected to the LCD driving circuit 107 for driving the LCD panel via the analog switching signal circuit 106. Is done. That is, the odd pixel data transmitted to the digital path DP101 is transmitted to a predetermined path AP103 to be transmitted via the conversion circuit.
Similarly, even-numbered pixel data separated by the signal processing circuit 102 and transmitted to the digital path DP102 is subjected to transmission path switching by the digital path switching circuit 103 of the conversion circuit, and the D / A converter 105 or D / A Even if the analog signal is converted by the A converter 104, the even pixel data is always processed via the analog switching signal circuit 106 and transmitted to the path AP 104 connected to the LCD driving circuit 108 for driving the LCD panel. That is, the even pixel data transmitted to the digital path DP102 is transmitted to a predetermined path AP104 to be transmitted via the conversion circuit.
[0047]
The LCD drive circuit 107 receives the analog odd pixel data transmitted through the path AP 103 and drives the divided odd blocks of the LCD panel 109 to display an image.
[0048]
The LCD driving circuit 108 receives the analog even pixel data transmitted through the path AP 104 and drives the divided even blocks of the LCD panel 109 to display an image.
[0049]
The LCD panel 27 as a display unit is driven by the LCD driving circuit 107 and the LCD driving circuit 108 in a form divided into, for example, an odd pixel block and an even pixel block, and displays an image corresponding to the input analog image data AIM. indicate.
[0050]
The timing generator 111 itself generates the LCD drive horizontal synchronization signal HSYNC and the vertical synchronization signal VSYNC, and further generates the timing signal TM to generate the D / A converters 104 and 105, the LCD drive circuits 107 and 108, and the LCD panel 109. And at least the vertical synchronization signal VSYNC out of the horizontal synchronization signal HSYNC and the vertical synchronization signal VSYNC is supplied to the switching control circuit 112.
[0051]
The switching control circuit 112 generates, for example, a first switching signal SSW1 and a second switching signal SSW2 that are synchronized with the vertical synchronization signal VSYNC by the timing generator 111 and whose level is switched for each input of the vertical synchronization signal VSYNC. The first switching signal SSW1 is output to the digital path switching circuit 103, and the second switching circuit SSW2 having the same level as the first switching signal SSW1 is output to the analog signal switching circuit 106.
When the vertical synchronization signal VSYNC is input, the switching control circuit 112 first outputs the low-level first switching signal SSW1 and the second switching circuit SSW2 until the next vertical synchronization signal VSYNC is input, and the next vertical synchronization signal When VSYNC is input, the high-level first switching signal SSW1 and second switching circuit SSW2 are output until the next vertical synchronization signal VSYNC is input.
In this way, the switching control circuit 112 switches the levels of the first switching signal SSW1 and the second switching circuit SSW2 for each vertical synchronization signal VSYNC, and synchronizes the digital path switching circuit 103 and the analog signal switching circuit 106. To switch.
[0052]
In other words, the switching control circuit 112 performs the first operation so that the digital odd pixel data and even pixel data separated by the signal processing circuit 102 are input to the D / A converters 104 and 105 with substantially the same probability. The switching signal SSW1 is generated and output.
In addition, the switching control circuit 112 transmits the odd pixel data converted into the analog signal by the D / A converters 104 and 105 to the predetermined path AP103 to be transmitted and processed by the LCD driving circuit 107. The even-numbered pixel data converted into analog signals by the D / A converters 104 and 105 is always transmitted to a predetermined path AP104 to be transmitted and processed by the LCD driving circuit 108, so that the second switching signal is transmitted. SSW2 is generated and output.
[0053]
Next, the operation according to the above configuration will be described with reference to the timing chart of FIG.
The analog image signal AIM input to the input terminal TSIN is converted into a digital signal DG101 by the A / D converter 101 and input to the signal processing circuit 22.
In the signal processing circuit 102, processing such as white balance, contrast, brightness, gamma correction, and pixel number conversion is performed on the input digital image signal.
Further, in the signal processing circuit 102, the image signal subjected to the digital signal processing is separated into odd pixel data OD102 and even pixel data ED102 in order to lower the frequency band of the analog signal input to the LCD driving circuit.
As shown in FIG. 4E, the separated odd pixel data OD102 is transmitted through the digital path DP101 and input to the first circuit input terminal TIN11 of the digital path switching circuit 103.
On the other hand, as shown in FIG. 4F, the separated even pixel data ED102 is transmitted through the digital path DP102 and input to the second circuit input terminal TIN12 of the digital path switching circuit 103.
[0054]
In the timing generator 111, as shown in FIGS. 4A and 4B, an LCD driving horizontal synchronizing signal HSYNC and a vertical synchronizing signal VSYNC are generated and supplied to the switching control circuit 112.
In the switching control circuit 112, first, the low-level first switching signal SSW1 and the second switching circuit SSW2 are generated in synchronization with the input vertical synchronization signal VSYNC, as shown in FIGS. Then, the first switching signal SSW1 is output to the digital path switching circuit 103, the second switching signal SSW2 is output to the analog signal switching circuit 106, and remains at the low level until the next vertical synchronization signal VSYNC is input.
[0055]
In the digital path switching circuit 103 to which the low-level first switching signal SSW1 is supplied, the first circuit input terminal TIN11 and the first circuit output terminal TOUT11 are connected, and the second circuit input terminal TIN12 and the second circuit input terminal TIN12 are connected. Two circuit output terminals TOUT12 are connected.
As a result, as shown in FIG. 4G, the digital odd pixel data OD102 transmitted to the digital path DP101 is transmitted to the digital path DP103 and is input to the D / A changer 104, as shown in FIG. As described above, the digital even pixel data ED102 transmitted through the digital path DP102 is transmitted to the digital path DP104 and input to the D / A converter 105.
[0056]
In the D / A converter 104, the odd pixel data transmitted from the first circuit output terminal TOUT11 of the digital path switching circuit 103 to the digital path DP103 is converted into an analog signal S104, and as shown in FIG. The analog odd pixel data S104 is transmitted through the path AP101 and input to the first circuit input terminal TIN21 of the analog signal switching circuit 106.
In the D / A converter 105, even pixel data transmitted from the second circuit output terminal TOUT12 of the digital path switching circuit 103 to the digital path DP104 is converted into an analog signal S105, as shown in FIG. The analog even pixel data S105 is transmitted to the path AP102 and input to the second circuit input terminal TIN22 of the analog signal switching circuit 106.
[0057]
At this time, the low-level second switching signal SSW2 is supplied to the analog signal switching circuit 106 as described above.
As described above, in the analog signal switching circuit 106 to which the low-level second switching signal SSW2 is supplied, the first circuit input terminal TIN21 and the first circuit output terminal TOUT21 are connected and the second circuit input. The terminal TIN22 and the second circuit output terminal TOUT22 are connected.
As a result, as shown in FIG. 4 (K), the analog odd pixel data S104 transmitted through the path AP101 is transmitted to the path AP103 as the OA 106 and input to the LCD driving circuit 107, as shown in FIG. 4 (L). The analog even pixel data transmitted through the path AP 102 is transmitted as the EA 106 to the path AP 104 and input to the LCD driving circuit 108.
[0058]
The LCD driving circuit 107 receives the analog odd pixel data transmitted through the path AP103 and drives the divided odd pixel block of the LCD panel 109, and the LCD driving circuit 108 transmits the analog even pixel transmitted through the path AP104. In response to the data, the divided even pixel blocks of the LCD panel 109 are driven, and an image corresponding to the input analog image data AIM is displayed.
[0059]
Then, as shown in FIG. 4A, when the next vertical synchronization signal VSYNC generated by the timing generator 111 is input to the switching control circuit 112, the switching control circuit 112 receives the signals shown in FIGS. ), The first switching signal SSW1 and the second switching signal SSW2 are switched from the low level to the high level, and are output to the digital path switching circuit 103 and the analog signal switching circuit 106, respectively. Note that the first switching signal SSW1 and the second switching signal SSW2 are output at a high level until the next vertical synchronization signal VSYNC is input.
[0060]
In the digital path switching circuit 103 to which the high-level first switching signal SSW1 is supplied, the first circuit input terminal TIN11 and the second circuit output terminal TOUT12 are connected, and the second circuit input terminal TIN12 and the second circuit input terminal TIN12 are connected. 1 circuit output terminal TOUT11 is connected.
As a result, as shown in FIG. 4G, the digital odd pixel data OD102 transmitted to the digital path DP101 is transmitted to the digital path DP104 and input to the D / A changer 105, as shown in FIG. As described above, the digital even pixel data ED102 transmitted through the digital path DP102 is transmitted to the digital path DP103 and input to the D / A converter 104.
[0061]
In the D / A converter 104, even-numbered pixel data transmitted from the first circuit output terminal TOUT11 of the digital path switching circuit 103 to the digital path DP103 is converted into an analog signal S104, and as shown in FIG. The analog even pixel data S104 is transmitted through the path AP101 and input to the first circuit input terminal TIN21 of the analog signal switching circuit 106.
In the D / A converter 105, the odd pixel data transmitted from the second circuit output terminal TOUT12 of the digital path switching circuit 103 to the digital path DP104 is converted into an analog signal S105, as shown in FIG. The analog odd pixel data S105 is transmitted to the path AP102 and input to the second circuit input terminal TIN22 of the analog signal switching circuit 106.
[0062]
At this time, as described above, the analog signal switching circuit 106 is supplied with the high-level second switching signal SSW2.
As described above, in the analog signal switching circuit 106 to which the high-level second switching signal SSW2 is supplied, the first circuit input terminal TIN21 and the second circuit output terminal TOUT22 are connected, and the second circuit input. The terminal TIN22 and the first circuit output terminal TOUT21 are connected.
As a result, as shown in FIG. 4 (K), the analog odd pixel data S105 transmitted through the path AP102 is transmitted to the path AP103 as the OA 106 and input to the LCD driving circuit 107, as shown in FIG. 4 (L). The analog even pixel data transmitted through the path AP 101 is transmitted as the EA 106 to the path AP 104 and input to the LCD driving circuit 108.
[0063]
The LCD driving circuit 107 receives the analog odd pixel data transmitted through the path AP103 and drives the divided odd pixel block of the LCD panel 109, and the LCD driving circuit 108 transmits the analog even pixel transmitted through the path AP104. In response to the data, the divided even pixel blocks of the LCD panel 109 are driven, and an image corresponding to the input analog image data AIM is displayed.
[0064]
As described above, in the first embodiment, the digital path switching circuit 103 and the analog signal switching circuit 106 are switched in synchronization for each vertical synchronization signal VSYNC. The screens as shown in FIGS. 5A and 5B are alternately displayed for each screen.
As for a certain pixel, the D / A converters 104 and 105 subjected to the D / A conversion process are replaced for each screen.
For this reason, the error is integrated on the time axis and averaged, so that a specific pattern due to the output level difference between the D / A converters 104 and 105 becomes difficult to see.
[0065]
As described above, according to the first embodiment, when the first switching signal SSW1 is at the low level, the odd pixel data transmitted through the digital path DP101 is transmitted to the digital path DP103, and the digital path DP102 is transmitted. The transmitted even pixel data is transmitted to the digital path DP104. When the first switching signal SSW1 is at a high level, the odd pixel data transmitted through the digital path DP101 is transmitted to the digital path DP104, and the digital path DP102 is transmitted. The digital path switching circuit 103 for transmitting the even-numbered pixel data to the digital path DP103, and the analog odd-numbered pixel data S104 transmitted through the path AP101 by the D / A converter 104 when the second switching signal SSW2 is at the low level. Is transmitted to the path AP 103 as D / The analog even pixel data transmitted through the path AP102 by the converter 105 is transmitted to the path AP104 as an EA106. When the second switching signal SSW2 is at a high level, the analog even number transmitted through the path AP101 by the D / A converter 104 An analog signal switching circuit 106 that transmits the pixel data S104 to the path AP 104 as the EA 106, and transmits the analog odd pixel data S105 transmitted through the path AP 102 by the D / A converter 105 to the path AP 103 as the OA 106, and the vertical synchronization signal VSYNC. In addition, the switching control circuit 112 that switches the level of the first switching signal SSW1 and the second switching circuit SSW2 and switches the digital path switching circuit 103 and the analog signal switching circuit 106 in synchronization is provided. D / A converter 10 for A conversion processing , 105 can be switched on a screen-by-screen basis. As a result, the black level and the 100% white level are aligned and the linearity is not strictly adjusted. Characteristic errors of the D / A converters 104 and 105 can be integrated and averaged on the time axis.
Therefore, it is possible to provide a display device capable of realizing a uniform screen in which a specific pattern due to the output level difference between the D / A converters 104 and 105 is difficult to see and the streak of every two pixels appearing on the screen is not noticeable. There are advantages that can be made.
[0066]
Second embodiment
FIG. 6 is a block diagram showing a second embodiment of a liquid crystal display device including an image processing device to which the conversion circuit according to the present invention is applied.
[0067]
The difference between the second embodiment and the first embodiment is that the switching control circuit 112A inverts the levels of the first switching signal SSW1 and the second switching signal SSW2 for each vertical synchronization signal VSYNC, In addition, the level of the first switching signal SSW1 and the second switching signal SSW2 is switched for each horizontal synchronization signal HSYNC, and the digital bus switching circuit 103 and the analog signal switching circuit 106 are switched synchronously for each horizontal synchronization signal HSYNC. There is to be.
Other configurations are the same as those of the first embodiment.
[0068]
FIG. 7 is a timing chart of the display device of FIG.
As shown in FIG. 7, in the second embodiment, as shown in FIGS. 7A to 7D, the levels of the first switching signal SSW1 and the second switching signal SSW2 for each horizontal synchronization signal HSYNC. The first switching signal SSW1 and the second switching signal SSW1 for switching the digital bus switching circuit 103 and the analog signal switching circuit 106 in synchronization with each other, and for switching the digital bus switching circuit 103 and the analog signal switching circuit 106 for each line. The initial level of the switching signal SSW2 is reversed (inverted) for each vertical synchronization signal VSYNC.
[0069]
By performing such control, a screen as shown in FIGS. 8A and 8B is alternately displayed for each screen on the LCD panel 109 as a display unit.
[0070]
Also in the case of the second embodiment, as with the first embodiment described above, in the case of a certain pixel, the D / A converters 104 and 105 that have undergone the D / A conversion process are replaced for each screen. .
For this reason, the error is integrated on the time axis and averaged, so that a specific pattern due to the output level difference between the D / A converters 104 and 105 becomes difficult to see.
According to the second embodiment, compared to the first embodiment, there is an advantage that a specific pattern due to a difference in output level between the D / A converters 104 and 105 becomes more difficult to see.
[0071]
Third embodiment
FIG. 9 is a block diagram showing a third embodiment of a liquid crystal display device including an image processing device to which the conversion circuit according to the present invention is applied.
[0072]
The third embodiment differs from the first embodiment described above in that the signal processing circuit 102A separates the odd-numbered data and the even-numbered data into the odd-numbered lines and the even-numbered lines instead of outputting the odd-numbered pixel data and the even-numbered pixel data. Thus, the digital paths DP101 and DP102 are transmitted.
Other configurations are the same as those of the first embodiment described above.
[0073]
FIG. 10 is a timing chart of the display device of FIG.
As shown in FIG. 10, in the second embodiment, as shown in FIGS. 10A to 10D, the levels of the first switching signal SSW1 and the second switching signal SSW2 for each vertical synchronization signal VSYNC. The digital bus switching circuit 103 and the analog signal switching circuit 106 are switched synchronously.
[0074]
In the case of the third embodiment, on the LCD panel 109 as the display unit, screens as shown in FIGS. 11A and 11B are alternately displayed for each screen.
[0075]
According to the third embodiment, an effect similar to that of the first embodiment described above can be obtained.
[0076]
In each of the embodiments described above, the case where two D / A converters are used has been described as an example. However, the present invention is not limited to this, and more D / A converters are used. Needless to say, this is also applicable.
For example, in the case where odd / even pixel separation processing is performed using four D / A converters, the LCD panel 109 serving as a display unit has FIGS. 12A and 12B, and FIG. ) And (B) are sequentially displayed for each screen.
[0077]
Also in this case, as in the first embodiment described above, when a certain pixel is viewed, four D / A converters that have undergone D / A conversion are replaced for each screen, and the error is integrated on the time axis and averaged. Therefore, it becomes difficult to see a specific pattern due to the output level difference between the four D / A converters.
[0078]
FIG. 14 shows a circuit example using n D / A converters.
In this case, the switching control circuit 112B synchronously switches the digital bus switching circuit 103A and the analog signal switching circuit 106A so that n D / A converters are used with the same probability for each pixel of the screen.
In this case, the same effects as those of the above-described embodiments can be obtained.
[0079]
【The invention's effect】
As described above, according to the present invention, a plurality of D / A converters for D / A conversion processing can be replaced for each screen.
As a result, the black level and the 100% white level are aligned and the linearity is not adjusted exactly, and even if it is affected by the temperature characteristics, the characteristic errors of multiple D / A converters Can be integrated and averaged.
Accordingly, it is possible to provide a display device capable of realizing a uniform screen in which a specific pattern due to a difference in output levels of a plurality of D / A converters is difficult to see and a line for each n pixels appearing on the screen is not noticeable. There is an advantage that can be.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of a liquid crystal display device including an image processing device to which a conversion circuit according to the present invention is applied.
FIG. 2 is a circuit diagram showing a configuration example of a digital path switching circuit according to the present invention.
FIG. 3 is a circuit diagram showing a configuration example of an analog signal switching circuit according to the present invention.
FIG. 4 is a timing chart for explaining the operation of the first embodiment;
FIG. 5 is a diagram for explaining a display screen of the display device according to the first embodiment;
FIG. 6 is a block diagram showing a second embodiment of a liquid crystal display device including an image processing device to which a conversion circuit according to the present invention is applied.
FIG. 7 is a timing chart of the apparatus of FIG.
FIG. 8 is a diagram for explaining a display screen of a display device according to a second embodiment.
FIG. 9 is a block diagram showing a third embodiment of a liquid crystal display device including an image processing device to which a conversion circuit according to the present invention is applied.
FIG. 10 is a timing chart of the apparatus of FIG.
FIG. 11 is a diagram for explaining a display screen of a display device according to a third embodiment.
FIG. 12 is a diagram for explaining a display screen of a display device that performs odd / even pixel separation processing using four D / A converters;
FIG. 13 is a diagram for explaining a display screen of a display device that performs odd / even pixel separation processing using four D / A converters;
FIG. 14 is a block diagram illustrating a configuration example of a display device using n D / A converters.
FIG. 15 is a block diagram illustrating a basic configuration example of a display device that performs digital signal processing;
FIG. 16 is a block diagram illustrating a configuration example of a display device configured to lower the frequency band of an analog circuit necessary for a high-resolution display device using two D / A converters.
FIG. 17 is a diagram illustrating an example of output voltage characteristics with respect to input data of two D / A converters applied to the apparatus of FIG. 16;
18 is a diagram showing a display screen when pixels in the horizontal direction are divided and two D / As are used in the apparatus of FIG.
FIG. 19 is a diagram showing a display screen when a vertical line is divided and two D / As are used in the apparatus of FIG.
20 is a diagram showing a display screen when pixels in the horizontal direction are divided and four D / As are used in the apparatus of FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 100,100A, 100B, 100C ... Display apparatus, 101 ... A / D converter, 102 ... Signal processing circuit, 103, 103A ... Digital path switching circuit, 104, 105, 104-1, 104-n ... D / A conversion 106, 106A ... analog signal switching circuit, 107, 108, 107-1 to 107-n ... LCD driving circuit, 109 ... LCD panel, 110 ... clock oscillation circuit, 1111, timing generator, 112, 112A, 112B ... switching Control circuit.

Claims

A plurality of digital signals to be transmitted to the second transmission path is converted into an analog signal, a converting circuit for outputting a respective analog signal to a fourth transmission path of which is determined beforehand, respectively,
A signal processing circuit that separates odd-numbered image data and even-numbered image data that have been divided according to a predetermined rule after signal processing of the input digital signal, and outputs the data to the first transmission path ;
The odd-numbered image data and the even-numbered image data transmitted to the first transmission path different from each other in response to the vertical synchronizing signal for the image are supplied, and the first transmission path is switched to pass through the second transmission path. a first switching circuit to forward to the digital / analog converter Te,
A plurality of digital / analog converter for converting the analog signal to a plurality of digital signals transmitted in said second transmission path, respectively,
In response to the vertical synchronizing signal, a second switching circuit for outputting to said plurality of digital / analog signal output from the analog converter is e switch the third transmission path supplied the fourth transmission path ,
On SL vertical synchronizing signal as a plurality of digital signals transmitted in said first transmission path is input to the plurality of digital / analog converter with a predetermined probability is output to the first switching circuit, the Each analog signal output from a plurality of digital / analog converters is transmitted to the predetermined fourth transmission path to be transmitted via the third transmission path and the second switching circuit. conversion circuit and a switching control circuit which outputs on SL vertical synchronizing signal to the second switching circuit so.

The odd or even image data is pixel data of odd lines or even lines of horizontal lines.
The conversion circuit according to claim 1 .

The odd or even image data is odd or even pixel data in one horizontal line.
The conversion circuit according to claim 1 .

A plurality of digital image signals to be transmitted to the second transmission path is converted into an analog image signal, an image processing apparatus for outputting the analog image signal to a fourth transmission path of which is determined beforehand, respectively,
The input digital signal is subjected to image processing and then separated into odd-numbered image data and even-numbered image data and output to the first transmission path, and the vertical synchronization signal for the image is received, and the first and the second different from each other the odd image data and the even-numbered image data transmitted to the transmission path is supplied, the first switching to forward to the digital / analog converter via a second transmission path by switching the transmission path of the first A circuit, a plurality of digital / analog converters that respectively convert the plurality of odd-numbered image data and even-numbered image data transmitted to the second transmission path into analog image signals, and the vertical synchronization signal ; a second switching circuit for outputting to the fourth transmission path of e switching a third transmission path analog signal output from the digital / analog converter is supplied, the first transmission path On SL vertical synchronizing signal as transmitted plurality of digital signals are input to the plurality of digital / analog converter with a predetermined probability is output to the first switching circuit, the plurality of digital / analog converter upper Symbol vertical synchronizing signals such that each analog signal is transmitted to the third transmission path and the second of said predetermined the fourth to be transmitted via the switching circuit of the transmission path output from the An image processing apparatus comprising: a conversion control circuit that includes a switching control circuit that outputs a signal to the second switching circuit.

The odd or even image data is pixel data of odd lines or even lines of horizontal lines.
The image processing apparatus according to claim 4 .

The odd or even image data is odd or even pixel data in one horizontal line.
The image processing apparatus according to claim 4 .

An image processing apparatus that converts a digital image signal for one screen into a plurality of analog image signals and outputs each analog image signal to a predetermined transmission path,
A signal processing circuit that separates the digital image signal for one screen into a plurality of odd-numbered image data and even-numbered image data divided according to a predetermined rule, and outputs them to a first transmission path ;
A first switching circuit capable of switching the first transmission path of the plurality of odd-numbered image data and even-numbered image data to the plurality of digital / analog converters according to an input level of a vertical synchronization signal ;
A plurality of digital / analog converter for converting the first plurality of the odd image data and the even-numbered image data output from the second transmission path connected to the output of the switching circuit in each analog image signal, the vertical receiving a synchronization signal, a second switching circuit for outputting a third fourth transmission path of the transmission path example switching of the analog signals output from said plurality of digital / analog converter is supplied, the first output on SL vertical synchronizing signal to the first switching circuit so that a plurality of odd image data and the even-numbered image data transmitted to the first transmission path is input to the plurality of digital / analog converter with a predetermined probability and, the plurality of upper digital / each analog image signal output from the analog converter is determined Kia et beforehand base is transmitted through the third transmission path and the second switching circuit The image processing device having a conversion circuit having a switching control circuit for on SL vertical synchronizing signal to be transmitted to the fourth transmission path is output to the second switching circuit.

The signal processing circuit, the odd image data and odd lines, the image processing apparatus according to claim 7, wherein separating the even-numbered image data as even lines.

The image processing apparatus according to claim 7 , wherein the signal processing circuit separates the odd image data into odd pixel data in one horizontal line and separates the even image data into even pixel data in one horizontal line .

A plurality of digital image signals to be transmitted to the second transmission path is converted into an analog image signal, and outputs the analog image signal to the fourth corresponding drive circuits via a transmission path which is determined beforehand, respectively, A display device that displays an image on a display unit using the plurality of drive circuits,
A signal processing circuit that divides an input digital image signal into a plurality of odd-numbered image data and even-numbered image data divided according to a predetermined rule and outputs them from a plurality of first transmission paths, and according to an input level of a vertical synchronization signal A first switching circuit capable of switching the first transmission path of the plurality of odd-numbered image data and even-numbered image data to the plurality of digital / analog converters, and connected to an output of the first switching circuit; A plurality of digital / analog converters that respectively convert the plurality of odd-numbered image data and even-numbered image data output from the second transmission path into analog image signals; and the plurality of digital signals in response to the vertical synchronization signal / a second switching circuit for outputting to the fourth transmission path of the analog signal output from the analog converter is e switch the third transmission path supplied, the first transmission via On SL vertical synchronizing signal is output to the first switching circuit so that a plurality of odd image data and the even-numbered image data transmitted in is input to the plurality of digital / analog converter with a predetermined probability, said plurality Each analog image signal output from the digital / analog converter is transmitted to the fourth transmission path determined in advance and to be transmitted via the third transmission path and the second switching circuit. display device having a conversion circuit on the SL vertical synchronizing signal with a switching control circuit for outputting to the second switch circuit so that.

The display device according to claim 10 , wherein the display unit has a discrete pixel structure, is divided into a plurality of blocks, and is driven in units of the divided blocks.

The signal processing circuit, the odd image data and odd-numbered lines, the display device according to claim 10, wherein separating the even-numbered image data as even lines.

The display device according to claim 10 , wherein the signal processing circuit separates the odd image data into odd pixel data in one horizontal line, and separates the even image data into even pixel data in one horizontal line .

A digital image signal for one screen is converted into a plurality of analog image signals, and each analog image signal is output to a corresponding drive circuit via a predetermined fourth transmission path, and the plurality of drive circuits A display device for displaying an image on the display unit,
A signal processing circuit for separating the digital image signal for one screen into a plurality of odd-numbered image data and even-numbered image data divided according to a predetermined rule , and outputting the first transmission path ;
In accordance with the input level of the vertical synchronizing signals, said plurality of odd image data and the even-numbered image data of the plurality of digital / analog converter the first transmission first path capable of switching a to the switching circuit, said first A plurality of digital / analog converters for converting the plurality of odd-numbered image data and even-numbered image data output from the second transmission path connected to the output of one switching circuit into analog image signals; and the vertical synchronization signal in response to a second switching circuit for outputting the third the fourth transmission path example switching of transmission paths of the analog signals output from the plurality of digital / analog converter is supplied, the first on SL vertical synchronizing signal as a plurality of odd image data and the even-numbered image data transmitted to the transmission path is input to the plurality of digital / analog converter with a predetermined probability the first switching of And outputs to the circuit, the plurality of digital / each analog image signal output from the analog converter the predetermined fourth to be transmitted via the third transmission path and the second switching circuit display device having a conversion circuit on the SL vertical synchronizing signal with a switching control circuit for outputting to the second switching circuit so as to be transmitted to a plurality of transmission paths.

The display device according to claim 14 , wherein the display unit has a discrete pixel structure, is divided into a plurality of blocks, and is driven in units of the divided blocks.

The signal processing circuit, the odd image data and odd-numbered lines, the display device according to claim 14, wherein separating the even-numbered image data as even lines.

The display device according to claim 14 , wherein the signal processing circuit separates the odd-numbered image data into odd-numbered pixel data in one horizontal line and the even-numbered image data as even-numbered pixel data in one horizontal line .