JP4292801B2 - Manufacturing method of laminated varistor - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＺｎＯを主成分とする積層バリスタの製造方法に関し、より詳細には、焼成工程が改良された積層バリスタの製造方法に関する。
【０００２】
【従来の技術】
従来、過電圧からの保護を目的として、様々なバリスタが用いられている。近年、過電圧からの保護以外に、ＥＳＤ保護用素子やノイズフィルターとして、表面実装型の積層型チップバリスタが広く用いられてきている。
【０００３】
通信機器等の各種電子機器分野では、小型化及び電子部品の集積化が急速に進んでいる。従って、実装される電子部品では、表面実装型であることが要求され、さらに携帯電話端末などの小型化や薄型化に伴い、チップサイズの小型化及び低背化が強く求められている。
【０００４】
ところで、チップ型の積層バリスタでは、その電気特性は内部電極の面積により大きく影響される。内部電極の面積が大きいほど、サージ耐量、ＥＳＤ耐量及び制限電圧比が向上することが知られている。これは、内部電極面積が増加するほど、チップ自体の抵抗が低下すること、並びに電極面積が大きいほどセラミックスからなる特性層への電流密度が低下することによる。なお、特性層とは、内部電極間に挟まれたセラミック層をいうものとする。また、ノイズ吸収性を高めるには、静電容量が高いことが好ましく、静電容量を高めるにも、内部電極面積を可能な限り大きくすることが必要である。
【０００５】
従って、十分なサージ耐量、ＥＳＤ耐量及び制限電圧比を実現したり、高静電容量のチップ型のバリスタを得るには、内部電極面積をある程度の大きさとしなければならなかった。
【０００６】
しかしながら、小型化及び低背化に伴って、積層可能な内部電極の枚数、及び内部電極１枚あたりの電極面積は制限を受ける。従って、十分な電極面積を確保することが困難であるという問題があった。例えば、長さ２．０ｍｍ×幅１．２ｍｍ×厚み１．２ｍｍ寸法のチップ及び長さ１．０ｍｍ×幅０．５ｍｍ×厚み０．５ｍｍサイズのチップにおいて、焼成後の特性層の厚みを４０μｍとした場合、積層可能な内部電極の枚数は、前者では約３０枚程度であり、後者では約１０枚程度となる。すなわち、小型化を進めると、積層可能な内部電極の枚数は半分以下となる。さらに、１枚の内部電極の電極面積も、チップサイズが小さくなると十分な大きさとすることができない。
【０００７】
従って、小型化かつ低背化を進めた場合、電極面積を大きくするには、（ａ）可能な限り内部電極積層数を増加させることにより、１枚の内部電極あたりの面積を大きくすること、並びに（ｂ）内部電極を有しておらず、かつ積層体を挟むように積層体の両主面に形成される外層セラミック層を薄くすることが求められている。
【０００８】
しかしながら、外層セラミック層の厚みを薄くしたり、１枚の内部電極あたりの電極面積を大きくした場合には、高温負荷試験における信頼性が低下するという問題があった。すなわち、小型化及び低背化を進めた場合、焼成に際し、バリスタ特性に大きく寄与する酸素がバリスタ表面から拡散されるが、内部電極が酸素の拡散を阻害するので、チップ表面近傍とチップ中心部における吸着酸素濃度に差が生じる。そのため、チップ中心部の特性層と、外層セラミック層に近い特性層においてバリスタ特性が異なることにより信頼性が低下することが、本願発明者らにより確かめられた。
【０００９】
長さ４．３ｍｍ×幅３．２ｍｍ×厚み３．２ｍｍや長さ２．０ｍｍ×幅１．２ｍｍ×厚み１．２ｍｍのような比較的大きなサイズのチップでは、チップ中心部分で十分な特性を取り出すように設計することができる。従って、中心部の特性層と、外層セラミック層側の特性層間における酸素濃度の差に起因するばらつきや信頼性の低下は起こり難い。
【００１０】
しかしながら、長さ１．６ｍｍ×幅０．８ｍｍ×厚み０．８ｍｍや長さ１．０ｍｍ×幅０．５ｍｍ×厚み０．５ｍｍ、長さ０．６ｍｍ×幅０．３ｍｍ×厚み０．３ｍｍといった小型のチップや、長さ１．０ｍｍ×幅０．５ｍｍ×厚み０．３ｍｍのような低背化が進められたチップでは、上記酸素濃度の差に起因する特性ばらつきや信頼性の低下が大きな問題となっている。これは、素子自体が小さいこと、並びに外層セラミック層を薄くして電極面積を確保する必要があること、チップ表面近傍にも特性層が配置されることなどによる。従って、チップ中心部の特性層に比べて、チップ表面に近い特性層ほどバリスタ電圧が高くなり、かつ絶縁抵抗が大きくなり、それによって高温負荷試験時にチップ中央部に大きな負荷が集中することになる。
【００１１】
ところで、この種の積層バリスタの製造に際しては、内部電極が埋設されている積層体を焼成するに際し、様々な雰囲気が用いられている。例えば、下記の特許文献１では、昇温過程、高温保持過程及び降温過程を有する焼成プロファイルにおいて、高温保持過程または降温過程において酸素濃度を大気中よりも高くする方法が開示されている。
【００１２】
【特許文献１】
特開平７−２４９５０６号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、小型化及び低背化が進められた積層バリスタにおいて、外層セラミック層を薄くし、かつ内部電極積層数を増大した場合には、チップ表面近傍における特性層と、チップ中心部の特性層との間において、上記のように吸着酸素濃度の差がより大きくなる。従って、特性層間における特性のばらつきが大きくなり、積層バリスタの信頼性が低下しがちであった。
【００１４】
また、通常、酸化亜鉛系セラミックスがこの種の積層バリスタにおいて用いられているが、酸化亜鉛系セラミックスは特許文献１に記載のような高酸素雰囲気中で熱処理された場合、粒成長が促進されるため、粒径のばらつきが大きくなる。従って、得られた積層バリスタにおけるバリスタ電圧のばらつきが大きくなり、特に低電圧用途の積層型バリスタでは、バリスタ電圧のばらつきが大きな問題となる。
【００１５】
本発明の目的は、上述した従来技術の欠点を解消し、より一層の小型化及び低背化を進めた場合であっても、各特性層の特性ばらつきが小さく、かつ信頼性に優れた積層バリスタの製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の広い局面によれば、ＺｎＯを主成分とする組成からなる未焼成のセラミック層を介して複数の内部電極が積層されており、かつ前記内部電極が積層されている部分の積層方向外側に上記セラミック層と同じ組成のセラミックスからなる外層セラミック層が設けられている積層体を用意する工程と、前記積層体を焼成し、焼結体を得る工程と、前記焼結体の外表面に、前記内部電極に電気的に接続される外部電極を形成する工程とを備え、前記焼成工程において、少なくとも昇温過程、高温保持過程及び降温過程を有する焼成プロファイルによって焼成が行われ、前記高温保持過程における雰囲気中の酸素濃度が１５体積％以上とされ、前記降温過程の降温開始温度から６００℃までの温度範囲のうちの少なくとも一部の温度領域において酸素濃度が１〜１５体積％の雰囲気とされることを特徴とする、積層バリスタの製造方法が提供される。
【００１７】
本発明の製造方法のある特定の局面では、前記降温過程の降温開始温度から６００℃までの温度範囲のうちの少なくとも一部の温度領域において、酸素濃度が３〜１０体積％の範囲とされる。
【００１８】
本発明に係る製造方法では、好ましくは、上記セラミック層は、Ｐｒ及びＣｏを副成分として含む。
【００１９】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の具体的な実施形態及び実施例を説明することにより、本発明を明らかにする。
【００２０】
本発明においては、積層体の焼成に際し、高温保持過程において酸素濃度が１５体積％以上の雰囲気が用いられる。これは、酸素濃度が１５体積％を下回ると、得られた積層バリスタにおける初期絶縁抵抗及び電圧非直線性が低下し、また焼結不足により高温負荷試験時の絶縁抵抗の劣化が大きくなるからである。
【００２１】
また、降温過程のうち、降温開始温度から６００℃までの温度範囲のうちの少なくとも一部の温度領域において、酸素濃度が１〜１５体積％とされているのは、以下の理由による。すなわち、１体積％より低い場合には、粒界の吸着酸素量が減少し、障壁が低下し、絶縁抵抗が低下するからでなる。また、１５体積％よりも酸素濃度が高い場合には、チップ表面近傍とチップ中心部の吸着酸素量に差が生じ、高温保持試験において絶縁抵抗の劣化が生じるからである。
【００２２】
また、降温過程において、降温開始温度から６００℃までの温度範囲のうちの少なくとも一部の温度領域とした理由は、６００℃より低い場合は熱的エネルギーが小さいため、チップへの酸素の出入りが生じ難く、吸着酸素量が不均一となり、高温負荷試験において絶縁抵抗が劣化するからである。
【００２３】
降温過程の降温開始温度から６００℃までの温度範囲のうち少なくとも一部の温度領域における酸素濃度は、望ましくは３〜１０体積％とされ、それによって高温負荷試験における絶縁抵抗の劣化がより一層抑制される。
【００２４】
本発明の積層バリスタの製造方法で用いられる電圧非直線性を示す磁器組成物としては、酸化亜鉛を主成分とするものが用いられる。また、好ましくは、酸化亜鉛を主成分とし、少なくともプラセオジム（Ｐｒ）とコバルト（Ｃｏ）とを副成分として含むものが用いられる。
【００２５】
Ｐｒ及びＣｏが副成分として添加される場合には、ＢｉまたはＳｂを副成分として用いた場合とは異なり、高温にて液相が形成されたり、揮発したりすることがない。このため、粒径が均一化される。従って、磁器組成物は均一に焼成され易くなるので、特性層間のバリスタ特性のばらつきがより一層効果的に抑制されることができ、かつ低バリスタ電圧用途への対応も容易となる。
【００２６】
もっとも、本発明において、上記セラミック層を構成する組成物は、さらに、他の元素を含んでいてもよく、このような他の元素としては、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）のうち少なくとも１種、リチウム（Ｌｉ）、ナトリウム（Ｎａ）及びカリウム（Ｋ）のうち少なくとも１種、並びに／またはカルシウム（Ｃａ）もしくはクロム（Ｃｒ）などが挙げられる。
【００２７】
本発明において、上記内部電極を構成する材料については特に限定されず、Ｐｔ、Ｐｄ、Ａｇまたはこれらの合金などを適宜用いることができる。また、内部電極の形成に際しては、未焼成のセラミックグリーンシート上に、上記内部電極構成金属粉末含有導電ペーストを印刷等により付与することにより行われる。
【００２８】
次に、本発明の積層バリスタの製造方法の一実施形態を図１〜図３を参照して説明する。まず、図２に示すように、複数枚のセラミックグリーンシート１を用意する。この複数枚のセラミックグリーンシート１は、上述したセラミック組成物からなるセラミックスラリーをシート成形することにより得られる。セラミックグリーンシート１上に、内部電極２を導電ペーストの印刷により形成する。このようにして、内部電極２が印刷されたセラミックグリーンシート１と、内部電極が印刷されていない外層セラミック層を構成するセラミックグリーンシート３とを図２に略図的に示すように積層し、積層体を得る。このようにして得られた積層体を、焼成することにより、図３に示すセラミック焼結体４が得られる。セラミック焼結体４内においては、複数の内部電極２が特性層としてのセラミック層４ａを介して重なり合っている。また、複数の内部電極２が積層されている部分の積層方向外側には、外層セラミック層４ｂ，４ｃが構成されている。セラミック焼結体４の端面４ｄ，４ｅに、外部電極５，６が形成される。外部電極５，６の形成により、積層バリスタ７が得られる。外部電極５，６は、導電ペーストの塗布・焼付け等の適宜の方法により行われる。
【００２９】
本発明においては、上記セラミック焼結体４を得る焼成工程は、例えば図１に示す焼成プロファイルに従って行われる。
すなわち、焼成に際しては、まず常温から最高温度まで昇温される昇温過程が実施され、次に高温保持過程において、該最高温度に一定時間保持される。しかる後、降温過程により、最高温度から常温まで降温される。本実施例の特徴は、上記高温保持過程における酸素濃度が１５体積％以上の雰囲気下とされ、かつ降温過程における降温開始温度すなわち最高温度から６００℃までの温度範囲のうち少なくとも一部の温度領域において酸素濃度が１〜１５体積％の雰囲気とされることを特徴とする。
【００３０】
ここで、降温開始温度から６００℃までの温度範囲のうちの少なくとも一部の温度領域とは、降温開始温度から６００℃までの温度範囲のうちの一部または全部の温度領域であればよい。従って、降温開始温度から６００℃までの温度範囲の全領域に渡っていてもよい。このように、降温開始温度から６００℃までの温度領域の少なくとも一部の温度領域で、酸素濃度を大気中よりも低い上記特定の酸素濃度とすることにより、焼結を進める際に生成した吸着酸素の焼結体内部における濃度勾配が緩和される。
【００３１】
従って、特性層間のバリスタ特性のばらつきが低減され、信頼性が高められる。すなわち、チップ表面近傍における過剰な吸着酸素を除去し、チップ全体の吸着酸素濃度を均一化することができる。よって、小型化及び低背化を進めた場合であっても、信頼性に優れた積層バリスタを提供することができる。
【００３２】
また、上記降温過程については、降温開始温度から常温まで徐々に温度が下がる必要はなく、例えば図４に示す焼成プロファイルのように、降温過程の途中において温度が一定となる期間Ｔａが設けられてもよい。
【００３３】
なお、昇温過程における雰囲気は特に限定されない。もっとも、昇温過程は、大気中あるいは中性雰囲気で行われることが好ましく、それによって粒径ばらつきを抑制でき、低電圧用途の積層バリスタの製造に好適である。
【００３４】
また、昇温過程においても、昇温開始から高温保持過程に至るまでの間徐々に温度が高められる必要は必ずしもなく、図５に示す焼成プロファイルのように、昇温過程の一部に温度が一定の期間Ｔｂが設けられてもよい。
【００３５】
なお、上記昇温過程、高温保持過程及び降温過程における雰囲気制御は、様々な方法で行うことができ、例えば空気、窒素及びアルゴンなどを適宜混合したり、あるいは減圧処理を施すことにより行われる。
【００３６】
高温保持過程の温度、すなわち最高温度は、使用する材料の組成やセラミックグリーンシートの厚みによっても異なるため、これらに応じて決定される。バリスタのバリスタ電圧は電極間の粒界数に比例する。従って、目的とするバリスタ電圧となるように粒成長させ、電極間の粒界数を所定の数とするように熱処理を行う必要がある。電極間距離、すなわち特性層を構成するセラミックグリーンシートの厚みや、材料の組成により、最適な熱処理温度は異なってくるが、通常、最高温度は１０００〜１４００℃、好ましくは１１００〜１３００℃の範囲とされる。また、最高温度に保持する保持時間は、通常２〜１０時間程度が好ましい。２時間未満では、十分な焼結を期待できないことがあり、１０時間を超えると生産性が低下することがある。また、昇温過程における昇温速度は、１００〜５００℃／時間が好ましく、降温過程における降温速度は５０〜５００℃／時間が好ましい。
【００３７】
次に、具体的な実験例につき説明する。
〔実験例１〕
主成分であるＺｎＯに対し、焼成後に下記の表１に示す組成比率となるように、出発原料としてのＺｎＯ、Ｐｒ6Ｏ11、ＣｏＯ、Ａｌ2Ｏ3、Ｋ2ＣＯ3、Ｃｒ2Ｏ3及びＣａＣＯ3の各材料を秤量し、ボールミルで２４時間湿式混合し、混合スラリーを得た。上記混合スラリーを脱水し、乾燥した後、大気中で７００〜１１００℃の温度で仮焼した。このようにして得られた仮焼物を再度ボールミルで十分に粉砕した後、脱水し、乾燥した。このようにして得られた乾燥原料に、有機バインダー、有機溶剤、有機可塑剤及び分散剤を加え、ボールミルで１２時間混合し、シート成形用のスラリーを作製した。
【００３８】
【表１】
上記のようにして得られたスラリーを、ドクターブレード法によりＰＥＴ（ポリエチレンテレフタレート）からなるフィルム上において成形し、厚さ２８μｍのセラミックグリーンシートを得た。上記セラミックグリーンシートを短冊状に切断し、短冊状のマザーのセラミックグリーンシートを作製した。
【００４０】
次に、上記のようにして得られたマザーのセラミックグリーンシート上に、Ｐｔペーストをスクリーン印刷し、内部電極パターンを形成した。すなわち、複数の内部電極を形成した。
【００４１】
次に、上記内部電極パターンが印刷されたセラミックグリーンシートを、最終的な積層体における内部電極引出し部が交互に逆方向となるように複数枚積層し、さらに上下に外層セラミック層を構成するための無地のマザーのセラミックグリーンシートを積層した。しかる後、得られた積層体に厚み方向に１．９６×１０8Ｐａの圧力を加えてセラミックグリーンシート同士を圧着し、マザーの積層体を得た。このマザーの積層体を個々の積層バリスタ単位の積層体に切断し、個々の積層バリスタ単位の積層体を得た。
【００４２】
このようにして、焼成後の寸法が長さ１．０ｍｍ×幅０．５ｍｍ×厚み０．５ｍｍである、図２に略図的に示されている積層体を得た。積層体中における内部電極間に挟まれた特性層、すなわちセラミック層の数は１４であり、特性層の焼成前の厚みは２８μｍである。また、図２に示されている内部電極２の側縁２ａとセラミックグリーンシート１の長辺との間のギャップは焼成前で１５０μｍとし、内部電極２の先端２ｂとセラミックグリーンシート１の内部電極２が引き出されていない側の短辺との間のギャップも焼成前で１５０μｍとした。また、内部電極が重ねられている部分の総面積は焼成後に１．５ｍｍ2であり、外層セラミック層の厚みは焼成前で１４０μｍとした。
【００４３】
上記積層体を、大気中において、５００℃の温度で１２時間加熱し、脱バインダー処理を行った。しかる後、下記の表２，３に示す焼成条件に従って焼成を行い、焼結体を得た。すなわち、焼成に際しては、図１に示した焼成プロファイルに従って、下記の表２，３に示す温度及び雰囲気で焼成を行った。表２，３において、ｘ点は酸素濃度を変化させる開始温度を示し、ｙ点は終了温度を示す。また、熱処理中の酸素濃度はジルコニア式酸素濃度計（東レエンジニアリング社製、ＬＣ−８００）を用いて測定した。
【００４４】
また、焼成において、昇温速度は５Ｋ／分、降温速度は−２Ｋ／分とし、高温保持時間は８時間とし、昇温過程の雰囲気は大気中すなわち酸素濃度２０体積％とした。本実施例では、バリスタ電圧が９Ｖ±１５％となるように焼成温度及び高温保持時間を調整した。
【００４５】
次に、得られた焼結体の両端面にＡｇペーストを塗布し、大気中で８００℃の温度で焼き付けることにより、外部電極を形成し、図３に略図的に示した積層バリスタを作製した。
【００４６】
上記のようにして得られた積層バリスタについて、▲１▼バリスタ電圧（Ｖ１ｍ）、▲２▼バリスタ電圧の６０％の電圧を０．１秒印加した場合の初期絶縁抵抗ＩＲ、▲３▼０．１ｍＡ−１ｍＡ間の電圧非直線係数α、▲４▼高温負荷試験後の絶縁抵抗を測定した。なお、高温負荷試験では、積層バリスタに１２５℃の温度で５．６Ｖの電圧を１０００時間印加した後の絶縁抵抗を測定した。
【００４７】
上記初期絶縁抵抗及び高温負荷試験後の絶縁抵抗がいずれも２ＭΩ以上であり、電圧非直線係数が２０以上の場合に良品であると判断した。
結果を下記の表２，３に示す。
【００４８】
【表２】
【表３】
表２，３において、●で示した試料は、従来法に従って製造された試料であり、※は本発明の範囲外にある試料であることを示す。
表２，３から明らかなように、従来法に相当する試料番号１，２，６の製造方法で得られた試料では、絶縁抵抗及び電圧非直線性は優れているものの、高温負荷試験後の絶縁抵抗が２ＭΩを下回り、信頼性が十分でないことがわかる。
【００５１】
他方、降温過程のうち、６００℃以上の温度の少なくとも一部の温度領域で、酸素濃度を１体積％〜１５体積％とすることにより、絶縁抵抗が２ＭΩ以上、電圧非直線性が２０以上、高温負荷試験後の絶縁抵抗が２ＭΩとなることがわかる。すなわち、信頼性に優れた積層バリスタの得られることがわかる。
【００５２】
さらに、上記降温過程の一定の区間の温度領域において、酸素濃度を３〜１０体積％とした場合には、試料番号９〜１２と試料番号１３との比較から明らかなように、初期絶縁抵抗及び高温負荷試験後の絶縁抵抗のいずれをも３ＭΩ以上とすることができ、より一層信頼性を高め得ることがわかる。
【００５３】
また、試料番号１４の結果から明らかなように、降温過程のうち、降温開始温度から６００℃までの温度領域のうちの少なくとも一部の区間で酸素濃度を１体積％より低くした場合には、初期絶縁抵抗及び電圧非直線性が低くなることがわかる。逆に、該一定区間における酸素濃度が１５体積％より高い場合には、試料番号３〜５，７から明らかなように、初期絶縁抵抗及び電圧非直線性は優れているものの、高温負荷試験後の絶縁抵抗が低下し、信頼性が低下することがわかる。
【００５４】
さらに、降温過程の６００℃より低い温度領域で酸素濃度を１０体積％の雰囲気に変化させた場合においても、試料番号１９〜２１の結果から明らかなように、高温負荷試験後の絶縁抵抗が低くなり、信頼性が損なわれることがわかる。さらに、高温保持過程における酸素濃度が１５体積％よりも低い場合には、試料番号２７，２８の結果から明らかなように、初期絶縁抵抗及び電圧非直線性が低下することがわかる。
【００５５】
従って、表２，３の結果から明らかなように、ＺｎＯを主成分とし、副成分として、少なくともＰｒ及びＣｏを添加した組成からなるセラミック焼結体を用いた積層バリスタにおいては、焼結体を得るための焼成工程において、高温保持過程の酸素濃度を１５体積％以上とし、降温過程の降温開始温度から６００℃までの温度領域のうちの少なくとも一部の区間において、酸素濃度を１体積％〜１５体積％の範囲とすることにより、初期特性及び信頼性に優れた積層バリスタの得られることがわかる。
【００５６】
〔実験例２〕
実験例１で作製した試料番号１の積層バリスタを得るのに用意された外部電極が形成される前の焼結体と、試料番号９の積層バリスタを得るのに用意した外部電極が形成される前の焼結体とを評価した。すなわち、各セラミック焼結体の端面に引き出されている各内部電極にタングステンからなる触診針を力学的に接触させ、１４層のバリスタ特性層それぞれの絶縁抵抗及びバリスタ電圧を測定した。なお試料番号１は従来例に相当し、試料番号９は本発明の積層バリスタの実施例に相当する。結果を図６及び図７に示す。
【００５７】
図６は試料番号１の結果を、図７は試料番号９の結果を示す。
なお、図６及び図７の横軸の特性層番号は、各特性層の位置を示し、特性番号１，１４がセラミック焼結体の上面または下面に一番近い最外層の特性層に相当し、特性層番号６，７が焼結体の厚み方向中央部に位置する特性層に相当する。
【００５８】
図６及び図７から明らかなように、試料番号１では、焼結体の上面または下面に近い特性層ほどバリスタ電圧及び絶縁抵抗が高くなっており、特性層間で特性のばらつきが生じていることがわかる。これに対して、本発明に従って得られた試料番号９では、特性層間における特性ばらつきがほとんどないことがわかる。
【００５９】
実験例１で示したように、本発明に従って構成された試料で信頼性に優れた低電圧の積層バリスタが製造され得るのは、上記のように特性層間のバリスタ特性のばらつきが小さいためであると考えられる。
【００６０】
なお、上記実験例１では、ＰｒやＣｏなどの添加元素は、酸化物または炭酸物の形態で出発原料として加えられたが、金属もしくは水酸化物等の他の形態で出発原料として加えられてもよい。また、副成分としては、Ｐｒ及びＣｏを含むものが望ましいが、副成分として、さらに、Ａｌ、Ｇａ、Ｉｎのうち少なくとも１種や、Ｌｉ、Ｎａ及びＫのうち少なくとも１種、あるいはＣａなどを添加してもよい。
【００６１】
【発明の効果】
以上のように、本発明に係る積層バリスタの製造方法では、ＺｎＯを主成分とする組成を用いたセラミック焼結体を得るにあたり、高温保持過程における酸素濃度が１５体積％以上とされ、降温過程の降温開始温度から６００℃までの温度範囲のうちの少なくとも一部の温度領域において酸素濃度が１〜１５体積％の範囲とされているため、複数のバリスタ特性層間の特性のばらつきが低減される。従って、絶縁抵抗や電圧非直線性などの初期特性に優れているだけでなく、高温負荷試験後における特性の劣化が生じ難い、信頼性に優れた、しかも低電圧駆動に適した積層バリスタを容易に提供することが可能となる。
【００６２】
本発明において、降温過程の降温開始温度から６００℃までの温度範囲のうちの少なくとも一部の温度領域において、酸素濃度が３〜１０体積％の範囲とされている場合には、初期絶縁抵抗を高めることができかつ高温負荷試験後の絶縁抵抗の劣化も生じ難いため、より一層信頼性に優れた積層バリスタを提供することができる。
【００６３】
セラミック層が、Ｐｒ及びＣｏを副成分として含む場合には、均一な粒径の積層バリスタを実現することが可能であり、低電圧化に際して、特性ばらつきを抑制し、より一層信頼性に優れた低電圧積層バリスタを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例における焼成工程の焼成プロファイルを示す図。
【図２】本発明において積層バリスタを得るのに用いられるセラミックグリーンシート及び内部電極の形状の一例を説明するための分解斜視図。
【図３】本発明の製造方法で得られる積層バリスタの一例を示す模式的正面断面図。
【図４】本発明の製造方法における焼成工程の焼成プロファイルの他の例を示す図。
【図５】本発明の製造方法における焼成工程の焼成プロファイルのさらに他の例を示す図。
【図６】実験例２において評価された従来の製造方法に相当する方法で得られた試料番号１のセラミック焼結体における複数のバリスタ特性層の絶縁抵抗及びバリスタ電圧を示す図。
【図７】実験例２において、本発明の実施例の製造方法で得られた試料番号９のセラミック焼結体中の複数のバリスタ特性層の絶縁抵抗及びバリスタ電圧を示す図。
【符号の説明】
１…セラミックグリーンシート
２…内部電極
３…セラミックグリーンシート
４…焼結体
４ａ…セラミック層（特性層）
４ｂ，４ｃ…外層セラミック層
４ｄ，４ｅ…端面
５，６…外部電極
７…積層バリスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a multilayer varistor mainly composed of ZnO, and more particularly to a method for manufacturing a multilayer varistor with an improved firing process.
[0002]
[Prior art]
Conventionally, various varistors are used for the purpose of protection from overvoltage. In recent years, in addition to protection from overvoltage, surface-mount type multilayer chip varistors have been widely used as ESD protection elements and noise filters.
[0003]
In various electronic equipment fields such as communication equipment, miniaturization and integration of electronic components are rapidly progressing. Therefore, electronic components to be mounted are required to be surface-mounted, and further downsizing and low profile of the chip size are strongly demanded along with downsizing and thinning of cellular phone terminals and the like.
[0004]
By the way, in the chip-type laminated varistor, the electrical characteristics are greatly influenced by the area of the internal electrode. It is known that as the area of the internal electrode is larger, the surge resistance, ESD resistance and limit voltage ratio are improved. This is because the resistance of the chip itself decreases as the internal electrode area increases, and the current density to the characteristic layer made of ceramic decreases as the electrode area increases. The characteristic layer is a ceramic layer sandwiched between internal electrodes. In order to increase noise absorption, it is preferable that the capacitance is high. To increase the capacitance, it is necessary to increase the area of the internal electrode as much as possible.
[0005]
Therefore, in order to achieve a sufficient surge resistance, ESD resistance and limiting voltage ratio, and to obtain a chip type varistor with a high capacitance, the internal electrode area has to be made a certain size.
[0006]
However, with the reduction in size and height, the number of internal electrodes that can be stacked and the electrode area per internal electrode are limited. Therefore, there is a problem that it is difficult to ensure a sufficient electrode area. For example, in a 2.0 mm long × 1.2 mm wide × 1.2 mm thick chip and a 1.0 mm long × 0.5 mm wide × 0.5 mm thick chip, the thickness of the characteristic layer after firing is 40 μm. In this case, the number of internal electrodes that can be stacked is about 30 in the former and about 10 in the latter. That is, as the miniaturization progresses, the number of internal electrodes that can be stacked becomes less than half. Furthermore, the electrode area of one internal electrode cannot be made sufficiently large when the chip size is reduced.
[0007]
Therefore, in order to increase the electrode area when miniaturization and reduction in height are achieved, (a) increasing the area per one internal electrode by increasing the number of internal electrode stacks as much as possible, In addition, (b) it is required to make the outer ceramic layers formed on both main surfaces of the multilayer body thin so as not to have internal electrodes and to sandwich the multilayer body.
[0008]
However, when the thickness of the outer ceramic layer is reduced or the electrode area per inner electrode is increased, there is a problem that the reliability in the high temperature load test is lowered. That is, when the size and height are reduced, oxygen that greatly contributes to the varistor characteristics is diffused from the varistor surface during firing, but the internal electrode inhibits oxygen diffusion, so the vicinity of the chip surface and the center of the chip A difference occurs in the concentration of adsorbed oxygen in For this reason, the inventors of the present invention have confirmed that the reliability is lowered due to the varistor characteristics being different between the characteristic layer at the center of the chip and the characteristic layer close to the outer ceramic layer.
[0009]
With a relatively large size chip such as length 4.3 mm × width 3.2 mm × thickness 3.2 mm or length 2.0 mm × width 1.2 mm × thickness 1.2 mm, sufficient characteristics are obtained at the center of the chip. Can be designed to take out. Therefore, variations due to a difference in oxygen concentration between the characteristic layer in the center and the characteristic layer on the outer ceramic layer side are unlikely to occur and the reliability is not lowered.
[0010]
However, length 1.6 mm × width 0.8 mm × thickness 0.8 mm, length 1.0 mm × width 0.5 mm × thickness 0.5 mm, length 0.6 mm × width 0.3 mm × thickness 0.3 mm, etc. Small chips and chips that have been reduced in height, such as 1.0 mm long, 0.5 mm wide, and 0.3 mm thick, have significant variations in characteristics and reliability due to the difference in oxygen concentration. It is a problem. This is because the element itself is small, the outer ceramic layer needs to be thinned to ensure the electrode area, and the characteristic layer is also disposed near the chip surface. Therefore, the characteristic layer closer to the chip surface has a higher varistor voltage and a higher insulation resistance than the characteristic layer at the center of the chip, thereby concentrating a large load at the center of the chip during a high-temperature load test. .
[0011]
By the way, in manufacturing this type of laminated varistor, various atmospheres are used when firing the laminated body in which the internal electrode is embedded. For example, the following
[0012]
[Patent Document 1]
JP 7-249506 A
[0013]
[Problems to be solved by the invention]
However, in multilayer varistors that have been reduced in size and height, if the outer ceramic layer is made thinner and the number of laminated internal electrodes is increased, the characteristic layer near the chip surface, the characteristic layer in the center of the chip, In the meantime, the difference in the adsorbed oxygen concentration becomes larger as described above. Therefore, the characteristic variation between the characteristic layers becomes large, and the reliability of the laminated varistor tends to be lowered.
[0014]
In general, zinc oxide-based ceramics are used in this type of laminated varistor, but when zinc oxide-based ceramics are heat-treated in a high oxygen atmosphere as described in
[0015]
The object of the present invention is to eliminate the above-mentioned drawbacks of the prior art, and even when the size and height are further reduced, the characteristic variation of each characteristic layer is small, and the lamination is excellent in reliability. The object is to provide a method for manufacturing a varistor.
[0016]
[Means for Solving the Problems]
According to a wide aspect of the present invention, a plurality of internal electrodes are stacked via an unfired ceramic layer composed of ZnO as a main component, and the stacking direction outside of the portion where the internal electrodes are stacked Preparing a laminated body provided with an outer ceramic layer made of a ceramic having the same composition as the ceramic layer, a step of firing the laminated body to obtain a sintered body, and an outer surface of the sintered body A step of forming an external electrode electrically connected to the internal electrode, and in the baking step, baking is performed by a baking profile having at least a temperature rising process, a high temperature holding process, and a temperature lowering process, and the high temperature holding is performed. In the process, the oxygen concentration in the atmosphere is set to 15% by volume or more, and in at least a part of the temperature range from the temperature decrease start temperature to 600 ° C. in the temperature decrease process. Oxygen concentration, characterized in that it is an atmosphere of 15 vol% Te, manufacturing method of a multilayer varistor is provided.
[0017]
In a specific aspect of the production method of the present invention, the oxygen concentration is in the range of 3 to 10% by volume in at least a part of the temperature range from the temperature decrease start temperature to 600 ° C. in the temperature decrease process. .
[0018]
In the manufacturing method according to the present invention, preferably, the ceramic layer includes Pr and Co as subcomponents.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be clarified by describing specific embodiments and examples of the present invention with reference to the drawings.
[0020]
In the present invention, when firing the laminate, an atmosphere having an oxygen concentration of 15% by volume or more is used in the high temperature holding process. This is because when the oxygen concentration is less than 15% by volume, the initial insulation resistance and voltage nonlinearity in the obtained multilayer varistor are reduced, and the deterioration of insulation resistance during a high temperature load test is increased due to insufficient sintering. is there.
[0021]
In the temperature lowering process, the oxygen concentration is set to 1 to 15% by volume in at least a part of the temperature range from the temperature lowering start temperature to 600 ° C. for the following reason. That is, when it is lower than 1% by volume, the amount of adsorbed oxygen at the grain boundary is reduced, the barrier is lowered, and the insulation resistance is lowered. In addition, when the oxygen concentration is higher than 15% by volume, there is a difference in the amount of adsorbed oxygen between the vicinity of the chip surface and the center of the chip, and the insulation resistance deteriorates in the high temperature holding test.
[0022]
Further, in the temperature lowering process, at least a part of the temperature range from the temperature lowering start temperature to 600 ° C. is selected because the thermal energy is small when the temperature is lower than 600 ° C., so that oxygen enters and leaves the chip. This is because it is difficult to occur, the amount of adsorbed oxygen becomes uneven, and the insulation resistance deteriorates in the high temperature load test.
[0023]
The oxygen concentration in at least a part of the temperature range from the temperature drop start temperature to 600 ° C. in the temperature drop process is desirably 3 to 10% by volume, thereby further suppressing the deterioration of the insulation resistance in the high temperature load test. Is done.
[0024]
As the porcelain composition exhibiting voltage non-linearity used in the method for producing a laminated varistor of the present invention, a composition mainly composed of zinc oxide is used. Preferably, a material containing zinc oxide as a main component and at least praseodymium (Pr) and cobalt (Co) as subcomponents is used.
[0025]
When Pr and Co are added as subcomponents, a liquid phase is not formed or volatilized at a high temperature, unlike when Bi or Sb is used as a subcomponent. For this reason, the particle size is made uniform. Therefore, since the ceramic composition is easily fired uniformly, the variation in the varistor characteristics between the characteristic layers can be more effectively suppressed, and the application to the low varistor voltage application is facilitated.
[0026]
However, in the present invention, the composition constituting the ceramic layer may further contain other elements. Examples of such other elements include aluminum (Al), gallium (Ga), and indium (In ), At least one of lithium (Li), sodium (Na) and potassium (K), and / or calcium (Ca) or chromium (Cr).
[0027]
In the present invention, the material constituting the internal electrode is not particularly limited, and Pt, Pd, Ag, or an alloy thereof can be appropriately used. The internal electrodes are formed by applying the internal electrode-constituting metal powder-containing conductive paste on a green ceramic green sheet by printing or the like.
[0028]
Next, an embodiment of the method for producing a laminated varistor of the present invention will be described with reference to FIGS. First, as shown in FIG. 2, a plurality of ceramic
[0029]
In the present invention, the firing step for obtaining the ceramic
That is, in firing, first, a temperature raising process in which the temperature is raised from room temperature to the maximum temperature is performed, and then in the high temperature holding process, the temperature is held at the maximum temperature for a certain period of time. Thereafter, the temperature is lowered from the highest temperature to room temperature by the temperature lowering process. The feature of the present embodiment is that the atmosphere has an oxygen concentration of 15% by volume or more in the high temperature holding process, and at least a part of the temperature range from the temperature drop start temperature in the temperature drop process, that is, the maximum temperature to 600 ° C. The atmosphere is an oxygen concentration of 1 to 15% by volume.
[0030]
Here, the temperature range of at least a part of the temperature range from the temperature decrease start temperature to 600 ° C. may be a part or all of the temperature range from the temperature decrease start temperature to 600 ° C. Therefore, it may be over the entire temperature range from the temperature drop start temperature to 600 ° C. In this way, the adsorption generated when the sintering is advanced by setting the oxygen concentration to the specific oxygen concentration lower than that in the atmosphere in at least a part of the temperature range from the temperature lowering start temperature to 600 ° C. The concentration gradient of oxygen inside the sintered body is relaxed.
[0031]
Therefore, variation in varistor characteristics between characteristic layers is reduced, and reliability is improved. That is, excess adsorbed oxygen in the vicinity of the chip surface can be removed, and the adsorbed oxygen concentration of the entire chip can be made uniform. Therefore, even when downsizing and reduction in height are promoted, a laminated varistor having excellent reliability can be provided.
[0032]
In addition, regarding the temperature lowering process, it is not necessary to gradually decrease the temperature from the temperature lowering start temperature to room temperature. For example, a period Ta during which the temperature is constant during the temperature lowering process is provided as in the firing profile shown in FIG. Also good.
[0033]
The atmosphere in the temperature raising process is not particularly limited. However, the temperature raising process is preferably performed in the air or in a neutral atmosphere, which can suppress variation in particle size, and is suitable for manufacturing a laminated varistor for low voltage applications.
[0034]
Further, in the temperature raising process, it is not always necessary to gradually increase the temperature from the start of temperature raising to the high temperature holding process, and the temperature is not partially increased as in the firing profile shown in FIG. A certain period Tb may be provided.
[0035]
The atmosphere control in the temperature raising process, the high temperature holding process, and the temperature lowering process can be performed by various methods, for example, by appropriately mixing air, nitrogen, argon, or the like, or by performing a decompression process.
[0036]
The temperature during the high-temperature holding process, that is, the maximum temperature varies depending on the composition of the material to be used and the thickness of the ceramic green sheet, and is determined accordingly. The varistor voltage of the varistor is proportional to the number of grain boundaries between the electrodes. Therefore, it is necessary to perform the heat treatment so that the grains grow to have the desired varistor voltage and the number of grain boundaries between the electrodes is a predetermined number. The optimum heat treatment temperature varies depending on the distance between the electrodes, that is, the thickness of the ceramic green sheet constituting the characteristic layer and the material composition, but the maximum temperature is usually in the range of 1000 to 1400 ° C, preferably 1100 to 1300 ° C. It is said. The holding time for holding at the maximum temperature is usually preferably about 2 to 10 hours. If it is less than 2 hours, sufficient sintering may not be expected, and if it exceeds 10 hours, productivity may be reduced. Moreover, the temperature increase rate in the temperature increasing process is preferably 100 to 500 ° C./hour, and the temperature decreasing rate in the temperature decreasing process is preferably 50 to 500 ° C./hour.
[0037]
Next, specific experimental examples will be described.
[Experimental Example 1]
ZnO as a starting material, Pr so that the composition ratio shown in Table 1 below is obtained after firing with respect to ZnO as a main component. 6 O 11 , CoO, Al 2 O Three , K 2 CO Three , Cr 2 O Three And CaCO Three Each material was weighed and wet mixed with a ball mill for 24 hours to obtain a mixed slurry. The mixed slurry was dehydrated and dried, and then calcined in the atmosphere at a temperature of 700 to 1100 ° C. The calcined product thus obtained was sufficiently pulverized again with a ball mill, dehydrated and dried. An organic binder, an organic solvent, an organic plasticizer, and a dispersant were added to the dry raw material thus obtained, and mixed for 12 hours by a ball mill to prepare a sheet forming slurry.
[0038]
[Table 1]
The slurry obtained as described above was molded on a film made of PET (polyethylene terephthalate) by a doctor blade method to obtain a ceramic green sheet having a thickness of 28 μm. The ceramic green sheet was cut into strips to produce strip-shaped mother ceramic green sheets.
[0040]
Next, Pt paste was screen-printed on the mother ceramic green sheet obtained as described above to form an internal electrode pattern. That is, a plurality of internal electrodes were formed.
[0041]
Next, in order to laminate a plurality of ceramic green sheets printed with the internal electrode pattern so that the internal electrode lead portions in the final laminate are alternately reversed, and to form the outer ceramic layer on the top and bottom Solid mother ceramic green sheets were laminated. Thereafter, the obtained laminate was 1.96 × 10 in the thickness direction. 8 The pressure of Pa was applied and the ceramic green sheets were pressed together to obtain a mother laminate. The mother laminate was cut into individual laminate varistor unit laminates to obtain individual laminate varistor unit laminates.
[0042]
In this way, a laminate schematically shown in FIG. 2 was obtained having dimensions after firing of length 1.0 mm × width 0.5 mm × thickness 0.5 mm. The number of characteristic layers, that is, ceramic layers sandwiched between the internal electrodes in the laminate is 14, and the thickness of the characteristic layer before firing is 28 μm. Also, the gap between the side edge 2a of the
[0043]
The laminate was heated in the atmosphere at a temperature of 500 ° C. for 12 hours to perform a binder removal treatment. Thereafter, firing was performed according to the firing conditions shown in Tables 2 and 3 below to obtain a sintered body. That is, in firing, firing was performed at the temperatures and atmospheres shown in Tables 2 and 3 below according to the firing profile shown in FIG. In Tables 2 and 3, point x indicates the start temperature at which the oxygen concentration is changed, and point y indicates the end temperature. The oxygen concentration during the heat treatment was measured using a zirconia oxygen analyzer (LC-800, manufactured by Toray Engineering Co., Ltd.).
[0044]
In firing, the temperature rising rate was 5 K / min, the temperature lowering rate was −2 K / min, the high temperature holding time was 8 hours, and the atmosphere in the temperature rising process was in the air, that is, the oxygen concentration was 20% by volume. In this example, the firing temperature and the high temperature holding time were adjusted so that the varistor voltage was 9 V ± 15%.
[0045]
Next, an Ag paste was applied to both end faces of the obtained sintered body and baked in the atmosphere at a temperature of 800 ° C. to form external electrodes, and a multilayer varistor schematically shown in FIG. 3 was produced. .
[0046]
Regarding the laminated varistor obtained as described above, (1) varistor voltage (V1m), (2) initial insulation resistance IR when 60% of the varistor voltage is applied for 0.1 second, (3) 0. Voltage nonlinear coefficient α between 1 mA and 1 mA, (4) Insulation resistance after high temperature load test was measured. In the high temperature load test, the insulation resistance after applying a voltage of 5.6 V to the laminated varistor at a temperature of 125 ° C. for 1000 hours was measured.
[0047]
When the initial insulation resistance and the insulation resistance after the high-temperature load test were both 2 MΩ or more and the voltage nonlinear coefficient was 20 or more, it was judged as a good product.
The results are shown in Tables 2 and 3 below.
[0048]
[Table 2]
[Table 3]
In Tables 2 and 3, samples indicated by ● are samples manufactured according to the conventional method, and * indicates a sample that is outside the scope of the present invention.
As is clear from Tables 2 and 3, the samples obtained by the production methods of Sample Nos. 1, 2 and 6 corresponding to the conventional method are excellent in insulation resistance and voltage non-linearity, but after the high temperature load test. It can be seen that the insulation resistance is less than 2 MΩ and the reliability is not sufficient.
[0051]
On the other hand, in the temperature lowering process, in at least a part of the temperature range of 600 ° C. or higher, by setting the oxygen concentration to 1 vol% to 15 vol%, the insulation resistance is 2 MΩ or higher, the voltage nonlinearity is 20 or higher, It can be seen that the insulation resistance after the high temperature load test is 2 MΩ. That is, it can be seen that a laminated varistor having excellent reliability can be obtained.
[0052]
Further, when the oxygen concentration is 3 to 10% by volume in the temperature region of the certain section of the temperature lowering process, as is apparent from the comparison between the
[0053]
Further, as apparent from the result of
[0054]
Furthermore, even when the oxygen concentration is changed to an atmosphere of 10% by volume in the temperature range lower than 600 ° C. in the temperature lowering process, the insulation resistance after the high temperature load test is low, as is apparent from the results of sample numbers 19-21. It can be seen that the reliability is impaired. Furthermore, when the oxygen concentration in the high temperature holding process is lower than 15% by volume, it is clear from the results of sample numbers 27 and 28 that the initial insulation resistance and the voltage nonlinearity are reduced.
[0055]
Therefore, as is apparent from the results of Tables 2 and 3, in a laminated varistor using a ceramic sintered body composed of ZnO as a main component and at least Pr and Co as subcomponents, In the firing step for obtaining, the oxygen concentration in the high temperature holding process is 15% by volume or more, and in at least a part of the temperature range from the temperature lowering start temperature to 600 ° C. in the temperature lowering process, the oxygen concentration is 1% by volume to It can be seen that by setting the content in the range of 15% by volume, a laminated varistor having excellent initial characteristics and reliability can be obtained.
[0056]
[Experiment 2]
The sintered body before the external electrode prepared for obtaining the laminated varistor of
[0057]
FIG. 6 shows the result of
6 and 7 indicate the position of each characteristic layer, and
[0058]
As is apparent from FIGS. 6 and 7, in
[0059]
As shown in Experimental Example 1, the reason why the low-voltage laminated varistor having excellent reliability can be manufactured with the sample configured according to the present invention is because the variation in the varistor characteristics between the characteristic layers is small as described above. it is conceivable that.
[0060]
In Experimental Example 1, the additive elements such as Pr and Co are added as starting materials in the form of oxides or carbonates, but are added as starting materials in other forms such as metals or hydroxides. Also good. Further, as the subcomponent, it is preferable to contain Pr and Co. However, as the subcomponent, at least one of Al, Ga, and In, at least one of Li, Na, and K, or Ca is further used. It may be added.
[0061]
【The invention's effect】
As described above, in the method for manufacturing a multilayer varistor according to the present invention, in obtaining a ceramic sintered body using a composition mainly composed of ZnO, the oxygen concentration in the high temperature holding process is 15% by volume or more, and the temperature decreasing process Since the oxygen concentration is in the range of 1 to 15% by volume in at least a part of the temperature range from the temperature decrease start temperature to 600 ° C., the variation in characteristics between the plurality of varistor characteristic layers is reduced. . Therefore, it is not only excellent in initial characteristics such as insulation resistance and voltage non-linearity, but it is also easy to produce a multilayer varistor that is resistant to deterioration after high-temperature load testing, has excellent reliability, and is suitable for low-voltage driving. Can be provided.
[0062]
In the present invention, when the oxygen concentration is in the range of 3 to 10% by volume in at least a part of the temperature range from the temperature lowering start temperature to 600 ° C. in the temperature lowering process, the initial insulation resistance is reduced. Since it can be increased and the insulation resistance is hardly deteriorated after the high-temperature load test, it is possible to provide a laminated varistor with even higher reliability.
[0063]
When the ceramic layer contains Pr and Co as subcomponents, it is possible to realize a laminated varistor having a uniform particle size, and suppresses variation in characteristics when the voltage is lowered, thereby further improving reliability. A low voltage laminated varistor can be provided.
[Brief description of the drawings]
FIG. 1 is a diagram showing a firing profile of a firing step in one embodiment of the present invention.
FIG. 2 is an exploded perspective view for explaining an example of the shape of a ceramic green sheet and internal electrodes used to obtain a laminated varistor in the present invention.
FIG. 3 is a schematic front sectional view showing an example of a laminated varistor obtained by the manufacturing method of the present invention.
FIG. 4 is a view showing another example of the firing profile of the firing step in the production method of the present invention.
FIG. 5 is a view showing still another example of the firing profile of the firing step in the production method of the present invention.
6 is a diagram showing insulation resistances and varistor voltages of a plurality of varistor characteristic layers in a ceramic sintered body of
7 is a graph showing insulation resistances and varistor voltages of a plurality of varistor characteristic layers in a ceramic sintered body of
[Explanation of symbols]
1. Ceramic green sheet
2 ... Internal electrode
3 ... Ceramic green sheet
4 ... Sintered body
4a: Ceramic layer (characteristic layer)
4b, 4c ... Outer ceramic layer
4d, 4e ... end face
5, 6 ... External electrode
7 ... Multilayer varistor
Claims (3)
前記積層体を焼成し、焼結体を得る工程と、
前記焼結体の外表面に、前記内部電極に電気的に接続される外部電極を形成する工程とを備え、
前記焼成工程において、少なくとも昇温過程、高温保持過程及び降温過程を有する焼成プロファイルによって焼成が行われ、前記高温保持過程における雰囲気中の酸素濃度が１５体積％以上とされ、前記降温過程の降温開始温度から６００℃までの温度範囲のうちの少なくとも一部の温度領域において酸素濃度が１〜１５体積％の雰囲気とされることを特徴とする、積層バリスタの製造方法。A plurality of internal electrodes are laminated via an unfired ceramic layer composed of ZnO as a main component, and a ceramic having the same composition as the ceramic layer on the outside in the lamination direction of the portion where the internal electrodes are laminated Preparing a laminate provided with an outer ceramic layer comprising:
Firing the laminate and obtaining a sintered body;
Forming an external electrode electrically connected to the internal electrode on the outer surface of the sintered body,
In the firing step, firing is performed by a firing profile having at least a temperature raising process, a high temperature holding process, and a temperature lowering process, and an oxygen concentration in the atmosphere in the high temperature holding process is set to 15% by volume or more, and the temperature lowering of the temperature lowering process starts A method for producing a laminated varistor, characterized in that the atmosphere has an oxygen concentration of 1 to 15% by volume in at least a part of a temperature range from a temperature to 600 ° C.
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