JP4290730B2 - ツリーベースメモリ構造 - Google Patents
ツリーベースメモリ構造 Download PDFInfo
- Publication number
- JP4290730B2 JP4290730B2 JP2006514914A JP2006514914A JP4290730B2 JP 4290730 B2 JP4290730 B2 JP 4290730B2 JP 2006514914 A JP2006514914 A JP 2006514914A JP 2006514914 A JP2006514914 A JP 2006514914A JP 4290730 B2 JP4290730 B2 JP 4290730B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- hub
- message
- memory hub
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
- G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
- G06F11/2005—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication controllers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1657—Access to multiple memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
Description
Claims (24)
- データを格納する第1のメモリデバイスと、
前記第1のメモリデバイスに結合した、各々がメッセージとして受け取った命令を含む前記第1のメモリデバイスに対するメモリアクセス要求を実行する第1のハブデバイスと、
ポイントツーポイントリンクにより前記第1のハブデバイスに結合し、第2のメモリデバイスに結合した、前記第2のメモリデバイスに対するメモリアクセス要求を実行する第2のハブデバイスと、
前記第2のハブデバイスに結合した、データを格納する前記第2のメモリデバイスと、
第3のメモリデバイス及び前記第1のハブデバイスに結合した、前記第3のメモリデバイスに対するメモリアクセス要求を実行する第3のハブデバイスと、
前記第3のハブデバイスに結合した、データを格納する前記第3のメモリデバイスと、
前記第2のハブデバイスを前記第3のハブデバイスに直接接続する冗長リンクと
を有する装置。 - 前記第1のハブデバイスがメモリアクセス要求を分析し、出力ポートを決定し、前記メモリアクセス要求を出力ポートに転送する、請求項1に記載の装置。
- メッセージとして受け取った命令を含むメモリアクセス要求を実行する、それぞれがツリートポロジで接続されたハブデバイスと、
前記ハブデバイスのうちの2つのハブデバイスを直接接続する冗長リンクと、
それぞれが単一のハブデバイスに結合したメモリデバイスと、を有するシステム。 - 各ハブデバイスにはアドレス空間が割り当てられている、請求項3に記載のシステム。
- 各ハブデバイスがメモリアクセス要求を分析して、前記ハブデバイスに割り当てられたアドレス空間に該当するかどうかを判断する、請求項4に記載のシステム。
- 第1の中央演算処理装置と、
前記第1の中央演算処理装置と、第1のメモリサブシステムとの間の通信を管理する第1の通信ハブと、
前記第1の通信ハブに結合した、それぞれがツリートポロジで接続された第1のハブデバイスを含む前記第1のメモリサブシステムと、
それぞれが、メッセージとして受け取った命令を含むメモリアクセス要求を実行するハブデバイスに結合したメモリデバイスと、
前記ハブデバイスのうちの2つのハブデバイスを直接接続する冗長リンクと
を有するシステム。 - 第2の中央演算処理装置と、
前記第2の中央演算処理装置と第2のメモリサブシステムとの間の通信を管理する第2の通信ハブと、
前記第2の通信ハブに結合した、第2のハブデバイスを含む前記第2のメモリサブシステムと、
前記第2のメモリサブシステムを前記第1のメモリサブシステムに接続するリンクと、をさらに有する、請求項6に記載のシステム。 - 前記メモリデバイスは64ギガバイトより大きい記憶空間を含み、
前記メモリデバイスはランダムアクセスメモリモジュールである、請求項6に記載のシステム。 - 前記第1のメモリサブシステムはハブデバイス間の冗長リンクを含む、請求項6に記載のシステム。
- 前記ハブデバイスは入出力デバイスに結合した入出力ポートを含む、請求項6に記載のシステム。
- 通信ハブが第1のメモリハブに初期化メッセージを送るステップと、
前記第1のメモリハブが前記第1のメモリハブの設定データを含む応答メッセージを送るステップと、
前記第1のメモリハブが第2のメモリハブに前記初期化メッセージを転送するステップであって、前記第1のメモリハブと前記第2のメモリハブとはツリートポロジで接続されたステップと、
冗長リンクにより前記第2のメモリハブから第3のメモリハブに前記初期化メッセージをルーティングするステップであって、前記第3のメモリハブは前記第1のメモリハブ及び前記第2のメモリハブに直接接続されたステップとを有する方法。 - 前記第1のメモリハブが、前記第1のメモリハブとに結合した前記第2のメモリハブからの前記第2のメモリハブの設定データを含む応答メッセージを分析するステップをさらに有する、請求項11に記載の方法。
- 前記第2のメモリハブからの応答メッセージが前記第2のメモリハブに結合したメモリデバイスに関するデータを含む、請求項11に記載の方法。
- 前記第1のメモリハブが前記第2のメモリハブからの応答メッセージとして受け取った前記第2のメモリハブに関するデータを、前記第1のメモリハブに格納するステップをさらに有する、請求項11に記載の方法。
- 前記第2のメモリハブが前記第2のメモリハブからの応答メッセージを、初期化メッセージを発したデバイスに転送するステップをさらに有する、請求項11に記載のシステム。
- 第1のメモリハブがリソース要求メッセージを分析するステップと、
前記第1のメモリハブが前記リソース要求をサービスできるかどうか、前記第1のメモリハブが判断するステップと、
前記第1のメモリハブが前記要求をサービスできない場合、前記第1のメモリハブが第2のメモリハブに前記リソース要求メッセージを転送するステップであって、前記第1のメモリハブと前記第2のメモリハブとはツリートポロジで接続されたステップと、
冗長リンクにより前記第2のメモリハブから第3のメモリハブに前記リソース要求メッセージをルーティングするステップであって、前記第3のメモリハブは前記第1のメモリハブ及び前記第2のメモリハブに直接接続されたステップとを有する方法。 - 前記第1のメモリハブが前記リソース要求メッセージの要求を満たすステップをさらに有する、請求項16に記載の方法。
- 前記第1のメモリハブが前記リソース要求メッセージの発信者に応答メッセージを送るステップをさらに有する、請求項16に記載の方法。
- 前記応答メッセージが要求されたデータを含む、請求項18に記載の方法。
- メッセージとして受け取った命令を含むメモリアクセス要求を実行するメモリハブのそれぞれがツリートポロジで接続され、各メモリハブにメモリデバイスが結合されて構成されたデータ記憶ネットワークであって、前記メモリハブのうちの2つのメモリハブは冗長リンクにより直接接続されたデータ記憶ネットワークにデータを保存する手段と、
前記データ記憶ネットワーク中のデータを読み出す手段と、
前記データ記憶ネットワーク中のデータの場所を決定する手段と、を有する装置。 - 前記データ記憶ネットワークを構成する手段をさらに有する、請求項20に記載の装置。
- 命令が格納された機械読み取り可能媒体であって、実行されたとき、機械に、
第1のメモリハブがリソース要求メッセージを分析するステップと、
前記第1のメモリハブが前記リソース要求をサービスできるかどうか、前記第1のメモリハブが判断するステップと、
前記第1のメモリハブが前記要求をサービスできない場合、前記第1のメモリハブが第2のメモリハブに前記リソース要求メッセージを転送するステップであって、前記第1のメモリハブと前記第2のメモリハブとはツリートポロジで接続されたステップと、
冗長リンクにより前記第2のメモリハブから第3のメモリハブに前記リソース要求メッセージをルーティングするステップであって、前記第3のメモリハブは前記第1のメモリハブ及び前記第2のメモリハブに直接接続されたステップとを有する動作を実行させる媒体。 - 実行されたとき、前記機械に、
前記第1のメモリハブがメッセージとして受け取った命令を実行するステップをさらに有する動作を実行させる、請求項22に記載の機械読み取り可能媒体。 - 実行されたとき、前記機械に、
前記第1のメモリハブが、前記第1のメモリハブに結合した第1のメモリデバイスに格納されたデータを、第2のメモリハブに結合した第2のメモリデバイスに格納するステップをさらに有する動作を実行させる、請求項22に記載の機械読み取り可能媒体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/449,216 US20040243769A1 (en) | 2003-05-30 | 2003-05-30 | Tree based memory structure |
PCT/US2004/015986 WO2004109500A2 (en) | 2003-05-30 | 2004-05-20 | Tree based memory structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006526226A JP2006526226A (ja) | 2006-11-16 |
JP4290730B2 true JP4290730B2 (ja) | 2009-07-08 |
Family
ID=33451712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006514914A Expired - Fee Related JP4290730B2 (ja) | 2003-05-30 | 2004-05-20 | ツリーベースメモリ構造 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20040243769A1 (ja) |
EP (1) | EP1629390A2 (ja) |
JP (1) | JP4290730B2 (ja) |
KR (1) | KR20060015324A (ja) |
CN (1) | CN1799034B (ja) |
TW (1) | TWI237171B (ja) |
WO (1) | WO2004109500A2 (ja) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7836252B2 (en) * | 2002-08-29 | 2010-11-16 | Micron Technology, Inc. | System and method for optimizing interconnections of memory devices in a multichip module |
US7389364B2 (en) * | 2003-07-22 | 2008-06-17 | Micron Technology, Inc. | Apparatus and method for direct memory access in a hub-based memory system |
US7194593B2 (en) | 2003-09-18 | 2007-03-20 | Micron Technology, Inc. | Memory hub with integrated non-volatile memory |
US7120743B2 (en) | 2003-10-20 | 2006-10-10 | Micron Technology, Inc. | Arbitration system and method for memory responses in a hub-based memory system |
US7366864B2 (en) | 2004-03-08 | 2008-04-29 | Micron Technology, Inc. | Memory hub architecture having programmable lane widths |
US7392331B2 (en) * | 2004-08-31 | 2008-06-24 | Micron Technology, Inc. | System and method for transmitting data packets in a computer system having a memory hub architecture |
US7350048B1 (en) * | 2004-10-28 | 2008-03-25 | Sun Microsystems, Inc. | Memory system topology |
US8452929B2 (en) | 2005-04-21 | 2013-05-28 | Violin Memory Inc. | Method and system for storage of data in non-volatile media |
CA2597692A1 (en) * | 2005-04-21 | 2006-11-02 | Violin Memory, Inc. | Interconnection system |
US8112655B2 (en) | 2005-04-21 | 2012-02-07 | Violin Memory, Inc. | Mesosynchronous data bus apparatus and method of data transmission |
US9384818B2 (en) | 2005-04-21 | 2016-07-05 | Violin Memory | Memory power management |
US9582449B2 (en) | 2005-04-21 | 2017-02-28 | Violin Memory, Inc. | Interconnection system |
US9286198B2 (en) | 2005-04-21 | 2016-03-15 | Violin Memory | Method and system for storage of data in non-volatile media |
DE102006045113B3 (de) | 2006-09-25 | 2008-04-03 | Qimonda Ag | Speichermodul-System, Speichermodul, Buffer-Bauelement, Speichermodul-Platine, und Verfahren zum Betreiben eines Speichermoduls |
US8028186B2 (en) | 2006-10-23 | 2011-09-27 | Violin Memory, Inc. | Skew management in an interconnection system |
US7921271B2 (en) * | 2007-06-27 | 2011-04-05 | International Business Machines Corporation | Hub for supporting high capacity memory subsystem |
US7818512B2 (en) * | 2007-06-27 | 2010-10-19 | International Business Machines Corporation | High capacity memory subsystem architecture employing hierarchical tree configuration of memory modules |
US7921264B2 (en) * | 2007-06-27 | 2011-04-05 | International Business Machines Corporation | Dual-mode memory chip for high capacity memory subsystem |
US7809913B2 (en) * | 2007-06-27 | 2010-10-05 | International Business Machines Corporation | Memory chip for high capacity memory subsystem supporting multiple speed bus |
US7996641B2 (en) * | 2007-06-27 | 2011-08-09 | International Business Machines Corporation | Structure for hub for supporting high capacity memory subsystem |
US7822936B2 (en) * | 2007-06-27 | 2010-10-26 | International Business Machines Corporation | Memory chip for high capacity memory subsystem supporting replication of command data |
US8037258B2 (en) * | 2007-06-27 | 2011-10-11 | International Business Machines Corporation | Structure for dual-mode memory chip for high capacity memory subsystem |
US8037270B2 (en) * | 2007-06-27 | 2011-10-11 | International Business Machines Corporation | Structure for memory chip for high capacity memory subsystem supporting replication of command data |
US8037272B2 (en) * | 2007-06-27 | 2011-10-11 | International Business Machines Corporation | Structure for memory chip for high capacity memory subsystem supporting multiple speed bus |
US20090006774A1 (en) * | 2007-06-27 | 2009-01-01 | Gerald Keith Bartley | High Capacity Memory Subsystem Architecture Employing Multiple-Speed Bus |
US8019949B2 (en) * | 2007-06-27 | 2011-09-13 | International Business Machines Corporation | High capacity memory subsystem architecture storing interleaved data for reduced bus speed |
US8381220B2 (en) * | 2007-10-31 | 2013-02-19 | International Business Machines Corporation | Job scheduling and distribution on a partitioned compute tree based on job priority and network utilization |
US8874810B2 (en) * | 2007-11-26 | 2014-10-28 | Spansion Llc | System and method for read data buffering wherein analyzing policy determines whether to decrement or increment the count of internal or external buffers |
CN102150147A (zh) * | 2008-07-03 | 2011-08-10 | 惠普开发有限公司 | 存储器服务器 |
US20100241783A1 (en) * | 2009-03-23 | 2010-09-23 | Honeywell International Inc. | Memory node for use within a data storage system having a plurality of interconnected memory nodes |
US9728526B2 (en) | 2013-05-29 | 2017-08-08 | Sandisk Technologies Llc | Packaging of high performance system topology for NAND memory systems |
WO2014193592A2 (en) * | 2013-05-29 | 2014-12-04 | Sandisk Technologies Inc. | High performance system topology for nand memory systems |
US9324389B2 (en) | 2013-05-29 | 2016-04-26 | Sandisk Technologies Inc. | High performance system topology for NAND memory systems |
US9239768B2 (en) * | 2013-08-21 | 2016-01-19 | Advantest Corporation | Distributed pin map memory |
US9703702B2 (en) | 2013-12-23 | 2017-07-11 | Sandisk Technologies Llc | Addressing auto address assignment and auto-routing in NAND memory network |
US20180143769A1 (en) * | 2015-07-31 | 2018-05-24 | Luis Miguel Vaquero Gonzalez | Methods to create logical trees of memory systems |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0596651A1 (en) * | 1992-11-02 | 1994-05-11 | National Semiconductor Corporation | Network for data communication with isochronous capability |
US5392285A (en) * | 1993-03-31 | 1995-02-21 | Intel Corporation | Cascading twisted pair ethernet hubs by designating one hub as a master and designating all other hubs as slaves |
US5675735A (en) * | 1994-06-29 | 1997-10-07 | Digital Equipment Corporation | Method and apparatus for interconnecting network devices in a networking hub |
US5812792A (en) * | 1994-07-22 | 1998-09-22 | Network Peripherals, Inc. | Use of video DRAM for memory storage in a local area network port of a switching hub |
US6175571B1 (en) * | 1994-07-22 | 2001-01-16 | Network Peripherals, Inc. | Distributed memory switching hub |
US6172983B1 (en) * | 1997-03-13 | 2001-01-09 | Siemens Information And Communication Networks, Inc. | Hub dominated method and system for managing network collisions |
US6587912B2 (en) * | 1998-09-30 | 2003-07-01 | Intel Corporation | Method and apparatus for implementing multiple memory buses on a memory module |
US6385695B1 (en) * | 1999-11-09 | 2002-05-07 | International Business Machines Corporation | Method and system for maintaining allocation information on data castout from an upper level cache |
US6785835B2 (en) * | 2000-01-25 | 2004-08-31 | Hewlett-Packard Development Company, L.P. | Raid memory |
US6751684B2 (en) * | 2000-12-21 | 2004-06-15 | Jonathan M. Owen | System and method of allocating bandwidth to a plurality of devices interconnected by a plurality of point-to-point communication links |
US20020161453A1 (en) * | 2001-04-25 | 2002-10-31 | Peltier Michael G. | Collective memory network for parallel processing and method therefor |
US6934300B2 (en) * | 2001-05-04 | 2005-08-23 | M&S Systems, L.P. | Initialization method for an entertainment and communications network |
US6615322B2 (en) * | 2001-06-21 | 2003-09-02 | International Business Machines Corporation | Two-stage request protocol for accessing remote memory data in a NUMA data processing system |
US7133972B2 (en) * | 2002-06-07 | 2006-11-07 | Micron Technology, Inc. | Memory hub with internal cache and/or memory access prediction |
US6754117B2 (en) * | 2002-08-16 | 2004-06-22 | Micron Technology, Inc. | System and method for self-testing and repair of memory modules |
US6820181B2 (en) * | 2002-08-29 | 2004-11-16 | Micron Technology, Inc. | Method and system for controlling memory accesses to memory modules having a memory hub architecture |
US7146480B2 (en) * | 2003-01-23 | 2006-12-05 | Hewlett-Packard Development Company, L.P. | Configurable memory system |
US20040225725A1 (en) * | 2003-02-19 | 2004-11-11 | Nec Corporation | Network system, learning bridge node, learning method and its program |
-
2003
- 2003-05-30 US US10/449,216 patent/US20040243769A1/en not_active Abandoned
-
2004
- 2004-05-20 WO PCT/US2004/015986 patent/WO2004109500A2/en active Application Filing
- 2004-05-20 EP EP04785699A patent/EP1629390A2/en not_active Withdrawn
- 2004-05-20 JP JP2006514914A patent/JP4290730B2/ja not_active Expired - Fee Related
- 2004-05-20 TW TW093114309A patent/TWI237171B/zh not_active IP Right Cessation
- 2004-05-20 KR KR1020057022895A patent/KR20060015324A/ko not_active Application Discontinuation
- 2004-05-20 CN CN2004800151025A patent/CN1799034B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20060015324A (ko) | 2006-02-16 |
WO2004109500A3 (en) | 2005-07-14 |
TWI237171B (en) | 2005-08-01 |
EP1629390A2 (en) | 2006-03-01 |
TW200502731A (en) | 2005-01-16 |
US20040243769A1 (en) | 2004-12-02 |
CN1799034B (zh) | 2010-05-26 |
CN1799034A (zh) | 2006-07-05 |
WO2004109500A2 (en) | 2004-12-16 |
JP2006526226A (ja) | 2006-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4290730B2 (ja) | ツリーベースメモリ構造 | |
US9952975B2 (en) | Memory network to route memory traffic and I/O traffic | |
US8572206B2 (en) | Transaction processing using multiple protocol engines | |
US7921251B2 (en) | Globally unique transaction identifiers | |
US7251698B2 (en) | Address space management in systems having multiple multi-processor clusters | |
US8204054B2 (en) | System having a plurality of nodes connected in multi-dimensional matrix, method of controlling system and apparatus | |
US20030233388A1 (en) | Transaction management in systems having multiple multi-processor clusters | |
US10534541B2 (en) | Asynchronous discovery of initiators and targets in a storage fabric | |
CN104603739A (zh) | 对并行存储的块级访问 | |
JP2005522787A (ja) | 物理的ストレージを抽象するプラグ可能なアーキテクチャを有するパーシステントなキーと値とのリポジトリ | |
WO2018054079A1 (zh) | 一种存储文件的方法、第一虚拟机及名称节点 | |
JP6514329B2 (ja) | メモリアクセス方法、スイッチ、およびマルチプロセッサシステム | |
CN107329704A (zh) | 一种缓存镜像方法及控制器 | |
US9910808B2 (en) | Reflective memory bridge for external computing nodes | |
US20090276502A1 (en) | Network Switch with Shared Memory | |
US20090248989A1 (en) | Multiprocessor computer system with reduced directory requirement | |
US20060015772A1 (en) | Reconfigurable memory system | |
CN102833295A (zh) | 分布式缓存系统中的数据操作方法和装置 | |
CN117453380B (zh) | 集群的容器组调度方法、系统以及计算机设备 | |
US10762011B2 (en) | Reflective memory bridge for external computing nodes | |
JP2005234919A (ja) | クラスタメモリファイルシステム | |
CN115955505A (zh) | 基于算力网络的sdn控制系统、控制方法及平台 | |
JP2012256087A (ja) | データ処理装置及びデータ処理方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080129 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080430 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080617 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080917 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080925 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081017 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081111 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090401 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |