JP4285802B2

JP4285802B2 - Signal processing system

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Publication number: JP4285802B2
Application number: JP20893998A
Authority: JP
Inventors: 正史小口; 正志森
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-07-24
Filing date: 1998-07-24
Publication date: 2009-06-24
Anticipated expiration: 2018-07-24
Also published as: JP2000040059A

Description

【０００１】
【発明の属する技術分野】
本システムは、映像、音声などのマルチメディアの信号処理において、時間の制約があり、等時性を要求するストリーム信号の処理装置の構造に関するもので、信号処理が逐次的に行われる信号処理装置に主に用いられ、中央演算処理装置の命令を伝えるシステムバスと、処理する信号を伝送する信号処理用のバスとを効率よく分離するというバス構造の信号処理システムに関する。
【０００２】
【従来の技術】
中央演算処理装置の性能が向上してきたため、映像や音声などマルチメディアの信号処理の分野において、ストリーム信号処理に中央演算処理装置を利用する必要があり、ソフトウエアによるプログラマブルな処理が多くなってきている。従来の中央演算処理装置を有する信号処理システム中の中央演算処理装置のシステムバスは通常一つであり、このシステムバスに信号を処理するハードウエア装置が接続されている。これらのハードウエア装置は信号処理システム外部より信号を入力し、信号の一部処理を行い、共有されたバスを経由して中央演算処理装置によって信号を受け渡されて信号処理を行う。また、信号を処理するハードウエア装置により、処理された信号が外部に出力されるのが一般的である。
【０００３】
上記のような信号を処理するシステムは、処理の命令のためのシステムバスとストリーム信号処理を行うバスとを共有しているため、中央演算処理装置が動作するための命令を伝送するためにバスを使用し、映像や音声などのようなストリーム信号処理を行う場合、非同期なバスアクセスと衝突することによって信号処理の等時性を行うことなどの可能性が高くなり、信号処理の効率を落としていた。
【０００４】
上記の欠点を解消するために、中央演算処理装置として単に命令を伝送するインストラクションバスと処理する信号を伝送するデータバスとをわけるハーバードアーキテクチャもあるが、インストラクションバスは分離できても、データバスの分離はされていないため、バスを有効に使うことができなかった。
【０００５】
【発明が解決しようとする課題】
本発明は、上記した従来の欠点を除くためになされたものであってその目的は、複数のバスを有する中央演算処理装置を含む信号処理システムにおいて、マルチメディアに必要な等時性処理を行い、処理するデータ量がバス上を伝送できるデータ量を上回るバスネックを解消するため、バスのデータ伝送の許容量の幅を改善することである。
【０００６】
また、他の目的は、上記信号処理システムにおいて、ストリーム処理を行うための信号を処理するハードウエア装置の機能を必要に応じて変更し、最適なシステム構成にし、より少ないハードウエア装置で信号処理システムを構成にすることである。
【０００７】
さらに、他の目的は、上記信号システムにおいて、中央演算処理装置の機能を軽減することである。
【０００８】
【課題を解決するための手段】
この発明に係る信号処理システムは、システムバスを含む複数のバスと、システムバス接続された中央演算処理装置と、上記複数のバスに接続され、上記複数のバスの少なくとも一つのバスを介して順次入力した信号を処理する複数のハードウエア装置とを備えたことを特徴とする。
【０００９】
上記ハードウエア装置は、上記複数のバスに接続可能であり、複数のバスに対して信号の入力及び出力を実行するバスインターフェイスと、入力した信号を処理する信号処理部とを備えることを特徴とする。
【００１０】
上記複数のバスは、順次信号を処理するハードウエア装置同士を縦続接続する信号処理用バスを備え、上記バスインターフェイスは、信号処理用バスを介して、処理後の信号を次に信号を処理するハードウエア装置に伝送することを特徴とする。
【００１１】
上記バスインターフェイスは、ハードウエア装置へ信号を入力するバスを選択する入力バスセレクタと、ハードウエア装置で処理された信号を出力するバスを選択する出力バスセレクタと、バスを選択するためのバス制御情報を外部から受信し、上記入力バスセレクタと上記出力バスセレクタが選択するバスを設定及び変更するバス制御部とを備えることを特徴とする。
【００１２】
ハードウエア装置で実施する信号処理の内容は、ハードウエア装置の外部より入力される信号処理情報により設定及び変更され、上記バスインターフェイスは、上記信号処理情報を受信し、信号処理の内容を信号処理部へ通知する信号処理内容設定部を備えることを特徴とする。
【００１３】
中央演算処理装置は、上記バス制御情報をバス制御部へ送信するバス制御情報送信プログラムを記憶する記憶部を備えたことを特徴とする。
【００１４】
上記中央演算処理装置は、上記信号処理情報を上記信号処理内容設定部に送信する信号処理情報送信プログラムを記憶する記憶部を備えたことを特徴とする。
【００１５】
上記中央演算処理装置は、中央演算処理装置が、信号処理を行う信号処理プログラムを記憶する記憶部を備えたことを特徴とする。
【００１６】
上記ハードウエア装置は、上記信号処理部で処理する信号を蓄積するメモリ部を備えたことを特徴とする。
【００１７】
上記ハードウエア装置は、中央演算処理装置を介することなく信号を伝送するデータ伝送装置を備えたことを特徴とする。
【００１８】
上記ハードウエア装置は、プログラム可能な素子であることを特徴とする。
【００１９】
中央演算処理装置は、上記プログラム可能な素子の設定を変更する素子設定プログラムを記憶する記憶部を備え、上記プログラム可能な素子は、上記素子設定をプログラムにより設定変更が可能であることを特徴とする。
【００２０】
少なくとも、上記信号処理情報を含む処理シーケンスデータが処理する信号自体に付加され、上記ハードウエア装置は、信号処理部での信号処理の状態を記憶する信号処理状態記憶部と、上記処理シーケンスデータを解析する処理シーケンスデータ解析部と、上記信号処理状態記憶部に信号処理状態を設定する信号処理状態設定部とを備えたことを特徴とする。
【００２１】
上記処理シーケンスデータ解析部は、処理する信号自体に付加されている上記処理シーケンスデータを解析し、バス制御部及び信号処理内容設定部へ解析した処理シーケンスデータを通知することを特徴とする。
【００２２】
上記信号処理部は、次の段階の信号処理を通知する処理シーケンスデータを処理する信号自体に付加する処理シーケンスデータ設定部を備えたことを特徴とする。
【００２３】
【発明の実施の形態】
実施の形態１．
本発明に係る信号処理システムの実施の形態の一例を、図１に示す。本実施の形態では、信号処理システムは、複数のバス２，３，４と、システムバス２に接続された中央演算処理装置１と、信号を処理する複数のハードウエア装置５，５ｘ，５ｙとから構成されている。
システムバス２は、中央演算処理装置１からの命令を伝送するバスであり、信号処理バス３，４は、信号を処理するためのデータを伝送するバスである。
図２にハードウエア装置５及び中央演算処理装置１のブロック図を示す。
信号を処理するハードウエア装置５は、複数のバスに接続することのできるバスインターフェイス５１と信号を処理する信号処理部５２を有し、バスインターフェイス５１を介して、システムバス２及び信号処理バス３，４に接続されている。また、図１に示したように、信号処理バスを介して複数のハードウエア装置５ｘ，５ｙが縦続接続している。
【００２４】
バスインターフェイス５１は、複数のバス２，３，４に接続可能であり、複数のバスに対して信号の入力及び出力を実行する。
バスインターフェイス５１は、入力バスセレクタ５１３と、出力バスセレクタ５１４と、バス制御部５１１、及び、信号処理内容設定部５１２を有する。また、バス制御部５１１は、バス設定用レジスタ５１１１を有する。
入力バスセレクタ５１３は、ハードウエア装置へ信号を入力するバスを選択する。
出力バスセレクタ５１４は、ハードウエア装置で処理された信号を出力するバスを選択する。
入力バスセレクタ５１３と出力バスセレクタ５１４が選択するバスは、外部より入力されるバス制御情報により設定及び変更される。
バス制御部５１１は、上記バス制御情報により、上記入力バスセレクタ５１３と上記出力バスセレクタ５１４が選択するバスを設定及び変更する。
バス設定用レジスタ５１１１は、入力バスセレクタ５１３及び出力バスセレクタ５１４の設定及び変更を行うためのバス制御情報を記憶するレジスタである。
【００２５】
ハードウエア装置５で実施する信号処理の内容は、ハードウエア装置の外部より入力される信号処理情報により設定及び変更される。
信号処理内容設定部５１２は、上記信号処理情報を受信し、信号処理の内容を信号処理部５２へ通知する。
信号処理部５２は、ハードウエア装置へ入力した信号を処理する。
中央演算処理装置１は、バス設定情報送信プログラムを記憶する記憶部１２と、信号処理情報送信プログラムを記憶する記憶部１３と、信号処理プログラムを記憶する記憶部１４と、素子設定プログラムを記憶する記憶部１５とを有している。
尚、信号処理プログラムを記憶する記憶部１４は、実施の形態２で使用し、素子設定プログラムを記憶する記憶部１５は、実施の形態５で使用する。
【００２６】
本実施の形態は上記のように構成されており、以下にその動作について説明する。
ハードウエア装置５は、信号処理内容設定部５１２で信号処理の内容を設定し、バス制御部５１１で入力バスセレクタ５１３及び出力バスセレクタ５１４を設定後、信号処理部５２が処理開始可能状態になった段階で、外部から入力バスセレクタ５１３を介して入力された信号の処理を開始する。処理した信号は、出力バスセレクタ５１４を介して外部へ出力する。以上が動作の概略である。
以下に、各構成部について動作を説明する。
【００２７】
まず、信号処理部５２の信号処理の内容の設定及び変更の動作について説明する。
ハードウエア装置で実施する信号処理の内容を設定及び変更する信号処理情報は、一例として、中央演算処理装置１からのレジスタの設定や、パラメータによる設定である。
具体的には、中央演算処理装置１は、記憶部１２に備えたバス設定情報送信プログラムにより、システムバス２を介して信号処理内容設定部５１２へ信号処理情報を送信する。信号処理内容設定部５１２は、上記信号処理情報を受信し、解析後、レジスタの設定、または、信号処理の内容を信号処理部５２へ通知を行う。信号処理部５２では、通知された処理内容に処理の内容に合わせたパラメータや、信号処理の条件を設定する。
信号処理の内容は、デコーダやエンコーダであったり、ハフマン復号化、量子化であったりというものである。また、パラメータは、ハフマンコードの係数の設定や量子化の度合いを表わす係数というものである。
このようにして、中央演算処理装置１から、信号処理部５２の処理内容を設定変更することができる。
また、信号処理部５２の信号処理内容の設定及び変更は、中央演算処理装置１からのみでなく、他のハードウエア装置５ｘ，５ｙからでも可能であり、信号処理内容設定部５１２で信号処理情報を送信できる方法であれば、その他の方法でもよい。
【００２８】
次に、バスインターフェイス５１のバス制御部５１１の動作について説明する。
入力バスセレクタ５１３と出力バスセレクタ５１４が選択するバスは、中央演算処理装置１の記憶部１２に備えられたバス制御部送信プログラムが、バス制御部のバス設定用レジスタ５１１１を設定することにより行う。バス設定用レジスタ５１１１が設定により、入力バスセレクタ５１３及び出力バスセレクタ５１４が使用するバスを選択する。
このようにして、中央演算処理装置１により、ハードウエア装置が行う信号処理を設定及び変更することができる。
【００２９】
また、上記バス制御情報送信プログラムは、この実施の形態では、バス設定用レジスタ５１１１の設定によってバス制御が行われているが、バス制御部５１１へパラメータを設定するプログラムであってもよいし、その他の方式で、バス制御部５１１にバス制御情報を伝送するプログラムでもかまわない。
また、上記バス設定情報送信プログラムは、選択するバスの設定のみでなく、信号処理全体を制御する情報もバス制御部５１１へ送信し、バス制御部５１１を制御することができる。
バス制御情報は、中央演算処理装置１からでなく、他のハードウエア装置などから、バス制御部５１１へ送信されることもある。
さらに、中央演算処理装置からバス設定情報をバス制御部へ送信するプログラムは、処理する信号の外部からのバスへの入出力を制御することも可能である。
【００３０】
次に、信号の入出力の動作について説明する。
バスインターフェイス５１は、信号処理部５２の信号処理の状態を監視し、信号処理部５２が処理開始可能になった段階で、信号を入力させる。処理する信号は、入力バスセレクタ５１３で選択されたバスを介して、ハードウエア装置５に入力される。入力された信号は、信号処理部５２に伝送され、信号処理を行った後、再び出力バスセレクタ５１４で選択されたバスを介して、出力され、次に信号を処理するハードウエア装置に伝送される。
以上のように、次に信号を処理するハードウエア装置へ信号を伝送する信号の流れをバスインターフェイスにより制御して信号処理を繰り返すことにより、中央演算処理装置の制御を受けることなく信号処理システムに入力された信号は処理され出力される。
【００３１】
このように、信号処理部５２へのレジスタまたはパラメータの設定により、至信号処理の内容を変更できる構成にすることにより、効率よくシステム構成をすることができる。
例えば、信号処理Ａ及び信号処理Ｂを行う信号処理システムを考えた場合、信号処理Ａと信号処理Ｂとは、同時に処理を実施しない場合、信号処理部５２の信号処理内容を信号処理Ａと信号処理Ｂの両方を処理するように変更することによって、一のハードウエア装置によって、信号処理Ａと信号処理Ｂとを実施することが可能になる。従って、ハードウエア装置の規模を削減することができる。
【００３２】
具体例として、ＪＰＥＧ（ＪｏｉｎｔＰｈｏｔｏｇｒａｐｈｉｃＣｏｄｉｎｇＥｘｐｅｒｔｓＧｒｏｕｐ）復号器を用いて説明する。
図３は、ＪＰＥＧの復号器の一般的なハードウエア装置のブロック構成例を示している。入力された信号は、まず、解析部において解析され、必要なパラメータの設定が、各テーブル行われる。次に、ハフマン復号化、逆量子化、逆ＤＣＴ（ＤｉｓｃｒｅｔｅＣｏｓｉｎｅＴｒａｎｓｆｏｒｍ）の順で信号の復号を実施する。以上が、ＪＰＥＧ復号器の概略である。
図４に、ＪＰＥＧ復号器の例を用いて説明する。
図４では、ＪＰＥＧ復号器は、中央演算処理装置１とハードウエア装置５ａ、５ｂ、５ｃ、５ｄから構成されている。５ａは、解析部で、復号時に信号内に付加された復号化で使用したパラメータの解析を行う。５ｂは、ハフマン復号化を行う復号化器である。
図４では、簡略化のため、図３には表わされているパラメータを設定するテーブルは図示するのを省略している。また、以下の説明では、ハードウエア装置は、解析部５ａ、ハフマン復号化器５ｂのみを用いる。
解析部５ａ及びハフマン復号化器５ｂは、中央演算処理装置１の記憶部１２に備えられたバス設定情報送信プログラムにより、バス制御情報をバス制御部５１１へ送信される。バス制御部５１１は、受信したバス制御情報により、入力バスセレクタ５１３及び出力バスセレクタ５１４を設定する。また、解析部５ａ及びハフマン復号化器５ｂは、中央演算処理装置１の記憶部１３に備えられた信号処理情報送信プログラムにより、信号処理情報を送信される。解析部５ａは、送信された信号処理情報によって、信号処理部５２で解析処理することを設定する。ハフマン復号化器５ｂは、送信された信号処理情報によって、信号処理部５２でハフマン復号化を処理することを設定する。この際、あらかじめ定まっているパラメータについては、必要なパラメータが中央演算処理装置１から信号処理内容設定部５１２へ送信され、信号処理部５２へ通知される。
解析部５ａ及びハフマン復号化器５ｂの設定が終了すると、ハードウエア装置の信号処理部５２の状態が信号処理可能になった段階で、処理する信号がハードウエア装置外部より入力される。
まず、解析部５ａで信号の解析が行われると、信号内に付加されていた、ハフマン係数が抽出され、解析部５ａからハフマン復号化器５ｂに送信されて、ハフマン復号化器５ｂのパラメータとして設定される。送信されたパラメータの情報に基づいて、信号処理を行う。処理された信号は、必要に応じて、ハードウエア装置５ｃ、ハードウエア装置５ｄなどのハードウエア装置に伝送される。
このように、各ハードウエア装置へは、中央演算処理装置１及び、他のハードウエア装置から、パラメータの設定が行われる。
【００３３】
実施の形態２．
上記実施の形態１では、信号処理をハードウエア装置５に実施される例であったが、本実施の形態は、中央演算処理装置１に信号処理を行う信号処理プログラムを記憶する記憶部１４を設置（図２）し、上記記憶部１４にある信号処理プログラムによって、信号処理の一部を行わせる実施の形態である。
本実施の形態の場合、中央演算処理装置１が、信号処理のどの過程を中央演算処理装置１が実行するか、どの過程をハードウエア装置５が実施するかという、信号処理全体を制御する。
さらに、中央演算処理装置１に、上記の信号処理を行うプログラムを記憶する記憶部１４を備えたプログラムにより、システムバス２に余裕がある場合には、システムバス２を経由して信号処理の一部を中央演算処理装置１に行わせることができ、全体として、効率のよい、信号処理が可能となる。
【００３４】
実施の形態３．
本実施の形態では、図５に示すように、ハードウエア装置５に、信号処理部５２で処理する信号を蓄積する信号を蓄積するメモリ部５３を有する構成となっている。信号処理前の信号及び信号処理後の信号を、上記信号を蓄積するメモリ部５３に蓄積することができる。
従って、信号を蓄積するメモリ部５３を利用することによって、以下のようなシステム構成が可能となる。
逐次的処理が可能な場合には、一時、信号処理前の信号及び信号処理後の信号を、上記信号を蓄積するメモリ部５３に蓄積し、時分割処理を行うことにより一つのハードウエア装置で、信号処理を実施することも可能である。
また、システムバスを利用して、最低一つの信号処理用バスとシステムバスに複数の信号を処理するハードウエア装置を接続し、結果的に、ハードウエア装置同士をリング状に接続することができる。その際、一旦信号を信号を蓄積するメモリ部５３に蓄え、時分割で信号処理を実施すると、信号処理用バスを増やすことなく、一連の信号処理ができる。
【００３５】
実施の形態４．
本実施の形態では、上記実施の形態１のシステム構成（図１）に加え、図６に示すようにデータ伝送装置７を加えた構成になっている。
データ伝送装置７は、中央演算処理装置１を介することなくハードウエア装置間の信号の伝送を制御するものである。従って、データ伝送装置７によって、各ハードウエア装置５、５ｘ、５ｙは、入力バスセレクタ５１３及び出力バスセレクタ５１４の設定が行われることになる。
さらに、本実施の形態の場合、ハードウエア装置５，５ｘ、５ｙは、バスインターフェイス５１を有していなくても、データ伝送装置７によって、すべてのハードウエア装置のバスの選択を行い、信号の伝送を制御することも可能である。従って、中央演算処理装置１の負担を軽減でき、また、ハードウエア装置の構成も簡易にできる。
【００３６】
実施の形態５．
上記実施の形態では、信号処理をハードウエア装置によって、実施させていたが、この実施の形態では、ハードウエア装置に変えて、プログラム可能な素子を使用して、信号処理を実施する。
上記実施の形態１では、バスインターフェイス５１のバス制御部５１１と信号処理内容設定部５１２で実施していた設定を、プログラム可能な素子によって、行うものである。プログラム可能な素子の一例としては、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）がある。
上記プログラム可能な素子は、ハードウエア装置５全体として用いられる場合と、ハードウエア装置５のうちバスインターフェイス５１に該当する部分として用いられる場合、ハードウエア装置５のうち信号処理部５２に該当する部分として用いられる場合、あるいは、バスインターフェイス５１と信号処理部５２との部分として用いられる場合、その他の場合がある。
【００３７】
上記プログラム可能な素子は、中央演算処理装置１の記憶部１５（図２）に備えられた素子設定プログラムにより、プログラム可能な素子のパラメータ設定やコンフィグレーション設定を行うことができる。従って、中央演算処理装置１によって、プログラム可能な素子を制御することができる。さらに、信号処理を実施する過程で、信号処理の状況によって、中央演算処理装置１は、上記素子設定プログラムによって、プログラム可能な素子の設定を変更することによって、動的に信号処理の内容を変更し、最適なシステムを構成することができる。さらに、中央演算処理装置１が時分割で処理する能力を有していれば、時分割処理も可能となる。
【００３８】
本実施の形態でも、上記実施の形態１と同様に、信号処理Ａ及び信号処理Ｂを行う信号処理システムを考えた場合、信号処理Ａと信号処理Ｂとが、同時に実施されない場合、プログラム可能な素子の再設定をすることによって、一のハードウエア装置によって、信号処理Ａと信号処理Ｂとを実施することが可能になる。従って、ハードウエア装置の規模を削減することができることも、上記実施の形態１同様である。
【００３９】
実施の形態６．
本実施の形態は、処理する信号自体に、信号処理情報や、バスの制御情報などの処理シーケンスデータを付加したものを信号として、ハードウエア装置へ入力し、信号処理を行うものである。
本実施の形態は、上記実施の形態１と同様なシステム構成からなる。
ハードウエア装置５の各構成部について、図７に基づいて、説明する。
バスインターフェイス５１は、バス制御部５１１、信号処理内容設定部５１２、入力バスセレクタ５１３、出力バスセレクタ５１４、に加え、処理シーケンスデータ解析部５１５、信号処理状態記憶部５１６を有する。
信号処理部５２は、信号処理状態設定部５２１と、処理シーケンスデータ付加部５２２とを有する。
【００４０】
処理シーケンスデータは、信号処理情報や、バス制御情報などである。処理する信号に処理シーケンスデータを付加したもの（以下「信号データ」という）が、ハードウエア装置５に入力される。
処理シーケンスデータ解析部５１５は、信号データから、処理シーケンスデータを抽出し、解析する。
また、信号処理状態記憶部５１６は、信号処理部での信号処理の状態を記憶する。
信号処理状態設定部５２１は、信号処理状態記憶部５１６に信号処理状態を設定する。
処理シーケンスデータ付加部５２２は、次の段階の信号処理を通知する処理シーケンスデータを処理する信号自体に付加する。
その他の各構成部は、実施の形態１と同様である。
【００４１】
次に、この実施の形態の各構成部の動作を説明する。
ハードウエア装置５へ入力され信号は、まず、処理シーケンスデータ解析部５１５で解析される。
処理シーケンスデータ解析部５１５は、入力された信号データに付加された処理シーケンスデータのうち、バス制御情報をバス制御部５１１へ通知し、信号処理情報を、信号処理内容設定部５１２へ通知する。
バス制御部５１１では、通知されたバス制御に関する情報に基づいて、入力バスセレクタ５１３及び出力バスセレクタ５１４の設定をする。
信号処理内容設定部５１２では、通知された信号処理情報に基づいて、信号処理部５２へ、信号処理の内容を通知する。以上で、ハードウエア装置５の設定は終了する。
【００４２】
バスインターフェイス５１は、信号処理状態記憶部５１６を監視し、信号処理部５２が処理を開始できる状態になったら、処理シーケンスデータ解析部５１５から、処理する信号を信号処理部５２へ伝送する。
信号処理部５２では、通知された信号処理の内容に基づいて、信号を処理し、必要に応じて、次の段階の処理シーケンスデータを、処理後の信号に付加する。
さらに、信号処理状態設定部５２１は、信号処理の状態を信号処理状態記憶部５１６へ設定する。
処理された信号は、付加された処理シーケンスデータとともに、出力バスセレクタ５１４から、他のハードウエア装置５ｘ、５ｙへ伝送される。
【００４３】
実施の形態７．
この実施の形態においては、具体的な適用例として、ＭＰＥＧ復号器について説明する。
まず、一般的な，音声や画像データや通信プロトコルデータ（以下「信号処理データ」という）のフォーマットの構造を、図８に基づいて説明する。図８は、信号処理データへの処理シーケンスデータの付加の例を表わした図である。（Ａ）は、信号処理データ全体、（Ｂ）は、信号を処理する単位を拡大した図、（Ｃ）は、処理シーケンスデータの詳細、（Ｄ）は、各処理の内容の図である。信号処理データは、図７の（Ａ）に示すように、一の信号処理単位（フレーム）が連続しており、（Ｂ）に示すように、信号処理単位は、処理シーケンスデータと、実際の信号データから構成される。
処理シーケンスデータは、各層における信号データのもつ属性をあらわしている。
処理シーケンスデータは、データ復号処理のそれぞれにおいて、復号器が行わなくてはならない処理に対するパラメータ、モードを指示するコマンドとみなすことができる。
【００４４】
信号処理単位（フレーム）を、信号処理部５２で行う信号処理の内容とみなして、本発明によって、復号処理装置を構成することが可能である。
この際、実装時の効率を考えて、信号処理内容（フレーム）が少ない場合、いくつかの層をまとめて一つの信号処理部５２に対応させることができる。また、その層の処理が多く、かつ、いくつかの処理単位に分けることが可能である場合、信号処理単位（フレーム）をいくつかのストリーム処理装置に分割して処理させる必要も生じる。
【００４５】
上記の構成の一例を、ＭＰＥＧ復号器の例で説明する。
図９は、ＭＰＥＧのシーケンスデータの一例を表わした図である。
ＭＰＥＧのデータはピクチャ、ＧＯＢ（ＧｒｏｕｐＯｆＢｌｏｃｋ）、マクロブロック、ブロックの４つの層からなっている。
各層には、ヘッダがあり、ヘッダ部分が、処理シーケンスデータに該当する。従って、図９場合、信号処理単位（フレーム）とは、例えば、ピクチャ層の処理を行うこと、あるいは、ＧＯＢ層の処理を行うことである。
図１０は、複数のハードウエア装置をバスに接続し、ハードウエア装置間で順次信号処理を実施する例を示している。
図１０では、ピクチャ層、ＧＯＢ層の二の信号処理単位を一つのハードウエア装置（ｈｄｒ）に割り当てている。マクロブロック層の処理を１つのハードウエア装置（ｍｂ）に割り当てている。ブロック層の処理は一の信号処理単位を分割して、３つのハードウエア装置（ｈｕｆｆ＿ｂｌｋ，ｉｑｕａｎｔ，ｉｄｃｔ）に割り当てている。
さらに、復号画像を格納するためフレームメモリ（ｆｒｍ）を備えた構成になっている。
各ハードウエア装置は、以下の処理を行う。
ｈｄｒは、画像のサイズ、量子化テーブル（ｑｍａｔ）、量子化レベル（ｑ）、Ｈｕｆｆｍａｎテーブル（ｈｕｆｆｔｂｌ）などの復号化を行い、このデータにもとづき各テーブル、パラメータの設定を行う。
ｍｂは、量子化レベル、ｃｂｐデータ（ｃｂｐ）の復号化を行う。
ｒｅｃｏｎは、逆ＤＣＴ後のデータをｃｂｐに基づいてフレームメモリへ配置する。
ｈｕｆｆ＿ｂｌｋは、ＤＣＴブロックのＨｕｆｆｍａｎ復号化を行う。
ｉｑｕａｎｔは、逆スキャンと、量子化レベル、量子化テーブルに基づいて逆量子化を行う。
ｉｄｃｔは、逆ＤＣＴを行う。
次に、各ハードウエア装置の動作を図１０に基づいて説明する。
外部からｈｄｒに入力された信号は、ｈｄｒ内で、ピクチャ層とＧＯＢ層が復号化される。ｈｄｒは、画像のサイズを次のハードウエア装置（ｍｂ）に処理する信号といっしょに伝送する。また、ｈｄｒは、量子化テーブル（ｑｍａｔ）と、量子化レベル（ｑ）を、ｉｑｕａｎｔに設定する。さらに、ｈｄｒは、Ｈｕｆｆｍａｎテーブル（ｈｕｆｆｔｂｌ）を、ｈｕｆｆ＿ｂｌｋに設定する。
ｈｄｒは、処理した信号に、必要な処理シーケンスデータを付加し、ｍｂへ伝送する。
ｍｂは、ｍｂ層の復号化を行い、ｒｅｃｏｎのｃｂｐのパラメータを設定する。処理した信号に、必要な処理シーケンスデータを付加し、ｒｅｃｏｎに伝送する。
伝送された信号は、ｒｅｃｏｎからｈｕｆｆ＿ｂｌｋ、ｉｑｕａｎｔ、ｉｄｃｔの各ハードウエア装置に伝送され、ブロック層が復号化される。復号化された信号は、ｉｄｃｔからｒｅｃｏｎへ伝送され、ｆｒｍに出力される。このように、図１０のハードウエア装置は、中央演算処理装置１を介することなく、ハードウエア装置間で信号を伝送し、信号処理を行う。従って、処理する信号に、処理シーケンスデータを付加することにより、中央演算処理装置１を介することなく、バス制御と、信号処理内容の設定及び変更を実施しながら、信号処理を行う。
【００４６】
【発明の効果】
本発明に係る信号処理システムによれば、複数のバスのうち少なくとも一つのバスにより、ハードウエア装置同士が接続され、効率のよいバスの利用ができる。
【００４７】
さらに、この発明によれば、複数のバスと、ハードウエア装置５とが、バスインターフェイス５１により接続され、ハードウエア装置間で、信号の伝送が可能になる。
【００４８】
この発明によれば、システムバスを介することなく、信号処理バスによって、複数のハードウエア装置同士を縦続接続して、処理した信号を伝送することができる。
【００４９】
この発明によれば、入力バスセレクタ５１３及び出力バスセレクタ５１４によって、複数のバスとハードウエア装置５が接続され、バス制御部５１１により、入力バスセレクタ５１３及び出力バスセレクタ５１４のが選択するバスを設定及び変更できる。
【００５０】
この発明によれば、外部からの信号処理情報を、受信し、信号処理部５２へ通知することができる。
【００５１】
この発明によれば、中央演算処理装置１にあるプログラムから、入力バスセレクタ５１３及び出力バスセレクタ５１４が選択するバスを設定及び変更することができる。
【００５２】
この発明によれば、中央演算処理装置１にあるプログラムから、信号処理部５２で実施する信号処理の内容を設定及び変更することができる。
【００５３】
この発明によれば、中央演算処理装置１自信が、信号処理部５２を介することなく、信号処理を実施することができる。
【００５４】
この発明によれば、ハードウエア装置５に入力された信号、または、信号処理後の信号を蓄積することができる。
【００５５】
この発明によれば、中央演算処理装置１を介することなく、データの伝送ができる。従って、中央演算処理装置１の付加を軽減することができる。
【００５６】
この発明によれば、プログラム可能な素子により、ハードウエアの構成を変更することなくハードウエア装置５とバスの接続と、信号処理の内容のを変更することができる。
【００５７】
この発明によれば、中央演算処理装置１により、プログラム可能な素子の設定を変更し、信号処理の内容によって、ハードウエア装置５で実施する内容を変更でき、効率のよいバスの利用、及び、ハードウエア装置５の縮小ができる。
【００５８】
この発明によれば、信号自体に付加された処理シーケンスデータによって、信号処理を実施することができる。
【００５９】
この発明によれば、処理シーケンスデータに、バス制御部及び信号処理内容設定部へ通知する内容を付加することができる。
【００６０】
この発明によれば、次の段階の信号処理の内容を、信号を処理している信号処理部５２において、次に処理する信号自体に付加して通知することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のシステム構成図である。
【図２】本発明の実施の形態１のハードウエア装置と中央演算処理装置のブロック図である。
【図３】ＪＰＥＧ復号器の一般的なハードウエア装置のブロック構成例を示した図である。
【図４】本発明の実施の形態１のＪＰＥＧ復号器の例を示した図である。
【図５】本発明の実施の形態３のハードウエア装置のブロック図である。
【図６】本発明の実施の形態４のシステム構成図である。
【図７】本発明の実施の形態６のハードウエア装置のブロック図である。
【図８】本発明の実施の形態７の信号処理データへの処理シーケンスデータ付加の例を表わした図である。
【図９】本発明の実施の形態７のＭＰＥＧのシーケンスデータの一例を表わした図である。
【図１０】本発明の実施の形態７のＭＰＥＧ復号器の例を示した図である。
【符号の説明】
１中央処理装置、２システムバス、３〜４信号処理用バス、５，５ｘ，５ｙ，５ａ，５ｂ，５ｃ，５ｄ信号を処理するハードウエア装置、７データ伝送装置、１２バス制御情報送信プログラムを記憶する記憶部、１３信号処理情報送信プログラムを記憶する記憶部、１４信号処理プログラムを記憶する記憶部、１５素子設定プログラムを記憶する記憶部、５１バスインターフェイス、５２信号処理部、５３素子設定部、５１１バス制御部、５１１１バス設定用レジスタ、５１２信号処理内容設定部、５１３入力バスセレクタ、５１４出力バスセレクタ、５１５処理シーケンスデータ解析部、５１６信号処理状態記憶部、５２１信号処理状態設定部、５２２処理シーケンスデータ付加部、５３信号を蓄積するメモリ部。[0001]
BACKGROUND OF THE INVENTION
This system is related to the structure of a stream signal processing apparatus that has time constraints and requires isochronism in multimedia signal processing such as video and audio, and is a signal processing apparatus in which signal processing is performed sequentially. In particular, the present invention relates to a signal processing system having a bus structure that efficiently separates a system bus for transmitting instructions from a central processing unit and a signal processing bus for transmitting a signal to be processed.
[0002]
[Prior art]
Since the performance of the central processing unit has improved, it is necessary to use the central processing unit for stream signal processing in the field of multimedia signal processing such as video and audio, and software-programmable processing has increased. Yes. In a signal processing system having a conventional central processing unit, a central processing unit usually has one system bus, and a hardware unit for processing signals is connected to the system bus. These hardware devices receive signals from outside the signal processing system, perform partial signal processing, and pass signals through a shared bus to the central processing unit for signal processing. Further, the processed signal is generally output to the outside by a hardware device that processes the signal.
[0003]
Since the system for processing signals as described above shares a system bus for processing instructions and a bus for performing stream signal processing, the bus for transmitting instructions for operating the central processing unit is used. When performing stream signal processing such as video and audio, the possibility of performing isochronous signal processing by colliding with asynchronous bus access is increased, reducing the efficiency of signal processing. It was.
[0004]
In order to eliminate the above drawbacks, there is also a Harvard architecture in which an instruction bus that simply transmits instructions and a data bus that transmits signals to be processed are separated as a central processing unit, but even though the instruction bus can be separated, Because it was not separated, the bus could not be used effectively.
[0005]
[Problems to be solved by the invention]
The present invention has been made to eliminate the above-described conventional drawbacks, and an object thereof is to perform isochronous processing necessary for multimedia in a signal processing system including a central processing unit having a plurality of buses. In order to eliminate a bus neck in which the amount of data to be processed exceeds the amount of data that can be transmitted on the bus, the width of the allowable amount of data transmission on the bus is improved.
[0006]
Another object of the present invention is to change the function of a hardware device that processes a signal for performing stream processing in the signal processing system as necessary, to obtain an optimum system configuration, and to perform signal processing with fewer hardware devices. Is to configure the system.
[0007]
Another object is to reduce the function of the central processing unit in the signal system.
[0008]
[Means for Solving the Problems]
The signal processing system according to the present invention includes a plurality of buses including a system bus, a central processing unit connected to the system bus, and connected to the plurality of buses, and sequentially via at least one of the plurality of buses. And a plurality of hardware devices for processing input signals.
[0009]
The hardware device is connectable to the plurality of buses, and includes a bus interface that performs input and output of signals to and from the plurality of buses, and a signal processing unit that processes the input signals. To do.
[0010]
The plurality of buses include a signal processing bus that cascade-connects hardware devices that sequentially process signals, and the bus interface processes the processed signal next to the signal through the signal processing bus. It is transmitted to a hardware device.
[0011]
The bus interface includes an input bus selector for selecting a bus for inputting a signal to the hardware device, an output bus selector for selecting a bus for outputting a signal processed by the hardware device, and a bus control for selecting the bus. A bus control unit configured to receive information from outside and set and change a bus selected by the input bus selector and the output bus selector;
[0012]
The content of the signal processing performed by the hardware device is set and changed by signal processing information input from the outside of the hardware device, and the bus interface receives the signal processing information and performs signal processing on the content of the signal processing. A signal processing content setting unit for notifying the unit.
[0013]
The central processing unit includes a storage unit for storing a bus control information transmission program for transmitting the bus control information to the bus control unit.
[0014]
The central processing unit includes a storage unit that stores a signal processing information transmission program that transmits the signal processing information to the signal processing content setting unit.
[0015]
In the central processing unit, the central processing unit includes a storage unit that stores a signal processing program for performing signal processing.
[0016]
The hardware device includes a memory unit that stores a signal to be processed by the signal processing unit.
[0017]
The hardware device includes a data transmission device that transmits a signal without using a central processing unit.
[0018]
The hardware device is a programmable element.
[0019]
The central processing unit includes a storage unit that stores an element setting program for changing the setting of the programmable element, and the programmable element is capable of changing the element setting by the program. To do.
[0020]
At least processing sequence data including the signal processing information is added to a signal to be processed, and the hardware device stores a signal processing state storage unit that stores a signal processing state in the signal processing unit, and the processing sequence data. A processing sequence data analysis unit for analysis and a signal processing state setting unit for setting a signal processing state in the signal processing state storage unit are provided.
[0021]
The processing sequence data analysis unit analyzes the processing sequence data added to the signal itself to be processed, and notifies the analyzed processing sequence data to the bus control unit and the signal processing content setting unit.
[0022]
The signal processing unit includes a processing sequence data setting unit that adds processing sequence data for notifying signal processing of the next stage to a signal itself to be processed.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
An example of an embodiment of a signal processing system according to the present invention is shown in FIG. In the present embodiment, the signal processing system includes a plurality of buses 2, 3, 4, a central processing unit 1 connected to the system bus 2, and a plurality of hardware devices 5, 5 x, 5 y that process signals. It is composed of
The system bus 2 is a bus that transmits instructions from the central processing unit 1, and the signal processing buses 3 and 4 are buses that transmit data for processing signals.
FIG. 2 shows a block diagram of the hardware device 5 and the central processing unit 1.
The hardware device 5 that processes signals has a bus interface 51 that can be connected to a plurality of buses, and a signal processing unit 52 that processes signals, and the system bus 2 and the signal processing bus 3 via the bus interface 51. , 4 are connected. As shown in FIG. 1, a plurality of hardware devices 5x and 5y are connected in cascade via a signal processing bus.
[0024]
The bus interface 51 can be connected to the plurality of buses 2, 3, and 4, and executes signal input and output to the plurality of buses.
The bus interface 51 includes an input bus selector 513, an output bus selector 514, a bus control unit 511, and a signal processing content setting unit 512. The bus control unit 511 has a bus setting register 5111.
The input bus selector 513 selects a bus for inputting a signal to the hardware device.
The output bus selector 514 selects a bus that outputs a signal processed by the hardware device.
The bus selected by the input bus selector 513 and the output bus selector 514 is set and changed by bus control information input from the outside.
The bus control unit 511 sets and changes the bus selected by the input bus selector 513 and the output bus selector 514 based on the bus control information.
The bus setting register 5111 is a register that stores bus control information for setting and changing the input bus selector 513 and the output bus selector 514.
[0025]
The contents of signal processing performed by the hardware device 5 are set and changed by signal processing information input from the outside of the hardware device.
The signal processing content setting unit 512 receives the signal processing information and notifies the signal processing unit 52 of the content of the signal processing.
The signal processing unit 52 processes a signal input to the hardware device.
The central processing unit 1 stores a storage unit 12 that stores a bus setting information transmission program, a storage unit 13 that stores a signal processing information transmission program, a storage unit 14 that stores a signal processing program, and an element setting program. And a storage unit 15.
The storage unit 14 that stores the signal processing program is used in the second embodiment, and the storage unit 15 that stores the element setting program is used in the fifth embodiment.
[0026]
This embodiment is configured as described above, and its operation will be described below.
The hardware device 5 sets the signal processing content by the signal processing content setting unit 512 and sets the input bus selector 513 and the output bus selector 514 by the bus control unit 511, and then the signal processing unit 52 becomes ready to start processing. At this stage, processing of a signal input from the outside via the input bus selector 513 is started. The processed signal is output to the outside via the output bus selector 514. The above is the outline of the operation.
The operation of each component will be described below.
[0027]
First, the setting and changing operations of the signal processing contents of the signal processing unit 52 will be described.
The signal processing information for setting and changing the contents of the signal processing performed by the hardware device is, for example, a register setting from the central processing unit 1 or a parameter setting.
Specifically, the central processing unit 1 transmits signal processing information to the signal processing content setting unit 512 via the system bus 2 by a bus setting information transmission program provided in the storage unit 12. The signal processing content setting unit 512 receives the signal processing information and, after analysis, notifies the signal processing unit 52 of register settings or signal processing content. The signal processing unit 52 sets parameters and signal processing conditions according to the processing content to the notified processing content.
The contents of the signal processing include a decoder and an encoder, Huffman decoding, and quantization. The parameter is a coefficient representing the setting of the coefficient of the Huffman code or the degree of quantization.
In this way, the processing contents of the signal processing unit 52 can be set and changed from the central processing unit 1.
The signal processing content of the signal processing unit 52 can be set and changed not only from the central processing unit 1 but also from other hardware devices 5x and 5y. Any other method may be used as long as it can transmit the message.
[0028]
Next, the operation of the bus control unit 511 of the bus interface 51 will be described.
The bus selected by the input bus selector 513 and the output bus selector 514 is performed by the bus control unit transmission program provided in the storage unit 12 of the central processing unit 1 setting the bus setting register 5111 of the bus control unit. . The bus setting register 5111 selects the bus used by the input bus selector 513 and the output bus selector 514 according to the setting.
In this way, the central processing unit 1 can set and change signal processing performed by the hardware device.
[0029]
In this embodiment, the bus control information transmission program performs bus control by setting the bus setting register 5111. However, the bus control information transmission program may be a program for setting parameters in the bus control unit 511. A program for transmitting bus control information to the bus control unit 511 may be used in another method.
The bus setting information transmission program can transmit not only the setting of the bus to be selected but also information for controlling the entire signal processing to the bus control unit 511 to control the bus control unit 511.
The bus control information may be transmitted to the bus control unit 511 not from the central processing unit 1 but from another hardware device or the like.
Further, a program that transmits bus setting information from the central processing unit to the bus control unit can control input / output of signals to be processed from the outside to the bus.
[0030]
Next, signal input / output operations will be described.
The bus interface 51 monitors the signal processing state of the signal processing unit 52, and inputs a signal when the signal processing unit 52 can start processing. A signal to be processed is input to the hardware device 5 through the bus selected by the input bus selector 513. The input signal is transmitted to the signal processing unit 52, subjected to signal processing, then output again via the bus selected by the output bus selector 514, and then transmitted to the hardware device that processes the signal. The
As described above, the signal processing is repeated without controlling the central processing unit by controlling the signal flow for transmitting the signal to the hardware device that processes the signal by the bus interface and repeating the signal processing. The input signal is processed and output.
[0031]
As described above, by setting the register or parameter to the signal processing unit 52 so that the contents of the signal processing can be changed, the system can be efficiently configured.
For example, when considering a signal processing system that performs signal processing A and signal processing B, if signal processing A and signal processing B are not performed simultaneously, the signal processing content of the signal processing unit 52 is changed to signal processing A and signal processing B. By changing the processing B so as to process both, the signal processing A and the signal processing B can be performed by one hardware device. Therefore, the scale of the hardware device can be reduced.
[0032]
As a specific example, a JPEG (Joint Photographic Coding Experts Group) decoder will be described.
FIG. 3 shows a block configuration example of a general hardware device of a JPEG decoder. The input signal is first analyzed in the analysis unit, and necessary parameters are set in each table. Next, signal decoding is performed in the order of Huffman decoding, inverse quantization, and inverse DCT (Discrete Cosine Transform). The above is the outline of the JPEG decoder.
FIG. 4 will be described using an example of a JPEG decoder.
In FIG. 4, the JPEG decoder is composed of a central processing unit 1 and hardware devices 5a, 5b, 5c, and 5d. 5a is an analysis unit that analyzes parameters used in decoding added to the signal during decoding. Reference numeral 5b denotes a decoder that performs Huffman decoding.
In FIG. 4, for the sake of simplicity, the table for setting the parameters shown in FIG. 3 is not shown. In the following description, the hardware device uses only the analysis unit 5a and the Huffman decoder 5b.
The analysis unit 5 a and the Huffman decoder 5 b transmit bus control information to the bus control unit 511 by a bus setting information transmission program provided in the storage unit 12 of the central processing unit 1. The bus control unit 511 sets the input bus selector 513 and the output bus selector 514 based on the received bus control information. The analysis unit 5 a and the Huffman decoder 5 b are transmitted with signal processing information by a signal processing information transmission program provided in the storage unit 13 of the central processing unit 1. The analysis unit 5a sets the signal processing unit 52 to perform analysis processing based on the transmitted signal processing information. The Huffman decoder 5b sets to process the Huffman decoding by the signal processing unit 52 according to the transmitted signal processing information. At this time, for the parameters determined in advance, the necessary parameters are transmitted from the central processing unit 1 to the signal processing content setting unit 512 and notified to the signal processing unit 52.
When the setting of the analysis unit 5a and the Huffman decoder 5b is completed, a signal to be processed is input from the outside of the hardware device when the signal processing unit 52 of the hardware device becomes ready for signal processing.
First, when the signal is analyzed by the analysis unit 5a, the Huffman coefficient added in the signal is extracted, transmitted from the analysis unit 5a to the Huffman decoder 5b, and used as a parameter of the Huffman decoder 5b. Is set. Signal processing is performed based on the transmitted parameter information. The processed signal is transmitted to hardware devices such as the hardware device 5c and the hardware device 5d as necessary.
As described above, parameters are set to each hardware device from the central processing unit 1 and other hardware devices.
[0033]
Embodiment 2. FIG.
In the first embodiment, the signal processing is performed in the hardware device 5. However, in the present embodiment, the central processing unit 1 has a storage unit 14 that stores a signal processing program for performing signal processing. In this embodiment, the signal processing program is installed (FIG. 2) and part of the signal processing is performed by the signal processing program stored in the storage unit 14.
In the case of the present embodiment, the central processing unit 1 controls the entire signal processing such as which process of the signal processing is executed by the central processing unit 1 and which process is executed by the hardware device 5.
Further, when the system bus 2 has a margin due to the program provided with the storage unit 14 for storing the program for performing the signal processing in the central processing unit 1, the signal processing is performed via the system bus 2. The central processing unit 1 can perform the processing, and efficient signal processing is possible as a whole.
[0034]
Embodiment 3 FIG.
In the present embodiment, as shown in FIG. 5, the hardware device 5 includes a memory unit 53 that stores a signal for storing a signal to be processed by the signal processing unit 52. The signal before the signal processing and the signal after the signal processing can be stored in the memory unit 53 that stores the signal.
Therefore, by using the memory unit 53 that accumulates signals, the following system configuration is possible.
When sequential processing is possible, the signal before the signal processing and the signal after the signal processing are temporarily stored in the memory unit 53 for storing the signal, and the time division processing is performed on one hardware device. It is also possible to perform signal processing.
In addition, by using the system bus, a hardware device that processes a plurality of signals can be connected to at least one signal processing bus and the system bus, and as a result, the hardware devices can be connected in a ring shape. . At this time, once the signal is stored in the memory unit 53 that accumulates the signal and signal processing is performed in a time division manner, a series of signal processing can be performed without increasing the signal processing bus.
[0035]
Embodiment 4 FIG.
In the present embodiment, in addition to the system configuration of the first embodiment (FIG. 1), a data transmission device 7 is added as shown in FIG.
The data transmission device 7 controls transmission of signals between hardware devices without going through the central processing unit 1. Therefore, the data transmission device 7 sets the input bus selector 513 and the output bus selector 514 in each hardware device 5, 5x, 5y.
Further, in the case of the present embodiment, even if the hardware devices 5, 5x, 5y do not have the bus interface 51, the data transmission device 7 selects the buses of all the hardware devices and It is also possible to control the transmission. Therefore, the burden on the central processing unit 1 can be reduced, and the configuration of the hardware device can be simplified.
[0036]
Embodiment 5 FIG.
In the above embodiment, the signal processing is performed by the hardware device. However, in this embodiment, the signal processing is performed using a programmable element instead of the hardware device.
In the first embodiment, the settings performed by the bus control unit 511 and the signal processing content setting unit 512 of the bus interface 51 are performed by programmable elements. An example of a programmable element is a Field Programmable Gate Array (FPGA).
When the programmable element is used as the hardware device 5 as a whole, or as a portion corresponding to the bus interface 51 in the hardware device 5, a portion corresponding to the signal processing unit 52 in the hardware device 5 There are other cases when used as a part of the bus interface 51 and the signal processing unit 52.
[0037]
The programmable elements can be set with parameters and configuration settings of programmable elements by an element setting program provided in the storage unit 15 (FIG. 2) of the central processing unit 1. Therefore, programmable elements can be controlled by the central processing unit 1. Further, in the process of performing the signal processing, the central processing unit 1 dynamically changes the contents of the signal processing by changing the programmable element setting according to the element setting program according to the signal processing situation. Thus, an optimum system can be configured. Furthermore, if the central processing unit 1 has the capability of processing in time division, time division processing is also possible.
[0038]
Also in this embodiment, as in the first embodiment, when a signal processing system that performs signal processing A and signal processing B is considered, if signal processing A and signal processing B are not performed at the same time, they can be programmed. By resetting the elements, the signal processing A and the signal processing B can be performed by one hardware device. Therefore, the scale of the hardware device can be reduced as in the first embodiment.
[0039]
Embodiment 6 FIG.
In this embodiment, a signal to be processed is added with processing sequence data such as signal processing information and bus control information as a signal, and is input to a hardware device to perform signal processing.
The present embodiment has a system configuration similar to that of the first embodiment.
Each component of the hardware device 5 will be described with reference to FIG.
The bus interface 51 includes a processing sequence data analysis unit 515 and a signal processing state storage unit 516 in addition to a bus control unit 511, a signal processing content setting unit 512, an input bus selector 513, and an output bus selector 514.
The signal processing unit 52 includes a signal processing state setting unit 521 and a processing sequence data adding unit 522.
[0040]
The processing sequence data is signal processing information, bus control information, and the like. A signal obtained by adding processing sequence data to a signal to be processed (hereinafter referred to as “signal data”) is input to the hardware device 5.
The processing sequence data analysis unit 515 extracts processing sequence data from the signal data and analyzes it.
The signal processing state storage unit 516 stores the state of signal processing in the signal processing unit.
The signal processing state setting unit 521 sets the signal processing state in the signal processing state storage unit 516.
The processing sequence data adding unit 522 adds the processing sequence data for notifying the signal processing of the next stage to the signal itself to be processed.
Other components are the same as those in the first embodiment.
[0041]
Next, the operation of each component of this embodiment will be described.
A signal input to the hardware device 5 is first analyzed by a processing sequence data analysis unit 515.
Of the processing sequence data added to the input signal data, the processing sequence data analysis unit 515 notifies the bus control information to the bus control unit 511 and notifies the signal processing information to the signal processing content setting unit 512.
The bus control unit 511 sets the input bus selector 513 and the output bus selector 514 based on the notified information related to bus control.
The signal processing content setting unit 512 notifies the signal processing unit 52 of the content of the signal processing based on the notified signal processing information. This completes the setting of the hardware device 5.
[0042]
The bus interface 51 monitors the signal processing state storage unit 516, and transmits a signal to be processed from the processing sequence data analysis unit 515 to the signal processing unit 52 when the signal processing unit 52 is ready to start processing.
The signal processing unit 52 processes the signal based on the notified signal processing content, and adds the processing sequence data of the next stage to the processed signal as necessary.
Further, the signal processing state setting unit 521 sets the signal processing state in the signal processing state storage unit 516.
The processed signal is transmitted from the output bus selector 514 to the other hardware devices 5x and 5y together with the added processing sequence data.
[0043]
Embodiment 7 FIG.
In this embodiment, an MPEG decoder will be described as a specific application example.
First, a general format structure of sound, image data, and communication protocol data (hereinafter referred to as “signal processing data”) will be described with reference to FIG. FIG. 8 is a diagram illustrating an example of adding processing sequence data to signal processing data. (A) is the entire signal processing data, (B) is an enlarged view of the unit for processing the signal, (C) is the details of the processing sequence data, and (D) is the contents of each processing. In the signal processing data, one signal processing unit (frame) is continuous as shown in (A) of FIG. 7, and as shown in (B), the signal processing unit includes processing sequence data and actual processing data. Consists of signal data.
The processing sequence data represents attributes of signal data in each layer.
The processing sequence data can be regarded as a command indicating a parameter and a mode for processing that must be performed by the decoder in each data decoding processing.
[0044]
By considering the signal processing unit (frame) as the content of the signal processing performed by the signal processing unit 52, it is possible to configure a decoding processing device according to the present invention.
At this time, in consideration of efficiency at the time of mounting, when there are few signal processing contents (frames), several layers can be combined to correspond to one signal processing unit 52. In addition, when there are many processes in the layer and it is possible to divide into several processing units, it is necessary to divide the signal processing unit (frame) into several stream processing devices for processing.
[0045]
An example of the above configuration will be described using an example of an MPEG decoder.
FIG. 9 is a diagram showing an example of MPEG sequence data.
MPEG data is composed of four layers: a picture, a GOB (Group Of Block), a macroblock, and a block.
Each layer has a header, and the header portion corresponds to processing sequence data. Accordingly, in FIG. 9, the signal processing unit (frame) is, for example, processing of the picture layer or processing of the GOB layer.
FIG. 10 shows an example in which a plurality of hardware devices are connected to a bus and signal processing is sequentially performed between the hardware devices.
In FIG. 10, two signal processing units of a picture layer and a GOB layer are assigned to one hardware device (hdr). Macroblock layer processing is assigned to one hardware device (mb). In the processing of the block layer, one signal processing unit is divided and assigned to three hardware devices (huff_blk, iquant, idct).
In addition, a frame memory (frm) is provided to store the decoded image.
Each hardware device performs the following processing.
The hdr decodes an image size, a quantization table (qmat), a quantization level (q), a Huffman table (hufftbl), and the like, and sets each table and parameters based on this data.
mb decodes the quantization level and cbp data (cbp).
The recon arranges the data after the inverse DCT in the frame memory based on cbp.
huff_blk performs Huffman decoding of the DCT block.
The iquant performs inverse scanning, quantization level, and inverse quantization based on the quantization table.
idct performs inverse DCT.
Next, the operation of each hardware device will be described with reference to FIG.
The picture layer and the GOB layer of the signal input to hdr from the outside are decoded in the hdr. The hdr transmits the image size together with a signal to process to the next hardware device (mb). Also, hdr sets the quantization table (qmat) and the quantization level (q) to iquant. Furthermore, hdr sets the Huffman table (hufftbl) to huff_blk.
The hdr adds necessary processing sequence data to the processed signal and transmits it to the mb.
mb decodes the mb layer and sets the cbp parameter of recon. Necessary processing sequence data is added to the processed signal and transmitted to the recon.
The transmitted signal is transmitted from recon to each hardware device of huff_blk, iquant, and idct, and the block layer is decoded. The decoded signal is transmitted from idct to recon and output to frm. As described above, the hardware device shown in FIG. 10 performs signal processing by transmitting signals between hardware devices without using the central processing unit 1. Therefore, by adding processing sequence data to a signal to be processed, signal processing is performed without performing the central processing unit 1 while performing bus control and setting and changing the signal processing content.
[0046]
【The invention's effect】
According to the signal processing system of the present invention, hardware devices are connected to each other by at least one bus among a plurality of buses, and an efficient bus can be used.
[0047]
Furthermore, according to the present invention, a plurality of buses and the hardware device 5 are connected by the bus interface 51, and signals can be transmitted between the hardware devices.
[0048]
According to the present invention, it is possible to transmit a processed signal by cascading a plurality of hardware devices by a signal processing bus without using a system bus.
[0049]
According to this invention, a plurality of buses and the hardware device 5 are connected by the input bus selector 513 and the output bus selector 514, and the bus selected by the input bus selector 513 and the output bus selector 514 is selected by the bus control unit 511. Can be set and changed.
[0050]
According to the present invention, signal processing information from the outside can be received and notified to the signal processing unit 52.
[0051]
According to the present invention, the bus selected by the input bus selector 513 and the output bus selector 514 can be set and changed from the program in the central processing unit 1.
[0052]
According to the present invention, it is possible to set and change the contents of signal processing performed by the signal processing unit 52 from a program in the central processing unit 1.
[0053]
According to this invention, the central processing unit 1 can perform signal processing without going through the signal processing unit 52.
[0054]
According to the present invention, signals input to the hardware device 5 or signals after signal processing can be stored.
[0055]
According to the present invention, data can be transmitted without going through the central processing unit 1. Therefore, the addition of the central processing unit 1 can be reduced.
[0056]
According to the present invention, it is possible to change the connection between the hardware device 5 and the bus and the contents of the signal processing without changing the hardware configuration by means of programmable elements.
[0057]
According to this invention, the setting of programmable elements can be changed by the central processing unit 1, and the contents implemented by the hardware device 5 can be changed according to the contents of signal processing, the efficient use of the bus, and The hardware device 5 can be reduced.
[0058]
According to the present invention, signal processing can be performed by processing sequence data added to the signal itself.
[0059]
According to the present invention, the contents notified to the bus control unit and the signal processing content setting unit can be added to the processing sequence data.
[0060]
According to the present invention, the contents of the signal processing at the next stage can be notified by being added to the signal itself to be processed next in the signal processing unit 52 processing the signal.
[Brief description of the drawings]
FIG. 1 is a system configuration diagram of a first embodiment of the present invention.
FIG. 2 is a block diagram of a hardware device and a central processing unit according to the first embodiment of the present invention.
FIG. 3 is a diagram illustrating a block configuration example of a general hardware device of a JPEG decoder.
FIG. 4 is a diagram showing an example of a JPEG decoder according to the first embodiment of the present invention.
FIG. 5 is a block diagram of a hardware device according to a third embodiment of the present invention.
FIG. 6 is a system configuration diagram of a fourth embodiment of the present invention.
FIG. 7 is a block diagram of a hardware device according to a sixth embodiment of the present invention.
FIG. 8 is a diagram showing an example of processing sequence data addition to signal processing data according to the seventh embodiment of the present invention.
FIG. 9 is a diagram illustrating an example of MPEG sequence data according to the seventh embodiment of the present invention.
FIG. 10 shows an example of an MPEG decoder according to a seventh embodiment of the present invention.
[Explanation of symbols]
1 central processing unit, 2 system bus, 3-4 signal processing bus, 5, 5x, 5y, 5a, 5b, 5c, 5d signal processing hardware device, 7 data transmission device, 12 bus control information transmission program Storage unit for storing, 13 Storage unit for storing signal processing information transmission program, 14 Storage unit for storing signal processing program, 15 Storage unit for storing element setting program, 51 Bus interface, 52 Signal processing unit, 53 Element setting unit 511 bus control unit, 5111 bus setting register, 512 signal processing content setting unit, 513 input bus selector, 514 output bus selector, 515 processing sequence data analysis unit, 516 signal processing state storage unit, 521 signal processing state setting unit, 522 Processing sequence data adding unit, 53 Memory unit for accumulating signals.

Claims

In a signal processing system comprising a plurality of buses and a plurality of hardware devices that are connected to the plurality of buses and that input signals via at least one of the plurality of buses and process the input signals,
The plurality of buses include a signal processing bus that cascades hardware devices for processing signals,
Each hardware device of the plurality of hardware devices is
A signal processing unit for processing the input signal;
Signal data to be processed next by adding signal processing information for setting the content of the next processing in another hardware device to the signal processed by the signal processing unit. A data appender to be generated as
A bus interface unit for transmitting signal data to be processed next generated by the data adding unit to another hardware device via the signal processing bus ;
The bus interface unit inputs the signal data to be processed next transmitted from another hardware device via the signal processing bus,
Each hardware device is
A data analysis unit for analyzing the signal data to be processed next input from the other hardware device by the bus interface unit and extracting the signal processing information;
A signal processing content setting unit that inputs the signal processing information extracted by the data analysis unit and sets the processing content for the signal processing unit based on the input signal processing information;
A signal processing state setting unit for setting state information of the signal processing unit indicating whether or not the signal processing unit can start processing;
A signal processing state storage unit that stores the state information set by the signal processing state setting unit;
When the state information of the signal processing unit stored in the signal processing state storage unit indicates that the processing can be started, the data analysis unit processes the signal processing unit from signal data to be processed next input by the bus interface unit To extract the signal to be processed, and transmit the extracted signal to be processed to the signal processing unit,
The signal processing unit inputs and processes the signal to be processed transmitted by the data analysis unit as the input signal,
The data adding unit receives the processed signal after the signal processing unit processes the signal to be processed extracted by the data analysis unit from the signal data to be processed next input by the bus interface unit. Then, signal processing information for setting the content of processing to be performed next in another hardware device is added to the input signal, and the signal with the signal processing information is generated as signal data to be processed next < A signal processing system characterized by the above.