JP4280368B2

JP4280368B2 - Image processing device

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Publication number: JP4280368B2
Application number: JP23798399A
Authority: JP
Inventors: 義浩本間
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-08-25
Filing date: 1999-08-25
Publication date: 2009-06-17
Anticipated expiration: 2019-08-25
Also published as: JP2001069449A

Description

【０００１】
【発明の属する技術分野】
本発明は画像処理装置に関し、より具体的には、映像表示に使用する画像処理装置に関する。
【０００２】
【従来の技術】
図１１は、従来のカメラ一体型記録再生装置の概略構成ブロック図を示す。撮像素子１１０は、被写体の光学像を電気信号に変換し、その出力はＡ／Ｄ変換器１１２によりディジタル信号に変換されて撮影信号処理回路１１４に印加される。撮影信号処理回路１１４は、Ａ／Ｄ変換器１１２からの画像データに色キャリア除去、アパーチャ補及びガンマ処理等を施して輝度成分信号を生成し、同時に、色補間、マトリクス変換、ガンマ処理及びゲイン調整等を施して色差成分信号を生成し、ＹＵＶ等の形式の映像データをＶＲＡＭ１１６に出力する。Ｙは輝度信号、Ｕは色差信号Ｂ−Ｙ、Ｖは色差信号（Ｒ−Ｙ）をそれぞれ示す。
【０００３】
ＶＲＡＭ１１６は、例えば、ダイナミックＲＡＭ（ＤＲＡＭ）に書き込み用と読み出し用のポートを設けて水平ライン毎のアドレッシングを容易にしたビデオ表示専用のメモリ素子からなる。撮影信号処理回路１１４から出力されるＹＵＶ信号は、例えば、下記に示すような順序で、
（上位データ）Ｙ_０，Ｙ_１，Ｙ_２，Ｙ_３，Ｙ_４，Ｙ_５，・・・
（下位データ）Ｕ_０，Ｖ_０，Ｕ_２，Ｖ_２，Ｕ_４，Ｖ_４，・・・
画面片上から順にＶＲＡＭ１１６に格納される。
【０００４】
メモリ制御回路１１８は、画素拡大回路１２０により、ＶＲＡＭ１１６に記憶される画像データの一部を拡大してＶＲＡＭ１１６に書き戻すことができる。メモリ制御回路１１８は、ＶＲＡＭ１１６の記憶データを順に読み出しＴＶ系信号処理回路１２２に供給する。ＴＶ系信号処理回路１２２は、メモリ制御回路１１８からの画像データからコンポジット信号を生成してＤ／Ａ変換器１２４に出力し、Ｄ／Ａ変換器１２４は、ＴＶ系信号処理回路１２２のディジタルコンポジット信号をアナログ信号に変換する。ＬＰＦ１２６はＤ／Ａ変換器１２４の出力信号をビデオ信号の帯域に制限して、Ｄ／Ａ変換結果に含まれる高周波ノイズを除去する。
【０００５】
ＬＰＦ１２６の出力は、ビデオアンプ１２８により増幅されてＴＶモニタ１３０に印加される。ＬＰＦ１２６の出力はまた、液晶表示制御回路１３２に印加される。液晶表示制御回路１３２は、ＬＰＦ１２６の出力からＲＧＢ信号を生成し、液晶表示パネル１３４を駆動して、液晶表示パネル３４の画面上に画像を表示させる。液晶表示制御回路１３２には、ＮＴＳＣ用の場合で３．５８ＭＨｚのサブキャリア用の水晶振動子が付属し、ＰＡＬ用の場合では４．４３ＭＨｚのサブキャリア用の水晶振動子が付属する。
【０００６】
現在、ディジタルカメラ及びカムコーダに組み込まれる液晶表示パネルの多くは、フィールド画表示分のドット数（水平５５０×垂直２２０程度）しか具備しないので、インターレースのフレーム信号をそのまま印加すると、奇フィールドと偶フィールドが同一ライン上に表示され、画像がちらついてしまう。つまり、液晶表示パネルでは、一般的なＴＶモニタのようにインターライン方式でフレーム画を表示することができない。従って、液晶表示パネル上に画像を表示する場合、一般的には、フレーム画でなく、同一フィールドを２度印加することで、ちらつきの無い見やすい画像にしている。
【０００７】
フレーム画からフィールド画に切り替える場合には、次のようにしていた。すなわち、ＶＲＡＭ１１６をフレームメモリで構成した場合、偶フィールドの各ラインに１フィールド前の奇フィールドの各ラインと同じデータを書き込む必要がある。そのために、フレーム画からフィールド画への切り替えには、１フィールド画を書き込むための時間が余分に必要になる。ＶＲＡＭ１１６を２個のフィールドメモリで構成した場合は、一方のフィールドのメモリ読み出しだけを毎フィールド行うことになり、フレーム画からフィールド画への切り替えを瞬時に行える。しかし、複数個のメモリ構成になるので、実装上の回路面積が大きくなる。
【０００８】
表示画の一部を拡大表示する場合には、ＶＲＡＭ１１６の一部の画像データを画素拡大回路１２０で拡大して、再びＶＲＡＭ１１６に書き戻す必要がある。更に、表示画の一部を他の画像と入れ替える場合には、別に第２のＶＲＡＭを用意して、第２のＶＲＡＭの一部の画像データを第１のＶＲＡＭに書き込む必要がある。
【０００９】
【発明が解決しようとする課題】
従来例では、表示画像の一部を画像で代替する場合、代替途中の見苦しい画像を表示しないためには表示切り替え用の余計なＶＲＡＭが必要になり、ＤＲＡＭ容量が増大してしまうという問題があった。
【００１０】
また、表示画像を部分的に拡大する場合には、処理途中の見苦しい画像を表示しないようにするために表示切り替え用の別のＶＲＡＭが必要になるだけでなく、画素拡大用回路で拡大しながら再びＶＲＡＭに書き戻す手順をとるので、拡大表示への切り替えに時間がかかるという問題があった。
【００１１】
本発明は、このような問題点を解決する画像処理装置を提示することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係る画像処理装置は、画像データを一時的に記憶する第１の記憶装置と、当該第１の記憶装置に画像データを書き込み及び読み出すインターフェース回路と、当該インターフェース回路により当該第１の記憶装置から読み出された画像データを一時記憶する第２の記憶装置と、当該画像データを表示する表示装置と、当該第１の記憶装置の読み出しアドレスを当該インターフェース回路に指示するアドレス発生回路であって、当該第１の記憶装置のビデオメモリ領域の指定部分を当該第１の記憶装置内の別の領域の記憶データで置換をするためのアドレスを発生自在なアドレス発生回路とを具備し、当該第２の記憶装置は当該表示装置の１画面分より少ない記憶容量を有しており、当該置換のために当該インターフェース回路により読み出された画像データを一時的に記憶し、記憶した順に当該画像データを読み出して当該表示装置へ出力し、当該表示装置において当該置換による画像データを水平方向に拡大して表示させる場合、当該第２の記憶装置による読み出しにより拡大率を制御し、当該表示装置において当該置換による画像データを垂直方向に拡大して表示させる場合、当該第１の記憶装置による読み出しにより拡大率を制御することを特徴とする。
【００１３】
【実施例】
以下、図面を参照して、本発明の実施例を詳細に説明する。
【００１４】
図１は、本発明の一実施例の概略構成ブロック図を示す。１０は光学像を電気信号に変換する撮像素子、１２は撮像素子１０のアナログ出力をディジタル信号に変換するＡ／Ｄ変換器、１４は、Ａ／Ｄ変換器１２の出力から、色キャリア除去、アパーチャ補正及びガンマ処理等により輝度データＹを生成すると同時に、色補間、マトリクス変換、ガンマ処理及びゲイン調整等により色差データＲ−Ｙ，Ｂ−Ｙを生成し、ＹＵＶ形式のビデオデータを出力する撮影信号処理回路である。
【００１５】
１６は撮影画像データを一時記憶するＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、１８はＤＲＡＭ１６にデータを書き込む及び読み出すメモリ・インターフェースである。ＤＲＡＭ１６上には、撮影画像（及び再生画像）をＴＶモニタ又は液晶表示パネルなどの画像表示装置で表示するためにその画像データを一時記憶するメモリ空間（ＶＲＡＭ）が割り当てられている。
【００１６】
図２は、ＶＲＡＭにおける画像データの格納形式例を示す。図２（１）はＹ：Ｕ：Ｖ＝４：４：４の場合、同（２）はＹ：Ｕ：Ｖ＝４：２：２の場合、同（３）はＹ：Ｕ：Ｖ＝４：１：１の場合、同（４）はＹ：Ｕ：Ｖ＝４：１：１で、再生の場合をそれぞれ示す。図２（２）のデータ量は、図２（１）の２／３であり、図３２（３）のデータ量は図２（２）の３／４である。必要十分なデータ量が確保出来るように用途に応じてデータ形式を選択することで、メモリ容量及びデータ転送効率の最適化を図ることが出来る。これは、システム構成上、大変に有効である。本実施例では、ＤＲＡＭ１６のＶＲＡＭには、Ｙ：Ｕ：Ｖ＝４：１：１形式で画像データを格納する。
【００１７】
更にＶＲＡＭの構成条件として、ＶＲＡＭサイズをＮＴＳＣ方式では水平７５２画素×垂直４９４ライン分とし、ＰＡＬ方式では水平７３６画素×垂直５８０ライン分とする。１フィールド分は、このライン数の半分に相当する容量になり、ＮＴＳＣ方式では２４７ライン分、ＰＡＬ方式では２９０ライン分になる。
【００１８】
従って、本実施例では、撮影信号処理回路１４は、Ａ／Ｄ変換器１２からの撮影画像データを処理してＹ：Ｕ：Ｖ＝４：２：２形式でメモリ・インターフェース１８に出力し、メモリ・インターフェース１８は、撮影信号処理回路１４からのＹ：Ｕ：Ｖ＝４：２：２形式の画像データをＹ：Ｕ：Ｖ＝４：１：１形式に変換してＤＲＡＭ１６の自然画用ＶＲＡＭ領域に書き込む。
【００１９】
２０は、ＤＲＡＭ１６の自然画用ＶＲＡＭから画像データをダイレクト・メモリ・アクセス（ＤＭＡ）方式で読み出す再生ＤＭＡ制御回路である。２２は、ＴＶモニタ及び液晶表示パネルなどの画像表示装置の画面上に自然画にスーパーインポーズして表示する文字及びキャラクタ等のビットマップ（ＢＭＰ）データをＤＲＡＭ１６からＤＭＡ方式で読み出すビットマップＤＭＡ制御回路である。
【００２０】
再生ＤＭＡ制御回路２０は、ＴＶモニタへ自然画のみを表示する場合に、ＶＲＡＭデータを読み出すためのアドレスをメモリ・インターフェース１８に出力し、メモリ・インターフェース１８はこれに応じて、ＤＲＡＭ１６から該当するアドレスの自然画データを読み出し、ＶＡＬＩＤフラグといっしょにＦＩＦＯ２４に供給する。図３は、再生ＤＭＡ制御回路２０によるメモリ読み出しの模式図を示す。図３において、実線は奇フィールド、破線は偶フィールドのラインをそれぞれ示す。１，２，・・・，Ｎは、１フレーム内のライン番号を示す。通常、ＴＶモニタはインターレース表示をしているので、これに合わせ、ＶＲＡＭからの読み出しラインは１，３，５，・・・，Ｎ−１，２、，４，・・・，Ｎという順番になる。１フレームのライン数Ｎは、ＮＴＳＣの場合に４９４本、ＰＡＬ方式の場合に５９０本である。再生ＤＭＡ制御回路２０の設定により、データ読み出しをフレーム／フィールド表示及びＮＴＳＣ方式／ＰＡＬ方式に応じて変更できる。フィールド表示の時には、偶数ラインに対して、１ライン前の奇数ラインデータを読み出すことになる。
【００２１】
再生ＤＭＡ制御回路２０と同様に、ビットマップＤＭＡ制御回路２２もまた、その設定により、データ読み出しをフレーム／フィールド表示及びＮＴＳＣ方式／ＰＡＬ方式に応じて変更できる。
【００２２】
２４は、メモリ・インターフェース１８からのデータを１／４ライン分、一時的に記憶するＦＩＦＯ（ファーストイン・ファーストアウト）メモリである。２６は１ラインの１／４の記憶容量を具備するＳＲＡＭである。ＦＩＦＯメモリ２４は、書き込みと読み出しで独立のポートを具備し、書き込み周期に対して非同期にデータを読み出すことが出来る。例えば、ＦＩＦＯメモリ２４の書き込み周期を、ＤＲＡＭ１６のアクセスクロック周期、言い換えるとシステムクロックと同じ５０ＭＨｚにする一方で、読み出しを、ＴＶ信号処理に適したサブキャリアの４倍クロック（４ｆｓｃ＝約１４ＭＨｚ）にする。これにより、ＴＶ信号処理のクロック周波数に依存せずに、システムクロック（ＤＲＡＭクロック）を決定でき、システムのパフォーマンスを比較的自由に向上させることができる。ＦＩＦＯメモリ２４の出力は、図２（４）に示すＹ：Ｕ：Ｖ＝４：１：１形式である。
【００２３】
２８は、Ｙ：Ｕ：Ｖ＝４：１：１形式をＹ：Ｕ：Ｖ＝４：２：２形式に変換する変換回路である。ビデオ出力の帯域としては、Ｙ：Ｕ：Ｖ＝４：１：１の情報量で十分である。しかし、文字及びキャラクタ等のビットマップ画像は帯域が広く、これとスーパーインポーズするには、自然画データをＹ：Ｕ：Ｖ＝４：２：２にしたほうが画質上、好ましい空である。
【００２４】
３０は、文字等のビットマップ画像データをパレットデータに変換するパレット変換回路である。ビットマップ画像データでそのままパレットの表示色を表現する場合、パレットの表示色の階調を多くすると１画素当たりのビット数が増え過ぎて、メモリ容量及びデータ転送効率を悪くしています。逆に１画素当たりのビット数を減らすと、パレットの表示色の階調が失われてしまう。そこで、ビットマップ画像データのビット幅をパレットの同時発色数に相当する値に設定し、パレット色の階調をある程度確保する方法を採用する。例えば、１画素当たりのビットマップ・データを４ビットとし、同時発色数を１６にし、表示色の階調を１６ビットで２５６階調にする。具体的には、１６ビット幅のパレットレジスタを１６個用意し、ビットマップデータの示す値によりこの１６個のパレットレジスタから１つを選択する。つまり、１画面上の同時発色数はビットマップデータのビット幅によって決まり、パレット色の階調はパレットレジスタのビット幅によって決まる。従って、パレット色の階調を維持したまま、同時発色数を制限するだけで、ビットマップ領域のデータ容量を小さくすることができる。
【００２５】
３２は、変換回路２８から出力される自然画像データに、パレット変換回路３０から出力されるビットマップ画像データをスーパーインポーズする合成回路である。例えば、パレット色の階調の１つとして透明色を用意し、その透明色部分に自然画像データをはめ込む。これにより、ビットマップ画像と自然画像を画素毎に切り替えることが可能になる。更には、合成回路１２の出力段にスーパーインポーズするか否かを選択自在なセレクタを設けることで、自然画像だけの出力と、ビットマップ画像を自然画像にスーパーインポーズした画像の出力を選択できるようになる。
【００２６】
３４は、合成回路３２の出力にクロマエンコード処理、帯域補正及びコンポジット化等の表示用の処理を施す再生信号処理回路である。３６は再生信号処理回路３４の出力データをアナログ信号に変換するＤ／Ａ変換器である。３８は、ＦＩＦＯメモリ２４、ＳＲＡＭ２６、変換回路２８，３０、合成回路３２、再生信号処理回路及びＤ／Ａ変換器３６のそれぞれにタイミング信号を供給する同期信号発生器（ＳＳＧ）である。
【００２７】
本実施例の動作を説明する。撮像素子１０の出力信号はＡ／Ｄ変換器１２によりディジタル信号に変換されて撮影信号処理回路１４に入力する。撮影信号処理回路１４は入力画像データに、色キャリア除去、アパーチャ補正及びガンマ変換等の処理を施して輝度データＹを生成し、色補間、マトリクス変換及びガンマ変換等の処理を施して色差データ色差データＵ（＝Ｂ−Ｙ），Ｖ（＝Ｒ−Ｙ）を生成する。撮影信号処理回路１４の出力データは、図２（２）に示す形式で、画面左上から順に
（上位データ）Ｙ_０Ｙ_１Ｙ_２Ｙ_３Ｙ_４Ｙ_５Ｙ_６Ｙ_７・・・
（下位データ）Ｕ_０Ｖ_０Ｕ_２Ｖ_２Ｕ_４Ｖ_４Ｕ_６Ｖ_６・・・
とメモリ・インターフェース１８に入力する。
【００２８】
メモリ・インターフェース１８は、撮影信号処理回路１４からのデータを図２（３）に示す形式に変換し、
（上位データ）Ｙ_０Ｙ_１Ｙ_３Ｙ_４Ｙ_５Ｙ_７・・・
（下位データ）Ｕ_０Ｖ_０Ｙ_２Ｖ_４Ｕ_４Ｙ_６・・・
としてＤＲＡＭ１６の自然画ＶＲＡＭ領域に書き込む。
【００２９】
ＴＶモニタへ自然画のみを表示する場合における再生ＤＭＡ制御回路２０とメモリ・インターフェース１８とのデータのハンドシェイクを説明する。同期信号発生器３８が発生する同期タイミング信号は、垂直ブランキング中では、垂直同期（Ｖｓｙｎｃ）時にＦＩＦＯメモリ２４が空になりメモリ・インターフェース１８への要求信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈの両方をアクティブにする。この要求により、メモリ・インターフェース１８は、再生ＤＭＡ制御回路２０で指示されたアドレス（自然画ＶＲＡＭ領域内）の画像データを読み出し、ＶＡＬＩＤフラグと共にＦＩＦＯメモリ２４に供給する。メモリ・インターフェース１８は同時に、再生ＤＭＡ制御回路２０へのＡＣＫ信号をアドレスを認識した合図としてアクティブにする。再生ＤＭＡ制御回路２０は、ＡＣＫ信号がアクティブになったことを検知すると、次に読み出すべきデータのアドレスを計算し、メモリ・インターフェース１８に出力する。
【００３０】
この垂直ブランキング中には、ＦＩＦＯメモリ２４からデータが読み出されないので、次第にＦＩＦＯメモリ２４にデータが充満し、要求信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈはインアクティブ状態になる。ＦＩＦＯメモリ２４が空になると要求信号又はフラグＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈは共にアクティブになる。ＦＩＦＯメモリ２４に１〜２割ほどデータが溜まると、信号ＰＢ＿ＲＥＱ＿Ｈがインアクティブになるが、信号ＰＢ＿ＲＥＱ＿Ｌはアクティブのままである。ＦＩＦＯメモリ２４に８割以上データが溜まると、信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈは共にインアクティブになる。
【００３１】
垂直ブランキングを抜けて映像期間に入ると、ＦＩＦＯメモリ２４からデータが読み出されていく。ＦＩＦＯメモリ２４のデータ量がＦＩＯＦＯメモリ２４のメモリ容量の８割を下回ると、前述したように信号ＰＢ＿ＲＥＱ＿Ｌがアクティブになる。これに応じて、メモリ・インターフェース１８が、ＶＲＡＭデータを読み出してＦＩＦＯメモリ２４へ転送する場合、信号ＰＢ＿ＲＥＱ＿Ｈはインアクティブのままでも、次第にＦＩＦＯメモリ２４にデータが満たされて、信号ＰＢ＿ＲＥＱ＿Ｌがインアクティブになる。
【００３２】
仮に、信号ＰＢ＿ＲＥＱ＿Ｌがアクティブになっても、メモリ・インターフェース１８がすぐに応答できない場合には、ＦＩＦＯメモリ２４のデータ残量が少なくなっていき、２割を下回った時点で、信号ＰＢ＿ＲＥＱ＿Ｈがアクティブになる。メモリ・インターフェース１８内では、信号ＰＢ＿ＲＥＱ＿Ｈはプライオリティの高い要求として処理され、メモリ・インターフェース１８は、即時にＶＲＡＭデータを読み出してＦＩＦＯメモリ２４へ転送する。ＦＩＦＯメモリ２４にデータが溜まり、データ量が２割以上になると、信号ＰＢ＿ＲＥＱ＿Ｈはインアクティブになる。更にＦＩＦＯメモリ２４へのデータ書き込みが続き、データ量が８割を超えた時点で、信号ＰＢ＿ＲＥＱ＿Ｌもインアクティブになる。信号ＰＢ＿ＲＥＱ＿Ｈがインアクティブになった時点でＦＩＦＯメモリ２４へのデータ書き込みが途絶えてしまうと、やがてデータ量が２割を下回った時点で、再び信号ＰＢ＿ＲＥＱ＿Ｈがアクティブになる。信号ＰＢ＿ＲＥＱ＿ＨがアクティブになってもＶＲＡＭデータがメモリ・インターフェース１８から供給されない最悪の場合には、やがてＦＩＦＯメモリ２４が空になる。ＦＩＦＯメモリ２４から読み出すデータが無くなると、ＴＶモニタ上の表示も異常になる。従って、信号ＰＢ＿ＲＥＱ＿Ｈのプライオリティを十分に高く設定し、このようなことが絶対に起きないようにしておく必要がある。
【００３３】
本実施例では、ＤＭＡ制御回路２０は、クロックエッジのタイミングでＡＣＫ信号を検出する。つまり、データの送受を連続的（バースト的）に行う場合は、前述のフラグ信号はアクティブになり続けて（アクティブハイの場合には、’Ｈ’のまま）、ＤＲＡＭ制御回路２０は、クロックエッジのタイミングで連続的にＡＣＫ信号を取り込む。従って、ＡＣＫ信号がアクティブ状態のときには、ＤＭＡ制御回路２０は、１クロック毎にアドレス計算を実行して、アドレスをメモリ・インターフェース４へ出力する。ＡＣＫ信号と同様に、ＶＡＬＩＤ信号、ＰＢ＿ＲＷＧ＿Ｌ信号及びＰＢ＿ＲＥＱ＿Ｈ信号等のフラグ信号も、連続的にアクティブになるので、クロックエッジのタイミングで連続的にデータが取り込まれる場合がありうる。当然ながら、単発時には１クロック幅のフラグ信号になる。
【００３４】
映像期間中には、図２（４）に示すＹ：Ｕ：Ｖ＝４：１：１形式でＦＩＦＯメモリ２４からデータが読み出され、変換回路２８に供給される。変換回路２８は、前述したように、図２（４）に示すＹ：Ｕ：Ｖ＝４：１：１形式の画像データを図２（２）に示すＹ：Ｕ：Ｖ＝４：２：２形式に変換し、合成回路３２に出力する。
【００３５】
自然画のみを表示する場合、合成回路３２は、単に、変換回路２８の出力画像データをそのまま再生信号処理回路３４に供給する。再生信号処理回路３４は、合成回路３２の出力にクロマエンコード処理、帯域補正及びコンポジット化等の信号処理を施してＴＶ表示用映像データを生成し、Ｄ／Ａ変換器３６に出力する。Ｄ／Ａ変換器３６は再生信号処理回路３４からの映像データをアナログ信号に変換して、図示しない画像表示装置に供給する。
【００３６】
Ｄ／Ａ変換器３６以降の構成は、従来のカメラ一体型記録再生装置の構成と同じになるので、ここでは、説明を省略する。
【００３７】
自然画像とビットマップ画像をスーパーインポーズして表示する場合の動作を説明する。
【００３８】
自然画像データのＤＲＡＭ１６からの読み出しから変換回路２８での変換までの処理は、上述の通りである。
【００３９】
ビットマップ画像のＤＲＡＭ１６からの読み出しも、基本的に自然画像と同じである。即ち、垂直同期（Ｖｓｙｎｃ）時にビットマップ用ＦＩＦＯメモリ２４は、空になり、メモリ・インターフェース１８への要求信号ＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの両方をアクティブにする。メモリ・インターフェース１８は、ビットマップＤＭＡ制御回路２２が示すＤＲＡＭ１６上のビットマップ・アドレスからデータを読み出し、ビットマップデータ用のＶＡＬＩＤフラグと共にＦＩＦＯメモリ２４へ供給する。メモリ・インターフェース１８は同時に、ビットマップＤＭＡ制御回路２２へのＢＭＰ＿ＡＣＫ信号を、アドレスを認識した合図としてアクティブにする。ビットマップＤＭＡ制御回路２２は、ＢＭＰ＿ＡＣＫ信号がアクティブになったことを検知して、次に読み出すべきデータのアドレスを計算し、メモリ・インターフェース１８に出力する。
【００４０】
要求信号又はフラグＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの変化は、信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈと同じである。すなわち、ＦＩＦＯメモリ２４が空になると、信号ＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの両方がアクティブになる。ＦＩＦＯメモリ２４に１〜２割ほどデータが溜まると、信号ＢＭＰ＿ＲＥＱ＿Ｈのみがインアクティブになり、信号ＢＭＰ＿ＲＥＱ＿Ｌはアクティブのままである。ＦＩＦＯメモリ２４に８割以上データが溜まると、信号ＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの両方がインアクティブになる。
【００４１】
自然画像とビットマップ画像は、一般的に、ＴＶ及び液晶表示パネルなどの画像表示装置の画面上での表示領域又はサイズが異なり、本実施例では、ビットマップ画像の表示領域は水平６４０×垂直４８０であり、自然画像の表示領域より一回り小さい。そのため、ビットマップデータの読み出しタイミングも、自然画像データの読み出しタイミングの内側に位置し、転送に必要なＦＩＦＯ容量も自然画より少ない。
【００４２】
しかし、基本的な回路動作としては自然画像データのそれと同じでよい。すなわち、ビットマップデータの読み出しタイミングになると、ＦＩＦＯメモリ２４からビットマップデータが読み出されていき、ＦＩＦＯメモリ２４の残ビットマップデータ量がビットマップ用ＦＩＦＯメモリ２４の容量の８割を下回ると、信号ＢＭＰ＿ＲＥＱ＿Ｌがアクティブになる。この変化に対し、メモリ・インターフェース１８がすぐに応答してビットマップデータをＤＲＡＭ１６から読み出してＦＩＦＯメモリ２４へ送る場合、信号ＢＭＰ＿ＲＥＱ＿Ｈはインアクティブのままでも、次第にＦＩＦＯメモリ２４にデータが満たされて、信号ＢＭＰ＿ＲＥＱ＿Ｌがインアクティブになっていく。
【００４３】
仮に、信号ＢＭＰ＿ＲＥＱ＿Ｌがアクティブになったことにメモリ・インターフェース１８がすぐに応答できない場合、ＦＩＦＯメモリ２４のデータ残量が少なくなっていき、２割を下回った時点で信号ＢＭＰ＿ＲＥＱ＿Ｈがアクティブになる。メモリ・インターフェース１８内では、信号ＢＭＰ＿ＲＥＱ＿Ｈはプライオリティの高い要求として処理され、即時に、ビットマップデータをＤＲＡＭ１６から読み出してＦＩＦＯメモリ２４へ送る。そして、次第にＦＩＦＯメモリ２４にデータが溜まり、データ量が２割以上になると、信号ＢＭＰ＿ＲＥＱ＿Ｈはインアクティブになる。、更にＦＩＦＯメモリ２４へのデータ書き込みが続き、データ量が８割を超えた時点で、信号ＢＭＰ＿ＲＥＱ＿Ｌもインアクティブになる。信号ＢＭＰ＿ＲＥＱ＿Ｈがインアクティブになった時点で、ＦＩＦＯメモリ２４へのデータ書き込みが途絶えると、やがてデータ量２割を下回った時点で、再び、信号ＢＭＰ＿ＲＥＱ＿Ｈがアクティブになる。
【００４４】
上述の４つのデータリクエスト信号では、最も優先度の高いのがＰＢ＿ＲＥＱ＿Ｈ信号であり、以下、ＢＭＰ＿ＲＥＱ＿Ｈ信号、ＰＢ＿ＲＥＱ＿Ｌ信号及びＢＭＰ＿ＲＥＱ＿Ｌ信号と続く。従って、４つのデータリクエストが同時に発生した場合、メモリインターフェース１８は、この優先順位に従ってデータを転送する。
【００４５】
ＦＩＦＯメモリ２４から読み出されたビットマップデータは、パレット変換回路３０に送られ、ここでパレットデータに変換される。パレット変換回路３０のパレットデータ出力は合成回路３２に送られる。合成回路３２は、変換回路２８からの自然画像データに変換回路３０からのビットマップ画像データをスーパーインポーズする。合成回路３２の出力は、再生信号処理回路３４に送られる。再生信号処理回路３４は、合成回路３２の出力に、クロマエンコード処理、帯域補正及びコンポジット化等の信号処理を施してＴＶ表示用映像データを生成し、Ｄ／Ａ変換器３６に出力する。Ｄ／Ａ変換器３６は再生信号処理回路３４からの映像データをアナログ信号に変換して、図示しない画像表示装置に供給する。
【００４６】
再生ＤＭＡ制御回路２０とビットマップＤＭＡ制御回路２２のアドレス発生動作を説明する。図３は、フレーム構成のＶＲＡＭからのデータ読み出しの様子を示す。この場合、前述したように、奇フィールドに対して、奇数番目のライン＃１，＃３，＃５，・・・，＃（Ｎ−１）が順に読み出され、偶フィールドに対して偶数番目のライン＃２，＃４，・・・，＃Ｎが順に読み出される。○印は、再生ＤＭＡ制御回路２０が発生する奇フィールドのスタートアドレスを示し、□印は、再生ＤＭＡ制御回路２０が発生する偶フィールドのスタートアドレスを示す。
【００４７】
メモリ・インターフェース１８がＤＲＡＭ１６から１６ビットバス幅でインターフェースされているのであれば、再生ＤＭＡ制御回路２０が次に発生するアドレスは、上述のスタートアドレスに１６ビット（２バイト）加算したアドレスになる。つまり、再生ＤＭＡ制御回路２０は、メモリ・インターフェース１８からのＡＣＫ信号がアクティブになると、現アドレスに１６ビット（２バイト）加算しながらアドレス発生していく。
【００４８】
メモリ・インターフェース１８がＤＲＡＭ１６と３２ビットバス幅でインターフェースしているときには、上述のスタートアドレスに３２ビット（４バイト）加算したアドレスが、次に発生するアドレスになる。
【００４９】
アドレスが２バイトづつ加算されながらラインの終りまでくると、次は、第３ラインの一番左の位置の画素データのアドレスになる。この場合の加算量は、２バイト＋１ライン分（１１２８バイト）＝１１３０バイトになる。この１１３０バイトは、奇フィールドがライン＃１，＃３，・・・，＃（Ｎ−１）と１ライン置きにデータを読み出すことによるオフセット量（ＯＦＦＡ）である。
【００５０】
奇フィールドのデータ（ＮＴＳＣ方式で、１１２８バイト×２４７ライン分）が全て読み出されると、再生ＤＭＡ制御回路２０は、図３に口印で示す偶フィールドのスタートアドレスを発生する。その後、奇フィールドのときと同様に、２バイトずつ加算したアドレスを発生し、ラインの終りではオフセット量の１１３０バイトを加算したアドレスを発生する。そして、偶フィールドのデータ（ＮＴＳＣ方式で、１１２８バイト×２４７ライン分）が全て読み出されると、再び、奇フィールドのスタートアドレスに戻り、以降、繰り返してＶＲＡＭのデータ読み出しが行われていく。
【００５１】
再生ＤＭＡ制御回路２０は、ＮＴＳＣ規格とＰＡＬ規格のモード切り替えレジスタと、奇フィールドのスタートアドレスＳＴ＿ＡＤＤ＿１を記憶するレジスタと、偶フィールドのスタートアドレスＳＴ＿ＡＤＤ＿２を記憶するレジスタと、ライン終了から次のラインの先頭アドレスまでのオフセットＯＦＦＡを記憶するレジスタと、ＤＲＡＭ１６のバス幅に応じた連続データの加算量を記憶するレジスタとを具備する。
【００５２】
図４は、２つのフィールドメモリで構成したＶＲＡＭからのデータ読み出しの模式図を示す。図４（ａ）は、２つのフィールドメモリが隣接する場合、同（ｂ）は２つのフィールドメモリが離れている場合をそれぞれ示す。図４（ａ）の場合、ＤＲＡＭ１６上で、奇フィールドの最後の画素データに続いて、偶フィールドの初めの画素データが位置する。
【００５３】
図４に示すメモリ構成の場合、奇フィールド及び偶フィールド内でライン・データが連続しているので、オフセット量が２バイト（ＤＲＡＭ１６が３２ビットバスは場のときには４バイト）になること、及び、偶フィールドのスタートアドレスが異なる点が、図３に示すメモリ構成の場合との相違点である。従って、この２点の設定変更を再生ＤＭＡ制御回路２０に設定することにより、図３に示すＶＲＡＭ構成から図４に示すＶＲＡＭ構成に容易に切り替えられる。図４に示す構成の場合、ＴＶモニタ又は液晶表示パネルにフィールド表示するには、１つのフィールドメモリ分のデータで済むので、メモリ容量もフレーム構成の場合の半分で済むことになる。
【００５４】
図４に示すＶＲＡＭ構成を使用するのは、例えば、電子ビューファインダ（ＥＶＦ）表示である。ＥＶＦ表示では例えば、水平１６００画素×垂直１２００ラインの撮像素子から垂直画素同士を加算したフィールド（水平１６００画素×垂直６００ライン）を読み出し、縦横サイズを水平７５２画素×垂直２４７ラインにリサイズしてＶＲＡＭに書き込み、フィールド画を液晶表示パネルに表示する。
【００５５】
この時、液晶表示パネルには、毎秒６０フィールドを表示するが、撮像素子からは毎秒２５乃至３０フレームを読み出す。すなわち、ＶＲＡＭの書き込みレートと読み出しレートが異なっている。単一のフィールドＶＲＡＭでは、図５に例示するように、走っている人の胴が切られているような大変見ずらい画像が表示される。図５では、破線を境に１フィールド（３０ｍ秒）分の時間差の画像が上下に表示される。すなわち、破線より下には前のフィールド画が表示され、破線より上に現在のフィールド画が表示される。
【００５６】
本実施例では、ＶＲＡＭを２つのフィールドメモリからなる構成とすることで、この不具合を生じないようにする。書き込み途中のフィールドメモリからはデータを表示用に読み出さずに、データ書き込みが完了した時点で表示用とする。そして、ＥＶＦ動作から撮影動作に切り替えて、撮像素子からの画像をフレーム画としてＶＲＡＭにフリーズする場合、２枚のフィールドメモリの片方に奇フィールドを格納し、他方に偶フィールドを書き込み、奇フィールドのスタートアドレスにＳＴ＿ＡＤＤ＿１を割り当て、偶フィールドのスタートアドレスにＳＴ＿ＡＤＤ＿２を割り当てることにより、容易にフレーム画表示に切り替えることができる。
【００５７】
本来、図３に示すＶＲＡＭ構成も、図４に示すＶＲＡＭ構成も１フレーム分のメモリ容量を必要とするが、図４に示すＶＲＡＭ構成は、ＥＶＦ動作などにおいて図３に示すＶＲＡＭ構成より便利である。本実施例では、再生ＤＭＡ制御回路２０のレジスタ設定を変更することで、容易にどちらのＶＲＡＭ構成にも対応できる。
【００５８】
次に、表示画像の画素数よりも格段に多い画素数の撮像素子を使用し、その撮像素子の画素データを間引かずにＶＲＡＭに格納し、その一部を表示用に読み出す場合の動作を説明する。
【００５９】
図６は、水平１６００画素×垂直１２００ラインのＶＲＡＭを構成し、その中の水平７５２画素×垂直４９４ラインの部分を表示用とする場合の模式図を示す。この場合、ラインの最後のデータと次のラインの最初のデータのアドレスは１６００画素−７５２画素分、離れている。従って、図５に符号４０で示す範囲内の画像を表示画とするためには、先に説明したオフセット量を、（巨大ＶＲＡＭの１ライン）−（表示ＶＲＡＭの１ライン）に設定する。これにより、巨大ＶＲＡＭの一部の領域を表示できるようになる。
【００６０】
図６においては、領域４０，４２は、画像表示する水平７５２画素×垂直４９４ラインの部分を示し、例えば、表示画像を領域４０から領域４２に移行する。これは単なるアドレス操作のみであり、簡単に行える。領域４０の画像は、山頂にいる人物を示し、領域４２の画像は、山頂からハングライダーで飛び降りている人物を示す。
【００６１】
このように本実施例では、奇フィールド又は偶フィールドのスタートアドレスを変更するだけで、巨大ＶＲＡＭ中の任意の一部の画像を表示できる。一般的には、高画質な再生ズーム機能といえる。
【００６２】
次に、図７を参照して、本実施例の置換機能を説明する。図７は、９面マルチ画表示の状態でその内の一枚を書き換える様子を示す模式図であって、マルチ画表示内の画像を更新する場合で、右上の画像を人物画から風景画に書き換えているところを示す。
【００６３】
この置換機能は、再生ＤＭＡ制御回路２０内のアドレス発生回路に組み込まれる。このアドレス発生回路は、水平方向に１ライン分のカウンタと、垂直方向に表示ライン数分のカウンタを持ち、これらのカウンタを進めながら、前述したようにＶＲＡＭのアドレスを順次、発生する。すなわち、アドレス発生回路は、水平・垂直の各カウンタが図７に示す（ＤＩＳ＿ＸＳＴ，ＤＩＳ＿ＹＳＴ）から（ＤＩＳ＿ＸＥＮＤ，ＤＩＳ＿ＹＥＮＤ）で示された数値範囲内にある場合に、図７の右側の小さい枠領域の画像に対応するアドレスを発生する。図７の右側の小さい枠領域の画像は、アドレスＳＴ＿ＳＯＲ＿ＡＤＤ１又はＳＴ＿ＳＯＲ＿ＡＤＤ２を先頭に、アドレスＳＴ＿ＳＯＲ＿ＡＤＤ１又はＳＴ＿ＳＯＲ＿ＡＤＤ２から所定バイト（１６ビットバス幅のとき２バイト、３２ビットバス幅のとき４バイト）ずつ加算して隣接画素のアドレスを発せさせることで、表示用に読み出され得る。図７の右側の小さい枠の画像の水平方向右端までデータを読み出したら、ＶＲＡＭ上のメモリ領域に戻る。即ち、図７の右側の小さい枠のＳＯＲ＿ＨＳＰＡＮ分のデータを読み出したなら、ＶＲＡＭ上のメモリ領域に戻ることになる。
【００６４】
ＶＲＡＭ上では、ＤＩＳ＿ＸＳＴにＳＯＲ＿ＨＳＰＡＮ分の値を加算したアドレスから順次、アドレスを発生させ、水平方向のカウンタが再びＤＩＳ＿ＸＳＴ値乃至ＤＩＳ＿ＸＥＮＤ値の領域内に入ったら、図７の右側の小さい枠領域の画像の第２ライン目のアドレスに切り替える。以降、水平・垂直のカウンタが（ＤＩＳ＿ＸＳＴ，ＤＩＳ＿ＹＳＴ）から（ＤＩＳ＿ＸＥＮＤ，ＤＩＳ＿ＹＥＮＤ）で示された領域内に入る度に、図７の右側の小さい枠領域の画像のアドレスが発生され、９面マルチ画表示の右上の画像が、図７の右側の小さい枠領域の画像で置換される。
【００６５】
実際の利用に即して、この置換機能を説明する。先ず、撮影した画像のインデックス等を表示するのに、図７で示すようなマルチ画表示が行われる。この時、ＶＲＡＭ上に９枚の画像がマルチ画として書き込まれ、９面マルチ画として一括して画像表示される。９面マルチ画の右上の画像を更新する場合、例えば、図７上の右の別枠に示す人物画のように、９面マルチ画の右上の画像をＶＲＡＭとは別のメモリ領域にコピーする。そしてＶＲＡＭ上の右上の画像を家の建ち並んだ風景画に書き換えるのであるが、このデータ書き換え中は、先に別のメモリ領域にコピーした人物画を上述の置換機能を用いて表示する。書き換えが終了した段階でこの部分置換を止めれば、表示画像は、更新された家の風景画を含む９面マルチ画に瞬時に切り替わる。すなわち、メモリデータを書き換える際の見苦しい画像をユーザに表示しないようにできる。
【００６６】
従来は、マルチ画の書き換え途中の画像が表示されて、見苦しいものになっていた。または、これを避けるために、ＶＲＡＭを別に設け、画像の書き換えが終ってからＶＲＡＭを切り替える等の処理を行っていた。しかし、この方法はＶＲＡＭ容量が大幅に増加指定しまう。本実施例では、再生ＤＭＡ制御回路２０内に部分置換機能を設け、書き換えている部分に対しては、他のメモリ空間の画像を表示させることで、データ書き換え途中の見苦しい画像を表示しないようにしている。
【００６７】
図８を参照して、本実施例の部分拡大機能を説明する。図８は、結婚式等の集合写真で、新郎新婦の部分を拡大表示した様子を示す。このような部分拡大機能は、被写体全体の画枠は決まっているが、被写体の一部を拡大して確認したい場合に用いられる。この部分拡大機能も、前述の置換機能と同様に、再生ＤＭＡ制御回路２０のアドレス発生回路に盛り込まれる。この時のアドレス発生は前述の置換機能の場合とほぼ同じである。異なる点として、表示エリアには、原画エリアの画像を拡大して表示していることである。換言すると、置換は、拡大率が等倍の部分拡大に相当する。例えば、図８では、水平垂直共に拡大率が２倍の部分拡大の場合を示しており、図８の（ＤＩＳ＿ＸＳＴ，ＤＩＳ＿ＹＳＴ）から（ＤＩＳ＿ＸＥＮＤ，ＤＩＳ＿ＹＥＮＤ）で示される拡大表示領域が、ＳＯＲ＿ＳＴアドレスから始まり、ＳＯＲ＿ＯＦＦＳＥＴとＳＯＲ＿ＨＳＰＡＮで規定される原画エリアの４倍になる。
【００６８】
ここで垂直方向の拡大方法を説明する。回路としては、設定によって０から１５までのライン繰り返しフラグを立てることのできる４ビットのバイナリカウンタを設け、このライン繰り返しフラグが立っている場合に、原画エリアのラインのアドレスを繰り返し発生させる。このように同一ラインデータを繰り返し表示することにより、垂直方向に等倍乃至１６倍の拡大表示を行なえる。図８に例示した垂直方向の２倍拡大では、この４ビット・バイナリカウンタに１ライン置きにライン繰り返しフラグが立つように１を設定すればよい。
【００６９】
水平方向の拡大は次のようにする。すなわち、ＦＩＦＯメモリ２４からデータを読み出すときに、画素繰り返しフラグが立っている場合に原画エリアの画素を繰り返し表示すればよい。画素繰り返しフラグ発生回路は、垂直の場合と多少異なり、整数倍率の２倍乃至１６倍を切り替えられる４ビット・カウンタの他に、小数点倍率（１．１倍、１．２倍・・・など）を行うための４ビット・カウンタを設ける。従って、８ビットのレジスタ設定で等倍から１６．９倍までを０．１倍単位で切り替えることができる。整数倍率は、（垂直方向と同様に）画素の繰り返しで拡大表示していき、例えば、１回繰り返しで２倍になり、２回繰り返しで３倍になる。
【００７０】
小数点倍率について、図９及び図１０を参照して説明する。図９は、１．ｘ倍のときの小数点拡大時の繰り返しフラグ例を示し、図１０は、９．ｘ倍のときの小数点拡大時の繰り返しフラグ例を示す。図９に示す例では、０から９までの１０画素中に繰り返しフラグを何回立てるかにより、小数点拡大倍率が決まる。例えば、図９に示すように、１．１倍時には１０画素中に１回フラグをたて、１．２倍時には１０画素中に２回、１．３倍時には１０画素中に３回、１．４倍時には１０画素中に４回、１．５倍時には１０画素中に５回、１．６倍時には１０画素中に６回、・・・、１．９倍時にはは１０画素中に９回フラグを立てることになる。そして、フラグが立った画素が繰り返し表示される画素であり、拡大表示エリア全体でみるとあたかも小数点拡大されたように表示される。
【００７１】
図１０に示す９．ｘ倍の例では、９．０倍時に１０画素とも９回ずつフラグを立てているが、９．１倍時には１０画素中の１画素に対し１０回フラグをたて、残りの９画素に対して９回フラグを立てる。９．２倍時には、１０画素中の２画素に対して１０回フラグを立て、残りの８画素に対して９回をフラグを立てる。９．９倍時には、１０画素中の９画素に対して１０回フラグを立て、残りの１画素に対して９回フラグを立てる。つまり、繰り返す回数をとびとびに変更することにより、１０画素単位でみたときに小数点の倍率で表示されるようにしている。
【００７２】
図８に示す水平方向２倍拡大では、整数倍で１画素置きに繰り返しフラグが立つようにレジスタ設定する。これにより、垂直・水平の倍率が各２倍で、面積４倍の表示になる。
【００７３】
原画エリアの画素が縦長の長方形の画素の場合、整数の高倍率表示を行なうと長方形の不自然な拡大表示になる。水平方向の小数点拡大は、これを回避するのに利用できる。
【００７４】
図１２は、ビットマップＤＭＡ制御回路２２の内部構成を示す。５０は水平方向のカウンタであり、ＸＡ＿ＶＡＬレジスタで設定される値を初期値としてダウンカウントする。水平方向カウンタ５０は、入力のＡＣＫフラグに従いクロックＣＬＫの立ち上がりに同期してダウンカウントする。リセット時及び次のラインの先頭（ＥＮ＿０ＦＦ１＝’１’）になると、初期値ＸＡ＿ＶＡＬがセットされる。カウンタ５０の減少値ＡＤＤＲ＿ＤＥＬＴＡは、メモリ・インターフェース１８からのデータ転送量によって異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続する場合には一回の転送が４バイトなので、４になる。
【００７５】
５２はＥＮ＿ＯＦＦ１フラグ信号発生器であり、水平ライン方向カウンタ５０の出力ＨＴＦＲＣをデコードして’０’になったとき、ＥＮ＿ＯＦＦ１フラグ信号を’１’にすることで、ラインの最終画素を示す。
【００７６】
５４は垂直方向カウンタであり、ＹＡ＿ＶＡＬレジスタで設定される値を初期値としてダウンカウントする。カウンタ５４は、入力のＡＣＫフラグとＥＮ＿ＯＦＦ１フラグに従い、クロックＣＬＫの立ち上がりに同期してダウンカウントする。リセット時及び次のフィールドの先頭（ＥＮ＿ＯＦＦ１２＝’１’）になると、初期値ＹＡ＿ＶＡＬがセットされる。
【００７７】
５６はＥＮ＿ＯＦＦ２フラグ信号発生器であり、垂直方向カウンタ５４の出力ＶＴＦＲＣをデコードして’０’になったとき、ＥＮ＿ＯＦＦ２フラグ信号を’１’にすることで、フィールドの最終ラインを示す。
【００７８】
５８はアンド回路であり、ＥＮ＿ＯＦＦ１フラグ信号とＥＮ＿ＯＦＦ２フラグ信号をアンドし、ＥＮ＿ＯＦＦ１２フラグ信号を発生する。ＥＮ＿ＯＦＦ１２フラグ信号は、フィールドの最終画素を示す。
【００７９】
６０はＤＲＡＭ１６上に構成されるビットマップ画像の読み出しアドレスを発生する読み出しアドレス発生回路である。読み出しアドレスアドレス回路６０のＥＶ＿ＯＤ入力は同期信号発生３８からの信号であり、奇フィールドか偶フィールドかを示す。ＤＭＡ制御回路２２がリセットされてＲＥＳＥＴ信号に’１’を入力したときに、読み出しアドレス発生回路６０は、奇フィールドならば初期アドレスＳＴ＿ＡＤＤ＿１から、偶フィールドならば初期アドレスＳＴ＿ＡＤＤ＿２からそれぞれ読み出しアドレスを発生する。そして、回路６０は、ＡＣＫ入力に従いＡＤＤＲ＿ＣＮＴをＡＤＤＲ＿ＤＥＬＴＡ分ずつ増やして行く。ＡＤＤＲ＿ＤＥＬＴＡの値は、先に述べたように、メモリインターフェース１８からのデータ転送量によって異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続する場合には一回の転送が４バイトなので、４になる。回路６０の出力ＡＤＤＲ＿ＣＮＴは、バイト単位でのアドレスになる。そして、ＥＮ＿ＯＦＦ１＝’１’のとき水平方向の最後のアドレスを指定した後は、回路６０は、ＯＦＦＡレジスタ分加算して、次のラインの先頭アドレスに進む。
【００８０】
図１２に示す各回路の動作をＶＨＤＬで記述すると次のようになる。水平方向カウンタ５０に対しては、

である。
【００８１】
ＥＮ＿ＯＦＦ１フラグ信号発生器５２に対しては、
ＥＮ＿ＯＦＦ１＜＝’１’ ＷＨＥＮ（ＨＴＦＲＣ＝０）ＥＬＳＥ’０’；
である。
【００８２】
垂直方向カウンタ５４に対しては、

である。
【００８３】
ＥＮ＿ＯＦＦ２フラグ信号発生器５６に対しては、
ＥＮ＿０ＦＦ２＜＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝０）ＥＬＳＥ’０’；
である。
【００８４】
アンド回路５８に対しては、
ＥＮ＿ＯＦＦ１２＜＝ＥＮ＿ＯＦＦ１ＡＮＤＥＮ＿ＯＦＦ２；
である。
【００８５】
読み出しアドレス発生回路６０に対しては、

である。
【００８６】
図１３は、再生ＤＭＡ制御回路２０の概略構成ブロック図を示す。ビットマップＤＭＡ制御回路２２に対して、前述の部分置換及び部分拡大を行なうための回路が付加されている。
【００８７】
６２は水平方向カウンタであり、ＸＡ＿ＶＡＬレジスタで設定される値を初期値としてダウンカウントする。水平方向カウンタ６２は、入力のＡＣＫフラグに従いクロックＣＬＫの立ち上がりに同期してダウンカウントして行く。リセット時及び次のラインの先頭（ＥＮ＿ＯＦＦ１＝’１’）になると、初期値ＸＡ＿ＶＡＬがセットされる。カウンタ６２の減少値ＡＤＤＲ＿ＤＥＬＴＡは、メモリインターフェース１８からのデータ転送量によって異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続する場合には一個の転送が４バイトなので、４になる。
【００８８】
６４は、図８に示されるＤＩＳ＿ＸＳＴの位置を示すＥＮ＿ＤＩＳ＿ＸＳＴフラグ信号を発生するデコーダである。デコーダ６４は、水平方向カウンタ６２の出力とレジスタＤＩＳ＿ＸＳＴの値を比較して一致したときに、ＥＮ＿ＤＩＳ＿ＸＳＴフラグ信号を’１’にする。
【００８９】
６６は、図８に示されるＤＩＳ＿ＸＥＮＤの位置を示すＥＮ＿ＤＩＳ＿ＸＥＮＤフラグ信号を発生するデコーダである。デコーダ６６は、レジスタＤＩＳ＿ＸＳＴからレジスタＳＯＲ＿ＨＳＰＡＮを減算した値と水平方向カウンタ６２の出力を比較して一致したときに、ＥＮ＿ＤＩＳ＿ＸＥＮＤフラグ信号を’１’にする。
【００９０】
６８は、ラインの最終画素を示すＥＮ＿ＯＦＦ１フラグ信号を発生するデコーダである。デコーダ６８は、レジスタＤＩＳ＿Ｈ＿ＳＰＡＮとレジスタＳＯＲ＿ＨＳＰＡＮの差分値と水平方向カウンタ６２の出力ＨＴＦＲＣとを比較して一致したときに、ＥＮ＿○ＦＦ１フラグ信号を’１’にする。水平方向に部分拡大をしない場合には、この差分値は’０’になる。例えば２倍に拡大する場合は、レジスタＤＩＳ＿Ｈ＿ＳＰＡＮに対しレジスタＳＯＲ＿ＨＳＰＡＮの値が半分になる。
【００９１】
７０は垂直方向カウンタであり、ＹＡ＿ＶＡＬレジスタで設定される値を初期値としてダウンカウントする。垂直方向カウンタ７０は、入力のＡＣＫフラグとＥＮ＿ＯＦＦ１フラグに従い、クロックＣＬＫの立ち上がりに同期してダウンカウントする。リセット時及び次のフィールドの先頭（ＥＮ＿ＯＦＦ１２＝’１’）になると、初期値ＹＡ＿ＶＡＬがセットされる。
【００９２】
７２はＥＮ＿ＯＦＦ２フラグ信号発生用デコーダであり、垂直方向カウンタ５４の出力ＶＴＦＲＣをデコードして’０’になったとき、ＥＮ＿ＯＦＦ２フラグ信号を’１’にすることで、フィールドの最終ラインを示す。
【００９３】
７４は、図８に示されるＤＩＳ＿ＹＳＴの位置を示すＥＮ＿ＤＩＳ＿ＹＳＴフラグ信号を発生するデコーダである。デコーダ７４は、水平方向カウンタ６２の出力とレジスタＤＩＳ＿ＹＳＴの値を比較して一致したときに、ＥＮ＿ＤＩＳ＿ＹＳＴフラグ信号を’１’にする。
【００９４】
７６は、図８に示されるＤＩＳ＿ＹＥＮＤの位置を示すＥＮ＿ＤＩＳ＿ＹＥＮＤフラグ信号を発生するデコーダである。デコーダ７６は、レジスタＤＩＳ＿ＹＳＴからレジスタＳＯＲ＿ＨＳＰＡＮを減算した値と水平方向のカウンタ６２の出力を比較して一致したときに、ＥＮ＿ＤＩＳ＿ＹＥＮＤフラグ信号を’１’にする。
【００９５】
７８はＥＮ＿ＯＦＦ１フラグ信号とＥＮ＿ＯＦＦ２フラグ信号をアンドするアンド回路である。アンド回路７８の出力ＥＮ＿ＯＦＦ１２フラグ信号は、フィールドの最終画素を示す。
【００９６】
８０は、ＤＲＡＭ１６上に形成されるＶＲＡＭの読み出しアドレスを発生する読み出しアドレス発生回路である。アドレス発生回路８０のＥＶ＿ＯＤ入力は、同期信号発生３８からの信号であり、奇フィールドか偶フィールドかを示す。ＤＭＡ制御回路２０がリセットされてＲＥＳＥＴ信号に’１’を入力したときに、アドレス発生回路８０は、奇フィールドならば初期アドレスＳＴ＿ＡＤＤ＿１から、偶フィールドならば初期アドレスＳＴ＿ＡＤＤ＿２からアドレスＡＤＤＲ＿ＣＮＴを発生する。そして、回路８０は、ＡＣＫ入力に従いＡＤＤＲ＿ＣＮＴをＡＤＤＲ＿ＤＥＬＴＡ分ずつ増やして行く。ＡＤＤＲ＿ＤＥＬＴＡの値は、先に述べたようにメモリインターフェース１８からのデータ転送量によって異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続する場合は１回の転送が４バイトなので、４になる。アドレス発生回路８０の出力ＡＤＤＲ＿ＣＮＴは、バイト単位でのアドレスになる。
【００９７】
そして、ＥＮ＿ＯＦＦ１＝’１’のとき水平方向の最後のアドレスを指定した後は、回路８０は、ＯＦＦＡレジスタ分加算して次のラインの先頭アドレスに進む。例えば、図３に示すような連続したフレーム画のＶＲＡＭ構成の場合、１ライン分のアドレス量が加算される。また、図４に示すようなＶＲＡＭ構成の場合、ＯＦＦＡの値はＡＤＤＲ＿ＤＥＬＴＡと同じ値になる。
【００９８】
更に、ＥＮ＿ＯＦＦ１２＝’１’のときのフィールド画の最終アドレスを指定した後は、アドレス発生回路８０は、ＥＶ＿ＯＤフラグ信号をみて、奇フィールドならばＳＴ＿ＡＤＤ＿１レジスタ値を設定し、偶フィールドならばＳＴ＿ＡＤＤ＿２レジスタの値を設定する。従って、前述したように、液晶表示パネル又はＴＶモニタにフィールド画を表示したい場合には、ＳＴ＿ＡＤＤ＿１の値とＳＴ＿ＡＤＤ＿２の値を同じにすれば良い。ＳＴ＿ＡＤＤ＿１ジスタとＳＴ＿ＡＤＤ＿２レジスタの設定値を切り替えるだけで、フィールド画とフレーム画を瞬時に切り替えることが可能になる。
【００９９】
８２は、部分置換及び部分拡大の垂直方向のエリアを示すＥＴＳ＿ＡＲＩＡフラグを発生する回路である。ＥＴＳ＿ＡＲＩＡフラグは、図８に示すように、ＤＩＳ＿ＹＳＴの位置からＤＩＳ＿ＹＥＮＤの位置までの垂直エリアを示す。
【０１００】
８４はＥＮ＿ＯＦＦ１とＡＣＫをアンドするアンド回路であり、その出力は、ラインの終了ドレスのタイミングを示す。
【０１０１】
８６は部分拡大時の垂直方向のライン繰り返しフラグＥＴＳ＿Ｙ＿ＲＥＰを発生する回路である。回路８６は、入力のＥＴＳ＿ＡＲＩＡ＝’１’の期間のみ、動作する。ＥＮ＿ＯＦＦ１とＡＣＫのアンド信号のタイミングで判断する。例えば、垂直２倍拡大時には、レジスタＩＮＴ＿ＲＥＰ＝’１’に設定することにより、１ラインおきにＥＴＳＹ＿ＲＥＰが’１’になる。３倍時には、レジスタＩＮＴ＿ＲＥＰ＝’２’に設定することにより、２ライン間’１’で、１ライン’０’の３ラインを繰り返すことになる。
【０１０２】
８８は、部分置換及び部分拡大時の原画像のアドレスを発生するアドレス発生回路である。回路８８は、入力のＥＴＳ＿ＡＲＩＡ＝’１’の期間のみ動作し、ラインの終了ドレスのタイミングでＥＴＳ＿Ｙ＿ＲＥＰフラグが’１’になっているかどうかを判断して、アドレスを発生する。ＶＲＡＭの読み出しアドレス発生回路８０とは別に、回路８８は、２つのスタートアドレスレジスタＳＴ＿ＳＯＲ＿ＡＤＤ１，ＳＴ＿ＳＯＲ＿ＡＤＤ２とライン間のオフセットレジスタＳＯＲ＿ＯＦＦＳＥＴを具備し、原画アドレスＥＴＳ＿ＳＯＲ＿ＡＤＲを発生する。ここで発生したアドレスが、図７の部分置換及び図８の部分拡大の原画アドレスを示す。
【０１０３】
９０は、ＥＴＳ＿ＡＲＥＡフラグとＥＮ＿ＤＩＳ＿ＸＳＴフラグをアンドするアンド回路であり、部分置換及び部分拡大の水平方向の開始タイミングを発生する。
【０１０４】
９２はセレクタ、９４はフリップフロップ（ＦＦ）である。回路９０，９２，９４により、フリップフロップ９４が、アンド回路９０の力タイミングでＡＤＤＲ＿ＣＮＴ値をラッチすることにより、部分置換及び部分拡大する直前のアドレスを保持する。
【０１０５】
９６は、フリップフロップ９４で保持するアドレスとレジスタＤＩＳ＿Ｈ＿ＳＰＡＮを加算する加算器であり、部分置換及び部分拡大を終了した位置のアドレスＤＩＳＰ＿ＥＮＤ＿ＡＤＲを算出して、アドレス発生回路８０に供給する。読み出しアドレス発生回路８０にＥＴＳ＿ＡＲＩＡ、ＥＴＳ＿ＳＯＲ＿ＡＤＲ及びＤＩＳＰ＿ＥＮＤ＿ＡＤＲを入力することで、部分置換及び部分拡大を実現する。
【０１０６】
ちなみに、水平拡大は、再生ＤＭＡ制御回路では行なわずに、ＦＩＦ０２４の内部で実現する。
【０１０７】
図１３に示す各回路の動作をＶＨＤＬで記述すると次のようになる。水平方向のカウンタ６２に対しては、

である。
【０１０８】
ＥＮ＿ＤＩＳ＿ＸＳＴフラグ信号発生用デコーダ６４に対しては、
ＥＮ＿ＤＩＳ＿ＸＳＴ＜＝”１”ＷＨＥＮ（ＨＴＦＲＣ＝ＤＩＳ＿ＸＳＴ＿Ｒ
ＥＧ）ＥＬＳＥ’０’；
である。
【０１０９】
ＥＮ＿ＤＩＳ＿ＸＥＮＤフラグ信号発生用デコーダ６６に対しては、
ＥＴＳ＿ＸＥＮＤ＿ＣＮＴ＜＝ＤＩＳ＿ＸＳＴ＿ＲＥＧ−ＳＯＲ＿ＨＳＰＡＮ；
ＥＮ＿ＤＩＳ＿ＸＥＮＤ＜＝’１’ＷＨＥＮ（ＨＴＦＲＣ＝ＥＴＳ＿ＸＥＮＤ＿ＣＮＴ）ＥＬＳＥ’０’；
である。
【０１１０】
ＥＮ＿ＯＦＦ１フラグ信号発生用デコーダ６８に対しては、
ＸＡ＿ＳＵＢ＜＝ＤＩＳ＿Ｈ＿ＳＰＡＮ−ＳＯＲ＿ＨＳＰＡＮ；
ＥＮ＿ＯＦＦ１＜＝’１’ＷＨＥＮ（ＨＴＦＲＣ＝ＸＡ＿ＳＵＢ）ＥＬＳＥ’０’；
である。
【０１１１】
垂直方向カウンタ７０に対しては、

である。
【０１１２】
ＥＮ＿ＯＦＦ２フラグ信号発生用デコーダ７２に対しては、
ＥＮ＿０ＦＦ２＜＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝’０’）ＥＬＳＥ’０’；
である。
【０１１３】
ＥＮ＿ＤＩＳ＿ＹＳＴフラグ信号発生用デコーダ７４に対しては、
ＥＮ＿ＤＩＳ＿ＹＳＴ＜＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝ＤＩＳ＿ＹＳＴ＿ＲＥＧ）ＥＬＳＥ’０’；
である。
【０１１４】
ＥＮ＿ＤＩＳ＿ＹＥＮＤフラグ信号発生用デコーダ７６に対しては、
ＥＮ＿ＤＩＳ＿ＹＥＮＤ＜＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝ＤＩＳ＿ＹＥＮＤ＿ＲＥＧ）ＥＬＳＥ’０’；
である。
【０１１５】
アンド回路７８に対しては、
ＥＮ＿ＯＦＦ１２＜＝ＥＮ＿ＯＦＦ１ＡＮＤＥＮ＿ＯＦＦ２；
である。
【０１１６】
読み出しアドレス発生回路８０に対しては、

である。
【０１１７】
ＥＴＳ＿ＡＲＩＡフラグ発生回路８２に対しては、

である。
【０１１８】
アンド回路８４に対しては、
ＬＮ＿Ｅ＿ＡＣＫ＜＝（ＥＮ＿ＯＦＦ１ＡＮＤＡＣＫ）；
である。
【０１１９】
ＥＴＳ＿Ｙ＿ＲＥＰ発生回路８６に対しては、

である。
【０１２０】
アドレス発生回路８８に対しては、

である。
【０１２１】
回路９０，９２，９４からなるアドレス保持回路に対しては、

である。
【０１２２】
加算器９６に対しては、
ＤＩＳＰ＿ＥＮＤ＿ＡＤＲ＜＝ＴＥＭＰ＿ＸＳＴ＿ＡＤＲ＋ＤＩＳ＿Ｈ＿ＳＰＡＮ＋ＡＤＤＲ＿ＤＥＬＴＡ；
である。
【０１２３】
図１４は、ＦＩＦＯ２４の概略構成ブロック図を示す。ＳＲＡＭ２６をアドレスで分ける事により、１つのＳＲＡＭで自然画とビットマップ画像の両用にしても良い。ここでは分かりやすくするために、自然画用とビットマップ用に別々にＳＲＡＭを使用する場合を説明する。従って、ＳＲＡＭ２６ａは、自然画ＦＩＦＯ用の２ポートＳＲＡＭであり、ＳＲＡＭ２６ｂはビットマップＦＩＦＯ用の２ポートＳＲＡＭを示す。ＳＲＡＭ２６ａ，２６ｂのＤはデータ入力を、ＡＷはライト側アドレスを、ＡＲはリード側アドレスを、ＷＲ＿ＣＬＫはライト側クロックを、ＲＤ＿ＣＬＫはリード側クロックを、Ｑはデータ出力をそれぞれ示す。
【０１２４】
１４０は自然画入力データのラッチ回路であり、ＰＢ＿ＶＡＬＩＤ入力がアクティブのとき、ＷＲ＿ＣＬＫの立ち上がりエッジでＤＡＴＡ入力をラッチする。
【０１２５】
１４２は、自然画用ＳＲＡＭ２６ａのライトアドレスを発生する回路であり、ＰＢ＿ＶＡＬＩＤ入力がアクティブになる度にＷＲ＿ＣＬＫの立ち上がりエッジに同期してライトアドレスＰＢ＿ＡＷをインクリメントする。また、ライトアドレス発生回路１４２には、同期信号発生器３８からの垂直同期信号ＶＤがリセットとして入力され、フィールド画データの転送毎にアドレスがリセットされる。即ち、垂直同期信号ＶＤによりＰＢ＿ＡＷが初期化されてから、前述のＶＲＡＭのスタートアドレスのデータが転送され、ＳＲＡＭ２６ａの初期アドレスに書き込まれる。ライトアドレス発生回路１４２の内部で注意する点としては、同期信号発生器３８からの垂直同期信号ＶＤはＲＤ＿ＣＬＫのタイミングで発生しているので、ＷＲ＿ＣＬＫとは非同期になる。そのため、回路１４２は、非同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期した垂直同期信号ＶＤにタイミング切り替えをしている。
【０１２６】
１４４は自然画用ＳＲＡＭ２６ａのリードアドレスを発生する回路であり、ＴＶ信号の映像期間中に’１’になるＮＢＬＫ信号が’１’のとき、ＲＤ＿ＣＬＫの立ち上がりエッジに同期してリードアドレスＰＢ＿ＡＲをインクリメントする。また、ライトアドレス発生回路１４２と同様に、回路１４４には、同期信号発生器３８からの垂直同期信号ＶＤがリセットとして入力され、フィールド画データの転送開始前にアドレスが初期化される。これにより、ライトアドレスＰＢ＿ＡＷとの関係を一致させている。
【０１２７】
１４６はＳＲＡＭ２６ａからの輝度出力を選択してデータを保持する輝度信号ラッチ回路である。ＳＲＡＭ２６ａからのデータ出力は図２（３）に示すようなＹ：Ｕ：Ｖ＝４：１：１の構成になっており、３ｃｋで４画素分のデータ出力になる。このＳＲＡＭ２６ａの出力を図２（４）に示すようなデータ列にするために、４ｃｋ目はＳＲＡＭ２６ａの読み出しを停止させて、輝度信号ラッチ回路１４６内に保持した輝度データＹ３を出力する。
【０１２８】
１４８はＳＲＡＭ２６ａからの色差出力ＵＶを選択してデータを保持する色差信号ラッチ回路である。ＳＲＡＭ２６ａからのデータ出力は図２の（３）に示すようなデータ列になっており、２ｃｋで４画素分のデータ出力になる。このＳＲＡＭ２６ａの出力を図２（４）に示すようなデータ列にするために、１ｃｋ目と２ｃｋ目のＵＶデータを保持して、１乃至２ｃｋ目はＵを、３乃至４ｃｋ目はＶを出力するようになっている。
【０１２９】
図１３に示すＤＭＡ制御回路２０で説明した水平方向拡大回路は、輝度信号ラッチ回路１４６と色差信号ラッチ回路１４８が水平方向拡大回路を構成する。これらの回路は、拡大開始と終了の画素位置を指定するレジスタと拡大倍率を指定するレジスタを持ち、拡大画素のタイミングに１画素前のデータを保持すること（前置補間）で水平方向の拡大を実現する。
【０１３０】
１５０は自然画用データリクエスト信号発生回路であり、前述した通りにＦＩＦ０２４のデータ残量を算出し、その残量に従ってリクエスト信号を発生する。残量を算出するために、ライトアドレス値ＢＭＰ＿ＡＷからリードアドレス値ＢＭＰ＿ＡＲを減算して得られる差値をデータ残量とする。注意する点として、ＷＲ＿ＣＬＫの立ち上がりエッジに同期して演算を行なっている。リードアドレスＢＭＰ＿ＡＲはＲＤ＿ＣＬＫのタイミングで発生しているので、ＷＲ＿ＣＬＫとは非同期になる。そのため、非同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期したＢＭＰ＿ＡＲにタイミングに切り替えている。
【０１３１】
１５２はビットマップ入力データのラッチ回路であり、入力のＢＭＰ＿ＶＡＬＩＤ信号がアクティブのとき、ＷＲ＿ＣＬＫの立ち上がりエッジでＤＡＴＡ入力をラッチする。
【０１３２】
１５４はビットマップ用ＳＲＡＭ２６ｂのライトアドレスを発生する回路であり、ＢＭＰ＿ＶＡＬＩＤ入力がアクティブになる度に、ＷＲ＿ＣＬＫの立ち上がりエッジに同期してＢＭＰ＿ＡＷをインクリメントする。回路１５４には、同期信号発生器３８からの垂直同期信号ＶＤがリセットとして入力され、フィールド画データの転送毎にアドレスがリセットされる。即ち、垂直同期信号ＶＤでＢＭＰ＿ＡＷが初期化されてから、前述のＶＲＡＭのスタートアドレスのデータが転送され、ＳＲＡＭ２６ａの初期アドレスに書き込まれる。
【０１３３】
ライトアドレス発生回路１５４の内部で注意する点としては、同期信号発生器３８からの垂直同期信号ＶＤはＲＤ＿ＣＬＫのタイミングで発生しているので、ＷＲ＿ＣＬＫとは非同期になる。そのため、非同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期した垂直同期信号ＶＤにタイミング切り替えをしている。
【０１３４】
１５６はビットマップ用ＳＲＡＭ２６ｂのリードアドレスを発生する回路であり、ＴＶ信号の映像期間中に’１’になるＮＢＬＫ信号が’１’のとき、ＲＤ＿ＣＬＫの立ち上がりエッジに同期してＢＭＰ＿ＡＲをインクリメントする。ライトアドレス発生回路１４２と同様に、同期信号発生器３８からの垂直同期信号ＶＤがリセットとして入力し、フィールド画データの転送開始前にアドレスが初期化されて、ＢＭＰ＿ＡＷとの関係を一致させている。
【０１３５】
１５８はＢＭＰデータラッチ回路である。ＳＲＡＭ２６ｂのＢＭＰデータ出力は１画素が４ビットデータの構成になっているので、下記のように１ｃｋの１６ビット中に４画素分のデータが転送される。即ち、
ＢＭＰのＳＲＡＭ出力１ｃｋ目５ｃｋ目９ｃｋ目
（上位８ビット）Ｂ２：Ｂ３Ｂ６：Ｂ７Ｂ１０：Ｂ１１
（下位８ビット）Ｂ０：Ｂ１Ｂ４：Ｂ５Ｂ８：Ｂ９
そのため、ＳＲＡＭ２６ｂからのＢＭＰデータを１ｃｋ目に保持して置き、次の２乃至４ｃｋ目まではＳＲＡＭ２６ｂからの読み出しを停止して、前に保持したデータを出力する。
【０１３６】
１６０はビットマップ用データリクエスト信号発生回路であり、前述した通りに、ＦＩＦ０２４のデータ残量を算出して、その残量に従ってリクエスト信号を発生する。ここでは、残量を算出するために、ライトアドレス値ＢＭＰ＿ＡＷからリードアドレス値ＢＭＰ＿ＡＲを減算して得られる差値をデータ残量としている。ＷＲ＿ＣＬＫの立ち上がりエッジに同期して演算を行なっていることに注意すべきである。リードアドレスＢＭＰ＿ＡＲはＲＤ＿ＣＬＫのタイミングで発生しているので、ＷＲ＿ＣＬＫとは非同期になる。そのため、非同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期したＢＭＰ＿ＡＲにタイミング切り替えをしている。
【０１３７】
【発明の効果】
以上の説明から容易に理解できるように、本発明によれば、簡単な処理で表示画像の一部を代替できる。これにより、表示ＶＲＡＭの一部を書き換える場合などにおいて、余計な書き換え用のＶＲＡＭエリアを持たずに書き換え途中の見苦しい表示を見せずに済み、ＶＲＡＭを削減でき、従ってコストを低減できる。
【０１３８】
また、余計な拡大用ＶＲＡＭを持たずに拡大表示への切り替えを瞬時で高品位に行なえるようになり、これにより、ＤＲＡＭを削減でき、拡大画像表示切り替えが高品位に行なえる。
【図面の簡単な説明】
【図１】本発明の一実施例の概略構成ブロック図である。
【図２】画像データ形式の一覧である。
【図３】フレーム構成のＶＲＡＭからのデータ読み出しの模式図である。
【図４】フィールド構成のＶＲＡＭからのデータ読み出しの模式図である。
【図５】単一ＶＲＡＭ構成で書き込みと読み出しのレートが異なる場合の不具合の表示例である。
【図６】水平１６００画素×垂直１２００ラインの巨大ＶＲＡＭを構成した場合のイメージ例を示す図である。
【図７】９面マルチ画表示で部分置換機能を用いて右上画の書き換えを行なっているイメージ例を示す図である。
【図８】部分拡大表示時のイメージ例を示す図である。
【図９】１．ｘ倍のときの小数点拡大時の繰り返しフラグ例である。
【図１０】９．ｘ倍のときの小数点拡大時の繰り返しフラグ例である。
【図１１】従来例の概略構成ブロック図である。
【図１２】ＤＭＡ制御回路２２の概略構成ブロック図である。
【図１３】ＤＭＡ制御回路２０の概略構成ブロック図である。
【図１４】ＦＩＦＯ２４及びＳＲＡＭ２６の概略構成ブロック図である。
【符号の説明】
１０：撮像素子
１２：Ａ／Ｄ変換器
１４：撮影信号処理回路
１６：ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
１８：メモリ・インターフェース
２０：再生ＤＭＡ制御回路
２２：ビットマップＤＭＡ制御回路
２４：ＦＩＦＯ（ファーストイン・ファーストアウト）メモリ
２６：ＳＲＡＭ
２６ａ：自然画用ＳＲＡＭ
２６ｂ：ビットマップ用ＳＲＡＭ
２８：４１１／４２２変換回路
３０：パレット変換回路
３２：合成回路
３４：再生信号処理回路
３６：Ｄ／Ａ変換器
３８：同期信号発生器（ＳＳＧ）
５０：水平方向カウンタ
５２：ＥＮ＿ＯＦＦ１フラグ信号発生器
５４：垂直方向カウンタ
５６：ＥＮ＿ＯＦＦ２フラグ信号発生器
５８：アンド回路
６０：読み出しアドレス発生回路
６２：水平方向カウンタ
６４：デコーダ
６６：デコーダ
６８：デコーダ
７０：垂直方向カウンタ
７２：デコーダ
７４：デコーダ
７６：デコーダ
７８：アンド回路
８０：読み出しアドレス発生回路
８２：ＥＴＳ＿ＡＲＩＡフラグ発生回路
８４：アンド回路
８６：ＥＴＳ＿Ｙ＿ＲＥＰ発生回路
８８：アドレス発生回路
９０：アンド回路
９２：セレクタ
９４：フリップフロップ（ＦＦ）
９６：加算器
１１０：撮像素子
１１２：Ａ／Ｄ変換器
１１４：撮影信号処理回路
１１６：ＶＲＡＭ
１１８：メモリ制御回路
１２０：画素拡大回路
１２２：ＴＶ系信号処理回路
１２４：Ｄ／Ａ変換器
１２６：ＬＰＦ
１２８：ビデオアンプ
１３０：ＴＶモニタ
１３２：液晶表示制御回路
１３４：液晶表示パネル
１４０：ラッチ回路
１４２：ライトアドレス発生回路
１４４：リードアドレス発生回路
１４６：輝度信号ラッチ回路
１４８：色差信号ラッチ回路
１５０：自然画用データリクエスト信号発生回路
１５２：ラッチ回路
１５４：ライトアドレス発生回路
１５６：リードアドレス発生回路
１５８：ＢＭＰデータラッチ回路
１６０：ビットマップ用データリクエスト信号発生回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image processing apparatus, and more specifically to an image processing apparatus used for video display.
[0002]
[Prior art]
FIG. 11 shows a schematic block diagram of a conventional camera-integrated recording / reproducing apparatus. The image sensor 110 converts the optical image of the subject into an electrical signal, and the output is converted into a digital signal by the A / D converter 112 and applied to the imaging signal processing circuit 114. The imaging signal processing circuit 114 performs color carrier removal, aperture compensation, gamma processing, and the like on the image data from the A / D converter 112 to generate a luminance component signal, and at the same time, color interpolation, matrix conversion, gamma processing, and gain. A color difference component signal is generated by performing adjustment and the like, and video data in a format such as YUV is output to the VRAM 116. Y represents a luminance signal, U represents a color difference signal BY, and V represents a color difference signal (R−Y).
[0003]
For example, the VRAM 116 includes a memory element dedicated to video display in which dynamic RAM (DRAM) is provided with ports for writing and reading to facilitate addressing for each horizontal line. The YUV signal output from the imaging signal processing circuit 114 is, for example, in the following order:
(Upper data) Y ₀ , Y ₁ , Y ₂ , Y ₃ , Y ₄ , Y ₅ , ...
(Lower data) U ₀ , V ₀ , U ₂ , V ₂ , U ₄ , V ₄ , ...
They are stored in the VRAM 116 sequentially from the top of the screen.
[0004]
The memory control circuit 118 can enlarge a part of the image data stored in the VRAM 116 and write it back to the VRAM 116 by the pixel enlargement circuit 120. The memory control circuit 118 sequentially reads the data stored in the VRAM 116 and supplies it to the TV signal processing circuit 122. The TV system signal processing circuit 122 generates a composite signal from the image data from the memory control circuit 118 and outputs the composite signal to the D / A converter 124. The D / A converter 124 is a digital composite of the TV system signal processing circuit 122. Convert the signal to an analog signal. The LPF 126 limits the output signal of the D / A converter 124 to the band of the video signal and removes high frequency noise included in the D / A conversion result.
[0005]
The output of the LPF 126 is amplified by the video amplifier 128 and applied to the TV monitor 130. The output of the LPF 126 is also applied to the liquid crystal display control circuit 132. The liquid crystal display control circuit 132 generates RGB signals from the output of the LPF 126, drives the liquid crystal display panel 134, and displays an image on the screen of the liquid crystal display panel 34. The liquid crystal display control circuit 132 includes a 3.58 MHz subcarrier crystal resonator for NTSC and a 4.43 MHz subcarrier crystal resonator for PAL.
[0006]
Currently, many liquid crystal display panels incorporated in digital cameras and camcorders have only the number of dots (horizontal 550 × vertical 220) for field image display, so when an interlaced frame signal is applied as it is, an odd field and even field Are displayed on the same line and the image flickers. That is, the liquid crystal display panel cannot display a frame image in an interline manner unlike a general TV monitor. Therefore, when an image is displayed on the liquid crystal display panel, in general, the same field is applied twice instead of the frame image to make the image easy to see without flicker.
[0007]
When switching from a frame image to a field image, the following was performed. That is, when the VRAM 116 is composed of a frame memory, it is necessary to write the same data as each line of the odd field one field before to each line of the even field. For this reason, switching from a frame image to a field image requires extra time for writing one field image. When the VRAM 116 is composed of two field memories, only memory reading of one field is performed every field, and switching from a frame image to a field image can be performed instantaneously. However, since it has a plurality of memory configurations, the circuit area on mounting increases.
[0008]
When a part of the display image is enlarged and displayed, it is necessary to enlarge a part of the image data in the VRAM 116 by the pixel enlargement circuit 120 and write it back to the VRAM 116 again. Furthermore, when a part of the display image is replaced with another image, it is necessary to prepare a second VRAM separately and write a part of the image data of the second VRAM to the first VRAM.
[0009]
[Problems to be solved by the invention]
In the conventional example, when a part of the display image is replaced with an image, an extra VRAM for switching the display is necessary in order not to display an unsightly image in the middle of the replacement, resulting in an increase in DRAM capacity. It was.
[0010]
Further, in the case of partially enlarging the display image, not only another display switching VRAM is required so as not to display an unsightly image in the middle of processing, but also a pixel enlarging circuit is enlarging. Since the procedure of writing back to the VRAM is taken again, there is a problem that it takes time to switch to the enlarged display.
[0011]
It is an object of the present invention to provide an image processing apparatus that solves such problems.
[0012]
[Means for Solving the Problems]
An image processing apparatus according to the present invention includes a first storage device that temporarily stores image data, an interface circuit that writes and reads image data to and from the first storage device, and the first storage device that uses the interface circuit. A second storage device that temporarily stores image data read from the device, a display device that displays the image data, and an address generation circuit that instructs the interface circuit to read out the address of the first storage device. An address generation circuit capable of generating an address for replacing the designated portion of the video memory area of the first storage device with the storage data of another area in the first storage device, The second storage device has a storage capacity smaller than one screen of the display device, and the interface circuit is used for the replacement. Temporarily storing image data Desa seen, outputs the stored in order reads the image data to the display device When the image data resulting from the replacement is enlarged and displayed on the display device in the horizontal direction, the enlargement ratio is controlled by reading out the second storage device, and the image data resulting from the replacement is displayed in the vertical direction on the display device. When displaying an enlarged image, the enlargement ratio is controlled by reading by the first storage device. It is characterized by doing.
[0013]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0014]
FIG. 1 shows a schematic block diagram of an embodiment of the present invention. 10 is an image sensor that converts an optical image into an electrical signal, 12 is an A / D converter that converts an analog output of the image sensor 10 into a digital signal, and 14 is a color carrier remover from the output of the A / D converter 12, Shooting that generates luminance data Y by aperture correction, gamma processing, etc., and simultaneously generates color difference data RY, BY by color interpolation, matrix conversion, gamma processing, gain adjustment, etc., and outputs video data in YUV format It is a signal processing circuit.
[0015]
Reference numeral 16 denotes a DRAM (dynamic random access memory) for temporarily storing photographed image data, and reference numeral 18 denotes a memory interface for writing and reading data to and from the DRAM 16. On the DRAM 16, a memory space (VRAM) for temporarily storing the image data is allocated to display the captured image (and the reproduced image) on an image display device such as a TV monitor or a liquid crystal display panel.
[0016]
FIG. 2 shows an example of a storage format of image data in the VRAM. 2 (1) shows the case of Y: U: V = 4: 4: 4, (2) shows the case of Y: U: V = 4: 2: 2, and (3) shows Y: U: V = In the case of 4: 1: 1, (4) shows Y: U: V = 4: 1: 1, and shows the case of reproduction. The data amount of FIG. 2 (2) is 2/3 of FIG. 2 (1), and the data amount of FIG. 32 (3) is 3/4 of FIG. 2 (2). By selecting the data format according to the application so that a necessary and sufficient amount of data can be secured, the memory capacity and the data transfer efficiency can be optimized. This is very effective in system configuration. In this embodiment, image data is stored in the VRAM of the DRAM 16 in the Y: U: V = 4: 1: 1 format.
[0017]
Further, as VRAM configuration conditions, the VRAM size is set to 752 horizontal pixels × 494 vertical lines in the NTSC system, and 736 horizontal pixels × vertical 580 lines in the PAL system. One field has a capacity corresponding to half of the number of lines, which is 247 lines in the NTSC system and 290 lines in the PAL system.
[0018]
Therefore, in this embodiment, the photographic signal processing circuit 14 processes the photographic image data from the A / D converter 12 and outputs it to the memory interface 18 in the Y: U: V = 4: 2: 2 format. The memory interface 18 converts the image data in the Y: U: V = 4: 2: 2 format from the photographic signal processing circuit 14 into a Y: U: V = 4: 1: 1 format and uses it for natural images in the DRAM 16. Write to the VRAM area.
[0019]
A reproduction DMA control circuit 20 reads image data from the natural image VRAM of the DRAM 16 by a direct memory access (DMA) method. 22 is a bitmap DMA control for reading out bitmap (BMP) data such as characters and characters to be displayed superimposed on a natural image on a screen of an image display device such as a TV monitor and a liquid crystal display panel from the DRAM 16 by the DMA method. Circuit.
[0020]
When displaying only a natural image on the TV monitor, the reproduction DMA control circuit 20 outputs an address for reading VRAM data to the memory interface 18, and the memory interface 18 responds from the DRAM 16 accordingly. Natural image data is read out and supplied to the FIFO 24 together with the VALID flag. FIG. 3 is a schematic diagram of memory reading by the reproduction DMA control circuit 20. In FIG. 3, a solid line indicates an odd field, and a broken line indicates an even field line. 1, 2,..., N indicate line numbers in one frame. Usually, since the TV monitor displays interlaced, the readout lines from the VRAM are in the order of 1, 3, 5,..., N-1, 2, 4, 4,. Become. The number N of lines in one frame is 494 for NTSC and 590 for PAL. Depending on the setting of the reproduction DMA control circuit 20, data reading can be changed according to the frame / field display and the NTSC system / PAL system. In the field display, the odd line data one line before is read out for the even lines.
[0021]
Similar to the reproduction DMA control circuit 20, the bitmap DMA control circuit 22 can also change the data reading according to the frame / field display and the NTSC system / PAL system depending on the setting.
[0022]
A FIFO (first-in first-out) memory 24 temporarily stores data from the memory interface 18 for ¼ line. Reference numeral 26 denotes an SRAM having a storage capacity of 1/4 of one line. The FIFO memory 24 has independent ports for writing and reading, and can read data asynchronously with respect to the writing cycle. For example, the FIFO memory 24 of The write cycle is set to 50 MHz, which is the same as the access clock cycle of the DRAM 16, in other words, the system clock, while the read is set to 4 times the clock of the subcarrier suitable for TV signal processing (4 fsc = about 14 MHz). Thus, the system clock (DRAM clock) can be determined without depending on the clock frequency of TV signal processing, and the system performance can be improved relatively freely. The output of the FIFO memory 24 is in the Y: U: V = 4: 1: 1 format shown in FIG.
[0023]
A conversion circuit 28 converts the Y: U: V = 4: 1: 1 format into the Y: U: V = 4: 2: 2 format. As the video output band, an information amount of Y: U: V = 4: 1: 1 is sufficient. However, bitmap images such as characters and characters have a wide band, and in order to superimpose them, it is preferable that natural image data is Y: U: V = 4: 2: 2 in terms of image quality.
[0024]
A palette conversion circuit 30 converts bitmap image data such as characters into palette data. When the display color of the palette is expressed as it is with bitmap image data, if the gradation of the display color of the palette is increased, the number of bits per pixel increases too much, resulting in poor memory capacity and data transfer efficiency. Conversely, if the number of bits per pixel is reduced, the gradation of the display color of the palette is lost. Therefore, a method is adopted in which the bit width of the bitmap image data is set to a value corresponding to the number of simultaneous colors of the palette, and the palette color gradation is ensured to some extent. For example, the bitmap data per pixel is 4 bits, the number of simultaneous colors is 16, and the gradation of the display color is 256 bits with 16 bits. Specifically, sixteen 16-bit palette registers are prepared, and one of the 16 palette registers is selected according to the value indicated by the bitmap data. That is, the number of simultaneous colors on one screen is determined by the bit width of the bitmap data, and the gradation of the palette color is determined by the bit width of the palette register. Therefore, it is possible to reduce the data capacity of the bitmap area only by limiting the number of simultaneous colors while maintaining the palette color gradation.
[0025]
A synthesis circuit 32 superimposes the bitmap image data output from the palette conversion circuit 30 on the natural image data output from the conversion circuit 28. For example, a transparent color is prepared as one of the gradations of the palette color, and natural image data is inserted into the transparent color portion. Thereby, it becomes possible to switch a bitmap image and a natural image for every pixel. Furthermore, by providing a selector that can select whether or not to superimpose at the output stage of the synthesis circuit 12, it is possible to select whether to output only a natural image or output a bitmap image superimposed on a natural image. become able to.
[0026]
A reproduction signal processing circuit 34 performs display processing such as chroma encoding processing, band correction, and composite processing on the output of the synthesis circuit 32. A D / A converter 36 converts the output data of the reproduction signal processing circuit 34 into an analog signal. Reference numeral 38 denotes a synchronization signal generator (SSG) that supplies timing signals to the FIFO memory 24, the SRAM 26, the

conversion circuits

28 and 30, the synthesis circuit 32, the reproduction signal processing circuit, and the D / A converter 36, respectively.
[0027]
The operation of this embodiment will be described. The output signal of the image sensor 10 is converted into a digital signal by the A / D converter 12 and input to the photographing signal processing circuit 14. The photographic signal processing circuit 14 performs processing such as color carrier removal, aperture correction, and gamma conversion on the input image data to generate luminance data Y, and performs processing such as color interpolation, matrix conversion, and gamma conversion, and color difference data Data U (= BY) and V (= RY) are generated. The output data of the photographic signal processing circuit 14 is in the format shown in FIG.
(Upper data) Y ₀ Y ₁ Y ₂ Y ₃ Y ₄ Y ₅ Y ₆ Y ₇ ...
(Lower level data) U ₀ V ₀ U ₂ V ₂ U ₄ V ₄ U ₆ V ₆ ...
To the memory interface 18.
[0028]
The memory interface 18 converts the data from the photographing signal processing circuit 14 into the format shown in FIG.
(Upper data) Y ₀ Y ₁ Y ₃ Y ₄ Y ₅ Y ₇ ...
(Lower level data) U ₀ V ₀ Y ₂ V ₄ U ₄ Y ₆ ...
Is written in the natural image VRAM area of the DRAM 16.
[0029]
A data handshake between the reproduction DMA control circuit 20 and the memory interface 18 when only a natural image is displayed on the TV monitor will be described. During the vertical blanking, the synchronization timing signal generated by the synchronization signal generator 38 empties the FIFO memory 24 during the vertical synchronization (Vsync) and activates both the request signals PB_REQ_L and PB_REQ_H to the memory interface 18. In response to this request, the memory interface 18 reads the image data at the address (in the natural image VRAM area) designated by the reproduction DMA control circuit 20 and supplies it to the FIFO memory 24 together with the VALID flag. At the same time, the memory interface 18 activates the ACK signal to the reproduction DMA control circuit 20 as a cue that recognizes the address. When the reproduction DMA control circuit 20 detects that the ACK signal becomes active, the reproduction DMA control circuit 20 calculates an address of data to be read next and outputs it to the memory interface 18.
[0030]
Since data is not read from the FIFO memory 24 during the vertical blanking, the FIFO memory 24 is gradually filled with data, and the request signals PB_REQ_L and PB_REQ_H become inactive. When the FIFO memory 24 becomes empty, the request signals or flags PB_REQ_L and PB_REQ_H are both active. When about 10 to 20% of data is accumulated in the FIFO memory 24, the signal PB_REQ_H becomes inactive, but the signal PB_REQ_L remains active. When 80% or more of data is accumulated in the FIFO memory 24, the signals PB_REQ_L and PB_REQ_H are both inactive.
[0031]
When the video period starts after passing through the vertical blanking, data is read from the FIFO memory 24. When the data amount of the FIFO memory 24 falls below 80% of the memory capacity of the FIFO memory 24, the signal PB_REQ_L becomes active as described above. Accordingly, when the memory interface 18 reads VRAM data and transfers it to the FIFO memory 24, even if the signal PB_REQ_H remains inactive, the data is gradually filled in the FIFO memory 24 and the signal PB_REQ_L becomes inactive. Become.
[0032]
If the memory interface 18 cannot respond immediately even if the signal PB_REQ_L becomes active, the data remaining in the FIFO memory 24 decreases, and when the signal PB_REQ_H falls below 20%, the signal PB_REQ_H becomes active. Become. Within the memory interface 18, the signal PB_REQ_H is processed as a high priority request, and the memory interface 18 immediately reads the VRAM data and transfers it to the FIFO memory 24. When data accumulates in the FIFO memory 24 and the data amount becomes 20% or more, the signal PB_REQ_H becomes inactive. Further, when data writing to the FIFO memory 24 continues and the amount of data exceeds 80%, the signal PB_REQ_L also becomes inactive. If data writing to the FIFO memory 24 is interrupted when the signal PB_REQ_H becomes inactive, the signal PB_REQ_H becomes active again when the data amount eventually falls below 20%. In the worst case where VRAM data is not supplied from the memory interface 18 even when the signal PB_REQ_H becomes active, the FIFO memory 24 is eventually emptied. If there is no data to be read from the FIFO memory 24, the display on the TV monitor also becomes abnormal. Therefore, it is necessary to set the priority of the signal PB_REQ_H sufficiently high so that this does not happen.
[0033]
In this embodiment, the DMA control circuit 20 detects the ACK signal at the timing of the clock edge. That is, when data transmission / reception is performed continuously (in a burst manner), the above-described flag signal continues to be active (in the case of active high, remains “H”), and the DRAM control circuit 20 The ACK signal is continuously taken in at the timing. Therefore, when the ACK signal is in the active state, the DMA control circuit 20 executes address calculation every clock and outputs the address to the memory interface 4. Similarly to the ACK signal, flag signals such as the VALID signal, the PB_RWG_L signal, and the PB_REQ_H signal are continuously active, and therefore data may be continuously captured at the timing of the clock edge. As a matter of course, a single clock signal becomes a flag signal in the single shot.
[0034]
During the video period, data is read from the FIFO memory 24 in the Y: U: V = 4: 1: 1 format shown in FIG. As described above, the conversion circuit 28 converts the image data in the Y: U: V = 4: 1: 1 format shown in FIG. 2 (4) into Y: U: V = 4: 2: shown in FIG. 2 (2). The data is converted into two formats and output to the synthesis circuit 32.
[0035]
When displaying only a natural image, the composition circuit 32 simply supplies the output image data of the conversion circuit 28 to the reproduction signal processing circuit 34 as it is. The reproduction signal processing circuit 34 performs signal processing such as chroma encoding processing, band correction, and composite processing on the output of the synthesis circuit 32 to generate TV display video data, and outputs it to the D / A converter 36. The D / A converter 36 converts the video data from the reproduction signal processing circuit 34 into an analog signal and supplies it to an image display device (not shown).
[0036]
Since the configuration after the D / A converter 36 is the same as the configuration of the conventional camera-integrated recording / reproducing apparatus, description thereof is omitted here.
[0037]
An operation when a natural image and a bitmap image are superimposed and displayed will be described.
[0038]
Processing from reading of natural image data from the DRAM 16 to conversion by the conversion circuit 28 is as described above.
[0039]
Reading a bitmap image from the DRAM 16 is basically the same as a natural image. That is, at the time of vertical synchronization (Vsync), the bitmap FIFO memory 24 becomes empty, and both request signals BMP_REQ_L and BMP_REQ_H to the memory interface 18 are made active. The memory interface 18 reads data from the bitmap address on the DRAM 16 indicated by the bitmap DMA control circuit 22 and supplies it to the FIFO memory 24 together with the VALID flag for bitmap data. At the same time, the memory interface 18 activates the BMP_ACK signal to the bitmap DMA control circuit 22 as an address recognized signal. The bitmap DMA control circuit 22 detects that the BMP_ACK signal has become active, calculates the address of data to be read next, and outputs it to the memory interface 18.
[0040]
Changes in the request signals or flags BMP_REQ_L and BMP_REQ_H are the same as the signals PB_REQ_L and PB_REQ_H. That is, when the FIFO memory 24 becomes empty, both the signals BMP_REQ_L and BMP_REQ_H become active. When about 10 to 20% of data is accumulated in the FIFO memory 24, only the signal BMP_REQ_H becomes inactive, and the signal BMP_REQ_L remains active. When 80% or more of data is accumulated in the FIFO memory 24, both the signals BMP_REQ_L and BMP_REQ_H become inactive.
[0041]
A natural image and a bitmap image generally have different display areas or sizes on the screen of an image display device such as a TV and a liquid crystal display panel. In this embodiment, the display area of a bitmap image is horizontal 640 × vertical. 480, which is slightly smaller than the natural image display area. For this reason, the read timing of bitmap data is located inside the read timing of natural image data, and the FIFO capacity required for transfer is less than that of natural images.
[0042]
However, the basic circuit operation may be the same as that of natural image data. That is, when the bitmap data read timing comes, the bitmap data is read from the FIFO memory 24, and when the remaining bitmap data amount in the FIFO memory 24 falls below 80% of the capacity of the bitmap FIFO memory 24, The signal BMP_REQ_L becomes active. When the memory interface 18 immediately responds to this change and reads the bitmap data from the DRAM 16 and sends it to the FIFO memory 24, even if the signal BMP_REQ_H remains inactive, the data in the FIFO memory 24 is gradually filled. The signal BMP_REQ_L becomes inactive.
[0043]
If the memory interface 18 cannot immediately respond to the activation of the signal BMP_REQ_L, the remaining amount of data in the FIFO memory 24 decreases, and the signal BMP_REQ_H becomes active when it falls below 20%. Within the memory interface 18, the signal BMP_REQ_H is processed as a high priority request and immediately reads the bitmap data from the DRAM 16 and sends it to the FIFO memory 24. Then, when data gradually accumulates in the FIFO memory 24 and the data amount becomes 20% or more, the signal BMP_REQ_H becomes inactive. Further, when data writing to the FIFO memory 24 continues and the amount of data exceeds 80%, the signal BMP_REQ_L also becomes inactive. If the data write to the FIFO memory 24 is interrupted when the signal BMP_REQ_H becomes inactive, the signal BMP_REQ_H becomes active again when the data amount falls below 20%.
[0044]
Of the four data request signals described above, the PB_REQ_H signal has the highest priority, and follows the BMP_REQ_H signal, the PB_REQ_L signal, and the BMP_REQ_L signal. Accordingly, when four data requests occur simultaneously, the memory interface 18 transfers data according to this priority order.
[0045]
The bitmap data read from the FIFO memory 24 is sent to the palette conversion circuit 30 where it is converted into palette data. The palette data output from the palette conversion circuit 30 is sent to the synthesis circuit 32. The synthesis circuit 32 superimposes the bitmap image data from the conversion circuit 30 on the natural image data from the conversion circuit 28. The output of the synthesis circuit 32 is sent to the reproduction signal processing circuit 34. The reproduction signal processing circuit 34 performs signal processing such as chroma encoding processing, band correction, and composite processing on the output of the synthesizing circuit 32 to generate TV display video data, which is output to the D / A converter 36. The D / A converter 36 converts the video data from the reproduction signal processing circuit 34 into an analog signal and supplies it to an image display device (not shown).
[0046]
The address generation operations of the reproduction DMA control circuit 20 and the bitmap DMA control circuit 22 will be described. FIG. 3 shows how data is read from a frame-structured VRAM. In this case, as described above, odd-numbered lines # 1, # 3, # 5,..., # (N−1) are sequentially read for the odd field, and even-numbered for the even field. Lines # 2, # 4,..., #N are sequentially read out. A circle indicates a start address of an odd field generated by the reproduction DMA control circuit 20, and a square indicates a start address of an even field generated by the reproduction DMA control circuit 20.
[0047]
If the memory interface 18 is interfaced from the DRAM 16 with a 16-bit bus width, the next address generated by the reproduction DMA control circuit 20 is an address obtained by adding 16 bits (2 bytes) to the above-described start address. That is, when the ACK signal from the memory interface 18 becomes active, the reproduction DMA control circuit 20 generates an address while adding 16 bits (2 bytes) to the current address.
[0048]
When the memory interface 18 interfaces with the DRAM 16 with a 32-bit bus width, an address obtained by adding 32 bits (4 bytes) to the above-described start address is the next generated address.
[0049]
When the address reaches the end of the line while adding 2 bytes at a time, the next is the address of the pixel data at the leftmost position of the third line. In this case, the addition amount is 2 bytes + 1 line (1128 bytes) = 1130 bytes. These 1130 bytes are an offset amount (OFFA) obtained by reading data every other line with the odd fields of lines # 1, # 3,..., # (N-1).
[0050]
When all the odd field data (1128 bytes × 247 lines in the NTSC system) is read, the reproduction DMA control circuit 20 generates an even field start address indicated by a lip mark in FIG. Thereafter, as in the case of the odd field, an address obtained by adding 2 bytes is generated, and an address obtained by adding 1130 bytes of the offset amount is generated at the end of the line. When all the data in the even field (1128 bytes × 247 lines in the NTSC system) is read, the operation returns to the start address of the odd field again, and then the data in the VRAM is repeatedly read.
[0051]
The reproduction DMA control circuit 20 includes an NTSC standard and PAL standard mode switching register, a register storing an odd field start address ST_ADD_1, a register storing an even field start address ST_ADD_2, and the beginning of the next line from the end of the line. A register for storing an offset OFFA up to an address and a register for storing an addition amount of continuous data corresponding to the bus width of the DRAM 16 are provided.
[0052]
FIG. 4 is a schematic diagram of data reading from a VRAM configured with two field memories. FIG. 4A shows a case where two field memories are adjacent to each other, and FIG. 4B shows a case where two field memories are separated from each other. In the case of FIG. 4A, the first pixel data of the even field is located on the DRAM 16 following the last pixel data of the odd field.
[0053]
In the case of the memory configuration shown in FIG. 4, since the line data is continuous in the odd and even fields, the offset amount is 2 bytes (4 bytes when the DRAM 16 is a 32-bit bus), and The difference in the start address of the even field is the difference from the memory configuration shown in FIG. Therefore, by setting these two point setting changes in the reproduction DMA control circuit 20, the VRAM configuration shown in FIG. 3 can be easily switched to the VRAM configuration shown in FIG. In the case of the configuration shown in FIG. 4, the field display on the TV monitor or the liquid crystal display panel only requires data for one field memory, so that the memory capacity is also half that of the frame configuration.
[0054]
The VRAM configuration shown in FIG. 4 is used, for example, for an electronic viewfinder (EVF) display. In the EVF display, for example, a field (horizontal 1600 pixels × vertical 600 lines) in which vertical pixels are added is read out from an image sensor of horizontal 1600 pixels × vertical 1200 lines, and the vertical and horizontal sizes are resized to horizontal 752 pixels × vertical 247 lines. The field image is displayed on the liquid crystal display panel.
[0055]
At this time, 60 fields per second are displayed on the liquid crystal display panel, but 25 to 30 frames per second are read from the image sensor. That is, the VRAM write rate and read rate are different. In the single field VRAM, as illustrated in FIG. 5, a very hard-to-see image in which the torso of a running person is cut is displayed. In FIG. 5, time difference images for one field (30 milliseconds) are displayed vertically above and below the broken line. That is, the previous field image is displayed below the broken line, and the current field image is displayed above the broken line.
[0056]
In this embodiment, the VRAM is configured by two field memories so that this problem does not occur. Data is not read from the field memory in the middle of writing for display, but is displayed when data writing is completed. When switching from the EVF operation to the shooting operation and freezing the image from the image sensor as a frame image in the VRAM, an odd field is stored in one of the two field memories, and an even field is written in the other. By assigning ST_ADD_1 to the start address and assigning ST_ADD_2 to the start address of the even field, it is possible to easily switch to frame image display.
[0057]
Originally, both the VRAM configuration shown in FIG. 3 and the VRAM configuration shown in FIG. 4 require a memory capacity of one frame, but the VRAM configuration shown in FIG. 4 is more convenient than the VRAM configuration shown in FIG. is there. In this embodiment, it is possible to easily cope with either VRAM configuration by changing the register setting of the reproduction DMA control circuit 20.
[0058]
Next, an operation is performed when an image sensor having a number of pixels significantly larger than the number of pixels of the display image is used, the pixel data of the image sensor is stored in the VRAM without being thinned, and a part thereof is read out for display. explain.
[0059]
FIG. 6 is a schematic diagram in the case where a VRAM of horizontal 1600 pixels × vertical 1200 lines is configured, and a portion of horizontal 752 pixels × vertical 494 lines therein is used for display. In this case, the address of the last data of the line and the first data of the next line is separated by 1600-752 pixels. Therefore, in order to set the image within the range indicated by reference numeral 40 in FIG. 5 as the display image, the offset amount described above is set to (one line of the huge VRAM) − (one line of the display VRAM). As a result, a part of the huge VRAM can be displayed.
[0060]
In FIG. 6,

areas

40 and 42 indicate horizontal 752 pixels × vertical 494 lines for image display. For example, the display image is shifted from the area 40 to the area 42. This is a simple address operation and can be easily performed. The image in the region 40 shows a person who is on the top of the mountain, and the image in the region 42 shows a person who has jumped off the mountain top with a hang rider.
[0061]
As described above, in this embodiment, it is possible to display an arbitrary partial image in the huge VRAM only by changing the start address of the odd field or even field. In general, it can be said to be a high-quality playback zoom function.
[0062]
Next, the replacement function of this embodiment will be described with reference to FIG. FIG. 7 is a schematic diagram showing a state in which one of them is rewritten in the state of nine-screen multi-image display. Ah Thus, when updating the image in the multi-image display, the upper right image is rewritten from a portrait image to a landscape image.
[0063]
This replacement function is incorporated in an address generation circuit in the reproduction DMA control circuit 20. This address generation circuit has a counter for one line in the horizontal direction and a counter for the number of display lines in the vertical direction, and sequentially generates the addresses of the VRAM as these counters are advanced. In other words, the address generation circuit has a small frame area on the right side of FIG. 7 when the horizontal and vertical counters are within the numerical range indicated by (DIS_XST, DIS_YST) to (DIS_XEND, DIS_YEND) shown in FIG. An address corresponding to the image is generated. In the image in the small frame area on the right side of FIG. 7, the address ST_SOR_ADD1 or ST_SOR_ADD2 is added to the head, and predetermined bytes (2 bytes for a 16-bit bus width, 4 bytes for a 32-bit bus width) are added from the address ST_SOR_ADD1 or ST_SOR_ADD2. By issuing the address of an adjacent pixel, it can be read out for display. When the data is read to the right end in the horizontal direction of the small frame image on the right side of FIG. 7, the memory area on the VRAM is returned. That is, when data corresponding to SOR_HSPAN in the small frame on the right side of FIG. 7 is read, the memory area on the VRAM is returned.
[0064]
On the VRAM, addresses are generated sequentially from the address obtained by adding the value of SOR_HSPAN to DIS_XST, and when the horizontal counter enters the DIS_XST value to DIS_XEND value area again, the image in the small frame area on the right side of FIG. Switch to the second line address. Thereafter, each time the horizontal / vertical counter enters the area indicated by (DIS_XEND, DIS_YEND) from (DIS_XST, DIS_YST), the address of the image in the small frame area on the right side of FIG. The image in the upper right of the display is replaced with the image in the small frame area on the right in FIG.
[0065]
This replacement function will be described according to actual use. First, multi-image display as shown in FIG. 7 is performed in order to display the index of the photographed image. At this time, nine images are written as multi-images on the VRAM, and the images are collectively displayed as nine-screen multi-images. When updating the upper right image of the nine-screen multi-image, for example, the upper-right image of the nine-screen multi-image is copied to a memory area different from the VRAM, like a person image shown in the right separate frame in FIG. The upper right image on the VRAM is rewritten to a landscape image in which houses are arranged. During this data rewriting, the person image previously copied to another memory area is displayed using the above-described replacement function. If this partial replacement is stopped when the rewriting is completed, the display image is instantaneously switched to a nine-screen multi-image including the updated landscape image of the house. That is, an unsightly image when rewriting memory data can be prevented from being displayed to the user.
[0066]
Conventionally, an image in the middle of rewriting a multi-image is displayed, which is unsightly. Alternatively, in order to avoid this, a VRAM is provided separately, and processing such as switching the VRAM after image rewriting is completed. However, this method designates that the VRAM capacity is greatly increased. In this embodiment, a partial replacement function is provided in the reproduction DMA control circuit 20, and an image in another memory space is displayed for the rewritten portion so that an unsightly image in the middle of data rewriting is not displayed. ing.
[0067]
With reference to FIG. 8, the partial enlargement function of a present Example is demonstrated. FIG. 8 shows an enlarged view of the bride and groom part in a group photo of a wedding or the like. Such a partial enlargement function is used when an image frame of the entire subject is determined but it is desired to enlarge and confirm a part of the subject. This partial enlargement function is also incorporated in the address generation circuit of the reproduction DMA control circuit 20 in the same manner as the above replacement function. Address generation at this time is almost the same as in the case of the replacement function described above. The difference is that the image of the original image area is enlarged and displayed in the display area. In other words, the replacement corresponds to partial enlargement with an enlargement ratio of the same magnification. For example, FIG. 8 shows a case of partial enlargement in which the enlargement ratio is double in both horizontal and vertical directions, and the enlarged display area indicated by (DIS_XST, DIS_YST) to (DIS_XEND, DIS_YEND) in FIG. 8 starts from the SOR_ST address. , SOR_OFFSET and SOR_HSPAN are four times the original picture area.
[0068]
Here, an enlargement method in the vertical direction will be described. As a circuit, a 4-bit binary counter capable of setting a line repeat flag from 0 to 15 by setting is provided. When this line repeat flag is set, the address of the line in the original image area is repeatedly generated. By repeatedly displaying the same line data in this way, it is possible to perform an enlarged display of the same magnification or 16 times in the vertical direction. In the double enlargement in the vertical direction illustrated in FIG. 8, it is only necessary to set 1 so that the line repeat flag is set every other line in the 4-bit binary counter.
[0069]
The horizontal expansion is as follows. That is, when data is read from the FIFO memory 24, pixels in the original image area may be repeatedly displayed when the pixel repetition flag is set. The pixel repeat flag generating circuit is slightly different from the vertical case, in addition to a 4-bit counter that can switch between 2 to 16 times the integer magnification, the decimal point magnification (1.1 times, 1.2 times, etc.) A 4-bit counter is provided for performing Therefore, it is possible to switch from the same magnification to 16.9 times in increments of 0.1 with an 8-bit register setting. The integer magnification is enlarged and displayed by repeating pixels (similar to the vertical direction). For example, the integer magnification is doubled by repeating once and tripled by repeating twice.
[0070]
The decimal point magnification will be described with reference to FIGS. FIG. FIG. 10 shows an example of a repetitive flag when the decimal point is enlarged at x times. An example of a repetition flag at the time of enlarging the decimal point when x times is shown. In the example shown in FIG. 9, the decimal point enlargement magnification is determined by how many times the repetitive flag is set in 10 pixels from 0 to 9. For example, as shown in FIG. 9, a flag is set once in 10 pixels at 1.1 times, twice in 10 pixels at 1.2 times, and 3 times in 10 pixels at 1.3 times. 4 times in 10 pixels at 4 times, 5 times in 10 pixels at 1.5 times, 6 times in 10 pixels at 1.6 times, ... 9 in 10 pixels at 1.9 times Times will be flagged. A pixel with a flag is a pixel that is repeatedly displayed, and is displayed as if the decimal point is enlarged when viewed in the entire enlarged display area.
[0071]
9. As shown in FIG. In the x-fold example, all 10 pixels are flagged 9 times at 9.0 times, but at 9.1 times, one pixel in 10 pixels is flagged 10 times and the remaining 9 pixels are flagged. Flag up 9 times. At 9.2 times, a flag is set 10 times for 2 pixels out of 10 pixels, and a flag is set 9 times for the remaining 8 pixels. At 9.9 times, the flag is set 10 times for 9 pixels out of 10 pixels, and the flag is set 9 times for the remaining one pixel. In other words, the number of repetitions is changed rapidly so that it is displayed at the decimal scale when viewed in units of 10 pixels.
[0072]
In the double enlargement in the horizontal direction shown in FIG. 8, the register is set so that a flag is repeatedly set every other pixel at an integer multiple. As a result, the vertical / horizontal magnification is doubled and the area is quadrupled.
[0073]
When the pixels in the original image area are vertically long rectangular pixels, an unnatural enlarged display of a rectangle is obtained when high-magnification display of integers is performed. Horizontal decimal expansion can be used to avoid this.
[0074]
FIG. 12 shows the internal configuration of the bitmap DMA control circuit 22. Reference numeral 50 denotes a horizontal counter that counts down using the value set in the XA_VAL register as an initial value. The horizontal counter 50 counts down in synchronization with the rising edge of the clock CLK according to the input ACK flag. At the time of resetting and at the beginning of the next line (EN_0FF1 = '1'), the initial value XA_VAL is set. The decrement value ADDR_DELTA of the counter 50 differs depending on the amount of data transferred from the memory interface 18. For example, when connected to the DRAM 16 via a 32-bit bus, the transfer is 4 bytes, so it becomes 4.
[0075]
Reference numeral 52 denotes an EN_OFF1 flag signal generator. When the output HTFRC of the horizontal line direction counter 50 is decoded to “0”, the EN_OFF1 flag signal is set to “1” to indicate the final pixel of the line.
[0076]
Reference numeral 54 denotes a vertical direction counter that counts down using the value set in the YA_VAL register as an initial value. The counter 54 counts down in synchronization with the rising edge of the clock CLK in accordance with the input ACK flag and EN_OFF1 flag. At the time of resetting and at the beginning of the next field (EN_OFF12 = '1'), the initial value YA_VAL is set.
[0077]
Reference numeral 56 denotes an EN_OFF2 flag signal generator. When the output VTFRC of the vertical direction counter 54 is decoded to become “0”, the EN_OFF2 flag signal is set to “1” to indicate the last line of the field.
[0078]
An AND circuit 58 ANDs the EN_OFF1 flag signal and the EN_OFF2 flag signal to generate an EN_OFF12 flag signal. The EN_OFF12 flag signal indicates the last pixel of the field.
[0079]
Reference numeral 60 denotes a read address generation circuit that generates a read address of a bitmap image formed on the DRAM 16. The EV_OD input of the read address address circuit 60 is a signal from the synchronization signal generation 38 and indicates whether it is an odd field or an even field. When the DMA control circuit 22 is reset and '1' is input to the RESET signal, the read address generation circuit 60 generates a read address from the initial address ST_ADD_1 if it is an odd field and from the initial address ST_ADD_2 if it is an even field. . Then, the circuit 60 increases ADDR_CNT by ADDR_DELTA in accordance with the ACK input. As described above, the value of ADDR_DELTA differs depending on the amount of data transferred from the memory interface 18, and for example, when connected to the DRAM 16 via a 32-bit bus, it is 4 because one transfer is 4 bytes. The output ADDR_CNT of the circuit 60 is an address in units of bytes. Then, after specifying the last address in the horizontal direction when EN_OFF1 = “1”, the circuit 60 adds the amount corresponding to the OFFA register and proceeds to the head address of the next line.
[0080]
The operation of each circuit shown in FIG. 12 is described in VHDL as follows. For the horizontal counter 50,

It is.
[0081]
For the EN_OFF1 flag signal generator 52,
EN_OFF1 <= '1' WHEN (HTFRC = 0) ELSE '0';
It is.
[0082]
For the vertical counter 54,

It is.
[0083]
For the EN_OFF2 flag signal generator 56,
EN_0FF2 <= '1'WHEN (VTFRC = 0) ELSE' 0 ';
It is.
[0084]
For the AND circuit 58,
EN_OFF12 <= EN_OFF1 AND EN_OFF2;
It is.
[0085]
For the read address generation circuit 60,

It is.
[0086]
FIG. 13 shows a schematic block diagram of the reproduction DMA control circuit 20. A circuit for performing the above-described partial replacement and partial enlargement is added to the bitmap DMA control circuit 22.
[0087]
Reference numeral 62 denotes a horizontal counter that counts down using the value set in the XA_VAL register as an initial value. The horizontal counter 62 counts down in synchronization with the rising edge of the clock CLK according to the input ACK flag. At the time of resetting and at the beginning of the next line (EN_OFF1 = '1'), the initial value XA_VAL is set. The decrement value ADDR_DELTA of the counter 62 differs depending on the data transfer amount from the memory interface 18, and becomes 4 because one transfer is 4 bytes when connected to the DRAM 16 via a 32-bit bus.
[0088]
A decoder 64 generates an EN_DIS_XST flag signal indicating the position of DIS_XST shown in FIG. The decoder 64 compares the output of the horizontal counter 62 with the value of the register DIS_XST and sets the EN_DIS_XST flag signal to “1” when they match.
[0089]
A decoder 66 generates an EN_DIS_XEND flag signal indicating the position of DIS_XEND shown in FIG. The decoder 66 compares the value obtained by subtracting the register SOR_HSPAN from the register DIS_XST with the output of the horizontal counter 62, and sets the EN_DIS_XEND flag signal to “1”.
[0090]
A decoder 68 generates an EN_OFF1 flag signal indicating the last pixel of the line. The decoder 68 compares the difference value between the register DIS_H_SPAN and the register SOR_HSPAN with the output HTFRC of the horizontal counter 62 and sets the EN_＿FF1 flag signal to “1”. When partial enlargement is not performed in the horizontal direction, the difference value is “0”. For example, in the case of enlarging twice, the value of the register SOR_HSPAN is halved with respect to the register DIS_H_SPAN.
[0091]
Reference numeral 70 denotes a vertical counter, which counts down using the value set in the YA_VAL register as an initial value. The vertical counter 70 counts down in synchronization with the rising edge of the clock CLK in accordance with the input ACK flag and EN_OFF1 flag. At the time of resetting and at the beginning of the next field (EN_OFF12 = '1'), the initial value YA_VAL is set.
[0092]
Reference numeral 72 denotes an EN_OFF2 flag signal generation decoder. When the output VTFRC of the vertical direction counter 54 is decoded to “0”, the EN_OFF2 flag signal is set to “1” to indicate the last line of the field.
[0093]
A decoder 74 generates an EN_DIS_YST flag signal indicating the position of DIS_YST shown in FIG. The decoder 74 compares the output of the horizontal counter 62 with the value of the register DIS_YST and sets the EN_DIS_YST flag signal to “1” when they match.
[0094]
A decoder 76 generates an EN_DIS_YEND flag signal indicating the position of DIS_YEND shown in FIG. The decoder 76 sets the EN_DIS_YEND flag signal to “1” when the value obtained by subtracting the register SOR_HSPAN from the register DIS_YST matches the output of the counter 62 in the horizontal direction.
[0095]
An AND circuit 78 ANDs the EN_OFF1 flag signal and the EN_OFF2 flag signal. The output EN_OFF12 flag signal of the AND circuit 78 indicates the final pixel of the field.
[0096]
Reference numeral 80 denotes a read address generation circuit that generates a read address of the VRAM formed on the DRAM 16. The EV_OD input of the address generation circuit 80 is a signal from the synchronization signal generation 38 and indicates whether it is an odd field or an even field. When the DMA control circuit 20 is reset and '1' is input to the RESET signal, the address generation circuit 80 generates an address ADDR_CNT from the initial address ST_ADD_1 if it is an odd field and from the initial address ST_ADD_2 if it is an even field. Then, the circuit 80 increases ADDR_CNT by ADDR_DELTA in accordance with the ACK input. The value of ADDR_DELTA differs depending on the amount of data transferred from the memory interface 18 as described above. For example, when the DRAM 16 is connected to the DRAM 16 via a 32-bit bus, the transfer is 4 bytes, so the value is 4. The output ADDR_CNT of the address generation circuit 80 is an address in byte units.
[0097]
Then, after specifying the last address in the horizontal direction when EN_OFF1 = '1', the circuit 80 adds to the OFFA register and proceeds to the head address of the next line. For example, in the case of a continuous frame image VRAM configuration as shown in FIG. 3, the address amount for one line is added. In the case of a VRAM configuration as shown in FIG. 4, the value of OFFA is the same value as ADDR_DELTA.
[0098]
Further, after designating the final address of the field image when EN_OFF12 = '1', the address generation circuit 80 looks at the EV_OD flag signal, sets the ST_ADD_1 register value if it is an odd field, and ST_ADD_2 register if it is an even field. Set the value of. Therefore, as described above, when it is desired to display a field image on a liquid crystal display panel or a TV monitor, the value of ST_ADD_1 and the value of ST_ADD_2 may be made the same. By simply switching the setting values of the ST_ADD_1 register and ST_ADD_2 register, it becomes possible to instantaneously switch between the field image and the frame image.
[0099]
A circuit 82 generates an ETS_ARIA flag indicating a vertical area for partial replacement and partial enlargement. As shown in FIG. 8, the ETS_ARIA flag indicates a vertical area from the position of DIS_YST to the position of DIS_YEND.
[0100]
An AND circuit 84 ANDs EN_OFF1 and ACK, and its output indicates the timing of the end dress of the line.
[0101]
A circuit 86 generates a vertical line repeat flag ETS_Y_REP at the time of partial enlargement. The circuit 86 operates only during the period of input ETS_ARIA = “1”. Judgment is based on the timing of AND_OFF1 and ACK AND signal. For example, at the time of vertical double enlargement, by setting the register INT_REP = “1”, ETSY_REP becomes “1” every other line. At 3 times, by setting the register INT_REP = “2”, 3 lines of 1 line “0” are repeated with “1” between the 2 lines.
[0102]
Reference numeral 88 denotes an address generation circuit for generating an address of the original image at the time of partial replacement and partial enlargement. The circuit 88 operates only during the period of input ETS_ARIA = “1”, determines whether the ETS_Y_REP flag is “1” at the timing of the end dress of the line, and generates an address. In addition to the VRAM read address generation circuit 80, the circuit 88 includes two start address registers ST_SOR_ADD1, ST_SOR_ADD2 and an offset register SOR_OFFSET between lines, and generates an original picture address ETS_SOR_ADR. The generated address indicates the original image address of the partial replacement in FIG. 7 and the partial enlargement in FIG.
[0103]
Reference numeral 90 denotes an AND circuit that ANDs the ETS_AREA flag and the EN_DIS_XST flag, and generates a horizontal start timing of partial replacement and partial enlargement.
[0104]
Reference numeral 92 is a selector, and 94 is a flip-flop (FF). By the

circuits

90, 92, and 94, the flip-flop 94 latches the ADDR_CNT value at the force timing of the AND circuit 90, thereby holding the address immediately before partial replacement and partial expansion.
[0105]
Reference numeral 96 denotes an adder that adds the address held by the flip-flop 94 and the register DIS_H_SPAN, calculates an address DISP_END_ADR at the position where the partial replacement and partial expansion are completed, and supplies the calculated address DISP_END_ADR to the address generation circuit 80. By inputting ETS_ARIA, ETS_SOR_ADR, and DISP_END_ADR to the read address generation circuit 80, partial replacement and partial expansion are realized.
[0106]
Incidentally, horizontal enlargement is realized within the FIF 024 without being performed by the reproduction DMA control circuit.
[0107]
The operation of each circuit shown in FIG. 13 is described in VHDL as follows. For the horizontal counter 62,

It is.
[0108]
For the EN_DIS_XST flag signal generation decoder 64,
EN_DIS_XST <= “1” WHEN (HTFRC = DIS_XST_R
EG) ELSE '0';
It is.
[0109]
For the EN_DIS_XEND flag signal generation decoder 66,
ETS_XEND_CNT <= DIS_XST_REG-SOR_HSPAN;
EN_DIS_XEND <= '1'WHEN (HTFRC = ETS_XEND_CNT) ELSE' 0 ';
It is.
[0110]
For the EN_OFF1 flag signal generation decoder 68,
XA_SUB <= DIS_H_SPAN-SOR_HSPAN;
EN_OFF1 <= '1'WHEN (HTFRC = XA_SUB) ELSE' 0 ';
It is.
[0111]
For the vertical counter 70,

It is.
[0112]
For the EN_OFF2 flag signal generation decoder 72,
EN — 0FF2 <= “1” WHEN (VTFRC = “0”) ELSE “0”;
It is.
[0113]
For the EN_DIS_YST flag signal generation decoder 74,
EN_DIS_YST <= '1'WHEN (VTFRC = DIS_YST_REG) ELSE' 0 ';
It is.
[0114]
For the EN_DIS_YEND flag signal generation decoder 76,
EN_DIS_YEND <= '1'WHEN (VTFRC = DIS_YEND_REG) ELSE'0';
It is.
[0115]
For the AND circuit 78,
EN_OFF12 <= EN_OFF1 AND EN_OFF2;
It is.
[0116]
For the read address generation circuit 80,

It is.
[0117]
For the ETS_ARIA flag generator 82,

It is.
[0118]
For the AND circuit 84,
LN_E_ACK <= (EN_OFF1 AND ACK);
It is.
[0119]
For the ETS_Y_REP generation circuit 86,

It is.
[0120]
For the address generation circuit 88,

It is.
[0121]
For the address holding circuit comprising the

circuits

90, 92 and 94,

It is.
[0122]
For the adder 96,
DISP_END_ADR <= TEMP_XST_ADR + DIS_H_SPAN + ADDR_DELTA;
It is.
[0123]
FIG. 14 shows a schematic block diagram of the FIFO 24. By dividing the SRAM 26 by address, one SRAM may be used for both natural images and bitmap images. Here, for the sake of clarity, a case will be described in which SRAMs are used separately for natural images and bitmaps. Accordingly, the SRAM 26a is a 2-port SRAM for natural image FIFO, and the SRAM 26b is a 2-port SRAM for bitmap FIFO. In the SRAMs 26a and 26b, D indicates a data input, AW indicates a write side address, AR indicates a read side address, WR_CLK indicates a write side clock, RD_CLK indicates a read side clock, and Q indicates a data output.
[0124]
A natural image input data latch circuit 140 latches the DATA input at the rising edge of WR_CLK when the PB_VALID input is active.
[0125]
A circuit 142 generates a write address of the natural image SRAM 26a, and increments the write address PB_AW in synchronization with the rising edge of WR_CLK every time the PB_VALID input becomes active. The write address generation circuit 142 receives the vertical synchronization signal VD from the synchronization signal generator 38 as a reset, and the address is reset every time field image data is transferred. That is, after the PB_AW is initialized by the vertical synchronization signal VD, the data of the above-mentioned VRAM start address is transferred and written to the initial address of the SRAM 26a. As a point to be noted inside the write address generation circuit 142, the vertical synchronization signal VD from the synchronization signal generator 38 is generated at the timing of RD_CLK, and is thus asynchronous with WR_CLK. For this reason, the circuit 142 transfers the asynchronous signal and switches the timing to the vertical synchronization signal VD synchronized with WR_CLK.
[0126]
144 is a circuit for generating the read address of the natural image SRAM 26a. When the NBLK signal that becomes '1' during the video period of the TV signal is '1', the read address PB_AR is incremented in synchronization with the rising edge of RD_CLK. To do. Similarly to the write address generation circuit 142, the vertical synchronization signal VD from the synchronization signal generator 38 is input to the circuit 144 as a reset, and the address is initialized before starting the transfer of field image data. Thereby, the relationship with the write address PB_AW is matched.
[0127]
A luminance signal latch circuit 146 selects the luminance output from the SRAM 26a and holds data. The data output from the SRAM 26a has a configuration of Y: U: V = 4: 1: 1 as shown in FIG. 2 (3), and data output for four pixels is obtained with 3ck. In order to make the output of the SRAM 26a into a data string as shown in FIG. 2 (4), the reading of the SRAM 26a is stopped at the fourth ck, and the luminance data Y3 held in the luminance signal latch circuit 146 is output.
[0128]
Reference numeral 148 denotes a color difference signal latch circuit that selects the color difference output UV from the SRAM 26a and holds data. The data output from the SRAM 26a is a data string as shown in (3) of FIG. 2, and data output for four pixels is obtained with 2ck. In order to make the output of the SRAM 26a into a data string as shown in FIG. 2 (4), the 1st and 2nd UV data are held, U is output for the 1st and 2nd ck, and V is output for the 3rd to 4th ck. It is supposed to be.
[0129]
In the horizontal direction enlargement circuit described in the DMA control circuit 20 shown in FIG. 13, the luminance signal latch circuit 146 and the color difference signal latch circuit 148 constitute a horizontal direction enlargement circuit. These circuits have a register that specifies the pixel position for starting and ending the enlargement and a register that specifies the enlargement magnification. By holding the previous pixel data at the enlargement pixel timing (pre-interpolation), the enlargement in the horizontal direction is performed. To realize.
[0130]
A natural image data request signal generation circuit 150 calculates the remaining data amount of the FIF 024 as described above, and generates a request signal according to the remaining amount. In order to calculate the remaining amount, a difference value obtained by subtracting the read address value BMP_AR from the write address value BMP_AW is set as the remaining data amount. It should be noted that the calculation is performed in synchronization with the rising edge of WR_CLK. Since the read address BMP_AR is generated at the timing of RD_CLK, it is asynchronous with WR_CLK. Therefore, the asynchronous signal is transferred and the timing is switched to BMP_AR synchronized with WR_CLK.
[0131]
A bitmap input data latch circuit 152 latches the DATA input at the rising edge of WR_CLK when the input BMP_VALID signal is active.
[0132]
A circuit 154 generates a write address for the bitmap SRAM 26b, and increments BMP_AW in synchronization with the rising edge of WR_CLK each time the BMP_VALID input becomes active. The vertical synchronization signal VD from the synchronization signal generator 38 is input to the circuit 154 as a reset, and the address is reset every time field image data is transferred. That is, after the BMP_AW is initialized by the vertical synchronizing signal VD, the data of the above-mentioned VRAM start address is transferred and written to the initial address of the SRAM 26a.
[0133]
As a point to be noted inside the write address generation circuit 154, since the vertical synchronization signal VD from the synchronization signal generator 38 is generated at the timing of RD_CLK, it becomes asynchronous with WR_CLK. Therefore, the timing is switched to the vertical synchronization signal VD synchronized with WR_CLK by delivering an asynchronous signal.
[0134]
A circuit 156 generates a read address of the bitmap SRAM 26b. When the NBLK signal that becomes “1” during the video period of the TV signal is “1”, BMP_AR is incremented in synchronization with the rising edge of RD_CLK. Similar to the write address generation circuit 142, the vertical synchronization signal VD from the synchronization signal generator 38 is input as a reset, and the address is initialized before the transfer of the field image data is started, so that the relationship with BMP_AW is matched. .
[0135]
Reference numeral 158 denotes a BMP data latch circuit. Since the BMP data output of the SRAM 26b has a structure in which one pixel is 4-bit data, data for 4 pixels is transferred in 16 bits of 1ck as described below. That is,
BMP SRAM output 1st 5th 5th 9th
(Upper 8 bits) B2: B3 B6: B7 B10: B11
(Lower 8 bits) B0: B1 B4: B5 B8: B9
Therefore, the BMP data from the SRAM 26b is held at the 1st ck, reading from the SRAM 26b is stopped until the next 2nd to 4th ck, and the previously held data is output.
[0136]
A bitmap data request signal generation circuit 160 calculates the remaining data amount of the FIF 024 as described above, and generates a request signal according to the remaining amount. Here, in order to calculate the remaining amount, the difference value obtained by subtracting the read address value BMP_AR from the write address value BMP_AW is used as the remaining amount of data. It should be noted that the calculation is performed in synchronization with the rising edge of WR_CLK. Since the read address BMP_AR is generated at the timing of RD_CLK, it is asynchronous with WR_CLK. Therefore, the timing is switched to BMP_AR synchronized with WR_CLK by delivering an asynchronous signal.
[0137]
【The invention's effect】
As can be easily understood from the above description, according to the present invention, a part of the display image can be replaced with a simple process. As a result, when a part of the display VRAM is rewritten, it is not necessary to display an unsightly display in the middle of rewriting without having an extra VRAM area for rewriting, and the VRAM can be reduced, thus reducing the cost.
[0138]
Further, it becomes possible to instantaneously switch to an enlarged display without having an extra VRAM for enlarging, so that the DRAM can be reduced, and an enlarged image display can be switched to a high quality.
[Brief description of the drawings]
FIG. 1 is a schematic block diagram of an embodiment of the present invention.
FIG. 2 is a list of image data formats.
FIG. 3 is a schematic diagram of data reading from a frame-structured VRAM.
FIG. 4 is a schematic diagram of data reading from a VRAM having a field configuration.
FIG. 5 is a display example of a defect when the writing and reading rates are different in a single VRAM configuration.
FIG. 6 is a diagram showing an example of an image when a huge VRAM of horizontal 1600 pixels × vertical 1200 lines is configured.
FIG. 7 is a diagram illustrating an image example in which the upper right image is rewritten using the partial replacement function in the nine-screen multi-image display.
FIG. 8 is a diagram illustrating an example of an image at the time of partial enlargement display.
FIG. 9 It is an example of a repetitive flag at the time of enlargement of the decimal point when x times.
FIG. It is an example of a repetitive flag at the time of enlargement of the decimal point when x times.
FIG. 11 is a schematic block diagram of a conventional example.
12 is a block diagram of a schematic configuration of a DMA control circuit 22. FIG.
13 is a block diagram of a schematic configuration of a DMA control circuit 20. FIG.
14 is a schematic block diagram of the FIFO 24 and the SRAM 26. FIG.
[Explanation of symbols]
10: Image sensor
12: A / D converter
14: Shooting signal processing circuit
16: DRAM (dynamic random access memory)
18: Memory interface
20: Reproduction DMA control circuit
22: Bitmap DMA control circuit
24: FIFO (first-in first-out) memory
26: SRAM
26a: SRAM for natural images
26b: SRAM for bitmap
28: 411/422 conversion circuit
30: Pallet conversion circuit
32: Synthesis circuit
34: Reproduction signal processing circuit
36: D / A converter
38: Synchronization signal generator (SSG)
50: Horizontal counter
52: EN_OFF1 flag signal generator
54: Vertical counter
56: EN_OFF2 flag signal generator
58: AND circuit
60: Read address generation circuit
62: Horizontal counter
64: Decoder
66: Decoder
68: Decoder
70: Vertical counter
72: Decoder
74: Decoder
76: Decoder
78: AND circuit
80: Read address generation circuit
82: ETS_ARIA flag generation circuit
84: AND circuit
86: ETS_Y_REP generation circuit
88: Address generation circuit
90: AND circuit
92: Selector
94: flip-flop (FF)
96: Adder
110: Image sensor
112: A / D converter
114: Shooting signal processing circuit
116: VRAM
118: Memory control circuit
120: Pixel enlargement circuit
122: TV system signal processing circuit
124: D / A converter
126: LPF
128: Video amplifier
130: TV monitor
132: Liquid crystal display control circuit
134: Liquid crystal display panel
140: Latch circuit
142: Write address generation circuit
144: Read address generation circuit
146: Luminance signal latch circuit
148: Color difference signal latch circuit
150: Natural image data request signal generation circuit
152: Latch circuit
154: Write address generation circuit
156: Read address generation circuit
158: BMP data latch circuit
160: Bitmap data request signal generation circuit

Claims

A first storage device for temporarily storing image data;
An interface circuit for writing and reading image data to and from the first storage device;
A second storage device for temporarily storing image data read from the first storage device by the interface circuit;
A display device for displaying the image data;
An address generation circuit for instructing the interface circuit of a read address of the first storage device, wherein a designated portion of a video memory area of the first storage device is stored in another area in the first storage device An address generation circuit capable of generating an address for replacement with data;
The second storage device has a storage capacity smaller than one screen of the display device, temporarily stores the image data read by the interface circuit for the replacement, and stores the image data in the order of storage. When the image data is read out and output to the display device, and the image data obtained by the replacement is enlarged and displayed in the horizontal direction on the display device, the enlargement ratio is controlled by reading out from the second storage device, In the image processing apparatus, when the image data obtained by the replacement is enlarged and displayed in the vertical direction, the enlargement ratio is controlled by reading by the first storage device.

The write and read clock of the second storage device are in an asynchronous relation, the image processing apparatus according to claim 1 of the read clock, characterized in that in synchronization with the timing of the display device.

The first storage device is a VRAM, the image processing apparatus according to claim 1 or 2, characterized in that said second storage device is a FIFO.