JP4278944B2

JP4278944B2 - Optical sensor element and flat display device using the same

Info

Publication number: JP4278944B2
Application number: JP2002277864A
Authority: JP
Inventors: 由紀松浦; 典生多田
Original assignee: 東芝松下ディスプレイテクノロジー株式会社
Priority date: 2002-09-24
Filing date: 2002-09-24
Publication date: 2009-06-17
Anticipated expiration: 2022-09-24
Also published as: JP2004119494A

Description

【０００１】
【発明の属する技術分野】
本発明は、画面入力機能の実現に用いられる光センサ素子、これを用いた平面表示装置、光センサ素子を製造する方法、平面表示装置を製造する方法に関する。
【０００２】
【従来の技術】
近年、液晶などを用いた平面表示装置は、薄型軽量、低消費電力という大きな利点があることから、パーソナルコンピュータや携帯電話などの表示画面として広く用いられている。さらに、タッチパネルやペン入力といった画面入力機能を備えることで、その用途の拡大が進んでいる。しかしながら、画面入力機能を備えるためには、そのための部品を追加することとなり、コストが上がってしまうこととなる。
【０００３】
従来の平面表示装置では、画素毎に配置されたスイッチング素子を駆動するための駆動回路は、スイッチング素子が集積された透明基板に対して外付け部品として構成されていたが、この駆動回路を透明基板上に取り込み可能とする技術が開発された。これは、画素毎のスイッチング素子と駆動回路を構成するスイッチング素子を製造工程を増やさずに形成するものである。その概略は、透明基板上に非晶質シリコン膜を形成し、エキシマレーザアニール（ＥＬＡ）法により多結晶化して多結晶シリコン膜とし、各スイッチング素子の半導体層となる原型が形作られるようにエッチングし、不純物を注入することにより多結晶半導体層とするものである。
【０００４】
これと同様にして、画面入力機能に必要な部品を透明基板上に取り込むことにより、トータルコストを抑えることが考えられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、画面入力機能に必要な部品に光センサ素子を用いることとし、スイッチング素子と光センサ素子を透明基板上に同じ製造工程で形成しようとする場合には、次のような問題がある。
【０００６】
光センサ素子の感度は、多結晶半導体層の膜厚が厚いほど高くなる。これは、膜厚が厚いほど光の吸収量が多くなり、光量に応じた電流の出力が増加することによるものである。一方、電子や正孔の高移動度が得られる多結晶半導体層の膜厚は３０［nm］〜８０［nm］程度である。この範囲の厚さでは光センサ素子の電流出力はそれほど大きくならない。
【０００７】
このため、光センサ素子の感度を高めるために半導体層の膜厚を厚くすると、多結晶半導体層をエキシマレーザアニール法により形成することが難しくなり、スイッチング素子における電子や正孔の移動度の低下や閾値電圧の不均一化といった特性劣化を招く要因となる。
【０００８】
本発明は、上記に鑑みてなされたものであり、その目的とするところは、スイッチング素子の多結晶シリコン膜と同層の多結晶シリコン膜を半導体層として用いた場合に、スイッチング素子の特性を劣化されることなく感度を向上させ得る光センサ素子、これを用いた平面表示装置を提供することにある。
【０００９】
本発明の別の目的は、この光センサ素子の製造方法、平面表示装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
第１の本発明に係る光センサ素子は、透明基板上に形成された多結晶シリコン膜にＰ型不純物が注入されたＰ型不純物領域とＮ型不純物が注入されたＮ型不純物領域とを備え、前記Ｐ型不純物領域と前記Ｎ型不純物領域との接合面が前記多結晶シリコン膜の表面に対して傾斜するように形成されたことを特徴とする。
【００１１】
本発明にあっては、光センサ素子のＰ型不純物領域とＮ型不純物領域の接合面を多結晶シリコン膜の表面に対して傾斜するように形成したことで、ＰＮ接合面の面積を拡大させ、光をより吸収しやすくしている。
【００１２】
前記Ｐ型不純物領域は、異なる濃度でＰ型不純物が注入されたＰ型高濃度不純物領域とＰ型低濃度不純物領域を備え、前記接合面は、当該Ｐ型低濃度不純物領域と前記Ｎ型不純物領域が接合する面であることを特徴とする。
【００１３】
前記Ｎ型不純物領域は、異なる濃度でＮ型不純物が注入されたＮ型高濃度不純物領域とＮ型低濃度不純物領域を備え、前記接合面は、前記Ｐ型不純物領域と当該Ｎ型低濃度不純物領域が接合する面であることを特徴とする。
【００１４】
第２の本発明に係る光センサ素子の製造方法は、透明基板上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をスイッチング素子の半導体層および光センサ素子の半導体層が形作られるようにエッチングする工程と、当該多結晶シリコン膜が形成された透明基板上に絶縁膜を介して合金膜を形成する工程と、前記合金膜をスイッチング素子のゲート電極および光センサ素子のゲート電極が形作られるようにエッチングし、その際に光センサ素子のゲート電極の側壁が前記多結晶シリコン膜の表面に対して傾斜するように加工する工程と、前記各ゲート電極をマスクとして用いて前記多結晶シリコン膜に不純物を注入する工程と、を有することを特徴とする。
【００１５】
本発明にあっては、光センサ素子については、ゲート電極をその側壁が多結晶シリコン膜の表面に対して傾斜するようにエッチングし、このゲート電極をマスクとして用いて多結晶シリコン膜に不純物を注入するようにしたことで、不純物の注入量が傾斜部分で連続的に変化するようにして、予め注入されていた不純物とここで注入する不純物との接合面が傾斜するようにしている。
【００１６】
なお、光センサ素子については、予め注入しておく不純物をＰ型不純物とした場合には、ここで注入する不純物はＮ型不純物とし、予め注入しておく不純物をＮ型不純物とした場合には、ここで注入する不純物はＰ型不純物とする。
【００１７】
前記光センサ素子のゲート電極の側壁の前記多結晶シリコン膜の表面に対する傾斜角度を１０°〜４５°の範囲としたことを特徴とする。
【００１８】
第３の本発明に係る平面表示装置は、画素がマトリクス状に形成された第１透明基板と、第１透明基板に対向して配置された第２透明基板と、第１透明基板と第２透明基板との間隙に配置された表示層と、第２透明基板の第１透明基板との反対側に配置されたバックライトと、前記画素毎に設けられ、半導体層が多結晶シリコン膜によって形成されたスイッチング素子と、半導体層が前記多結晶シリコン膜と同層の多結晶シリコン膜によって形成され、当該半導体層にＰ型不純物が注入されたＰ型不純物領域とＮ型不純物が注入されたＮ型不純物領域を備え、前記Ｐ型不純物領域と前記Ｎ型不純物領域の接合面が当該半導体層の表面に対して傾斜するように形成された光センサ素子と、を有することを特徴とする。
【００１９】
前記Ｐ型不純物領域は、異なる濃度でＰ型不純物が注入されたＰ型高濃度不純物領域とＰ型低濃度不純物領域を備え、前記接合面は、当該Ｐ型低濃度不純物領域と前記Ｎ型不純物領域が接合する面であることを特徴とする。
【００２０】
前記Ｎ型不純物領域は、異なる濃度でＮ型不純物が注入されたＮ型高濃度不純物領域とＮ型低濃度不純物領域を備え、前記接合面は、前記Ｐ型不純物領域と当該Ｎ型低濃度不純物領域が接合する面であることを特徴とする。
【００２１】
第４の本発明に係る平面表示装置の製造方法は、第１透明基板上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をスイッチング素子の半導体層および光センサ素子の半導体層が形作られるようにエッチングする工程と、当該多結晶シリコン膜が形成された透明基板上に絶縁膜を介して合金膜を形成する工程と、前記合金膜をスイッチング素子のゲート電極および光センサ素子のゲート電極が形作られるようにエッチングし、その際に光センサ素子のゲート電極の側壁が前記多結晶シリコン膜の表面に対して傾斜するように加工する工程と、前記各ゲート電極をマスクとして用いて前記多結晶シリコン膜に不純物を注入する工程と、第１透明基板と第２透明基板を対向して配置し、その間隙に表示層を形成する工程と、第２透明基板の第１透明基板との反対側にバックライトを配置する工程と、を有することを特徴とする。
【００２２】
前記光センサ素子のゲート電極の側壁の前記多結晶シリコン膜の表面に対する傾斜角度を１０°〜４５°の範囲としたことを特徴とする。
【００２３】
【発明の実施の形態】
以下、本実施の形態について図面を用いて説明する。
【００２４】
［第１の実施の形態］
図１は、一実施の形態における平面表示装置の全体的な概略構成を示す平面図である。ここでは、一例として表示層を液晶で形成した平面表示装置について説明する。走査線駆動回路１１、信号線駆動回路１２、画素部１３が、第１透明基板（以下「アレイ基板」という）１上に同一の製造プロセスにより一体的に形成される。走査線駆動回路１１からの走査線Ｙ１〜Ｙｎ（以下、総称して「Ｙ」という）と信号線駆動回路１２からの信号線Ｓ１〜Ｓｍ（以下、総称して「Ｓ」という）は、画素部１３上で交差するように配線される。各交差部には画素１４が配置され、画素１４はアレイ基板１上にマトリクス状に形成される。本平面表示装置は、各画素１４毎にスイッチング素子を配置したアクティブマトリクス型である。ここでは、各画素毎のスイッチング素子の一例として薄膜トランジスタ（以下「画素トランジスタ」という）を用いる。
【００２５】
図２は、画素１４の構成を示す平面図である。同図では、信号線Ｓ１とＳ２、および走査線Ｙ１とＹ２により囲まれた領域に形成された画素を示している。同図に示すように、画素１４は、画素トランジスタ１０、補助容量２０、受光部２４、画素電極２５を備えた構成である。受光部２４は、受光量に応じて電流を発生する光センサ素子５０と、光センサ素子５０で発生した電流を所定の電気信号に変換する電気信号変換回路５１を備えた構成である。ここでは、光センサ素子５０にゲート制御型のダイオードを用いる。
【００２６】
画素トランジスタ１０のゲート電極は走査線Ｙ２に接続され、ドレイン電極は信号線Ｓ１に接続され、ソース電極は補助容量２０の一方の端子に接続される。補助容量２０の他方の端子には走査線Ｙに平行に配置された補助容量線２６が接続される。補助容量２０には補助容量線２６を通じて電力が供給される。受光部２４には、信号線Ｓ１，Ｓ２、電源線２２、制御線２３が接続される。
【００２７】
画素トランジスタ１０は、走査線駆動回路１１から走査線Ｙを通じて供給される走査信号によりオン／オフ制御され、信号線駆動回路１２から信号線Ｓを通じて映像信号が供給され、オン時に映像信号を画素電極２５に書き込む。
【００２８】
受光部２４では、制御線２３を通じて供給される制御信号によって光センサ素子５０が制御され、受光により発生した電流信号を信号線Ｓへ出力する。
【００２９】
図３は、本平面表示装置の概略的な構成を示す断面図である。アレイ基板１は、ガラス基板５上に画素毎に光センサ素子５０が配置され、その全面が透明有機膜６によって覆われる。アレイ基板１の透明有機膜６側にアレイ基板１と対向するように第２透明基板（以下「対向基板」という）２が配置され、アレイ基板１と対向基板２との間隙に表示層として液晶３が配置される。アレイ基板１の液晶３との反対側の面に偏光板７が貼り付けられ、対向基板２の液晶３との反対側の面に偏光板８が貼り付けられる。さらに、対向基板２のアレイ基板１との反対側にはバックライト４が対向して配置される。アレイ基板１の偏光板７は、平面表示装置の画面に相当する部分であり、画面入力に用いられる検出対象物９が偏光板７に対向して配置される。
【００３０】
図４は、アレイ基板１の断面を示す模式図である。アレイ基板１上には、画素トランジスタ１０、補助容量２０、Ｐ型トランジスタ３０、Ｎ型トランジスタ４０、光センサ素子５０等が形成される。画素トランジスタ１０、補助容量２０、光センサ素子５０は画素毎に形成される。Ｐ型トランジスタ３０、Ｎ型トランジスタ４０は、走査線駆動回路１１や信号線駆動回路１２を形成する薄膜トランジスタである。
【００３１】
ガラス基板５上に形成されたアンダーコート層７２の上に、画素トランジスタ１０、補助容量２０、Ｐ型トランジスタ３０、Ｎ型トランジスタ４０、光センサ素子５０のそれぞれの多結晶半導体層が形成される。画素トランジスタ１０の多結晶半導体層は、ドレイン領域７３、チャネル領域７４、ソース領域７５がこの順に隣接して形成される。補助容量２０には半導体層７６が形成される。Ｐ型トランジスタ３０の多結晶半導体層は、ドレイン領域７７、チャネル領域７８、ソース領域７９がこの順に隣接して形成される。Ｎ型トランジスタ４０の多結晶半導体層は、ドレイン領域７７、チャネル領域７８、ソース領域７９がこの順に隣接して形成される。光センサ素子５０の多結晶半導体層は、Ｐ型高濃度不純物領域８３、Ｐ型低濃度不純物領域８４、Ｎ型高濃度不純物領域８５がこの順に隣接して形成される。このＰ型低濃度不純物領域８４とＮ型高濃度不純物領域８５の接合面は、その面積を拡大するために多結晶半導体層の表面に対して傾斜させた構成である。
【００３２】
このように、本実施の形態では、光センサ素子５０の感度を向上させるために、多結晶半導体層の厚さを厚くするのではなく、Ｐ型不純物領域とＮ型不純物領域の接合面を多結晶半導体層の表面に対して傾斜させることにより、接合面の面積を拡大するようにしている。
【００３３】
各半導体層が形成されたアンダーコート層７２の上全面にゲート絶縁膜８６が形成される。ゲート絶縁膜８６の上に画素トランジスタ１０のゲート電極８８、補助容量２０の補助容量線用電極２１、Ｐ型トランジスタ３０のゲート電極９１、Ｎ型トランジスタ４０のゲート電極９４、光センサ素子５０のゲート電極９７がそれぞれ形成される。光センサ素子５０のゲート電極９７は、多結晶半導体層の表面に対して側壁が傾斜した形状となっている。この形状は、Ｐ型不純物領域とＮ型不純物領域の接合面の傾斜角度を決定する上での重要な役割を果たす。この点については後述する。
【００３４】
各ゲート電極が形成されたゲート絶縁膜８６の上全面に層間絶縁膜８７が形成される。層間絶縁膜８７とゲート絶縁膜８６には各多結晶半導体層に至るコンタクトホールが形成され、このコンタクトホールの部分に電極が形成される。画素トランジスタ１０についていえば、ドレイン電極８９がドレイン領域７３に接続され、ソース電極９０がソース領域７５に接続される。Ｐ型トランジスタ３０では、ドレイン電極９２がドレイン領域７７に接続され、ソース電極９３がソース領域７９に接続される。Ｎ型トランジスタ４０では、ドレイン電極９５がドレイン領域８０に接続され、ソース電極９６がソース領域８２に接続される。光センサ素子５０では、Ｐ型電極９８がＰ型高濃度不純物領域８３に接続され、Ｎ型電極９９がＮ型高濃度不純物領域８５に接続される。
【００３５】
次に、本光センサ素子とこれを用いた平面表示装置の製造方法について説明する。アレイ基板１の製造は以下の工程による。まず、ガラス基板５上にプラズマＣＶＤ（Chemical Vapor Deposit）法により、酸化シリコンからなるアンダーコート層７２を形成する。その上全面に非晶質シリコン膜を６０［nm］程度形成する。膜厚は、５０〜８０［nm］の範囲が望ましい。イオンドーピング法により、非晶質シリコン膜にシボラン（Ｂ_２Ｈ_５）を注入する。ボロンの濃度は、１×１０^１６〜１×１０^１７［/cm^３]程度とする。
【００３６】
エキシマレーザアニール（ＥＬＡ）法により、非晶質シリコン膜を多結晶化して多結晶シリコン膜とする。フォトリソグラフィ工程により、多結晶シリコン膜をエッチング加工して、画素トランジスタ１０、補助容量２０、Ｐ型トランジスタ３０、Ｎ型トランジスタ４０、光センサ素子５０のそれぞれの多結晶半導体層の原型を形成する。その上全面に酸化シリコンからなるゲート絶縁膜８６を膜厚１４０［nm］程度に形成する。
【００３７】
ゲート絶縁膜８６上にゲート電極となる合金膜をスパッタ法により形成する。合金膜には、ＭｏＷ、ＭｏＴａなどを用いる。ここでは、ＭｏＷを用いて膜厚は５００［nm］程度とする。この合金膜のＰ型トランジスタ３０のゲート電極となる部分、光センサ素子５０のＰ型高濃度不純物領域８３とＰ型低濃度不純物領域８４の境界に位置するゲート電極９７の側壁部分についてドライエッチングによりパターニングする。このゲート電極９７の側壁部分は、多結晶シリコン膜の表面に対して垂直に形成する。ドライエッチングには、高密度プラズマの反応性イオンエッチング装置を用いる。パターニングした合金膜をマスクとして用いてＰ型トランジスタ３０と光センサ素子５０の多結晶シリコン膜にさらにシボラン（Ｂ_２Ｈ_５）を注入する。多結晶シリコン膜における抵抗値を下げ、ドレイン電極９２やソース電極９３等とのオーミックコンタクトを取るため、ボロンの濃度は前記の注入よりも高い１×１０^１９〜１×１０^２０［/cm^３]程度とする。
【００３８】
ここまでの工程によって、Ｐ型トランジスタ３０のボロンが低濃度注入された領域はチャネル領域７８を形成し、ボロンが高濃度注入された領域はドレイン領域７７とソース領域７９をそれぞれ形成する。光センサ素子５０のボロンが低濃度注入された領域はＰ型低濃度不純物領域８４を形成し、ボロンが高濃度注入された領域はＰ型高濃度不純物領域８３を形成する。
【００３９】
合金膜の画素トランジスタ１０、補助容量２０、Ｎ型トランジスタ４０のそれぞれのゲート電極となる部分、光センサ素子５０のＰ型低濃度不純物領域８４とＮ型高濃度不純物領域８５の境界に位置するゲート電極９７の側壁部分について、ドライエッチングによりパターニングする。エッチングガスには、ＳＦ６ガスとＯ２ガスを用いる。このドライエッチングの条件を変えることにより、光センサ素子５０のゲート電極の側壁部分の多結晶シリコン膜の表面に対する傾斜角度を制御することができる。例えば、ＳＦ_６ガスとＯ_２ガスの比をＳＦ_６／Ｏ_２＝２５０［sccm］／５５０［sccm］、圧力＝７０［Torr］、ソース（Top）パワ＝２５００Ｗ、バイアス（基板）パワ＝５００Ｗとした場合には、傾斜角度は３０°となった。傾斜角度は、Ｏ_２ガスの比率を大きくすれば小さくなり、Ｏ_２ガスの比率を小さくすれば大きくなる。傾斜角度の範囲は、１０〜４５°が望ましい。
【００４０】
合金膜のパターニングで形成されたゲート電極をマスクに使って画素トランジスタ１０、補助容量２０、Ｎ型トランジスタ４０、光センサ素子５０の多結晶半導体層にホスフィン（ＰＨ_３）を注入する。注入したリンの濃度は、最初に注入したボロンの濃度よりも高い１×１０^２０〜１×１０^２１［/cm^３]程度とする。
【００４１】
ここまでの工程によって、画素トランジスタ１０のボロンが低濃度注入された領域はチャネル領域７４を形成し、リンが高濃度注入された領域はドレイン領域７３とソース領域７５をそれぞれ形成する。補助容量２０のリンが高濃度注入された多結晶シリコン膜は半導体層７６を形成する。Ｎ型トランジスタ４０のボロンが低濃度注入された領域はチャネル領域８１を形成し、リンが高濃度注入された領域はドレイン領域８０とソース領域８２をそれぞれ形成する。光センサ素子５０のリンが高濃度で注入された領域はＮ型高濃度不純物領域８５を形成する。
【００４２】
光センサ素子５０におけるホスフィンの注入では、ゲート電極９７の側壁が傾斜しているため、この傾斜部分で注入量が連続的に変化することとなる。すなわち、Ｎ型高濃度不純物領域８５は、傾斜部分の位置に応じて不純物の注入深度が徐々に変化する。これによって、Ｐ型不純物領域とＮ型不純物領域の接合面は、多結晶半導体層の表面に対して傾斜することとなり、傾斜していない場合と比較して面積が拡大する。
【００４３】
続いて、ゲート絶縁膜８６の上全面にプラズマＣＶＤ法により酸化シリコンからなる層間絶縁膜８７を膜厚６００［nm］程度で形成する。成膜ガスにはＳｉＨ_４、Ｎ_２Ｏを用いる。ゲート絶縁膜８６と層間絶縁膜８７に対し、フォトエッチング法により画素トランジスタ１０のドレイン領域７３とソース領域７５のそれぞれに至るコンタクトホール、補助容量２０の半導体層７６へ至るコンタクトホール、Ｐ型トランジスタ３０のドレイン領域７７とソース領域７９のそれぞれに至るコンタクトホール、Ｎ型トランジスタ４０のドレイン領域８０とソース領域８２のそれぞれに至るコンタクトホール、光センサ素子５０のＰ型高濃度不純物領域８３とＮ型高濃度不純物領域８５にそれぞれ至るコンタクトホールを形成する。
【００４４】
ゲート絶縁膜８６の上全面にスパッタ法により合金膜を形成する。合金膜にはＡｌ，Ｍｏ，Ｔｉなどの金属を用いる。合金膜をフォトエッチング法により所定の形状にパターニングすることによって、画素トランジスタ１０のドレイン電極８９およびソース電極９０、Ｐ型トランジスタ３０のドレイン電極９２およびソース電極９３、Ｎ型トランジスタ４０のドレイン電極９５およびソース電極９６、光センサ素子５０のＰ型電極９８およびＮ型電極９９を形成する。
【００４５】
ゲート電極、ドレイン電極、ソース電極を形成することによって、同時に各種配線が行われる。画素トランジスタ１０についていえば、ゲート電極８８は画素トランジスタ１０を走査線Ｙへ接続する配線を形成し、ドレイン電極８９はドレイン領域７３と信号線Ｓとを接続する配線を形成し、ソース電極９０はソース領域７５と補助容量２０の半導体層７６とを接続する配線を形成する。Ｐ型トランジスタ３０およびＮ型トランジスタ４０については、ドレイン電極９２および９５、ソース電極９３および９６は、走査線駆動回路１１では走査線Ｙへの配線を形成し、信号線駆動回路１２では信号線Ｓへの配線を形成する。光センサ素子５０については、ゲート電極９７は制御線２３への配線を形成し、Ｐ型電極９８はＰ型高濃度不純物領域８３と信号線Ｓを接続するための配線を形成し、Ｎ型電極９９はＮ型高濃度不純物領域８５と信号線Ｓを接続するための配線を形成する。
【００４６】
各種配線が形成された層間絶縁膜８７の上全面に透明有機膜６を形成し、その上に画素電極２５を形成する。その上全面に低温キュア型のポリイミドを塗布し、ラビング処理を行うことによって配向膜を形成する。以上の工程により、アレイ基板１が製造される。
【００４７】
アレイ基板１と対向電極が形成された対向基板２とを対向配置し、その間隙に液晶３を注入して封止する。アレイ基板１の液晶３との反対側の面に偏光板７を貼り付け、対向基板２の液晶３との反対側の面に偏光板８を貼り付ける。対向基板２のアレイ基板１との反対側にバックライト４を配置する。以上の工程により平面表示装置が製造される。
【００４８】
このような工程により製造されるスイッチング素子と光センサ素子について性能を調べた。ここでは、各多結晶半導体層の膜厚を０．０６［μｍ］とした。光センサ素子５０のセンサ部となるＰ型低濃度不純物領域８４の奥行きを３０［μｍ］、幅を２［μｍ］とし、ゲート電極９７の傾斜部分の傾斜角度を３０°とした。この条件で、光センサ素子５０のＰ型不純物領域とＮ型不純物領域のＰＮ接合面の傾斜部分の長さは０．９［μｍ］となった。このときのＰＮ接合面の面積は３０×０．９＝２７［μｍ^２］である。これに対し、図５に示すように光センサ素子５０のＰＮ接合面が多結晶半導体層の表面に対して垂直な場合（傾斜角度９０°）の面積は３０×０．０６＝１．８［μｍ^２］である。このように、傾斜角度を３０°とした場合にはＰＮ接合面の面積が１５倍程度になることが確認された。
【００４９】
また、このときのスイッチング素子については、Ｐ型トランジスタ３０では移動度１２０［cm²/Vs］、閾値電圧−１．４［V］であり、Ｎ型トランジスタ４０では移動度１６０［cm²/Vs］、閾値電圧１．３［V］となり、良好な特性が得られた。
【００５０】
図６は、光センサ素子５０に光が照射されたときに発生する電流の電圧依存特性を示すグラフである。ゲート電極９７の傾斜角度を３０°とした実施例と傾斜角度を９０°とした比較例について示す。ゲート電極９７には−５［V］の電圧を印加した。同図に示すように、実施例の電流は比較例の電流に比べて約１０倍となることが確認された。これは、ＰＮ接合面の面積が拡大することによって、空乏層となる領域が拡大したため、光がより有効に吸収されるようになったことによるものでる。
【００５１】
したがって、本実施の形態によれば、光センサ素子５０のＰ型不純物領域とＮ型不純物領域の接合面を多結晶シリコン膜の表面に対して傾斜するように形成したことで、ＰＮ接合面の面積が拡大して光をより吸収しやすくなるので、多結晶シリコン膜の膜厚を厚くすることなく光センサ素子５０の感度を向上させることができる。
【００５２】
本実施の形態によれば、光センサ素子５０の製造において、ゲート電極９７をその側壁が多結晶シリコン膜の表面に対して傾斜するようにエッチングし、このゲート電極９７をマスクとして用いて多結晶シリコン膜に不純物を注入するようにしたことで、不純物の注入量が傾斜部分で連続的に変化し、予め注入されていた不純物とここで注入した不純物との接合面が傾斜するようになるので、製造工程を増やすことなく感度を向上させた光センサ素子５０をスイッチング素子と同時に透明基板上に形成することができ、トータルコストを抑えることができる。
【００５３】
図７は、光センサ素子５０に光が照射される様子を示す断面図である。光センサ素子５０は、バックライト４から照射され検出対象物９で反射した光をＰ型低濃度不純物領域８４で受光する。検出対象物として印刷物を用いた場合には、白い部分と黒い部分とで光の反射率が異なるので、印刷物の読み取りが可能である。バックライト４からＰ型低濃度不純物領域８４へ直接光が入射すると、光センサ素子５０が余計な電流を流すこととなり、画像入力の精度が劣化する。直接光を遮光するために遮光膜を別途設けることも考えられるが、本実施の形態ではゲート電極９７によって直接光が遮光されるので、余計な電流が流れなくなるという利点がある。
【００５４】
［第２の実施の形態］
図８は、本実施の形態におけるアレイ基板の構成を示す断面図である。基本的には、図４と同様であるが、本実施の形態では、光センサ素子５０のＮ型不純物領域を濃度が異なるＮ型低濃度不純物領域１１３とＮ型高濃度不純物領域８５により形成し、ＰＮ接合面をＰ型低濃度不純物領域８４とＮ型低濃度不純物領域１１３が接合する面により形成したことに特徴がある。その他、図４と同一物には同一の符号を付す。
【００５５】
このように光センサ素子５０の多結晶半導体層を形成するためには、第１の実施の形態で説明したようにして、光センサ素子５０について側壁部分を傾斜させたゲート電極９７を形成した後、ゲート電極をマスクとして用いて画素トランジスタ１０、補助容量２０、Ｎ型トランジスタ４０、光センサ素子５０の多結晶半導体層にホスフィン（ＰＨ_３）を注入する際に、まず１×１０^１８［/cm^３]程度の低濃度でリンを注入する。次に、レジストを傾斜部分のマスクとして用いて１×１０^２０［/cm^３]程度の高濃度でリンを注入する。
【００５６】
この工程によって、光センサ素子５０については、Ｎ型低濃度不純物領域１１３とＮ型高濃度不純物領域８５が形成される。
【００５７】
この際、Ｎ型トランジスタ４０のゲート電極１１０の両方の側壁を多結晶半導体層の表面に対して傾斜させておいた場合には、Ｎ型トランジスタ４０の多結晶半導体層にも低濃度不純物領域１１１および１１２が形成される。
【００５８】
光センサ素子５０について、照射する光の強度を５０００ルクスに設定した場合、検出対象物として白い用紙を用いたときに発生する電流と黒い用紙を用いたときに発生する電流の比、電流（白用紙）／電流（黒用紙）の値は、第１の実施の形態の実施例では１００であるのに対し、本実施の形態の実施例では５００となることが確認された。
【００５９】
したがって、本実施の形態によれば、光センサ素子５０の多結晶半導体層をＰ型高濃度不純物領域８３、Ｐ型低濃度不純物領域８４、Ｎ型低濃度不純物領域１１３、Ｎ型高濃度不純物領域８５により形成し、ＰＮ接合面をＰ型低濃度不純物領域８４とＮ型低濃度不純物領域１１３が接合する面で形成することによって、光センサ素子の感度をより良好にすることができる。
【００６０】
【発明の効果】
以上、説明したように、本発明に係る光センサ素子および平面表示装置によれば、スイッチング素子の特性の劣化を招くことなく、光センサ素子の感度を向上させることができる。
【００６１】
本発明に係る光センサ素子の製造方法、平面表示装置の製造方法によれば、感度を向上させた光センサ素子をスイッチング素子と同一の製造工程で形成することができ、トータルコストを抑えることができる。
【図面の簡単な説明】
【図１】第１の実施の形態における平面表示装置の全体的な概略構成を示す平面図である。
【図２】上記平面表示装置における画素の構成を示す平面図である。
【図３】上記平面表示装置の概略的な構成を示す断面図である。
【図４】上記平面表示装置におけるアレイ基板の断面を示す模式図である。
【図５】光センサ素子の比較例を示す断面図である。
【図６】光センサ素子に光が照射されたときに発生する電流の電圧依存特性を示すグラフである。
【図７】上記アレイ基板の光センサ素子に光が照射される状態を示す断面図である。
【図８】第２の実施の形態におけるアレイ基板の構成を示す断面図である。
【符号の説明】
１…アレイ基板
２…対向基板
３…液晶
４…バックライト
５…ガラス基板
６…透明有機膜
７，８…偏光板
９…検出対象物
１０…画素トランジスタ
１１…走査線駆動回路
１２…信号線駆動回路
１３…画素部
１４…画素
２０…補助容量
２１…補助容量線用電極
２２…電源線
２３…制御線
２４…受光部
２５…画素電極
２６…補助容量線
３０…Ｐ型トランジスタ
４０…Ｎ型トランジスタ
５０…光センサ素子
７２…アンダーコート層
７３…画素トランジスタのドレイン領域
７４…画素トランジスタのチャネル領域
７５…画素トランジスタのソース領域
７６…補助容量の半導体層
７７…Ｐ型トランジスタのドレイン領域
７８…Ｐ型トランジスタのチャネル領域
７９…Ｐ型トランジスタのソース領域
８０…Ｎ型トランジスタのドレイン領域
８１…Ｎ型トランジスタのチャネル領域
８２…Ｎ型トランジスタのソース領域
８３…光センサ素子のＰ型高濃度不純物領域
８４，１０３…光センサ素子のＰ型低濃度不純物領域
８５，１０４…光センサ素子のＮ型高濃度不純物領域
８６…ゲート絶縁膜
８７…層間絶縁膜
８８…画素トランジスタのゲート電極
８９…画素トランジスタのドレイン電極
９０…画素トランジスタのソース電極
９１…Ｐ型トランジスタのゲート電極
９２…Ｐ型トランジスタのドレイン電極
９３…Ｐ型トランジスタのソース電極
９４…Ｎ型トランジスタのゲート電極
９５…Ｎ型トランジスタのドレイン電極
９６…Ｎ型トランジスタのソース電極
９７，１０２…光センサ素子のゲート電極
９８…光センサ素子のＰ型電極
９９…光センサ素子のＮ型電極
１１０…Ｎ型トランジスタのゲート電極
１１１，１１２…Ｎ型トランジスタの低濃度不純物領域
１１３…光センサ素子のＮ型低濃度不純物領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an optical sensor element used for realizing a screen input function, a flat display device using the optical sensor element, a method for manufacturing the optical sensor element, and a method for manufacturing the flat display device.
[0002]
[Prior art]
2. Description of the Related Art In recent years, flat display devices using liquid crystal and the like have been widely used as display screens for personal computers, mobile phones, and the like because of their great advantages of being thin and light and low power consumption. Furthermore, the use of a screen input function such as a touch panel or a pen input has been expanded. However, in order to have a screen input function, a part for that purpose is added, and the cost increases.
[0003]
In the conventional flat display device, the drive circuit for driving the switching element arranged for each pixel is configured as an external component with respect to the transparent substrate on which the switching element is integrated. Technology has been developed that allows loading on a substrate. This is to form the switching elements for each pixel and the switching elements constituting the drive circuit without increasing the number of manufacturing steps. The outline is that an amorphous silicon film is formed on a transparent substrate, and is polycrystallized by an excimer laser annealing (ELA) method to form a polycrystalline silicon film, which is etched so as to form a prototype serving as a semiconductor layer of each switching element. Then, a polycrystalline semiconductor layer is formed by implanting impurities.
[0004]
In the same manner, it is conceivable to reduce the total cost by taking in parts necessary for the screen input function on the transparent substrate.
[0005]
[Problems to be solved by the invention]
However, when the optical sensor element is used as a component necessary for the screen input function and the switching element and the optical sensor element are formed on the transparent substrate in the same manufacturing process, there are the following problems.
[0006]
The sensitivity of the optical sensor element increases as the thickness of the polycrystalline semiconductor layer increases. This is due to the fact that the thicker the film thickness, the greater the amount of light absorption, and the greater the current output according to the amount of light. On the other hand, the film thickness of the polycrystalline semiconductor layer capable of obtaining high mobility of electrons and holes is about 30 [nm] to 80 [nm]. When the thickness is within this range, the current output of the optical sensor element is not so large.
[0007]
For this reason, if the thickness of the semiconductor layer is increased in order to increase the sensitivity of the optical sensor element, it becomes difficult to form the polycrystalline semiconductor layer by the excimer laser annealing method, and the mobility of electrons and holes in the switching element is reduced. And cause deterioration in characteristics such as non-uniform threshold voltage.
[0008]
The present invention has been made in view of the above, and an object of the present invention is to provide characteristics of a switching element when a polycrystalline silicon film of the same layer as the polycrystalline silicon film of the switching element is used as a semiconductor layer. An object of the present invention is to provide an optical sensor element that can improve sensitivity without being deteriorated, and a flat display device using the optical sensor element.
[0009]
Another object of the present invention is to provide a method for manufacturing the optical sensor element and a method for manufacturing a flat display device.
[0010]
[Means for Solving the Problems]
An optical sensor element according to a first aspect of the present invention includes a P-type impurity region in which a P-type impurity is implanted in a polycrystalline silicon film formed on a transparent substrate, and an N-type impurity region in which an N-type impurity is implanted. The junction surface between the P-type impurity region and the N-type impurity region is formed to be inclined with respect to the surface of the polycrystalline silicon film.
[0011]
In the present invention, the area of the PN junction surface is increased by forming the junction surface of the P-type impurity region and the N-type impurity region of the optical sensor element so as to be inclined with respect to the surface of the polycrystalline silicon film. , Making it easier to absorb light.
[0012]
The P-type impurity region includes a P-type high-concentration impurity region and a P-type low-concentration impurity region into which P-type impurities are implanted at different concentrations, and the junction surface includes the P-type low-concentration impurity region and the N-type impurity region. The region is a surface to be joined.
[0013]
The N-type impurity region includes an N-type high-concentration impurity region and an N-type low-concentration impurity region into which N-type impurities are implanted at different concentrations, and the junction surface includes the P-type impurity region and the N-type low-concentration impurity. The region is a surface to be joined.
[0014]
According to a second aspect of the present invention, there is provided a method of manufacturing a photosensor element, comprising: forming a polycrystalline silicon film on a transparent substrate; and forming the polycrystalline silicon film into a semiconductor layer of a switching element and a semiconductor layer of the photosensor element. Etching, a step of forming an alloy film through an insulating film on the transparent substrate on which the polycrystalline silicon film is formed, and a gate electrode of the switching element and a gate electrode of the photosensor element are formed on the alloy film. Etching so as to form a pattern, and processing the gate electrode of the photosensor element so that the sidewall of the photosensor element is inclined with respect to the surface of the polycrystalline silicon film, and using the gate electrode as a mask, the polycrystalline And a step of injecting impurities into the silicon film.
[0015]
In the present invention, for the optical sensor element, the gate electrode is etched so that the side wall thereof is inclined with respect to the surface of the polycrystalline silicon film, and impurities are introduced into the polycrystalline silicon film using the gate electrode as a mask. As a result of the implantation, the implantation amount of the impurity continuously changes in the inclined portion, so that the junction surface between the impurity implanted in advance and the impurity implanted here is inclined.
[0016]
As for the optical sensor element, when the impurity implanted in advance is a P-type impurity, the impurity implanted here is an N-type impurity, and when the impurity implanted in advance is an N-type impurity. The impurity implanted here is a P-type impurity.
[0017]
The inclination angle of the side wall of the gate electrode of the photosensor element with respect to the surface of the polycrystalline silicon film is in the range of 10 ° to 45 °.
[0018]
According to a third aspect of the present invention, there is provided a flat display device comprising: a first transparent substrate having pixels formed in a matrix; a second transparent substrate disposed opposite to the first transparent substrate; a first transparent substrate; A display layer disposed in a gap with the transparent substrate, a backlight disposed on the opposite side of the second transparent substrate to the first transparent substrate, and a semiconductor layer provided for each pixel and formed of a polycrystalline silicon film The switching element and the semiconductor layer are formed of a polycrystalline silicon film that is the same layer as the polycrystalline silicon film, and a P-type impurity region into which the P-type impurity is implanted and an N-type impurity into which the semiconductor layer is implanted. And an optical sensor element formed so that a junction surface of the P-type impurity region and the N-type impurity region is inclined with respect to the surface of the semiconductor layer.
[0019]
The P-type impurity region includes a P-type high-concentration impurity region and a P-type low-concentration impurity region into which P-type impurities are implanted at different concentrations, and the junction surface includes the P-type low-concentration impurity region and the N-type impurity region. The region is a surface to be joined.
[0020]
The N-type impurity region includes an N-type high-concentration impurity region and an N-type low-concentration impurity region into which N-type impurities are implanted at different concentrations, and the junction surface includes the P-type impurity region and the N-type low-concentration impurity. The region is a surface to be joined.
[0021]
According to a fourth aspect of the present invention, there is provided a method for manufacturing a flat panel display device comprising: a step of forming a polycrystalline silicon film on a first transparent substrate; and a semiconductor layer of a switching element and a semiconductor layer of an optical sensor element. Etching to be formed, forming an alloy film through an insulating film on the transparent substrate on which the polycrystalline silicon film is formed, and forming the alloy film on the gate electrode of the switching element and the gate of the optical sensor element Etching so as to form an electrode, and processing so that the side wall of the gate electrode of the optical sensor element is inclined with respect to the surface of the polycrystalline silicon film, and using each of the gate electrodes as a mask A step of injecting impurities into the polycrystalline silicon film, a step of disposing the first transparent substrate and the second transparent substrate opposite to each other, and forming a display layer in the gap therebetween; And having a step of arranging a back light on the opposite side of the first transparent substrate plate, a.
[0022]
The inclination angle of the side wall of the gate electrode of the photosensor element with respect to the surface of the polycrystalline silicon film is in the range of 10 ° to 45 °.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present embodiment will be described with reference to the drawings.
[0024]
[First Embodiment]
FIG. 1 is a plan view showing an overall schematic configuration of a flat display device according to an embodiment. Here, a flat display device in which a display layer is formed of liquid crystal will be described as an example. The scanning line driving circuit 11, the signal line driving circuit 12, and the pixel portion 13 are integrally formed on the first transparent substrate (hereinafter referred to as “array substrate”) 1 by the same manufacturing process. Scan lines Y1 to Yn (hereinafter collectively referred to as “Y”) from the scan line drive circuit 11 and signal lines S1 to Sm (hereinafter collectively referred to as “S”) from the signal line drive circuit 12 are pixels. It is wired so as to intersect on the part 13. Pixels 14 are arranged at each intersection, and the pixels 14 are formed in a matrix on the array substrate 1. The flat display device is an active matrix type in which a switching element is arranged for each pixel 14. Here, a thin film transistor (hereinafter referred to as “pixel transistor”) is used as an example of a switching element for each pixel.
[0025]
FIG. 2 is a plan view showing the configuration of the pixel 14. In the figure, pixels formed in a region surrounded by the signal lines S1 and S2 and the scanning lines Y1 and Y2 are shown. As shown in the figure, the pixel 14 includes a pixel transistor 10, an auxiliary capacitor 20, a light receiving unit 24, and a pixel electrode 25. The light receiving unit 24 includes an optical sensor element 50 that generates current according to the amount of received light, and an electrical signal conversion circuit 51 that converts the current generated by the optical sensor element 50 into a predetermined electrical signal. Here, a gate-controlled diode is used for the optical sensor element 50.
[0026]
The pixel transistor 10 has a gate electrode connected to the scanning line Y 2, a drain electrode connected to the signal line S 1, and a source electrode connected to one terminal of the auxiliary capacitor 20. An auxiliary capacitance line 26 arranged in parallel with the scanning line Y is connected to the other terminal of the auxiliary capacitance 20. Electric power is supplied to the auxiliary capacitor 20 through the auxiliary capacitor line 26. Signal lines S 1 and S 2, a power supply line 22, and a control line 23 are connected to the light receiving unit 24.
[0027]
The pixel transistor 10 is controlled to be turned on / off by a scanning signal supplied from the scanning line driving circuit 11 through the scanning line Y, and a video signal is supplied from the signal line driving circuit 12 through the signal line S. Write to 25.
[0028]
In the light receiving unit 24, the optical sensor element 50 is controlled by a control signal supplied through the control line 23, and a current signal generated by light reception is output to the signal line S.
[0029]
FIG. 3 is a cross-sectional view illustrating a schematic configuration of the flat display device. In the array substrate 1, the optical sensor element 50 is arranged for each pixel on the glass substrate 5, and the entire surface thereof is covered with the transparent organic film 6. A second transparent substrate (hereinafter referred to as “counter substrate”) 2 is disposed on the transparent organic film 6 side of the array substrate 1 so as to face the array substrate 1, and a liquid crystal is used as a display layer in the gap between the array substrate 1 and the counter substrate 2. 3 is arranged. A polarizing plate 7 is attached to the surface of the array substrate 1 opposite to the liquid crystal 3, and a polarizing plate 8 is attached to the surface of the counter substrate 2 opposite to the liquid crystal 3. Further, a backlight 4 is disposed opposite to the opposite side of the counter substrate 2 from the array substrate 1. The polarizing plate 7 of the array substrate 1 is a portion corresponding to the screen of the flat display device, and a detection target 9 used for screen input is disposed to face the polarizing plate 7.
[0030]
FIG. 4 is a schematic diagram showing a cross section of the array substrate 1. On the array substrate 1, a pixel transistor 10, an auxiliary capacitor 20, a P-type transistor 30, an N-type transistor 40, an optical sensor element 50, and the like are formed. The pixel transistor 10, the auxiliary capacitor 20, and the photosensor element 50 are formed for each pixel. The P-type transistor 30 and the N-type transistor 40 are thin film transistors that form the scanning line driving circuit 11 and the signal line driving circuit 12.
[0031]
On the undercoat layer 72 formed on the glass substrate 5, the respective polycrystalline semiconductor layers of the pixel transistor 10, the auxiliary capacitor 20, the P-type transistor 30, the N-type transistor 40, and the photosensor element 50 are formed. In the polycrystalline semiconductor layer of the pixel transistor 10, a drain region 73, a channel region 74, and a source region 75 are formed adjacent to each other in this order. A semiconductor layer 76 is formed in the auxiliary capacitor 20. In the polycrystalline semiconductor layer of the P-type transistor 30, a drain region 77, a channel region 78, and a source region 79 are formed adjacent to each other in this order. In the polycrystalline semiconductor layer of the N-type transistor 40, a drain region 77, a channel region 78, and a source region 79 are formed adjacent to each other in this order. In the polycrystalline semiconductor layer of the optical sensor element 50, a P-type high concentration impurity region 83, a P-type low concentration impurity region 84, and an N-type high concentration impurity region 85 are formed adjacent to each other in this order. The junction surface between the P-type low-concentration impurity region 84 and the N-type high-concentration impurity region 85 is configured to be inclined with respect to the surface of the polycrystalline semiconductor layer in order to enlarge the area.
[0032]
As described above, in the present embodiment, in order to improve the sensitivity of the optical sensor element 50, the thickness of the polycrystalline semiconductor layer is not increased, but the junction surface between the P-type impurity region and the N-type impurity region is increased. By inclining the surface of the crystalline semiconductor layer, the area of the bonding surface is increased.
[0033]
A gate insulating film 86 is formed on the entire upper surface of the undercoat layer 72 on which each semiconductor layer is formed. On the gate insulating film 86, the gate electrode 88 of the pixel transistor 10, the auxiliary capacitor line electrode 21 of the auxiliary capacitor 20, the gate electrode 91 of the P-type transistor 30, the gate electrode 94 of the N-type transistor 40, and the gate of the photosensor element 50 Electrodes 97 are formed respectively. The gate electrode 97 of the optical sensor element 50 has a shape in which the side wall is inclined with respect to the surface of the polycrystalline semiconductor layer. This shape plays an important role in determining the inclination angle of the junction surface between the P-type impurity region and the N-type impurity region. This point will be described later.
[0034]
An interlayer insulating film 87 is formed on the entire surface of the gate insulating film 86 on which each gate electrode is formed. Contact holes reaching the respective polycrystalline semiconductor layers are formed in the interlayer insulating film 87 and the gate insulating film 86, and electrodes are formed in the contact holes. Regarding the pixel transistor 10, the drain electrode 89 is connected to the drain region 73, and the source electrode 90 is connected to the source region 75. In the P-type transistor 30, the drain electrode 92 is connected to the drain region 77 and the source electrode 93 is connected to the source region 79. In the N-type transistor 40, the drain electrode 95 is connected to the drain region 80 and the source electrode 96 is connected to the source region 82. In the optical sensor element 50, the P-type electrode 98 is connected to the P-type high concentration impurity region 83, and the N-type electrode 99 is connected to the N-type high concentration impurity region 85.
[0035]
Next, a method for manufacturing the optical sensor element and a flat display device using the optical sensor element will be described. The array substrate 1 is manufactured by the following steps. First, an undercoat layer 72 made of silicon oxide is formed on the glass substrate 5 by plasma CVD (Chemical Vapor Deposit). An amorphous silicon film of about 60 [nm] is formed on the entire surface. The film thickness is preferably in the range of 50 to 80 [nm]. Siborane (B ₂ H ₅ ). The concentration of boron is 1 × 10 ¹⁶ ~ 1x10 ¹⁷ [/cm ³ ] About.
[0036]
The amorphous silicon film is polycrystallized into an polycrystalline silicon film by excimer laser annealing (ELA). The polycrystalline silicon film is etched by a photolithography process to form prototypes of the polycrystalline semiconductor layers of the pixel transistor 10, the auxiliary capacitor 20, the P-type transistor 30, the N-type transistor 40, and the photosensor element 50. A gate insulating film 86 made of silicon oxide is formed on the entire surface to a thickness of about 140 [nm].
[0037]
An alloy film to be a gate electrode is formed on the gate insulating film 86 by sputtering. For the alloy film, MoW, MoTa or the like is used. Here, the film thickness is about 500 [nm] using MoW. The portion of the alloy film that becomes the gate electrode of the P-type transistor 30 and the side wall portion of the gate electrode 97 located at the boundary between the P-type high-concentration impurity region 83 and the P-type low-concentration impurity region 84 of the optical sensor element 50 are dry-etched. Pattern. The side wall portion of the gate electrode 97 is formed perpendicular to the surface of the polycrystalline silicon film. For dry etching, a reactive ion etching apparatus using high-density plasma is used. Using the patterned alloy film as a mask, the polycrystalline silicon film of the P-type transistor 30 and the optical sensor element 50 is further converted to Siborane (B ₂ H ₅ ). In order to reduce the resistance value in the polycrystalline silicon film and make ohmic contact with the drain electrode 92, the source electrode 93, etc., the boron concentration is 1 × 10 higher than the above implantation. ¹⁹ ~ 1x10 ²⁰ [/cm ³ ] About.
[0038]
Through the steps so far, the channel region 78 is formed in the region where the boron of the P-type transistor 30 is implanted at a low concentration, and the drain region 77 and the source region 79 are formed in the region where the boron is implanted at a high concentration. A region of the optical sensor element 50 into which boron is implanted at a low concentration forms a P-type low concentration impurity region 84, and a region into which boron is implanted at a high concentration forms a P-type high concentration impurity region 83.
[0039]
The gate electrodes of the alloy film pixel transistor 10, auxiliary capacitor 20, and N-type transistor 40, and the gate located at the boundary between the P-type low-concentration impurity region 84 and the N-type high-concentration impurity region 85 of the optical sensor element 50. The side wall portion of the electrode 97 is patterned by dry etching. As the etching gas, SF6 gas and O2 gas are used. By changing this dry etching condition, the inclination angle of the side wall portion of the gate electrode of the optical sensor element 50 with respect to the surface of the polycrystalline silicon film can be controlled. For example, SF ₆ Gas and O ₂ Gas ratio SF ₆ / O ₂ = 250 [sccm] / 550 [sccm], pressure = 70 [Torr], source (Top) power = 2500 W, bias (substrate) power = 500 W, the tilt angle was 30 °. The tilt angle is O ₂ Increasing the gas ratio decreases the O ₂ Increasing the gas ratio will increase it. The range of the inclination angle is preferably 10 to 45 °.
[0040]
Using the gate electrode formed by patterning the alloy film as a mask, phosphine (PH) is formed on the polycrystalline semiconductor layers of the pixel transistor 10, the auxiliary capacitor 20, the N-type transistor 40, and the optical sensor element 50. ₃ ). The concentration of implanted phosphorus is 1 × 10 higher than the concentration of initially implanted boron. ²⁰ ~ 1x10 ²¹ [/cm ³ ] About.
[0041]
Through the steps so far, the region of the pixel transistor 10 into which boron is implanted at a low concentration forms a channel region 74, and the region into which phosphorus is implanted at a high concentration forms a drain region 73 and a source region 75, respectively. The polycrystalline silicon film in which phosphorus in the auxiliary capacitor 20 is implanted at a high concentration forms a semiconductor layer 76. The region of the N-type transistor 40 in which boron is implanted at a low concentration forms a channel region 81, and the region in which phosphorus is implanted at a high concentration forms a drain region 80 and a source region 82, respectively. A region of the optical sensor element 50 in which phosphorus is implanted at a high concentration forms an N-type high concentration impurity region 85.
[0042]
In the phosphine injection in the optical sensor element 50, since the side wall of the gate electrode 97 is inclined, the injection amount continuously changes at the inclined portion. That is, in the N-type high concentration impurity region 85, the impurity implantation depth gradually changes in accordance with the position of the inclined portion. As a result, the junction surface between the P-type impurity region and the N-type impurity region is inclined with respect to the surface of the polycrystalline semiconductor layer, and the area is increased as compared with the case where the interface is not inclined.
[0043]
Subsequently, an interlayer insulating film 87 made of silicon oxide is formed on the entire surface of the gate insulating film 86 with a film thickness of about 600 [nm] by plasma CVD. The deposition gas is SiH ₄ , N ₂ O is used. A contact hole reaching the drain region 73 and the source region 75 of the pixel transistor 10, a contact hole reaching the semiconductor layer 76 of the auxiliary capacitor 20, and the P-type transistor 30 with respect to the gate insulating film 86 and the interlayer insulating film 87 by photoetching. Contact holes reaching the drain region 77 and the source region 79, contact holes reaching the drain region 80 and the source region 82 of the N-type transistor 40, and the P-type high-concentration impurity region 83 and the N-type high height of the photosensor element 50, respectively. Contact holes reaching the concentration impurity regions 85 are formed.
[0044]
An alloy film is formed on the entire surface of the gate insulating film 86 by sputtering. A metal such as Al, Mo, or Ti is used for the alloy film. By patterning the alloy film into a predetermined shape by a photoetching method, the drain electrode 89 and the source electrode 90 of the pixel transistor 10, the drain electrode 92 and the source electrode 93 of the P-type transistor 30, the drain electrode 95 of the N-type transistor 40, and A source electrode 96, a P-type electrode 98 and an N-type electrode 99 of the photosensor element 50 are formed.
[0045]
By forming the gate electrode, the drain electrode, and the source electrode, various wirings are performed simultaneously. Regarding the pixel transistor 10, the gate electrode 88 forms a wiring that connects the pixel transistor 10 to the scanning line Y, the drain electrode 89 forms a wiring that connects the drain region 73 and the signal line S, and the source electrode 90 A wiring for connecting the source region 75 and the semiconductor layer 76 of the auxiliary capacitor 20 is formed. For the P-type transistor 30 and the N-type transistor 40, the drain electrodes 92 and 95 and the source electrodes 93 and 96 form a wiring to the scanning line Y in the scanning line driving circuit 11, and the signal line S in the signal line driving circuit 12. Form wiring to. For the optical sensor element 50, the gate electrode 97 forms a wiring to the control line 23, the P-type electrode 98 forms a wiring for connecting the P-type high concentration impurity region 83 and the signal line S, and the N-type electrode. Reference numeral 99 denotes a wiring for connecting the N-type high concentration impurity region 85 and the signal line S.
[0046]
The transparent organic film 6 is formed on the entire surface of the interlayer insulating film 87 on which various wirings are formed, and the pixel electrode 25 is formed thereon. An alignment film is formed by applying a low-temperature cure type polyimide to the entire surface and performing a rubbing process. The array substrate 1 is manufactured through the above steps.
[0047]
The array substrate 1 and the counter substrate 2 on which the counter electrode is formed are arranged to face each other, and the liquid crystal 3 is injected into the gap to be sealed. A polarizing plate 7 is attached to the surface of the array substrate 1 opposite to the liquid crystal 3, and a polarizing plate 8 is attached to the surface of the counter substrate 2 opposite to the liquid crystal 3. A backlight 4 is arranged on the opposite side of the counter substrate 2 from the array substrate 1. A flat display device is manufactured by the above process.
[0048]
The performance of the switching element and the optical sensor element manufactured by such a process was examined. Here, the thickness of each polycrystalline semiconductor layer was set to 0.06 [μm]. The depth of the P-type low-concentration impurity region 84 serving as the sensor portion of the optical sensor element 50 is 30 [μm], the width is 2 [μm], and the inclination angle of the inclined portion of the gate electrode 97 is 30 °. Under this condition, the length of the inclined portion of the PN junction surface of the P-type impurity region and the N-type impurity region of the optical sensor element 50 was 0.9 [μm]. The area of the PN junction surface at this time is 30 × 0.9 = 27 [μm ² ]. On the other hand, as shown in FIG. 5, when the PN junction surface of the optical sensor element 50 is perpendicular to the surface of the polycrystalline semiconductor layer (inclination angle 90 °), the area is 30 × 0.06 = 1.8 [ μm ² ]. Thus, it was confirmed that the area of the PN junction surface is about 15 times when the inclination angle is 30 °.
[0049]
The switching element at this time has a mobility of 120 cm in the P-type transistor 30. ² / Vs] and threshold voltage −1.4 [V], and the mobility of the N-type transistor 40 is 160 [cm]. ² / Vs] and threshold voltage 1.3 [V], and good characteristics were obtained.
[0050]
FIG. 6 is a graph showing the voltage dependence characteristics of the current generated when light is applied to the optical sensor element 50. An example in which the inclination angle of the gate electrode 97 is 30 ° and a comparative example in which the inclination angle is 90 ° will be described. A voltage of −5 [V] was applied to the gate electrode 97. As shown in the figure, it was confirmed that the current of the example was about 10 times that of the comparative example. This is due to the fact that the area that becomes the depletion layer is expanded by increasing the area of the PN junction surface, so that light is absorbed more effectively.
[0051]
Therefore, according to the present embodiment, the junction surface of the P-type impurity region and the N-type impurity region of the optical sensor element 50 is formed so as to be inclined with respect to the surface of the polycrystalline silicon film. Since the area is increased and light is more easily absorbed, the sensitivity of the optical sensor element 50 can be improved without increasing the thickness of the polycrystalline silicon film.
[0052]
According to the present embodiment, in the manufacture of the optical sensor element 50, the gate electrode 97 is etched so that the side wall thereof is inclined with respect to the surface of the polycrystalline silicon film, and this gate electrode 97 is used as a mask to make polycrystalline. By implanting impurities into the silicon film, the amount of implanted impurities continuously changes at the inclined portion, and the junction surface between the previously implanted impurities and the implanted impurities becomes inclined. The optical sensor element 50 with improved sensitivity can be formed on the transparent substrate simultaneously with the switching element without increasing the number of manufacturing steps, and the total cost can be reduced.
[0053]
FIG. 7 is a cross-sectional view showing a state where light is applied to the optical sensor element 50. The optical sensor element 50 receives the light irradiated from the backlight 4 and reflected by the detection target 9 by the P-type low concentration impurity region 84. When a printed material is used as the detection object, the light reflectance is different between the white portion and the black portion, so that the printed material can be read. When light directly enters the P-type low-concentration impurity region 84 from the backlight 4, an extra current flows through the photosensor element 50, and the accuracy of image input deteriorates. Although it is conceivable to separately provide a light-shielding film in order to shield direct light, in this embodiment, since the direct light is shielded by the gate electrode 97, there is an advantage that no extra current flows.
[0054]
[Second Embodiment]
FIG. 8 is a cross-sectional view showing the configuration of the array substrate in the present embodiment. 4 is basically the same as FIG. 4, but in this embodiment, the N-type impurity region of the optical sensor element 50 is formed by the N-type low-concentration impurity region 113 and the N-type high-concentration impurity region 85 having different concentrations. The PN junction surface is characterized in that it is formed by a surface where the P-type low-concentration impurity region 84 and the N-type low-concentration impurity region 113 are joined. In addition, the same components as those in FIG.
[0055]
In order to form the polycrystalline semiconductor layer of the optical sensor element 50 in this way, as described in the first embodiment, after forming the gate electrode 97 with the side wall portion inclined with respect to the optical sensor element 50. Using the gate electrode as a mask, the polycrystalline semiconductor layers of the pixel transistor 10, the auxiliary capacitor 20, the N-type transistor 40, and the optical sensor element 50 are formed with phosphine (PH ₃ ) First, 1 × 10 ¹⁸ [/cm ³ Inject phosphorus at a low concentration. Next, using the resist as a mask for the inclined portion, 1 × 10 ²⁰ [/cm ³ Inject phosphorus at a high concentration.
[0056]
By this step, the N-type low concentration impurity region 113 and the N-type high concentration impurity region 85 are formed for the optical sensor element 50.
[0057]
At this time, if both side walls of the gate electrode 110 of the N-type transistor 40 are inclined with respect to the surface of the polycrystalline semiconductor layer, the low-concentration impurity region 111 is also formed in the polycrystalline semiconductor layer of the N-type transistor 40. And 112 are formed.
[0058]
For the optical sensor element 50, when the intensity of the irradiated light is set to 5000 lux, the ratio of the current generated when white paper is used as the object to be detected to the current generated when black paper is used, the current (white It was confirmed that the value of (paper) / current (black paper) was 100 in the example of the first embodiment, but 500 in the example of the present embodiment.
[0059]
Therefore, according to the present embodiment, the polycrystalline semiconductor layer of the photosensor element 50 is formed of the P-type high concentration impurity region 83, the P-type low concentration impurity region 84, the N-type low concentration impurity region 113, and the N-type high concentration impurity region. By forming the PN junction surface at the surface where the P-type low-concentration impurity region 84 and the N-type low-concentration impurity region 113 are joined, the sensitivity of the photosensor element can be further improved.
[0060]
【The invention's effect】
As described above, according to the photosensor element and the flat display device according to the present invention, the sensitivity of the photosensor element can be improved without deteriorating the characteristics of the switching element.
[0061]
According to the manufacturing method of the optical sensor element and the manufacturing method of the flat display device according to the present invention, the optical sensor element with improved sensitivity can be formed in the same manufacturing process as the switching element, and the total cost can be reduced. it can.
[Brief description of the drawings]
FIG. 1 is a plan view showing an overall schematic configuration of a flat display device according to a first embodiment.
FIG. 2 is a plan view illustrating a configuration of a pixel in the flat display device.
FIG. 3 is a cross-sectional view showing a schematic configuration of the flat display device.
FIG. 4 is a schematic view showing a cross section of an array substrate in the flat display device.
FIG. 5 is a cross-sectional view showing a comparative example of an optical sensor element.
FIG. 6 is a graph showing voltage dependency characteristics of current generated when light is applied to the optical sensor element.
FIG. 7 is a cross-sectional view showing a state in which light is irradiated to the photosensor elements of the array substrate.
FIG. 8 is a cross-sectional view showing a configuration of an array substrate in a second embodiment.
[Explanation of symbols]
1 ... Array substrate
2 ... Counter substrate
3 ... Liquid crystal
4 ... Backlight
5 ... Glass substrate
6 ... Transparent organic film
7,8 ... Polarizing plate
9 ... Detection object
10: Pixel transistor
11 Scanning line drive circuit
12 ... Signal line drive circuit
13. Pixel part
14 ... Pixel
20 ... Auxiliary capacity
21 ... Auxiliary capacitance line electrode
22 ... Power line
23 ... Control line
24. Light receiving part
25. Pixel electrode
26 ... Auxiliary capacitance line
30 ... P-type transistor
40 ... N-type transistor
50. Optical sensor element
72. Undercoat layer
73: Drain region of the pixel transistor
74: Pixel transistor channel region
75: Source region of pixel transistor
76 ... Auxiliary capacitor semiconductor layer
77 ... D-type transistor drain region
78 ... Channel region of P-type transistor
79 ... Source region of P-type transistor
80 ... N-type transistor drain region
81 ... Channel region of N-type transistor
82 ... Source region of N-type transistor
83 ... P-type high concentration impurity region of the optical sensor element
84, 103 ... P-type low concentration impurity region of the optical sensor element
85, 104 ... N-type high concentration impurity region of the optical sensor element
86 ... Gate insulating film
87 ... Interlayer insulating film
88. Pixel transistor gate electrode
89 ... Drain electrode of pixel transistor
90 ... Source electrode of pixel transistor
91 ... Gate electrode of P-type transistor
92 ... P-type transistor drain electrode
93 ... Source electrode of P-type transistor
94. Gate electrode of N-type transistor
95 ... N-type transistor drain electrode
96 ... Source electrode of N-type transistor
97, 102 ... Gate electrodes of optical sensor elements
98 ... P-type electrode of optical sensor element
99 ... N-type electrode of optical sensor element
110: Gate electrode of N-type transistor
111, 112... Low concentration impurity region of N-type transistor
113... N-type low concentration impurity region of optical sensor element

Claims

A P-type impurity region in which a P-type impurity is implanted in a polycrystalline silicon film formed on a transparent substrate; and an N-type impurity region in which an N-type impurity is implanted. The P-type impurity region and the N-type impurity region An optical sensor element, wherein the bonding surface is inclined with respect to the surface of the polycrystalline silicon film.

The P-type impurity region includes a P-type high concentration impurity region and a P-type low concentration impurity region into which P-type impurities are implanted at different concentrations,
2. The optical sensor element according to claim 1, wherein the bonding surface is a surface where the P-type low concentration impurity region and the N-type impurity region are bonded.

The N-type impurity region includes an N-type high-concentration impurity region and an N-type low-concentration impurity region into which N-type impurities are implanted at different concentrations,
3. The optical sensor element according to claim 1, wherein the bonding surface is a surface where the P-type impurity region and the N-type low concentration impurity region are bonded.

A first transparent substrate having pixels formed in a matrix;
A second transparent substrate disposed opposite the first transparent substrate;
A display layer disposed in a gap between the first transparent substrate and the second transparent substrate;
A backlight disposed on the opposite side of the second transparent substrate from the first transparent substrate;
A switching element provided for each pixel, wherein the semiconductor layer is formed of a polycrystalline silicon film;
A semiconductor layer is formed of the same polycrystalline silicon film as the polycrystalline silicon film, and includes a P-type impurity region into which the P-type impurity is implanted and an N-type impurity region into which the N-type impurity is implanted. An optical sensor element formed such that a joint surface between the P-type impurity region and the N-type impurity region is inclined with respect to a surface of the semiconductor layer;
A flat display device comprising:

The P-type impurity region includes a P-type high concentration impurity region and a P-type low concentration impurity region into which P-type impurities are implanted at different concentrations,
5. The flat display device according to claim 4 , wherein the bonding surface is a surface where the P-type low concentration impurity region and the N-type impurity region are bonded.

The N-type impurity region includes an N-type high-concentration impurity region and an N-type low-concentration impurity region into which N-type impurities are implanted at different concentrations,
6. The flat display device according to claim 4 , wherein the bonding surface is a surface where the P-type impurity region and the N-type low concentration impurity region are bonded.