JP4245692B2

JP4245692B2 - Dual-gate CMOS semiconductor device and manufacturing method thereof

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Publication number: JP4245692B2
Application number: JP22688498A
Authority: JP
Inventors: 雅行中野; 浩岩田; 誠三柿本; 俊匡松岡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-08-11
Filing date: 1998-08-11
Publication date: 2009-03-25
Anticipated expiration: 2018-08-11
Also published as: JP2000058668A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）型半導体装置およびその製造方法に関し、特にＰチャネルＭＯＳ（以下「ＰＭＯＳ」という。）型素子にはＰ型不純物（アクセプタ）を導入したポリシリコンゲート電極を備え、ＮチャネルＭＯＳ（以下「ＮＭＯＳ」という。）型素子にはＮ型不純物（ドナー）を導入したポリシリコンゲート電極を備えたデュアルゲートＣＭＯＳ型半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
一般に、半導体集積回路（ＬＳＩ）には消費電力が小さいＣＭＯＳ型半導体装置が使用されている。このＣＭＯＳ型半導体装置はＰＭＯＳ型素子とＮＭＯＳ型素子とにより構成されている。また、ＰＭＯＳ型素子およびＮＭＯＳ型素子のいずれのポリシリコンゲート電極にもＮ⁺ポリシリコン膜が広く用いられている。このため、ＮＭＯＳ型素子は表面チャネル型構造になり、ＰＭＯＳ型素子は埋込チャネル型構造になる。
【０００３】
しかし、ＣＭＯＳ型半導体装置の微細化が進むにつれ、短チャネル効果やホットキャリア効果などの問題が生じてきた。特に、ＰＭＯＳ型素子にはこのような問題がより切実に現われてくる。というのも、ＰＭＯＳ型素子は埋込チャネル型構造になっている。このため、表面チャネル型構造のＮＭＯＳ型素子に比べて短チャネル効果を抑制することが困難になるからである。このような課題を解決するためにデュアルゲートＣＭＯＳ型半導体装置が近年使われるようになってきた。この、デュアルゲートＣＯＭＳ型半導体装置では、ＰＭＯＳ型素子を短チャネル効果の抑制が可能な表面チャネル型構造にするため、新たにＰ⁺ポリシリコンゲート電極（アクセプタイオン注入により低抵抗化されたポリシリコンゲート電極）を用いている。
【０００４】
一般的に、デュアルゲートＣＭＯＳ型半導体装置においては、Ｐ⁺ポリシリコンゲート電極の導入不純物としてボロンが用いられ、Ｎ⁺ポリシリコンゲート電極の導入不純物として砒素またはリンが用いられている。Ｐ⁺ポリシリコンゲート電極の採用にあたり、ゲート電極の低抵抗化を行なうためには不純物注入による手法を用いる必要がある。しかし、不純物注入による手法を用いたのでは、注入時またはその注入不純物の活性化時において、ゲート電極に注入された不純物がゲート酸化膜を突き抜けて基板チャネル部へ侵入して、しきい値電圧がシフトしたり、ゲート酸化膜の耐圧信頼性が劣化するなどの諸問題が生じる。このため、所望のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）特性が得られなくなる。この問題を解決するために、プロセス温度を下げてボロンの拡散を抑制すること、またはポリシリコン膜の膜厚を大きくすることが有効である。しかしながら、プロセス温度を下げるとＮ型ポリシリコンゲート電極に導入される砒素の拡散はボロン以上に抑えられ、Ｎ型ポリシリコンゲート電極を部分空乏化させたり、高抵抗化させるという問題が生じる。ゲート電極が部分空乏化すると、ゲート電圧がシリコン基板に十分印加されない。このため、所望の素子性能が得られなくなる。一方、部分空乏化や高抵抗化を防ぐために注入エネルギーを大きくすることが考えられる。しかし、ゲート電極への不純物注入は、一般的にソース・ドレイン領域への不純物注入と同時に行なわれる。このため、ソース・ドレイン領域の接合が深くなり、その結果、短チャネル効果が比較的長いゲート長の素子から出始め、微細なトランジスタが形成できくなる。
【０００５】
本発明者らはデュアルゲートＣＭＯＳ型半導体装置を試作した。そのときのＮＭＯＳ型素子に対する実験結果を図８および図９に示す。図８はＮＭＯＳ型素子のしきい値電圧とゲート長との関係を示す。図９はＮＭＯＳ型素子のゲート電極のＣ−Ｖ特性を示す。砒素の注入エネルギーの他はすべて同じ条件で試作し、ポリシリコン膜の膜厚は１５０ｎｍである。これらの図より、注入エネルギーを小さくすると短チャネル効果は抑制される（図８）が、ゲート電極は空乏化する（図９）ことがわかる。よって、短チャネル効果の抑制とゲート電極の空乏化とはトレードオフの関係にあることがわかる。このときのＰＭＯＳ型素子では正常な特性が得られていた。そこで、ＮＭＯＳ型素子の空乏化を抑制するためにポリシリコン膜厚を小さくした。図１０に示すように、ポリシリコン膜の膜厚が１００ｎｍ以下のとき、ＮＭＯＳ型素子は短チャネル効果を抑制することができ、かつゲート電極も空乏化しなかった。しかしながら、このときＰＭＯＳ型素子に特性不良が発生した。これはボロンがゲート電極からシリコン基板に突き抜けたためと思われる。このようにＰＭＯＳ型素子のボロン突き抜けを抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制することは難しい。また、仮にＰＭＯＳ型素子におけるボロンの突き抜けとＮＭＯＳ型素子におけるゲート電極空乏化とを同時に抑制できるゲート電極膜厚の条件が、１００〜１５０ｎｍに存在するとしても、プロセスマージンが非常に小さくなってしまう。
【０００６】
そこで、特開平６−２７５７８８号公報に開示のデュアルゲートＣＭＯＳ型半導体装置の製造方法では、Ｎ型ポリシリコンゲート電極が空乏化しないように、Ｎ型ポリシリコンゲート電極を形成するノンドープポリシリコン膜の代わりに、リンドープポリシリコン膜（リン濃度：５×１０¹⁹／ｃｍ³）を用いる方法が提案されている。このリンドープポリシリコン膜は、ジシランとホスフィンとを反応ガスとし、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）装置で成膜される。
【０００７】
【発明が解決しようとする課題】
しかし、上記したリンドープポリシリコン膜は、通常のノンドープポリシリコン膜を成膜するＬＰＣＶＤ装置と同一の装置では成膜することができない。具体的には通常のＬＰＣＶＤ装置の石英ボートよりもウエハ間隔の大きい（通常２倍以上）、特殊な石英ボートを使用する必要がある。このため、８インチウエハの場合、１回の処理で５０枚程度の処理能力しかない。また、リンドープポリシリコン膜の堆積速度は小さい。このため、通常の成膜に比べてスループットが大幅に減少する。さらに、ポリシリコン膜中のリン濃度を５×１０¹⁹／ｃｍ³に設定するためには、ガス導入用ノズルを特殊なものにするとともに、ボートを回転させるなど、通常の装置にはない機能を備える必要がある。このため、ＬＰＣＶＤ装置が高価なものになり、製造コストが高くなるという問題がある。
【０００８】
本発明は、上述の課題を解決するためになされたもので、その目的は、ＰＭＯＳ型素子のボロン突き抜けを抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制することができる、デュアルゲートＣＭＯＳ型半導体装置を提供することである。
【０００９】
本発明の他の目的は、通常のプロセスと同様のスループットを得ることができ、かつ製造コストが高くなることがない、ＰＭＯＳ型素子のボロン突き抜けを抑えつつ、ＮＭＯＳ型素子の短チャネル効果を抑制することができるデュアルゲートＣＭＯＳ型半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係るデュアルゲートＣＭＯＳ型半導体装置は、シリコン基板上にそれぞれ形成されたＰチャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素子とを含み、ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した第１の電極を含み、ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した第２の電極を含み、第２の電極の膜厚は、第１の電極の膜厚よりも小さい。第１の電極は、第２の電極と同じ膜厚の第３の電極と、第３の電極の上に形成された絶縁膜と、絶縁膜の上に形成された第４の電極とを含む。
【００１１】
請求項１に記載の発明に係るデュアルゲートＣＭＯＳ型半導体装置は、ＮＭＯＳ型素子のゲート電極の膜厚が十分に小さいため、ＮＭＯＳ型素子のゲート電極が空乏化することがない。それと同時に、注入エネルギーを低く設定できるため、短チャネル効果を抑制できる。また、ＰＭＯＳ型素子のゲート電極膜厚は十分に大きい。このため、ボロンがゲート酸化膜を突き抜けてトランジスタ特性が劣化することもない。
【００１４】
ＰＭＯＳ型素子のゲート電極は、第３の電極、絶縁膜および第４の電極を備えた堆積構造であることを特徴とする。このため、ＮＭＯＳ型素子領域をエッチングする際に、絶縁膜上で制御よく蝕刻をとめることができる。これにより、ＮＭＯＳ型素子のゲート電極膜厚を均一性よく加工でき、特性ばらつきを抑えることができる。さらに、この堆積構造中に絶縁膜があることによって、ＮＭＯＳ型素子のゲート電極へ導入される不純物（砒素やリン）がＰＭＯＳ型素子のゲート電極と絶縁膜の界面付近に拡散（相互拡散）して、ＰＭＯＳ型素子のしきい値電圧がシフトすることを抑制することができる。これは、砒素やリンの酸化膜中の拡散速度が非常に遅いためである。
【００１５】
好ましくは、第２、第３および第４の電極は、ポリシリコンからなる。
【００１６】
特に、絶縁膜は、シリコン酸化膜である。特に、シリコン酸化膜の膜厚は、０．５ｎｍ〜２ｎｍである。
【００１７】
シリコン酸化膜中のボロンの拡散速度は非常に大きいので、ＰＭＯＳ型素子は空乏化し難いという特徴がある。
【００１８】
好ましくは、第１の電極の膜厚は、第２の電極の膜厚の１．５倍以上である。
【００１９】
ＮＭＯＳ型素子のゲート電極の膜厚はＰＭＯＳ型素子のゲート電極の膜厚に比べて十分小さい。このため、ＮＭＯＳ型素子におけるゲート電極の空乏化の防止および短チャネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防止とを同時に満足できるプロセスマージンが大きくなる。我々の実験では、図４に示すように、ＰＭＯＳ型素子とＮＭＯＳ型素子のゲート電極膜厚の比が１．５以上のとき、良好な結果が得られている。
【００２０】
特に、第１の電極の膜厚は、５０ｎｍ以上２５０ｎｍ以下であり、第２の電極の膜厚は、１００ｎｍ以上３５０ｎｍ以下である。
【００２１】
ＮＭＯＳ型素子のゲート電極の膜厚がＰＭＯＳ型素子のそれに比べて十分小さい。このため、ＮＭＯＳ型素子におけるゲート電極の空乏化の防止および短チャネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防止とを同時に満足できるプロセスマージンが大きくなる。ＮＭＯＳ型素子のゲート電極膜厚の下限値が５０ｎｍなのは、５０ｎｍ以下では均一なポリシリコン膜を成長させることが困難だからである。ポリシリコン膜は一般的に化学気相成長法（ＬＰＣＶＤ）により形成されるが、ポリシリコン膜の粒径は約５０ｎｍなので、この膜厚以下で均一な膜を形成することは困難である。また、ゲート電極膜厚が５０ｎｍ以下になると、不純物として砒素を注入する際に砒素がシリコン基板まで突き抜けて特性劣化を起こしやすくなる。一方、ＮＭＯＳ型素子のゲート電極膜厚を２５０ｎｍより大きくすると、ゲート電極の空乏化を防ぐために砒素の注入エネルギーを大きく設定する必要がある。このため、ソース・ドレインの接合が深くなって短チャネル効果が顕著になる。ＰＭＯＳ型素子においてゲート電極膜厚を１００ｎｍより小さくすると、ボロンがシリコン基板中に突き抜けて素子の特性劣化を起こしやすくなる。一方、ＰＭＯＳ型素子のゲート電極膜厚を３５０ｎｍより大きくすると、ＮＭＯＳ型素子のときと同様に、ゲート電極の空乏化を防ぐためにボロンの注入エネルギーを大きく設定する必要がある。このため、ソース・ドレインの接合が深くなって短チャネル効果が顕著になる。
【００２４】
請求項７に記載の発明は、デュアルゲートＣＭＯＳ型半導体装置の製造方法である。デュアルゲートＣＭＯＳ型半導体装置は、シリコン基板上にそれぞれ形成されたＰチャネルＭＯＳ型素子と、ＮチャネルＭＯＳ型素子とを含み、ＰチャネルＭＯＳ型素子は、Ｐ型不純物を導入した第１の電極を含み、ＮチャネルＭＯＳ型素子は、Ｎ型不純物を導入した第２の電極を含む。第２の電極の膜厚は、第１の電極の膜厚よりも小さい。その製造方法は、シリコン基板上にゲート絶縁膜を形成する工程と、形成されたゲート絶縁膜の上に第１のポリシリコン膜を形成する工程と、形成された第１のポリシリコン膜の上に絶縁膜を形成する工程と、形成された絶縁膜の上に第２のポリシリコン膜を形成する工程と、ＮチャネルＭＯＳ型素子領域に形成された第２のポリシリコン膜を絶縁膜の表面が露出するまでエッチングする工程と、ＰチャネルＭＯＳ型素子領域に形成された第１および第２のポリシリコン膜をパターニングして第１の電極を形成する工程と、ＮチャネルＭＯＳ型素子領域に形成された第１のポリシリコン膜をパターニングして第２の電極を形成する工程とを含む。
【００２５】
第１のポリシリコン膜を形成し、その上に絶縁膜を形成し、さらに絶縁膜の上に第２のポリシリコン膜を形成する。このように、ポリシリコン膜の堆積構造を形成する。ＮＭＯＳ型素子領域では、第２のポリシリコン膜を絶縁膜の表面が露出するまでエッチングが施される。このため、ＮＭＯＳ型素子領域をエッチングする際に、絶縁膜上で制御よく蝕刻を止めることができる。これにより、ＮＭＯＳ型素子のゲート電極膜厚を均一性よく加工でき、特性ばらつきを抑えることができる。さらに、この堆積構造中に絶縁膜があることによって、ＮＭＯＳ型素子のゲート電極へ導入される不純物（砒素やリン）がＰＭＯＳ型素子のゲート電極と絶縁膜の界面付近に拡散（相互拡散）して、ＰＭＯＳ型素子のしきい値電圧がシフトすることを抑制することができる。これは、砒素やリンの酸化膜中の拡散速度が非常に遅いためである。
【００２６】
この製造方法では、特殊なプロセスを用いずに、通常使用されている一般的なプロセスを用いて簡単にデュアルゲートＭＯＳ型半導体装置を形成できる。このため、通常のプロセスと同様のスループットを得ることができる。また、特殊な装置を用いる必要がないため、製造コストが高くなることもない。
【００２７】
このプロセスで形成されたデュアルゲートＣＭＯＳ型半導体装置は、ＰＭＯＳ型素子のゲート電極の膜厚よりもＮＭＯＳ型素子のゲート電極の膜厚が小さいことを特徴とする。ＮＭＯＳ型素子のゲート電極の膜厚が十分に小さいため、ＮＭＯＳ型素子のゲート電極が空乏化することがない。それと同時に、注入エネルギーを低く設定できるため、短チャネル効果を抑制できる。また、ＰＭＯＳ型素子のゲート電極膜厚は十分に大きい。このため、ボロンがゲート酸化膜を突き抜けてトランジスタ特性が劣化することもない。
【００２８】
好ましくは、第１のポリシリコン膜を形成する工程と、絶縁膜を形成する工程と、第２のポリシリコン膜を形成する工程とは、同一装置にて連続的に行われる。
【００２９】
堆積構造を形成する工程が、同一装置にて連続的に行われることを特徴とする。第１のポリシリコン膜を形成直後に第２のポリシリコン膜を形成することにより、第１のポリシリコン膜と第２のポリシリコン膜の界面に自然酸化膜やカーボンなどの不純物が混入するのを防止することができる。このため、良好な特性をもったＰＭＯＳ型素子を得ることができるとともに、ゲート電極加工が単層のポリシリコン膜のときと同様にデュアルゲートＣＭＯＳ型半導体装置の製造を円滑に行なうことができる。
【００３０】
好ましくは、絶縁膜は、シリコン酸化膜である。特に、シリコン酸化膜の膜厚は、０．５ｎｍ〜２ｎｍである。
【００３１】
シリコン酸化膜中のボロンの拡散速度は非常に大きい。このため、ＰＭＯＳ型素子は空乏化し難い。また、ポリシリコン膜のシリコン酸化膜に対する選択比は１００〜２００と非常に大きいので、ＮＭＯＳ型素子領域の第２のポリシリコン膜をエッチングする際、制御よく加工することができる。
【００４３】
好ましくは、第１の電極の膜厚は、第２の電極の膜厚の１．５倍以上である。
【００４４】
ＮＭＯＳ型素子のゲート電極の膜厚はＰＭＯＳ型素子のゲート電極の膜厚に比べて十分小さい。このため、ＮＭＯＳ型素子におけるゲート電極の空乏化の防止および短チャネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防止とを同時に満足できるプロセスマージンが大きくなる。我々の実験では、図４に示すように、ＰＭＯＳ型素子とＮＭＯＳ型素子のゲート電極膜厚の比が１．５以上のとき、良好な結果が得られている。
【００４５】
特に、第１の電極の膜厚は、５０ｎｍ以上２５０ｎｍ以下であり、第２の電極の膜厚は、１００ｎｍ以上３５０ｎｍ以下である。
【００４６】
ＮＭＯＳ型素子のゲート電極の膜厚がＰＭＯＳ型素子のそれに比べて十分小さい。このため、ＮＭＯＳ型素子におけるゲート電極の空乏化の防止および短チャネル効果の抑制と、ＰＭＯＳ型素子におけるボロンのゲート酸化膜突き抜け防止とを同時に満足できるプロセスマージンが大きくなる。ＮＭＯＳ型素子のゲート電極膜厚の下限値が５０ｎｍなのは、５０ｎｍ以下では均一なポリシリコン膜を成長させることが困難だからである。ポリシリコン膜は一般的にＬＰＣＶＤ法により形成されるが、ポリシリコン膜の粒径は約５０ｎｍなので、この膜厚以下で均一な膜を形成することは困難である。また、ゲート電極膜厚が５０ｎｍ以下になると、不純物として砒素を注入する際に砒素がシリコン基板まで突き抜けて特性劣化を起こしやすくなる。一方、ＮＭＯＳ型素子のゲート電極膜厚を２５０ｎｍより大きくすると、ゲート電極の空乏化を防ぐために砒素の注入エネルギーを大きく設定する必要がある。このため、ソース・ドレインの接合が深くなって短チャネル効果が顕著になる。ＰＭＯＳ型素子においてゲート電極膜厚を１００ｎｍより小さくすると、ボロンがシリコン基板中に突き抜けて素子の特性劣化を起こしやすくなる。一方、ＰＭＯＳ型素子のゲート電極膜厚を３５０ｎｍより大きくすると、ＮＭＯＳ型素子のときと同様に、ゲート電極の空乏化を防ぐためにボロンの注入エネルギーを大きく設定する必要がある。このため、ソース・ドレインの接合が深くなって短チャネル効果が顕著になる。
【００４７】
【発明の実施の形態】
（実施の形態１）
図１を参照して、本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置は、シリコン半導体基板１０１と、シリコン半導体基板１０１上にそれぞれ形成されたＰウェル１０２およびＮウェル１０３と、Ｐウェル１０２およびＮウェル１０３上に形成されたフィールド酸化膜（素子分離領域）１０４と、Ｐウェル１０２上に形成されたＮＭＯＳトランジスタと、Ｎウェル１０３上に形成されたＰＭＯＳトランジスタとを含む。
【００４８】
ＮＭＯＳトランジスタは、ゲート酸化膜１０５ａと、Ｎ⁺ポリシリコンゲート電極１０６ａと、サイドウォールスペーサ１１０ａと、ソース・ドレイン領域（深いＮ型拡散層）１１１と、ＬＤＤ（Lightly Doped Drain ）領域（浅いＮ型拡散層）１０８と、シリサイド膜１１３ａと、層間絶縁膜１１４と、メタル配線１１５ａおよび１１５ｂとを含む。
【００４９】
ＰＭＯＳトランジスタは、ゲート酸化膜１０５ｂと、Ｐ⁺ポリシリコンゲート電極１０６ｂと、サイドウォールスペーサ１１０ｂと、ソース・ドレイン領域（深いＰ型拡散層）１１２と、ＬＤＤ領域（浅いＰ型拡散層）１０９と、シリサイド膜１１３ｂと、層間絶縁膜１１４と、メタル配線１１５ｃおよび１１５ｄとを含む。
【００５０】
上記デュアルゲートＣＭＯＳ型半導体装置において、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚はＰＭＯＳ型素子のゲート電極１０６ｂの膜厚よりも小さい。ゲート電極１０６ａの膜厚は５０〜２５０ｎｍであり、ゲート電極１０６ｂの膜厚は１００〜３５０ｎｍである。また、ゲート電極１０６ｂの膜厚は、ゲート電極１０６ａの膜厚の１．５倍以上である。
【００５１】
ＮＭＯＳ型素子のゲート電極１０６ａの膜厚は十分小さい。このため、ゲート電極１０６ａが空乏化することがない。また、注入エネルギーを低く設定できるため、短チャネル効果を抑制できる。ＰＭＯＳ型素子のゲート電極１０６ｂの膜厚は十分大きい。このため、ボロンがゲート酸化膜１０５ｂを突き抜けて、トランジスタの特性を劣化させることもない。
【００５２】
本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置では、ゲート電極１０６ａおよび１０６ｂとして、ポリシリコン膜を用いたが、アモルファスシリコン膜を用いても同様の効果が得られる。ただし、アモルファスシリコン膜を用いる場合はアモルファスシリコン膜を堆積後、結晶化のためのアニールを８００℃以下（好ましくは、６５０〜７００℃）の温度で行なうことが望ましい。結晶化アニールを行なわずに８５０〜９００℃の不純物の活性化アニールを行なうと、アモルファスシリコン膜の結晶化のときに発生する応力が大きくなる。このため、ゲート酸化膜１０５ａおよび１０５ｂが特性劣化を起こす危険性がある。
【００５３】
図２および図３を参照して、図１に示したデュアルゲートＣＭＯＳ型半導体装置の製造工程を説明する。
【００５４】
図２（Ａ）を参照して、シリコン半導体基板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およびフィールド酸化膜（素子分離領域）１０４を形成する。次に、しきい値電圧制御および短チャネル効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、不純物イオン注入をそれぞれ行なう。さらに、膜厚５ｎｍのゲート酸化膜２０５を形成後、ＬＰＣＶＤ法によりポリシリコン膜２０６を１００〜２００ｎｍ程度（好ましくは１５０ｎｍ）堆積する。
【００５５】
図２（Ｂ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、ＮＭＯＳ型素子領域のポリシリコン膜２０６を所望の膜厚（５０〜１３０ｎｍ、好ましくは１００ｎｍ）までエッチングしてポリシリコン膜２０７を得る。ＰＭＯＳ型素子領域のポリシリコン膜２０８はエッチングされることなく、当初堆積したときの膜厚のままである。
図２（Ｃ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、ポリシリコン膜２０７および２０８を所望のパターンにパターニングする。その後、ポリシリコン膜（ゲート電極１０６ａおよび１０６ｂ）表面および活性化領域（ソース・ドレイン）（図示せず）上のシリコン酸化膜（図示せず）をフッ酸溶液などにより完全に除去する。さらに、不純物の注入保護膜としてシリコン窒化膜２０９を３〜３０ｎｍ程度（好ましくは５ｎｍ）堆積する。次に、ＮＭＯＳ型素子領域のチャネル近傍に浅い接合を形成する。このため、フォトリソグラフィ工程によりＰＭＯＳ型素子をフォトレジスト膜によって覆う。ＮＭＯＳ型素子には、砒素が２〜３０ｋｅＶのエネルギー、注入量０．５〜５×１０¹⁴／ｃｍ²程度でイオン注入される。砒素は、シリコン半導体中でドナーとして振る舞う。ＮＭＯＳ型素子の不純物としてアンチモンイオンを用いる場合は、３〜３５ｋｅＶのエネルギー、注入量０．５〜５×１０¹⁴／ｃｍ²程度で注入が行なわれる。
【００５６】
図２（Ｄ）を参照して、フォトレジスト膜を除去した後、ＰＭＯＳ型素子領域のチャネル近傍に浅い接合を形成する。このため、フォトリソグラフィ工程によりＮＭＯＳ型素子をフォトレジスト膜によって覆う。ＰＭＯＳ型素子にはシリコン半導体中でアクセプタとして振る舞う不純物イオンとしてＢＦ2 イオンを５〜４０ｋｅＶのエネルギー、注入量０．５〜５×１０¹⁴／ｃｍ²程度で注入する。
【００５７】
図３（Ａ）を参照して、ゲート電極１０６ａおよび１０６ｂのそれぞれの側壁にサイドウォールスペーサ１１０ａおよび１１０ｂを形成する。具体的には、シリコン酸化膜を１００〜２００ｎｍ程度堆積する。その後、シリコン酸化膜のシリコン窒化膜に対する選択比が５０〜１００程度あるＣ₄Ｆ₈＋ＣＯガス系反応性イオンエッチング（ＲＩＥ）によりシリコン窒化膜の表面が露出するまでエッチバックを行なう。これにより、サイドウォールスペーサ１１０ａおよび１１０ｂが形成される。深い接合であるソース・ドレイン拡散層（深いＮ型拡散層）１１１を形成する。フォトリソグラフィ工程により、ＰＭＯＳ型素子をフォトレジスト膜によって覆う。ＮＭＯＳ型素子にはシリコン半導体中でドナーとして振る舞う不純物イオンとして砒素を１５〜５０ｋｅＶのエネルギー、注入量１〜５×１０¹⁵／ｃｍ²程度で注入する。
【００５８】
図３（Ｂ）を参照して、フォトレジスト膜を除去した後、窒素雰囲気中で８５０〜９００℃程度のアニールを施すことにより注入不純物を活性化させ、ＮＭＯＳ型素子に浅いＮ型拡散層１０８および深いＮ型拡散層１１１を形成する。このとき、ＰＭＯＳ型素子においては、ボロンが活性化され浅いＰ型拡散層２１６が形成される。次に、ＮＭＯＳ型素子をフォトレジスト膜によって覆う。ＰＭＯＳ型素子にはチャンネリング効果を防ぐために、注入エネルギー３０ｋｅＶ、注入量１×１０¹⁵／ｃｍ²の条件でシリコンイオンを注入する。その後、シリコン半導体中でアクセプタとして振る舞う不純物イオンとしてボロンイオンを１０〜３０ｋｅＶのエネルギー、注入量１〜５×１０¹⁵／ｃｍ²程度で注入する。
【００５９】
図３（Ｃ）を参照して、フォトレジスト膜を除去した後、急速熱処理（ＲＴＡ（Rapid Thermal Annealing ）、１０００℃、１０秒）により注入不純物を活性化させ、ＰＭＯＳ型素子に深いＰ型拡散層（ソース・ドレイン拡散層）１１２を形成する。
【００６０】
この後、サリサイド工程などの周知の工程を経て、図３（Ｄ）に示すような所望のデュアルゲートＣＭＯＳ型半導体装置が形成される。
【００６１】
本実施の形態で形成されたデュアルゲートＣＭＯＳ型半導体装置は、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚が十分小さい。そのためゲート電極１０６ａが空乏化することがない。また、注入エネルギーを低く設定できるため短チャネル効果を抑制できる。さらに、ＰＭＯＳ型素子のゲート電極１０６ｂの膜厚は十分大きいので、ボロンがゲート酸化膜を突き抜けてトランジスタ特性を劣化させることもない。また、特開平６−２７５７８８号公報に開示のデュアルゲートＣＭＯＳ型半導体装置の製造方法のようにリンドープポリシリコン膜を成膜させるような特別なプロセス装置を使用していない。このため、成膜のスループットが向上するとともに、製造コストも削減できる。また、図４に示すように、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚に対するＰＭＯＳ型素子のゲート電極１０６ｂの膜厚の比が１．５以上で良好なデバイス特性が得られている。このため、ＰＭＯＳ型素子およびＮＭＯＳ型素子のゲート電極１０６ｂおよび１０６ａのそれぞれの膜厚が同じものに比べてプロセスマージンが飛躍的に向上する。
【００６２】
（実施の形態２）
図５を参照して、本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製造工程を説明する。図５（Ｃ）を参照して、この製造工程により作成されるデュアルゲートＣＭＯＳ型半導体装置は、図１を参照して説明した実施の形態１のデュアルゲートＣＭＯＳ型半導体装置のゲート電極１０６ｂの代わりに、間にシリコン酸化膜４０７を挟んだ、２層のポリシリコン膜４１２よりなるゲート電極を用いたものである。両者のデュアルゲートＣＭＯＳ型半導体装置の特性は、同等である。
【００６３】
図５（Ａ）を参照して、実施の形態１と同様に、シリコン半導体基板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およびフィールド酸化膜（素子分離領域）１０４を形成する。
【００６４】
次に、しきい値電圧制御および短チャネル効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、不純物イオン注入をそれぞれ行なう。次に、膜厚５ｎｍのゲート酸化膜２０５を形成後、第１のポリシリコン膜４０６を５０〜１３０ｎｍ程度（好ましくは１００ｎｍ）、シリコン酸化膜４０７を０．５〜２ｎｍ程度、第２のポリシリコン膜４０８を５０〜１００ｎｍ程度、それぞれＬＰＣＶＤ法により堆積する。
【００６５】
図５（Ｂ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、シリコン酸化膜４０７に対する選択比が１００〜２００程度のＣｌ₂／ＨＢｒ／Ｏ₂ガス系反応性イオンエッチング（ＲＩＥ）により、ＮＭＯＳ型素子領域の第２のポリシリコン膜４０８をシリコン酸化膜４０７の表面が露出するまでエッチングする。
【００６６】
次に、実施の形態１の図２（Ｃ）以降で示したのと同様な工程を経て、図５（Ｃ）に示すような所望のデュアルゲートＣＭＯＳ型半導体装置を形成する。
【００６７】
本実施の形態で形成されたデュアルゲートＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の効果が得られる。それに加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚の均一性を実施の形態１のそれよりも小さくすることができる。このため、ＮＭＯＳ型素子特性のばらつきを抑制することができる。実施の形態１のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきは、ポリシリコン膜２０６の堆積時のばらつきとエッチング時のばらつきとの和になる。これに対して、本実施の形態のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきは第１のポリシリコン膜４０６の堆積時のばらつきのみで決定される。したがって、実施の形態１のゲート電極１０６ａの膜厚のばらつきが４〜５％（１σ）なのに対して、本実施の形態のゲート電極１０６ａの膜厚のばらつきは１〜２％（１σ）に抑えることができる。これらのばらつきは第１のポリシリコン膜４０６の膜厚をテンコール社製の膜厚測定器で測定することにより評価した。
【００６８】
また、本実施の形態では、第１および第２のポリシリコン膜４０６および４０８の間に形成される絶縁膜としてシリコン酸化膜４０７を用いたが、シリコン酸化膜４０７の代わりにシリコン窒化膜を用いてもＮＭＯＳ型素子のゲート電極１０６ａを所望の膜厚にすることが可能である。しかし、絶縁膜にシリコン窒化膜を用いた場合、シリコン窒化膜中のボロンの拡散速度は非常に小さい。このため、ＰＭＯＳ型素子のゲート電極４１２におけるボロンの拡散がシリコン窒化膜によりブロックされ、ＰＭＯＳ型素子が空乏化するといった問題が生じる。一方、絶縁膜にシリコン酸化膜４０７を用いた場合では、シリコン酸化膜４０７中のボロンの拡散速度は非常に大きいため、このような問題は発生しない。また、第２のポリシリコン膜４０８のエッチングの際、ポリシリコン膜４０８のシリコン酸化膜４０７に対する選択比は１００〜２００と非常に大きい。これに対して、ポリシリコン膜４０８のシリコン窒化膜に対する選択比は３０〜５０と小さい。このため、シリコン酸化膜４０７を用いる方が有効である。なお、シリコン酸化膜４０７の膜厚は加工に必要なエッチング選択性を満たしつつ、ボロンが十分拡散できる範囲に設定する。
【００６９】
本実施の形態では、第２のポリシリコン膜４０８をエッチングするために反応性イオンエッチング技術を用いたが、ケミカルドライエッチング（ＣＤＥ）やウエットエッチングを用いても同様の加工は可能である。
【００７０】
また、第１のポリシリコン膜４０６、シリコン酸化膜４０７および第２のポリシリコン膜４０８は同一の装置で連続的に形成した。上記３層膜４０６、４０７および４０８を連続的に形成することにより、それぞれの界面にカーボンなどの不純物が混入しない。このため、特性ばらつきが少なく信頼性の高い素子を得ることができる。
【００７１】
（実施の形態３）
図６を参照して、本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製造工程を説明する。この製造工程を用いて形成されるデュアルゲートＣＭＯＳ型半導体装置は、図１を参照して説明した実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の構成をとる。このため、説明は繰返さない。
【００７２】
図６（Ａ）を参照して、実施の形態１と同様に、シリコン半導体基板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およびフィールド酸化膜（素子分離領域）１０４を形成する。
【００７３】
次に、図示はしていないが、しきい値電圧制御および短チャネル効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、不純物イオン注入をそれぞれ行なう。次に、膜厚５ｎｍのゲート酸化膜２０５を形成後、ポリシリコン膜５０６を５０〜１３０ｎｍ程度（好ましくは１００ｎｍ）、シリコン窒化膜５０７を５〜５０ｎｍ程度、それぞれＬＰＣＶＤ法により堆積する。
【００７４】
図６（Ｂ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、ＰＭＯＳ型素子領域のシリコン窒化膜５０７を除去した後、フォトレジスト膜（図示せず）を除去する。
【００７５】
図６（Ｃ）を参照して、シリコン膜の選択堆積が可能なＬＰＣＶＤ装置にて、ＰＭＯＳ型素子領域のみにポリシリコン膜５０８を選択的に成長させる。具体的には、ポリシリコン膜５０６上の自然酸化膜を除去するため、水素による９００℃、１分のベークを行なった後、ＳｉＨ₂Ｃｌ₂／ＨＣｌ系の混合ガスで、８５０℃で５０〜１３０ｎｍ程度ポリシリコン膜５０８を成長させる。
【００７６】
次に、シリコン窒化膜５０７を除去した後、実施の形態１の図２（Ｃ）以降で示したのと同様な工程を経て、図６（Ｄ）に示すような所望のデュアルゲートＣＭＯＳ型半導体装置を形成する。
【００７７】
本実施の形態で形成されたデュアルゲートＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の効果が得られる。それに加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚の均一性を実施の形態１のそれよりも小さくすることができる。このため、ＮＭＯＳ型素子特性のばらつきを抑制することができる。実施の形態１のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきは、ポリシリコン膜２０６の堆積時のばらつきとエッチング時のばらつきとの和になる。これに対して、本実施の形態のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきはポリシリコン膜５０６の堆積のばらつきのみで決定される。したがって、実施の形態１のゲート電極１０６ａの膜厚のばらつきが４〜５％（１σ）なのに対して、本実施の形態のゲート電極１０６ａの膜厚のばらつきは１〜２％（１σ）に抑えることができる。これらのばらつきはポリシリコン膜５０６の膜厚をテンコール社製の膜厚測定器で測定することにより評価した。
【００７８】
また、本実施の形態では、絶縁膜としてシリコン窒化膜５０７を用いたが、シリコン窒化膜５０７の代わりにシリコン酸化膜を用いてもポリシリコン膜５０８を選択的に成長させることは可能である。しかし、絶縁膜にシリコン酸化膜を用いた場合、選択的に堆積させたポリシリコン膜５０８と下地のポリシリコン膜５０６との界面に自然酸化膜が成長する。自然酸化膜は選択的に成長するシリコン膜の成長を抑制する。このため、膜厚のばらつきが大きくなるといった問題が発生する。また、シリコン酸化膜は一般的にＣＶＤ（Chemical Vapor Deposition ）法により形成されるため、耐湿性がシリコン窒化膜５０７よりも著しく劣る。したがって、ポリシリコン膜５０８の選択成長時に耐湿性に優れているシリコン窒化膜を用いた方が、界面の自然酸化膜を抑制することができ、良好な特性のＰＭＯＳ型素子を得ることができる。また、シリコン熱酸化膜をシリコン窒化膜５０７の代わりに使用しても同様のＰＭＯＳ型素子を得ることができる。これは、シリコン熱酸化膜がシリコン窒化膜５０７と同様に耐湿性に優れていることに起因する。
【００７９】
（実施の形態４）
図７を参照して、本実施の形態に係るデュアルゲートＣＭＯＳ型半導体装置の製造工程を説明する。この製造工程を用いて形成されるデュアルゲートＣＭＯＳ型半導体装置は、図１を参照して説明した実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の構成をとる。このため、説明は繰返さない。
【００８０】
図７（Ａ）を参照して、実施の形態１と同様に、シリコン半導体基板１０１上に、Ｐウェル１０２、Ｎウェル１０３、およびフィールド酸化膜（素子分離領域）１０４を形成する。
【００８１】
次に、しきい値電圧制御および短チャネル効果防止のために、ＮＭＯＳ型素子（Ｐウェル１０２）にはボロンの、ＰＭＯＳ型素子（Ｎウェル１０３）にはリンの、不純物イオン注入をそれぞれ行なう。次に、膜厚５ｎｍのゲート酸化膜２０５を形成後、ポリシリコン膜６０６を１００〜２００ｎｍ程度、シリコン窒化膜６０７を１０〜５０ｎｍ程度、それぞれＬＰＣＶＤ法により堆積する。
【００８２】
図７（Ｂ）を参照して、フォトリソグラフィおよびエッチングを含む周知の工程を経て、ＮＭＯＳ型素子領域のシリコン窒化膜６０７を除去した後、フォトレジスト膜（図示せず）を除去する。
【００８３】
図７（Ｃ）を参照して、ポリシリコン膜６０６表面を熱酸化することによりＮＭＯＳ型素子領域のみにシリコン酸化膜６０８を形成する。ＰＭＯＳ型素子領域は耐酸化性に優れたシリコン窒化膜６０７に覆われている。このため、ポリシリコン膜６０６表面は酸化しない。このときの酸化条件は、所望の膜厚（５０〜１００ｎｍ）のＮＭＯＳ型素子のゲート電極が得られるように設定されている。
【００８４】
次に、シリコン酸化膜６０８およびシリコン窒化膜６０７を除去した後、実施の形態１の図２（Ｃ）以降に示したのと同様な工程を経て、図７（Ｄ）に示すような所望のデュアルゲートＣＭＯＳ型半導体装置を形成する。
【００８５】
本実施の形態に係る製造方法で形成されたデュアルゲートＣＭＯＳ型半導体装置は、実施の形態１のデュアルゲートＣＭＯＳ型半導体装置と同様の効果が得られる。それに加えて、ＮＭＯＳ型素子のゲート電極１０６ａの膜厚の均一性を実施の形態１のそれよりも小さくすることができる。このため、ＮＭＯＳ型素子特性のばらつきを抑制することができる。実施の形態１のＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきは、ポリシリコン膜２０６の堆積時のばらつきとエッチング時のばらつきとの和になる。これに対して、本実施の形態の製造方法におけるＮＭＯＳ型素子のゲート電極１０６ａの膜厚のばらつきはポリシリコン膜６０６の堆積時のばらつきおよび熱酸化時のばらつきで決定される。しかし、熱酸化時のばらつきは、エッチング時のばらつきに比べ０．５％（１σ）程度と非常に小さい。このため、実施の形態１のゲート電極１０６ａの膜厚のばらつきが４〜５％（１σ）なのに対して、本実施の形態の製造方法を用いるとゲート電極１０６ａの膜厚のばらつきは２％（１σ）程度に抑えることができる。これらのばらつきはポリシリコン膜６０６の膜厚をテンコール社製の膜厚測定器で測定することにより評価した。また、本実施の形態の製造方法を用いて製造した半導体装置では、実施の形態２の半導体装置のようにＰＭＯＳ型素子のゲート電極１０６ｂに界面が存在しない。このため、良好な素子特性を得ることができる。
【００８６】
なお、今回開示された実施の形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８７】
【発明の効果】
本発明のデュアルゲートＣＭＯＳ型半導体装置によれば、ＮＭＯＳ型素子のゲート電極の膜厚が十分小さい。そのため、ゲート電極が空乏化することがないと同時に、注入エネルギーを低く設定できる。これにより短チャネル効果を抑制できる。また、ＰＭＯＳ型素子のゲート電極膜厚は十分大きいので、ボロンがゲート酸化膜を突き抜けてトランジスタ特性を劣化されることもない。また、特開平６−２７５７８８号公報に開示のデュアルゲートＣＭＯＳ型半導体装置の製造方法のようにリンドープポリシリコン膜を成膜させるような特別なプロセス装置を使用していない。このため、成膜のスループットが向上するとともに、製造コストも削減できる。
【００８８】
また、本発明のデュアルゲートＣＭＯＳ型半導体装置の製造方法によれば、均一性が良いＮＭＯＳ型素子のゲート電極を形成できる。このため、特性ばらつきの少ないＮＭＯＳ型素子を得ることができる。
【図面の簡単な説明】
【図１】実施の形態１に係るデュアルゲートＣＭＯＳ型半導体装置の構成を示す断面図である。
【図２】実施の形態１に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図３】実施の形態１に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図４】本発明に係るデュアルゲートＣＭＯＳ型半導体装置の性能を評価する図である。
【図５】実施の形態２に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図６】実施の形態３に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図７】実施の形態４に係るデュアルゲートＣＭＯＳ型半導体装置の製造方法を説明する図である。
【図８】ＮＭＯＳ型素子のしきい値電圧とゲート長の関係を示す図である。
【図９】ＮＭＯＳ型素子のゲート電極のＣ−Ｖ特性を示す図である。
【図１０】従来のデュアルゲートＣＭＯＳ型半導体装置の性能を評価する図である。
【符号の説明】
１０１シリコン半導体基板
１０２Ｐウェル
１０３Ｎウェル
１０４フィールド酸化膜
１０５ａ，１０５ｂゲート酸化膜
１０６ａ，１０６ｂゲートポリシリコン電極
１０８浅いＮ型拡散層
１０９浅いＰ型拡散層
１１０ａ，１１０ｂサイドウォールスペーサ
１１１深いＮ型拡散層
１１２深いＰ型拡散層
１１３ａ，１１３ｂシリサイド膜
１１４層間絶縁膜
１１５ａ，１１５ｂ，１１５ｃ，１１５ｄメタル配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a CMOS (Complementary Metal Oxide Semiconductor) type semiconductor device and a method for manufacturing the same, and in particular, a P-channel MOS (hereinafter referred to as “PMOS”) type element includes a polysilicon gate electrode into which a P-type impurity (acceptor) is introduced. The present invention relates to a dual gate CMOS type semiconductor device having an N channel MOS (hereinafter referred to as “NMOS”) type element having a polysilicon gate electrode into which an N type impurity (donor) is introduced, and a method for manufacturing the same.
[0002]
[Prior art]
In general, a CMOS semiconductor device with low power consumption is used for a semiconductor integrated circuit (LSI). This CMOS type semiconductor device is composed of a PMOS type element and an NMOS type element. In addition, the polysilicon gate electrode of each of the PMOS type device and the NMOS type device has N⁺Polysilicon films are widely used. Therefore, the NMOS type element has a surface channel type structure, and the PMOS type element has a buried channel type structure.
[0003]
However, with the progress of miniaturization of CMOS type semiconductor devices, problems such as a short channel effect and a hot carrier effect have arisen. In particular, such a problem appears more seriously in the PMOS type device. This is because the PMOS type device has a buried channel type structure. For this reason, it is difficult to suppress the short channel effect as compared with the NMOS type device having the surface channel type structure. In order to solve such problems, dual gate CMOS semiconductor devices have been used in recent years. In this dual gate COMS type semiconductor device, a PMOS type element is newly formed with a surface channel type structure capable of suppressing the short channel effect.⁺A polysilicon gate electrode (polysilicon gate electrode whose resistance is reduced by acceptor ion implantation) is used.
[0004]
Generally, in a dual gate CMOS type semiconductor device, P⁺Boron is used as an impurity introduced into the polysilicon gate electrode, and N⁺Arsenic or phosphorus is used as an impurity introduced into the polysilicon gate electrode. P⁺In adopting the polysilicon gate electrode, it is necessary to use a technique by impurity implantation in order to reduce the resistance of the gate electrode. However, when the technique by impurity implantation is used, at the time of implantation or activation of the implanted impurity, the impurity implanted into the gate electrode penetrates the gate oxide film and penetrates into the substrate channel portion, resulting in a threshold voltage. This causes various problems such as shift of the gate voltage and deterioration of the breakdown voltage reliability of the gate oxide film. For this reason, a desired MOSFET (Metal Oxide Semiconductor Field Effect Transistor) characteristic cannot be obtained. In order to solve this problem, it is effective to suppress the diffusion of boron by lowering the process temperature or to increase the thickness of the polysilicon film. However, when the process temperature is lowered, diffusion of arsenic introduced into the N-type polysilicon gate electrode is suppressed to more than boron, and there arises a problem that the N-type polysilicon gate electrode is partially depleted or increased in resistance. When the gate electrode is partially depleted, the gate voltage is not sufficiently applied to the silicon substrate. For this reason, desired element performance cannot be obtained. On the other hand, it is conceivable to increase the implantation energy in order to prevent partial depletion and high resistance. However, the impurity implantation into the gate electrode is generally performed simultaneously with the impurity implantation into the source / drain regions. For this reason, the junction of the source / drain regions is deepened. As a result, the short channel effect starts from the element having a relatively long gate length, and a fine transistor cannot be formed.
[0005]
The inventors made a prototype of a dual gate CMOS semiconductor device. The experimental results for the NMOS device at that time are shown in FIGS. FIG. 8 shows the relationship between the threshold voltage and gate length of an NMOS type device. FIG. 9 shows the CV characteristics of the gate electrode of the NMOS type device. The prototype is manufactured under the same conditions except for the arsenic implantation energy, and the thickness of the polysilicon film is 150 nm. From these figures, it can be seen that when the implantation energy is reduced, the short channel effect is suppressed (FIG. 8), but the gate electrode is depleted (FIG. 9). Therefore, it can be seen that the suppression of the short channel effect and the depletion of the gate electrode have a trade-off relationship. At this time, normal characteristics were obtained in the PMOS device. Therefore, in order to suppress depletion of the NMOS type device, the polysilicon film thickness was reduced. As shown in FIG. 10, when the thickness of the polysilicon film is 100 nm or less, the NMOS type element can suppress the short channel effect and the gate electrode is not depleted. However, at this time, a characteristic failure occurred in the PMOS type device. This is probably because boron penetrated from the gate electrode to the silicon substrate. As described above, it is difficult to suppress the short channel effect of the NMOS type element while suppressing boron penetration of the PMOS type element. Further, even if the condition of the gate electrode film thickness that can simultaneously suppress the boron penetration in the PMOS type element and the gate electrode depletion in the NMOS type element exists in the range of 100 to 150 nm, the process margin becomes very small. .
[0006]
Therefore, in the method of manufacturing a dual gate CMOS type semiconductor device disclosed in Japanese Patent Application Laid-Open No. 6-275788, the non-doped polysilicon film for forming the N type polysilicon gate electrode is formed so that the N type polysilicon gate electrode is not depleted. Instead, phosphorus-doped polysilicon film (phosphorus concentration: 5 × 10¹⁹/ Cm^Three) Has been proposed. This phosphorus-doped polysilicon film is formed by LPCVD (Low Pressure Chemical Vapor Deposition) apparatus using disilane and phosphine as reaction gases.
[0007]
[Problems to be solved by the invention]
However, the above phosphorus-doped polysilicon film cannot be formed by the same apparatus as the LPCVD apparatus for forming a normal non-doped polysilicon film. Specifically, it is necessary to use a special quartz boat having a larger wafer interval (usually twice or more) than the quartz boat of a normal LPCVD apparatus. For this reason, in the case of an 8-inch wafer, there is only a processing capacity of about 50 sheets per process. Moreover, the deposition rate of the phosphorus-doped polysilicon film is small. For this reason, the throughput is significantly reduced as compared with normal film formation. Further, the phosphorus concentration in the polysilicon film is set to 5 × 10.¹⁹/ Cm^ThreeTherefore, it is necessary to make the gas introduction nozzle special and to provide functions that are not found in ordinary devices, such as rotating the boat. For this reason, there is a problem that the LPCVD apparatus becomes expensive and the manufacturing cost increases.
[0008]
The present invention has been made to solve the above-described problems, and its object is to provide a dual gate CMOS semiconductor capable of suppressing the short channel effect of the NMOS type element while suppressing boron penetration of the PMOS type element. Is to provide a device.
[0009]
Another object of the present invention is to suppress the short channel effect of the NMOS type device while suppressing the boron penetration of the PMOS type device, which can achieve the same throughput as the normal process and does not increase the manufacturing cost. Another object of the present invention is to provide a method of manufacturing a dual gate CMOS semiconductor device that can be used.
[0010]
[Means for Solving the Problems]
  The dual gate CMOS type semiconductor device according to the present invention includes a P channel MOS type element and an N channel MOS type element respectively formed on a silicon substrate, and the P channel MOS type element has a P type impurity introduced therein. The N-channel MOS type element includes a second electrode into which an N-type impurity is introduced, and the thickness of the second electrode is smaller than the thickness of the first electrode. The first electrode isOf the same film thickness as the second electrodeA third electrode; an insulating film formed on the third electrode; and a fourth electrode formed on the insulating film.
[0011]
In the dual gate CMOS semiconductor device according to the first aspect of the present invention, the gate electrode of the NMOS element is not depleted because the film thickness of the gate electrode of the NMOS element is sufficiently small. At the same time, since the implantation energy can be set low, the short channel effect can be suppressed. The gate electrode film thickness of the PMOS type element is sufficiently large. Therefore, boron does not penetrate through the gate oxide film, and the transistor characteristics are not deteriorated.
[0014]
  PThe gate electrode of the MOS type element has a deposition structure including a third electrode, an insulating film, and a fourth electrode. For this reason, when the NMOS type device region is etched, the etching can be controlled with good control on the insulating film. As a result, the gate electrode film thickness of the NMOS type element can be processed with good uniformity, and variations in characteristics can be suppressed. In addition, since there is an insulating film in the deposited structure, impurities (arsenic and phosphorus) introduced into the gate electrode of the NMOS type device diffuse (interdiffusion) near the interface between the gate electrode of the PMOS type device and the insulating film. Thus, it is possible to suppress the shift of the threshold voltage of the PMOS type element. This is because the diffusion rate of arsenic or phosphorus in the oxide film is very slow.
[0015]
  Preferably,The second, third and fourth electrodes are made of polysilicon.
[0016]
  EspeciallyThe edge film is a silicon oxide film. SpecialIn addition, the thickness of the silicon oxide film is 0.5 nm to 2 nm.
[0017]
  ShiSince the diffusion rate of boron in the recon oxide film is very high, the PMOS type element is difficult to be depleted.
[0018]
  Preferably, the firstThe film thickness of one electrode is 1.5 times or more the film thickness of the second electrode.
[0019]
  NThe thickness of the gate electrode of the MOS type element is sufficiently smaller than the thickness of the gate electrode of the PMOS type element. For this reason, a process margin that can simultaneously satisfy the prevention of depletion of the gate electrode in the NMOS type device and the suppression of the short channel effect and the prevention of boron oxide film penetration of the PMOS type device is increased. In our experiment, as shown in FIG. 4, good results are obtained when the ratio of the gate electrode film thickness of the PMOS type device to the NMOS type device is 1.5 or more.
[0020]
  In particularThe thickness of one electrode is 50 nm or more and 250 nm or less, and the thickness of the second electrode is 100 nm or more and 350 nm or less.
[0021]
  NThe film thickness of the gate electrode of the MOS type element is sufficiently smaller than that of the PMOS type element. For this reason, a process margin that can simultaneously satisfy the prevention of depletion of the gate electrode in the NMOS type device and the suppression of the short channel effect and the prevention of boron oxide film penetration of the PMOS type device is increased. The lower limit value of the gate electrode film thickness of the NMOS type element is 50 nm because it is difficult to grow a uniform polysilicon film below 50 nm. The polysilicon film is generally formed by chemical vapor deposition (LPCVD). However, since the grain size of the polysilicon film is about 50 nm, it is difficult to form a uniform film below this film thickness. Further, when the gate electrode film thickness is 50 nm or less, when arsenic is implanted as an impurity, the arsenic penetrates to the silicon substrate and is liable to deteriorate characteristics. On the other hand, when the gate electrode film thickness of the NMOS type element is larger than 250 nm, it is necessary to set the arsenic implantation energy large in order to prevent depletion of the gate electrode. For this reason, the source-drain junction is deepened and the short channel effect becomes remarkable. If the gate electrode film thickness is smaller than 100 nm in a PMOS type device, boron penetrates into the silicon substrate and the device characteristics are likely to deteriorate. On the other hand, if the gate electrode film thickness of the PMOS type device is larger than 350 nm, it is necessary to set the boron implantation energy large in order to prevent depletion of the gate electrode, as in the case of the NMOS type device. For this reason, the source-drain junction is deepened and the short channel effect becomes remarkable.
[0024]
  Claim7The invention described in 1 is a method of manufacturing a dual gate CMOS semiconductor device. The dual gate CMOS type semiconductor device includes P formed on a silicon substrate.channelMOS type element and NchannelIncluding MOS type elements, P channelThe MOS type element includes a first electrode into which a P type impurity is introduced., N channelThe MOS type element includes a second electrode into which an N type impurity is introduced.. FirstThe film thickness of electrode 2 isThe secondIt is smaller than the film thickness of one electrode. The manufacturing method is,Forming a gate insulating film on the recon substrate; and,Been formedOn the gate insulating filmFirstForming a polysilicon film;Been formedForming an insulating film on the first polysilicon film;Been formedForming a second polysilicon film on the insulating film; NchannelMOS element areaFormed inEtching the second polysilicon film until the surface of the insulating film is exposed;channelMOS element areaFormed inPatterning the first and second polysilicon films;FirstForming a first electrode; and, N channelMOS element areaFormed inPatterning the first polysilicon filmFirstForming a second electrode.
[0025]
  FirstA first polysilicon film is formed, an insulating film is formed thereon, and a second polysilicon film is formed on the insulating film. Thus, a polysilicon film deposition structure is formed. In the NMOS type device region, the second polysilicon film is etched until the surface of the insulating film is exposed. Therefore, the etching can be stopped with good control on the insulating film when the NMOS type device region is etched. As a result, the gate electrode film thickness of the NMOS type element can be processed with good uniformity, and variations in characteristics can be suppressed. In addition, since there is an insulating film in the deposited structure, impurities (arsenic and phosphorus) introduced into the gate electrode of the NMOS type device diffuse (interdiffusion) near the interface between the gate electrode of the PMOS type device and the insulating film. Thus, it is possible to suppress the shift of the threshold voltage of the PMOS type element. This is because the diffusion rate of arsenic or phosphorus in the oxide film is very slow.
[0026]
In this manufacturing method, a dual gate MOS semiconductor device can be easily formed using a general process that is normally used without using a special process. For this reason, a throughput similar to that of a normal process can be obtained. In addition, since it is not necessary to use a special device, the manufacturing cost does not increase.
[0027]
The dual gate CMOS semiconductor device formed by this process is characterized in that the gate electrode of the NMOS element is smaller in thickness than the gate electrode of the PMOS element. Since the film thickness of the gate electrode of the NMOS type element is sufficiently small, the gate electrode of the NMOS type element is not depleted. At the same time, since the implantation energy can be set low, the short channel effect can be suppressed. The gate electrode film thickness of the PMOS type element is sufficiently large. Therefore, boron does not penetrate through the gate oxide film, and the transistor characteristics are not deteriorated.
[0028]
  PreferablyThe second1 polysilicon film is formedWorkAbout, AbsolutelyForm a rimWorkAboutThe second2 polysilicon film is formedWorkThe process is continuously performed in the same apparatus.
[0029]
  BankThe step of forming the product structure is performed continuously in the same apparatus. By forming the second polysilicon film immediately after forming the first polysilicon film, impurities such as a natural oxide film and carbon are mixed into the interface between the first polysilicon film and the second polysilicon film. Can be prevented. Therefore, it is possible to obtain a PMOS type device having good characteristics and to smoothly manufacture a dual gate CMOS type semiconductor device as in the case where the gate electrode processing is a single layer polysilicon film.
[0030]
  PreferablyThe edge film is a silicon oxide film.In particular, the thickness of the silicon oxide film is 0.5 nm to 2 nm.
[0031]
  ShiThe diffusion rate of boron in the recon oxide film is very large. For this reason, the PMOS type element is not easily depleted. In addition, since the selection ratio of the polysilicon film to the silicon oxide film is as large as 100 to 200, it can be processed with good control when the second polysilicon film in the NMOS type element region is etched.
[0043]
  Preferably, the firstThe film thickness of 1 electrode isThe second2 or more times the film thickness of the second electrode.
[0044]
  NThe thickness of the gate electrode of the MOS type element is sufficiently smaller than the thickness of the gate electrode of the PMOS type element. For this reason, a process margin that can simultaneously satisfy the prevention of depletion of the gate electrode in the NMOS type device and the suppression of the short channel effect and the prevention of boron oxide film penetration of the PMOS type device is increased. In our experiment, as shown in FIG. 4, good results are obtained when the ratio of the gate electrode film thickness of the PMOS type device to the NMOS type device is 1.5 or more.
[0045]
  In particularThe thickness of the electrode 1 is 50 nm or more and 250 nm or less.The secondThe film thickness of the electrode 2 is 100 nm or more and 350 nm or less.
[0046]
  NThe film thickness of the gate electrode of the MOS type element is sufficiently smaller than that of the PMOS type element. For this reason, a process margin that can simultaneously satisfy the prevention of depletion of the gate electrode in the NMOS type device and the suppression of the short channel effect and the prevention of boron oxide film penetration of the PMOS type device is increased. The lower limit value of the gate electrode film thickness of the NMOS type element is 50 nm because it is difficult to grow a uniform polysilicon film below 50 nm. The polysilicon film is generally formed by the LPCVD method. However, since the particle diameter of the polysilicon film is about 50 nm, it is difficult to form a uniform film below this film thickness. Further, when the gate electrode film thickness is 50 nm or less, when arsenic is implanted as an impurity, arsenic penetrates to the silicon substrate and is liable to cause characteristic deterioration. On the other hand, when the gate electrode film thickness of the NMOS type element is larger than 250 nm, it is necessary to set the arsenic implantation energy large in order to prevent depletion of the gate electrode. For this reason, the source-drain junction is deepened and the short channel effect becomes remarkable. If the gate electrode film thickness is smaller than 100 nm in a PMOS type device, boron penetrates into the silicon substrate and the device characteristics are likely to deteriorate. On the other hand, when the gate electrode film thickness of the PMOS device is larger than 350 nm, it is necessary to set the boron implantation energy large in order to prevent depletion of the gate electrode, as in the NMOS device. For this reason, the source-drain junction is deepened and the short channel effect becomes remarkable.
[0047]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
Referring to FIG. 1, a dual gate CMOS semiconductor device according to the present embodiment includes a silicon semiconductor substrate 101, a P well 102 and an N well 103 formed on silicon semiconductor substrate 101, a P well 102, A field oxide film (element isolation region) 104 formed on N well 103, an NMOS transistor formed on P well 102, and a PMOS transistor formed on N well 103 are included.
[0048]
The NMOS transistor includes a gate oxide film 105a, N⁺Polysilicon gate electrode 106a, sidewall spacer 110a, source / drain region (deep N-type diffusion layer) 111, LDD (Lightly Doped Drain) region (shallow N-type diffusion layer) 108, silicide film 113a, interlayer Insulating film 114 and metal wirings 115a and 115b are included.
[0049]
The PMOS transistor includes a gate oxide film 105b and P⁺Polysilicon gate electrode 106b, sidewall spacer 110b, source / drain region (deep P-type diffusion layer) 112, LDD region (shallow P-type diffusion layer) 109, silicide film 113b, interlayer insulating film 114, Metal interconnections 115c and 115d are included.
[0050]
In the dual gate CMOS semiconductor device, the gate electrode 106a of the NMOS type element is smaller in thickness than the gate electrode 106b of the PMOS type element. The thickness of the gate electrode 106a is 50 to 250 nm, and the thickness of the gate electrode 106b is 100 to 350 nm. The thickness of the gate electrode 106b is 1.5 times or more the thickness of the gate electrode 106a.
[0051]
The film thickness of the gate electrode 106a of the NMOS type element is sufficiently small. For this reason, the gate electrode 106a is not depleted. Moreover, since the implantation energy can be set low, the short channel effect can be suppressed. The thickness of the gate electrode 106b of the PMOS type element is sufficiently large. Therefore, boron does not penetrate through the gate oxide film 105b and the transistor characteristics are not deteriorated.
[0052]
In the dual gate CMOS semiconductor device according to the present embodiment, the polysilicon film is used as the gate electrodes 106a and 106b. However, the same effect can be obtained even if an amorphous silicon film is used. However, when an amorphous silicon film is used, it is desirable to perform annealing for crystallization at a temperature of 800 ° C. or lower (preferably 650 to 700 ° C.) after depositing the amorphous silicon film. If activation annealing of impurities at 850 to 900 ° C. is performed without performing crystallization annealing, the stress generated during crystallization of the amorphous silicon film increases. For this reason, there is a risk that the gate oxide films 105a and 105b may deteriorate characteristics.
[0053]
A manufacturing process of the dual gate CMOS semiconductor device shown in FIG. 1 will be described with reference to FIGS.
[0054]
Referring to FIG. 2A, a P well 102, an N well 103, and a field oxide film (element isolation region) 104 are formed on a silicon semiconductor substrate 101. Next, in order to control the threshold voltage and prevent the short channel effect, impurity ions are implanted into the NMOS type element (P well 102) by boron and the PMOS type element (N well 103) by phosphorus. Further, after forming a gate oxide film 205 having a thickness of 5 nm, a polysilicon film 206 is deposited by about 100 to 200 nm (preferably 150 nm) by LPCVD.
[0055]
Referring to FIG. 2B, the polysilicon film 206 in the NMOS type element region is etched to a desired film thickness (50 to 130 nm, preferably 100 nm) through a known process including photolithography and etching. A silicon film 207 is obtained. The polysilicon film 208 in the PMOS type device region is not etched, and the film thickness as originally deposited is maintained.
Referring to FIG. 2C, polysilicon films 207 and 208 are patterned into a desired pattern through known processes including photolithography and etching. Thereafter, the surface of the polysilicon film (gate electrodes 106a and 106b) and the silicon oxide film (not shown) on the activation region (source / drain) (not shown) are completely removed with a hydrofluoric acid solution or the like. Further, a silicon nitride film 209 is deposited to a thickness of about 3 to 30 nm (preferably 5 nm) as an impurity protective film. Next, a shallow junction is formed near the channel of the NMOS type device region. For this reason, the PMOS type element is covered with a photoresist film by a photolithography process. In the NMOS type device, arsenic has an energy of 2 to 30 keV and an injection amount of 0.5 to 5 × 10¹⁴/ Cm²Ion is implanted to the extent. Arsenic behaves as a donor in a silicon semiconductor. When antimony ions are used as the impurity of the NMOS type device, the energy of 3 to 35 keV and the injection amount of 0.5 to 5 × 10¹⁴/ Cm²Injection is performed to the extent.
[0056]
Referring to FIG. 2D, after removing the photoresist film, a shallow junction is formed in the vicinity of the channel of the PMOS type device region. For this reason, the NMOS type element is covered with a photoresist film by a photolithography process. In the PMOS type device, BF2 ions as impurity ions that behave as acceptors in the silicon semiconductor have an energy of 5 to 40 keV and an injection amount of 0.5 to 5 * 10.¹⁴/ Cm²Inject at a degree.
[0057]
Referring to FIG. 3A, side wall spacers 110a and 110b are formed on the side walls of gate electrodes 106a and 106b, respectively. Specifically, a silicon oxide film is deposited to a thickness of about 100 to 200 nm. Thereafter, C having a selectivity of silicon oxide film to silicon nitride film of about 50 to 100_FourF₈Etchback is performed until the surface of the silicon nitride film is exposed by + CO gas-based reactive ion etching (RIE). Thereby, sidewall spacers 110a and 110b are formed. A source / drain diffusion layer (deep N-type diffusion layer) 111 which is a deep junction is formed. The PMOS type element is covered with a photoresist film by a photolithography process. In the NMOS type device, arsenic is used as an impurity ion acting as a donor in a silicon semiconductor.¹⁵/ Cm²Inject at a degree.
[0058]
Referring to FIG. 3B, after removing the photoresist film, annealing is performed at about 850 to 900 ° C. in a nitrogen atmosphere to activate the implanted impurity, and the shallow N type diffusion layer 108 is formed in the NMOS type element. Then, a deep N type diffusion layer 111 is formed. At this time, in the PMOS type element, boron is activated and a shallow P type diffusion layer 216 is formed. Next, the NMOS type element is covered with a photoresist film. In order to prevent the channeling effect in the PMOS type device, the injection energy is 30 keV and the injection amount is 1 × 10.¹⁵/ Cm²Silicon ions are implanted under the following conditions. Thereafter, boron ions are implanted as impurity ions that behave as acceptors in the silicon semiconductor at an energy of 10 to 30 keV and an implantation amount of 1 to 5 × 10.¹⁵/ Cm²Inject at a degree.
[0059]
Referring to FIG. 3C, after removing the photoresist film, the implanted impurity is activated by rapid thermal annealing (RTA (Rapid Thermal Annealing), 1000 ° C., 10 seconds), and deep P-type diffusion is formed in the PMOS type device. A layer (source / drain diffusion layer) 112 is formed.
[0060]
Thereafter, through a known process such as a salicide process, a desired dual-gate CMOS semiconductor device as shown in FIG. 3D is formed.
[0061]
In the dual gate CMOS semiconductor device formed in this embodiment, the gate electrode 106a of the NMOS element has a sufficiently small film thickness. Therefore, the gate electrode 106a is not depleted. Further, since the implantation energy can be set low, the short channel effect can be suppressed. Furthermore, since the gate electrode 106b of the PMOS type element is sufficiently thick, boron does not penetrate through the gate oxide film and the transistor characteristics are not deteriorated. Further, unlike the method for manufacturing a dual gate CMOS semiconductor device disclosed in Japanese Patent Laid-Open No. 6-275788, a special process apparatus for forming a phosphorus-doped polysilicon film is not used. For this reason, the deposition throughput can be improved and the manufacturing cost can be reduced. Also, as shown in FIG. 4, the ratio of the film thickness of the gate electrode 106b of the PMOS type element to the film thickness of the gate electrode 106a of the NMOS type element is 1.5 or more, and good device characteristics are obtained. For this reason, the process margin is remarkably improved as compared with the gate electrodes 106b and 106a of the PMOS type device and the NMOS type device having the same film thickness.
[0062]
(Embodiment 2)
With reference to FIG. 5, the manufacturing process of the dual gate CMOS semiconductor device according to the present embodiment will be described. Referring to FIG. 5C, the dual gate CMOS type semiconductor device produced by this manufacturing process replaces the gate electrode 106b of the dual gate CMOS type semiconductor device of the first embodiment described with reference to FIG. In addition, a gate electrode made of a two-layer polysilicon film 412 with a silicon oxide film 407 sandwiched therebetween is used. The characteristics of both dual gate CMOS semiconductor devices are equivalent.
[0063]
Referring to FIG. 5A, a P well 102, an N well 103, and a field oxide film (element isolation region) 104 are formed on a silicon semiconductor substrate 101 as in the first embodiment.
[0064]
Next, in order to control the threshold voltage and prevent the short channel effect, impurity ions are implanted into the NMOS type element (P well 102) by boron and the PMOS type element (N well 103) by phosphorus. Next, after forming a gate oxide film 205 having a thickness of 5 nm, the first polysilicon film 406 is about 50 to 130 nm (preferably 100 nm), the silicon oxide film 407 is about 0.5 to 2 nm, and the second polysilicon is formed. A film 408 is deposited to a thickness of about 50 to 100 nm by LPCVD.
[0065]
Referring to FIG. 5B, Cl having a selectivity with respect to the silicon oxide film 407 of about 100 to 200 is obtained through known processes including photolithography and etching.₂/ HBr / O₂The second polysilicon film 408 in the NMOS element region is etched by gas-based reactive ion etching (RIE) until the surface of the silicon oxide film 407 is exposed.
[0066]
Next, a desired dual gate CMOS semiconductor device as shown in FIG. 5C is formed through the same steps as those shown in FIG. 2C and thereafter of the first embodiment.
[0067]
The dual gate CMOS semiconductor device formed in this embodiment can obtain the same effects as the dual gate CMOS semiconductor device of the first embodiment. In addition, the uniformity of the film thickness of the gate electrode 106a of the NMOS element can be made smaller than that of the first embodiment. For this reason, variations in NMOS type device characteristics can be suppressed. The variation in the film thickness of the gate electrode 106a of the NMOS element according to the first embodiment is the sum of the variation during deposition of the polysilicon film 206 and the variation during etching. On the other hand, the variation in the film thickness of the gate electrode 106a of the NMOS type element of the present embodiment is determined only by the variation during the deposition of the first polysilicon film 406. Therefore, the variation in the thickness of the gate electrode 106a in the first embodiment is 4 to 5% (1σ), whereas the variation in the thickness of the gate electrode 106a in the present embodiment is suppressed to 1 to 2% (1σ). be able to. These variations were evaluated by measuring the film thickness of the first polysilicon film 406 with a film thickness measuring instrument manufactured by Tencor.
[0068]
In this embodiment, the silicon oxide film 407 is used as the insulating film formed between the first and second polysilicon films 406 and 408. However, a silicon nitride film is used instead of the silicon oxide film 407. However, it is possible to make the gate electrode 106a of the NMOS type element have a desired film thickness. However, when a silicon nitride film is used as the insulating film, the diffusion rate of boron in the silicon nitride film is very small. For this reason, the diffusion of boron in the gate electrode 412 of the PMOS type device is blocked by the silicon nitride film, and the PMOS type device is depleted. On the other hand, in the case where the silicon oxide film 407 is used as the insulating film, the diffusion rate of boron in the silicon oxide film 407 is very high, so such a problem does not occur. Further, when the second polysilicon film 408 is etched, the selection ratio of the polysilicon film 408 to the silicon oxide film 407 is as large as 100 to 200. On the other hand, the selection ratio of the polysilicon film 408 to the silicon nitride film is as small as 30-50. For this reason, it is more effective to use the silicon oxide film 407. Note that the thickness of the silicon oxide film 407 is set within a range in which boron can be sufficiently diffused while satisfying the etching selectivity necessary for processing.
[0069]
In this embodiment, the reactive ion etching technique is used to etch the second polysilicon film 408. However, the same processing can be performed using chemical dry etching (CDE) or wet etching.
[0070]
Further, the first polysilicon film 406, the silicon oxide film 407, and the second polysilicon film 408 were continuously formed by the same apparatus. By continuously forming the three-layer films 406, 407, and 408, impurities such as carbon are not mixed into each interface. For this reason, an element with little characteristic variation and high reliability can be obtained.
[0071]
(Embodiment 3)
With reference to FIG. 6, the manufacturing process of the dual gate CMOS semiconductor device according to the present embodiment will be described. The dual gate CMOS semiconductor device formed using this manufacturing process has the same configuration as the dual gate CMOS semiconductor device of the first embodiment described with reference to FIG. Therefore, the description will not be repeated.
[0072]
Referring to FIG. 6A, a P well 102, an N well 103, and a field oxide film (element isolation region) 104 are formed on a silicon semiconductor substrate 101 as in the first embodiment.
[0073]
Next, although not shown, in order to control the threshold voltage and prevent the short channel effect, the NMOS type element (P well 102) is made of boron, and the PMOS type element (N well 103) is made of phosphorus. Impurity ion implantation is performed. Next, after forming a gate oxide film 205 having a thickness of 5 nm, a polysilicon film 506 is deposited by about 50 to 130 nm (preferably 100 nm) and a silicon nitride film 507 is deposited by about 5 to 50 nm by LPCVD.
[0074]
Referring to FIG. 6B, the silicon nitride film 507 in the PMOS type device region is removed through a known process including photolithography and etching, and then the photoresist film (not shown) is removed.
[0075]
Referring to FIG. 6C, a polysilicon film 508 is selectively grown only in the PMOS type device region by an LPCVD apparatus capable of selectively depositing a silicon film. Specifically, in order to remove the natural oxide film on the polysilicon film 506, after baking at 900 ° C. for 1 minute with hydrogen, SiH is performed.₂Cl₂A polysilicon film 508 is grown to a thickness of about 50 to 130 nm at 850 ° C. using a mixed gas of / HCl.
[0076]
Next, after removing the silicon nitride film 507, the same dual gate CMOS type semiconductor as shown in FIG. 6D is obtained through the same steps as those shown in FIG. Forming device.
[0077]
The dual gate CMOS semiconductor device formed in this embodiment can obtain the same effects as the dual gate CMOS semiconductor device of the first embodiment. In addition, the uniformity of the film thickness of the gate electrode 106a of the NMOS element can be made smaller than that of the first embodiment. For this reason, variations in NMOS type device characteristics can be suppressed. The variation in the film thickness of the gate electrode 106a of the NMOS element according to the first embodiment is the sum of the variation during deposition of the polysilicon film 206 and the variation during etching. On the other hand, the variation in the thickness of the gate electrode 106a of the NMOS type element of this embodiment is determined only by the variation in the deposition of the polysilicon film 506. Therefore, the variation in the thickness of the gate electrode 106a in the first embodiment is 4 to 5% (1σ), whereas the variation in the thickness of the gate electrode 106a in the present embodiment is suppressed to 1 to 2% (1σ). be able to. These variations were evaluated by measuring the film thickness of the polysilicon film 506 with a film thickness measuring instrument manufactured by Tencor.
[0078]
In this embodiment, the silicon nitride film 507 is used as the insulating film. However, the polysilicon film 508 can be selectively grown even if a silicon oxide film is used instead of the silicon nitride film 507. However, when a silicon oxide film is used as the insulating film, a natural oxide film grows at the interface between the selectively deposited polysilicon film 508 and the underlying polysilicon film 506. The natural oxide film suppresses the growth of the selectively grown silicon film. For this reason, the problem that the dispersion | variation in a film thickness becomes large generate | occur | produces. Further, since the silicon oxide film is generally formed by a CVD (Chemical Vapor Deposition) method, the moisture resistance is significantly inferior to that of the silicon nitride film 507. Therefore, the use of a silicon nitride film having excellent moisture resistance during the selective growth of the polysilicon film 508 can suppress the natural oxide film at the interface, and a PMOS type device having good characteristics can be obtained. A similar PMOS type device can be obtained by using a silicon thermal oxide film instead of the silicon nitride film 507. This is because the silicon thermal oxide film is excellent in moisture resistance like the silicon nitride film 507.
[0079]
(Embodiment 4)
With reference to FIG. 7, the manufacturing process of the dual gate CMOS semiconductor device according to the present embodiment will be described. The dual gate CMOS semiconductor device formed using this manufacturing process has the same configuration as the dual gate CMOS semiconductor device of the first embodiment described with reference to FIG. Therefore, the description will not be repeated.
[0080]
Referring to FIG. 7A, a P well 102, an N well 103, and a field oxide film (element isolation region) 104 are formed on a silicon semiconductor substrate 101 as in the first embodiment.
[0081]
Next, in order to control the threshold voltage and prevent the short channel effect, impurity ions are implanted into the NMOS type element (P well 102) by boron and the PMOS type element (N well 103) by phosphorus. Next, after forming a gate oxide film 205 having a thickness of 5 nm, a polysilicon film 606 is deposited by about 100 to 200 nm, and a silicon nitride film 607 is deposited by about 10 to 50 nm by LPCVD.
[0082]
Referring to FIG. 7B, the silicon nitride film 607 in the NMOS type element region is removed through a known process including photolithography and etching, and then the photoresist film (not shown) is removed.
[0083]
Referring to FIG. 7C, the surface of the polysilicon film 606 is thermally oxidized to form a silicon oxide film 608 only in the NMOS type element region. The PMOS type device region is covered with a silicon nitride film 607 excellent in oxidation resistance. For this reason, the surface of the polysilicon film 606 is not oxidized. The oxidation conditions at this time are set so that a gate electrode of an NMOS type element having a desired film thickness (50 to 100 nm) can be obtained.
[0084]
Next, after the silicon oxide film 608 and the silicon nitride film 607 are removed, the same steps as those shown in FIG. 2C and thereafter of the first embodiment are performed, and a desired process as shown in FIG. A dual gate CMOS semiconductor device is formed.
[0085]
The dual gate CMOS semiconductor device formed by the manufacturing method according to the present embodiment can obtain the same effects as the dual gate CMOS semiconductor device of the first embodiment. In addition, the uniformity of the film thickness of the gate electrode 106a of the NMOS element can be made smaller than that of the first embodiment. For this reason, variations in NMOS type device characteristics can be suppressed. The variation in the film thickness of the gate electrode 106a of the NMOS element according to the first embodiment is the sum of the variation during deposition of the polysilicon film 206 and the variation during etching. On the other hand, the variation in the film thickness of the gate electrode 106a of the NMOS element in the manufacturing method of the present embodiment is determined by the variation during deposition of the polysilicon film 606 and the variation during thermal oxidation. However, the variation at the time of thermal oxidation is as small as about 0.5% (1σ) compared with the variation at the time of etching. For this reason, the variation in the thickness of the gate electrode 106a in the first embodiment is 4 to 5% (1σ), whereas the variation in the thickness of the gate electrode 106a is 2% when the manufacturing method of the present embodiment is used. 1 σ). These variations were evaluated by measuring the film thickness of the polysilicon film 606 with a film thickness measuring instrument manufactured by Tencor. Further, in the semiconductor device manufactured using the manufacturing method of the present embodiment, there is no interface in the gate electrode 106b of the PMOS type element unlike the semiconductor device of the second embodiment. For this reason, favorable element characteristics can be obtained.
[0086]
It should be understood that the embodiment disclosed this time is illustrative in all respects and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0087]
【The invention's effect】
According to the dual gate CMOS semiconductor device of the present invention, the film thickness of the gate electrode of the NMOS element is sufficiently small. For this reason, the gate electrode is not depleted and the implantation energy can be set low. Thereby, the short channel effect can be suppressed. Further, since the gate electrode film thickness of the PMOS type element is sufficiently large, boron does not penetrate through the gate oxide film and the transistor characteristics are not deteriorated. Further, unlike the method for manufacturing a dual gate CMOS semiconductor device disclosed in Japanese Patent Laid-Open No. 6-275788, a special process apparatus for forming a phosphorus-doped polysilicon film is not used. For this reason, the deposition throughput can be improved and the manufacturing cost can be reduced.
[0088]
In addition, according to the method for manufacturing a dual gate CMOS semiconductor device of the present invention, a gate electrode of an NMOS element having good uniformity can be formed. For this reason, an NMOS element with little characteristic variation can be obtained.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a configuration of a dual gate CMOS semiconductor device according to a first embodiment.
2 is a diagram for explaining the manufacturing method of the dual gate CMOS semiconductor device according to the first embodiment; FIG.
3 is a diagram for explaining the method of manufacturing the dual-gate CMOS semiconductor device according to the first embodiment. FIG.
FIG. 4 is a diagram for evaluating the performance of a dual-gate CMOS semiconductor device according to the present invention.
5 is a diagram illustrating a method of manufacturing the dual gate CMOS semiconductor device according to the second embodiment. FIG.
6 is a diagram for explaining a method of manufacturing the dual gate CMOS semiconductor device according to the third embodiment. FIG.
7 is a diagram for explaining a method of manufacturing the dual gate CMOS semiconductor device according to the fourth embodiment. FIG.
FIG. 8 is a diagram showing the relationship between the threshold voltage and gate length of an NMOS type device.
FIG. 9 is a diagram illustrating CV characteristics of a gate electrode of an NMOS type device.
FIG. 10 is a diagram for evaluating the performance of a conventional dual gate CMOS semiconductor device.
[Explanation of symbols]
101 Silicon semiconductor substrate
102 P-well
103 N-well
104 Field oxide film
105a, 105b Gate oxide film
106a, 106b Gate polysilicon electrode
108 Shallow N-type diffusion layer
109 Shallow P-type diffusion layer
110a, 110b Side wall spacer
111 Deep N-type diffusion layer
112 Deep P-type diffusion layer
113a, 113b silicide film
114 Interlayer insulation film
115a, 115b, 115c, 115d Metal wiring

Claims

Including a P-channel MOS type element and an N-channel MOS type element each formed on a silicon substrate,
The P-channel MOS type element includes a first electrode into which a P-type impurity is introduced,
The N-channel MOS type element includes a second electrode into which an N-type impurity is introduced,
The film thickness of the second electrode is smaller than the film thickness of the first electrode,
The first electrode includes a third electrode having the same thickness as the second electrode, an insulating film formed on the third electrode, and a fourth electrode formed on the insulating film. A dual gate CMOS semiconductor device including an electrode.

2. The dual gate CMOS semiconductor device according to claim 1, wherein the second, third and fourth electrodes are made of polysilicon.

The dual gate CMOS semiconductor device according to claim 1, wherein the insulating film is a silicon oxide film.

4. The dual gate CMOS semiconductor device according to claim 3, wherein the silicon oxide film has a thickness of 0.5 nm to 2 nm.

5. The dual gate CMOS semiconductor device according to claim 1, wherein the film thickness of the first electrode is 1.5 times or more the film thickness of the second electrode.

6. The dual gate CMOS semiconductor device according to claim 5, wherein the film thickness of the first electrode is not less than 50 nm and not more than 250 nm, and the film thickness of the second electrode is not less than 100 nm and not more than 350 nm.

Including a P-channel MOS type element and an N-channel MOS type element each formed on a silicon substrate,
The P-channel MOS type element includes a first electrode into which a P-type impurity is introduced,
The N-channel MOS type element includes a second electrode into which an N-type impurity is introduced,
The method of manufacturing a dual gate CMOS semiconductor device, wherein the film thickness of the second electrode is smaller than the film thickness of the first electrode,
Forming a gate insulating film on the silicon substrate;
Forming a first polysilicon film on the formed gate insulating film;
Forming an insulating film on the formed first polysilicon film;
Forming a second polysilicon film on the formed insulating film;
Etching the second polysilicon film formed in the N-channel MOS type element region until the surface of the insulating film is exposed;
Patterning the first and second polysilicon films formed in the P-channel MOS type element region to form the first electrode;
Forming a second electrode by patterning the first polysilicon film formed in the N channel MOS type element region.

The step of forming the first polysilicon film, the step of forming the insulating film, and the step of forming the second polysilicon film are continuously performed in the same apparatus. Item 8. A method for manufacturing a dual gate CMOS semiconductor device according to Item 7.

9. The method of manufacturing a dual gate CMOS semiconductor device according to claim 7, wherein the insulating film is a silicon oxide film.

The method of manufacturing a dual gate CMOS semiconductor device according to claim 9, wherein the silicon oxide film has a thickness of 0.5 nm to 2 nm.

11. The method of manufacturing a dual gate CMOS semiconductor device according to claim 7, wherein the film thickness of the first electrode is 1.5 times or more the film thickness of the second electrode.

11. The method of manufacturing a dual gate CMOS semiconductor device according to claim 10, wherein the film thickness of the first electrode is 50 nm or more and 250 nm or less, and the film thickness of the second electrode is 100 nm or more and 350 nm or less.