JP4232375B2

JP4232375B2 - Semiconductor device and placement and routing method

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Publication number: JP4232375B2
Application number: JP2002070956A
Authority: JP
Inventors: 賢輔鳥居
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-03-14
Filing date: 2002-03-14
Publication date: 2009-03-04
Anticipated expiration: 2022-03-14
Also published as: JP2003273337A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、自動配置配線装置、自動配置配線方法および自動配置配線プログラムに関し、特に、未使用入力端子をプルアップまたはプルダウンする場合に適用して好適なものである。
【０００２】
【従来の技術】
従来のゲートアレーでは、未使用入力端子をプルアップまたはプルダウンするために、プルアップまたはプルダウン用の専用セルを用意し、未使用入力端子をその専用セルに接続する方法が行われていた。
図５は、従来のプルアップおよびプルダウン方法を示すブロック図である。
【０００３】
図５において、ゲートアレーのセルライブラリの中に、４入力ＮＡＮＤ回路は用意されているが、３入力ＮＡＮＤ回路は用意されていないものとする。
ここで、３入力ＮＡＮＤ回路を使うものとすると、４入力ＮＡＮＤ回路ＮＤ２、ＮＤ３を配置する。そして、４入力ＮＡＮＤ回路ＮＤ２、ＮＤ３の入力端子を１本づつ電位固定用セルＣＥに接続することにより、４入力ＮＡＮＤ回路ＮＤ２、ＮＤ３の入力端子を１本づつプルアップし、４入力ＮＡＮＤ回路ＮＤ２、ＮＤ３を３入力ＮＡＮＤ回路として機能させる。
【０００４】
ここで、従来の電位固定用セルＣＥでは、内部にストッパが設けられ、そのストッパを介してプルアップまたはプルダウンさせる入力端子を電源に接続することにより、入力端子が直接電源に接続されることを防止して、静電気対策などの処置が採られていた。
一方、自動配置配線装置により、未使用入力端子をプルアップまたはプルダウンさせる場合、プルアップまたはプルダウンさせる入力端子を結線情報ネットリストに付加し、自動配置配線プログラムを起動させることにより、自動配置配線が行われていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、未使用入力端子をプルアップまたはプルダウンするために、電位固定用セルＣＥを設ける方法では、プルアップまたはプルダウンさせる入力端子数に応じた電位固定用セルＣＥが必要となり、チップ中の電位固定用セルＣＥの占有面積が増加するとともに、これらの配置配線を自動配置配線装置により行なうと、配線長が長くなり、配線領域が増加するという問題があった。
【０００６】
そこで、本発明の目的は、配線領域を低減しつつ、ストッパを介して未使用入力端子をプルアップまたはプルダウンすることが可能な半導体装置、自動配置配線装置、自動配置配線方法および自動配置配線プログラムを提供することである。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、本願発明の半導体装置は、ベーシックセルが配列されたゲートアレーと、前記ベーシックセルの境界に設けられた電位固定用不純物拡散層と、前記電位固定用不純物拡散層を固定電位に接続する第１配線層と、前記ベーシックセルの電位固定入力端子を、当該ベーシックセルに近接する電位固定用不純物拡散層に接続する第２配線層とを備えることを特徴とする
【０００８】
これにより、ベーシックセルの電位固定入力端子を電位固定用不純物拡散層に接続するだけで、電位固定入力端子が直接電源に接続されることを回避しつつ、電位固定入力端子をプルアップまたはプルダウンすることができる。
このため、電位固定入力端子をプルアップまたはプルダウンさせるための電位固定用セルを設ける必要がなくなり、チップ面積の増加を抑制することが可能となるとともに、自動配置配線を行なった場合においても、電位固定入力端子を近接する電位固定用不純物拡散層に接続することが可能となることから、配線長の増大を抑制することができる。
【０００９】
また、本願発明の半導体装置は、前記ベーシックセルは、並列して配置された１対のポリシリコンゲートと、前記ポリシリコンゲートに跨るように形成されたＰ型不純物拡散層と、前記ポリシリコンゲートに跨るように形成されたＮ型不純物拡散層とを備えることを特徴とする。
これにより、電位固定用不純物拡散層を各ポリシリコンゲートの近傍に配置することが可能となり、配線長の増大を抑制しつつ、ストッパを介して電位固定入力端子をプルアップまたはプルダウンさせることが可能となる
【００１０】
また、本願発明の自動配置配線方法は、結線情報が格納されたネットリストと、インスタンスの電位固定用端子を定義する電位固定用端子定義手段と、前記ネットリストから電位固定入力端子を検索する電位固定入力端子検索手段と、前記検索された電位固定入力端子が同一インスタンスの電位固定用端子に接続されるように、前記ネットリストを更新するネットリスト更新手段と、前記更新されたネットリストに基づいて、自動配置配線を行なう自動配置配線手段とを備えることを特徴とする。
【００１１】
これにより、電位固定用端子を定義することで、ベーシックセルの電位固定入力端子を、そこに接する電位固定用不純物拡散層に自動的に接続することが可能となり、配線長の増大を抑制しつつ、電位固定入力端子をプルアップまたはプルダウンすることが可能となるとともに、電位固定入力端子をプルアップまたはプルダウンさせるための電位固定用セルを設ける必要がなくなり、チップ面積の増加を抑制することが可能となる。
【００１２】
また、本願発明の自動配置配線方法は、プルアップ入力端子またはプルダウン入力端子を、前記プルアップ入力端子または前記プルダウン入力端子に近接するプルアップ用拡散層またはプルダウン用拡散層を介して、プルアップ電位またはプルダウン電位に接続することを特徴とする。
これにより、プルアップ入力端子またはプルダウン入力端子が直接電源に接続されることを回避しつつ、プルアップ入力端子またはプルダウン入力端子をプルアップまたはプルダウンすることができ、静電気対策などの特性的な信頼性を確保することが可能となるともに、自動配置配線を行なった場合においても、プルアップ入力端子またはプルダウン入力端子を、そこに近接するプルアップ用拡散層またはプルダウン用拡散層に接続することが可能となることから、配線長の増大を抑制することができる。
【００１３】
また、本願発明の自動配置配線方法は、プルアップ用電位固定用端子またはプルダウン用電位固定用端子を持つセルライブラリを入力するステップと、電位固定入力端子およびその電位をネットリストから検索するステップと、前記電位固定入力端子が同一インスタンスのプルアップ用電位固定用端子またはプルダウン用電位固定用端子に接続されるように、前記ネットリストを更新するステップと、前記更新されたネットリストに基づいて、自動配置配線を行なうステップとを備えることを特徴とする。
【００１４】
これにより、プルアップ用電位固定用端子またはプルダウン用電位固定用端子をセルライブラリに定義することで、近接するプルアップ用電位固定用端子またはプルダウン用電位固定用端子に電位固定入力端子を自動的に接続することが可能となり、配線長の増大を抑制しつつ、電位固定入力端子をプルアップまたはプルダウンすることが可能となるとともに、電位固定入力端子をプルアップまたはプルダウンさせるための電位固定用セルを設ける必要がなくなり、チップ面積の増加を抑制することが可能となる。
【００１５】
また、本願発明の自動配置配線プログラムは、プルアップ用電位固定用端子またはプルダウン用電位固定用端子を持つセルライブラリを入力するステップと、電位固定入力端子およびその電位をネットリストから検索するステップと、前記電位固定入力端子が同一インスタンスのプルアップ用電位固定用端子またはプルダウン用電位固定用端子に接続されるように、前記ネットリストを更新するステップと、前記更新されたネットリストに基づいて、自動配置配線を行なうステップとをコンピュータに実行させることを特徴とする。
【００１６】
これにより、自動配置配線プログラムを実行するだけで、プルアップ用電位固定用端子またはプルダウン用電位固定用端子をセルライブラリ上で定義して、近接するプルアップ用電位固定用端子またはプルダウン用電位固定用端子に電位固定入力端子を自動的に接続することが可能となり、自動配置配線装置のハードウェアの変更を伴うことなく、プルアップまたはプルダウン時の配線長の増大を抑制することが可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置および自動配置配線装置について図面を参照しながら説明する。
図１（ａ）は、本発明の一実施形態に係るゲートアレーの概略構成を示す平面図、図１（ｂ）は、図１（ａ）のベーシックセルを拡大して示す平面図である。
【００１８】
図１において、ゲートアレーＧＡには、ベーシックセルＢＣが配列して設けられ、各ベーシックセルＢＣには、ポリシリコンゲートが設けられているとともに、各ベーシックセルＢＣの境界には、プルアップまたはプルダウン用のストッパが設けられている。
例えば、ベーシックセルＢＣ１〜ＢＣ４には、ポリシリコンゲートＰＧ１〜ＰＧ８が１対ずつ設けられ、ベーシックセルＢＣ１〜ＢＣ４の境界には、プルアップ用ストッパＳＰ１〜ＳＰ３およびプルダウン用ストッパＳＰ４〜ＳＰ６がそれぞれ設けられている。
【００１９】
そして、例えば、ベーシックセルＢＣ１のポリシリコンゲートＰＧ２をプルアップする場合、ＡＬ配線Ｈ１を介して、ベーシックセルＢＣ１に近接するプルアップ用ストッパＳＰ１にポリシリコンゲートＰＧ２を接続する。
また、ベーシックセルＢＣ３のポリシリコンゲートＰＧ６およびベーシックセルＢＣ４のポリシリコンゲートＰＧ７をプルダウンする場合、ＡＬ配線Ｈ２を介して、ベーシックセルＢＣ３、ＢＣ４に近接するプルダウン用ストッパＳＰ６にポリシリコンゲートＰＧ６、ＰＧ７をそれぞれ接続する。
【００２０】
これにより、プルアップ用またはプルダウン用の電位固定セルを設けることなく、プルアップまたはプルダウンすることを可能として、チップ面積の増加を抑制することが可能となるとともに、電位固定入力端子を電位固定セルに接続するために、配線を引き回す必要がなくなることから、配線領域を削減することが可能となる。
【００２１】
また、ゲートアレーＧＡのベーシックセルＢＣの境界などセルの論理に支障のない領域に、プルアップ用ストッパＳＰ１〜ＳＰ３およびプルダウン用ストッパＳＰ４〜ＳＰ６を設け、これらプルアップ用ストッパＳＰ１〜ＳＰ３およびプルダウン用ストッパＳＰ４〜ＳＰ６の端子を拡散層で定義することにより、チップ全体をカバーする１個の架空セルの中に規則正しく配列されて記述される論理的に等価な１個の端子として記述することが可能となる。
【００２２】
このため、電位固定入力端子の近傍にプルアップまたはプルダウン用の端子を常に存在させることが可能となり、自動配置配線を行なう場合においても、配線距離が最小になるように配線することが可能となるとともに、プルアップまたはプルダウン用の端子への接続を行なわない場合には、プルアップ用ストッパＳＰ１〜ＳＰ３およびプルダウン用ストッパＳＰ４〜ＳＰ６上に他の配線を通すことが可能となり、プルアップ用ストッパＳＰ１〜ＳＰ３およびプルダウン用ストッパＳＰ４〜ＳＰ６が配線の邪魔になることを防止して、配線を効率よく行なうことが可能となる。
【００２３】
図２（ａ）は、本発明の一実施形態に係るベーシックセルの構成を示す平面図、図２（ｂ）は、図２（ａ）の構成をシンボル化して示した図である。
図２（ａ）において、ベーシックセルには、１対のポリシリコンゲートＰＧ１１、ＰＧ１２が並列して形成され、Ｎ型不純物拡散層Ｎ１、Ｎ２、Ｎ３およびＰ型不純物拡散層Ｐ１、Ｐ２、Ｐ３がポリシリコンゲートＰＧ１１、ＰＧ１２に跨るように形成され、ポリシリコンゲートＰＧ１１、ＰＧ１２に隣接して、プルアップ用のＮ型不純物拡散層Ｎ４およびプルダウン用のＰ型不純物拡散層Ｐ４が形成されている。
【００２４】
そして、例えば、図２（ｂ）に示すように、図２（ａ）のベーシックセルでＮＡＮＤ回路ＮＤ１を構成し、ＮＡＮＤ回路ＮＤ１の入力端子Ｂをプルアップさせるものとする。
この場合、図２（ａ）に示すように、ロウレベル電位Ｖｓｓに接続されるＡＬ配線Ｈ１１をＰ型不純物拡散層Ｐ１、Ｐ２、Ｐ３上に通し、コンタクト領域Ｃ１、Ｃ２をそれぞれ介してＡＬ配線Ｈ１１をＰ型不純物拡散層Ｐ１、Ｐ３に接続するとともに、コンタクト領域Ｃ３を介してＡＬ配線Ｈ１１をＰ型不純物拡散層Ｐ４に接続する。
【００２５】
また、ハイレベル電位ＶＤＤに接続されるＡＬ配線Ｈ１２をＮ型不純物拡散層Ｎ１、Ｎ２、Ｎ３上に通し、コンタクト領域Ｃ４を介してＡＬ配線Ｈ１２をＮ型不純物拡散層Ｎ１に接続するとともに、コンタクト領域Ｃ５を介してＡＬ配線Ｈ１２をＮ型不純物拡散層Ｎ４に接続する。
さらに、入力端子Ａに接続されるＡＬ配線Ｈ１３を、コンタクト領域Ｃ６を介してポリシリコンゲートＰＧ１１に接続する。
【００２６】
また、出力端子Ｘに接続される配線Ｈ１４を、コンタクト領域Ｃ７を介してＰ型不純物拡散層Ｐ２に接続するとともに、出力端子Ｘに接続される配線Ｈ１４を、コンタクト領域Ｃ８を介してＮ型不純物拡散層Ｎ３に接続する。
また、プルアップ用配線Ｈ１５を、コンタクト領域Ｃ９を介してポリシリコンゲートＰＧ１２に接続するとともに、プルアップ用配線Ｈ１５を、コンタクト領域Ｃ１０を介してＮ型不純物拡散層Ｎ４に接続する。
【００２７】
これにより、プルアップ用配線Ｈ１５に費やされる配線資源を最小限に抑えつつ、Ｎ型不純物拡散層Ｎ４を介して入力端子Ｂをハイレベル電位ＶＤＤに接続することが可能となり、静電気対策などの特性的な対策を施しつつ、入力端子Ｂをプルアップすることが可能となる。
図３は、本発明の一実施形態に係る自動配置配線方法を示すフローチャートである。
【００２８】
図３において、プルアップ電位固定用端子ＰＵまたはプルダウン電位固定用端子ＰＤを持つセルライブラリを自動配置配線装置に入力する（ステップＳ１）。
次に、自動配置配線装置は、電位の固定対象となる端子およびその電位を結線情報ネットリストから検索する（ステップＳ２）。
次に、自動配置配線装置は、電位の固定対象となる端子が、同一インスタンスのプルアップ電位固定用端子ＰＵまたはプルダウン電位固定用端子ＰＤに接続されるように、結線情報ネットリストを変更する（ステップＳ３）。
【００２９】
次に、自動配置配線装置は、ステップＳ３で変更された結線情報ネットリストに基づいて、自動配置（ステップＳ４）、電源配線（ステップＳ５）および自動配線（ステップＳ６）を行なう。
図４（ａ）は、本発明の一実施形態に係るセルの定義方法を示す図、図４（ｂ）は、変更前のネットリストを示す図、図４（ｃ）は、変更後のネットリストを示す図である。
【００３０】
図４（ａ）において、セルライブラリにおいて、例えば、セルＮＡ２として、入力端子Ａ１、Ａ２、出力端子Ｘ、電源端子ＶＤＤ、接地端子ＶＳＳ、プルアップ電位固定用端子ＰＵまたはプルダウン電位固定用端子ＰＤが定義されているものとする。
そして、例えば、図４（ｂ）のネットリストにおいて、セルＮＡ２のインスタンスＩ＿９７３６の入力端子Ａ１をプルアップさせる場合、図４（ｃ）に示すように、同一インスタンスＩ＿９７３６内にプルアップ電位固定用端子ＰＵを設け、インスタンスＩ＿９７３６の入力端子Ａ１がインスタンスＩ＿９７３６のプルアップ電位固定用端子ＰＵに接続されるように、ネットリストを変更する。
【００３１】
これにより、入力端子Ａ１が直接電源に接続されることを回避しつつ、入力端子Ａ１をプルアップすることができ、静電気対策などの特性的な信頼性を確保することが可能となるともに、自動配置配線を行なった場合においても、入力端子Ａ１を、そこに近接するプルアップ電位固定用端子ＰＵに接続することが可能となることから、配線長の増大を抑制することができる。
【００３２】
【発明の効果】
以上説明したように、本発明によれば、ベーシックセルの周囲に電位固定用不純物拡散層を設け、ベーシックセルの電位固定入力端子を近接する電位固定用不純物拡散層に接続することにより、電位固定入力端子が直接電源に接続されることを回避しつつ、電位固定入力端子をプルアップまたはプルダウンすることが可能となるだけでなく、電位固定入力端子をプルアップまたはプルダウンさせるための電位固定用セルを設ける必要がなくなり、チップ面積の増加を抑制することが可能となるとともに、自動配置配線を行なった場合においても、配線長の増大を抑制することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の一実施形態に係るゲートアレーの概略構成を示す平面図、図１（ｂ）は、図１（ａ）のベーシックセルを拡大して示す平面図である。
【図２】図２（ａ）は、本発明の一実施形態に係るベーシックセルの構成を示す平面図、図２（ｂ）は、図２（ａ）の構成をシンボル化して示した図である。
【図３】本発明の一実施形態に係る自動配置配線方法を示すフローチャートである。
【図４】図４（ａ）は、本発明の一実施形態に係るセルの定義方法を示す図、図４（ｂ）は、変更前のネットリストを示す図、図４（ｃ）は、変更後のネットリストを示す図である。
【図５】従来のプルアップおよびプルダウン方法を示すブロック図である。
【符号の説明】
ＧＡゲートアレー
ＢＣ、ＢＣ１〜ＢＣ４ベーシックセル
ＰＧ１〜ＰＧ８、ＰＧ１１、ＰＧ１２ポリシリコンゲート
Ｎ１〜Ｎ４Ｎ型不純物拡散層
Ｐ１〜Ｐ４Ｐ型不純物拡散層
ＳＰ１〜ＳＰ３プルアップ用ストッパ
ＳＰ４〜ＳＰ６プルダウン用ストッパ
Ｈ１１〜Ｈ１５ＡＬ配線
Ｃ１〜Ｃ１０コンタクト領域
ＮＤ１ＮＡＮＤ回路
Ａ、Ｂ入力端子
Ｘ出力端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, an automatic placement and routing apparatus, an automatic placement and routing method, and an automatic placement and routing program, and is particularly suitable when applied to pulling up or pulling down unused input terminals.
[0002]
[Prior art]
In the conventional gate array, in order to pull up or pull down the unused input terminal, a dedicated cell for pull-up or pull-down is prepared, and the unused input terminal is connected to the dedicated cell.
FIG. 5 is a block diagram showing a conventional pull-up and pull-down method.
[0003]
In FIG. 5, it is assumed that a 4-input NAND circuit is prepared in the cell array cell library, but a 3-input NAND circuit is not prepared.
Here, assuming that a three-input NAND circuit is used, four-input NAND circuits ND2 and ND3 are arranged. Then, by connecting the input terminals of the 4-input NAND circuits ND2, ND3 to the potential fixing cell CE one by one, the input terminals of the 4-input NAND circuits ND2, ND3 are pulled up one by one, and the 4-input NAND circuit ND2 , ND3 functions as a three-input NAND circuit.
[0004]
Here, in the conventional potential fixing cell CE, a stopper is provided inside, and by connecting the input terminal to be pulled up or pulled down via the stopper to the power source, the input terminal is directly connected to the power source. To prevent this, measures such as countermeasures against static electricity were taken.
On the other hand, when an unused input terminal is pulled up or pulled down by an automatic placement and routing device, the automatic placement and routing is performed by adding the input terminal to be pulled up or pulling down to the connection information netlist and starting the automatic placement and routing program. It was done.
[0005]
[Problems to be solved by the invention]
However, in the method of providing the potential fixing cell CE in order to pull up or pull down the unused input terminal, the potential fixing cell CE corresponding to the number of input terminals to be pulled up or pulled down is required. The area occupied by the cell CE increases, and when these placement and routing are performed by the automatic placement and routing apparatus, there is a problem that the wiring length becomes long and the wiring area increases.
[0006]
Accordingly, an object of the present invention is to provide a semiconductor device, an automatic placement and routing apparatus, an automatic placement and routing method, and an automatic placement and routing program capable of pulling up or pulling down unused input terminals via a stopper while reducing a wiring area. Is to provide.
[0007]
[Means for Solving the Problems]
In order to solve the above-described problems, a semiconductor device according to the present invention includes a gate array in which basic cells are arranged, a potential fixing impurity diffusion layer provided at a boundary of the basic cells, and the potential fixing impurity diffusion layer. And a second wiring layer for connecting a potential fixing input terminal of the basic cell to a potential fixing impurity diffusion layer adjacent to the basic cell. 0008
As a result, the potential fixed input terminal is pulled up or pulled down while only connecting the potential fixed input terminal of the basic cell to the potential diffusion impurity diffusion layer and avoiding the potential fixed input terminal being directly connected to the power source. be able to.
For this reason, it is not necessary to provide a potential fixing cell for pulling up or pulling down the potential fixing input terminal, it is possible to suppress an increase in the chip area, and even when automatic placement and routing is performed, Since the fixed input terminal can be connected to the adjacent potential fixing impurity diffusion layer, an increase in wiring length can be suppressed.
[0009]
In the semiconductor device of the present invention, the basic cell includes a pair of polysilicon gates arranged in parallel, a P-type impurity diffusion layer formed so as to straddle the polysilicon gate, and the polysilicon gate. And an N-type impurity diffusion layer formed so as to straddle the substrate.
As a result, the potential fixing impurity diffusion layer can be disposed in the vicinity of each polysilicon gate, and the potential fixing input terminal can be pulled up or pulled down via the stopper while suppressing an increase in the wiring length. [0010]
Further, the automatic placement and routing method of the present invention includes a net list storing connection information, potential fixing terminal defining means for defining a potential fixing terminal of an instance, and a potential for searching for a potential fixing input terminal from the net list. Based on the fixed input terminal searching means, the netlist updating means for updating the netlist so that the searched potential fixing input terminal is connected to the potential fixing terminal of the same instance, and the updated netlist And automatic placement and routing means for performing automatic placement and routing.
[0011]
Thus, by defining the potential fixing terminal, the potential fixing input terminal of the basic cell can be automatically connected to the potential fixing impurity diffusion layer in contact therewith, while suppressing an increase in the wiring length. The potential fixing input terminal can be pulled up or pulled down, and it is not necessary to provide a potential fixing cell for pulling up or pulling down the potential fixing input terminal, thereby suppressing an increase in chip area. It becomes.
[0012]
In the automatic placement and routing method of the present invention , a pull-up input terminal or a pull-down input terminal is pulled up via a pull-up diffusion layer or a pull-down diffusion layer adjacent to the pull-up input terminal or the pull-down input terminal. It is connected to a potential or a pull-down potential.
This makes it possible to pull up or pull down the pull-up input terminal or pull-down input terminal while avoiding that the pull-up input terminal or pull-down input terminal is directly connected to the power supply. The pull-up input terminal or the pull-down input terminal can be connected to a pull-up diffusion layer or a pull-down diffusion layer adjacent to the pull-up input terminal or pull-down input terminal even when automatic placement and routing is performed. As a result, an increase in wiring length can be suppressed.
[0013]
The automatic placement and routing method of the present invention includes a step of inputting a cell library having a pull-up potential fixing terminal or a pull-down potential fixing terminal, and a step of searching the potential fixed input terminal and its potential from a netlist. , Updating the netlist so that the potential fixing input terminal is connected to a pull-up potential fixing terminal or a pull-down potential fixing terminal of the same instance, and based on the updated netlist, Performing automatic placement and routing.
[0014]
Thus, by defining the pull-up potential fixing terminal or pull-down potential fixing terminal in the cell library, the potential fixed input terminal is automatically set to the adjacent pull-up potential fixing terminal or pull-down potential fixing terminal. The potential fixing cell for pulling up or pulling down the potential fixing input terminal while allowing the potential fixing input terminal to be pulled up or pulled down while suppressing an increase in wiring length. Therefore, it is possible to suppress an increase in chip area.
[0015]
The automatic placement and routing program of the present invention includes a step of inputting a cell library having a pull-up potential fixing terminal or a pull-down potential fixing terminal, and a step of searching the potential fixed input terminal and its potential from a netlist. , Updating the netlist so that the potential fixing input terminal is connected to a pull-up potential fixing terminal or a pull-down potential fixing terminal of the same instance, and based on the updated netlist, And a step of performing automatic placement and routing in a computer.
[0016]
This allows you to define a pull-up potential fixing terminal or pull-down potential fixing terminal on the cell library by simply executing the automatic placement and routing program, and fix the adjacent pull-up potential fixing terminal or pull-down potential fixing. It is possible to automatically connect the fixed potential input terminal to the terminal for use, and it is possible to suppress an increase in wiring length at the time of pull-up or pull-down without changing the hardware of the automatic placement and routing apparatus. .
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor device and an automatic placement and routing apparatus according to embodiments of the present invention will be described with reference to the drawings.
FIG. 1A is a plan view showing a schematic configuration of a gate array according to an embodiment of the present invention, and FIG. 1B is an enlarged plan view showing the basic cell of FIG.
[0018]
In FIG. 1, a basic cell BC is arranged in the gate array GA, each polysilicon cell is provided in each basic cell BC, and a pull-up or pull-down is provided at the boundary of each basic cell BC. A stopper is provided.
For example, a pair of polysilicon gates PG1 to PG8 is provided in the basic cells BC1 to BC4, and pull-up stoppers SP1 to SP3 and pull-down stoppers SP4 to SP6 are provided at the boundaries of the basic cells BC1 to BC4, respectively. It has been.
[0019]
For example, when pulling up the polysilicon gate PG2 of the basic cell BC1, the polysilicon gate PG2 is connected to the pull-up stopper SP1 adjacent to the basic cell BC1 via the AL wiring H1.
When pulling down the polysilicon gate PG6 of the basic cell BC3 and the polysilicon gate PG7 of the basic cell BC4, the polysilicon gates PG6 and PG7 are connected to the pull-down stopper SP6 adjacent to the basic cells BC3 and BC4 via the AL wiring H2. Connect each.
[0020]
As a result, it is possible to perform pull-up or pull-down without providing a potential fixing cell for pull-up or pull-down, and it is possible to suppress an increase in chip area and to fix the potential fixing input terminal as a potential fixing cell. Since it is not necessary to route the wiring to connect to the wiring, the wiring area can be reduced.
[0021]
In addition, pull-up stoppers SP1 to SP3 and pull-down stoppers SP4 to SP6 are provided in areas where there is no problem with the cell logic, such as the boundary of the basic cell BC of the gate array GA, and these pull-up stoppers SP1 to SP3 and pull-down stoppers are provided. By defining the terminals of the stoppers SP4 to SP6 with a diffusion layer, it can be described as one logically equivalent terminal that is regularly arranged and described in one aerial cell covering the entire chip. It becomes.
[0022]
Therefore, it is possible to always have a pull-up or pull-down terminal in the vicinity of the fixed potential input terminal, and even when automatic placement and routing is performed, wiring can be performed so that the wiring distance is minimized. At the same time, when the connection to the pull-up or pull-down terminal is not performed, other wiring can be passed over the pull-up stoppers SP1 to SP3 and the pull-down stoppers SP4 to SP6. -SP3 and pull-down stoppers SP4-SP6 are prevented from interfering with the wiring, and the wiring can be performed efficiently.
[0023]
FIG. 2A is a plan view showing the configuration of a basic cell according to an embodiment of the present invention, and FIG. 2B is a diagram showing the configuration of FIG.
In FIG. 2A, a pair of polysilicon gates PG11 and PG12 are formed in parallel in the basic cell, and N-type impurity diffusion layers N1, N2, and N3 and P-type impurity diffusion layers P1, P2, and P3 are formed. A pull-up N-type impurity diffusion layer N4 and a pull-down P-type impurity diffusion layer P4 are formed adjacent to the polysilicon gates PG11 and PG12.
[0024]
For example, as shown in FIG. 2B, the basic cell of FIG. 2A constitutes the NAND circuit ND1, and the input terminal B of the NAND circuit ND1 is pulled up.
In this case, as shown in FIG. 2A, the AL wiring H11 connected to the low level potential Vss is passed over the P-type impurity diffusion layers P1, P2, and P3, and the AL wiring H11 is connected through the contact regions C1 and C2, respectively. Are connected to the P-type impurity diffusion layers P1 and P3, and the AL wiring H11 is connected to the P-type impurity diffusion layer P4 through the contact region C3.
[0025]
Further, the AL wiring H12 connected to the high level potential VDD is passed over the N-type impurity diffusion layers N1, N2, and N3, the AL wiring H12 is connected to the N-type impurity diffusion layer N1 through the contact region C4, and the contact is made. The AL wiring H12 is connected to the N-type impurity diffusion layer N4 through the region C5.
Further, the AL wiring H13 connected to the input terminal A is connected to the polysilicon gate PG11 through the contact region C6.
[0026]
The wiring H14 connected to the output terminal X is connected to the P-type impurity diffusion layer P2 through the contact region C7, and the wiring H14 connected to the output terminal X is connected to the N-type impurity through the contact region C8. Connected to the diffusion layer N3.
The pull-up wiring H15 is connected to the polysilicon gate PG12 through the contact region C9, and the pull-up wiring H15 is connected to the N-type impurity diffusion layer N4 through the contact region C10.
[0027]
This makes it possible to connect the input terminal B to the high-level potential VDD via the N-type impurity diffusion layer N4 while minimizing the wiring resources spent on the pull-up wiring H15. It is possible to pull up the input terminal B while taking general measures.
FIG. 3 is a flowchart showing an automatic placement and routing method according to an embodiment of the present invention.
[0028]
In FIG. 3, a cell library having a pull-up potential fixing terminal PU or a pull-down potential fixing terminal PD is input to the automatic placement and routing apparatus (step S1).
Next, the automatic placement and routing apparatus searches the connection information net list for the terminals to be fixed and the potentials (step S2).
Next, the automatic placement and routing apparatus changes the connection information netlist so that the terminal whose potential is to be fixed is connected to the pull-up potential fixing terminal PU or the pull-down potential fixing terminal PD of the same instance ( Step S3).
[0029]
Next, the automatic placement and routing apparatus performs automatic placement (step S4), power supply wiring (step S5), and automatic wiring (step S6) based on the connection information netlist changed in step S3.
4A is a diagram showing a cell definition method according to an embodiment of the present invention, FIG. 4B is a diagram showing a net list before change, and FIG. 4C is a net after change. It is a figure which shows a list.
[0030]
4A, in the cell library, for example, as the cell NA2, the input terminals A1, A2, the output terminal X, the power supply terminal VDD, the ground terminal VSS, the pull-up potential fixing terminal PU or the pull-down potential fixing terminal PD are provided. It shall be defined.
For example, when pulling up the input terminal A1 of the instance I_9736 of the cell NA2 in the net list of FIG. 4B, as shown in FIG. 4C, the pull-up potential fixing terminal is provided in the same instance I_9736. PU is provided, and the netlist is changed so that the input terminal A1 of the instance I_9736 is connected to the pull-up potential fixing terminal PU of the instance I_9736.
[0031]
As a result, it is possible to pull up the input terminal A1 while avoiding the input terminal A1 being directly connected to the power supply, and it is possible to ensure characteristic reliability such as countermeasures against static electricity, as well as automatically. Even when the placement and routing is performed, the input terminal A1 can be connected to the pull-up potential fixing terminal PU adjacent thereto, so that an increase in the wiring length can be suppressed.
[0032]
【The invention's effect】
As described above, according to the present invention, the potential fixing impurity diffusion layer is provided around the basic cell, and the potential fixing input terminal of the basic cell is connected to the adjacent potential fixing impurity diffusion layer, thereby fixing the potential. The potential fixing cell for pulling up or pulling down the fixed potential input terminal as well as allowing the fixed potential input terminal to be pulled up or pulled down while avoiding that the input terminal is directly connected to the power supply. Therefore, it is possible to suppress an increase in the chip area and suppress an increase in wiring length even when automatic placement and routing is performed.
[Brief description of the drawings]
FIG. 1A is a plan view showing a schematic configuration of a gate array according to an embodiment of the present invention, and FIG. 1B is an enlarged plan view showing a basic cell of FIG. FIG.
2A is a plan view showing the configuration of a basic cell according to an embodiment of the present invention, and FIG. 2B is a diagram showing the configuration of FIG. 2A symbolized. is there.
FIG. 3 is a flowchart showing an automatic placement and routing method according to an embodiment of the present invention.
4 (a) is a diagram showing a cell definition method according to an embodiment of the present invention, FIG. 4 (b) is a diagram showing a netlist before change, and FIG. 4 (c) is It is a figure which shows the net list after a change.
FIG. 5 is a block diagram illustrating a conventional pull-up and pull-down method.
[Explanation of symbols]
GA gate array BC, BC1 to BC4 Basic cells PG1 to PG8, PG11, PG12 Polysilicon gates N1 to N4 N-type impurity diffusion layers P1 to P4 P-type impurity diffusion layers SP1 to SP3 Pull-up stoppers SP4 to SP6 Pull-down stoppers H11 ~ H15 AL wiring C1 to C10 Contact area ND1 NAND circuit A, B Input terminal X Output terminal

Claims

A first polysilicon gate electrically connected to the first input terminal;
A second polysilicon gate electrically connected to a second input terminal and facing the first polysilicon gate;
An impurity region of a first conductivity type disposed so as to span a part of the first polysilicon gate and a part of the second polysilicon gate;
An impurity region of a second conductivity type disposed so as to straddle the other part of the first polysilicon gate and the other part of the second polysilicon gate;
A first impurity region for pull-up;
A second impurity region for pull-down ;
A placement and routing method of the first cell including,
Forming a wiring layer connected to the first impurity region and a first potential in an inner region of the first cell ;
Forming a wiring layer connected to the second impurity region and a second potential lower than the first potential in an inner region of the first cell;
When pulling up the first input terminal,
Forming a wiring layer connecting the first polysilicon gate and the first impurity region in the inner region of the first cell ;
When pulling down the first input terminal,
Forming a wiring layer connecting the first polysilicon gate and the second impurity region in the inner region of the first cell ;
When pulling up the second input terminal,
Forming a wiring layer connecting the second polysilicon gate and the first impurity region in the internal region of the first cell ;
When pulling down the second input terminal,
A placement and routing method, wherein a wiring layer for connecting the second polysilicon gate and the second impurity region is formed in an internal region of the first cell .

A first polysilicon gate electrically connected to the first input terminal;
A first cell including a second polysilicon gate electrically connected to a second input terminal and facing the first polysilicon gate;
Adjacent to the first cell;
A third polysilicon gate electrically connected to a third input terminal and adjacent to the second polysilicon gate;
A second cell electrically connected to a fourth input terminal and including a fourth polysilicon gate facing the third polysilicon gate;
A first impurity region for pull-up;
A method of arranging and wiring a semiconductor device including a second impurity region for pull-down,
It said first impurity region and the second impurity region at the boundary of the first cell and the second cell are arranged to be included in the interior region of the first cell and the second cell ,
When pulling up the second input terminal and the third input terminal,
Forming a wiring layer electrically connecting the second polysilicon gate, the third polysilicon gate, and the first impurity region in the internal region of the first cell and the second cell ;
When pulling down the second input terminal and the third input terminal,
A wiring layer electrically connecting the second polysilicon gate, the third polysilicon gate and the second impurity region is formed in an internal region of the first cell and the second cell ; Place and route method.

A first polysilicon gate electrically connected to the first input terminal;
A second polysilicon gate electrically connected to a second input terminal and facing the first polysilicon gate;
An impurity region of a first conductivity type disposed so as to span a part of the first polysilicon gate and a part of the second polysilicon gate;
An impurity region of a second conductivity type disposed so as to straddle the other part of the first polysilicon gate and the other part of the second polysilicon gate;
A first impurity region for pull-up;
A second impurity region for pull-down;
A first cell having :
A first wiring layer connected to the first impurity region and set at a first potential;
A second wiring layer connected to the second impurity region and set to a second potential lower than the first potential;
A third wiring layer electrically connected to the first impurity region and the first polysilicon gate, or electrically connected to the second impurity region and the second polysilicon gate; seen including,
The semiconductor device in which the first wiring layer, the second wiring layer, and the third wiring layer are formed in an inner region of the first cell .

The semiconductor device according to claim 3.
The first wiring layer includes:
A first portion disposed so as to intersect the first polysilicon gate and the second polysilicon gate and electrically connected to the impurity region of the first conductivity type;
The first polysilicon gate and the second polysilicon gate are disposed along the first polysilicon gate and the second polysilicon gate and connected to the first impurity region. A second part, and
The second wiring layer is
A third portion disposed to intersect the first polysilicon gate and the second polysilicon gate and electrically connected to the impurity region of the second conductivity type;
The first polysilicon gate and the second polysilicon gate are disposed along the first polysilicon gate and the second polysilicon gate and connected to the second impurity region. And a fourth part.

The semiconductor device according to claim 4 is:
A first contact connecting the third wiring layer and the first impurity region;
A second contact connecting the third wiring layer and the first polysilicon gate;
The semiconductor device, wherein the second contact is disposed between the first contact and the first wiring layer.