JP4228639B2

JP4228639B2 - Weight control method, microcomputer, bus controller

Info

Publication number: JP4228639B2
Application number: JP2002269942A
Authority: JP
Inventors: 陽介鈴木; 高幸松田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-09-17
Filing date: 2002-09-17
Publication date: 2009-02-25
Anticipated expiration: 2022-09-17
Also published as: JP2004110256A

Description

【０００１】
【発明の属する技術分野】
本発明は、ハーバードアーキテクチャを有し、パイプライン処理を実行するマイクロコンピュータのウエイト制御方法、そのマイクロコンピュータ、及びマイクロコンピュータを構成するバスコントローラに関する。
【０００２】
【従来の技術】
従来より、中央処理ユニット（ＣＰＵ）として、メモリから命令を読み込んで実行するための処理動作を、複数種類の機能ブロックで行われる動作ステージに分割し、各ステージの処理を並列に実行することにより、複数の命令の処理を重複したタイミングで実行する、いわゆるパイプライン処理を行うものが知られている（例えば、非特許文献１）。
【０００３】
ここで、図４（ａ）は、実行すべき各命令を、五つのステージからなる命令処理サイクルにて表わし、これら命令処理サイクルを５段パイプライン処理にて実行する場合のタイミング図である。
但し、各命令処理サイクルは、命令を読み込むＩＦ（フェッチ）ステージと、ＩＦステージで読み込んだ命令を解読するＤＥＣ（デコード）ステージと、ＤＥＣステージで解読された命令の内容に応じて、算術，論理等の演算を行ったり、メモリへアクセスする際のアドレス等を計算するＥＸＥ（実行）ステージと、ＥＸステージで計算したアドレスに対してアクセスを行うＭＡ（メモリアクセス）ステージと、ＤＥＣステージで解読された命令の内容に応じて、演算データを内部レジスタに書き込むＷＢ（ライトバック）ステージとからなり、一つの命令処理の実行は、ＩＦステージ，ＤＥＣステージ，ＥＸＥステージ，ＭＡステージ，ＷＢステージの一連の処理により実現される。
【０００４】
そして、ＣＰＵは、五つの命令処理サイクルを、それぞれ１ステージずつずれたタイミングで並列に実行することにより、見かけ上１サイクルで一つの命令を実行するように構成されている。
また、パイプライン処理に加え、フェッチとメモリアクセスの動作を同時に行う場合に、バスが一本しかないために競合が起こることを防止するため、接続されるバスとして、フェッチを行うための命令側バス、メモリアクセスを行うためのデータ側バスの２本を設ける、ハーバードアーキテクチャを採用したＣＰＵが知られている。
【０００５】
ところで、マイクロコンピュータシステムにおいて使用されるメモリや周辺回路の中には、速度が遅く、ＣＰＵの１クロックサイクルの間では、データの入出力を行うことのできないものや、入出力部のビット幅がＣＰＵのビット幅と異なるために、アクセスを何回か繰り返さなければならないものが存在する。
【０００６】
上記のようなメモリや周辺回路へＣＰＵがアクセスする場合、ＣＰＵとの間にウエイトコントローラやバスコントローラと呼ばれるユニットを設けて、ＣＰＵに対してアクセス対象が入出力可能となるまでの期間ウエイトをかけ、フェッチやメモリアクセスが複数サイクルで行われるようにするのが一般的である。
【０００７】
例えば、命令Ｃn+3 を格納した命令格納用メモリにアクセスした時に、データの読み出しが可能となるまでに２サイクルが必要な場合を考える。この場合、図４（ｂ）に示すように、命令Ｃn+3 に対する命令処理サイクルのＩＦステージ（サイクルＣＹｍ）で、ＣＰＵが命令格納用メモリに対するアクセス要求を発生させると、これに対して、バスコントローラはウエイト要求を発生させる。このウエイト要求によりＣＰＵは、次のサイクルＣＹm+1 で同じステージを保持する。そして、同サイクルＣＹm+1 でバスコントローラがウエイト要求を解除すると、ＣＰＵは、次のサイクルＣＹm+2 で、処理を次ステージに移行させる。
【０００８】
【非特許文献１】
株式会社超Ｌメディア技術ドキュメントグループ編，「日立SuperH RISC engin SH1/SH2/SH-DSPプログラミングマニュアル」第６版，株式会社日立製作所，平成１１年５月，ｐ３６９
【０００９】
【発明が解決しようとする課題】
命令側バス１０３と、命令の実行に必要なデータの入出力を行うためのデータ側バスからなる２系統のバスを備え、内部でパイプライン処理を実行するＣＰＵ１１０を用いた図５に示すマイクロコンピュータ１０１では、ＩＦステージでの命令側バス１０３を介したメモリアクセスと、ＭＡステージでのデータ側バス１０５を介したメモリや周辺回路（以下単に「周辺回路」という）へのアクセスとを同時に行うことができる。
【００１０】
このため、命令側バス１０３にバスコントローラ１２０を接続し、データ側バスにコプロセッサ等のウエイト要求を発生させる可能性のある別の周辺回路１３０を接続した場合、マイクロコンピュータ１０１では、命令側バス１０３のバスコントローラ１２０と、データ側バス１０５の周辺回路１３０とが同時にＣＰＵ１１０に対してウエイト要求ＷＣ，ＷＤを発生させる場合がある。
【００１１】
この場合、ＣＰＵ１１０は、両ウエイト要求ＷＣ，ＷＤのいずれか一方でも継続している場合は、次のステージの処理に移行せず、ステージの状態を保持し続ける。
ステージの状態が保持されている間、バスコントローラ１２０や周辺回路１３０に対するアクセス要求ＳＣ，ＳＤも保持し、しかも、周辺回路１３０からのウエイト要求ＷＤの継続サイクル数がバスコントローラ１２０からのウエイト要求ＷＣの継続サイクル数より大きい場合を考える。
【００１２】
図６に示すように、サイクルＣＹ１にて両ウエイト要求ＷＣ，ＷＤが発生し、サイクルＣＹ４にてバスコントローラ１２０からのウエイト要求ＷＣが解除されると、次のサイクルＣＹ５では、ＣＰＵ１１０では周辺回路１３０からのウエイト要求ＷＤによりウエイト状態が継続される。
【００１３】
このとき、周辺回路１３０に対するアクセス要求ＳＤとバスコントローラ１２０に対するアクセス要求ＳＣの状態は保持されるため、バスコントローラ１２０は、アクセス要求ＳＣに従って、先に発生させたものと同じ継続サイクル数を有するウエイト要求ＷＣを再び発生させてしまう。
【００１４】
この結果、ＣＰＵ１１０では、サイクルＣＹ５にて周辺回路１３０からのウエイト要求ＷＤが解除された後も、再発生したバスコントローラ１２０からのウエイト要求ＷＣによって、ウエイト状態がサイクルＣＹ８まで継続され、必要以上（図の例では、必要数５サイクルが８サイクル）にステージ動作が延長されることになり、ＣＰＵ１１０の処理能力を低下させてしまうという問題があった。
【００１５】
本発明は、上記問題点を解決するために、ハーバードアーキテクチャを有するＣＰＵを用いて構成されたマイクロコンピュータにおいて、命令側バスに接続されるバスコントローラ等の回路から出力されるウエイト要求により、ＣＰＵの処理能力が低下することを簡易な方法で防止することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するための発明である請求項１記載のウエイト制御方法は、ハーバードアーキテクチャにて構成され、外部からのウエイト要求に従ってパイプライン処理のステージを延長し、パイプライン処理のステージ延長中は命令側バス及びデータ側バスへのアクセス要求の状態を保持する中央処理ユニットと、該中央処理ユニットの命令側バスに接続され、前記中央処理ユニットからのアクセス要求があるとアクセス対象に対するデータの入出力が可能となるまでの間、前記中央処理ユニットに対するウエイト要求を生成するバスコントローラと、前記中央処理ユニットのデータ側バスに接続され、前記中央処理ユニットからのアクセス要求があるとデータの入出力が可能となるまでの間、前記中央処理ユニットに対するウエイト要求を生成すると共に、該ウエイト要求を前記バスコントローラに通知する周辺回路とを備えたマイクロコンピュータに適用される。
そして、バスコントローラが、中央処理ユニットに対するウエイト要求を解除したときに、周辺回路からのウエイト要求が継続中であれば、該周辺回路からのウエイト要求が解除されるまでの間、バスコントローラにおいて中央処理ユニットに対するウエイト要求の生成を禁止する。
【００１７】
従って、本発明のウエイト制御方法によれば、一度解除されたウエイト要求が、同一ステージの継続中に再び生成されてしまうことがなく、不必要なウエイト要求によって、中央処理ユニットの処理能力が低下してしまうことを確実に防止できる。
【００１８】
なお、命令側バスとは、主として命令フェッチ時に使用されるバスであり、後述するデータ側バスとは、主として命令の実行に必要なデータの入出力に使用されるバスのことである。
次に、請求項２記載のマイクロコンピュータは、ハーバードアーキテクチャにて構成され、外部からのウエイト要求に従ってパイプライン処理のステージを延長し、パイプライン処理のステージ延長中は命令側バス及びデータ側バスへのアクセス要求の状態を保持する中央処理ユニットを備える。そして、その中央処理ユニットの命令側バスに接続されるバスコントローラが、中央処理ユニットに対するウエイト要求を解除したときに、データ側バスに接続された周辺回路からのウエイト要求が継続中であれば、該周辺回路からのウエイト要求が解除されるまでの間、中央処理ユニットに対するウエイト要求の生成を禁止する。
【００１９】
つまり、本発明のマイクロコンピュータは、請求項１記載のウエイト制御方法を実現するものであり、従って、請求項１記載の方法を実行した場合と同様の効果を得ることができる。
なお、本発明では、周辺回路からのウエイト要求に基づいて、バスコントローラが、ウエイト要求の生成を禁止するように構成されているため、中央処理ユニットには何ら変更を加える必要がなく、既製の中央処理ユニットをそのまま使用することができる。
【００２０】
【００２１】
【００２２】
次に、請求項３記載のバスコントローラは、ハーバードアーキテクチャにて構成され、ウエイト要求に従ってパイプライン処理のステージを延長し、パイプライン処理のステージ延長中は命令側バス及びデータ側バスへのアクセス要求の状態を保持する中央処理ユニットの命令側バスに接続して使用される。そして、このバスコントローラでは、ウエイト要求生成手段が、中央処理ユニットからのアクセス要求があるとアクセス対象に対するデータの入出力が可能となるまでの間、中央処理ユニットに対するウエイト要求を生成する。そして、このウエイト要求生成手段がウエイト要求を解除したときに、中央処理ユニットのデータ側バスに接続された周辺回路からのウエイト要求が継続中であれば、禁止手段が、周辺回路からのウエイト要求が解除されるまでの間、ウエイト要求生成手段によるウエイト要求の生成を禁止する。
【００２３】
つまり、本発明のバスコントローラは、請求項２記載のマイクロコンピュータを構成するバスコントローラとして好適に用いることができる。
なお、禁止手段は、中央処理ユニットからのアクセス要求を無効にするように構成してもよいし、ウエイト要求生成手段の動作自体を禁止するように構成してもよい。
【００２４】
また、ウエイト要求生成手段は、例えば請求項４記載のように、アクセス対象毎に必要なウエイト要求の継続サイクル数を対応付けた対応情報を記憶手段に記憶させ、この記憶手段に記憶された対応情報から設定される継続サイクル数の設定値と、ウエイト要求の生成時にそのウエイト要求の継続サイクル数をカウントするカウント手段でのカウント値とを比較することで、ウエイト要求の解除タイミングを得るように構成してもよい。
【００２５】
【００２６】
【００２７】
【発明の実施の形態】
以下に本発明の実施形態を図面と共に説明する。
図１は、本発明が適用された実施形態のマイクロコンピュータ（以下「マイコン」という。）の概略構成を表わすブロック図である。
【００２８】
図１に示すように、本実施形態のマイコン１は、命令側バス３及びデータ側バス５からなる２系統のバスを有する、いわゆるハーバードアーキテクチャにて構成されたＲＩＳＣ型の中央処理ユニット（ＣＰＵ）１０を備えている。そして、命令側バス３には、周辺バス７を制御するバスコントローラ２０が接続され、データ側バス５には、ＣＰＵ３での処理に必要な各種データを一時的に記憶するための作業用メモリ（図示せず）や、浮動小数点演算等を行うコプロセッサ３０が接続されている。
【００２９】
また、バスコントローラ２０が制御する周辺バス７には、１クロックでのアクセスが不可能なメモリや周辺回路（以下「命令側メモリ等」という。）が接続され、これら命令側メモリ等の一つとして、少なくともＣＰＵ１０が実行する命令を格納した命令格納用メモリ（図示せず）が接続されている。
【００３０】
このうち、コプロセッサ３０は、ＣＰＵ１０からのアクセス（読出／書込）要求ＳＤがあると、所定の演算を実行すると共に、その演算結果の読み出しが可能となるまでの間（本実施形態ではＣＰＵ１０の動作クロックの５サイクル分）、ＣＰＵ１０に対してウエイト要求ＷＤを出力するように構成されている。なお、ウエイト要求ＷＤは、バスコントローラ２０にも通知されるように構成されている。
【００３１】
一方、バスコントローラ２０は、周辺バス７に接続された命令側メモリ等のアドレスと、そのアドレスにて特定される命令側メモリ等へのアクセス時間とを対応させた対応テーブルを記憶するテーブル記憶部２１と、ＣＰＵ１０からのアクセス（読出）要求ＳＣがあると、アドレスバスに示されたアドレスからアクセス対象となる命令側メモリ等を特定し、テーブル記憶部２１に記憶された対応テーブルを用いて、その特定された命令側メモリ等に対する制御信号ＳＳを生成する制御信号生成部２３と、ＣＰＵ１０の動作クロックにより動作するカウンタ（以下「継続カウンタ」という）を備え、その継続カウンタのカウント値、制御信号生成部２３にて特定された命令側メモリ等へのアクセス時間、及びコプロセッサ３０から通知されるウエイト要求ＷＤに基づいてが、ＣＰＵ１０に対するウエイト要求ＷＣを生成するウエイト要求生成部２５とを備えている。
【００３２】
なお、テーブル記憶部２１に記憶される対応テーブルでは、アクセス時間が、ＣＰＵ１０の動作クロックのサイクル数Ｎ（Ｎは正整数）にて表わされており、以下では、このアクセス時間を「継続サイクル数」ともよぶ。
ここで、図２は、バスコントローラ２０の内部状態を表わす状態遷移図である。
【００３３】
図２に示すように、バスコントローラ２０の内部状態は、「ＲＥＳＥＴ」「ＣＹＣ１」「ＣＹＣｎ」「ＣＹＣＷ」の４つの状態からなり、ＣＰＵ１０の動作クロックに同期して、以下のように状態遷移をする。
バスコントローラ２０がリセットされている間は「ＲＥＳＥＴ」状態に保持され、リセットが解除されると、「ＣＹＣ１」状態に遷移する。
【００３４】
「ＣＹＣ１」状態では、バスコントローラ２０管理下の命令側メモリ等へのアクセス要求がない（ＳＣ＝０）か、又はアクセス要求があっても継続サイクル数Ｎが１サイクルである（ＳＣ＝１かつＮ＝１）場合は、現在の状態、即ち「ＣＹＣ１」状態に遷移し（図３の時刻ｔ１参照）、一方、アクセス要求があり且つ継続サイクル数Ｎが複数サイクルである（ＳＣ＝１かつＮ＞１）場合は「ＣＹＣｎ」状態に遷移する（時刻ｔ２，ｔ５参照）。
【００３５】
なお、「ＣＹＣ１」状態への遷移があった場合に、継続カウンタのカウント値ＣＮＴは１にプリセットされる。
「ＣＹＣｎ」状態では、継続カウンタによるカウント値ＣＮＴが継続サイクル数Ｎより小さい（ＣＮＴ＜Ｎ）場合は、現在の状態、即ち「ＣＹＣｎ」状態に遷移し（時刻ｔ３，ｔ６参照）、一方、カウント値ＣＮＴが継続サイクル数Ｎ以上（ＣＮＴ≧Ｎ）である場合は、コプロセッサ３０からのウエイト要求があれば（ＷＤ＝１）、「ＣＹＣＷ」状態に遷移し（時刻ｔ７参照）、そのウエイト要求がなければ（ＷＤ＝０）、「ＣＹＣ１」状態に遷移する（時刻ｔ４参照）。
【００３６】
「ＣＹＣＷ」状態では、コプロセッサ３０からのウエイト要求があれば（ＷＤ＝１）、現在の状態、即ち「ＣＹＣＷ」状態に遷移し（時刻ｔ８参照）、そのウエイト要求がなければ（ＷＤ＝０）、「ＣＹＣ１」状態に遷移する（時刻ｔ９参照）。
【００３７】
このようにして決定される内部状態に従って、ウエイト要求生成部２５は、「ＣＹＣ１」状態から「ＣＹＣｎ」状態に遷移すると、ウエイト要求ＷＣを生成する（ＷＣ←１）と共に継続カウンタの動作を開始させ、「ＣＹＣｎ」状態から「ＣＹＣ１」又は「ＣＹＣＷ」状態に遷移すると、ウエイト要求ＷＣを解除する（ＷＣ←０）する。また、上述したようにどの状態からでも「ＣＹＣ１」状態に遷移すると継続カウンタのカウント値ＣＮＴを１にプリセット（ＣＮＴ←１）するように構成されている。
【００３８】
つまり、バスコントローラ２０は、ＣＰＵ１０からのアクセス要求ＳＣがあると（ＳＣ＝１）、命令側バス３と周辺バス７とを接続すると共に、アドレスから対応テーブルにより特定される命令側メモリ等に対して、その命令側メモリ等に応じた制御信号ＳＳを出力する。
【００３９】
そして、特定された命令側メモリ等についての継続サイクル数Ｎが１より大きい場合には、ＣＰＵ１０に対してウエイト要求ＷＣを出力し（ＷＣ←１）、継続サイクル数Ｎ分の時間が経過するとウエイト要求ＷＣを解除する。但し、ウエイト要求ＷＣを解除（ＷＣ←０）した時に、コプロセッサ３０からのウエイト要求ＷＤが継続（ＷＤ＝１）していれば、「ＣＹＣＷ」状態に遷移することで、コプロセッサ３０からのウエイト要求が解除されるまでの間は、再びウエイト要求ＷＣを発生させてしまうことがないようにされている。
【００４０】
次に、ＣＰＵ１０は、従来装置と同様に、実行すべき各命令を、いずれも動作クロックの１サイクルにて実行可能なＩＦステージ，ＤＥＣステージ，ＥＸＥステージ，ＭＡステージ，ＷＢステージの五つのステージからなる命令処理サイクルにて表わし、これら命令処理サイクルを５段パイプライン処理にて実行するように構成されている（図４参照）。
【００４１】
そして、ＣＰＵ１０は、バスコントローラ２０からのウエイト要求ＷＣ、及びコプロセッサ３０からのウエイト要求ＷＤのうち、いずれか一方でも要求があれば、その要求が継続している間、次のステージに移行することなく、実行中のステージを延長するステージ制御部１１と、ＩＦステージや、ＭＡステージにて、命令側バス３を介して周辺バス７に接続された命令側メモリ等からデータを読み込む場合や、データ側バス５を介してコプロセッサ３０を動作させる場合に出力するアクセス要求ＳＣ，ＳＤを生成するアクセス要求制御部１３とを備えている。
【００４２】
但し、アクセス要求制御部１３は、ステージ制御部１１にて、実行中のステージが延長された場合、そのステージが終了するまでの間、生成したアクセス要求ＳＣ，ＳＤの状態を保持するように構成されている。
つまり、ＣＰＵ１０は、データ側バス５に接続されたコプロセッサ３０を動作させる場合、コプロセッサ３０に対するアクセス要求ＳＤを生成（ＳＤ←１）する。そして、コプロセッサ３０とは、データ側バス５を介して直接的にデータの入出力を行う。一方、周辺バス７に接続された命令側メモリ等へのアクセスを行う場合、バスコントローラ２０に対するアクセス要求ＳＣを生成（ＳＣ←１）する。そして、命令側メモリ等とは、命令側バス３に接続されたバスコントローラ２０を介してデータの入出力を行う。
【００４３】
なお、図４からわかるように、ＩＦステージはどのサイクルでも必ず実施されるため、命令格納用のメモリが接続された周辺バス７を制御するバスコントローラ２０へのアクセス要求は、通常、設定されたままの状態（ＳＣ＝１）とされ、一方、ＭＡステージにてアクセスされるコプロセッサ３０へのアクセス要求ＳＤは、ＣＰＵ１０での必要に応じて設定される。
【００４４】
このように構成されたマイコン１では、例えば、命令Ｃn+3 ，Ｃn+4 を格納する命令格納用メモリの継続サイクル数がＮ＝３である場合、図３に示すように、命令Ｃn+3 を読み出すＩＦステージが開始されると（時刻ｔ１）、バスコントローラ２０からウエイト要求ＷＣが発生し、ＣＰＵ１０はウエイト状態となる。その後、継続カウンタのカウント値ＣＮＴが継続サイクル数Ｎに等しくなる時刻ｔ３を経過すると、バスコントローラ２０は、ＣＰＵ１０に対するウエイト要求ＷＣを解除し、続く時刻ｔ４では、次のステージに移行する。
【００４５】
このステージでは、命令Ｃn+4 を読み出すＩＦステージが開始されるため、バスコントローラ２０からウエイト要求ＷＣが発生し、ＣＰＵ１０はウエイト状態となる。この時、同時に実行される命令Ｃn+1 のＭＡステージにて、コプロセッサ３０へのアクセスが行われたとすると、コプロセッサ３０からもウエイト要求ＷＤが発生する。
【００４６】
その後、継続カウンタのカウント値ＣＮＴが継続サイクル数Ｎに一致する時刻ｔ６を経過すると、バスコントローラ２０からのウエイト要求ＷＣは解除されるが、コプロセッサ３０からのウエイト要求ＷＤは継続中であるため、ＣＰＵ１０の処理では、次のステージに移行せず、同ステージが延長される。また、バスコントローラ２０では、内部状態が「ＣＹＣＷ」状態に遷移し、ＣＰＵ１０からのアクセス要求ＳＣがあってもウエイト要求ＷＣを生成しない状態となる。
【００４７】
そして、時刻ｔ８を経過して、コプロセッサ３０からのウエイト要求ＷＤが解除されると、続く時刻ｔ９にて、ＣＰＵ１０は、処理を次のステージに移行させ、また、バスコントローラ２０は、内部状態を「ＣＹＣ１」状態に遷移させて、新たなウエイト要求ＷＣの生成が可能な状態に復帰する。
【００４８】
なお、ＣＰＵ１０は、コプロセッサ３０からのウエイト要求ＷＤよりバスコントローラ２０からのウエイト要求ＷＣが先に解除された場合、命令側メモリ等からのデータを、ウエイト要求ＷＤ解除後のステージ終了時（時刻ｔ９）に取り込むように構成されている。但し、ウエイト要求ＷＣの解除後に直ちに（時刻ｔ７）取り込むように構成してもよい。
【００４９】
以上説明したように、本実施形態のマイコン１においては、バスコントローラ２０とコプロセッサ３０とがいずれもウエイト要求を発生させ（ＷＣ＝１，ＷＤ＝１）、バスコントローラ２０からのウエイト要求が先に解除（ＷＣ＝０）された場合、その後、コプロセッサ３０からのウエイト要求も解除（ＷＤ＝０）されるまでの間は、バスコントローラ２０に対するアクセス要求（ＳＣ＝１）があっても、バスコントローラ２０が新たなウエイト要求ＷＣを発生させることがないようにされている。
【００５０】
従って、本実施形態のマイコン１によれば、不必要なウエイト要求ＷＣによって、必要以上にステージが延長されてしまうことを確実に防止できるため、ウエイト要求発生時の処理を必要最小限の時間で行うことができる。
なお、本実施形態では、バスコントローラ２０からのウエイト要求ＷＣと、コプロセッサ３０からのウエイト要求ＷＤとを個別にＣＰＵ１０に取り込むようにされているが、ＣＰＵ１０においては、両ウエイト要求ＷＣ，ＷＤを区別する必要がないため、両ウエイト要求ＷＣ，ＷＤの論理和をＣＰＵ１０に入力するように構成してもよい。
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
【００６０】
【００６１】
【００６２】
【図面の簡単な説明】
【図１】実施形態のマイクロコンピュータの主要部の構成を示すブロック図である。
【図２】バスコントローラの内部状態に関する状態遷移図である。
【図３】マイコンの動作例を示したタイミング図である。
【図４】パイプライン処理の概要を説明するためのタイミング図である。
【図５】従来装置の主要部の構成を示すブロック図である。
【図６】従来装置の問題点を説明するためのタイミング図である。
【符号の説明】
１…マイクロコンピュータ（マイコン）、３…命令側バス、５…データ側バス、７…周辺バス、１０…中央処理ユニット（ＣＰＵ）、１１…ステージ制御部、１３…アクセス要求制御部、２０…バスコントローラ、２１…テーブル記憶部、２３…制御信号生成部、２５…ウエイト要求生成部、３０…コプロセッサ、ＳＣ，ＳＤ…アクセス要求、ＳＳ…制御信号、ＷＣ，ＷＤ…ウエイト要求。[0001]
BACKGROUND OF THE INVENTION
The present invention has a Harvard architecture, wait control method of a microcomputer for executing pipeline processing, relates to a bus controller that constitute the microcomputer, and the microcomputer.
[0002]
[Prior art]
Conventionally, as a central processing unit (CPU), processing operations for reading and executing instructions from a memory are divided into operation stages performed by a plurality of types of functional blocks, and processing of each stage is executed in parallel In addition, what performs so-called pipeline processing, in which processing of a plurality of instructions is executed at overlapping timings, is known (for example, Non-Patent Document 1).
[0003]
Here, FIG . 4A is a timing chart when each instruction to be executed is represented by an instruction processing cycle having five stages, and these instruction processing cycles are executed by five-stage pipeline processing.
However, each instruction processing cycle includes an IF (fetch) stage for reading an instruction, a DEC (decode) stage for decoding an instruction read at the IF stage, and an arithmetic, logic, and logic depending on the contents of the instruction decoded at the DEC stage. The EXE (execution) stage that calculates the address when accessing the memory or the like, the MA (memory access) stage that accesses the address calculated in the EX stage, and the DEC stage Depending on the contents of the instruction, it consists of a WB (write back) stage that writes operation data to an internal register, and execution of one instruction process is a series of IF stage, DEC stage, EXE stage, MA stage, and WB stage. Realized by processing.
[0004]
The CPU is configured to execute one instruction in apparent one cycle by executing five instruction processing cycles in parallel at a timing shifted by one stage.
In addition to pipeline processing, when performing fetch and memory access operations at the same time, the instruction side for fetching as a connected bus is used to prevent contention because there is only one bus. A CPU adopting a Harvard architecture, which has two buses on the data side for performing bus access and memory access, is known.
[0005]
By the way, some of the memories and peripheral circuits used in the microcomputer system have a low speed and cannot input / output data during one clock cycle of the CPU. There are some that must be repeated several times because they differ from the CPU bit width.
[0006]
When the CPU accesses the memory or peripheral circuit as described above, a unit called a wait controller or bus controller is provided between the CPU and the CPU, and waits until the access target can be input / output to the CPU. Generally, fetch and memory access are performed in a plurality of cycles.
[0007]
For example, consider a case where two cycles are required before data can be read when an instruction storage memory storing the instruction Cn + 3 is accessed. In this case, as shown in FIG. 4B, when the CPU generates an access request to the instruction storage memory at the IF stage (cycle CYm) of the instruction processing cycle for the instruction Cn + 3, The controller generates a wait request. With this wait request, the CPU holds the same stage in the next cycle CYm + 1. When the bus controller cancels the wait request in the same cycle CYm + 1, the CPU shifts the processing to the next stage in the next cycle CYm + 2.
[0008]
[Non-Patent Document 1]
Super L Media Technology Document Group, "Hitachi SuperH RISC engin SH1 / SH2 / SH-DSP Programming Manual" 6th edition, Hitachi, Ltd., May 1999, p369
[0009]
[Problems to be solved by the invention]
A microcomputer shown in FIG. 5 using a CPU 110 having two buses comprising an instruction side bus 103 and a data side bus for inputting / outputting data necessary for executing the instruction, and executing pipeline processing therein . In 101, memory access via the instruction-side bus 103 in the IF stage and access to memory and peripheral circuits (hereinafter simply referred to as “peripheral circuits”) via the data-side bus 105 in the MA stage are performed simultaneously. Can do.
[0010]
Therefore, when the bus controller 120 is connected to the instruction-side bus 103 and another peripheral circuit 130 that may generate a wait request such as a coprocessor is connected to the data-side bus, the microcomputer 101 uses the instruction-side bus. The bus controller 120 of 103 and the peripheral circuit 130 of the data side bus 105 may simultaneously generate wait requests WC and WD to the CPU 110.
[0011]
In this case, if either one of the wait requests WC and WD is continued, the CPU 110 does not proceed to the next stage process and keeps the stage state.
While the state of the stage is held, the access requests SC and SD for the bus controller 120 and the peripheral circuit 130 are also held, and the number of continuous cycles of the wait request WD from the peripheral circuit 130 is the wait request WC from the bus controller 120. Consider the case where the number of continuous cycles is greater than
[0012]
As shown in FIG. 6, when both wait requests WC and WD are generated in the cycle CY1, and the wait request WC from the bus controller 120 is canceled in the cycle CY4, in the next cycle CY5, the CPU 110 uses the peripheral circuit 130. The wait state is continued by the wait request WD from.
[0013]
At this time, since the states of the access request SD for the peripheral circuit 130 and the access request SC for the bus controller 120 are maintained, the bus controller 120 waits having the same number of continuous cycles as previously generated according to the access request SC. The request WC is generated again.
[0014]
As a result, in the CPU 110, even after the wait request WD from the peripheral circuit 130 is canceled in the cycle CY5, the wait state is continued until the cycle CY8 by the wait request WC from the regenerated bus controller 120, and more than necessary ( In the example shown in the figure, the stage operation is extended to the required number of 5 cycles (8 cycles), and there is a problem that the processing capability of the CPU 110 is reduced.
[0015]
In order to solve the above-described problems, the present invention provides a microcomputer configured using a CPU having a Harvard architecture in response to a wait request output from a circuit such as a bus controller connected to the instruction side bus. An object is to prevent a reduction in processing capacity by a simple method.
[0016]
[Means for Solving the Problems]
The weight control method according to claim 1, which is an invention for achieving the above object, is constituted by a Harvard architecture, and extends a pipeline processing stage according to an external weight request, and during the pipeline processing stage extension. A central processing unit that holds the status of access requests to the instruction-side bus and data-side bus, and connected to the instruction-side bus of the central processing unit. When there is an access request from the central processing unit, data input to the access target Until output is possible, it is connected to a bus controller that generates a wait request for the central processing unit and a data-side bus of the central processing unit. When there is an access request from the central processing unit, data input / output Wait until the central processing unit waits until With resulting applies to a microcomputer and a peripheral circuit which informs the wait request to the bus controller.
If the wait request from the peripheral circuit is ongoing when the bus controller cancels the wait request to the central processing unit , the bus controller waits until the wait request from the peripheral circuit is cancelled. Prohibit generation of wait requests for processing units .
[0017]
Therefore, according to the weight control method of the present invention, the wait request once canceled is not generated again during the continuation of the same stage, and the processing capacity of the central processing unit is reduced due to unnecessary wait requests. Can be reliably prevented.
[0018]
The instruction side bus is a bus mainly used at the time of instruction fetching, and the data side bus described later is a bus mainly used for input / output of data necessary for execution of instructions.
Next, the micro-computer according to claim 2 is constituted by Harvard architecture, extending the stage of pipeline processing according to the weights a request from the outside, in the stage the extension of the pipeline processing instruction side bus and a data-side A central processing unit is provided for holding the status of access requests to the bus. Then, when the bus controller connected to the instruction side bus of the central processing unit cancels the wait request for the central processing unit, if the wait request from the peripheral circuit connected to the data side bus is ongoing, Until the wait request from the peripheral circuit is released, the generation of the wait request for the central processing unit is prohibited.
[0019]
That is, the microcomputer according to the present invention realizes the weight control method according to the first aspect, and therefore, the same effect as that obtained when the method according to the first aspect is executed can be obtained.
In the present invention, since the bus controller is configured to prohibit generation of the wait request based on the wait request from the peripheral circuit, it is not necessary to make any changes to the central processing unit, and the ready-made The central processing unit can be used as it is.
[0020]
[0021]
[0022]
Next, the bus controller according to claim 3 is configured by a Harvard architecture, and extends the pipeline processing stage according to the wait request, and during the pipeline processing stage extension, an access request to the instruction side bus and the data side bus is performed. It is used by connecting to the instruction side bus of the central processing unit that holds the state of In this bus controller, when there is an access request from the central processing unit , the wait request generation means generates a wait request for the central processing unit until data can be input / output to / from the access target. If the wait request from the peripheral circuit connected to the data-side bus of the central processing unit is ongoing when the wait request generation means cancels the wait request, the prohibit means sends the wait request from the peripheral circuit. Until the is released, the generation of the wait request by the wait request generation means is prohibited.
[0023]
That is, the bus controller of the present invention can be suitably used as a bus controller for a microcomputer according to claim 2, wherein.
The prohibiting unit may be configured to invalidate the access request from the central processing unit, or may be configured to prohibit the operation of the wait request generating unit itself.
[0024]
Further, as described in claim 4 , for example, the wait request generation means stores in the storage means correspondence information in which the number of continuous cycles of the wait request necessary for each access target is associated, and the correspondence stored in the storage means The wait request release timing is obtained by comparing the set value of the continuous cycle number set from the information with the count value of the counting means for counting the number of continuous cycles of the wait request when the wait request is generated. It may be configured.
[0025]
[0026]
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
Figure 1 is a block diagram showing a schematic configuration of a microcomputer of the implementation form of the present invention is applied (hereinafter referred to as "microcomputer".).
[0028]
As shown in FIG. 1, the microcomputer 1 of the present embodiment includes a RISC type central processing unit (CPU) configured by a so-called Harvard architecture having two buses including an instruction side bus 3 and a data side bus 5. 10 is provided. A bus controller 20 that controls the peripheral bus 7 is connected to the instruction side bus 3, and a work memory (temporarily storing various data necessary for processing by the CPU 3) in the data side bus 5. (Not shown) and a coprocessor 30 for performing floating point arithmetic and the like are connected.
[0029]
The peripheral bus 7 controlled by the bus controller 20 is connected to a memory and peripheral circuits (hereinafter referred to as “instruction-side memory, etc.”) that cannot be accessed in one clock. Are connected to an instruction storage memory (not shown) that stores at least instructions executed by the CPU 10.
[0030]
Among these, when there is an access (read / write) request SD from the CPU 10, the coprocessor 30 executes a predetermined calculation and until the calculation result can be read (in this embodiment, the CPU 10 The wait request WD is output to the CPU 10 for 5 cycles of the operation clock. The wait request WD is configured to be notified to the bus controller 20 as well.
[0031]
On the other hand, the bus controller 20 stores a correspondence table in which an address of the instruction side memory connected to the peripheral bus 7 is associated with an access time to the instruction side memory specified by the address. 21 and an access (read) request SC from the CPU 10, the instruction-side memory to be accessed is specified from the address indicated on the address bus, and the correspondence table stored in the table storage unit 21 is used. A control signal generator 23 that generates a control signal SS for the specified instruction-side memory and the like, and a counter (hereinafter referred to as “continuation counter”) that operates according to the operation clock of the CPU 10 are provided. The access time to the instruction-side memory and the like specified by the generation unit 23 and the time notified from the coprocessor 30 Based on the site requirements WD but and a wait request generation unit 25 which generates a wait request WC for CPU 10.
[0032]
In the correspondence table stored in the table storage unit 21, the access time is represented by the number of cycles N of the operation clock of the CPU 10 (N is a positive integer). Also called "number".
Here, FIG. 2 is a state transition diagram showing the internal state of the bus controller 20.
[0033]
As shown in FIG. 2, the internal state of the bus controller 20 is composed of four states “RESET”, “CYC1”, “CYCn”, and “CYCW”, and the state transition is performed as follows in synchronization with the operation clock of the CPU 10. To do.
While the bus controller 20 is reset, it is held in the “RESET” state, and when the reset is released, the state transits to the “CYC1” state.
[0034]
In the “CYC1” state, there is no access request to the instruction-side memory or the like under the management of the bus controller 20 (SC = 0), or even if there is an access request, the number of continuous cycles N is 1 cycle (SC = 1 and In the case of N = 1), the current state, ie, “CYC1” state is transitioned (see time t1 in FIG. 3), while there is an access request and the number of continuous cycles N is a plurality of cycles (SC = 1 and N > 1) transition to the “CYCn” state (see times t2 and t5).
[0035]
Note that the count value CNT of the continuation counter is preset to 1 when there is a transition to the “CYC1” state.
In the “CYCn” state, when the count value CNT by the continuation counter is smaller than the number of continuation cycles N (CNT <N), the current state, that is, the “CYCn” state is transitioned (see times t3 and t6), while the count is performed. When the value CNT is equal to or greater than the number of continuous cycles N (CNT ≧ N), if there is a wait request from the coprocessor 30 (WD = 1), the state transits to the “CYCW” state (see time t7). If there is no (WD = 0), the state transits to the “CYC1” state (see time t4).
[0036]
In the “CYCW” state, if there is a wait request from the coprocessor 30 (WD = 1), the current state, ie, the “CYCW” state is transitioned (see time t8), and if there is no wait request (WD = 0). ), Transition to the “CYC1” state (see time t9).
[0037]
In accordance with the internal state determined in this way, the wait request generation unit 25 generates a wait request WC (WC ← 1) and starts the operation of the continuation counter when transitioning from the “CYC1” state to the “CYCn” state. When the state transitions from the “CYCn” state to the “CYC1” or “CYCW” state, the wait request WC is canceled (WC ← 0). Also, as described above, the count value CNT of the continuation counter is preset to 1 (CNT ← 1) when transitioning from any state to the “CYC1” state.
[0038]
In other words, when there is an access request SC from the CPU 10 (SC = 1), the bus controller 20 connects the instruction-side bus 3 and the peripheral bus 7 and also accesses the instruction-side memory specified by the correspondence table from the address. The control signal SS corresponding to the instruction side memory or the like is output.
[0039]
If the number of continuous cycles N for the specified instruction memory or the like is greater than 1, a wait request WC is output to the CPU 10 (WC ← 1), and when the time corresponding to the number of continuous cycles N has elapsed, the wait is completed. Release the request WC. However, if the wait request WD from the coprocessor 30 is continued (WD = 1) when the wait request WC is released (WC ← 0), the transition from the coprocessor 30 to the “CYCW” state is performed. Until the wait request is canceled, the wait request WC is not generated again.
[0040]
Next, as in the conventional apparatus, the CPU 10 executes each instruction to be executed from five stages, ie, an IF stage, a DEC stage, an EXE stage, an MA stage, and a WB stage, which can be executed in one cycle of the operation clock. These instruction processing cycles are executed by a five-stage pipeline process (see FIG. 4 ).
[0041]
If any one of the wait request WC from the bus controller 20 and the wait request WD from the coprocessor 30 is requested, the CPU 10 proceeds to the next stage while the request continues. Without reading the data from the instruction side memory connected to the peripheral bus 7 via the instruction side bus 3 in the stage control unit 11 that extends the stage being executed, the IF stage, and the MA stage, An access request controller 13 for generating access requests SC and SD to be output when the coprocessor 30 is operated via the data-side bus 5 is provided.
[0042]
However, when the stage being executed is extended by the stage control unit 11, the access request control unit 13 is configured to hold the status of the generated access requests SC and SD until the stage ends. Has been.
That is, when operating the coprocessor 30 connected to the data-side bus 5, the CPU 10 generates an access request SD for the coprocessor 30 (SD ← 1). The coprocessor 30 directly inputs and outputs data via the data side bus 5. On the other hand, when accessing the instruction-side memory connected to the peripheral bus 7, an access request SC for the bus controller 20 is generated (SC ← 1). The instruction side memory and the like input / output data via the bus controller 20 connected to the instruction side bus 3.
[0043]
As can be seen from FIG. 4, since the IF stage is always executed in every cycle, an access request to the bus controller 20 that controls the peripheral bus 7 to which the instruction storage memory is connected is normally set. On the other hand, the access request SD to the coprocessor 30 accessed in the MA stage is set as required by the CPU 10.
[0044]
In the microcomputer 1 configured as described above, for example, when the number of continuous cycles of the instruction storage memory for storing the instructions Cn + 3 and Cn + 4 is N = 3, as shown in FIG. 3, the instruction Cn + 3 When the IF stage for reading out is started (time t1), a wait request WC is generated from the bus controller 20, and the CPU 10 enters a wait state. Thereafter, when the time t3 at which the count value CNT of the continuation counter becomes equal to the number N of continuation cycles has elapsed, the bus controller 20 releases the wait request WC for the CPU 10, and proceeds to the next stage at the subsequent time t4.
[0045]
At this stage, since an IF stage for reading the instruction Cn + 4 is started, a wait request WC is generated from the bus controller 20, and the CPU 10 enters a wait state. At this time, if the coprocessor 30 is accessed in the MA stage of the instruction Cn + 1 that is executed at the same time, a wait request WD is also generated from the coprocessor 30.
[0046]
Thereafter, when the time t6 when the count value CNT of the continuation counter matches the number of continuation cycles N has elapsed, the wait request WC from the bus controller 20 is canceled, but the wait request WD from the coprocessor 30 is still ongoing. In the processing of the CPU 10, the stage is extended without moving to the next stage. In the bus controller 20, the internal state transitions to the “CYCW” state, and the wait request WC is not generated even when there is an access request SC from the CPU 10.
[0047]
When the wait request WD from the coprocessor 30 is canceled after the time t8 has elapsed, at the subsequent time t9, the CPU 10 shifts the processing to the next stage, and the bus controller 20 Is shifted to the “CYC1” state to return to a state in which a new wait request WC can be generated.
[0048]
When the wait request WC from the bus controller 20 is canceled before the wait request WD from the coprocessor 30, the CPU 10 transfers data from the instruction-side memory or the like at the end of the stage after releasing the wait request WD (time It is configured to capture at t9). However, it may be configured to take in immediately after release of the wait request WC (time t7).
[0049]
As described above, in the microcomputer 1 of the present embodiment, the bus controller 20 and the coprocessor 30 both generate a wait request (WC = 1, WD = 1), and the wait request from the bus controller 20 is first. Is released (WC = 0) until a wait request from the coprocessor 30 is released (WD = 0), even if there is an access request (SC = 1) to the bus controller 20, The bus controller 20 is prevented from generating a new wait request WC.
[0050]
Therefore, according to the microcomputer 1 of the present embodiment, it is possible to reliably prevent the stage from being extended more than necessary due to an unnecessary wait request WC. It can be carried out.
In this embodiment, the wait request WC from the bus controller 20 and the wait request WD from the coprocessor 30 are individually fetched into the CPU 10, but the CPU 10 receives both wait requests WC and WD. Since there is no need to distinguish between them, the logical sum of both wait requests WC and WD may be input to the CPU 10 .
[0051]
[0052]
[0053]
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[0059]
[0060]
[0061]
[0062]
[Brief description of the drawings]
1 is a block diagram showing a configuration of a main portion of the microcomputer of the implementation forms.
FIG. 2 is a state transition diagram regarding the internal state of the bus controller.
FIG. 3 is a timing chart showing an operation example of a microcomputer.
FIG. 4 is a timing chart for explaining an outline of pipeline processing.
FIG. 5 is a block diagram showing a configuration of a main part of a conventional apparatus.
FIG. 6 is a timing chart for explaining problems of the conventional device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Microcomputer (microcomputer), 3 ... Instruction side bus, 5 ... Data side bus, 7 ... Peripheral bus, 10 ... Central processing unit (CPU), 11 ... Stage control part, 13 ... Access request control part, 2 0 ... bus controller, 21 ... table storage unit, 23 ... control signal generating unit, 2 5 ... wait request generation unit, 30 ... coprocessor, SC, SD ... access request, SS ... control signal, WC, WD ... wait request.

Claims

A central processing unit configured in a Harvard architecture, which extends the pipeline processing stage in accordance with an external wait request, and maintains the state of the access request to the instruction side bus and the data side bus during the pipeline processing stage extension. ,
A bus controller that is connected to the instruction-side bus of the central processing unit and generates a wait request for the central processing unit until there is an access request from the central processing unit until data can be input / output to the access target When,
It is connected to the data side bus of the central processing unit, and when there is an access request from the central processing unit, it generates a wait request for the central processing unit until data can be input / output, and the wait request Peripheral circuit for notifying the bus controller,
A microcomputer weight control method comprising:
If the wait request from the peripheral circuit is continuing when the bus controller cancels the wait request to the central processing unit, the bus controller is in a period until the wait request from the peripheral circuit is canceled. weight control method characterized by prohibiting the generation of wait request for Oite said central processing unit to.

A central processing unit configured in a Harvard architecture, which extends the pipeline processing stage in accordance with an external wait request, and maintains the state of the access request to the instruction side bus and the data side bus during the pipeline processing stage extension. ,
A bus controller that is connected to the instruction-side bus of the central processing unit and generates a wait request for the central processing unit until there is an access request from the central processing unit until data can be input / output to the access target When,
A peripheral circuit that is connected to the data-side bus of the central processing unit and generates a wait request for the central processing unit until an input / output of data is possible when there is an access request from the central processing unit,
In a microcomputer equipped with
The bus controller
If the wait request from the peripheral circuit is ongoing when the wait request to the central processing unit is canceled, the wait request to the central processing unit is not processed until the wait request from the peripheral circuit is canceled. A microcomputer characterized by prohibiting generation.

  An instruction-side bus of the central processing unit that is configured in a Harvard architecture and extends the pipeline processing stage according to the wait request, and maintains the state of the access request to the instruction-side bus and the data-side bus during the pipeline processing stage extension. A bus controller connected to
  Wait request generating means for generating a wait request for the central processing unit until it is possible to input / output data for an access target when there is an access request from the central processing unit;
  If the wait request from the peripheral circuit connected to the data side bus of the central processing unit is ongoing when the wait request generation means cancels the wait request, the wait request from the peripheral circuit is canceled. A prohibiting means for prohibiting the generation of a wait request by the wait request generating means,
  A bus controller comprising:

The weight request generation means includes:
Storage means for storing correspondence information in which the number of continuous cycles of necessary wait requests is associated with each access target;
Counting means for counting the number of continuous cycles of the wait request when the wait request is generated;
And canceling the wait request by comparing the set value of the number of continuous cycles set from the correspondence information stored in the storage means with the count value of the number of continuous cycles counted by the counting means 4. The bus controller according to claim 3, wherein timing is obtained.