JP4221647B2

JP4221647B2 - Switched capacitor power supply circuit

Info

Publication number: JP4221647B2
Application number: JP2002192887A
Authority: JP
Inventors: 文男上野; 啓江口; 一郎大田; 高宏井上
Original assignee: 文男上野
Priority date: 2002-07-02
Filing date: 2002-07-02
Publication date: 2009-02-12
Anticipated expiration: 2022-07-02
Also published as: JP2004040884A

Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチトキャパシタ電源回路に係り、特に、たとえば携帯電話やディジタルカメラなどのモバイル機器または固定電話機やパーソナルコンピュータなどの家電機器に用いて好適なスイッチトキャパシタ電源回路に関するものである。
【０００２】
【従来の技術】
近年、電子機器の電源回路として、コイルまたはトランス等の磁性部品を用いずに、基板上にＭＯＳＦＥＴなどの微細加工自在なスイッチング素子とキャパシタを配置して、そのスイッチング素子を制御することによりキャパシタの接続を自在に切り替えて所望の出力電圧を得ることができる小型、軽量なスイッチトキャパシタ電源回路が開発されている。
【０００３】
従来、上記のようなスイッチトキャパシタ電源回路として、たとえば図１２に示すものが提案されている。このスイッチトキャパシタ電源回路は、Ｑ／Ｐ倍（｛Ｐ，Ｑ｝∈｛１，２，３，４，．．．｝）の昇降圧型の電源回路であり、図１３には、その３〜１／３倍昇降圧型のものが示されている。図１２において、Ｖinは、バッテリ等から供給される直流の入力電圧であり、Ｖout は、負荷Ｒｏに供給される直流の出力電圧である。主回路は、ｎ個の電荷転送用キャパシタＣ１〜Ｃｎと、それぞれｎ個の第１〜第４のパワースイッチＳij（ｉ＝１，２，３，４、ｊ＝１，２，３，．．．ｎ）と、（４×ｎ）個のスイッチ駆動回路Ｂijと、平均化用キャパシタＣｏとを含む。すなわち、主回路には、ループ回路Ｌが形成されて、そのループ回路Ｌに、第１のパワースイッチＳ11〜Ｓ1nと電荷転送用キャパシタＣ１〜Ｃｎがそれぞれ交互になるように直列に接続されている。第１のパワースイッチＳ11〜Ｓ1nは、ループ回路Ｌにおいて電荷転送用キャパシタＣ１〜Ｃｎの接続数を制御するスイッチであり、たとえば、複数個のＮ−ＭＯＳＦＥＴが並列に接続されて集積されたスイッチング素子がそれぞれ適用されている。
【０００４】
第２のパワースイッチＳ21〜Ｓ2nは、それぞれの電荷転送用キャパシタＣ１〜Ｃｎの一方の電極とグランド接点との間に接続されて、それぞれの電荷転送用キャパシタＣ１〜Ｃｎを接地自在に制御するスイッチであり、第１のパワースイッチＳ11〜Ｓ1nと同様に複数個のＮ−ＭＯＳＦＥＴが集積されて形成されたスイッチング素子が用いられている。第３のパワースイッチＳ31〜Ｓ3nは、入力電圧Ｖinが供給される入力端子と電荷転送用キャパシタＣ１〜Ｃｎの他方の電極との間にそれぞれ接続されて、電荷転送用キャパシタＣ１〜Ｃｎにそれぞれ入力電圧Ｖinを印加自在に制御するスイッチング素子であり、第１のパワースイッチＳ11〜Ｓ1nと同様に、複数個のＮ−ＭＯＳＦＥＴが集積されたスイッチング素子が用いられている。第４のパワースイッチＳ41〜Ｓ4nは、出力端子と電荷転送用キャパシタＣ１〜Ｃｎの他方の電極との間に接続されて、電荷転送用キャパシタＣ１〜Ｃｎの充電電圧を放電自在に制御するスイッチであり、第１のパワースイッチＳ11〜Ｓ1nと同様にＮ−ＭＯＳＦＥＴが集積されたスイッチング素子が用いられている。平均化用キャパシタＣｏは、負荷Ｒｏに並列に接続されて、第４のパワースイッチＳ41〜Ｓ4nからの出力電圧を平均化して負荷Ｒｏに供給する出力キャパシタである。
【０００５】
一方、スイッチ駆動回路Ｂij（Ｂ11〜Ｂ4n）は、パルス発生回路１０からの入力パルスφin,jに基づいて第１〜第４のパワースイッチＳijをそれぞれ駆動するクロックパルスφijを生成する回路であり、たとえば、図１４に示すブートストラップ回路が用いられている。このブートストラップ回路は、電源電圧として入力電圧Ｖinがそれぞれ供給され、かつ第１〜第４のパワースイッチＳijのソース端子またはドレイン端子のいずれか高電位側に接続されており、入力パルスφin,jをソースまたはドレイン電圧Ｖｙより高い値に昇圧したクロックパルスφijを生成する昇圧回路である。より具体的には、入力パルスを２倍に昇圧する部位１２と、２倍昇圧したパルスを（Ｖin＋Ｖｙ）に昇圧する部位１４とを含む。昇圧部位１４は、パルスφinが第１の状態において入力電圧Ｖinを充電するキャパシタＣｂと、その際、パワースイッチＳijのゲート端子を接地電位に接続するＦＥＴ（Ｍ３，Ｍ４）と、パルスφinが第２の状態においてキャパシタＣｂの充電電圧ＶinにパワースイッチＳijの高電位側の電圧Ｖｙを加算した電圧をパワースイッチＳijのゲート端子に接続するＦＥＴ（Ｍ５）とを含む。
【０００６】
このような構成において、パルス発生回路１０を起動すると、所定の入力パルスφin,jがスイッチ駆動回路Ｂijに供給されて、スイッチ駆動回路Ｂijにより反転昇圧されたクロックパルスφijが第１〜第４のパワースイッチＳijにそれぞれ供給される。これにより、電荷転送用キャパシタＣ１〜Ｃｎの接続を切り替えつつ所定の電圧を充放電して所望の出力電圧Ｖout を得る。つまり、入力端子、出力端子に直接接続されている第３および第４のパワースイッチＳ3j、Ｓ4jならびに接地された第２のパワースイッチＳ2jをそれぞれ１つ開放し、さらに、第１のパワースイッチＳ1j中のいくつかのパワースイッチを開放してキャパシタＣ１〜Ｃｎのいくつかを直列に接続すると、入力端子にはキャパシタＣ１〜ＣｎのうちＰ個のキャパシタが直列に接続されて、出力端子には、キャパシタＣ１〜ＣｎのうちＱ個のキャパシタが直列に接続される。入力端子に直列に接続されたキャパシタは、入力電圧Ｖinにより、Ｖin／Ｐまで充電される。次に、パワースイッチＳ2j，Ｓ3j，Ｓ4jにおいて前工程で使用した以外のパワースイッチをそれぞれ１つ開放し、さらに、第１のパワースイッチＳ1j中のいくつかのパワースイッチを開放して、上記と同様に経路の異なるキャパシタＣ１〜Ｃｎを直列に接続する。その経路において入力端子に接続されたＰ個のキャパシタが上記と同様に接続されて、また、出力端子に接続された前工程までに充電されたキャパシタを含むＰ個のキャパシタが放電される。以上２つの工程を、パワースイッチ群間において巡回的に繰り返すことにより、出力端子に接続されている平均化キャパシタＣｏに入力電圧ＶinのＱ／Ｐ倍の電圧が充電されて、その平均化された出力電圧Ｖout が負荷Ｒｏに供給される。
【０００７】
すなわち、出力電圧Ｖout は、次式（１）により表わされる。

Ｖout ＝（Ｑ／Ｐ）・Ｖin
・・・（１）
上式（１）において、ＰとＱは、それぞれ入力端子と出力端子に直列に接続されるキャパシタの数を表わしている。パラメータＰ、Ｑの値は、パワースイッチＳijを駆動するクロックパルスφijのタイミングによって、それぞれ決定される。このように図１２または図１３に示すスイッチトキャパシタ電源回路は、パラメータＰ、Ｑを変化させることにより、入力電圧Ｖinを線形的に昇降圧することができる。また、その際、図１４に示すスイッチ駆動回路Ｂijによって、パワースイッチＳijのソース端子またはドレイン端子の電圧Ｖｙよりも高い電圧（Ｖｙ＋Ｖin）に昇圧したクロックパルスφijを生成して、それぞれのゲート端子に供給するので、パワースイッチＳijのオン抵抗値を低減して、回路の電圧変換効率を向上させることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術では、それぞれのパワースイッチＳijを駆動するために、そのソースまたはドレインの高電位側にそれぞれブートストラップ回路Ｂijを接続しなければならないので、パワースイッチＳijと同数のブートストラップ回路Ｂijが必要となり、回路規模が大となる問題があった。また、その際、ブートストラップ回路Ｂijは、パワースイッチＳijのソース端子またはドレイン端子の電圧Ｖｙよりも入力電圧Ｖinの値だけ高い電圧振幅を発生する構成であったが、さらにパワースイッチＳijのオン抵抗を減少させて電圧効率を向上させるためには、さらに高い電圧により駆動することが望ましい。
【０００９】
本発明は、上記従来の課題に鑑みてなされたものであり、その目的は、パワースイッチを駆動するクロックパルスの電圧振幅を高くすることができ、かつ回路規模を小さくすることができる小型、高効率のスイッチトキャパシタ電源回路を提供することにある。
【００１０】
【発明を解決するための手段】
本発明によるスイッチトキャパシタ電源回路は、上記課題を解決するために、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を負荷に供給するスイッチトキャパシタ電源回路において、入力電圧を充放電する複数のキャパシタ（Ｃ１〜Ｃｎ）と、これらキャパシタに交互に、かつ直列に配置されてループ回路（Ｌ）を形成し、そのループ回路におけるキャパシタの接続数を制御する複数の第１のスイッチング手段（Ｓ11〜Ｓ1n）と、キャパシタのそれぞれ一方の電極を接地自在に制御する複数の第２のスイッチング手段（Ｓ21〜Ｓ2n）と、キャパシタのそれぞれ他方の電極に所定の入力電圧を印加自在に制御する複数の第３のスイッチング手段（Ｓ31〜Ｓ3n）と、キャパシタのそれぞれ他方の電極から充電電圧を出力自在に制御する複数の第４のスイッチング手段（Ｓ41〜Ｓ4n）と、第１〜第４のスイッチング手段を制御するパルス信号を発生するパルス発生手段（１００）と、パルス発生手段からのパルス信号に基づいて第１〜第４のスイッチング手段の駆動パルスを生成するスイッチ駆動手段であって、入力電圧およびキャパシタの非接地側のそれぞれの電圧が供給されてそれらの最大電圧を抽出しその最大電圧をさらに昇圧した駆動パルスを第１〜第４のスイッチング手段（Ｓ 11 〜Ｓ 4n ）に供給する複数のスイッチ駆動手段（Ｋ１〜Ｋｎ）とを含むことを特徴とするスイッチトキャパシタ電源回路から構成される。
【００１１】
この場合、スイッチ駆動手段（Ｋ１〜Ｋｎ）は、入力電圧が供給される入力端子およびキャパシタの非接地側の電極にそれぞれ接続された複数のダイオード（Ｄ０〜Ｄｎ）を含む最大電圧抽出手段（１０２）と、パルス発生手段（１００）からの入力パルスが第１の状態において最大電圧抽出手段からの最大電圧（Ｖ max ）により充電されるキャパシタ（Ｃｂ）と、パルス発生手段からの入力パルスが第１の状態において第１〜第４のスイッチング手段（Ｓ 11 〜Ｓ 4n ）をオフにし、入力パルスが第２の状態においてキャパシタの充電電圧（Ｖ in ）および最大電圧抽出手段からの最大電圧（Ｖ max ）を第１〜第４のスイッチング手段に印加する駆動電圧供給手段（Ｍ２〜Ｍ５）とを含む回路により形成されているとよい。
【００１２】
これらの場合、第１〜第４のスイッチング手段は、Ｎ−ＭＯＳＦＥＴにより形成されて、そのゲート端子にスイッチ駆動手段からの駆動パルスが印加されるとよい。
【００１３】
【発明の実施の形態】
次に、添付図面を参照して本発明によるスイッチトキャパシタ電源回路の実施の形態を詳細に説明する。図１には、本発明によるスイッチトキャパシタ電源回路の一実施形態が示されている。本実施形態によるスイッチトキャパシタ電源回路は、所定の入力電圧Ｖinを複数のパワースイッチＳij（ｉ＝１，２，３，４、ｊ＝１，２，３，．．．ｎ）を介して複数のキャパシタＣ１〜Ｃｎに充放電してその昇降圧した所望の出力電圧Ｖout を負荷Ｒｏに供給する電源回路であり、本実施形態では、入力電圧ＶinおよびキャパシタＣ１〜Ｃｎの充電電圧のうち最大電圧を抽出してそれぞれのパワースイッチＳijを駆動するｎ個のスイッチ駆動回路Ｋｊを有する点が主な特徴点である。なお、図２には、３〜１／３倍昇降圧型の場合が示されている。この図において、図１と同様の部分には、同符号が付されている。
【００１４】
詳細には、本実施形態によるスイッチトキャパシタ電源回路は、図１に示すように、ｎ個の電荷転送用キャパシタＣ１〜Ｃｎと、それぞれｎ個の第１〜第４のパワースイッチＳij（Ｓ11〜Ｓ4n）と、ｎ個のスイッチ駆動回路Ｋｊ（Ｋ１〜Ｋｎ）と、平均化キャパシタＣｏと、パルス発生回路１００とを含む。電荷転送用キャパシタＣ１〜Ｃｎと第１のパワースイッチＳ11〜Ｓ1nは、交互に、かつ直列に接続されてループ回路Ｌを形成している。第１のパワースイッチＳ11〜Ｓ1nはループ回路Ｌにおいて電荷転送用キャパシタＣ１〜Ｃｎの接続数を制御するスイッチであり、本実施形態では、複数個のＮ−ＭＯＳＦＥＴが並列に接続されて集積されたスイッチング素子がそれぞれ適用されている。
【００１５】
第２のパワースイッチＳ21〜Ｓ2nは、それぞれの電荷転送用キャパシタＣ１〜Ｃｎの一方の電極とグランド接点との間に接続されて、それぞれの電荷転送用キャパシタＣ１〜Ｃｎを接地自在に制御するスイッチであり、第１のパワースイッチＳ11〜Ｓ1nと同様に複数個のＮ−ＭＯＳＦＥＴが集積されて形成されたスイッチング素子が用いられている。第３のパワースイッチＳ31〜Ｓ3nは、入力電圧Ｖinが供給される入力端子と電荷転送用キャパシタＣ１〜Ｃｎの他方の電極との間にそれぞれ接続されて、電荷転送用キャパシタＣ１〜Ｃｎにそれぞれ入力電圧Ｖinを印加自在に制御するスイッチング素子であり、第１のパワースイッチＳ11〜Ｓ1nと同様に、複数個のＮ−ＭＯＳＦＥＴが集積されたスイッチング素子が用いられている。第４のパワースイッチＳ41〜Ｓ4nは、出力端子と電荷転送用キャパシタＣ１〜Ｃｎの他方の電極との間に接続されて、電荷転送用キャパシタＣ１〜Ｃｎの充電電圧を放電自在に制御するスイッチであり、第１のパワースイッチＳ11〜Ｓ1nと同様にＮ−ＭＯＳＦＥＴが集積されたスイッチング素子が用いられている。平均化用キャパシタＣｏは、負荷Ｒｏに並列に接続されて、第４のパワースイッチＳ41〜Ｓ4nからの出力電圧を平均化して負荷Ｒｏに供給する出力キャパシタである。
【００１６】
一方、スイッチ駆動回路Ｋｊ（Ｋ１〜Ｋｎ）は、パルス発生回路１００からの入力パルスφin,jに基づいて第１〜第４のパワースイッチＳijをそれぞれ駆動するクロックパルスφijを生成する回路であり、本実施形態では、図３に示す本実施形態特有の昇圧回路が適用されている。なお、図４には、図２に示す電源回路に適用されるスイッチ駆動回路Ｋｊの例が示されている。これらのスイッチ駆動回路Ｋｊは、入力電圧Ｖinが供給される入力端子およびそれぞれの電荷転送用キャパシタＣ１〜Ｃｎの非接地側の電極に共通に接続されてそれらの最大電圧の２倍の電圧にクロックパルスφijを昇圧してパワースイッチＳijに供給する。より詳しくは、図３において、入力電圧Ｖinおよびそれぞれの電荷転送用キャパシタＣ１〜Ｃｎからの充電電圧Ｖx0，Ｖx1，．．．Ｖxnは、最大電圧抽出部１０２に供給される。最大電圧抽出部１０２は、（ｎ＋１）個のダイオードＤ０〜Ｄｎにより形成されており、それぞれのアノード端子が入力端子または電荷転送用キャパシタＣ１〜Ｃｎの電極に接続されて、それらのカソード端子が共通接続されている。共通接続されたカソード端子は、ＦＥＴ（Ｍ４，Ｍ５）のドレイン端子にそれぞれ接続されている。ＦＥＴ（Ｍ５）のソース端子は、入力インバータを含むそれぞれの部位の電源電圧端子に接続されて、最大電圧抽出部１０２からの最大電圧Ｖmax を電源電圧として各部に供給する。Ｖmax は、ダイオードの閾値電圧をＶthとすると、次式（２）により表わされる。
Ｖmax ＝ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）−Ｖth （２）
上式（２）において、ｍａｘ（・）は、最大値演算子であり、Ｖthは０．６Ｖ程度の値である。
【００１７】
最大電圧Ｖmax が供給されるＦＥＴ（Ｍ４）のソース端子とＦＥＴ（Ｍ５）の間には、キャパシタＣｂが接続されて、入力パルスφinがハイレベルとなったときに最大電圧Ｖmax により充電される。入力パルスφinは、複数のＦＥＴ（ＭI0，ＭI1，．．．）が縦列接続された入力インバータにより反転増幅されて、さらに次段のインバータにより反転されてＦＥＴ（Ｍ１，Ｍ４）のゲート端子に供給される。ＦＥＴ（Ｍ４）は、ＦＥＴ（Ｍ１）とそのゲート端子が共通接続されて、そのＦＥＴ（Ｍ４）がオン状態のとき、キャパシタＣｂの充電電圧Ｖmax と最大電圧抽出部１０２からの最大電圧Ｖmax を加算した電圧が、ＦＥＴ（Ｍ４）を介して、次段のインバータ（Ｍ２，Ｍ３）の電源電圧として供給される。インバータ（Ｍ２，Ｍ３）は、その出力が第１〜第４のパワースイッチＳijのゲート端子に接続されて入力パルスφinがハイレベルのときにオフとして、入力パルスφinがローレベルのときに次式（３）により表わされるクロックパルスφijを出力する。
φij＝２｛ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）−Ｖth｝（３）
さらに、入力電圧Ｖinがダイオードの閾値Ｖthに比べて非常に大きい場合、もしくは昇圧動作時においてｍａｘ（・）が閾値Ｖthより非常に大きい場合は、クロックパルスφijは、次式（４）の条件下において次式（５）により表わされる。
ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）≫Ｖth
（４）
φij≒２｛ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）｝
（５）
つまり、生成されたクロックパルスφijは、最大電圧の２倍の値の電圧振幅としてそれぞれのパワースイッチＳijに供給される。
【００１８】
以上のような構成において、パルス発生回路１００を起動すると、所定の入力パルスφin,jがスイッチ駆動回路Ｋｊに供給されて、スイッチ駆動回路Ｋｊにより生成されたクロックパルスφijが第１〜第４のパワースイッチＳijにそれぞれ供給される。これにより、電荷転送用キャパシタＣ１〜Ｃｎの接続を切り替えつつ所定の電圧を充放電して所望の出力電圧Ｖout を得る。たとえば、入力端子、出力端子に直接接続されている第３および第４のパワースイッチＳ3j、Ｓ4jならびに接地された第２のパワースイッチＳ2jをそれぞれ１つ開放し、さらに、第１のパワースイッチＳ1j中のいくつかのパワースイッチを開放してキャパシタＣ１〜Ｃｎのいくつかを直列に接続すると、入力端子にはキャパシタＣ１〜ＣｎのうちＰ個のキャパシタが直列に接続されて、出力端子には、キャパシタＣ１〜ＣｎのうちＱ個のキャパシタが直列に接続される。入力端子に直列に接続されたキャパシタは、入力電圧Ｖinにより、Ｖin／Ｐまで充電される。次に、パワースイッチＳ2j，Ｓ3j，Ｓ4jにおいて前工程で使用した以外のパワースイッチをそれぞれ１つ開放し、さらに、第１のパワースイッチＳ1j中のいくつかのパワースイッチを開放して、上記と同様に経路の異なるキャパシタＣ１〜Ｃｎを直列に接続する。その経路において入力端子に接続されたＰ個のキャパシタが上記と同様に接続されて、また、出力端子に接続された前工程までに充電されたキャパシタを含むＰ個のキャパシタが放電される。以上２つの工程を、パワースイッチ群間において巡回的に繰り返すことにより、出力端子に接続されている平均化キャパシタＣｏに入力電圧ＶinのＱ／Ｐ倍の電圧が充電されて、その平均化された出力電圧電圧Ｖout が負荷Ｒｏに供給される。
【００１９】
すなわち、出力電圧Ｖout は、次式（６）により表わされる。

Ｖout ＝（Ｑ／Ｐ）・Ｖin
・・・（６）
上式（６）において、ＰとＱは、それぞれ入力端子と出力端子に直列に接続されるキャパシタの数を表わしている。パラメータＰ、Ｑの値は、パワースイッチＳijを駆動するクロックパルスφijのタイミングによって、それぞれ決定される。このように、本実施形態によるスイッチトキャパシタ電源回路は、パラメータＰ、Ｑを変化させることにより、入力電圧Ｖinを線形的に昇降圧することができる。また、その際、図３に示すスイッチ駆動回路Ｋｊによって、入力電圧ＶinおよびキャパシタＣ１〜Ｃｎの充電電圧のうちの最大電圧Ｖmax の２倍の電圧に昇圧したクロックパルスφijを生成して、それぞれのゲート端子に供給するので、パワースイッチＳijのオン抵抗値を低減して、回路の電圧変換効率をさらに向上させることができる。この場合、上述した従来の技術の場合の（１）式と比較すると、次式（７），（８）の条件を満足する。
Ｖin≦ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）
（７）
Ｖｙ≦ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）
（８）
したがって、これらの式（７）、（８）から次式（９）が成立する。
Ｖin＋Ｖｙ≦２｛ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）｝（９）
この結果、本実施形態のスイッチ駆動回路Ｋｊは、図１４に示す従来のものと比較して高い電圧のクロックパルスφijを生成して、パワースイッチＳijを駆動することができる。図７には、本実施形態のスイッチ駆動回路Ｋｊの出力電圧特性が示され、図８には、従来のスイッチ駆動回路の出力電圧特性が示されている。この場合、入力パルスφinの振幅３Ｖ、節点電圧Ｖｙ＝Ｖxo＝６Ｖ，Ｖｘ１＝１Ｖ、Ｖｘ２＝２Ｖに設定し、たとえば回路シミュレータＳＰＩＣＥなどのプログラムによりシミュレーションすると、図７および図８に示す結果が得られた。これらの図から明らかなように、本実施形態によるスイッチ駆動回路Ｋｊは、図１２に示す従来のスイッチ駆動回路Ｂijよりも高い電圧振幅を有するクロックパルスφijをパワースイッチＳijに供給することができる。
【００２０】
次に、図９には、本実施形態のスイッチトキャパシタ電源回路による電圧変換の出力特性と従来の技術での出力特性とを比較したものが示されている。この場合、入力電圧Ｖin＝３Ｖ，電荷転送用キャパシタの容量Ｃｊ＝５００ｎＦ，負荷抵抗Ｒｏ＝１００Ωの条件下で、理想の出力電圧が３Ｖin＝（９Ｖ）、２Ｖin／３（＝２Ｖ）となるようにクロックパルスφijを設定し、回路シミュレータによりシミュレーションすると、実線により表わされる本実施形態の出力電圧特性と破線により表わされる従来技術の出力電圧特性とが得られた。同様に、図１０には、本実施形態のスイッチトキャパシタ電源回路の出力電流特性と従来の技術での出力電流特性とを比較したものが示されている。これらの図から明らかなように、本実施形態によるスイッチトキャパシタ電源回路は、スイッチ駆動回路の数を少なくして回路規模を小さくしたにもかかわらず、昇圧変換時における出力特性を大幅に改善することができる。
【００２１】
さらに、図１１には、本実施形態のスイッチトキャパシタ電源回路の電圧変換効率と、従来技術における電圧変換効率とを比較したものが示されている。この場合、図２および図１３に示す３倍昇降圧型の場合において、入力電圧Ｖin＝３Ｖ、キャパシタの容量Ｃｊ＝５００ｎＦの条件下で、理想の出力電圧３Ｖin＝（９Ｖ）、２Ｖin／３（＝２Ｖ）となるようにクロックパルスφijを設定し、回路シミュレータによりシミュレーションすると、実線による本実施形態のスイッチトキャパシタ電源回路の変換効率特性と、破線による従来の技術の変換効率が得られた。この図から明らかなように、本実施形態のスイッチトキャパシタ電源回路は、回路規模を小さくしたにもかかわらず、昇圧変換時における変換効率を改善することができる。
【００２２】
次に、図５および図６には、図１および図２の実施形態によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路Ｋｊの他の実施形態が示されている。これらの図において、図３または図４と異なる点は、それぞれのインバータの電源電圧としてＦＥＴ（Ｍ５）を介して入力電圧Ｖinが供給されている点である。すなわち、最大電圧抽出部１０２からの最大電圧Ｖmax は、ＦＥＴ（Ｍ４）のドレイン端子のみに供給されて、ＦＥＴ（Ｍ５）のドレイン端子には入力電圧Ｖinが供給される。入力電圧Ｖinが供給されるＦＥＴ（Ｍ５）のソース端子は、入力インバータを含むそれぞれの部位の電源電圧端子に接続されて、入力電圧Ｖinを電源電圧として各部に供給する。最大電圧Ｖmax が供給されるＦＥＴ（Ｍ４）のソース端子とＦＥＴ（Ｍ５）の間には、キャパシタＣｂが接続されて、入力パルスφinがハイレベルとなったときに入力電圧Ｖinにより充電される。入力パルスφinは、複数のＦＥＴが縦列接続された入力インバータにより反転増幅されて、さらに次段のインバータにより反転されてＦＥＴ（Ｍ１）、（Ｍ４）のゲート端子に供給される。ＦＥＴ（Ｍ４）は、ＦＥＴ（Ｍ１）とそのゲート端子が共通接続されて、そのゲート出力がキャパシタＣｂの充電電圧Ｖinと最大電圧抽出部１０２からの最大電圧Ｖmax を加算した出力として次段のインバータ（Ｍ２，Ｍ３）のゲート端子に供給される。インバータ（Ｍ２，Ｍ３）は、その出力が第１〜第４のパワースイッチＳijのゲート端子に接続されて入力パルスφinがハイレベルのときにオフとして、入力パルスφinがローレベルのときに次式（１０）により表わされるクロックパルスφijを出力する。
φij＝Ｖin＋ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）−Ｖth （１０）
上式（１０）は、前記と同様に、入力電圧Ｖinがダイオードの閾値Ｖthに比べて非常に大きい場合、もしくは昇圧動作時においてｍａｘ（・）が閾値Ｖthより非常に大きい場合は、式（４）の条件下において次式（１１）により表わされる。
φij≒Ｖin＋ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）
（１１）
これにより、従来技術と比較した場合、上式（７）、（８）の条件下により、次の関係式（１２）が成立する。
Ｖin＋Ｖｙ≦Ｖin＋ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）
（１２）
したがって、本実施形態によれば、図３に示すスイッチ駆動回路Ｋｊによって、入力電圧ＶinおよびキャパシタＣ１〜Ｃｎの充電電圧のうちの最大電圧Ｖmax と入力電圧Ｖinを加算した電圧により昇圧したクロックパルスφijを生成してそれぞれのゲート端子に供給するので、パワースイッチＳijのオン抵抗値を低減して、回路の電圧変換効率をさらに向上させることができる。
【００２３】
以上、本実施形態では、実施例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。例えば、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【００２４】
【発明の効果】
以上説明したように、本発明のスイッチトキャパシタ電源回路によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を負荷に供給するスイッチトキャパシタ電源回路において、入力電圧を充放電する複数のキャパシタと、これらキャパシタに交互に、かつ直列に配置されてループ回路を形成し、そのループ回路におけるキャパシタの接続数を制御する複数の第１のスイッチング手段と、キャパシタのそれぞれ一方の電極を接地自在に制御する複数の第２のスイッチング手段と、キャパシタのそれぞれ他方の電極に所定の入力電圧を印加自在に制御する複数の第３のスイッチング手段と、キャパシタのそれぞれ他方の電極から充電電圧を出力自在に制御する複数の第４のスイッチング手段と、第１〜第４のスイッチング手段を制御するパルス信号を発生するパルス発生手段と、パルス発生手段からのパルス信号に基づいて第１〜第４のスイッチング手段の駆動パルスを生成するスイッチ駆動手段であって、入力電圧およびキャパシタの非接地側のそれぞれの電圧が供給されてそれらの最大電圧に基づいて駆動パルスの値を設定する複数のスイッチ駆動手段とを含むので、第１〜第４のそれぞれのスイッチング手段の高電位側の電圧を検出することなく十分高い電圧の駆動パルスを第１〜第４のスイッチング手段に供給して、所望の出力電圧を得ることができる。この場合、従来のものと比較して１／４の数のスイッチ駆動手段により回路を構成することができ、回路規模の縮小を有効に実現することができる。
【００２５】
また、スイッチ駆動手段は、入力電圧が供給される入力端子および前記キャパシタの非接地側の電極にそれぞれ接続された複数のダイオードを含む最大電圧抽出手段と、パルス発生手段からの入力パルスが第１の状態において最大電圧抽出手段からの最大電圧により充電されるキャパシタと、パルス発生手段からの入力パルスが第１の状態において第１〜第４のスイッチング手段をオフにし、入力パルスが第２の状態においてキャパシタの充電電圧および最大電圧抽出手段からの最大電圧を第１〜第４のスイッチング手段に印加する駆動電圧供給手段とを含む回路に形成されているので、第１〜第４のスイッチング手段を駆動する際に最大電圧の２倍の電圧により駆動するため、第１〜第４のスイッチング手段のオン抵抗が減少して電圧変換効率を高めることができる。さらに、第１〜第４のスイッチング手段を駆動する際に最大電圧と入力電圧を加算した電圧により駆動することにより、第１〜第４のスイッチング手段のオン抵抗が減少して電圧変換効率を高めることができる。
【００２６】
また、第１〜第４のスイッチング手段は、Ｎ−ＭＯＳＦＥＴにより形成されて、そのゲート端子に前記スイッチ駆動手段からの駆動パルスが印加されるので、Ｐ−ＭＯＳＦＥＴより駆動電圧が高く、そのチップ面積が少ないＮ−ＭＯＳＦＥＴを有効に適用することができる。
【図面の簡単な説明】
【図１】本発明によるスイッチトキャパシタ電源回路の一実施形態を示すブロック図である。
【図２】本発明によるスイッチトキャパシタ電源回路の一実施例を示すブロック図である。
【図３】図１の実施形態によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の一例を示す回路構成図である。
【図４】図２の実施形態によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の一例を示す図である。
【図５】図１の実施形態によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の他の例を示す回路構成図である。
【図６】図２の実施形態によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の他の例を示す回路構成図である。
【図７】図１の実施形態によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路を回路シミュレーションした場合の出力電圧特性を示すグラフである。
【図８】図１２の従来の技術によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路を回路シミュレーションした場合の出力電圧特性を示すグラフである。
【図９】図１の実施形態によるスイッチトキャパシタ電源回路と図１２の従来の技術によるスイッチトキャパシタ電源回路を回路シミュレーションした場合の電圧特性を比較するためのグラフである。
【図１０】図１の実施形態によるスイッチトキャパシタ電源回路と図１２の従来の技術によるスイッチトキャパシタ電源回路を回路シミュレーションした場合の電流特性を比較するためのグラフである。
【図１１】図２の実施形態によるスイッチトキャパシタ電源回路と図１３の従来の技術によるスイッチトキャパシタ電源回路を回路シミュレーションした場合の変換効率を比較するためのグラフである。
【図１２】従来のスイッチトキャパシタ電源回路の一例を示す回路図である。
【図１３】従来のスイッチトキャパシタ電源回路の具体例を示す回路図である。
【図１４】図１２または図１３の従来の技術によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の一例を示す回路構成図である。
【符号の説明】
１００
パルス発生回路
Ｃ１〜Ｃｎ
電荷転送用キャパシタ
Ｃｏ平均化キャパシタ
Ｋｊスイッチ駆動回路
Ｓ11〜Ｓ1n 第１のパワースイッチ
Ｓ21〜Ｓ2n 第２のパワースイッチ
Ｓ31〜Ｓ3n 第３のパワースイッチ
Ｓ41〜Ｓ4n 第４のパワースイッチ
１０２
最大電圧抽出部
Ｃｂ充電キャパシタ
Ｍ１〜Ｍ５
ＭＯＳＦＥＴ[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a switched capacitor power supply circuit, and more particularly to a switched capacitor power supply circuit suitable for use in mobile devices such as mobile phones and digital cameras, or home appliances such as fixed telephones and personal computers.
[0002]
[Prior art]
  In recent years, as a power supply circuit for an electronic device, a switching element and a capacitor, such as a MOSFET, which are finely processed are arranged on a substrate without using a magnetic component such as a coil or a transformer, and the switching element is controlled to control the switching element. A small and lightweight switched capacitor power supply circuit has been developed that can switch the connection freely to obtain a desired output voltage.
[0003]
  Conventionally, for example, a switch capacitor power supply circuit as shown in FIG. 12 has been proposed. This switched capacitor power supply circuit is a step-up / step-down type power supply circuit of Q / P times ({P, Q} ε {1, 2, 3, 4,...}), And FIG. A three-fold buck-boost type is shown. In FIG. 12, Vin is a DC input voltage supplied from a battery or the like, and Vout is a DC output voltage supplied to the load Ro. The main circuit includes n charge transfer capacitors C1 to Cn and n first to fourth power switches Sij (i = 1, 2, 3, 4, j = 1, 2, 3,. N), (4 × n) switch drive circuits Bij, and an averaging capacitor Co. That is, a loop circuit L is formed in the main circuit, and the first power switches S11 to S1n and the charge transfer capacitors C1 to Cn are alternately connected to the loop circuit L in series. . The first power switches S11 to S1n are switches for controlling the number of connections of the charge transfer capacitors C1 to Cn in the loop circuit L. For example, a switching element in which a plurality of N-MOSFETs are connected in parallel and integrated. Are applied respectively.
[0004]
  The second power switches S21 to S2n are connected between one electrode of each of the charge transfer capacitors C1 to Cn and the ground contact, and control the respective charge transfer capacitors C1 to Cn to be freely grounded. As in the first power switches S11 to S1n, a switching element formed by integrating a plurality of N-MOSFETs is used. The third power switches S31 to S3n are respectively connected between the input terminal to which the input voltage Vin is supplied and the other electrodes of the charge transfer capacitors C1 to Cn, and input to the charge transfer capacitors C1 to Cn, respectively. The switching element controls the voltage Vin so that it can be applied freely. Like the first power switches S11 to S1n, a switching element in which a plurality of N-MOSFETs are integrated is used. The fourth power switches S41 to S4n are connected between the output terminal and the other electrodes of the charge transfer capacitors C1 to Cn, and are switches that freely control the charge voltages of the charge transfer capacitors C1 to Cn. There is used a switching element in which an N-MOSFET is integrated, like the first power switches S11 to S1n. The averaging capacitor Co is an output capacitor that is connected in parallel to the load Ro, averages output voltages from the fourth power switches S41 to S4n, and supplies them to the load Ro.
[0005]
  On the other hand, the switch driving circuit Bij (B11 to B4n) is a circuit that generates clock pulses φij for driving the first to fourth power switches Sij based on the input pulses φin, j from the pulse generation circuit 10, respectively. For example, a bootstrap circuit shown in FIG. 14 is used. This bootstrap circuit is supplied with an input voltage Vin as a power supply voltage, and is connected to either the source terminal or the drain terminal of the first to fourth power switches Sij on the higher potential side, and the input pulse φin, j Is a booster circuit that generates a clock pulse φij that is boosted to a value higher than the source or drain voltage Vy. More specifically, it includes a portion 12 that boosts the input pulse by a factor of two and a portion that boosts the pulse that has been boosted by a factor of two to (Vin + Vy). The boosting portion 14 includes a capacitor Cb that charges the input voltage Vin when the pulse φin is in the first state, FETs (M3, M4) that connect the gate terminal of the power switch Sij to the ground potential, and a pulse φin that is And FET (M5) for connecting a voltage obtained by adding the high-potential-side voltage Vy of the power switch Sij to the gate terminal of the power switch Sij.
[0006]
  In such a configuration, when the pulse generation circuit 10 is activated, a predetermined input pulse φin, j is supplied to the switch drive circuit Bij, and the clock pulse φij inverted and boosted by the switch drive circuit Bij is the first to fourth. Each is supplied to the power switch Sij. As a result, a predetermined output voltage Vout is obtained by charging and discharging a predetermined voltage while switching the connection of the charge transfer capacitors C1 to Cn. That is, the third and fourth power switches S3j and S4j directly connected to the input terminal and the output terminal and the grounded second power switch S2j are each opened, and further, the first power switch S1j When some of the capacitors C1 to Cn are connected in series, P capacitors among the capacitors C1 to Cn are connected in series to the input terminal, and the capacitors are connected to the output terminal. Q capacitors among C1 to Cn are connected in series. The capacitor connected in series with the input terminal is charged to Vin / P by the input voltage Vin. Next, in the power switches S2j, S3j, S4j, one power switch other than that used in the previous process is opened, and some power switches in the first power switch S1j are opened, and the same as above. Are connected in series with capacitors C1 to Cn having different paths. The P capacitors connected to the input terminal in the path are connected in the same manner as described above, and the P capacitors including the capacitor charged up to the previous step connected to the output terminal are discharged. By repeating the above two steps cyclically between the power switch groups, the averaging capacitor Co connected to the output terminal is charged with a voltage Q / P times as large as the input voltage Vin, and is averaged. The output voltage Vout is supplied to the load Ro.
[0007]
  That is, the output voltage Vout is expressed by the following equation (1).

Vout = (Q / P) · Vin
... (1)
In the above equation (1), P and Q represent the number of capacitors connected in series to the input terminal and the output terminal, respectively. The values of the parameters P and Q are respectively determined by the timing of the clock pulse φij that drives the power switch Sij. As described above, the switched capacitor power supply circuit shown in FIG. 12 or 13 can linearly step up and down the input voltage Vin by changing the parameters P and Q. At that time, a clock pulse φij boosted to a voltage (Vy + Vin) higher than the voltage Vy of the source terminal or drain terminal of the power switch Sij is generated by the switch drive circuit Bij shown in FIG. Since the on-resistance value of the power switch Sij is reduced, the voltage conversion efficiency of the circuit can be improved.
[0008]
[Problems to be solved by the invention]
  However, in the conventional technique described above, in order to drive each power switch Sij, the bootstrap circuit Bij must be connected to the high potential side of the source or drain thereof, so the same number of bootstraps as the power switch Sij. The circuit Bij is required, and there is a problem that the circuit scale becomes large. At this time, the bootstrap circuit Bij generates a voltage amplitude higher than the voltage Vy of the source terminal or drain terminal of the power switch Sij by the value of the input voltage Vin. In order to reduce voltage and improve voltage efficiency, it is desirable to drive at a higher voltage.
[0009]
  The present invention has been made in view of the above-described conventional problems, and an object of the present invention is to provide a small, high-size device capable of increasing the voltage amplitude of a clock pulse for driving a power switch and reducing the circuit scale. An object is to provide an efficient switched capacitor power supply circuit.
[0010]
[Means for Solving the Invention]
  In order to solve the above problems, a switched capacitor power supply circuit according to the present invention charges and discharges a predetermined input voltage to a plurality of capacitors via a plurality of switching means, and supplies a desired output voltage that is stepped up or down to a load. In the switched capacitor power supply circuit, a plurality of capacitors (C1 to Cn) for charging / discharging the input voltage, and a loop circuit (L) arranged alternately and in series with these capacitors are formed. A plurality of first switching means (S11 to S1n) for controlling the number of connections, a plurality of second switching means (S21 to S2n) for controlling one electrode of the capacitor to be groundable, and the other of the capacitors. A plurality of third switching means (S31 to S3n) for freely applying a predetermined input voltage to the electrodes; A plurality of fourth switching means (S41 to S4n) for controlling the charging voltage to be freely output from the other electrode, and a pulse generating means (100) for generating a pulse signal for controlling the first to fourth switching means. ), And switch driving means for generating drive pulses for the first to fourth switching means based on the pulse signal from the pulse generating means, the input voltage and the respective voltages on the non-grounded side of the capacitor being supplied Their maximum voltageExtracted and further boosted its maximum voltageDrive pulseTo the first to fourth switching means (S 11 ~ S 4n )A switched capacitor power supply circuit comprising a plurality of switch drive means (K1 to Kn)Consists of
[0011]
  In this case, the switch drive means(K1-Kn)Includes a maximum voltage extracting means (102) including a plurality of diodes (D0 to Dn) connected to an input terminal to which an input voltage is supplied and an electrode on the non-ground side of the capacitor, and a pulse generating means.(100)Input voltage from the maximum voltage extraction means in the first state(V max )And the first to fourth switching means when the input pulse from the pulse generating means is in the first state.(S 11 ~ S 4n )And when the input pulse is in the second state, the charging voltage of the capacitor(V in )And the maximum voltage from the maximum voltage extraction means(V max )Is preferably formed by a circuit including drive voltage supply means (M2 to M5) for applying to the first to fourth switching means.
[0012]
  In these cases, the first to fourth switching means may be formed of an N-MOSFET, and a drive pulse from the switch drive means may be applied to the gate terminal.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
  Next, an embodiment of a switched capacitor power supply circuit according to the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 shows an embodiment of a switched capacitor power supply circuit according to the present invention. The switched capacitor power supply circuit according to the present embodiment applies a predetermined input voltage Vin to a plurality of power switches Sij (i = 1, 2, 3, 4, j = 1, 2, 3,... N) via a plurality of power switches Sij. This is a power supply circuit that charges and discharges the capacitors C1 to Cn and supplies the desired output voltage Vout that has been stepped up and down to the load Ro. In this embodiment, the maximum voltage is selected from the input voltage Vin and the charging voltages of the capacitors C1 to Cn. The main feature is that it has n switch driving circuits Kj that extract and drive each power switch Sij. Note that FIG. 2 shows a case of a 3-1 / 3-fold buck-boost type. In this figure, the same parts as those in FIG.
[0014]
  Specifically, as shown in FIG. 1, the switched capacitor power supply circuit according to the present embodiment includes n charge transfer capacitors C1 to Cn and n first to fourth power switches Sij (S11 to S4n), respectively. ), N switch drive circuits Kj (K1 to Kn), an averaging capacitor Co, and a pulse generation circuit 100. The charge transfer capacitors C1 to Cn and the first power switches S11 to S1n are connected alternately and in series to form a loop circuit L. The first power switches S11 to S1n are switches for controlling the number of connections of the charge transfer capacitors C1 to Cn in the loop circuit L. In this embodiment, a plurality of N-MOSFETs are connected in parallel and integrated. Each switching element is applied.
[0015]
  The second power switches S21 to S2n are connected between one electrode of each of the charge transfer capacitors C1 to Cn and the ground contact, and control the respective charge transfer capacitors C1 to Cn to be freely grounded. As in the first power switches S11 to S1n, a switching element formed by integrating a plurality of N-MOSFETs is used. The third power switches S31 to S3n are respectively connected between the input terminal to which the input voltage Vin is supplied and the other electrodes of the charge transfer capacitors C1 to Cn, and input to the charge transfer capacitors C1 to Cn, respectively. The switching element controls the voltage Vin so that it can be applied freely. Like the first power switches S11 to S1n, a switching element in which a plurality of N-MOSFETs are integrated is used. The fourth power switches S41 to S4n are connected between the output terminal and the other electrodes of the charge transfer capacitors C1 to Cn, and are switches that freely control the charge voltages of the charge transfer capacitors C1 to Cn. There is used a switching element in which an N-MOSFET is integrated, like the first power switches S11 to S1n. The averaging capacitor Co is an output capacitor that is connected in parallel to the load Ro, averages output voltages from the fourth power switches S41 to S4n, and supplies them to the load Ro.
[0016]
  On the other hand, the switch drive circuit Kj (K1 to Kn) is a circuit that generates clock pulses φij for driving the first to fourth power switches Sij based on the input pulses φin, j from the pulse generation circuit 100, respectively. In this embodiment, the booster circuit unique to this embodiment shown in FIG. 3 is applied. FIG. 4 shows an example of a switch drive circuit Kj applied to the power supply circuit shown in FIG. These switch driving circuits Kj are connected in common to the input terminal to which the input voltage Vin is supplied and the non-grounded electrodes of the respective charge transfer capacitors C1 to Cn, and are clocked to a voltage twice that maximum voltage. The pulse φij is boosted and supplied to the power switch Sij. More specifically, in FIG. 3, the input voltage Vin and the charging voltages Vx0, Vx1,. . . Vxn is supplied to the maximum voltage extraction unit 102. The maximum voltage extraction unit 102 is formed by (n + 1) diodes D0 to Dn, and each anode terminal is connected to the input terminal or the electrodes of the charge transfer capacitors C1 to Cn, and the cathode terminals are common. It is connected. The commonly connected cathode terminals are respectively connected to the drain terminals of the FETs (M4, M5). The source terminal of the FET (M5) is connected to the power supply voltage terminal of each part including the input inverter, and supplies the maximum voltage Vmax from the maximum voltage extraction unit 102 to each unit as the power supply voltage. Vmax is expressed by the following equation (2) where the threshold voltage of the diode is Vth.
Vmax = max (Vxo, Vx1,... Vxn) −Vth (2)
In the above equation (2), max (·) is a maximum value operator, and Vth is a value of about 0.6V.
[0017]
  A capacitor Cb is connected between the source terminal of the FET (M4) to which the maximum voltage Vmax is supplied and the FET (M5), and is charged by the maximum voltage Vmax when the input pulse φin becomes high level. The input pulse φin is inverted and amplified by an input inverter in which a plurality of FETs (MI0, MI1,...) Are connected in cascade, and further inverted by an inverter at the next stage and supplied to the gate terminals of the FETs (M1, M4). Is done. In the FET (M4), when the FET (M1) and its gate terminal are connected in common and the FET (M4) is in the ON state, the charging voltage Vmax of the capacitor Cb and the maximum voltage Vmax from the maximum voltage extraction unit 102 are added. The voltage thus supplied is supplied as the power supply voltage of the next-stage inverter (M2, M3) via the FET (M4). The inverters (M2, M3) are turned off when their outputs are connected to the gate terminals of the first to fourth power switches Sij and the input pulse φin is at high level, and when the input pulse φin is at low level, The clock pulse φij represented by (3) is output.
φij = 2 {max (Vxo, Vx1,... Vxn) −Vth} (3)
Further, when the input voltage Vin is very large compared to the threshold value Vth of the diode, or when max (•) is much larger than the threshold value Vth during the boosting operation, the clock pulse φij is a condition of the following equation (4): Is expressed by the following equation (5).
max (Vxo, Vx1,... Vxn) >> Vth
(4)
φij≈2 {max (Vxo, Vx1,... Vxn)}
(5)
That is, the generated clock pulse φij is supplied to each power switch Sij as a voltage amplitude having a value twice the maximum voltage.
[0018]
  In the configuration as described above, when the pulse generation circuit 100 is activated, a predetermined input pulse φin, j is supplied to the switch drive circuit Kj, and the clock pulse φij generated by the switch drive circuit Kj is the first to fourth. Each is supplied to the power switch Sij. As a result, a predetermined output voltage Vout is obtained by charging and discharging a predetermined voltage while switching the connection of the charge transfer capacitors C1 to Cn. For example, the third and fourth power switches S3j and S4j directly connected to the input terminal and the output terminal and one grounded second power switch S2j are opened, and the first power switch S1j When some of the capacitors C1 to Cn are connected in series, P capacitors among the capacitors C1 to Cn are connected in series to the input terminal, and the capacitors are connected to the output terminal. Q capacitors among C1 to Cn are connected in series. The capacitor connected in series with the input terminal is charged to Vin / P by the input voltage Vin. Next, in the power switches S2j, S3j, S4j, one power switch other than that used in the previous process is opened, and some power switches in the first power switch S1j are opened, and the same as above. Are connected in series with capacitors C1 to Cn having different paths. The P capacitors connected to the input terminal in the path are connected in the same manner as described above, and the P capacitors including the capacitor charged up to the previous step connected to the output terminal are discharged. By repeating the above two steps cyclically between the power switch groups, the averaging capacitor Co connected to the output terminal is charged with a voltage Q / P times as large as the input voltage Vin, and is averaged. The output voltage voltage Vout is supplied to the load Ro.
[0019]
  That is, the output voltage Vout is expressed by the following equation (6).

Vout = (Q / P) · Vin
... (6)
In the above equation (6), P and Q represent the number of capacitors connected in series to the input terminal and the output terminal, respectively. The values of the parameters P and Q are respectively determined by the timing of the clock pulse φij that drives the power switch Sij. As described above, the switched capacitor power supply circuit according to the present embodiment can step up and down the input voltage Vin linearly by changing the parameters P and Q. At this time, the switch drive circuit Kj shown in FIG. 3 generates the clock pulse φij boosted to a voltage twice the maximum voltage Vmax of the input voltage Vin and the charging voltages of the capacitors C1 to Cn. Since the power is supplied to the gate terminal, the on-resistance value of the power switch Sij can be reduced and the voltage conversion efficiency of the circuit can be further improved. In this case, the conditions of the following expressions (7) and (8) are satisfied as compared with the expression (1) in the case of the conventional technique described above.
Vin ≦ max (Vxo, Vx1,... Vxn)
(7)
Vy ≦ max (Vxo, Vx1,... Vxn)
           (8)
Therefore, the following equation (9) is established from these equations (7) and (8).
Vin + Vy ≦ 2 {max (Vxo, Vx1,... Vxn)} (9)
As a result, the switch drive circuit Kj of the present embodiment can generate a clock pulse φij having a higher voltage than that of the conventional one shown in FIG. 14 and drive the power switch Sij. FIG. 7 shows the output voltage characteristics of the switch drive circuit Kj of the present embodiment, and FIG. 8 shows the output voltage characteristics of the conventional switch drive circuit. In this case, when the amplitude of the input pulse φin is set to 3V, the node voltages Vy = Vxo = 6V, Vx1 = 1V, Vx2 = 2V and simulation is performed by a program such as the circuit simulator SPICE, the results shown in FIGS. 7 and 8 are obtained. It was. As is apparent from these drawings, the switch drive circuit Kj according to the present embodiment can supply a clock pulse φij having a voltage amplitude higher than that of the conventional switch drive circuit Bij shown in FIG. 12 to the power switch Sij.
[0020]
  Next, FIG. 9 shows a comparison between the output characteristics of voltage conversion by the switched capacitor power supply circuit of the present embodiment and the output characteristics of the prior art. In this case, the ideal output voltage is 3Vin = (9V), 2Vin / 3 (= 2V) under the conditions of the input voltage Vin = 3V, the charge transfer capacitor capacitance Cj = 500 nF, and the load resistance Ro = 100Ω. When the clock pulse φij is set to, and the simulation is performed by the circuit simulator, the output voltage characteristic of the present embodiment represented by the solid line and the output voltage characteristic of the prior art represented by the broken line are obtained. Similarly, FIG. 10 shows a comparison between the output current characteristics of the switched capacitor power supply circuit of the present embodiment and the output current characteristics of the prior art. As is clear from these figures, the switched capacitor power supply circuit according to the present embodiment greatly improves the output characteristics at the time of step-up conversion, although the circuit scale is reduced by reducing the number of switch drive circuits. Can do.
[0021]
  Further, FIG. 11 shows a comparison between the voltage conversion efficiency of the switched capacitor power supply circuit of the present embodiment and the voltage conversion efficiency in the prior art. In this case, in the case of the triple buck-boost type shown in FIG. 2 and FIG. 13, the ideal output voltage 3Vin = (9V), 2Vin / 3 (= under the condition of the input voltage Vin = 3V and the capacitance Cj = 500 nF of the capacitor. When the clock pulse φij is set to 2 V) and simulation is performed by a circuit simulator, the conversion efficiency characteristics of the switched capacitor power supply circuit of the present embodiment by the solid line and the conversion efficiency of the conventional technique by the broken line are obtained. As can be seen from this figure, the switched capacitor power supply circuit of this embodiment can improve the conversion efficiency at the time of step-up conversion, although the circuit scale is reduced.
[0022]
  Next, FIG. 5 and FIG. 6 show another embodiment of the switch drive circuit Kj applied to the switched capacitor power supply circuit according to the embodiment of FIG. 1 and FIG. In these figures, the difference from FIG. 3 or FIG. 4 is that the input voltage Vin is supplied via the FET (M5) as the power supply voltage of each inverter. That is, the maximum voltage Vmax from the maximum voltage extraction unit 102 is supplied only to the drain terminal of the FET (M4), and the input voltage Vin is supplied to the drain terminal of the FET (M5). The source terminal of the FET (M5) to which the input voltage Vin is supplied is connected to the power supply voltage terminal of each part including the input inverter, and supplies the input voltage Vin to each unit as the power supply voltage. A capacitor Cb is connected between the source terminal of the FET (M4) to which the maximum voltage Vmax is supplied and the FET (M5), and is charged by the input voltage Vin when the input pulse φin becomes high level. The input pulse φin is inverted and amplified by an input inverter in which a plurality of FETs are cascade-connected, further inverted by an inverter at the next stage, and supplied to the gate terminals of the FETs (M1) and (M4). In the FET (M4), the gate terminal of the FET (M1) is connected in common, and the gate output of the FET (M4) is an output obtained by adding the charging voltage Vin of the capacitor Cb and the maximum voltage Vmax from the maximum voltage extraction unit 102. Supplied to the gate terminals of (M2, M3). The inverters (M2, M3) are turned off when their outputs are connected to the gate terminals of the first to fourth power switches Sij and the input pulse φin is at high level, and when the input pulse φin is at low level, The clock pulse φij represented by (10) is output.
φij = Vin + max (Vxo, Vx1,... Vxn) −Vth (10)
Similar to the above, when the input voltage Vin is much larger than the threshold voltage Vth of the diode, or when max (·) is much larger than the threshold value Vth during the boosting operation, ) Is expressed by the following formula (11).
φij ≒ Vin + max (Vxo, Vx1, ... Vxn)
(11)
Thereby, when compared with the prior art, the following relational expression (12) is established under the conditions of the above expressions (7) and (8).
Vin + Vy ≦ Vin + max (Vxo, Vx1,... Vxn)
(12)
Therefore, according to the present embodiment, the clock pulse φij boosted by the switch drive circuit Kj shown in FIG. 3 by the voltage obtained by adding the input voltage Vin and the maximum voltage Vmax of the input voltages Vin and the charging voltages of the capacitors C1 to Cn. Is generated and supplied to the respective gate terminals, the on-resistance value of the power switch Sij can be reduced, and the voltage conversion efficiency of the circuit can be further improved.
[0023]
  As mentioned above, although this invention was demonstrated along the Example in this embodiment, this invention is not limited to these. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
[0024]
【The invention's effect】
  As described above, according to the switched capacitor power supply circuit of the present invention, a predetermined input voltage is charged / discharged to / from a plurality of capacitors via a plurality of switching means, and the desired output voltage stepped up / down is supplied to the load. In the switched capacitor power supply circuit, a plurality of capacitors that charge and discharge the input voltage, and a plurality of second capacitors that are arranged alternately and in series with these capacitors to form a loop circuit and control the number of capacitors connected in the loop circuit. 1 switching means, a plurality of second switching means for controlling each one electrode of the capacitor to be freely grounded, and a plurality of third switchings for freely controlling a predetermined input voltage to each other electrode of the capacitor And a plurality of fourth means for controlling the charging voltage to be freely output from each other electrode of the capacitor Switching means, pulse generating means for generating pulse signals for controlling the first to fourth switching means, and a switch for generating drive pulses for the first to fourth switching means based on the pulse signals from the pulse generating means A plurality of switch driving means that are supplied with the input voltage and the respective voltages on the non-grounded side of the capacitor and set the value of the driving pulse based on the maximum voltage. A driving pulse having a sufficiently high voltage can be supplied to the first to fourth switching means without detecting the voltage on the high potential side of each of the four switching means, and a desired output voltage can be obtained. In this case, compared to the conventional one, the circuit can be constituted by 1/4 of the switch driving means, and the circuit scale can be effectively reduced.
[0025]
  Also,The switch driving means includes a maximum voltage extracting means including a plurality of diodes connected to an input terminal to which an input voltage is supplied and an electrode on the non-grounded side of the capacitor, and an input pulse from the pulse generating means is in a first state. And the capacitor charged with the maximum voltage from the maximum voltage extracting means, and the input pulse from the pulse generating means turns off the first to fourth switching means in the first state, and the input pulse is in the capacitor in the second state. And the driving voltage supply means for applying the maximum voltage from the charging voltage and the maximum voltage extracting means to the first to fourth switching means, so that the first to fourth switching means are driven. In this case, the on-resistance of the first to fourth switching means is reduced to increase the voltage conversion efficiency. It is Mel possible.Further, when the first to fourth switching means are driven, the on-resistance of the first to fourth switching means is reduced and the voltage conversion efficiency is increased by driving with the voltage obtained by adding the maximum voltage and the input voltage. be able to.
[0026]
  Also,The first to fourth switching means are formed of an N-MOSFET, and the drive pulse from the switch drive means is applied to the gate terminal thereof, so that the drive voltage is higher than that of the P-MOSFET and the chip area is small. An N-MOSFET can be effectively applied.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a switched capacitor power supply circuit according to the present invention.
FIG. 2 is a block diagram showing an embodiment of a switched capacitor power supply circuit according to the present invention.
3 is a circuit configuration diagram showing an example of a switch drive circuit applied to the switched capacitor power supply circuit according to the embodiment of FIG. 1;
4 is a diagram illustrating an example of a switch drive circuit applied to the switched capacitor power supply circuit according to the embodiment of FIG. 2;
5 is a circuit configuration diagram showing another example of a switch drive circuit applied to the switched capacitor power supply circuit according to the embodiment of FIG. 1. FIG.
6 is a circuit configuration diagram showing another example of a switch drive circuit applied to the switched capacitor power supply circuit according to the embodiment of FIG. 2; FIG.
7 is a graph showing an output voltage characteristic when a circuit simulation is performed on a switch drive circuit applied to the switched capacitor power supply circuit according to the embodiment of FIG. 1;
8 is a graph showing an output voltage characteristic when a circuit simulation is performed on a switch driving circuit applied to the switched capacitor power supply circuit according to the conventional technique of FIG.
9 is a graph for comparing voltage characteristics when a circuit simulation is performed on the switched capacitor power supply circuit according to the embodiment of FIG. 1 and the switched capacitor power supply circuit according to the conventional technique of FIG. 12;
10 is a graph for comparing current characteristics when a circuit simulation is performed on the switched capacitor power supply circuit according to the embodiment of FIG. 1 and the conventional switched capacitor power supply circuit of FIG.
11 is a graph for comparing conversion efficiencies when a circuit simulation is performed for the switched capacitor power supply circuit according to the embodiment of FIG. 2 and the switched capacitor power supply circuit according to the conventional technique of FIG. 13;
FIG. 12 is a circuit diagram showing an example of a conventional switched capacitor power supply circuit.
FIG. 13 is a circuit diagram showing a specific example of a conventional switched capacitor power supply circuit.
14 is a circuit configuration diagram showing an example of a switch drive circuit applied to the switched capacitor power supply circuit according to the conventional technique of FIG. 12 or FIG. 13;
[Explanation of symbols]
100
Pulse generation circuit
C1-Cn
Charge transfer capacitor
Co averaging capacitor
Kj switch drive circuit
S11 to S1n first power switch
S21 to S2n second power switch
S31 to S3n Third power switch
S41 ~ S4n 4th power switch
102
Maximum voltage extractor
Cb charging capacitor
M1 to M5
MOSFET

Claims

In a switched capacitor power supply circuit that charges / discharges a predetermined input voltage to a plurality of capacitors via a plurality of switching means and supplies a desired output voltage that is stepped up / down to a load, the circuit includes:
A plurality of capacitors for charging and discharging the input voltage; and
A plurality of first switching means arranged alternately and in series with the capacitor to form a loop circuit and controlling the number of capacitors connected in the loop circuit;
A plurality of second switching means for controlling each one electrode of the capacitor to be groundable;
A plurality of third switching means for controlling a predetermined input voltage to be freely applied to the other electrode of the capacitor;
A plurality of fourth switching means for controlling the charging voltage to be freely output from each other electrode of the capacitor;
Pulse generating means for generating a pulse signal for controlling the first to fourth switching means;
Switch driving means for generating drive pulses for the first to fourth switching means based on a pulse signal from the pulse generating means, wherein an input voltage and a voltage on the non-grounded side of the capacitor are supplied. A switched capacitor power supply circuit comprising: a plurality of switch drive means for extracting the maximum voltage and further supplying a drive pulse obtained by further boosting the maximum voltage to the first to fourth switching means .

The switched capacitor power supply circuit according to claim 1,
The switch driving means includes a maximum voltage extracting means including a plurality of diodes respectively connected to an input terminal to which an input voltage is supplied and a non-grounded electrode of the capacitor, and an input pulse from the pulse generating means is a first In this state, the capacitor charged by the maximum voltage from the maximum voltage extracting means and the input pulse from the pulse generating means turn off the first to fourth switching means in the first state, and the input pulse Drive voltage supply means for applying the charging voltage of the capacitor and the maximum voltage from the maximum voltage extraction means to the first to fourth switching means in the state of 2; Switched capacitor power supply circuit.

3. The switched capacitor power supply circuit according to claim 1, wherein the first to fourth switching means are formed of N-MOSFETs, and a drive pulse from the switch drive means is applied to a gate terminal thereof. A switched capacitor power supply circuit.