JP4203704B2

JP4203704B2 - Semiconductor device, refresh method thereof, refresh method of memory, memory system, and electronic apparatus

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Publication number: JP4203704B2
Application number: JP2000234260A
Authority: JP
Inventors: 浩一水垣
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-08-02
Filing date: 2000-08-02
Publication date: 2009-01-07
Anticipated expiration: 2020-08-02
Also published as: JP2002050175A

Description

【０００１】
【発明の属する技術分野】
本発明は、キャパシタに電荷を蓄積することにより、データを記憶する半導体装置、そのリフレッシュ方法、メモリのリフレッシュ方法、メモリシステムおよび電子機器に関する。
【０００２】
【背景技術】
半導体メモリの一つに、ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）がある。ＶＳＲＡＭのメモリセルは、ＤＲＡＭのメモリセルと同じであるが、ＶＳＲＡＭは、列アドレスと行アドレスとをマルチプレックスする必要がない。また、ユーザは、リフレッシュを考慮せずに、ＶＳＲＡＭを使用できる（リフレッシュの透過性）。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、リフレッシュが必要であるメモリセルがアレイ状に配置されたメモリセルアレイを備えた半導体装置、そのリフレッシュ方法、および、メモリのリフレッシュ方法、メモリシステムおよび電子機器を提供することである。
【０００４】
【課題を解決するための手段】
（１）本発明に係る半導体装置のリフレッシュ方法は、
複数のブロックに分割されたメモリセルアレイを有する半導体装置のリフレッシュ方法であって、
各前記ブロックの少なくとも一つのメモリセルのリフレッシュを要求するステップと、
リフレッシュ可能期間に、外部アクセスにより、少なくとも一つの前記ブロックにいて、前記メモリセルのリフレッシュがされない場合、次のリフレッシュ可能期間に、各前記ブロックの前記メモリセルのリフレッシュを再度要求するステップと、
を有する。
【０００５】
本発明によれば、以下の効果を有する。各ブロックにおいて、リフレッシュの要求がなされたメモリセルのリフレッシュが、リフレッシュ可能期間に、全てのブロックで行われない場合がある。この場合、次のリフレッシュ可能期間に、各ブロックにおいて、先程のリフレッシュ可能期間で、リフレッシュの要求がされたのと同じメモリセルのリフレッシュ要求が再度なされる。このため、全てのメモリセルにおいて、リフレッシュを確実にすることができる。
【０００６】
なお、少なくとも一つのメモリセルとは、例えば、各ブロックのある行のメモリセルを意味する。行は１行でもよいし、複数行でもよい。少なくとも一つのブロックとは、一つまたは複数のブロックを意味する。これらは、半導体装置の設計において任意に決めることができる。また、リフレッシュを要求するステップおよびリフレッシュを再度要求するステップには、例えば、リフレッシュ要求信号の発生がある
（２）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【０００７】
前記リフレッシュ可能期間に、全ての前記ブロックにおける前記メモリセルのリフレッシュがされた場合、次のリフレッシュ可能期間に、各前記ブロックの少なくとも一つの他のメモリセルのリフレッシュを要求するステップを有する。
【０００８】
少なくとも一つの他のメモリセルとは、例えば、先程説明した各ブロックのある行と異なる行のメモリセルを意味し、半導体装置の設計において任意に決めることができる。
【０００９】
（３）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００１０】
リフレッシュがされない前記ブロックの前記メモリセルには、リフレッシュ要求がされ続ける。
【００１１】
この態様によれば、外部アクセスがされているブロックにおいて、外部アクセス終了後、そのブロックのメモリセルのリフレッシュが可能となる。
【００１２】
（４）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００１３】
リフレッシュ可能期間は、リフレッシュ要求の発生にもとづいて始まり、次のリフレッシュ要求の発生にもとづいて終わる期間である。
【００１４】
これは、リフレッシュ可能期間の一例である。リフレッシュ可能期間は、メモリセルがデータを保持できる期間内において任意に設定できる。
【００１５】
（５）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００１６】
リフレッシュは、外部アクセスされる前記ブロック以外、残り全ての前記ブロックにおける前記メモリセルで行われる。
【００１７】
この態様によれば、半導体装置を効率的に動作させることができる。
【００１８】
（６）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００１９】
前記半導体装置の内部で発生するクロック信号にもとづき、少なくとも一つの前記ブロックの外部アクセス実施と、外部アクセスされる前記ブロック以外、残り全ての前記ブロックにおける前記メモリセルのリフレッシュ実施と、を同期させる。
【００２０】
この態様によれば、他の外部装置（例えば、ＣＰＵ）を考慮せずに、リフレッシュを行えるので、本発明に係る半導体装置と他の外部装置とを組み合わせてシステムを作る場合に便利である。
【００２１】
（７）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００２２】
少なくとも一つの前記ブロックにおける外部アクセス実施期間中に、外部アクセスされる前記ブロック以外、残り全ての前記ブロックにおける前記メモリセルのリフレッシュが行われる。
【００２３】
この態様によれば、あるブロックで外部アクセスをしようとするとき、そのブロックではリフレッシュ中ということはなく、外部アクセスが遅れることはない。なお、外部アクセス実施期間とは、例えば、外部アクセス実施信号発生期間がある。
【００２４】
（８）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００２５】
少なくとも一つの前記ブロックにおける外部アクセス終了後、外部アクセスがされていた前記ブロックにおける前記メモリセルのリフレッシュが行われる。
【００２６】
この態様によれば、すべてのブロックでリフレッシュが行える。
【００２７】
（９）本発明に係る半導体装置のリフレッシュ方法には、以下の態様がある。
【００２８】
前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）を含む。
【００２９】
（１０）本発明に係るメモリのリフレッシュ方法は、
複数のブロックに分割されたメモリセルアレイを有するメモリのリフレッシュ方法であって、
あるリフレッシュ可能期間中に、各ブロックのリフレッシュすべき行のメモリセルをリフレッシュするリフレッシュ要求信号を発生するステップと、
前記あるリフレッシュ可能期間中に外部からのアクセスがあってリフレッシュされない１の前記ブロックがあったときには、次のリフレッシュ可能期間中に前記各ブロックの前記リフレッシュすべき行のメモリセルをリフレッシュするリフレッシュ要求信号を再度発生し、前記あるリフレッシュ可能期間中にすべての前記ブロックで前記リフレッシュすべき行のメモリセルがリフレッシュされたときには、次のリフレッシュ可能期間中には各ブロックの次のリフレッシュすべき行のメモリセルをリフレッシュするためのリフレッシュ要求信号を発生するステップと、
を有する。
【００３０】
本発明のリフレッシュ方法によれば、次の効果を有する。各ブロックのあるリフレッシュすべき行のメモリセルをリフレッシュするためのリフレッシュ可能期間中に、データの読み出しまたは書き込みなどの外部からのアクセスがあってリフレッシュされない１つのブロックがあった場合には、次のリフレッシュ可能期間でも再度あるリフレッシュすべき行のメモリセルをリフレッシュするためのリフレッシュ要求信号を発生する。そして、すべてのブロックで、リフレッシュすべき行のメモリセルがリフレッシュされた場合には、次のリフレッシュ可能期間中には次のリフレッシュすべき行をリフレッシュする。したがって、全てのメモリセルでのリフレッシュを確実に行うことができる。ここで、リフレッシュ可能期間とは、リフレッシュタイミング信号の立ち上がりまたは立ち下がりにもとづいて始まって、次のリフレッシュタイミング信号が立ち上がりまたは立ち下がりにもとづいて終わる期間である。
【００３１】
（１１）本発明に係るメモリのリフレッシュ方法には、以下の態様がある。
【００３２】
前記リフレッシュ可能期間とは、
ＲＦタイミング信号の立ち上がりにもとづいて開始され、次のＲＦタイミング信号が立ち上がりにもとづいて終了する期間である。
【００３３】
（１２）本発明に係るメモリのリフレッシュ方法には、以下の態様がある。
【００３４】
前記リフレッシュすべき行は、各ブロックの第ｎ番目の１行であり、前記次のリフレッシュすべき行が各ブロックの第ｎ＋１番目の１行であることを特徴とする。
【００３５】
（１３）本発明に係るメモリのリフレッシュ方法には、以下の態様がある。
【００３６】
前記ｎ行およびｎ＋１行は、各ブロックで幾何学的に同じ位置にある行、あるいは、各ブロックのアドレス空間上の行であることを特徴とする。各ブロックのアドレス空間上の行の場合、必ずしも、各ブロックで幾何学的に同じ位置にある行ではない。
【００３７】
（１４）本発明に係るメモリのリフレッシュ方法には、以下の態様がある。
【００３８】
前記リフレッシュすべき行が各ブロックで同じ数の複数行であることを特徴とする。
【００３９】
（１５）本発明に係る半導体装置は、上記リフレッシュ方法でリフレッシュされるメモリを備える。
【００４０】
（１６）本発明に係るメモリシステムは、上記リフレッシュ方法でリフレッシュされるメモリを備える。
【００４１】
（１７）本発明に係る半導体装置は、
複数のブロックに分割され、かつ、各前記ブロックに複数のメモリセルが配置されている、メモリセルアレイと、
各前記ブロックにおいて、リフレッシュすべき少なくとも一つのメモリセルを決定する第１手段と、
リフレッシュ可能期間に、外部アクセスにより、少なくとも一つの前記ブロックにおける前記メモリセルでリフレッシュが行われなかったことを判断する第２手段と、
前記第２手段の判断をもとに、次のリフレッシュ可能期間に、全ての前記ブロックにおいて、前記メモリセルのリフレッシュを再度決定する第３手段と、
を有する。
【００４２】
本発明によれば、（１）で説明したのと同様の効果を有する。なお、第１手段には、例えば、例えば、リフレッシュカウンタがある。第２手段には、例えば、リフレッシュカウンタコントロールがある。第３手段には、例えば、リフレッシュカウンタがある。
【００４３】
（１８）本発明に係る半導体装置には、以下の態様がある。
【００４４】
リフレッシュ可能期間に、全ての前記ブロックにおける前記メモリセルのリフレッシュが行われたことにより、各前記ブロックにおいて、リフレッシュすべき少なくとも一つの他のメモリセルを決定する第４手段を有する。
【００４５】
第４手段には、例えば、リフレッシュカウンタがある。
【００４６】
（１９）本発明に係る半導体装置には、以下の態様がある。
【００４７】
リフレッシュを要求する信号を、前記ブロック毎に発生する第５手段を有し、
前記第２手段は、前記リフレッシュ要求信号をもとに、少なくとも一つの前記ブロックにおける前記メモリセルでリフレッシュが行われなかったことを判断する。
【００４８】
第５手段には、例えば、前記ブロック毎に設けられたリフレッシュ要求信号発生回路がある。
【００４９】
（２０）本発明に係る半導体装置には、以下の態様がある。
【００５０】
外部アクセスされる前記ブロック以外、残り全ての前記ブロックの前記メモリセルで、リフレッシュを行おう命令をする第６手段を有する。
【００５１】
この態様によれば、半導体装置を効率的に動作させることができる。なお、第６手段には、例えば、制御部がある。
【００５２】
（２１）本発明に係る半導体装置には、以下の態様がある。
【００５３】
前記第６手段は、
前記ブロック毎に設けられた複数のブロックコントロールを含み、
各前記ブロックコントロールは、各前記ブロックコントロールに対応する前記ブロックで外部アクセスをする場合、外部アクセス実施の信号を発生する第７手段と、各前記ブロックコントロールに対応する前記ブロックにおける前記メモリセルのリフレッシュをする場合、リフレッシュ実施の信号を発生する第８手段と、
を有する。
【００５４】
第７手段には、例えば、外部アクセス実施信号発生回路があり、第８手段には、例えば、リフレッシュ実施信号発生回路がある。
【００５５】
（２２）本発明に係る半導体装置には、以下の態様がある。
【００５６】
各前記ブロックに対応して設けられ、外部アクセス実施信号またはリフレッシュ実施信号をもとに、各前記ブロックで、外部アクセス実施またはリフレッシュ実施を決定する第９手段を有する。
【００５７】
第９手段には、例えば、プリデコーダがある。
【００５８】
（２３）本発明に係る半導体装置には、以下の態様がある。
【００５９】
前記半導体装置は、ＶＳＲＡＭ（Ｖirtually Ｓtatic ＲＡＭ）を含む。
【００６０】
（２４）本発明に係る電子機器は、前記半導体装置を備える。
【００６１】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を用いて具体的に説明する。本実施形態は、ＶＳＲＡＭに本発明を適用したものである。
【００６２】
［半導体装置の構成］
まず、本実施形態の構成を説明する。図１は、本実施形態に係る半導体装置１の回路ブロック図である。半導体装置１は、データ入出力バッファ１０と、メモリセルアレイ２０と、アドレスバッファ６０と、を備える。
【００６３】
データ入出力バッファ１０には、１６ビットのデータ（Ｉ／Ｏ₀〜Ｉ／Ｏ₁₅）が入出力される。
【００６４】
メモリセルアレイ２０には、複数のメモリセルがアレイ状に配置されている。メモリセルは、ｎ型ＭＯＳトランジスタであるアクセストランジスタと、データを記憶するキャパシタと、を含む。メモリセルアレイ２０は、四つのブロック２２、つまり、ブロック（０）２２Ａ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄ、に分けられている。なお、本発明においては、メモリセルアレイ２０は二以上のブロックに分割されていればよい。ブロックの個数は、奇数個、偶数個、いずれでもよい。
【００６５】
各ブロック２２は、それぞれ、メモリセルの行毎に、各メモリセルを選択するための複数のワード線と、これらのワード線と交差する複数のビット線対と、これらのワード線とこれらのビット線対との交点に対応して設けられた上記メモリセルと、を備える。メモリセルアレイ２０が例えば、１６Ｍビットとすると、各ブロック２２は、それぞれ、例えば、４Ｍビットとなる。
【００６６】
各ブロック２２は、それぞれ、行デコーダ２４および列デコーダ２６を備える。行デコーダ２４により、上記ワード線が選択される。列デコーダ２６により、上記ビット線対が選択される。
【００６７】
アドレスバッファ６０には、外部からのアクセス信号であるアドレス信号Ａ₀〜Ａ₁₉が入力される。アドレス信号Ａ₀、Ａ₁は、ブロックアドレス信号である。アドレス信号Ａ₀、Ａ₁により、読み出しまたは書き込みがなされるブロック２２が選択される。つまり、アドレス信号（Ａ₀、Ａ₁）が、（“Ｌ”、“Ｌ”）のとき、ブロック（０）２２Ａが選択され、アドレス信号（Ａ₀、Ａ₁）が、（“Ｈ”、“Ｌ”）のとき、ブロック（１）２２Ｂが選択され、アドレス信号（Ａ₀、Ａ₁）が、（“Ｌ”、“Ｈ”）のとき、ブロック（２）２２Ｃが選択され、アドレス信号（Ａ₀、Ａ₁）が、（“Ｈ”、“Ｈ”）のとき、ブロック（３）２２Ｄが選択される。アドレス信号Ａ₀は、最下位のアドレス信号であり、アドレス信号Ａ₁は、最下位より一つ上のアドレス信号である。
【００６８】
アドレス信号Ａ₂〜Ａ₇は、列アドレス信号である。アドレス信号Ａ₂〜Ａ₇により、各ブロック２２の列アドレスが選択される。アドレス信号Ａ₈〜Ａ₁₉は、行アドレス信号である。アドレス信号Ａ₈〜Ａ₁₉により、各ブロック２２の行アドレスが選択される。なお、ブロックアドレス信号、列アドレス信号、行アドレス信号の順番で、アドレス信号Ａ₀〜Ａ₁₉が割り当てられているが、これと異なる順番でもよい。アドレスバッファ６０については後で詳細に説明する。
【００６９】
半導体装置１は、さらに、四つのＲＦ（リフレッシュ）要求信号発生回路５０と、ＲＦ（リフレッシュ）タイミング信号発生回路７０と、クロック（ＣＬＫ）８０と、を備える。ＲＦタイミング信号発生回路７０は、リング発振回路を含み、ＲＦタイミング信号を発生する。ＲＦタイミング信号は、ＲＦ要求信号を定期的に発生させるためのものである。ＲＦタイミング信号により、ＲＦ要求信号発生のタイミングが図られる。
【００７０】
ＲＦ要求信号発生回路５０の数は、ブロック２２の数と等しい。ＲＦ要求信号発生回路５０には、ＲＦタイミング信号発生回路７０からのＲＦタイミング信号と、クロック８０からのクロック（ＣＬＫ）信号とが入力される。ＲＦ要求信号発生回路５０からは、ＲＦ（リフレッシュ）要求信号が出力される。つまり、ＲＦ要求信号（０）発生回路５０Ａからは、ＲＦ要求信号（０）が出力され、ＲＦ要求信号（１）発生回路５０Ｂからは、ＲＦ要求信号（１）が出力され、ＲＦ要求信号（２）発生回路５０Ｃからは、ＲＦ要求信号（２）が出力され、ＲＦ要求信号（３）発生回路５０Ｄからは、ＲＦ要求信号（３）が出力される。
【００７１】
半導体装置１は、さらに、制御部４０を備える。制御部４０は、ブロック２２の数と等しい数のブロックコントロール、ここでは、四つ、つまり、ブロックコントロール４０、つまり、ブロック（０）コントロール４０Ａ、ブロック（１）コントロール４０Ｂ、ブロック（２）コントロール４０Ｃ、ブロック（３）コントロール４０Ｄを備える。各ブロックコントロールには、ブロックアドレス信号Ａ₀、Ａ₁が入力される。また、ブロック（０）コントロール４０Ａには、ＲＦ要求信号（０）が入力され、ブロック（１）コントロール４０Ｂには、ＲＦ要求信号（１）が入力され、ブロック（２）コントロール４０Ｃには、ＲＦ要求信号（２）が入力され、ブロック（３）コントロール４０Ｄには、ＲＦ要求信号（３）が入力される。
【００７２】
各ブロックコントロール４０Ａ〜４０Ｄからは、外部アクセス実施信号またはＲＦ（リフレッシュ）実施信号のいずれかが、選択されるブロック２２によって出力される。ブロック（０）コントロール４０Ａからは、外部アクセス実施信号（０）またはＲＦ実施信号（０）が出力され、ブロック（１）コントロール４０Ｂからは、外部アクセス実施信号（１）またはＲＦ実施信号（１）が出力され、ブロック（２）コントロール４０Ｃからは、外部アクセス実施信号（２）またはＲＦ実施信号（２）が出力され、ブロック（３）コントロール４０Ｄからは、外部アクセス実施信号（３）またはＲＦ実施信号（３）が出力される。すなわち、選択された一のブロック２２に対応するブロックコントロールからは、外部アクセス実施信号が出力され、それ以外の他のブロック２２に対応するブロックコントロールからは、ＲＦ実施信号が出力される。
【００７３】
例えば、ＲＦ要求信号（０）〜（３）の発生時、ブロックアドレス信号（Ａ₀、Ａ₁）が、（“Ｌ”、“Ｌ”）のとき、ブロック（０）コントロール４０Ａからは、ブロック（０）２２Ａが選択されるように、外部アクセス実施信号（０）が出力され、他のブロックコントロール４０Ｂ〜４０Ｄからは、それぞれ、ＲＦ実施信号（１）〜（３）が出力される。これにより、ブロック（０）２２Ａでは、データの読み出しまたは書き込みがなされ、ブロック（１）２２Ｂ、ブロック（２）２２Ｃおよびブロック（３）２２Ｄのそれぞれでは、該当するあるリフレッシュすべき行のワード線により選択されるメモリセルのリフレッシュがなされる。ブロックコントロール４０Ａ〜４０Ｄについては後で詳細に説明する。
【００７４】
半導体装置１は、さらに、行プリデコーダ３０Ａ〜３０ＤとＲＦ（リフレッシュ）カウンタ１００と、を備える。行プリデコーダ３０Ａ〜３０Ｄにより、ワード線を駆動するための信号が供給される。行プリデコーダ３０Ａ〜３０Ｄには、ＲＦカウンタ１００からのリフレッシュアドレス信号ＲＦＡ₈〜ＲＦＡ₁₉および行アドレス信号Ａ₈〜Ａ₁₉が入力される。また、行プリデコーダ３０Ａには、ブロック（０）コントロール４０Ａからの出力信号（外部アクセス実施信号（０）またはＲＦ実施信号（０））が入力され、行プリデコーダ３０Ｂには、ブロック（１）コントロール４０Ｂからの出力信号が入力され、行プリデコーダ３０Ｃには、ブロック（２）コントロール４０Ｃからの出力信号が入力され、行プリデコーダ３０Ｄには、ブロック（３）コントロール４０Ｄからの出力信号が入力される。行プリデコーダ３０Ａ〜３０Ｄについては後で詳細に説明する。
【００７５】
行プリデコーダ３０Ａからの出力信号は、行デコーダ２４Ａに入力され、行プリデコーダ３０Ｂからの出力信号は、行デコーダ２４Ｂに入力され、行プリデコーダ３０Ｃからの出力信号は、行デコーダ２４Ｃに入力され、行プリデコーダ３０Ｄからの出力信号は、行デコーダ２４Ｄに入力される。
【００７６】
半導体装置１は、さらに、ＲＦ（リフレッシュ）カウンタコントロール９０を備える。ＲＦカウンタコントロール９０には、ＲＦ要求信号発生回路５０からのＲＦ要求信号（０）〜（３）が入力される。ＲＦカウンタコントロール９０は、カウントアップ信号を出力する。カウントアップ信号はＲＦカウンタ１００に入力する。ＲＦカウンタコントロール９０については、後で詳細に説明する。
【００７７】
半導体装置１は、さらに、ＣＳ、ＺＺコントロール１１０を備える。ＣＳ、ＺＺコントロール１１０の説明の前に、オペレーションサイクルおよびスタンバイサイクルについて説明する。半導体装置１には、オペレーションサイクルとスタンバイサイクルとがある。オペレーションサイクルのときは、データの読み出しまたは書き込みが可能となる。スタンバイサイクルのときは、データの読み出しまたは書き込みが不可能となる。なお、スタンバイサイクルでもリフレッシュは行われる。
【００７８】
ＣＳ、ＺＺコントロール１１０には、チップセレクト信号／ＣＳおよびスヌーズ信号ＺＺが外部から入力される。チップセレクト信号／ＣＳが“Ｌ”のとき、オペレーションサイクルとなる。一方、チップセレクト信号／ＣＳが“Ｈ”のとき、スタンバイサイクルとなる。スタンバイサイクルであって、スヌーズ信号ＺＺが“Ｌ”のとき、パワーダウンとなる。これにより、半導体装置１の消費電流が最少の状態となる。これに対して、スタンバイサイクルであって、スヌーズ信号ＺＺが“Ｈ”のとき、待機となる。
【００７９】
半導体装置１は、さらに、ＷＥ、ＯＥコントロール１２０を備える。ＷＥ、ＯＥコントロール１２０には、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥが入力される。
【００８０】
［アドレスバッファ］
次に、アドレスバッファ６０について、図２および図３を用いて詳細に説明する。図２は、アドレスバッファ６０およびこれに関連する回路の回路ブロック図である。図３は、アドレスバッファ６０の動作を説明するためのタイミングチャートである。アドレスバッファ６０は、パルス発生回路およびアドレス信号Ａ₀〜Ａ₁₉に対応した数、つまり、２０個のラッチ回路を備える。
【００８１】
パルス発生回路は、クロック８０からのクロック信号の立ち上げを検出し、パルスを発生する。アドレス信号Ａ₀〜Ａ₁₉は、それぞれのラッチ回路に入力し、上記パルスに同期して出力、つまり、ブロックアドレス信号Ａ₀、Ａ₁、列アドレス信号Ａ₂〜Ａ₇、行アドレス信号Ａ₈〜Ａ₁₉が出力される。
【００８２】
［ブロックコントロール］
次に、制御部４０のブロックコントロールについて、ブロック（０）コントロール４０Ａを例として詳細に説明する。図４は、ブロック（０）コントロール４０Ａおよびこれに関連する回路の回路ブロック図である。まず、ブロック（０）コントロール４０Ａの構成について説明する。ブロック（０）コントロール４０Ａは、外部アクセス実施信号（０）発生回路４２、ＲＦ実施信号（０）発生回路４４および遅延回路４６を備える。
【００８３】
外部アクセス実施信号（０）発生回路４２には、クロック８０からのクロック信号およびブロックアドレス信号Ａ₀、Ａ₁が入力され、外部アクセス実施信号（０）が出力される。ブロック（０）２２Ａが選択されるとき、外部アクセス実施信号（０）は、ブロック（０）コントロール４０Ａの出力信号となる。
【００８４】
ＲＦ実施信号（０）発生回路４４には、クロック８０からのクロック信号、ブロックアドレス信号Ａ₀、Ａ₁およびＲＦ要求信号（０）が入力され、ＲＦ実施信号（０）が出力される。ブロック（０）２２Ａが選択されないとき、ＲＦ実施信号（０）は、ブロック（０）コントロール４０Ａの出力信号となる。ブロックアドレス信号（Ａ₀、Ａ₁）により、ＲＦ実施信号（０）発生の制御がなされる。詳しくは、ブロックアドレス信号（Ａ₀、Ａ₁）が（“Ｌ”、“Ｌ”）以外のとき、つまり、ブロック（０）２２Ａを選択しない信号のとき、ＲＦ実施信号（０）発生回路４４からＲＦ実施信号（０）が出力される。一方、ブロックアドレス信号（Ａ₀、Ａ₁）が（“Ｌ”、“Ｌ”）のとき、つまり、ブロック（０）２２Ａを選択する信号のとき、ＲＦ実施信号（０）発生回路４４からＲＦ実施信号（０）が出力されない。
【００８５】
なお、ＲＦ実施信号（０）は、遅延回路４６にも入力される。遅延回路４６の出力信号は、ＲＦ要求信号（０）発生回路５０Ａのクリア（ＣＬＲ）に入力する。
【００８６】
次に、ブロック（０）コントロール４０Ａの動作について説明する。ブロック（０）コントロール４０Ａに、（“Ｌ”、“Ｌ”）のブロックアドレス信号（Ａ₀、Ａ₁）およびＲＦ要求信号（０）が入力したとする。クロック８０からのクロック信号と同期して、外部アクセス実施信号（０）発生回路４２から外部アクセス実施信号（０）が出力される。ＲＦ実施信号（０）発生回路４４には、ＲＦ要求信号（０）が入力されているが、ブロックアドレス信号（Ａ₀、Ａ₁）の（“Ｌ”、“Ｌ”）がマスクとなり、ＲＦ実施信号（０）発生回路４４は、ＲＦ実施信号（０）を発生しない。よって、ブロック（０）コントロール４０Ａは、外部アクセス実施信号（０）を出力する。
【００８７】
一方、ブロックアドレス信号（Ａ₀、Ａ₁）が（“Ｌ”、“Ｌ”）以外のとき、ＲＦ実施信号（０）発生回路４４には、ＲＦ要求信号（０）が入力されているので、クロック８０からのクロック信号と同期して、ＲＦ実施信号（０）発生回路４４からＲＦ実施信号（０）が出力され、外部アクセス実施信号（０）発生回路４２は外部アクセス実施信号（０）を出力しない。よって、ブロック（０）コントロール４０Ａは、ＲＦ実施信号（０）を出力する。なお、ＲＦ実施信号（０）は、遅延回路４６にも入力される。遅延回路４６は、リフレッシュに必要な時間（例えば、２０ｎｓ〜４０ｎｓ）後、リセット信号を出力する。このリセット信号により、ＲＦ要求信号（０）が停止する。
【００８８】
他のブロックコントロール４０Ｂ〜４０Ｄも、ブロック（０）コントロール４０Ａと同様の構成をし、同様の動作をする。
【００８９】
［行プリデコーダ］
次に、行プリデコーダ３０Ａ〜３０Ｄについて、行プリデコーダ３０Ａを例として詳細に説明する。図５は、行プリデコーダ３０Ａおよびこれに関連する回路の回路ブロック図である。行プリデコーダ３０Ａは、行アドレス信号Ａ₈〜Ａ₁₉に対応した数、つまり、１２個の選択ブロック３２-１〜３２-１２を備える。選択ブロック３２-１〜３２-１２は、それぞれ、行アドレス信号（つまり、外部からのアドレス信号）またはリフレッシュアドレス信号の選択をする。
【００９０】
選択ブロック３２-１〜３２-１２は、それぞれ、スイッチ＆ラッチ回路３４、３６および判定回路３８を備える。スイッチ＆ラッチ回路３４には、行アドレス信号（選択ブロック３２-１でいうと行アドレス信号Ａ₈）が入力する。スイッチ＆ラッチ回路３６には、ＲＦカウンタ１００からのリフレッシュアドレス信号（選択ブロック３２-１でいうとリフレッシュアドレス信号ＲＦＡ₈）が入力する。
【００９１】
判定回路３８には、ブロック（０）コントロール４０Ａ（図１）からの信号、つまり、外部アクセス実施信号（０）またはＲＦ実施信号（０）のいずれかが入力される。判定回路３８に外部アクセス実施信号（０）が入力したことを、判定回路３８が判定したとき、判定回路３８は、行アドレスラッチ信号を出力する。行アドレスラッチ信号は、スイッチ＆ラッチ回路３４に入力するので、スイッチ＆ラッチ回路３４には、行アドレス信号がラッチされ、出力される。これにより、行プリデコーダ３０Ａは、行アドレス信号Ａ₈〜Ａ₁₉を出力する。これは、外部アクセスされるアドレスのメモリセルを含む行のワード線を駆動するための信号である。
【００９２】
一方、判定回路３８にＲＦ実施信号（０）が入力したことを、判定回路３８が判定したとき、判定回路３８は、ＲＦアドレスラッチ信号を出力する。ＲＦアドレスラッチ信号は、スイッチ＆ラッチ回路３６に入力するので、スイッチ＆ラッチ回路３６には、リフレッシュアドレス信号がラッチされ、出力される。これにより、行プリデコーダ３０Ａは、リフレッシュアドレス信号ＲＦＡ₈〜ＲＦＡ₁₉を出力する。これは、リフレッシュすべき行のワード線を駆動するための信号である。
【００９３】
行プリデコーダ３０Ｂ〜３０Ｄも、行プリデコーダ３０Ａと同様の構成をし、同様の動作をする。
【００９４】
［半導体装置のリフレッシュ動作］
半導体装置１におけるデータの読み出しおよび書き込みは、通常のＳＲＡＭ（static random access memory）と同じなので説明を省略する。半導体装置１のリフレッシュ動作について、オペレーションサイクルとスタンバイサイクルとに分けて、説明する。
【００９５】
図１および図６を用いて、半導体装置１のオペレーションサイクルでのリフレッシュ動作を説明する。図６は、半導体装置１のオペレーションサイクルを説明するためのタイミングチャートである。クロック８０からはクロック信号が出力される。クロック信号の周波数は、例えば、１０ＭＨｚ〜２０ＭＨｚ、周期は、例えば、５０ｎｓ〜１００ｎｓである。チップセレクト信号／ＣＳは“Ｌ”であり、オペレーションサイクルとなっている。ブロックアドレスは、クロック信号の立ち上げ（つまり、図３で説明したパルスの発生）に同期して、選択を開始する。本実施形態では、クロック信号の一周期（ブロック２２の選択期間）で、あるブロック２２の選択が終了し、次の周期（ブロック２２の選択期間）で異なるブロック２２または同じブロック２２を選択するようにされている。アドレスバッファ６０には、クロック８０からのクロック信号が入力される。上記のように、ブロック２２が選択されるように、アドレスバッファ６０からブロックアドレス信号Ａ₀、Ａ₁が出力される。
【００９６】
さて、時刻ｔ₀で、ＲＦタイミング信号が“Ｈ”（アクティブ）となる。ＲＦタイミング信号が“Ｈ”の状態で、最初のクロック信号の立ち上げに同期して、ＲＦ要求信号（０）〜（３）が“Ｈ”（アクティブ）となる（時刻ｔ₁）。このクロック信号の立ち上げに同期して、ブロックアドレスの選択を開始している。ここで、リフレッシュ可能期間とは、例えば、ＲＦタイミング信号の発生にもとづて開始され、次のＲＦタイミング信号の発生にもとづて終了する期間である。本実施形態におけるリフレッシュ可能期間は、ＲＦタイミング信号がアクティブとなった後、最初のクロック信号の立ち上げによるＲＦ要求信号の発生から、次のＲＦタイミング信号がアクティブとなってから、最初のクロック信号の立ち上げによるＲＦ要求信号の発生までの期間である。
【００９７】
時刻ｔ₁では、ブロック（０）が選択される。これにより、ブロック（０）コントロール４０Ａからは、外部アクセス実施信号（０）が発生する。つまり、外部アクセス実施信号（０）が“Ｈ”（アクティブ）となる。一方、残りのブロックコントロール４０からは、ＲＦ実施信号（１）〜（３）が発生する。つまり、ＲＦ実施信号（１）〜（３）が“Ｈ”（アクティブ）となる。
【００９８】
時刻ｔ₁後、ブロック（０）では、外部アクセス実施信号（０）により、選択されたメモリセルにおいて、書き込みまたは読み出し動作がなされる。つまり、行デコーダ２４Ａと列デコーダ２６Ａとにより選択されたメモリセルにおいて、書き込みまたは読み出し動作がなされる。
【００９９】
一方、残りのブロックでは、リフレッシュがなされる。これを、ブロック（１）を例に説明する。ブロック（１）では、ＲＦ実施信号（１）により、行プリデコーダ３０Ｂにより、リフレッシュすべき行を選択する信号が出力され、行デコーダ２４Ｂにより選択された、リフレッシュすべき行である第ｎ行のワード線に接続されたメモリセルにおいて、リフレッシュがなされる。時刻ｔ₂で、リフレッシュが終了し、ＲＦ要求信号（１）が“Ｌ”となる。これにより、ＲＦ実施信号（１）が“Ｌ”となる。
【０１００】
ブロックアドレスがブロック（０）の期間中、ブロック（０）２２Ａでは、リフレッシュが延期される。ブロックアドレスが、ブロック（０）から他のブロックに変わったとき、ブロック（０）では、リフレッシュが行われる。これを詳細に説明する。時刻ｔ₃において、ブロックアドレスが、ブロック（０）からブロック（２）に変わる。ＲＦ要求信号（０）は、“Ｈ”（アクティブ）状態なので、ブロック（０）コントロール４０Ａからは、ＲＦ実施信号（０）が発生する。つまり、ＲＦ実施信号（０）が“Ｈ”（アクティブ）となる。ブロック（０）２２Ａでは、ＲＦ実施信号（０）により、前選択期間（ブロック（０）の選択期間）に他の各ブロック２２でリフレッシュされた行と同じ行がリフレッシュされる。つまり、行デコーダ２４Ａにより選択された第ｎ行のワード線に接続されたメモリセルにおいて、リフレッシュが行われる。時刻ｔ₄で、リフレッシュが終了し、ＲＦ要求信号（０）が“Ｌ”となる。これにより、ＲＦ実施信号（０）が“Ｌ”となる。
【０１０１】
以上により、オペレーションサイクルにおける、あるリフレッシュ可能期間のブロック（０）〜（３）の第ｎ行のワード線により選択されるメモリセルにおけるリフレッシュが終了する。
【０１０２】
なお、第ｎ行のワード線とは、第ｎ行のワード線の幾何学的位置が、各ブロック２２において、同じである場合を意味してもよいし、また、第ｎ行のワード線の幾何学的位置が同じでなくても、アドレス空間上で同じ行、つまり、制御部４０からみて、各ブロック２２における、第ｎ番目にあるワード線の場合を意味してもよい。
【０１０３】
次に、図１および図７を用いて、半導体装置１のスタンバイサイクルでのリフレッシュ動作を説明する。図７は、半導体装置１のスタンバイサイクルを説明するためのタイミングチャートである。チップセレクト信号／ＣＳは“Ｈ”であり、スタンバイサイクルとなっている。
【０１０４】
時刻Ｔ₀で、ＲＦタイミング信号が“Ｈ”（アクティブ）となる。ＲＦタイミング信号が“Ｈ”の状態で、最初のクロックＣＬＫの立ち上げに同期して、ＲＦ要求信号（０）〜（３）が“Ｈ”（アクティブ）となる（時刻Ｔ₁）。
【０１０５】
スタンバイサイクルでは、いずれのブロック（０）〜（３）も選択されないので、ブロックコントロール４０Ａ〜４０Ｄからは、ＲＦ実施信号（０）〜（３）が発生する。つまり、ＲＦ実施信号（０）〜（３）が“Ｈ”（アクティブ）となる。
【０１０６】
時刻Ｔ₁後、すべてのブロック２０で、リフレッシュがなされる。このリフレッシュ動作は上記と同じなので説明を省略する。時刻Ｔ₂で、リフレッシュが終了し、ＲＦ要求信号（０）〜（３）が“Ｌ”となる。これにより、ＲＦ実施信号（０）〜（３）が“Ｌ”となる。
【０１０７】
以上により、スタンバイサイクルにおける、ブロック（０）〜（３）の第ｎ行のワード線により選択されるメモリセルにおけるリフレッシュが終了する。
【０１０８】
本実施形態では、あるリフレッシュ可能期間で、各ブロック２２の第ｎ行のワード線で選択されるメモリセルにおいて、リフレッシュが行われ、次のリフレッシュ可能期間中に、各ブロック２２の第ｎ＋１行のワード線で選択されるメモリセルにおいて、リフレッシュが行われる。そして、最後の行（本実施形態では、第４０９５行）のワード線で選択されるメモリセルにおいて、リフレッシュが行われると、最初の行（第０行）のワード線で選択されるメモリセルにおいて、リフレッシュが行われる。以上の一連の動作が繰り返される。第ｎ行は、各ブロック２２の幾何学的に同じ位置にある場合でもよいし、同じ位置にない場合でもよい。
【０１０９】
図６に示すように、本実施形態では、あるブロック２２でデータの読み出しまたは書き込み中に、他のブロック２２でリフレッシュをするので、半導体装置１を効率的に動作させることができる。
【０１１０】
本実施形態では、クロック８０で発生するクロック信号にもとづき、あるブロック２２におけるデータの読み出しまたは書き込みと、残り全ての他のブロック２２におけるリフレッシュと、を同期させている。このため、他の外部装置を考慮せずに、リフレッシュを行えるので、半導体装置１と他の外部装置とを組み合わせてシステムを作る場合に便利である。なお、このシステムについては、［半導体装置の電子機器への応用例］の欄で説明する。
【０１１１】
また、本実施形態では、あるブロック２２の選択期間において、そのブロック２２への外部アクセス実施信号の発生（“Ｈ”になるとき）と、その他のブロック２２へのＲＦ実施信号の発生（“Ｈ”になるとき）と、を同期させて、かつ、リフレッシュ要求の期間（ＲＦ要求信号が“Ｈ”の期間）を、外部アクセス実施信号の発生期間より短くしている。このため、あるブロック２２の選択期間が終わって、次のブロック２２の選択期間になったとき、次のブロック２２ではリフレッシュ中ということはなく、書き込みまたは読み出し動作が遅れることはない。なお、リフレッシュ要求の期間は、例えば、２０ｎｓ〜４０ｎｓである。外部アクセス実施信号の発生期間は、例えば、５０ｎｓ〜１００ｎｓである。
【０１１２】
また、本実施形態では、ブロック（０）２２Ａ〜ブロック（３）２２Ｄの選択は、最下位のアドレス信号Ａ₀および最下位より一つ上のアドレス信号Ａ₁により行われる。アドレス信号は下位になるほど、頻繁に変わるので、外部からアクセスされるブロックは絶えず変わりやすい。よって、このようにすると、あるブロック２２において、リフレッシュが延期され続けるのを防ぐことが可能となる。よって、全てのブロック２２でのリフレッシュの確実性を高めることができる。
【０１１３】
［ＲＦカウンタコントロール］
上記のように、本実施形態において、外部からアクセスされているブロック２２ではリフレッシュが延期される。本実施形態は、全てのブロック２２でのリフレッシュを確実にするため、図１に示すように、ＲＦカウンタコントロール９０を設けている。
【０１１４】
ＲＦカウンタコントロール９０は、全てのブロック２２において、第ｎ行のワード線により選択されるメモリセルのリフレッシュ終了後、カウントアップ信号を発生する。これにより、ＲＦカウンタ１００の計数値が一つ増加し、ＲＦカウンタ１００は、それに対応するリフレッシュアドレス信号ＲＦＡ₈〜ＲＦＡ₁₉を出力する。ＲＦカウンタ１００からのこの出力により、行プリデコーダ３０Ａ〜３０Ｄは、第ｎ＋１行のワード線を駆動するための信号を供給する。ＲＦカウンタコントロール９０は、あるリフレッシュ可能期間に、各ブロック２２でリフレッシュすべき行がリフレッシュされたかを判断する手段である。
【０１１５】
図８は、ＲＦカウンタコントロール９０の回路ブロック図である。ＲＦカウンタコントロール９０は、ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅延回路９６と、インバータ９８と、を備える。
【０１１６】
ＮＯＲゲート９２には、ＲＦ要求信号（０）〜（３）が入力される。ＮＯＲゲート９２の出力信号は、ＮＡＮＤゲート９４に入力される。これには、二つの経路がある。一つは、ＮＯＲゲート９２の出力端子からＮＡＮＤゲート９４の入力端子９４ａへ直接つながる経路である。他の一つは、遅延回路９６、インバータ９８を介して、ＮＯＲゲート９２の出力端子からＮＡＮＤゲート９４の入力端子９４ｂへつながる経路である。ＮＡＮＤゲート９４からは、アクティブロウのカウントアップ信号が出力される。
【０１１７】
ＲＦカウンタコントロール９０がカウントアップ信号を出力する仕組みを、図１、図８および図９を用いて説明する。図９は、半導体装置１の、ある期間におけるオペレーションサイクルのタイミングチャートである。チップセレクト信号／ＣＳは“Ｌ”であり、オペレーションサイクルとなっている。
【０１１８】
時刻ｔ₀〜時刻ｔ₂までの半導体装置１の動作は、図６に示すタイミングチャートの時刻ｔ₀〜時刻ｔ₂までのそれの動作と同じである。つまり、ブロック（１）２２Ｂ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄにおいて、第ｎ行のワード線により選択されるメモリセルのリフレッシュが行われる。
【０１１９】
時刻ｔ₁からのブロックアドレスの選択期間終了後、次のブロックアドレスの選択期間でも、ブロック（０）２２Ａが選択され続けているので、ブロック（０）２２Ａでは、第ｎ行のワード線により選択されるメモリセルのリフレッシュが行われない（あるリフレッシュ可能期間でのリフレッシュの延期）。このため、ＲＦ要求信号（０）が“Ｈ”（アクティブ）のままである。この期間は、ＲＦ要求信号（０）が“Ｈ”なので、ＮＯＲゲート９２は“Ｌ”信号を出力する。よって、ブロック（０）２２Ａが選択され続けている期間において、ＮＡＮＤゲート９４は、“Ｈ”信号を出力するので、カウントアップ信号は発生しない。
【０１２０】
次のＲＦタイミング信号が“Ｈ”（アクティブ）となる時刻ｔ₅でも、ブロック（０）２２Ａを選択し続けているので、このＲＦタイミング信号の周期では、カウントアップ信号が発生しない。よって、次のリフレッシュ可能期間においても、各ブロック２２で、同じ行、つまり、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われる。詳しく説明すると、次のＲＦタイミング信号が“Ｈ”（アクティブ）後（時刻ｔ₅）、最初のクロックＣＬＫの立ち上げに同期して、ＲＦ要求信号（１）〜（３）が“Ｈ”（アクティブ）となる（時刻ｔ₆）。
【０１２１】
時刻ｔ₆で、ブロック（１）２２Ｂが選択されるので、外部アクセス実施信号（１）、ＲＦ実施信号（０）、（２）、（３）が、“Ｈ”（アクティブ）となる。これにより、ブロック（０）２２Ａ、ブロック（２）２２Ｃ、ブロック（３）２２Ｄにおいて、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われる。
【０１２２】
時刻ｔ₇において、ブロックアドレスが、ブロック（１）からブロック（２）に変わる。ＲＦ要求信号（１）は、“Ｈ”（アクティブ）状態なので、ＲＦ実施信号（１）が“Ｈ”（アクティブ）となる。このＲＦ実施信号（１）により、ブロック（１）２２Ｂでは、第ｎ行のワード線で選択されるメモリセルにおいて、リフレッシュが行われる。そして、所定時間経過後、リフレッシュが終了し、ＲＦ要求信号（１）が“Ｌ”となる（時刻ｔ₈）。これにより、ＲＦ実施信号（１）が“Ｌ”となる。以上により、ブロック（０）〜（３）の第ｎ行のワード線で選択されるメモリセルにおけるリフレッシュが終了する。
【０１２３】
時刻ｔ₈において、全てのＲＦ要求信号（０）〜（３）が“Ｌ”となるので、ＮＯＲゲート９２からは、信号“Ｈ”が出力される。ＮＡＮＤゲート９４の入力端子９４ａには、直ちに、“Ｈ”が入力される。入力端子９４ｂには、“Ｈ”が入力され続けているので、ＮＡＮＤゲート９４からは、“Ｌ”（アクティブロウ）のカウントアップ信号が出力される（時刻ｔ₉）。なお、ＮＯＲゲート９２から出力される“Ｈ”信号は、遅延回路９６を通り、インバータ９８で“Ｌ”信号となり、入力端子９４ｂに入力されるので、ＮＡＮＤゲート９４の出力は直ちに“Ｈ”となる。
【０１２４】
カウントアップ信号によりＲＦカウンタ１００の計数値が一つ増加し、ＲＦカウンタ１００は、それに対応するリフレッシュアドレス信号、つまり、次のリフレッシュされるべき行に対応するアドレス信号を出力する。ＲＦカウンタ１００からのこの出力により、リフレッシュ実施信号が入力された行プリデコーダ３０Ａ〜３０Ｄからは、次のリフレッシュすべき行である第ｎ＋１行のワード線で選択されるメモリセルのリフレッシュをするための信号が供給される。
【０１２５】
以上のように、本実施形態では、あるリフレッシュ可能期間に、全てのブロック２２において、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われるまで、第ｎ＋１行のワード線で選択されるメモリセルにおいて、リフレッシュが行われない。このため、全ての行のメモリセルにおいて、リフレッシュを確実にすることができる。
【０１２６】
ところで、ＲＦカウンタコントロール９０を設ける場合、リフレッシュの実力値（メモリセルがデータを保持できる時間）と、リフレッシュサイクル数（各ブロック２２のワード線の本数。本実施形態では、４０９６本）を考慮して、ＲＦタイミング信号の周期を決めなければならない。つまり、例えば、リフレッシュの実力値が２００ｍｓ、リフレッシュサイクル数が約４０００回（ワード線の本数が４０９６本だから）の条件下で、ＲＦタイミング信号の周期を５０μｓとする。
【０１２７】
５０μｓ×４０００＝２００ｍｓ
この条件では、一回でもリフレッシュが延期されると、データを保持できなくなる。このため、例えば、ＲＦタイミング信号の周期を４５μｓとする。
【０１２８】
４５μｓ×４０００＝１８０ｍｓ
（２００ｍｓ−１８０ｍｓ）÷４５μｓ≒４４４回
ＲＦタイミング信号の周期を４５μｓとすれば、４４４回までリフレッシュの延期をしても、データを保持できる。
【０１２９】
［半導体装置の電子機器への応用例］
半導体装置１は、例えば、携帯機器のような電子機器に応用することができる。図１０は、携帯電話機のシステムの一部のブロック図である。ＣＰＵには、バスラインにより、ＳＲＡＭ、ＶＳＲＡＭ、ＥＥＰＲＯＭ、キーボード、ＬＣＤドライバが接続されている。ＬＣＤドライバは、バスラインにより、液晶表示部と接続されている。図１０のＶＳＲＡＭが、半導体装置１である。ＶＳＲＡＭは、ＣＰＵと接続されたメモリシステムを構成している。
【０１３０】
図１１は、図１０に示す携帯電話機のシステムを備える携帯電話機６００の斜視図である。携帯電話機６００は、キーボード６１２、液晶表示部６１４、受話部６１６およびアンテナ部６１８を含む本体部６１０と、送話部６２２を含む蓋部６２０と、を備える。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の回路ブロック図である。
【図２】アドレスバッファおよびこれに関連する回路の回路ブロック図である。
【図３】アドレスバッファの動作を説明するためのタイミングチャートである。
【図４】ブロック（０）コントロールおよびこれに関連する回路の回路ブロック図である。
【図５】行プリデコーダおよびこれに関連する回路の回路ブロック図である。
【図６】本実施形態に係る半導体装置のオペレーションサイクルを説明するためのタイミングチャートである。
【図７】本実施形態に係る半導体装置のスタンバイサイクルを説明するためのタイミングチャートである。
【図８】ＲＦカウンタコントロールの回路ブロック図である。
【図９】本実施形態に係る半導体装置の、ある期間におけるオペレーションサイクルのタイミングチャートである。
【図１０】携帯電話機のシステムの一部のブロック図である。
【図１１】図１０に示す携帯電話機のシステムを備える携帯電話機の斜視図である。
【符号の説明】
１半導体装置
１０データ入出力バッファ
２０メモリセルアレイ
２２ブロック
２２Ａブロック（０）
２２Ｂブロック（１）
２２Ｃブロック（２）
２２Ｄブロック（３）
２４行デコーダ
２４Ａ〜２４Ｄ行デコーダ
２６列デコーダ
２６Ａ〜２６Ｄ列デコーダ
３０Ａ〜３０Ｄ行プリデコーダ
３２-１〜３２-１２選択ブロック
３４スイッチ＆ラッチ回路
３６スイッチ＆ラッチ回路
３８判定回路
４０制御部
４０Ａブロック（０）コントロール
４０Ｂブロック（１）コントロール
４０Ｃブロック（２）コントロール
４０Ｄブロック（３）コントロール
４２外部アクセス実施信号（０）発生回路
４４ＲＦ実施信号（０）発生回路
４６遅延回路
５０ＲＦ要求信号発生回路
５０ＡＲＦ要求信号（０）発生回路
５０ＢＲＦ要求信号（１）発生回路
５０ＣＲＦ要求信号（２）発生回路
５０ＤＲＦ要求信号（３）発生回路
６０アドレスバッファ
７０ＲＦタイミング信号発生回路
８０クロック
９０ＲＦカウンタコントロール
９２ＮＯＲゲート
９４ＮＡＮＤゲート
９４ａ、９４ｂ入力端子
９６遅延回路
９８インバータ
１００ＲＦカウンタ
１１０ＣＳ、ＺＺコントロール
１２０ＷＥ、ＯＥコントロール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device that stores data by accumulating electric charges in a capacitor, a refresh method thereof, a refresh method of a memory, a memory system, and an electronic apparatus.
[0002]
[Background]
One type of semiconductor memory is VSRAM (Virtually Static RAM). A VSRAM memory cell is the same as a DRAM memory cell, but a VSRAM does not need to multiplex column and row addresses. Further, the user can use the VSRAM without considering the refresh (refresh transparency).
[0003]
[Problems to be solved by the invention]
An object of the present invention is to provide a semiconductor device including a memory cell array in which memory cells that need refreshing are arranged in an array, a refreshing method thereof, a refreshing method of a memory, a memory system, and an electronic apparatus. .
[0004]
[Means for Solving the Problems]
(1) A semiconductor device refresh method according to the present invention includes:
A method of refreshing a semiconductor device having a memory cell array divided into a plurality of blocks,
Requesting refresh of at least one memory cell of each said block;
Requesting refresh of the memory cells in each block again in the next refreshable period when the memory cells are not refreshed in at least one of the blocks by external access during the refreshable period; and
Have
[0005]
The present invention has the following effects. In each block, the refresh of the memory cell requested to be refreshed may not be performed in all the blocks during the refreshable period. In this case, in the next refreshable period, in each block, a refresh request for the same memory cell that is requested for refresh in the previous refreshable period is made again. For this reason, refresh can be ensured in all the memory cells.
[0006]
Note that at least one memory cell means, for example, a memory cell in a certain row of each block. The line may be a single line or a plurality of lines. At least one block means one or a plurality of blocks. These can be arbitrarily determined in the design of the semiconductor device. In addition, in the step of requesting refresh and the step of requesting refresh again, for example, a refresh request signal is generated.
(2) The semiconductor device refresh method according to the present invention has the following modes.
[0007]
When the memory cells in all the blocks are refreshed during the refreshable period, the method includes a step of requesting refresh of at least one other memory cell of each block during the next refreshable period.
[0008]
At least one other memory cell means, for example, a memory cell in a row different from a row in each block described above, and can be arbitrarily determined in the design of the semiconductor device.
[0009]
(3) The semiconductor device refresh method according to the present invention has the following modes.
[0010]
Refresh requests continue to be made to the memory cells of the block that are not refreshed.
[0011]
According to this aspect, in a block that is being accessed externally, the memory cell of that block can be refreshed after the external access ends.
[0012]
(4) The semiconductor device refresh method according to the present invention has the following modes.
[0013]
The refreshable period is a period that starts based on the generation of a refresh request and ends based on the generation of the next refresh request.
[0014]
This is an example of a refreshable period. The refreshable period can be arbitrarily set within a period in which the memory cell can hold data.
[0015]
(5) The semiconductor device refresh method according to the present invention has the following modes.
[0016]
Refresh is performed on the memory cells in all the remaining blocks other than the externally accessed block.
[0017]
According to this aspect, the semiconductor device can be operated efficiently.
[0018]
(6) The semiconductor device refresh method according to the present invention has the following modes.
[0019]
Based on a clock signal generated inside the semiconductor device, external access of at least one of the blocks is synchronized with refresh execution of the memory cells in all the remaining blocks other than the externally accessed block.
[0020]
According to this aspect, refresh can be performed without considering other external devices (for example, CPU), which is convenient when a system is formed by combining the semiconductor device according to the present invention and other external devices.
[0021]
(7) The semiconductor device refresh method according to the present invention has the following modes.
[0022]
During the external access execution period in at least one of the blocks, refresh of the memory cells in all the remaining blocks other than the block to be externally accessed is performed.
[0023]
According to this aspect, when external access is attempted in a certain block, the block is not being refreshed, and external access is not delayed. The external access execution period includes, for example, an external access execution signal generation period.
[0024]
(8) The semiconductor device refresh method according to the present invention has the following modes.
[0025]
After the external access in at least one of the blocks is completed, the memory cell in the block that has been externally accessed is refreshed.
[0026]
According to this aspect, refresh can be performed in all blocks.
[0027]
(9) The semiconductor device refresh method according to the present invention has the following modes.
[0028]
The semiconductor device includes a VSRAM (Virtually Static RAM).
[0029]
(10) A memory refresh method according to the present invention includes:
A method for refreshing a memory having a memory cell array divided into a plurality of blocks, comprising:
Generating a refresh request signal for refreshing memory cells in a row to be refreshed in each block during a refreshable period;
When there is one block that is not refreshed due to an external access during the refreshable period, a refresh request signal for refreshing the memory cells in the row to be refreshed during the next refreshable period When the memory cells in the row to be refreshed are refreshed in all the blocks during the certain refreshable period, the memory in the next row to be refreshed in each block during the next refreshable period Generating a refresh request signal for refreshing the cell;
Have
[0030]
The refresh method of the present invention has the following effects. If there is one block that is not refreshed due to external access such as data reading or writing during the refreshable period for refreshing the memory cells in a certain row of each block, the following A refresh request signal for refreshing a memory cell in a row to be refreshed is generated again even during the refreshable period. If the memory cells in the row to be refreshed are refreshed in all the blocks, the next row to be refreshed is refreshed during the next refreshable period. Therefore, it is possible to reliably perform refresh in all the memory cells. Here, the refreshable period is a period that starts on the basis of the rise or fall of the refresh timing signal and ends on the basis of the rise or fall of the next refresh timing signal.
[0031]
(11) The memory refresh method according to the present invention has the following modes.
[0032]
The refreshable period is
This is a period that starts on the basis of the rising edge of the RF timing signal and ends on the basis of the rising edge of the next RF timing signal.
[0033]
(12) The memory refresh method according to the present invention has the following modes.
[0034]
The row to be refreshed is the nth row of each block, and the next row to be refreshed is the (n + 1) th row of each block.
[0035]
(13) The memory refresh method according to the present invention has the following modes.
[0036]
The n and n + 1 rows are rows that are geometrically located at the same position in each block, or rows in the address space of each block. In the case of a row on the address space of each block, the row is not necessarily a row at the same geometric position in each block.
[0037]
(14) The memory refresh method according to the present invention has the following modes.
[0038]
The row to be refreshed is the same number of rows in each block.
[0039]
(15) A semiconductor device according to the present invention includes a memory refreshed by the refresh method.
[0040]
(16) A memory system according to the present invention includes a memory refreshed by the refresh method.
[0041]
(17) A semiconductor device according to the present invention includes:
A memory cell array that is divided into a plurality of blocks and in which a plurality of memory cells are arranged in each of the blocks;
First means for determining at least one memory cell to be refreshed in each said block;
A second means for determining that refresh has not been performed on the memory cells in at least one of the blocks by external access during a refreshable period;
A third means for re-determining refresh of the memory cells in all the blocks in the next refreshable period based on the determination of the second means;
Have
[0042]
The present invention has the same effect as described in (1). The first means includes, for example, a refresh counter. As the second means, for example, there is a refresh counter control. The third means includes, for example, a refresh counter.
[0043]
(18) The semiconductor device according to the present invention has the following modes.
[0044]
A fourth means for determining at least one other memory cell to be refreshed in each of the blocks due to the refresh of the memory cells in all the blocks during the refreshable period.
[0045]
The fourth means includes, for example, a refresh counter.
[0046]
(19) The semiconductor device according to the present invention has the following modes.
[0047]
A fifth means for generating a signal for requesting refresh for each block;
The second means determines that refresh has not been performed on the memory cells in at least one of the blocks based on the refresh request signal.
[0048]
The fifth means includes, for example, a refresh request signal generation circuit provided for each block.
[0049]
(20) The semiconductor device according to the present invention has the following modes.
[0050]
There is provided a sixth means for instructing refresh in the memory cells of all the remaining blocks other than the externally accessed block.
[0051]
According to this aspect, the semiconductor device can be operated efficiently. The sixth means includes, for example, a control unit.
[0052]
(21) The semiconductor device according to the present invention has the following modes.
[0053]
The sixth means includes
Including a plurality of block controls provided for each block;
Each of the block controls includes a seventh means for generating an external access execution signal when external access is made in the block corresponding to the block control, and refreshing the memory cells in the block corresponding to the block control. The eighth means for generating a refresh execution signal,
Have
[0054]
The seventh means includes, for example, an external access execution signal generation circuit, and the eighth means includes, for example, a refresh execution signal generation circuit.
[0055]
(22) The semiconductor device according to the present invention has the following modes.
[0056]
Ninth means is provided corresponding to each of the blocks, and determines whether to execute external access or refresh in each block based on an external access execution signal or refresh execution signal.
[0057]
The ninth means includes, for example, a predecoder.
[0058]
(23) The semiconductor device according to the present invention has the following modes.
[0059]
The semiconductor device includes a VSRAM (Virtually Static RAM).
[0060]
(24) An electronic apparatus according to the present invention includes the semiconductor device.
[0061]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the drawings. In this embodiment, the present invention is applied to a VSRAM.
[0062]
[Configuration of semiconductor device]
First, the configuration of the present embodiment will be described. FIG. 1 is a circuit block diagram of a semiconductor device 1 according to the present embodiment. The semiconductor device 1 includes a data input / output buffer 10, a memory cell array 20, and an address buffer 60.
[0063]
The data input / output buffer 10 has 16-bit data (I / O ₀ ~ I / O ₁₅ ) Is input and output.
[0064]
In the memory cell array 20, a plurality of memory cells are arranged in an array. The memory cell includes an access transistor that is an n-type MOS transistor and a capacitor that stores data. The memory cell array 20 is divided into four blocks 22, that is, a block (0) 22A, a block (1) 22B, a block (2) 22C, and a block (3) 22D. In the present invention, the memory cell array 20 may be divided into two or more blocks. The number of blocks may be an odd number or an even number.
[0065]
Each block 22 includes, for each row of memory cells, a plurality of word lines for selecting each memory cell, a plurality of bit line pairs crossing these word lines, these word lines and these bits. And the memory cell provided corresponding to the intersection with the line pair. If the memory cell array 20 is 16 Mbits, for example, each block 22 is 4 Mbits, for example.
[0066]
Each block 22 includes a row decoder 24 and a column decoder 26, respectively. The word line is selected by the row decoder 24. The bit line pair is selected by the column decoder 26.
[0067]
The address buffer 60 has an address signal A which is an external access signal. ₀ ~ A ₁₉ Is entered. Address signal A ₀ , A ₁ Is a block address signal. Address signal A ₀ , A ₁ Thus, the block 22 to be read or written is selected. That is, the address signal (A ₀ , A ₁ ) Is (“L”, “L”), the block (0) 22A is selected and the address signal (A ₀ , A ₁ ) Is (“H”, “L”), the block (1) 22B is selected and the address signal (A ₀ , A ₁ ) Is (“L”, “H”), the block (2) 22C is selected and the address signal (A ₀ , A ₁ ) Is (“H”, “H”), the block (3) 22D is selected. Address signal A ₀ Is the lowest address signal, and address signal A ₁ Is an address signal one level above the lowest order.
[0068]
Address signal A ₂ ~ A ₇ Is a column address signal. Address signal A ₂ ~ A ₇ Thus, the column address of each block 22 is selected. Address signal A ₈ ~ A ₁₉ Is a row address signal. Address signal A ₈ ~ A ₁₉ Thus, the row address of each block 22 is selected. The address signal A in the order of the block address signal, column address signal, and row address signal. ₀ ~ A ₁₉ However, the order may be different. The address buffer 60 will be described in detail later.
[0069]
The semiconductor device 1 further includes four RF (refresh) request signal generation circuits 50, an RF (refresh) timing signal generation circuit 70, and a clock (CLK) 80. The RF timing signal generation circuit 70 includes a ring oscillation circuit and generates an RF timing signal. The RF timing signal is for periodically generating an RF request signal. The RF request signal generation timing is achieved by the RF timing signal.
[0070]
The number of RF request signal generation circuits 50 is equal to the number of blocks 22. The RF request signal generation circuit 50 receives the RF timing signal from the RF timing signal generation circuit 70 and the clock (CLK) signal from the clock 80. An RF (refresh) request signal is output from the RF request signal generation circuit 50. That is, an RF request signal (0) is output from the RF request signal (0) generation circuit 50A, and an RF request signal (1) is output from the RF request signal (1) generation circuit 50B. 2) The RF request signal (2) is output from the generation circuit 50C, and the RF request signal (3) is output from the RF request signal (3) generation circuit 50D.
[0071]
The semiconductor device 1 further includes a control unit 40. The control unit 40 has the same number of block controls as the number of the blocks 22, in this case, four, that is, the block control 40, that is, the block (0) control 40A, the block (1) control 40B, and the block (2) control 40C. And (3) a control 40D. Each block control has a block address signal A ₀ , A ₁ Is entered. The RF request signal (0) is input to the block (0) control 40A, the RF request signal (1) is input to the block (1) control 40B, and the RF request signal (1) is input to the block (2) control 40C. The request signal (2) is input, and the RF request signal (3) is input to the block (3) control 40D.
[0072]
From each of the block controls 40A to 40D, either the external access execution signal or the RF (refresh) execution signal is output by the selected block 22. The block (0) control 40A outputs the external access execution signal (0) or the RF execution signal (0), and the block (1) control 40B outputs the external access execution signal (1) or the RF execution signal (1). The block (2) control 40C outputs the external access execution signal (2) or the RF execution signal (2), and the block (3) control 40D outputs the external access execution signal (3) or the RF execution signal. Signal (3) is output. That is, an external access execution signal is output from the block control corresponding to the selected one block 22, and an RF execution signal is output from the block control corresponding to the other blocks 22.
[0073]
For example, when the RF request signals (0) to (3) are generated, the block address signal (A ₀ , A ₁ ) Is (“L”, “L”), the block (0) control 40A outputs the external access execution signal (0) so that the block (0) 22A is selected, and other blocks RF execution signals (1) to (3) are output from the controls 40B to 40D, respectively. As a result, data is read or written in the block (0) 22A, and in each of the block (1) 22B, the block (2) 22C, and the block (3) 22D, depending on the word line of the corresponding row to be refreshed. The selected memory cell is refreshed. The block controls 40A to 40D will be described in detail later.
[0074]
Semiconductor device 1 further includes row predecoders 30 </ b> A to 30 </ b> D and an RF (refresh) counter 100. Row predecoders 30A to 30D supply signals for driving the word lines. The row predecoders 30A to 30D receive a refresh address signal RFA from the RF counter 100. ₈ ~ RFA ₁₉ And row address signal A ₈ ~ A ₁₉ Is entered. The row predecoder 30A receives an output signal (external access execution signal (0) or RF execution signal (0)) from the block (0) control 40A, and the row predecoder 30B receives the block (1). The output signal from the control 40B is input, the output signal from the block (2) control 40C is input to the row predecoder 30C, and the output signal from the block (3) control 40D is input to the row predecoder 30D. Is done. The row predecoders 30A to 30D will be described in detail later.
[0075]
An output signal from the row predecoder 30A is input to the row decoder 24A, an output signal from the row predecoder 30B is input to the row decoder 24B, and an output signal from the row predecoder 30C is input to the row decoder 24C. The output signal from the row predecoder 30D is input to the row decoder 24D.
[0076]
The semiconductor device 1 further includes an RF (refresh) counter control 90. RF request signals (0) to (3) from the RF request signal generation circuit 50 are input to the RF counter control 90. The RF counter control 90 outputs a count up signal. The count-up signal is input to the RF counter 100. The RF counter control 90 will be described in detail later.
[0077]
The semiconductor device 1 further includes a CS / ZZ control 110. Before describing the CS and ZZ control 110, the operation cycle and the standby cycle will be described. The semiconductor device 1 has an operation cycle and a standby cycle. In the operation cycle, data can be read or written. During the standby cycle, data cannot be read or written. Note that refresh is also performed in the standby cycle.
[0078]
Chip select signal / CS and snooze signal ZZ are input to CS and ZZ control 110 from the outside. When the chip select signal / CS is "L", an operation cycle is entered. On the other hand, when the chip select signal / CS is "H", a standby cycle is entered. In the standby cycle, when the snooze signal ZZ is “L”, the power is down. As a result, the current consumption of the semiconductor device 1 is minimized. On the other hand, in the standby cycle, when the snooze signal ZZ is “H”, the operation is on standby.
[0079]
The semiconductor device 1 further includes a WE / OE control 120. A write enable signal / WE and an output enable signal / OE are input to the WE and OE control 120.
[0080]
[Address buffer]
Next, the address buffer 60 will be described in detail with reference to FIGS. FIG. 2 is a circuit block diagram of the address buffer 60 and circuits related thereto. FIG. 3 is a timing chart for explaining the operation of the address buffer 60. The address buffer 60 includes a pulse generation circuit and an address signal A. ₀ ~ A ₁₉ , That is, 20 latch circuits are provided.
[0081]
The pulse generation circuit detects the rise of the clock signal from the clock 80 and generates a pulse. Address signal A ₀ ~ A ₁₉ Are input to the respective latch circuits and output in synchronism with the pulse, that is, the block address signal A ₀ , A ₁ , Column address signal A ₂ ~ A ₇ , Row address signal A ₈ ~ A ₁₉ Is output.
[0082]
[Block control]
Next, block control of the control unit 40 will be described in detail using the block (0) control 40A as an example. FIG. 4 is a circuit block diagram of the block (0) control 40A and related circuits. First, the configuration of the block (0) control 40A will be described. The block (0) control 40A includes an external access execution signal (0) generation circuit 42, an RF execution signal (0) generation circuit 44, and a delay circuit 46.
[0083]
The external access execution signal (0) generation circuit 42 receives the clock signal from the clock 80 and the block address signal A. ₀ , A ₁ And an external access execution signal (0) is output. When the block (0) 22A is selected, the external access execution signal (0) becomes an output signal of the block (0) control 40A.
[0084]
The RF execution signal (0) generation circuit 44 receives a clock signal from the clock 80 and a block address signal A. ₀ , A ₁ The RF request signal (0) and the RF execution signal (0) are output. When the block (0) 22A is not selected, the RF execution signal (0) becomes an output signal of the block (0) control 40A. Block address signal (A ₀ , A ₁ ) To control the generation of the RF execution signal (0). Specifically, the block address signal (A ₀ , A ₁ ) Is other than (“L”, “L”), that is, when the block (0) 22A is not selected, the RF execution signal (0) generation circuit 44 outputs the RF execution signal (0). On the other hand, the block address signal (A ₀ , A ₁ ) Is (“L”, “L”), that is, when the signal is for selecting the block (0) 22A, the RF execution signal (0) generation circuit 44 does not output the RF execution signal (0).
[0085]
The RF execution signal (0) is also input to the delay circuit 46. The output signal of the delay circuit 46 is input to the clear (CLR) of the RF request signal (0) generation circuit 50A.
[0086]
Next, the operation of the block (0) control 40A will be described. The block address signal (A) of (“L”, “L”) is sent to the block (0) control 40A. ₀ , A ₁ ) And RF request signal (0) are input. In synchronization with the clock signal from the clock 80, the external access execution signal (0) generation circuit 42 outputs the external access execution signal (0). The RF request signal (0) is input to the RF execution signal (0) generation circuit 44, but the block address signal (A ₀ , A ₁ ) (“L”, “L”) becomes a mask, and the RF execution signal (0) generation circuit 44 does not generate the RF execution signal (0). Therefore, the block (0) control 40A outputs the external access execution signal (0).
[0087]
On the other hand, the block address signal (A ₀ , A ₁ ) Is other than (“L”, “L”), the RF request signal (0) is input to the RF execution signal (0) generation circuit 44, so that it is synchronized with the clock signal from the clock 80. The RF execution signal (0) generation circuit 44 outputs the RF execution signal (0), and the external access execution signal (0) generation circuit 42 does not output the external access execution signal (0). Therefore, the block (0) control 40A outputs the RF execution signal (0). The RF execution signal (0) is also input to the delay circuit 46. The delay circuit 46 outputs a reset signal after a time required for refresh (for example, 20 ns to 40 ns). The RF request signal (0) is stopped by this reset signal.
[0088]
The other block controls 40B to 40D have the same configuration as the block (0) control 40A and operate in the same manner.
[0089]
[Row predecoder]
Next, the row predecoders 30A to 30D will be described in detail using the row predecoder 30A as an example. FIG. 5 is a circuit block diagram of the row predecoder 30A and circuits related thereto. The row predecoder 30A receives the row address signal A ₈ ~ A ₁₉ , That is, 12 selection blocks 32-1 to 32-12 are provided. Each of the selection blocks 32-1 to 32-12 selects a row address signal (that is, an external address signal) or a refresh address signal.
[0090]
Each of the selection blocks 32-1 to 32-12 includes switch & latch circuits 34 and 36 and a determination circuit 38. The switch & latch circuit 34 receives a row address signal (row address signal A in the selection block 32-1). ₈ ) Is entered. The switch & latch circuit 36 receives a refresh address signal from the RF counter 100 (refresh address signal RFA in the selection block 32-1). ₈ ) Is entered.
[0091]
The determination circuit 38 receives a signal from the block (0) control 40A (FIG. 1), that is, either the external access execution signal (0) or the RF execution signal (0). When the determination circuit 38 determines that the external access execution signal (0) is input to the determination circuit 38, the determination circuit 38 outputs a row address latch signal. Since the row address latch signal is input to the switch & latch circuit 34, the row address signal is latched and output to the switch & latch circuit 34. As a result, the row predecoder 30A causes the row address signal A ₈ ~ A ₁₉ Is output. This is a signal for driving the word line of the row including the memory cell of the address accessed externally.
[0092]
On the other hand, when the determination circuit 38 determines that the RF execution signal (0) is input to the determination circuit 38, the determination circuit 38 outputs an RF address latch signal. Since the RF address latch signal is input to the switch & latch circuit 36, the refresh address signal is latched and output to the switch & latch circuit 36. As a result, the row predecoder 30A causes the refresh address signal RFA. ₈ ~ RFA ₁₉ Is output. This is a signal for driving the word line of the row to be refreshed.
[0093]
The row predecoders 30B to 30D have the same configuration as the row predecoder 30A and perform the same operation.
[0094]
[Refresh operation of semiconductor device]
Since reading and writing of data in the semiconductor device 1 are the same as in a normal static random access memory (SRAM), description thereof is omitted. The refresh operation of the semiconductor device 1 will be described separately for an operation cycle and a standby cycle.
[0095]
A refresh operation in the operation cycle of the semiconductor device 1 will be described with reference to FIGS. FIG. 6 is a timing chart for explaining the operation cycle of the semiconductor device 1. A clock signal is output from the clock 80. The frequency of the clock signal is, for example, 10 MHz to 20 MHz, and the period is, for example, 50 ns to 100 ns. The chip select signal / CS is “L”, which is the operation cycle. The block address starts to be selected in synchronization with the rise of the clock signal (that is, the generation of the pulse described with reference to FIG. 3). In this embodiment, selection of a certain block 22 is completed in one cycle of the clock signal (selection period of the block 22), and a different block 22 or the same block 22 is selected in the next cycle (selection period of the block 22). Has been. A clock signal from the clock 80 is input to the address buffer 60. As described above, the block address signal A is sent from the address buffer 60 so that the block 22 is selected. ₀ , A ₁ Is output.
[0096]
Now, time t ₀ Thus, the RF timing signal becomes “H” (active). In the state where the RF timing signal is “H”, the RF request signals (0) to (3) become “H” (active) in synchronization with the rise of the first clock signal (time t). ₁ ). The selection of the block address is started in synchronization with the rise of this clock signal. Here, the refreshable period is, for example, a period that starts based on the generation of the RF timing signal and ends based on the generation of the next RF timing signal. In the present embodiment, the refreshable period is the first clock signal after the RF request signal is activated by the rise of the first clock signal after the RF timing signal becomes active and the next RF timing signal becomes active. This is a period until the RF request signal is generated due to the start-up.
[0097]
Time t ₁ Then, the block (0) is selected. As a result, the external access execution signal (0) is generated from the block (0) control 40A. That is, the external access execution signal (0) becomes “H” (active). On the other hand, RF execution signals (1) to (3) are generated from the remaining block control 40. That is, the RF execution signals (1) to (3) become “H” (active).
[0098]
Time t ₁ Thereafter, in the block (0), a write or read operation is performed in the selected memory cell by the external access execution signal (0). That is, the write or read operation is performed in the memory cell selected by the row decoder 24A and the column decoder 26A.
[0099]
On the other hand, the remaining blocks are refreshed. This will be described using the block (1) as an example. In the block (1), in response to the RF execution signal (1), the row predecoder 30B outputs a signal for selecting the row to be refreshed, and the nth row which is the row to be refreshed selected by the row decoder 24B. Refresh is performed in the memory cell connected to the word line. Time t ₂ Thus, the refresh is completed and the RF request signal (1) becomes “L”. As a result, the RF execution signal (1) becomes “L”.
[0100]
While the block address is in the block (0), the refresh is postponed in the block (0) 22A. When the block address changes from the block (0) to another block, the block (0) is refreshed. This will be described in detail. Time t _Three The block address changes from block (0) to block (2). Since the RF request signal (0) is in the “H” (active) state, the RF execution signal (0) is generated from the block (0) control 40A. That is, the RF execution signal (0) becomes “H” (active). In the block (0) 22A, the same row as the row refreshed in each of the other blocks 22 in the previous selection period (the selection period of the block (0)) is refreshed by the RF execution signal (0). That is, refresh is performed in the memory cells connected to the word line of the nth row selected by the row decoder 24A. Time t _Four Thus, the refresh is completed and the RF request signal (0) becomes “L”. As a result, the RF execution signal (0) becomes “L”.
[0101]
Thus, the refresh in the memory cell selected by the word line in the nth row of the blocks (0) to (3) in a certain refreshable period in the operation cycle is completed.
[0102]
The word line in the n-th row may mean that the geometric position of the word line in the n-th row is the same in each block 22, or the word line in the n-th row Even if the geometric positions are not the same, it may mean the case of the nth word line in each block 22 as viewed from the same row in the address space, that is, from the control unit 40.
[0103]
Next, the refresh operation in the standby cycle of the semiconductor device 1 will be described with reference to FIGS. FIG. 7 is a timing chart for explaining a standby cycle of the semiconductor device 1. The chip select signal / CS is “H” and is in a standby cycle.
[0104]
Time T ₀ Thus, the RF timing signal becomes “H” (active). In the state where the RF timing signal is “H”, the RF request signals (0) to (3) become “H” (active) in synchronization with the rise of the first clock CLK (time T ₁ ).
[0105]
Since none of the blocks (0) to (3) is selected in the standby cycle, the RF control signals (0) to (3) are generated from the block controls 40A to 40D. That is, the RF execution signals (0) to (3) become “H” (active).
[0106]
Time T ₁ Thereafter, refresh is performed in all the blocks 20. Since this refresh operation is the same as described above, description thereof is omitted. Time T ₂ Thus, the refresh is completed, and the RF request signals (0) to (3) become “L”. As a result, the RF execution signals (0) to (3) become “L”.
[0107]
Thus, refresh in the memory cell selected by the word line in the nth row of blocks (0) to (3) in the standby cycle is completed.
[0108]
In the present embodiment, refresh is performed in a memory cell selected by the word line in the nth row of each block 22 in a certain refreshable period, and in the next refreshable period, in the n + 1th row in each block 22. Refresh is performed in the memory cell selected by the word line. In the memory cell selected by the word line of the last row (in this embodiment, the 4095th row), when refreshing is performed, in the memory cell selected by the word line of the first row (0th row) A refresh is performed. The above series of operations is repeated. The nth row may be at the same geometric position of each block 22 or may not be at the same position.
[0109]
As shown in FIG. 6, in this embodiment, refreshing is performed in another block 22 while data is being read or written in a certain block 22, so that the semiconductor device 1 can be operated efficiently.
[0110]
In the present embodiment, based on the clock signal generated by the clock 80, the reading or writing of data in a certain block 22 and the refreshing in all other remaining blocks 22 are synchronized. Therefore, refresh can be performed without considering other external devices, which is convenient when a system is formed by combining the semiconductor device 1 and other external devices. This system will be described in the column “Example of application of semiconductor device to electronic equipment”.
[0111]
In the present embodiment, in the selection period of a certain block 22, the generation of an external access execution signal to that block 22 (when it becomes “H”) and the generation of an RF execution signal to other blocks 22 (“H”) And the refresh request period (the period when the RF request signal is “H”) is made shorter than the generation period of the external access execution signal. For this reason, when the selection period of a certain block 22 ends and the selection period of the next block 22 comes, the next block 22 is not being refreshed and the writing or reading operation is not delayed. The refresh request period is, for example, 20 ns to 40 ns. The generation period of the external access execution signal is, for example, 50 ns to 100 ns.
[0112]
In this embodiment, the selection of the block (0) 22A to the block (3) 22D is performed by selecting the lowest address signal A. ₀ And an address signal A that is one higher than the lowest. ₁ Is done. The lower the address signal is, the more frequently it changes, so the block accessed from the outside is constantly changing. Therefore, in this way, it is possible to prevent the refresh from being postponed in a certain block 22. Therefore, the reliability of refresh in all the blocks 22 can be increased.
[0113]
[RF counter control]
As described above, in this embodiment, the refresh is postponed in the block 22 accessed from the outside. In the present embodiment, an RF counter control 90 is provided as shown in FIG. 1 in order to ensure refresh in all the blocks 22.
[0114]
The RF counter control 90 generates a count-up signal in all the blocks 22 after the refresh of the memory cells selected by the word line in the nth row is completed. As a result, the count value of the RF counter 100 is incremented by one, and the RF counter 100 receives the corresponding refresh address signal RFA. ₈ ~ RFA ₁₉ Is output. With this output from the RF counter 100, the row predecoders 30A to 30D supply signals for driving the word lines of the (n + 1) th row. The RF counter control 90 is means for determining whether a row to be refreshed in each block 22 has been refreshed within a certain refreshable period.
[0115]
FIG. 8 is a circuit block diagram of the RF counter control 90. The RF counter control 90 includes a NOR gate 92, a NAND gate 94, a delay circuit 96, and an inverter 98.
[0116]
The RF request signals (0) to (3) are input to the NOR gate 92. The output signal of the NOR gate 92 is input to the NAND gate 94. There are two paths to this. One is a path directly connected from the output terminal of the NOR gate 92 to the input terminal 94 a of the NAND gate 94. The other is a path connected from the output terminal of the NOR gate 92 to the input terminal 94 b of the NAND gate 94 via the delay circuit 96 and the inverter 98. The NAND gate 94 outputs an active low count-up signal.
[0117]
A mechanism in which the RF counter control 90 outputs a count-up signal will be described with reference to FIGS. 1, 8, and 9. FIG. FIG. 9 is a timing chart of the operation cycle of the semiconductor device 1 in a certain period. The chip select signal / CS is “L”, which is the operation cycle.
[0118]
Time t ₀ ~ Time t ₂ The operation of the semiconductor device 1 up to the time t in the timing chart shown in FIG. ₀ ~ Time t ₂ It is the same as the operation until it. That is, in the block (1) 22B, the block (2) 22C, and the block (3) 22D, the memory cells selected by the word line in the nth row are refreshed.
[0119]
Time t ₁ Since the block (0) 22A continues to be selected in the next block address selection period after the end of the block address selection period, the memory selected by the word line of the nth row in the block (0) 22A The cell is not refreshed (the refresh is delayed for a certain refreshable period). Therefore, the RF request signal (0) remains “H” (active). During this period, since the RF request signal (0) is “H”, the NOR gate 92 outputs an “L” signal. Therefore, in the period in which the block (0) 22A continues to be selected, the NAND gate 94 outputs the “H” signal, so that the count-up signal is not generated.
[0120]
Time t when the next RF timing signal becomes “H” (active) _Five However, since the block (0) 22A is continuously selected, the count-up signal is not generated in the period of the RF timing signal. Therefore, in the next refreshable period, the memory cells selected by the word line in the same row, that is, the nth row are refreshed in each block 22. More specifically, after the next RF timing signal is “H” (active) (time t _Five ) In synchronization with the first rise of the clock CLK, the RF request signals (1) to (3) become “H” (active) (time t ₆ ).
[0121]
Time t ₆ Thus, since the block (1) 22B is selected, the external access execution signal (1), the RF execution signals (0), (2), and (3) become “H” (active). As a result, in the block (0) 22A, the block (2) 22C, and the block (3) 22D, the memory cells selected by the word line in the nth row are refreshed.
[0122]
Time t ₇ The block address is changed from the block (1) to the block (2). Since the RF request signal (1) is in the “H” (active) state, the RF execution signal (1) becomes “H” (active). With this RF execution signal (1), in the block (1) 22B, refresh is performed in the memory cell selected by the word line in the nth row. After a predetermined time elapses, the refresh is completed and the RF request signal (1) becomes “L” (time t ₈ ). As a result, the RF execution signal (1) becomes “L”. As described above, refresh in the memory cell selected by the word line in the nth row in the blocks (0) to (3) is completed.
[0123]
Time t ₈ Since all the RF request signals (0) to (3) are “L”, the NOR gate 92 outputs the signal “H”. “H” is immediately input to the input terminal 94 a of the NAND gate 94. Since "H" continues to be input to the input terminal 94b, a count up signal of "L" (active low) is output from the NAND gate 94 (time t ₉ ). Since the “H” signal output from the NOR gate 92 passes through the delay circuit 96 and becomes an “L” signal at the inverter 98 and is input to the input terminal 94b, the output of the NAND gate 94 immediately becomes “H”. Become.
[0124]
The count value of the RF counter 100 is incremented by one by the count-up signal, and the RF counter 100 outputs a corresponding refresh address signal, that is, an address signal corresponding to the next row to be refreshed. In response to this output from the RF counter 100, the row predecoders 30A to 30D to which the refresh execution signal is inputted refresh the memory cells selected by the word line of the (n + 1) th row as the next row to be refreshed. Are supplied.
[0125]
As described above, in this embodiment, in a certain refreshable period, the memory cells selected by the n-th word line are refreshed in all the blocks 22 until the memory cells selected by the n + 1-th word line are selected. No refresh is performed in the memory cell. Therefore, refresh can be ensured in the memory cells of all rows.
[0126]
By the way, when the RF counter control 90 is provided, the refresh capability value (the time during which the memory cell can hold data) and the number of refresh cycles (the number of word lines in each block 22; 4096 in this embodiment) are taken into consideration. Thus, the period of the RF timing signal must be determined. That is, for example, under the condition that the refresh capability value is 200 ms and the refresh cycle number is about 4000 times (the number of word lines is 4096), the period of the RF timing signal is set to 50 μs.
[0127]
50 μs × 4000 = 200 ms
Under this condition, data cannot be retained once refresh is postponed. For this reason, for example, the period of the RF timing signal is set to 45 μs.
[0128]
45 μs × 4000 = 180 ms
(200ms-180ms) ÷ 45μs ≒ 444 times
If the period of the RF timing signal is 45 μs, data can be held even if the refresh is postponed up to 444 times.
[0129]
[Application examples of semiconductor devices to electronic devices]
The semiconductor device 1 can be applied to an electronic device such as a portable device. FIG. 10 is a block diagram of a part of a mobile phone system. An SRAM, VSRAM, EEPROM, keyboard, and LCD driver are connected to the CPU by a bus line. The LCD driver is connected to the liquid crystal display unit by a bus line. The VSRAM in FIG. 10 is the semiconductor device 1. The VSRAM constitutes a memory system connected to the CPU.
[0130]
FIG. 11 is a perspective view of a mobile phone 600 including the mobile phone system shown in FIG. A cellular phone 600 includes a main body 610 including a keyboard 612, a liquid crystal display unit 614, a receiver 616 and an antenna 618, and a lid 620 including a transmitter 622.
[Brief description of the drawings]
FIG. 1 is a circuit block diagram of a semiconductor device according to an embodiment.
FIG. 2 is a circuit block diagram of an address buffer and related circuits.
FIG. 3 is a timing chart for explaining the operation of the address buffer;
FIG. 4 is a circuit block diagram of a block (0) control and related circuits.
FIG. 5 is a circuit block diagram of a row predecoder and related circuits.
FIG. 6 is a timing chart for explaining an operation cycle of the semiconductor device according to the embodiment.
FIG. 7 is a timing chart for explaining a standby cycle of the semiconductor device according to the embodiment.
FIG. 8 is a circuit block diagram of RF counter control.
FIG. 9 is a timing chart of an operation cycle in a certain period of the semiconductor device according to the embodiment.
FIG. 10 is a block diagram of a part of a mobile phone system;
FIG. 11 is a perspective view of a mobile phone including the mobile phone system shown in FIG.
[Explanation of symbols]
1 Semiconductor device
10 Data input / output buffer
20 Memory cell array
22 blocks
22A block (0)
22B block (1)
22C block (2)
22D block (3)
24 line decoder
24A-24D row decoder
26 column decoder
26A-26D column decoder
30A-30D row predecoder
32-1 to 32-12 selection block
34 Switch and latch circuit
36 Switch & latch circuit
38 Judgment circuit
40 Control unit
40A block (0) control
40B block (1) control
40C block (2) control
40D block (3) control
42 External access execution signal (0) generation circuit
44 RF execution signal (0) generation circuit
46 Delay circuit
50 RF request signal generation circuit
50A RF request signal (0) generation circuit
50B RF request signal (1) generation circuit
50C RF request signal (2) generation circuit
50D RF request signal (3) generation circuit
60 address buffer
70 RF timing signal generation circuit
80 clock
90 RF counter control
92 NOR gate
94 NAND gate
94a, 94b input terminals
96 delay circuit
98 inverter
100 RF counter
110 CS, ZZ control
120 WE, OE control

Claims

A method of refreshing a semiconductor device having a memory cell array divided into a plurality of blocks,
At least one memory of each block from the beginning of the refreshable period for each block for a plurality of block controls provided corresponding to each block and generating an external access execution signal or a refresh execution signal Requesting cell refresh; and
When the refresh of the memory cell is postponed in at least one block by external access during the refreshable period, the block control corresponding to the block for which the refresh is postponed includes the block control from the beginning of the refreshable period. Continuing the refresh request until the next refreshable period;
Changing the refresh address to the address of at least one other memory cell in each block if the memory cells in all the blocks have been refreshed during the refreshable period,
The refreshable period is a period of approximately the same length as one period of the RF timing signal that starts based on the rising edge of the RF timing signal and ends based on the rising edge of the next RF timing signal.
The method of refreshing a semiconductor device, wherein the period of the RF timing signal is equal to or less than the time obtained by dividing the time that the memory cell can hold data by the number of word lines in each block plus the number of postponed refreshes.

In claim 1,
A refresh method for a semiconductor device, wherein refresh is performed on the memory cells in all the remaining blocks other than the block accessed externally.

In claim 1 or 2,
Based on a clock signal generated inside the semiconductor device, external access execution of at least one block is synchronized with refresh execution of the memory cells in all remaining blocks other than the externally accessed block. Semiconductor device refresh method.

In any one of Claims 1-3,
A refresh method for a semiconductor device, wherein refresh of the memory cells in all the remaining blocks other than the externally accessed block is performed during an external access execution period in at least one of the blocks.

In any one of Claims 1-4,
A refresh method for a semiconductor device, wherein after the external access in at least one block is completed, the memory cell in the block that has been externally accessed is refreshed.

In any one of Claims 1-5,
The semiconductor device is a refresh method of a semiconductor device, including a VSRAM (Virtually Static RAM).

A method for refreshing a memory having a memory cell array divided into a plurality of blocks, comprising:
A row to be refreshed for each block from the beginning of a certain refreshable period for each of the plurality of block controls provided corresponding to each block and generating an external access execution signal or a refresh execution signal. Generating a refresh request signal for refreshing the memory cells;
When there is one block for which refresh is postponed due to an external access during the refreshable period, the block control corresponding to the block for which refresh is postponed includes the block control for the refreshable period. A step of continuing a refresh request from the beginning to the next refreshable period;
When the memory cells of the row to be refreshed are refreshed in all the blocks during the certain refreshable period , changing the refresh address to the address of the memory cell of the next row to be refreshed ;
Have
The refreshable period is a period of about the same length as one period of the RF timing signal that starts based on the rising edge of the RF timing signal and ends based on the rising edge of the next RF timing signal,
The method of refreshing a memory, wherein the period of the RF timing signal is equal to or less than a time obtained by dividing the time that the memory cell can hold data by the number of word lines in each block plus the number of postponed refreshes.

In claim 7,
The memory refresh method, wherein the row to be refreshed is the nth one row of each block, and the next row to be refreshed is the (n + 1) th row of each block.

In claim 8,
The memory refresh method according to claim 1, wherein the n and n + 1 rows are rows that are geometrically located at the same position in each block, or rows in the address space of each block.

In claim 7,
The memory refresh method, wherein the number of rows to be refreshed is the same number of rows in each block.