JP4192171B2 - Memory access method and memory access device - Google Patents
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Description
本発明は、メモリアクセス方法及びメモリアクセス装置に関し、特に消費電力を少なくすることができる外部メモリアクセス、内部メモリアクセス、CPUアクセスなどの改良に関する。 The present invention relates to a memory access method and a memory access device, and more particularly to improvements such as external memory access, internal memory access, and CPU access that can reduce power consumption.
近年、携帯機器の伝送レートの高速化と端末の多機能化により、処理するデータ量は増大し、大容量の外部メモリとの間で大量のデータを高速にアクセスする需要が高まっている。 In recent years, the amount of data to be processed has increased due to the increase in the transmission rate of portable devices and the increase in the number of functions of terminals, and the demand for high-speed access to a large amount of data with a large-capacity external memory has increased.
一方、端末の高機能化を支えるLSIプロセスの微細化により、LSI内部の負荷容量は小さくなって、外部負荷容量との差が広がり、LSI全体の消費電力のうちIO電力の占める割合が大きくなってきている。 On the other hand, with the miniaturization of the LSI process that supports higher functionality of the terminal, the load capacity inside the LSI becomes smaller, the difference from the external load capacity widens, and the proportion of IO power in the power consumption of the entire LSI increases. It is coming.
特許文献1には、ALUからのアドレッシングがハミング距離(hamming's distance)で行われるように命令順序の配置替えを行うプログラム変換方法が記載されている。また、特許文献2には、前命令と排他的論理和によってハミング距離小の次コードを決めることで命令コードのトグルを抑え低消費電力を図るプログラム変換装置が記載され、特許文献3には、ハミング距離最小となる変換回路を設け消費電力を少なくする信号処理装置が記載されている。さらに、特許文献4には、隣接するアドレスのハミング距離を1とするコードの系列に従ってアクセスする半導体記憶装置が記載されている。
しかしながら、このような従来のメモリへのアクセス動作では、時間的に変化するビット変化を抑制する概念がなく、マスターデバイス側でメモリへのアクセスの必要が発生したときに、逐次アクセスを行う方法で行われている。このため、以下に述べるように、メモリアクセス動作の消費電力の低減効果が十分ではないという問題がある。 However, in such conventional memory access operations, there is no concept of suppressing bit changes that change over time, and when the master device needs to access the memory, it is performed by a sequential access method. It has been broken. For this reason, as described below, there is a problem that the effect of reducing the power consumption of the memory access operation is not sufficient.
図17は、近年のLSIの内部負荷容量と外部負荷容量との差を説明する図である。 FIG. 17 is a diagram for explaining a difference between an internal load capacity and an external load capacity of an LSI in recent years.
図17において、10はLSI内部のマスターデバイス、20はマスターデバイス10に外部接続される外部メモリであり、マスターデバイス10と外部メモリ20はデータライン30により接続されている。マスターデバイス10は、内部バッファ11と、IOバッファ12とを有する。内部バッファ11は、LSI内部の負荷容量を表現するための内部回路の一例であり、IOバッファ12は、外部負荷容量を表現するための外部メモリIF(インターフェース)−IOの一例である。また、外部メモリ20は、マスターデバイス10からのデータを受けるIOバッファ21を有する。内部バッファ11で象徴的に示されるLSI内部の負荷容量CINは、数十[fF]であるのに対し、LSI外部(ここではデータライン30)の負荷容量COUTは、数十[pF]である。近年の微細プロセスでは、LSIの内部負荷容量は、LSIの外部負荷容量の約1000分の1程にもなっている。ここで、CMOS回路の消費電流はドライブする負荷容量に比例するので、1つのIOバッファ12の消費電流は、1つの内部バッファ11の消費電流より約1000倍大きい。
In FIG. 17, 10 is a master device in the LSI, 20 is an external memory externally connected to the
また、近年のデータ処理量の増加により、外部メモリ20へのアクセスは高速性も必要とされ、データライン30は、動作周波数も200MHzを超え、ライン数も32bit以上の多ビットになってきている。上記CMOS回路の消費電流は周波数にも比例するので、高周波数になった分についてもIO消費電流は増大し、また、端子数が増えた分もIO消費電流は増大する。
In addition, due to the recent increase in data processing amount, high speed is required for access to the
現在、携帯機器の携帯性を実現するための、携帯機器の低消費電流化は、半導体プロセスの微細化に負うところが大きい。 At present, the reduction in current consumption of portable devices for realizing portability of portable devices is largely due to miniaturization of semiconductor processes.
以上のことをまとめると、近年では、IOの消費電流がLSI全体の消費電流の半分を占めるまでに至り、外部メモリとのIF−IOの消費電流をいかにして抑えるかが重要な解決課題となっている。 To summarize the above, in recent years, the consumption current of IO has reached half of the consumption current of the entire LSI, and how to suppress the consumption current of IF-IO with the external memory is an important issue to be solved. It has become.
図18は、従来のメモリアクセスにおける、書き込み動作を説明する概念図である。図18において、マスターデバイスやCPUなどのマスターブロック40は、ライトデータバス及びアドレスデータバス41によりメモリデバイスやメモリブロック42をアクセスする。
FIG. 18 is a conceptual diagram illustrating a write operation in conventional memory access. In FIG. 18, a
従来のメモリへのアクセス動作では、マスターデバイス40側でメモリへのアクセスの必要が発生したときに、逐次アクセスを行う方法で行われている。
The conventional memory access operation is performed by a method of performing sequential access when the
図19は、データバス41内のライトデータの時間変化を示す図である。図19において、51はデータバッファ部内の転送順1番データ、52はデータバッファ部内の転送順2番データ、53はデータバッファ部内の転送順3番データ、54はデータバッファ部内の転送順4番データである。転送順1番データ51「01101101」は、転送順2番データ52「10000010」に変化し、さらに転送順3番データ53「01001100」に変化し、最後に転送順4番データ54「11001010」に変化する。図19に示す網掛けビットは、前状態から変化したビットである。図19の例では、ライトデータ51〜54の間に、全部で15ビットが変化している。メモリ間バスラインのビット変化は、バスラインの電力消費の増大につながる。このように、従来のメモリアクセス方式では、マスターデバイス40が必要とするメモリアクセスを逐次行うだけであって、時間的に変化するビット変化を抑制する概念はない。
FIG. 19 is a diagram showing the change over time of write data in the
本発明は、かかる点に鑑みてなされたものであり、時間的に変化するビット変化の抑制を行うことで、メモリアクセス動作の消費電力の削減を図ることができるメモリアクセス方法及びメモリアクセス装置を提供することを目的とする。 The present invention has been made in view of the above points, and provides a memory access method and a memory access device capable of reducing power consumption of a memory access operation by suppressing bit changes that change with time. The purpose is to provide.
本発明のメモリアクセス方法は、転送データと次転送データとのビット配列の全部又は一部のビット変化を、予め予約データとして格納するステップと、前記ビット変化が前記予約データと一致していることを判定するステップと、前記ビット変化が前記予約データと一致しているとき、前記転送データから前記次転送データへの変化を禁止するステップと、前記一致情報をメモリ側に伝えることでデータ転送を行うステップとを有する。According to the memory access method of the present invention, the step of storing all or part of bit changes of transfer data and next transfer data as reserved data in advance, and the bit changes coincide with the reserved data. A step of prohibiting a change from the transfer data to the next transfer data when the bit change matches the reserved data, and transferring the match information to the memory side to transfer the data. Performing steps.
本発明のメモリアクセス方法は、転送候補のデータ転送順序全ての組合せを通して、最もビット変化の小さい転送順序を判定するステップを有する。The memory access method of the present invention includes a step of determining a transfer order with the smallest bit change through a combination of all transfer candidate data transfer orders.
本発明のメモリアクセス方法は、連続するメモリアクセスの終わりを検出するステップと、前記連続するメモリアクセスの終わりを検出すると、請求項1乃至請求項8のいずれか一項に記載のメモリアクセス方法を繰り返して、次転送候補データバッファ部の残りのデータを全てメモリへ出力するステップとを有する。The memory access method according to the present invention includes: a step of detecting an end of continuous memory access; and a method of detecting a memory access method according to any one of
本発明のメモリアクセス方法は、転送候補のデータの中で、まず、データ配列中のビットデータ“1”の数の少ないもの同士、又はビットデータ“1”の数の多いもの同士でハミング距離を比較して最小ハミング距離を判定するステップを有する。According to the memory access method of the present invention, first, among the transfer candidate data, the Hamming distance is set between the data with a small number of bit data “1” or between the data with a large number of bit data “1”. And comparing to determine a minimum Hamming distance.
本発明のメモリアクセス方法は、メモリから出力する読み出しデータの時系列上のハミング距離が最も小さくなるように前記メモリ出力データの順序を並び替えるステップと、前記メモリ側で並び替えた情報をメモリインタフェース機能に転送し、かつ、前記メモリ側で並び替えた情報を用いて、前記メモリから返ってきた読み出しデータを、前記並び替え前の読み出し順序に並び替え戻すステップとを有する。The memory access method of the present invention includes a step of rearranging the order of the memory output data so that a hamming distance in time series of read data output from the memory is minimized, and the information rearranged on the memory side is a memory interface. And transferring the read data returned from the memory to the read order before the rearrangement using the information transferred to the function and rearranged on the memory side.
本発明のメモリアクセス方法は、転送データと次転送データとのハミング距離が最も小さくなるようにデータの書き込み順序を並び替えるステップと、並び替えたデータによりメモリへのアクセスを行うステップと、ハミング距離が最も小さくなるように書き込み順序の並び替えを検討するデータの候補数と、並び替え候補データを確保するために要する転送時間のオーバヘッドとを選択するステップと、次転送データの選択候補数を可変制御するステップとを有する。The memory access method of the present invention includes a step of rearranging the data writing order so that a Hamming distance between transfer data and next transfer data is minimized, a step of accessing the memory by the rearranged data, and a Hamming distance. To select the number of data candidates for which rearrangement of the writing order is considered so as to minimize the transfer time overhead required to secure the rearrangement candidate data, and to change the number of selection candidates for the next transfer data Controlling.
本発明のメモリアクセス方法は、メモリアクセス発生を検出するステップと、前記メモリアクセスが発生するまでは、次転送候補データバッファ部をキャッシュとしても機能させる読出し制御機能を用いて、選択できる転送候補数が少なくなっていっても、残りの転送候補の中で、前記次転送候補データバッファ部が空になるまで前記次転送候補データバッファ部内のデータを全て読み出すステップとを有する。According to the memory access method of the present invention, the number of transfer candidates that can be selected using the step of detecting the occurrence of memory access and the read control function that allows the next transfer candidate data buffer unit to function as a cache until the memory access occurs. The remaining transfer candidates, all the data in the next transfer candidate data buffer unit is read out until the next transfer candidate data buffer unit becomes empty.
本発明のメモリアクセス装置は、メモリから出力する読み出しデータの時系列上のハミング距離が最も小さくなるように、前記メモリ出力データの順序を並び替える並替手段と、前記メモリ側で並び替えた情報を、メモリ読み出しデータ受け取り側へ伝送する並替情報送信手段とをメモリ側に備え、前記メモリ側で並び替えた情報を用いて、前記メモリから返された読み出しデータを、前記並び替え前の読み出し順序に並び替え戻す読出データ順序復元手段とを備える構成を採る。The memory access device according to the present invention includes a rearrangement unit that rearranges the order of the memory output data so that a Hamming distance in time series of read data output from the memory is minimized, and information rearranged on the memory side And a rearrangement information transmitting means for transmitting the read data to the memory read data receiving side, and using the information rearranged on the memory side, read data returned from the memory is read before the rearrangement. A configuration including read data order restoring means for rearranging the order is adopted.
本発明のメモリアクセス装置は、転送データと次転送データとのデータ配列の全て又は一部が一致することを判定する判定手段と、前記一致情報をメモリ側に伝えることでデータ転送を行う伝送手段とを備える構成を採る。The memory access device of the present invention includes a determination unit that determines whether all or part of the data array of the transfer data and the next transfer data match, and a transmission unit that performs data transfer by transmitting the match information to the memory side The structure provided with.
本発明のメモリアクセス装置は、転送データと次転送データとのビット配列の全部又は一部のビット変化を、予め予約データとして格納する予約データ格納手段と、前記ビット変化が前記予約データと一致していることを判定する判定手段と、前記一致情報をメモリ側に伝えることでデータ転送を行う伝送手段とを備える構成を採る。The memory access device according to the present invention includes reservation data storage means for storing in advance, as reservation data, all or a part of bit changes of the bit array of transfer data and next transfer data, and the bit change coincides with the reservation data. And a transmission unit for transferring data by transmitting the coincidence information to the memory side.
本発明のメモリアクセス装置は、メモリへの書き込みを制御するメモリアクセス装置であって、転送データと次転送データとのハミング距離が最も小さくなるようにデータの書き込み順序を並び替える並替手段と、ハミング距離が最も小さくなるように書き込み順序の並び替えを検討するデータの候補数と、並び替え候補データを確保するために要する転送時間のオーバヘッドとを選択するモード選択手段と、次転送データの選択候補数を可変制御する可変制御手段とを備える構成を採る。The memory access device of the present invention is a memory access device that controls writing to the memory, and rearrangement means for rearranging the data writing order so that the hamming distance between the transfer data and the next transfer data is minimized, Mode selection means for selecting the number of data candidates whose rearrangement of the writing order is considered so as to minimize the Hamming distance, and the overhead of the transfer time required to secure the rearrangement candidate data, and selection of the next transfer data A configuration including variable control means for variably controlling the number of candidates is adopted.
本発明のメモリアクセス装置は、マスターデバイスで発生したデータをメモリ側に転送するシリアルインタフェースのメモリアクセス装置であって、前記マスターデバイスは、発生した次転送データの一部又は全部を、前転送データと比較する比較手段と、前記比較結果に基づいて、次転送データの一部又は全部が、前転送データと一致した場合、一致検出信号をメモリ側に出力する一致検出信号出力手段を備え、前記メモリ側は、シリアルインタフェースにより前記マスターデバイスからの前記一致検出信号を受け取る受信手段と、前記受信手段により前記一致検出信号を受け取ると、前記一致検出信号に基づいて、次転送データの一部又は全部を、前転送データの一部又は全部から引用して、転送を正常に完了する引用手段とを備える構成を採る。The memory access device of the present invention is a serial interface memory access device that transfers data generated in the master device to the memory side, and the master device compares a part or all of the generated next transfer data with the previous transfer data. And a coincidence detection signal output means for outputting a coincidence detection signal to the memory side when part or all of the next transfer data coincides with the previous transfer data based on the comparison result, and the memory side Receiving the coincidence detection signal from the master device via a serial interface, and receiving the coincidence detection signal by the reception unit, a part or all of the next transfer data is transferred based on the coincidence detection signal. A quoting means for quoting from part or all of the transferred data and completing the transfer normally. The take.
本発明によれば、アクセスデータのビット変化数を削減することができ、メモリアクセス動作の消費電力を削減することができる。 According to the present invention, the number of bit changes of access data can be reduced, and the power consumption of the memory access operation can be reduced.
以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(実施の形態1)
図1は、本発明の実施の形態1に係るメモリアクセス方法を示すブロック図である。本実施の形態は、ライトデータのメモリアクセスを例に採り説明する。
(Embodiment 1)
FIG. 1 is a block diagram showing a memory access method according to
図1において、CPUなどのマスターデバイス100は、発生したメモリアクセスデータを格納するデータバッファ101と、発生したメモリアクセスデータの書き込み順序を並べ替えるメモリアクセス順序並替部102とを備える。マスターデバイス100は、ライトデータバス及びアドレスデータバス103によりメモリデバイス若しくはメモリブロック(以下、メモリという)200への書き込みを制御する。
In FIG. 1, a
メモリアクセス順序並替部102は、転送データと次転送データとのハミング距離が最も小さくなるようにデータの書き込み順序を並び替える。
The memory access
以下、上述のように構成されたメモリアクセス方法のメモリアクセス動作について説明する。 Hereinafter, a memory access operation of the memory access method configured as described above will be described.
図2は、データバス103内のライトデータの時間変化を示す図である。図2は、従来例の図19のライトデータの時間変化図に対応している。
FIG. 2 is a diagram showing a time change of write data in the
図2において、301はデータバッファ部内の転送順1番データ、302はデータバッファ部内の転送順2番データ、303はデータバッファ部内の転送順3番データ、304はデータバッファ部内の転送順4番データであり、いずれもメモリアクセス順序並替部102によるデータの書き込み順序の並べ替え後のデータである。
In FIG. 2, 301 is the first data in the transfer order in the data buffer section, 302 is the second data in the transfer order in the data buffer section, 303 is the third data in the transfer order in the data buffer section, and 304 is the fourth transfer order in the data buffer section. Both are data after rearrangement of the data write order by the memory access
書き込み動作時のライトデータに着目する。上記転送順番データ301〜304は、書き込み動作時には、ライトデータ301〜304と呼ぶ。マスターデバイス100で発生したメモリ200へのアクセス必要時に、ライトデータ301を、一度、メモリアクセス順序並替部102に蓄積する。メモリアクセス順序並替部102において、転送データと次転送データとのハミング距離が最も小さくなるようにデータの書き込み順序を並び替え、並べ替えデータをメモリ200へ出力する。同様に、ライトデータ302〜304についても、一度、メモリアクセス順序並替部102に蓄積し、メモリアクセス順序並替部102において、転送データと次転送データとのハミング距離が最も小さくなるようにデータの書き込み順序を並び替え、並べ替えデータをメモリ200へ出力する。
Focus on the write data during the write operation. The transfer order data 301 to 304 are referred to as write data 301 to 304 during a write operation. When access to the
転送データと次転送データとのハミング距離が最も小さくなるデータの書き込み順序の並び替えとは、具体的には、転送データと次転送データとを比較した場合に、転送順番データの各ビット変化(「0」→「1」/「1」→「0」)が最も小さくなるようにメモリアクセス転送順序を並び替えることである。例えば、図2では、元々は転送順1番データ「01101101」の次に位置していた転送順番データ「10000010」を、転送順4番データの位置に並べ替える。また、並べ替え前の転送順3番データ「01001100」及び転送順4番データ「11001010」はそれぞれ前に繰り上げる。この並べ替えによって、転送順1番データ301「01101101」は、転送順2番データ302「01001100」に変化し、転送順3番データ303「11001010」に変化し、最後に転送順4番データ304「10000010」に変化する。
Specifically, the rearrangement of the data write order in which the hamming distance between the transfer data and the next transfer data becomes the smallest is specifically, when the transfer data and the next transfer data are compared, each bit change ( The memory access transfer order is rearranged so that “0” → “1” / “1” → “0”) is minimized. For example, in FIG. 2, the transfer order data “10000010” that was originally located after the transfer order first data “01101101” is rearranged to the position of the transfer order fourth data. Further, the transfer order third data “01001100” and the transfer order fourth data “11001010” before rearrangement are respectively moved forward. By this rearrangement, the transfer order first data 301 “01101101” changes to transfer order second data 302 “01001100”, changes to transfer order
これにより、図2の網掛けに示すように、前状態からの変化ビットは、ライトデータ21〜24の間に、合計7ビットとなる。図19に示す従来例の変化ビットの合計15ビットと比較して、アクセスデータのビット変化数を15から7に8ビット分削減することができる。アクセスデータのビット変化数を削減することで、メモリアクセス動作の消費電力を削減することができる。
As a result, as shown in the shaded area in FIG. 2, the changed bits from the previous state are 7 bits in total between the
以上のように、実施の形態1によれば、マスターデバイス100は、転送データと次転送データとのハミング距離が最も小さくなるようにデータの書き込み順序を並び替えるメモリアクセス順序並替部102を備え、転送データと次転送データとのハミング距離が最も小さくなるように並び替えたデータによりメモリ200へのアクセスを行う。すなわち、まず、マスターデバイスが必要とするメモリアクセスが発生した際、逐次アクセスを行わず、メモリ200にアクセスする前に、一旦、アクセスするデータをメモリアクセス順序並替部102にバッファリングする。メモリアクセス順序並替部102では、蓄積された数回分のアクセスデータの中から、アクセスする前後での、データのハミング距離が小さくなるようにアクセスの順序を入れ替える。図2と図19を比較して明らかなように、本実施の形態では、ライトデータ301〜304の間で発生したビット変化の合計数は7ビット分であり、従来例の図19の場合に比べて、変化したビットの合計数が8ビット分削減できている。メモリ間バスラインのビット変化の削減は、バスラインの電力消費の低減につながる。
As described above, according to the first embodiment, the
図3は、本実施の形態の低消費電力効果を説明する図である。図3ハッチングに示すように、従来はIOの消費電流がLSI全体の消費電流の半分を占め、IO消費電流は増大傾向にあった。これに対し、本実施の形態では、IOとは比較にならない程(約1000分の程)の低消費電流しか要しないLSI内部においてあらかじめデータの書き込み順序の並び替えをしておき、消費電流の大きいIOでは極力ビット変化を避けることで、IO消費電流を大幅に低減する。これにより、LSI全体のメモリアクセス動作の消費電力の削減を図ることができる。 FIG. 3 is a diagram for explaining the low power consumption effect of the present embodiment. As shown in FIG. 3, conventionally, the consumption current of IO occupies half of the consumption current of the entire LSI, and the consumption current of IO has tended to increase. On the other hand, in this embodiment, the order of data writing is rearranged in advance in an LSI that requires only low current consumption that is not comparable to IO (about 1000 minutes). For large IOs, IO consumption current is greatly reduced by avoiding bit changes as much as possible. As a result, the power consumption of the memory access operation of the entire LSI can be reduced.
(実施の形態2)
実施の形態2では、実施の形態1のライトデータのビット変化量に加え、アドレスのビット変化量にも着目する。ハード的構成は図1と同様であるため説明を省略する。但し、実施の形態2のメモリアクセス順序並替部102は、書き込みデータとアドレスを合わせて、ハミング距離が最も小さくなるように、書き込み順序を並び替える。
(Embodiment 2)
In the second embodiment, attention is paid to the bit change amount of the address in addition to the bit change amount of the write data of the first embodiment. The hardware configuration is the same as in FIG. However, the memory access
図4は、データラインとアドレスラインを合わせたデータバスの時間変化を示す図であり、図18に示す従来例のメモリアクセス方法によるものである。 FIG. 4 is a diagram showing a time change of the data bus including the data line and the address line, and is based on the conventional memory access method shown in FIG.
図4に示すように、従来例では、図18のマスターデバイス40からメモリ42に対して発生したアクセス順に並べた、データラインとアドレスラインを合わせたデータバス41の時間変化となる。実施の形態1で説明したように、ライトデータについては、アドレス及びライトデータ61〜64の間に、全部で15ビットが変化している。同様の理由で、アドレスは全部で8ビットが変化しており、変化ビットの合計は23ビットである。
As shown in FIG. 4, in the conventional example, the time change of the
図5は、本発明の実施の形態2に係るメモリアクセス方法のデータラインとアドレスラインを合わせたデータバスの時間変化を示す図であり、アクセスの順序を、ハミング距離が小さくなるように、入れ替えた場合のデータバスの時間変化の様子を示したものである。 FIG. 5 is a diagram showing a time change of the data bus combining the data line and the address line in the memory access method according to the second embodiment of the present invention, and the access order is changed so that the Hamming distance becomes small. This shows how the data bus changes over time.
図5に示すように、実施の形態2では、アクセスする前後での、データラインとアドレスラインを合わせたデータのハミング距離が小さくなるように、アクセスの順序を入れ替える。図5の並べ替え後の転送順番のアドレス及びライトデータ401,402,403,404は、図4の並べ替え前の転送順番のライトデータ61,63,62,64の順に並べ替えたものである。
As shown in FIG. 5, in the second embodiment, the access order is changed so that the Hamming distance of the data including the data line and the address line before and after the access is reduced. The rearranged transfer order addresses and write
図4の場合には、アドレス及びライトデータ61〜64の間で発生したビット変化の合計数は23ビット分であるが、順序入れ替え後の図5の場合には、変化したビットの合計数が13ビットであり、10ビット分のビット変化を削減できている。 In the case of FIG. 4, the total number of bit changes generated between the address and the write data 61 to 64 is 23 bits, but in the case of FIG. 5 after the order change, the total number of changed bits is It is 13 bits, and the bit change for 10 bits can be reduced.
このように、実施の形態2によれば、メモリアクセス順序並替部102は、データだけでなく、アドレスも合わせたビット変化量をアクセス順序並び替えの判断対象にすることで、アドレスラインも含めて、メモリアクセス動作の消費電力を削減することができる。
As described above, according to the second embodiment, the memory access
(実施の形態3)
実施の形態3では、データのバッファ量の選択による、低消費電力効果と転送ウエイト(Wait)時間との選択に着目する。実施の形態3は、処理時間との選択機能付きのメモリアクセス方法である。ハード的構成は図1と同様であるため説明を省略する。
(Embodiment 3)
In the third embodiment, attention is paid to the selection of the low power consumption effect and the transfer wait time by selecting the data buffer amount. The third embodiment is a memory access method with a selection function for processing time. The hardware configuration is the same as in FIG.
前記図5に示すアドレス及びライトデータは、データバッファ部に一時的に保存されるデータの状態を示しており、データバッファ部を構成する各データバッファは図5のアドレス及びライトデータ401〜404と同一符号を用いて記載することができる。
The address and write data shown in FIG. 5 indicate the state of data temporarily stored in the data buffer unit, and each data buffer constituting the data buffer unit includes the address and write
図6は、本発明の実施の形態3に係るメモリアクセス方法のデータバッファ部を示す図である。図6において、データバッファ部は、データバッファ501〜504から構成される。データバッファ部内のデータバッファ504は使用しない。
FIG. 6 is a diagram showing a data buffer unit of the memory access method according to the third embodiment of the present invention. In FIG. 6, the data buffer unit includes data buffers 501 to 504. The
前記図5では、マスターデバイス内で発生したメモリアクセスを4回分蓄積した後、前転送データからのハミング距離が最小になるデータを、データバッファ部の内の4つのデータバッファ401〜404から選択していた。これにより、ビット変化が削減でき、バスラインの電力消費を低減することが可能になった。しかし、データバッファ上でデータの移動を行うため僅かながら処理時間(転送ウエイト時間)が増えることになる。低消費電力効果と転送ウエイト時間とは言わばトレードオフの関係にある。そこで、実施の形態3では、低消費電力効果と転送ウエイト時間とのどちらをより重視するかによってモード選択できる構成とする。具体的には、ハミング距離が最も小さくなるように書き込み順序の並び替えを検討するデータの候補数と、並び替え候補データを確保するために要する転送時間のオーバヘッドとを選択するモード選択機能を有する。このモード選択機能により、低消費電力効果を上げる場合には、本メモリアクセス方法で使用するデータバッファ数を増やし、処理速度を重視する場合には、前記使用するデータバッファ数を減らす。このモード選択はユーザ指定又はデータ量などにより適応的に変更可能である。
In FIG. 5, after the memory accesses generated in the master device are accumulated four times, the data that minimizes the Hamming distance from the previous transfer data is selected from the four
図6の例では、データバッファ504を使用しない。データバッファ504を未使用にすることにより、蓄積できるメモリアクセスは3回分となり、前転送データからのハミング距離が最小になるデータをデータバッファ部内の3つのデータバッファ501〜503から選択する。
In the example of FIG. 6, the
したがって、図5の場合と比較して前転送データからのハミング距離が最小になるデータの選択候補が少なくなることから低消費電力の効果は減少するものの、蓄積されるデータが少ない分、メモリへの転送が早く完結できる効果を得ることができる。図7を参照してより詳しく説明する。 Therefore, compared with the case of FIG. 5, the number of data selection candidates that minimizes the Hamming distance from the previous transfer data is reduced, so the effect of low power consumption is reduced, but the amount of data to be accumulated is reduced to the memory. The transfer can be completed quickly. This will be described in more detail with reference to FIG.
図7は、データバッファ504を使用せずデータラインとアドレスラインを合わせたデータバスの時間変化を示す図である。
FIG. 7 is a diagram showing a time change of the data bus in which the data line and the address line are combined without using the
データバンク領域(ここではデータバッファ)を広げれば広げるほどに、次転送データの選択肢は増え、転送データの変化ビットを抑えることができるが、これに比例して転送ウエイトが増える。そこで、実施の形態3では使用するデータバンク領域を指定できる機能を備える。例えば、図7に示すように3段バンク内で、前転送データに最も近いビット配列を選択する。これにより、1段バンク分、転送時間オーバヘッドが少ない分高速転送が可能になる。 As the data bank area (in this case, the data buffer) is expanded, the choice of the next transfer data increases and the change bits of the transfer data can be suppressed, but the transfer weight increases in proportion to this. Therefore, the third embodiment has a function of specifying a data bank area to be used. For example, as shown in FIG. 7, the bit arrangement closest to the previous transfer data is selected in the three-stage bank. As a result, high-speed transfer can be performed for one stage bank with less transfer time overhead.
このように、実施の形態3によれば、メモリアクセスを蓄積できる回数を可変にすることにより、低消費電力の効果と、メモリへの転送のウエイト時間とを必要に応じて選択することができる。 As described above, according to the third embodiment, by changing the number of times that memory accesses can be accumulated, the effect of low power consumption and the wait time for transfer to the memory can be selected as necessary. .
(実施の形態4)
実施の形態4では、メモリにアクセスするデータの一部、若しくは全部を、マスターデバイス側とメモリ側の両方に、予め持たせておくものである。
(Embodiment 4)
In the fourth embodiment, part or all of the data to be accessed to the memory is provided in advance on both the master device side and the memory side.
図8は、本発明の実施の形態4に係るメモリアクセス方法を示すブロック図である。本実施の形態の説明に当たり、図1と同一構成要素には同一符号を付して重複箇所の説明を省略する。
FIG. 8 is a block diagram showing a memory access method according to
図8において、CPUなどのマスターデバイス600は、ビット変化を予め予約した予約データを格納する予約データ格納部601と、予約データとビット配列との一致を検出する一致検出部602とをさらに備える。
In FIG. 8, a
上記予約データは、転送データと次転送データとのビット配列の全部、若しくは一部のビット変化を予め予約しておくものである。予約データ601は、出現頻度の高いデータ列の予約であることが好ましい。予約データの一例として、図9に示すようなライトデータの下位4ビット「1100」の予約データ601Aがある。
The reserved data reserves all or part of the bit arrangement of the transfer data and the next transfer data in advance. The
一致検出部602は、転送データと次転送データとのビット配列の全部、若しくは一部のビット変化が予約データと一致するか検出し、ビット変化が予約データと一致しているとき、次転送データが予約データであることを一致検出信号603によりメモリ200側に伝える。したがって、ビット変化が予約データと一致しているとき、一致検出信号603がメモリ200に出力されることで、転送データから次転送データへのビット配列の変化はなくなる。
The
以下、上述のように構成されたメモリアクセス方法のメモリアクセス動作について説明する。 Hereinafter, a memory access operation of the memory access method configured as described above will be described.
前記図5に示す実施の形態2の処理後の、アドレス及びライトデータ401〜404の場合を例に採る。アドレス及びライトデータ402の下位4ビット「1100」が、予約データ601A「1100」(図9)と一致する。このとき、アドレス及びライトデータ401の次のアクセスでは、アドレス及びライトデータ402の下位4ビット以外は、通常のアクセス動作を行う。アドレス及びライトデータ402の下位4ビット「1100」は、アドレス及びライトデータ401の状態のままである代わりに、一致検出部602からメモリ200に一致検出信号603が伝えられる。一致検出信号603は、転送データから次転送データへのビット配列が予約ビットと一致しているときに出力される信号である。
The case of the address and write
メモリ200側では、データの下位4ビットが予め予約されている予約データ601Aの内容「1100」であることを識別する。
On the
ここで、複数の予約データに対応する場合には、例えば予約データ毎にID番号を設け、一致検出信号603としてID番号を伝達することで、複数の予約データに対応することができる。
Here, when dealing with a plurality of reservation data, for example, by providing an ID number for each reservation data and transmitting the ID number as the
このように、実施の形態4によれば、メモリ間のビット変化率を抑制することができ、より一層のローパワー化を実現することができる。 As described above, according to the fourth embodiment, it is possible to suppress the bit change rate between the memories and to realize further lower power.
(実施の形態5)
実施の形態5は、次の実施の形態6と共に、実施の形態1で説明したデータの書き込み順序の並べ替え方法をより詳細に説明する例である。ハード的構成は図1と同様であるため説明を省略する。但し、実施の形態5のメモリアクセス順序並替部102は、前転送データと次転送候補の全データとを比較し、前転送データからのハミング距離が最も小さい次転送データを選択する。
(Embodiment 5)
The fifth embodiment is an example for explaining the data writing order rearranging method described in the first embodiment in more detail together with the following sixth embodiment. The hardware configuration is the same as in FIG. However, the memory access
前記図4のデータラインとアドレスラインを合わせたデータバスの時間変化を例に採り説明する。 The time change of the data bus combining the data line and the address line in FIG. 4 will be described as an example.
実施の形態5のメモリアクセス順序並替部102では、前転送データに対し、次の転送が最小ハミング距離になるデータを、転送候補全データの中から選択する。図4の例では、既にアクセスした、前アクセスデータ61に対して、ハミング距離が最も小さいデータをデータ62〜64の中から選択する。
In the memory access
このように、実施の形態5によれば、前転送データと次転送候補の全データとを比較し、前転送データからのハミング距離が最も小さい次転送データを選択する具体的な並べ替え機能が提供される。 As described above, according to the fifth embodiment, the specific rearrangement function for comparing the previous transfer data with all the next transfer candidate data and selecting the next transfer data having the shortest Hamming distance from the previous transfer data is provided. Provided.
(実施の形態6)
実施の形態6もまた、実施の形態1で説明したデータの書き込み順序の並べ替え方法をより詳細に説明する例である。ハード的構成は図1と同様であるため説明を省略する。但し、実施の形態6のメモリアクセス順序並替部102は、転送候補のデータ転送順序全ての組合せを通して、最もビット変化の小さい転送順序を判定し、メモリ200へ出力する。
(Embodiment 6)
The sixth embodiment is also an example for explaining the data writing order rearranging method described in the first embodiment in more detail. The hardware configuration is the same as in FIG. However, the memory access
前記図4のデータラインとアドレスラインを合わせたデータバスの時間変化を例に採り説明する。 The time change of the data bus combining the data line and the address line in FIG. 4 will be described as an example.
実施の形態6のメモリアクセス順序並替部102では、前転送データに対する次の転送データの選択も含め、データバッファ内に残っている全転送データを通してビット変化量が最小になる転送順序を判定する。図4の例では、転送候補のデータ転送順序全ての組合せを通して、最もビット変化の小さい転送順序を判定し、既にアクセスした、前アクセスデータ61を含め、データ61〜64の4回分のアクセスを通して、合計のビット変化が最も小さくなるアクセスの順序を判定し、次のアクセスデータをデータ62〜64の中から決定する。
The memory access
このように、実施の形態6によれば、転送候補のデータ転送順序全ての組合せを通して、最もビット変化の小さい転送順序を判定する具体的な並べ替え機能が提供される。 Thus, according to the sixth embodiment, a specific rearrangement function for determining the transfer order with the smallest bit change is provided through all combinations of the data transfer orders of the transfer candidates.
(実施の形態7)
実施の形態7は、次の実施の形態8と共に、初期時の処理方法を具体的に説明する例である。
(Embodiment 7)
The seventh embodiment is an example for specifically explaining the initial processing method together with the following eighth embodiment.
実施の形態7では、データバッファがエンプティ時の初期状態の処理に着目し、データバッファがエンプティの状態でマスターデバイス内で一番最初に発生したメモリアクセスは、まず、すぐにメモリに対して出力し、次のメモリアクセス発生以降、データバッファに蓄積する。 In the seventh embodiment, paying attention to the processing in the initial state when the data buffer is empty, the first memory access that occurs in the master device with the data buffer being empty is immediately output to the memory. After the next memory access occurs, it is stored in the data buffer.
すなわち、
1.次転送候補データバッファ部がエンプティの状態から、マスターデバイス内で一番最初に発生したメモリアクセスを、メモリに対して出力する工程と、
2.次に、マスターデバイス内で発生するメモリアクセス以降から、次転送候補データバッファ部に蓄積する工程とを有するメモリアクセス方法である。
That is,
1. A step of outputting the first memory access in the master device to the memory from the state where the next transfer candidate data buffer is empty;
2. Next, the memory access method includes the steps of accumulating in the next transfer candidate data buffer section from the memory access occurring in the master device.
そして、上記工程によりデータバッファがフルになると、実施の形態5、実施の形態6、又はその他の方法で、ビット変化が最も小さくなるメモリアクセスを行う。 When the data buffer becomes full by the above process, memory access with the smallest bit change is performed by the fifth embodiment, the sixth embodiment, or another method.
このように、実施の形態7によれば、初期時の処理方法が具体的に提供され、上述した実施の形態1乃至6と共に実施することで、データのビット変化数を削減することができ、メモリアクセス動作の消費電力を削減することができる。 As described above, according to the seventh embodiment, the processing method at the initial stage is specifically provided, and when implemented together with the first to sixth embodiments, the number of data bit changes can be reduced. The power consumption of the memory access operation can be reduced.
(実施の形態8)
実施の形態8もまた、初期時の処理方法を具体的に説明する例である。
(Embodiment 8)
The eighth embodiment is also an example for specifically explaining the initial processing method.
実施の形態8では、実施の形態7とは別のデータバッファがエンプティ時の初期状態の処理に着目し、データバッファがエンプティの状態でマスターデバイス内で一番最初に発生したメモリアクセスからデータバッファ部に蓄積する。すなわち、次転送候補データバッファ部がエンプティの状態で、マスターデバイス内で一番最初に発生したメモリアクセスから、次転送候補データバッファ部に蓄積するメモリアクセス方法である。 In the eighth embodiment, attention is paid to the processing of the initial state when the data buffer different from that of the seventh embodiment is empty, and the data buffer unit starts from the memory access that occurs first in the master device when the data buffer is empty. To accumulate. In other words, this is a memory access method in which the next transfer candidate data buffer unit is stored in the next transfer candidate data buffer unit from the memory access that occurs first in the master device while the next transfer candidate data buffer unit is empty.
そして、データバッファがフルになると、実施の形態5、実施の形態6、又はその他の方法で、ビット変化が最も小さくなるメモリアクセスを行う。 When the data buffer becomes full, memory access with the smallest bit change is performed by the fifth embodiment, the sixth embodiment, or other methods.
好適には、実施の形態8は、実施の形態6と組み合わせることで、実施の形態6の効果を大きくすることができる。 Preferably, the effect of the sixth embodiment can be increased by combining the eighth embodiment with the sixth embodiment.
(実施の形態9)
実施の形態9は、次の実施の形態10と共に、一連のメモリアクセス終了時の処理方法を具体的に説明する例である。
(Embodiment 9)
The ninth embodiment is an example for specifically explaining a processing method at the end of a series of memory accesses together with the following tenth embodiment.
実施の形態9では、連続するメモリアクセス一括りの終わりの処理に着目し、一定の時間が空くなど、連続するメモリアクセス一括りの終わりを検出すると、データバッファ内の蓄積データが空になるまで、実施の形態5、実施の形態6、又はその他の方法で、メモリへの出力を行ってしまうものである。すなわち、メモリへのアクセスが停止してから、ある一定の空き時間を検出後、実施の形態1乃至8のメモリアクセス方法を繰り返して、次転送候補データバッファ内の残りのデータを、全てメモリへ出力する。例えば、実施の形態5又は実施の形態6の並べ替え方法を繰り返して、データバッファ内の残りのデータを全てメモリへ出力する。 In the ninth embodiment, focusing on processing at the end of continuous memory access batches, when the end of continuous memory access batches is detected, such as when a certain time is available, until the accumulated data in the data buffer becomes empty The output to the memory is performed by the fifth embodiment, the sixth embodiment, or other methods. That is, after a certain free time is detected after the access to the memory is stopped, the memory access method of the first to eighth embodiments is repeated to transfer all the remaining data in the next transfer candidate data buffer to the memory. Output. For example, the rearrangement method of the fifth embodiment or the sixth embodiment is repeated to output all the remaining data in the data buffer to the memory.
このように、実施の形態9によれば、一連のメモリアクセス終了時の処理方法が具体的に提供され、上述した実施の形態1乃至8と共に実施することで、データのビット変化数を削減することができ、メモリアクセス動作の消費電力を削減することができる。 As described above, according to the ninth embodiment, a processing method at the end of a series of memory accesses is specifically provided, and when implemented together with the above-described first to eighth embodiments, the number of data bit changes is reduced. Therefore, the power consumption of the memory access operation can be reduced.
(実施の形態10)
実施の形態10もまた、一連のメモリアクセス終了時の処理方法を具体的に説明する例である。
(Embodiment 10)
The tenth embodiment is also an example for specifically explaining a processing method at the end of a series of memory accesses.
実施の形態10では、実施の形態9とは別の、連続するメモリアクセス一括りの終わりの処理に着目し、連続するメモリアクセス一括りの終わりには無関係に、次のメモリアクセスがマスターデバイス内で発生するまでは、その前までに蓄積されていたデータバッファ内のデータは蓄積されたままにする。 In the tenth embodiment, attention is paid to the processing at the end of the continuous memory access batch, which is different from the ninth embodiment, and the next memory access is performed in the master device regardless of the end of the continuous memory access batch. Until it occurs, the data in the data buffer that has been stored up to that point remains stored.
そして、マスターデバイス、若しくは他のデバイスから、データの読み出しが発生し、所望の読み出しデータが、まだデータバッファ内に残っているデータであった場合、メモリへの読み出し制御情報を、データバッファ部でも受け取れるようにしておく。 Then, when data is read from the master device or another device and the desired read data is still data remaining in the data buffer, the read control information to the memory can also be received by the data buffer unit. Keep it like that.
すなわち、
1.メモリへのアクセスが停止してからの時間に無関係に、次転送候補データバッファ内の残りデータは残したままにする工程と、
2.次に読み出しが発生し、所望の読み出しデータが、次転送候補データバッファ内に残っているデータであった場合でも、読み出し用制御信号を次転送候補データバッファ部に引き込んでおく工程とを有する。
That is,
1. Regardless of the time since the access to the memory is stopped, the remaining data in the next transfer candidate data buffer is left, and
2. Next, when reading occurs and the desired read data is data remaining in the next transfer candidate data buffer, the read control signal is pulled into the next transfer candidate data buffer unit.
読み出し制御側は、所望のデータが次転送候補データバッファ部に残っていることを意識することなく、メモリに対する読み出しアクセス動作をすることで、所望のデータを読み出すことができる。 The read control side can read the desired data by performing a read access operation to the memory without being aware that the desired data remains in the next transfer candidate data buffer unit.
これにより、必要なデータバッファ部のサイズ分だけ、データ格納領域としても利用でき、実際にはメモリにアクセスされなかった動作分は、メモリ間のデータバスのビット変化を発生させる必要が無く、低消費電力の効果を得ることができる。 As a result, only the size of the required data buffer part can be used as a data storage area, and the operation that is not actually accessed by the memory does not need to cause a bit change of the data bus between the memories, and is low. The effect of power consumption can be obtained.
(実施の形態11)
実施の形態11は、最小ハミング距離の判定方法を具体的に説明する例である。
(Embodiment 11)
The eleventh embodiment is an example for specifically explaining the determination method of the minimum Hamming distance.
本発明者は、2つのデータにおいて、2つのデータ共に、“1”の数が少ない場合は、ハミング距離が小さい可能性が高いことを見出した。まず、前転送データとデータバッファ内の次転送候補全データ内の“1”の数をカウントし、“1”の少ないもの同士、“1”の多いもの同士のハミング距離を判定する。具体的には、“1”の数がある一定数より少ないデータが2つある場合は、この2つのデータ間のハミング距離を先に判定する。ここで判定されたハミング距離以上にデータ内の“1”の数に差があるデータは、明らかに、上記判定されたハミング距離よりもハミング距離は大きくなるので、ハミング距離の判定する必要はなくなる。図10を参照してより詳細に説明する。 The present inventor has found that, in the two data, when both of the two data have a small number of “1”, the Hamming distance is likely to be small. First, the number of “1” s in the previous transfer data and all the next transfer candidate data in the data buffer is counted, and the hamming distance between those having a small “1” and those having a large “1” is determined. Specifically, when there are two pieces of data whose number of “1” is less than a certain number, the Hamming distance between the two pieces of data is determined first. The data having a difference in the number of “1” s in the data beyond the Hamming distance determined here obviously has a larger Hamming distance than the determined Hamming distance, so there is no need to determine the Hamming distance. . This will be described in more detail with reference to FIG.
図10は、実施の形態11のハミング距離の判定方法を説明するための、データバッファ部のデータを示す図である。 FIG. 10 is a diagram illustrating data in the data buffer unit for explaining the method of determining the Hamming distance according to the eleventh embodiment.
図10はデータバッファの状態を示しており、既にアクセスした、前アクセスデータ701に対して、ハミング距離が最も小さいデータをアクセスデータ702〜704の中から選択する。 FIG. 10 shows the state of the data buffer, and the data with the shortest Hamming distance is selected from the access data 702 to 704 with respect to the previous access data 701 already accessed.
アドレス幅とデータ幅合わせて12ビットであることを考慮して、“1”の数が少ないデータを定義する。ここでは、ある一定数を“4”とする例について述べる。 Considering that the total address width and data width are 12 bits, data with a small number of “1” is defined. Here, an example in which a certain number is set to “4” will be described.
図10では、アクセスデータ701の“1”の数は3個であり、“1”の数が少ないデータに該当する。このとき、アクセスデータ702〜704のデータの中で、“1”の数が少ないデータを確認すると、アクセスデータ702が該当しており、アクセスデータ701とアクセスデータ702のハミング距離を判定すると、3である。 In FIG. 10, the number of “1” s in the access data 701 is 3, which corresponds to data with a small number of “1” s. At this time, when data having a small number of “1” s among the data of the access data 702 to 704 is confirmed, the access data 702 corresponds, and if the hamming distance between the access data 701 and the access data 702 is determined, 3 It is.
アクセスデータ703は“1”の数が9個あり、アクセスデータ701とアクセスデータ703の“1”の数の差は、上記により求めたハミング距離より大きいため、データ間のハミング距離の判断処理をするまでもなく、アクセスデータ701とアクセスデータ703間のハミング距離は、アクセスデータ701とアクセスデータ702とのハミング距離より大きい。実際、アクセスデータ701とアクセスデータ703間のハミング距離は8である。
The
アクセスデータ704は“1”の数が6個であり、アクセスデータ701とアクセスデータ704の“1”の数の差は、上記により求めたハミング距離と等しいため、この場合では、アクセスデータ701とアクセスデータ704間のハミング距離がアクセスデータ701とアクセスデータ702とのハミング距離より大きいとは限らない。実際、アクセスデータ701とアクセスデータ704間のハミング距離では、ハミング距離は3になっている。
In the
このようにしてハミング距離を判定することにより、ハミング距離を判定する処理時間を短縮する効果を得ることができる。 By determining the hamming distance in this manner, an effect of shortening the processing time for determining the hamming distance can be obtained.
また、“1”の数がある一定数より多いデータの場合でも、データ“1”の数が少ない場合と同様に処理することができ、データ“1”の数が少ない場合の処理と、多い場合の処理は同時に実行することができる。 Further, even when the number of “1” s is larger than a certain number, the processing can be performed in the same manner as when the number of data “1” is small, and the number of data “1” is small, which is large Case processing can be performed simultaneously.
(実施の形態12)
実施の形態1乃至11では、メモリへの書き込みを例に採り説明した。本発明は、メモリの読み出し制御にも適用することができる。
(Embodiment 12)
In the first to eleventh embodiments, writing to the memory has been described as an example. The present invention can also be applied to memory read control.
実施の形態12は、次の実施の形態13とともに、メモリのリード方法を具体的に説明する例である。 The twelfth embodiment is an example for specifically explaining a memory read method together with the following thirteenth embodiment.
図11は、実施の形態12のメモリのリード方法を説明するブロック図である。 FIG. 11 is a block diagram illustrating a memory read method according to the twelfth embodiment.
図11において、CPUなどのマスターデバイス800は、メモリ900の読み出し動作を制御する読出制御部801と、メモリ900から返ってきた読み出しデータを、並び替え前の読み出し順序に並び替え戻す転送順復元部802とを備える。
In FIG. 11, a
また、メモリ900は、メモリの読み出し動作において、メモリから出力する読み出しデータの時系列上のハミング距離が最も小さくなるように、メモリ出力データの順序を並び替える転送順並替部901を備える。
Further, the
以下、上述のように構成されたメモリアクセス方法のメモリアクセス動作について説明する。 Hereinafter, a memory access operation of the memory access method configured as described above will be described.
マスターデバイス800で発生したメモリ900へのリード要求803に対し、メモリ900では、所定のデータを、即時には出力せず、一旦、転送順並替部901に蓄積する。
In response to a
転送順並替部901では、実施の形態1乃至11で詳述した方法と同様な方法により転送データと次転送データとのハミング距離が最も小さくなるようにデータの書き込み順序を並び替え、リードデータバス804によりマスターデバイス800へ出力する。
The transfer
また、転送順並替部901により並び替えた情報を、リードデータ並べ替え情報伝達ライン805によりマスターデバイス800に伝える。これを受けてマスターデバイス800は、読出制御部801で読み出しリクエストした順に、転送順復元部802によって転送順序を元に戻す。
Further, the information rearranged by the transfer
このように、実施の形態12によれば、メモリ900から出力する読み出しデータの時系列上のハミング距離が最も小さくなるように、メモリ出力データの順序を並び替え、かつ、メモリ900から返ってきた読み出しデータを、並び替え前の読み出し順序に並び替え戻しているので、読み出し制御時において、読み出しデータラインのビット変化数を削減することができ、メモリアクセス動作の消費電力を削減することができる。
As described above, according to the twelfth embodiment, the order of the memory output data is rearranged and returned from the
(実施の形態13)
実施の形態13は、実施の形態12で説明した読出し制御方法に加え、読み出し制御用のアドレスデータのビット変化量にも着目した例である。
(Embodiment 13)
In the thirteenth embodiment, in addition to the read control method described in the twelfth embodiment, attention is also paid to a bit change amount of address data for read control.
図12は、実施の形態13のメモリのリード方法を説明するブロック図である。本実施の形態の説明に当たり、図11と同一構成要素には同一符号を付して重複箇所の説明を省略する。 FIG. 12 is a block diagram for explaining a memory read method according to the thirteenth embodiment. In the description of the present embodiment, the same components as those in FIG.
図12において、マスターデバイス1000の読出制御部1001は、読出アドレス並替部1002をさらに備える。読出アドレス並替部1002は、読み出し制御用のアドレスの時系列上のハミング距離が最も小さくなるように、読み出しアドレス順序を並び替える。
In FIG. 12, the
以下、上述のように構成されたメモリアクセス方法のメモリアクセス動作について説明する。 Hereinafter, a memory access operation of the memory access method configured as described above will be described.
マスターデバイス1000で発生したメモリ900へのリード要求を、メモリ900に対して即時には出力せず、一旦、読出制御部1001内の読み出しアドレス並替部1002に蓄積する。
A read request to the
読出アドレス並替部1002では、実施の形態1乃至11で詳述した方法により、転送アドレスデータと次転送アドレスデータとのハミング距離が最も小さくなるようにデータの書き込み順序を並び替え、メモリ読み出し制御用アドレス1003によりメモリ900へ出力する。
The read
次に、上述した実施の形態12等の方法により、メモリ900からマスターデバイス1000へデータを転送する。
Next, data is transferred from the
このようにすることで、実施の形態12による効果に加え、マスターデバイス1000からメモリ900への読み出し指定のアドレスラインのビット変化量も削減でき、メモリアクセス動作の消費電力をより一層削減することができる。
By doing so, in addition to the effects of the twelfth embodiment, the bit change amount of the address line designated for reading from the
ところで、以上述べた各実施の形態1乃至13を組み合わせて実施しても良いことは言うまでもない。例えば、実施の形態1乃至11の方法を用いてメモリに対して書き込みを行い、実施の形態12及び13の方法を用いてメモリから読み出しを行うようにしても良い。一例として、実施の形態13の方法によってアドレスを出力し、実施の形態12の方法によって、メモリ側からデータを出力し、メモリインタフェース機能で並び替え前の読み出し順序にデータを並び替え戻すメモリアクセス方法が採用できる。このように組み合わせれば、ライト動作とリード動作、さらには制御用アドレスを並べ替えるリード動作を、共存させることができ、各々の効果もそのまま得ることができる。
Needless to say, the first to thirteenth embodiments described above may be combined. For example, writing to the memory may be performed using the methods of
また、マスターデバイスがCPU以外の装置であっても良く、メモリは外付け、内部メモリいずれであっても良い。 Further, the master device may be a device other than the CPU, and the memory may be either an external device or an internal memory.
(実施の形態14)
実施の形態14は、メモリへの書き込み動作に適用する場合の具体的な装置の構成例である。
(Embodiment 14)
The fourteenth embodiment is a specific configuration example of an apparatus when applied to a write operation to a memory.
図13は、本発明の実施の形態14に係るメモリアクセス方法を示すブロック図である。本実施の形態の説明に当たり、図1と同一構成要素には同一符号を付して重複箇所の説明を省略する。 FIG. 13 is a block diagram showing a memory access method according to Embodiment 14 of the present invention. In the description of the present embodiment, the same components as those in FIG.
図13において、CPUなどのマスターデバイス1100は、発生したメモリアクセスデータを格納するデータバッファ1101、次転送候補データを格納する次転送候補データバッファ部1102、セレクタ1103、既にアクセス済みの前アクセスデータを格納する転送データ格納部1104、及び比較器1105を備えて構成される。
In FIG. 13, a
次転送候補データバッファ部1102は、並び替えを行う対象データを一次格納する。
The next transfer candidate
比較器1105は、次転送候補データバッファ部1102内の全データと前転送データとを比較する、転送データと次転送候補データとの間の最小ハミング距離検出器である。
The
比較器1105は、具体的には、次転送候補データバッファ部1102内のデータ転送順全ての組合せを通して、最もビット変化の小さい転送順序を判定するビット演算器、及びビット変化判定器から構成され、より具体的には、データ配列中のビットデータ“1”の数を数えるビットカウンタ、前転送データのビットデータ“1”の数を記憶するビット1レジスタ、及び前記ビット1レジスタに格納されている値と次転送候補データバッファ部1102内の各データのビットデータ“1”の数とを比較するビット1比較器から構成される。
Specifically, the
セレクタ1103は、上記ビット変化判定器によって判定されたデータ順に、次転送候補データバッファ部1102からデータを取り出してメモリ200へ出力する。
The
以下、上述のように構成されたメモリアクセス方法及びメモリアクセス装置のメモリアクセス動作について説明する。 Hereinafter, a memory access method and a memory access operation of the memory access device configured as described above will be described.
マスターデバイス1100により発生したメモリ200への書き込みデータを、データバッファ1101から読み出し、一旦、次転送候補データバッファ部1102に蓄積する。
Write data to the
次に、比較器1105は、転送データ格納部1104に格納されている既にアクセス済みの前アクセスデータと次転送候補データバッファ部1102内の全データとを比較し、比較結果を選択信号としてセレクタ1103に出力する。セレクタ1103は、前アクセスデータとのハミング距離が最も小さい次転送データを、次転送候補データバッファ部1102内のデータから選択して転送データ格納部1104に出力する。
(実施の形態15)
実施の形態15は、シリアルインタフェースのメモリアクセスに適用する場合の具体的な装置の構成例である。
Next, the
(Embodiment 15)
The fifteenth embodiment is a specific configuration example of an apparatus when applied to serial interface memory access.
パラレルインタフェースの場合では、前転送データと次転送データとのデータが一致していた場合では、ハミング距離が最も近く、同じデータを2回連続で転送しても、メモリ間バスラインのビット変化はないため、バスラインの電力は消費しない。 In the case of the parallel interface, if the data of the previous transfer data and the next transfer data match, the Hamming distance is the shortest, and even if the same data is transferred twice in succession, the bit change of the bus line between the memories is There is no power consumption on the bus line.
しかし、シリアルインタフェースの場合では、前転送データと次転送データとのデータが一致していた場合でも、1ビットずつ転送されるため、メモリ間バスラインのビット変化を生じ、同じデータの2回連続転送であっても、1回転送分の電力を、そのまま2回消費してしまう。 However, in the case of the serial interface, even if the data of the previous transfer data and the next transfer data match, since the data is transferred bit by bit, the bit line of the bus line between the memories is changed, and the same data is continuously generated twice. Even for the transfer, the power for one transfer is consumed twice as it is.
そこで、実施の形態15では、シリアルインタフェースのメモリアクセスに適用する場合、マスターデバイスで発生した次転送データの一部、若しくは全部を、前転送データ比較し、次転送データの一部、若しくは全部が、前転送データと一致した場合、シリアルインタフェースの一致した分のビットは変化させない。 Therefore, in the fifteenth embodiment, when applied to memory access of the serial interface, a part or all of the next transfer data generated in the master device is compared with the previous transfer data, and a part or all of the next transfer data is If it matches the previous transfer data, the bit corresponding to the serial interface is not changed.
その代わりに、一致検出信号をメモリ側に出すことで、メモリ側でも、次転送データの一部、若しくは全部を、前転送データの一部、若しくは全部から引用することで、転送を正常に完了することができる。 Instead, by issuing a match detection signal to the memory side, the memory side can complete transfer normally by quoting part or all of the next transfer data from part or all of the previous transfer data. can do.
上述の具体的な例として、ライトデータの下位4ビットが一致の場合、上述の処理を行う場合を図14により説明する。 As a specific example described above, a case where the above processing is performed when the lower 4 bits of the write data match will be described with reference to FIG.
図14は、本発明の実施の形態15に係るメモリアクセス方法を示すブロック図である。本実施の形態の説明に当たり、図13と同一構成要素には同一符号を付して重複箇所の説明を省略する。 FIG. 14 is a block diagram showing a memory access method according to Embodiment 15 of the present invention. In the description of the present embodiment, the same components as those in FIG.
図14において、CPUなどのマスターデバイス1200は、発生したメモリアクセスデータを格納するデータバッファ1201、既にアクセス済みの前アクセスデータを格納する転送データ格納部1202、及び比較器1203を備えて構成される。転送データ格納部1202の出力は、ライトデータシリアルライン1204によりメモリ200に渡され、比較器1203による比較結果は、一致検出情報伝達ライン1205によりメモリ200に渡される。すなわち、マスターデバイス1200は、図13のマスターデバイス1100から次転送候補データバッファ部1102及びセレクタ1103を取り去った代わりに一致情報をメモリ200に出力する構成となっている。上述したように、シリアルインタフェースの場合の消費電力低減を目的とするため、ライトデータシリアルライン1204を用いる例について説明するが、パラレルインタフェースに適用できることは勿論である。
In FIG. 14, a
以下、上述のように構成されたメモリアクセス方法のメモリアクセス動作について説明する。 Hereinafter, a memory access operation of the memory access method configured as described above will be described.
マスターデバイス1200とメモリ200は、シリアルデータライン1204で接続されている。ライトされるデータはデータ1301、データ1302の順である。
The
まず、データ1301が、転送データ格納部1202からシリアルデータライン1204を介してメモリ200にライトされる。
First,
次に、転送データ格納部1202に格納されている既に転送済みのライトデータの下位4ビットと、データバッファ1201に格納されている次転送データの下位4ビットとを比較器1203により比較する。
Next, the lower 4 bits of the already transferred write data stored in the transfer
このとき、ライトデータ1301とライトデータ1302の下位4ビットは一致するので、ライトデータ1302の転送時、下位4ビットはシリアルデータライン1204のビットを変化させない。
At this time, since the lower 4 bits of the
その代わり、比較器1203から、一致検出情報ライン1205を介して一致情報をメモリ200に伝え、これにより、メモリ200は、転送データの下位4ビットが前転送データの下位4ビットと同一であることを識別し、転送を正常に完了する。
Instead, the coincidence information is transmitted from the
これにより、メモリ間のビット変化量を抑制することができ、ローパワー化を実現することができる。 Thereby, the amount of bit change between memories can be suppressed, and low power can be realized.
ここで、複数の予約データがある場合には、予約データ毎にID番号を設け、一致検出情報ライン1205でID番号を伝達することで、複数の予約データに対応することができる。
Here, when there are a plurality of reservation data, an ID number is provided for each reservation data, and the ID number is transmitted through the coincidence
(実施の形態16)
実施の形態16は、携帯電話端末のロジックLSIのメモリアクセス装置に適用した場合の例である。
(Embodiment 16)
The sixteenth embodiment is an example when applied to a logic LSI memory access device of a mobile phone terminal.
図15は、本発明の実施の形態16に係るメモリアクセス装置を示すブロック図であり、メモリへの書き込み動作に適用する場合の構成例である。図13の装置の具体例に対応するものである。 FIG. 15 is a block diagram showing a memory access device according to the sixteenth embodiment of the present invention, which is a configuration example when applied to a write operation to a memory. This corresponds to a specific example of the apparatus of FIG.
図15において、携帯電話機などの携帯端末装置2000は、装置全体を制御するCPU2100、外部メモリを制御するロジックLSI2200、ロジックLSI2200により書き込み制御される複数の外部メモリ2301〜2303(外部メモリ<1>〜<3>)を備える。
In FIG. 15, a
ロジックLSI2200は、CPU2100からのメモリ制御要求を基にメモリ制御部2211〜2213(メモリ制御部<1>〜<3>)を制御するCPUIF2210、及び外部メモリ2301〜2303を制御するメモリ制御部2211〜2213(メモリ制御部<1>〜<3>)を備えて構成される。メモリ制御部2211〜2213(メモリ制御部<1>〜<3>)は、同一構成を採るためメモリ制御部2211(メモリ制御部<1>)を代表して説明する。
The
メモリ制御部2211(メモリ制御部<1>)は、発生したメモリアクセスデータを格納するデータバッファ2221、比較段数制御を行う比較段数制御部2222、次転送候補データを格納する次転送候補データバッファ部2223、セレクタ2224、既にアクセス済みの前アクセスデータを格納する転送データ格納部2225、及び比較器2226を備えて構成される。
The memory control unit 2211 (memory control unit <1>) includes a
比較段数制御部2222は、CPUIF2210からの指示に従ってデータバッファの使用段数を設定し、低消費電力効果を重視する場合には使用するデータバッファ数を増やし、処理速度を重視する場合には使用するデータバッファ数を減らす制御を行う。上記設定は、CPU2100からの指示を受けたCPUIF2210により設定される。なお、CPU2100は、別途、省電力モード設定処理を実行し、その設定処理実行中に行われたユーザ指定又はデータ量などにより適応的にデータバッファ数を変更可能である。
The comparison stage number control unit 2222 sets the number of used data buffers in accordance with an instruction from the
次転送候補データバッファ部2223は、並び替えを行う対象データを一次格納する。 The next transfer candidate data buffer unit 2223 primarily stores target data to be rearranged.
比較器2226は、次転送候補データバッファ部2223内の全データと前転送データとを比較する、転送データと次転送候補データとの間の最小ハミング距離検出器である。
The
比較器2226は、具体的には、次転送候補データバッファ部2223内のデータ転送順全ての組合せを通して、最もビット変化の小さい転送順序を判定するビット演算器、及びビット変化判定器から構成され、より具体的には、データ配列中のビットデータ“1”の数を数えるビットカウンタ、前転送データのビットデータ“1”の数を記憶するビット1レジスタ、及び前記ビット1レジスタに格納されている値と次転送候補データバッファ部2223内の各データのビットデータ“1”の数とを比較するビット1比較器から構成される。
Specifically, the
セレクタ2224は、上記ビット変化判定器によって判定されたデータ順に、次転送候補データ格納部2223からデータを取り出してメモリ2301(外部メモリ<1>)へ出力する。
The
以下、上述のように構成されたメモリアクセス方法及びメモリアクセス装置のメモリアクセス動作について説明する。 Hereinafter, a memory access method and a memory access operation of the memory access device configured as described above will be described.
比較段数制御部2222は、設定したデータバッファ数でデータの書き込み順序を並び替えが行われるように、次転送候補データバッファ部2223及び比較器2226の比較段数を制御する。
The comparison stage number control unit 2222 controls the comparison stage numbers of the next transfer candidate data buffer unit 2223 and the
メモリ制御部2211(メモリ制御部<1>)により発生したメモリ2301(メモリ<1>)への書き込みデータを、データバッファ2221から読み出し、一旦、次転送候補データバッファ部2223に蓄積する。
Write data to the memory 2301 (memory <1>) generated by the memory control unit 2211 (memory control unit <1>) is read from the
次に、比較器2226は、転送データ格納部2225に格納されている既にアクセス済みの前アクセスデータと次転送候補データバッファ部2223内の全データとを比較し、比較結果を選択信号としてセレクタ2224に出力する。セレクタ2224は、前アクセスデータとのハミング距離が最も小さい次転送データを、次転送候補データバッファ部2223内のデータから選択して転送データ格納部2225に出力する。
Next, the
以上は、メモリ制御部2211(メモリ制御部<1>)のメモリ<1>書き込み動作例であるが、メモリ制御部2212,2213(メモリ制御部<2>,<3>)のメモリ<2>,<3>)への書き込み動作についても同様である。
The above is an example of the memory <1> write operation of the memory control unit 2211 (memory control unit <1>), but the memory <2> of the
このように、実施の形態16によれば、メモリアクセス方法及び装置を携帯電話機などの携帯端末装置2000に適用することができ、携帯端末装置2000のメモリアクセス動作の際のIO消費電流を大幅に低減することで、ロジックLSI2200延いてはロジックLSI2200を搭載する携帯端末装置2000全体の消費電力の削減を図ることができる。
As described above, according to the sixteenth embodiment, the memory access method and apparatus can be applied to the
また、メモリアクセスを蓄積できるデータバッファ数を制御することにより、低消費電力効果と動作速度とを適用的に選択することができる。 Further, by controlling the number of data buffers that can store memory accesses, the low power consumption effect and the operation speed can be selected appropriately.
(実施の形態17)
実施の形態17は、実施の携帯16と同様に携帯電話端末のロジックLSIのメモリアクセス装置に適用した場合の例である。
(Embodiment 17)
The seventeenth embodiment is an example in which the present invention is applied to a logic LSI memory access device of a mobile phone terminal, as in the case of the mobile phone 16.
図16は、本発明の実施の形態17に係るメモリアクセス装置を示すブロック図であり、メモリからの読み出し動作に適用する場合の構成例である。図11の装置の具体例に対応するものである。 FIG. 16 is a block diagram showing a memory access device according to the seventeenth embodiment of the present invention, which is a configuration example when applied to a read operation from a memory. This corresponds to a specific example of the apparatus of FIG.
本実施の形態は、図15の携帯端末装置2000に適用した例であり、図15と同一構成部分には同一符号を付している。但し、本実施の形態に係るメモリアクセス方法及び装置は、図15以外の他の端末装置に適用できることは勿論である。
The present embodiment is an example applied to the
図16において、携帯端末装置2000は、装置全体を制御するCPU2100、外部メモリを制御するロジックLSI2400、ロジックLSI2400により読み出し制御される複数の外部メモリ2501〜2503(外部メモリ<1>〜<3>)を備える。
In FIG. 16, a
ロジックLSI2400は、CPU2100からのメモリ制御要求を基に転送順復元部2411〜2413(転送順復元部<1>〜<3>)を制御するCPUIF2410、及び外部メモリ2501〜2503から返ってきた読み出しデータを、並び替え前の読み出し順序に並び替え戻す制御を行う転送順復元部2411〜2413(転送順復元部<1>〜<3>)を備えて構成される。転送順復元部2411〜2413(転送順復元部<1>〜<3>)は、同一構成を採るため転送順復元部2411(転送順復元部<1>)を代表して説明する。
The
転送順復元部2411(転送順復元部<1>)は、転送データを格納する転送データバッファ部2421、比較段数制御を行う比較段数制御部2422を備えて構成される。
The transfer order restoration unit 2411 (transfer order restoration unit <1>) includes a transfer data buffer unit 2421 for storing transfer data, and a comparison stage
一方、メモリ2501〜2503(外部メモリ<1>〜<3>)は、読み出し動作において、出力する読み出しデータの時系列上のハミング距離が最も小さくなるように、メモリ出力データの順序を並び替えるリード出力部2511〜2513を備える。メモリ2501〜2503(外部メモリ<1>〜<3>)は、同一構成を採るためメモリ2501(外部メモリ<1>)を代表して説明する。
On the other hand, the
メモリ2501(外部メモリ<1>)のリード出力部2511は、前記転送順復元部2411(転送順復元部<1>)の比較段数制御部2422の比較段数制御に対応する比較段数制御を行う比較段数制御部2522、読み出したデータ2521を格納する次転送候補データバッファ部2523、セレクタ2524、既にアクセス済みの前アクセスデータを格納する転送データ格納部2525、及び比較器2526を備えて構成される。
The read
比較段数制御部2522は、ロジックLSI2400からの指示に従ってデータバッファの使用段数を設定し、低消費電力効果を重視する場合には使用するデータバッファ数を増やし、処理速度を重視する場合には使用するデータバッファ数を減らす制御を行う。上記設定は、CPU2100からの指示を受けたCPUIF2410により設定される。
The comparison stage number control unit 2522 sets the number of used data buffers in accordance with an instruction from the
次転送候補データバッファ部2523は、並び替えを行う対象データを一次格納する。
The next transfer candidate
比較器2526は、次転送候補データバッファ部2523内の全データと前転送データとを比較する、転送データと次転送候補データとの間の最小ハミング距離検出器である。
The
比較器2526は、具体的には、次転送候補データバッファ部2523内のデータ転送順全ての組合せを通して、最もビット変化の小さい転送順序を判定するビット演算器、及びビット変化判定器から構成され、より具体的には、データ配列中のビットデータ“1”の数を数えるビットカウンタ、前転送データのビットデータ“1”の数を記憶するビット1レジスタ、及び前記ビット1レジスタに格納されている値と次転送候補データバッファ部2523内の各データのビットデータ“1”の数とを比較するビット1比較器から構成される。
Specifically, the
セレクタ2524は、上記ビット変化判定器によって判定されたデータ順に、次転送候補データ格納部2523からデータを取り出して転送データ格納部2525へ出力する。
The
以下、上述のように構成されたメモリアクセス方法及びメモリアクセス装置のメモリアクセス動作について説明する。 Hereinafter, a memory access method and a memory access operation of the memory access device configured as described above will be described.
ロジックLSI2400の転送順復元部2411(転送順復元部<1>)の比較段数制御部2422と、メモリ2501(外部メモリ<1>)のリード出力部2511の比較段数制御部2522は共に、設定したデータバッファ数でデータの書き込み順序を並び替えが行われるように、転送データバッファ部2421又は次転送候補データバッファ部2523及び比較器2526の比較段数を制御する。
Both the comparison stage
まず、メモリ2501(外部メモリ<1>)側では、リード出力部2511がデータ2521を読み出し、一旦、次転送候補データバッファ部2523に蓄積する。
First, on the memory 2501 (external memory <1>) side, the read
次に、比較器2526は、転送データ格納部2525に格納されている既にアクセス済みの前アクセスデータと次転送候補データバッファ部2523内の全データとを比較し、比較結果を選択信号としてセレクタ2524に出力する。セレクタ2524は、前アクセスデータとのハミング距離が最も小さい次転送データを、次転送候補データバッファ部22523内のデータから選択して転送データ格納部2525に出力する。転送データ格納部2525に格納された並べ替え後のデータは、ロジックLSI2400の転送順復元部2411(転送順復元部<1>)に送られる。
Next, the
ロジックLSI2400側では、転送順復元部2411(転送順復元部<1>)の転送データバッファ部2421が、メモリ2501(外部メモリ<1>)のリード出力部2511の比較器2526の比較結果を基に、転送データ格納部2525からのデータを、並び替え前の読み出し順序に並び替え戻す。
On the
以上は、メモリ2501(外部メモリ<1>)のデータを読み出すロジックLSI2400の転送順復元部2411(転送順復元部<1>)の読み出し動作例であるが、転送順復元部2412,2413(転送順復元部<2>,<3>)及びメモリ2502,2503(外部メモリ<2>,<3>)のデータ読み出し動作についても同様である。
The above is an example of the read operation of the transfer order restoring unit 2411 (transfer order restoring unit <1>) of the
このように、実施の形態17によれば、メモリアクセス方法及び装置を携帯電話機などの携帯端末装置2000に適用することができ、読み出し制御時において、読み出しデータラインのビット変化数を削減することでメモリアクセス動作の消費電力を削減することができる。
Thus, according to the seventeenth embodiment, the memory access method and apparatus can be applied to the
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。 The above description is an illustration of a preferred embodiment of the present invention, and the scope of the present invention is not limited to this.
また、上記各実施の形態では、メモリアクセス方法及びメモリアクセス装置という名称を用いたが、これは説明の便宜上であり、プロセッサ、半導体記憶装置等でもよいことは勿論である。 In the above embodiments, the names “memory access method” and “memory access device” are used. However, this is for convenience of explanation, and it goes without saying that a processor, a semiconductor memory device, or the like may be used.
また、例示したアドレス、アクセスデータ及びビット変化は、ビット幅、データ転送数など共に一例であって他の例でもよいことは言うまでもない。 Needless to say, the illustrated address, access data, and bit change are examples of the bit width, the number of data transfers, and the like, and may be other examples.
また、上記メモリアクセス方法及びメモリアクセス装置を構成する各回路部の種類、数及び接続方法などは前述した実施の形態に限られない。 Further, the type, number, connection method, and the like of each circuit unit constituting the memory access method and the memory access device are not limited to the above-described embodiments.
本発明に係るメモリアクセス方法及びメモリアクセス装置は、半導体記憶装置を有する電子回路システム、例えば、携帯電話機などの通信端末装置に実装されるメモリアクセス装置として有用である。本発明は、好適には外部メモリアクセス、内部メモリアクセス、CPUアクセスなどで利用可能であるが、これに限定はされない。 The memory access method and the memory access device according to the present invention are useful as a memory access device mounted on an electronic circuit system having a semiconductor memory device, for example, a communication terminal device such as a mobile phone. The present invention can be preferably used for external memory access, internal memory access, CPU access, etc., but is not limited thereto.
100,600,800,1000,1100,1200 マスターデバイス
101,1101,1201 データバッファ
102 メモリアクセス順序並替部
103 ライトデータバス及びアドレスデータバス
200,900,2301,2302,2303,2501,2502,2503 メモリ
601 予約データ格納部
602 一致検出部
801,1001 読出制御部
802,2411,2412,2413 転送順復元部
901 転送順並替部
1002 読出アドレス並替部
1102,2223,2523 次転送候補データバッファ部
1103,2224,2524 セレクタ
1104,1202,2225,2525 転送データ格納部
1105,1203,2226,2526 比較器
2000 携帯端末装置
2100 CPU
2200 ロジックLSI
2211,2212,2213 メモリ制御部
2421 転送データバッファ部
2511,2512,2513 リード出力部
2222,2422,2522 比較段数制御部
100, 600, 800, 1000, 1100, 1200
2200 Logic LSI
2211, 2122, 2213 Memory control unit 2421 Transfer
Claims (14)
前記ビット変化が前記予約データと一致していることを判定するステップと、
前記ビット変化が前記予約データと一致しているとき、前記転送データから前記次転送データへの変化を禁止するステップと、
前記一致情報をメモリ側に伝えることでデータ転送を行うステップと
を有することを特徴とするメモリアクセス方法。 Storing all or part of bit changes of the transfer data and the next transfer data in advance as reserved data;
Determining that the bit change matches the reserved data;
Prohibiting a change from the transfer data to the next transfer data when the bit change matches the reserved data;
And transferring the data by transmitting the coincidence information to the memory side.
前記連続するメモリアクセスの終わりを検出すると、請求項1記載のメモリアクセス方法を繰り返して、次転送候補データバッファ部の残りのデータを全てメモリへ出力するステップとを有することを特徴とするメモリアクセス方法。 Detecting the end of successive memory accesses;
Upon detecting the end of memory access said consecutive, repeated memory access method of claim 1, wherein, to a feature of all the remaining data of the next transfer candidate data buffer unit to have a step of outputting to the memory Rume Mori access method.
前記メモリ側で並び替えた情報をメモリインタフェース機能に転送し、かつ、前記メモリ側で並び替えた情報を用いて、前記メモリから返ってきた読み出しデータを、前記並び替え前の読み出し順序に並び替え戻すステップと
を有することを特徴とするメモリアクセス方法。 Rearranging the order of the memory output data so that the Hamming distance on the time series of read data output from the memory is minimized;
The information rearranged on the memory side is transferred to the memory interface function, and the read data returned from the memory is rearranged in the reading order before the rearrangement using the information rearranged on the memory side. And a returning step. A memory access method comprising:
並び替えたデータによりメモリへのアクセスを行うステップと、
ハミング距離が最も小さくなるように書き込み順序の並び替えを検討するデータの候補数と、並び替え候補データを確保するために要する転送時間のオーバヘッドとを選択するステップと、
次転送データの選択候補数を可変制御するステップと
を有することを特徴とするメモリアクセス方法。 Rearranging the data writing order so that the Hamming distance between the transfer data and the next transfer data is minimized;
Accessing the memory with the sorted data; and
Selecting the number of data candidates for which rearrangement of the writing order is considered so as to minimize the Hamming distance, and the overhead of the transfer time required to secure the rearrangement candidate data;
And a step of variably controlling the number of selection candidates for the next transfer data.
前記メモリアクセスが発生するまでは、次転送候補データバッファ部をキャッシュとしても機能させる読出し制御機能を用いて、選択できる転送候補数が少なくなっていっても、残りの転送候補の中で、前記次転送候補データバッファ部が空になるまで前記次転送候補データバッファ部内のデータを全て読み出すステップとを有することを特徴とするメモリアクセス方法。 Detecting occurrence of memory access;
Until the memory access occurs, using the read control function that allows the next transfer candidate data buffer unit to function as a cache, even if the number of transfer candidates that can be selected decreases, among the remaining transfer candidates, And a step of reading all data in the next transfer candidate data buffer unit until the next transfer candidate data buffer unit becomes empty.
前記メモリ側で並び替えた情報を、メモリ読み出しデータ受け取り側へ伝送する並替情報送信手段とをメモリ側に備え、
前記メモリ側で並び替えた情報を用いて、前記メモリから返された読み出しデータを、前記並び替え前の読み出し順序に並び替え戻す読出データ順序復元手段と
を備えることを特徴とするメモリアクセス装置。 Rearrangement means for rearranging the order of the memory output data so that the Hamming distance on the time series of read data output from the memory is minimized;
The memory side is provided with rearrangement information transmitting means for transmitting the information rearranged on the memory side to the memory read data receiving side,
A memory access device comprising: read data order restoring means for rearranging read data returned from the memory to the read order before the rearrangement using the information rearranged on the memory side.
前記一致情報をメモリ側に伝えることでデータ転送を行う伝送手段と
を備えることを特徴とするメモリアクセス装置。 Determining means for determining whether all or part of the data array of the transfer data and the next transfer data match;
A memory access device comprising: a transmission means for transferring data by transmitting the coincidence information to the memory side.
前記ビット変化が前記予約データと一致していることを判定する判定手段と、
前記一致情報をメモリ側に伝えることでデータ転送を行う伝送手段と
を備えることを特徴とするメモリアクセス装置。 Reservation data storage means for storing all or part of bit changes of transfer data and next transfer data as reservation data in advance,
Determining means for determining that the bit change matches the reserved data;
A memory access device comprising: a transmission means for transferring data by transmitting the coincidence information to the memory side.
転送データと次転送データとのハミング距離が最も小さくなるようにデータの書き込み順序を並び替える並替手段と、
ハミング距離が最も小さくなるように書き込み順序の並び替えを検討するデータの候補数と、並び替え候補データを確保するために要する転送時間のオーバヘッドとを選択するモード選択手段と、
次転送データの選択候補数を可変制御する可変制御手段と
を備えることを特徴とするメモリアクセス装置。 A memory access device for controlling writing to a memory,
Rearrangement means for rearranging the data writing order so that the Hamming distance between the transfer data and the next transfer data is minimized;
Mode selection means for selecting the number of data candidates for which rearrangement of the writing order is considered so as to minimize the Hamming distance, and the overhead of the transfer time required to secure the rearrangement candidate data;
A memory access device comprising: variable control means for variably controlling the number of selection candidates for next transfer data.
前記マスターデバイスは、発生した次転送データの一部又は全部を、前転送データと比較する比較手段と、
前記比較結果に基づいて、次転送データの一部又は全部が、前転送データと一致した場合、一致検出信号をメモリ側に出力する一致検出信号出力手段を備え、
前記メモリ側は、シリアルインタフェースにより前記マスターデバイスからの前記一致検出信号を受け取る受信手段と、
前記受信手段により前記一致検出信号を受け取ると、前記一致検出信号に基づいて、次転送データの一部又は全部を、前転送データの一部又は全部から引用して、転送を正常に完了する引用手段と
を備えることを特徴とするメモリアクセス装置。 A serial interface memory access device that transfers data generated by a master device to the memory side,
The master device includes a comparison unit that compares part or all of the generated next transfer data with the previous transfer data;
Based on the comparison result, when a part or all of the next transfer data matches the previous transfer data, it comprises a match detection signal output means for outputting a match detection signal to the memory side,
The memory side has a receiving means for receiving the coincidence detection signal from the master device through a serial interface;
When the coincidence detection signal is received by the receiving means, a part or all of the next transfer data is quoted from a part or all of the previous transfer data based on the coincidence detection signal, and the transfer is completed successfully. And a memory access device.
The memory access device according to claim 10, wherein the transmission unit performs data transfer by serial communication.
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