JP4182630B2 - ダイヤフラム構造体、微小トランスジューサ、およびこれらの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイヤフラム構造体、これを用いた圧力センサ，デフォーマルミラー等の微小トランスジューサ、およびこれらの製造方法に関し、特に、歩留まりの高いダイヤフラム構造体、微小トランスジューサ、およびこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、半導体プロセスに基づいた微細加工技術等を用いて作製されるダイヤフラム構造体、およびダイヤフラム構造体を有する微小トランスデューサが注目されている。これらは半導体プロセスを利用して作製されるため、小型化・大量生産が可能であり、また、微小トランスデューサにおいては、ダイヤフラム構造体と共に駆動回路や検出回路を集積化できるという特長がある。
【０００３】
図１１は、従来の代表的な微小トランスデューサとしての圧力センサを示す。同図（ａ）に示す圧力センサ５０は、逆Ｕ字状のダイヤフラム５１と、ダイヤフラム５１の表面に形成された歪みゲージとしてのピエゾ抵抗素子５２とからなり、表面のピエゾ抵抗素子５２のパターンと裏面からの深い異方性エッチングのマスクとの位置合わせを行って製作される（両面処理方法）。一方、同図（ｂ）に示す圧力センサ５０は、空隙部５３を有するダイヤフラム５１と、ダイヤフラム５１の表面に形成された歪みゲージとしてのピエゾ抵抗素子５２とからなり、通常のＩＣプロセスと同様に片面処理により両者の位置合わせを行って製作される（片面処理方法）。ここで、両面処理方法よりも片面処理方法の方が位置合わせ精度が高いため、圧力センサの小型化には片面処理方法が適している。
【０００４】
このような片面処理方法による従来の圧力センサの製造方法として、例えば、特開平６−１１２５０９号公報に示されるものがある。
【０００５】
図１２および図１３は、その製造工程を示す。まず、図１２（ａ）に示すように、ガラス基板１０１上にプラズマＣＶＤ(chemical vapor deposition:化学蒸着）法により厚さ２００ｎｍの多結晶シリコンからなる犠牲層１０２を着膜し、その犠牲層１０２を通常のフォトリソフラフィー技術およびエッチング技術により直径が１００μｍとなるようにパターニングする。続いて、この犠牲層１０２を覆うようにシリコン窒化膜１０３をプラズマＣＶＤ法により形成する。なお、犠牲層１０２は後工程でエッチングされ、空洞部となる。次に、図１２（ｂ）に示すように、シリコン窒化膜１０３上に後工程でピエゾ抵抗素子となるｐ型多結晶シリコン１０４をプラズマＣＶＤ法により形成す。次に、図１２（ｃ）に示すように、通常のフォトリソフラフィー技術およびエッチング技術により多結晶シリコン１０４をパターニングして、ピエゾ抵抗素子１０４Ａ，１０４Ｂを形成する。次に、図１１（ｄ）に示すように、ピエゾ抵抗素子１０４Ａ，１０４Ｂを保護するためにシリコン窒化膜からなる保護膜１０５を全面に着膜する。
【０００６】
次に、犠牲層１０２の表面の一部が露出するよう、図１３（ａ）に示すように、シリコン窒化膜１０３および保護膜１０５をフォトリソフラフィー技術およびエッチング技術によりパターニングして除去し、開口部１０９を形成する。続いて、ＫＯＨ（水酸化カリウム）溶液に浸漬して開口部１０９を通して犠牲層１０２をエッチングした後、洗浄し、乾燥させ空洞部１０６を形成する。ＫＯＨによる犠牲層１０２のエッチングは、犠牲層１０２を構成するシリコンをエッチングするときに生じる水素の泡によりエッチング液が循環されるため、犠牲層１０２の入り組んだ部分のエッチングが可能となる。このようにシリコン窒化膜１０３を残して、その下層の犠牲層１０２を除去して立体的な形状を形成するプロセスを犠牲層プロセスと呼ぶ。次に、図１３（ｂ）に示すように、ピエゾ抵抗素子１０４Ａ，１０４Ｂの保護膜１０５を通常のフォトリソフラフィー技術およびエッチング技術によりパターニングしてコンタクトホール１０５ａ，１０５ｂを形成し、アルミニウムからなる配線１０７Ａ，１０７Ｂを形成する。最後に、図１３（ｃ）に示すように、プラズマＣＶＤ法によりシリコン窒化膜１０８を着膜し、充填部１０８ａによって開口部１０９を塞ぎ、ダイヤフラムを有する小型な圧力センサが完成する。
【０００７】
【発明が解決しようとする課題】
しかし、従来の圧力センサの製造方法によると、空洞部１０６を形成するために犠牲層プロセスを利用していることから、犠牲層１０２をエッチングする際に発生する水素の泡の圧力によってダイヤフラム構造体が破壊される場合があり、歩留まりが低いという問題がある。また、犠牲層１０２の入り組んだ部分に対して確実にエッチングしても、その後の洗浄・乾燥を行うことも難しく、空洞部１０６内にエッチング液や洗浄液が残る場合があり、更に歩留まりが低下する。
【０００８】
従って、本発明の目的は、歩留まりの高いダイヤフラム構造体、微小トランスジューサ、およびこれらの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するため、基板上に、ダイヤフラム部およびダイヤフラム部を支持する胴体部を含むダイヤフラム構成要素を形成してなるダイヤフラム構造体において、前記ダイヤフラム構成要素は、薄膜から形成され、前記胴体部は、前記基板上に接合され、前記ダイヤフラム部は、前記胴体部に接合されたことを特徴とするダイヤフラム構造体を提供する。
エッチング液を用いずにダイヤフラム構成要素を接合してダイヤフラム構造体を形成することにより、歩留まりが高くなる。胴体部とダイヤフラム部は、ともに接合してもよく、予め胴体部を基板上に半導体プロセスを用いて着膜し、その胴体部の上にダイヤフラム部を接合してもよい。
【００１０】
本発明は、上記目的を達成するため、基板上に、ダイヤフラム部およびダイヤフラム部を支持する胴体部を含むダイヤフラム構成要素を形成してなるダイヤフラム構造体と、前記ダイヤフラム部が受けた圧力を電気信号に変換し、あるいは電気信号に基づいて前記ダイヤフラム部を変形させる圧電変換部とを有する微小トランスデューサにおいて、前記ダイヤフラム構造体の前記ダイヤフラム構成要素は、薄膜から形成され、前記胴体部は、前記基板上に接合され、前記ダイヤフラム部は、前記胴体部に接合されたことを特徴とする微小トランスデューサを提供する。
【００１１】
本発明は、上記目的を達成するため、第１の基板上にダイヤフラム部およびダイヤフラム部を支持する胴体部を薄膜によって形成する第１の工程と、前記第１の基板上の前記胴体部の表面、および第２の基板の表面を清浄化し、前記胴体部の前記表面と前記第２の基板の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記胴体部を前記第１の基板から剥離して前記第２の基板側に転写する第２の工程と、前記第１の基板上の前記ダイヤフラム部の表面、および前記第２の基板に転写された前記胴体部の表面を清浄化し、前記ダイヤフラム部の前記表面と前記胴体部の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記ダイヤフラム部を前記第１の基板から剥離して前記第２の基板側に転写する第３の工程とを含むことを特徴とするダイヤフラム構造体の製造方法を提供する。
また、本発明は、上記目的を達成するため、第１の基板上に薄膜を形成し、前記薄膜をパターニングしてダイヤフラム部を形成する第１の工程と、第２の基板上に薄膜を形成し、前記薄膜をパターニングして前記ダイヤフラム部を支持する胴体部を形成する第２の工程と、前記第１の基板上の前記ダイヤフラム部の表面、および前記第２の基板上の前記胴体部の表面を清浄化し、前記ダイヤフラム部の前記表面と前記胴体部の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記ダイヤフラム部を前記第１の基板から剥離して前記第２の基板側に転写する第３の工程とを含むことを特徴とするダイヤフラム構造体の製造方法を提供する。
また、本発明は、上記目的を達成するため、第１の基板上に薄膜を形成し、前記薄膜をパターニングしてダイヤフラム部を形成する第１の工程と、第２の基板をエッチングしてそのエッチングした部分の周囲に前記ダイヤフラム部を支持する胴体部を形成する第２の工程と、前記第１の基板上の前記ダイヤフラム部の表面、および前記第２の基板上の前記胴体部の表面を清浄化し、前記ダイヤフラム部の前記表面と前記胴体部の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記ダイヤフラム部を前記第１の基板から剥離して前記第２の基板側に転写する第３の工程とを含むことを特徴とするダイヤフラム構造体の製造方法を提供する。
【００１２】
本発明は、上記目的を達成するため、第１の基板上にダイヤフラム部およびダイヤフラム部を支持する胴体部を含むダイヤフラム構成要素を薄膜によって形成する第１の工程と、前記第１の基板上の前記胴体部の表面、および第２の基板の表面を清浄化し、前記胴体部の前記表面と前記第２の基板の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記胴体部を前記第１の基板から剥離して前記第２の基板側に転写する第２の工程と、前記第１の基板上の前記ダイヤフラム部の表面、および前記第２の基板に転写された前記胴体部の表面を清浄化し、前記ダイヤフラム部の前記表面と前記胴体部の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記ダイヤフラム部を前記第１の基板から剥離して前記第２の基板側に転写する第３の工程と、前記ダイヤフラム部に圧電変換部を形成する第４の工程とを含むことを特徴とする微小トランスデューサの製造方法を提供する。
【００１３】
【発明の実施の形態】
図１〜図３は、本発明の実施の形態に係るダイヤフラム構造体の製造工程を示す。まず、図１（ａ）に示すように、シリコンからなる第１の基板１Ａおよび第２の基板１Ｂ上にそれぞれ離型層２を形成する。次に、通常の半導体プロセスを用いて第１の基板１Ａ上にはダイヤフラム構成要素である円形ドーナツ状の２つの胴体部３０Ａ，３０Ｂを、第２の基板１Ｂ上にはダイヤフラム構成要素である円形の２つのダイヤフラム部３１Ａ，３１Ｂを形成する。
【００１４】
離型層２は、後工程において、胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂが基板１Ａ，１Ｂ上から剥がれ、後述するターゲット基板１１に転写し易いように、第１の基板１Ａと胴体部３０Ａ，３０Ｂの間、第２の基板１Ｂとダイヤフラム部３１Ａ，３１Ｂの間の密着力を低下させるために形成される。離型層２としては、ポリイミド等の有機材料、シリコン酸化膜、シリコン窒化膜、フッ素を含むＳｉＯＦ等の無機材料が用いられ、胴体部３０Ａ，３０Ｂやダイヤフラム部３１Ａ，３１Ｂとなる薄膜材料との組み合わせで適宜選択される。また、密着力を低下させるために離型層２を形成せずに、基板１Ａ，１Ｂ表面をフッ素を含む雰囲気に晒す等の表面処理を施してもよい。
【００１５】
胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂは、スパッタリング法、蒸着法、ＣＶＤ法等により薄膜を着膜した後、フォトリソグラフィー法、続いてウエットエッチング、ドライエッチング等のエッチング法により所望の形状にパターニングされる。これらの方法は目的に応じて適宜選択される。このように半導体プロセスを利用しているため、形状および厚さをサブミクロンの精度で形成するこができる。更に、胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂのそれぞれの厚さや材料を変えてもよく、また、１つの基板上に同時に胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂを形成してもよい。
【００１６】
胴体部３０Ａ，３０Ｂおよびダイヤフラム部３１Ａ，３１Ｂの薄膜材料としては、多結晶シリコン，アモルファスシリコン等の半導体材料、シリコン酸化膜，シリコン窒化膜等のセラミックス材料、あるいはアルミニウム，アルミニウム合金等の金属材料等を利用できるが、ダイヤフラム部３１Ａ，３１Ｂの薄膜材料としては良好な弾性を有するシリコンやシリコン窒化膜が好ましい。
【００１７】
次に、図１（ｂ）に示すように、第１の基板１Ａおよび第２の基板１Ｂを真空槽６内のＸステージ７ａおよびＹステージ７ｂからなる精密ＸＹステージ７上の第１および第２のθステージ８，９上に配置し、第１および第２の基板１Ａ，１Ｂ上の胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂを転写するターゲット基板１１をＺステージ１０に取り付ける。続いて、真空引きした後、ターゲット基板１１の真下に第１の基板１Ａが位置するように精密ＸＹステージ７を移動し、ターゲット基板１１と第１の基板１ＡにＦＡＢ源１２Ａ，１２Ｂから粒子ビーム１３を照射して表面の有機物や酸化物を除去し、活性な清浄表面とする。これを表面活性化と呼ぶ。粒子ビーム１３としてはイオンビームや中性ビームがあるが、中性ビームが好ましい。これは、中性ビームを用いると、ダイヤフラム部３１Ａ，３１Ｂ等の材料が絶縁体である場合にはチャージアップを防止でき、また、ターゲット基板１１に予め回路が形成されている場合には絶縁破壊を防止できるからである。なお、図示しなかったが、上の基板１１と下の基板１Ａ，１Ｂを位置合わせするための顕微鏡が備え付けられている。
【００１８】
次に、図２（ａ）に示すように、Ｚステージ１０を下げてターゲット基板１１と第１の基板１Ａ上の胴体部３０Ａ，３０Ｂを接触させると、ターゲット基板１１と胴体部３０Ａ，３０Ｂが強固に接合される。これは表面活性化により清浄な面同士が接触し、両者の原子同士が直接結合するためである。この接合は加熱せずに室温で行われることから常温接合法と呼ばれる。この他の接合方法としては熱融着などの方法があるが、常温接合法が好ましい。特に異種材料を接合する場合において、常温接合では、熱膨張率の違いによる変形を防止したり、材料の組み合わせによっては熱を加えると、接合界面に脆い化合物が生じて接合力が低下することがあるが、これを回避することができるからである。次に、図２（ｂ）に示すように、Ｚステージ１０を上げると、ターゲット基板１１に第１の基板１Ａ上の胴体部３０Ａ，３０Ｂが転写される。これは、ターゲット基板１１と胴体部３０Ａ，３０Ｂの接合力の方が、胴体部３０Ａ，３０Ｂと離型層２の密着力よりも大きいためである。
【００１９】
次に、図３（ａ）に示すように、上記動作と同様にしてターゲット基板１１に第２の基板１Ｂ上のダイヤフラム部３１Ａ，３１Ｂを転写する。これによりに示すように２つのダイヤフラム構造体５が同時に完成する。なお、この方法ではダイヤフラム部３１Ａ，３１Ｂを接合する直前の真空槽６内圧力を調節することにより、ダイヤフラム構造体５の空洞部５ａ内を所望の圧力に調節することができ、測定レンジの違う圧力センサを作製することができる。ただし調圧するときにはＡｒなどの不活性ガスが好ましい。これは、表面活性化を行った後の接合面を再汚染することがなく、強い接合力を得られるからである。最後に、図３（ｂ）に示すように、Ｚステージ１０からターゲット基板１１を取り外す。
【００２０】
上記第１の実施の形態によれば、従来例と違ってエッチング液を用いずに、胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂを接合・転写してダイヤフラム構造体５を作製しているため、歩留まりが高い。
また、このようにして作製したダイヤフラム構造体５に従来例と同様にしてピエゾ抵抗や配線を形成すれば、ピエゾ抵抗式微小トランスデューサを作製することができる。また、ダイヤフラム構造体５の空洞部５ａを隔てて対向電極を設ければ、静電容量式微小トランスデューサを作製することができる。これらのトランスデューサにおいて、ダイヤフラムは圧力に応じて変位するので、その変位量をピエゾ抵抗素子の抵抗値変化や静電容量値の変化を検出すれば、圧力センサとして用いることができる。また、逆にピエゾ抵抗素子に、静電容量式では対向電極間に電圧を印加すれば、ダイヤフラムが変形するのでデフォーマルミラーとして用いることができる。
なお、本実施の形態においては、ターゲット基板１１に胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂをそれぞれ１回転写してダイヤフラム構造体を作製する場合について説明したが、必要に応じて胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂをそれぞれ複数回転写してもよく、また、予め通常の半導体プロセスを用いて胴体部３０Ａ，３０Ｂをパターニングしたターゲット基板１１にダイヤフラム部３１Ａ，３１Ｂを転写してもよい。更に、微小トランスデューサを作製する場合には予めターゲット基板１１に検出回路や駆動回路を作製しておいてもよい。また、本実施の形態では、ダイヤフラム部を１つの胴体部によって支持したが、複数の胴体部によって支持してもよい。
また、ターゲット基板１１をエッチングしてそのエッチングした部分の周囲に胴体部を予め形成しておき、基板１Ｂのみにダイヤフラム部３１Ａ，３１Ｂをパターニングして形成し、そのダイヤフラム部３１Ａ，３１Ｂをターゲット基板１１に形成した胴体部に転写してもよい。これにより、胴体部を薄膜により形成するための基板を省くことができる。
【００２１】
【実施例】
図４〜図６は、本発明の実施例１としてダイヤフラム構造体の製造工程を示す。まず、図４（ａ）に示すように、Ｓｉウェハからなる第１の基板１Ａおよび第２の基板１Ｂを準備し、各基板１Ａ，１Ｂ表面にポリイミドをスピンコート法により塗布し、最高温度３５０℃でベークし、離型層２を形成する。次に、図４（ｂ）に示すように、第１および第２の基板１Ａ，１Ｂの離型層２の上にスパッタリング法によりａ−Ｓｉ薄膜３Ａ，３Ｂを０．２μｍ着膜する。ターゲットには高純度Ｓｉを使用し、スパッタ圧力０．７Ｐａ、基板温度は室温とした。次に、図４（ｃ）に示すように、基板１Ａ，１Ｂ表面にフォトレジストを塗布し、通常のフォトリソグラフィー法とエッチング技術によりａ−Ｓｉ薄膜３Ａ，３Ｂをパターニングし、第１の基板１Ａには円形ドーナツ状の胴体部３０Ａを、第２の基板１Ｂにはダイヤフラム部３１をそれぞれ数１０００個形成する（同図ではそれぞれ１組のみしか示していない。）。フォトレジストにはポジ型を用い、フォトマスクを用いてレジストを露光した。Ｓｉ薄膜３Ａ，３Ｂをエッチングした後、フォトレジストを剥離液にて除去する。
【００２２】
次に、図５（ａ）に示すように、第１の基板１Ａを真空槽６内の精密ＸＹステージ７の第１のθステージ８上に、第２の基板１Ｂを第２のθステージ９上に固定し、また、Ｚステージ１０にはターゲット基板１１としてＳｉウェハを固定する。次に、真空槽６内を５×１０-5Ｐａ台まで真空に排気する。そしてターゲット基板１１の真下に第１の基板１Ａが位置するように精密ＸＹステージ７を移動させた後、両者の表面にＡｒの中性の高速原子ビーム（Fast Atom Beam ：ＦＡＢ）１３を照射し、表面活性化処理を施す。ＦＡＢ処理条件は、ＦＡＢ電圧１．５ｋＶ、ＦＡＢ電流１５ｍＡ、処理時間５ｍｉｎとした。なお、図示しなかったが、上の基板１１と下の基板１Ａ，１Ｂを位置合わせするための顕微鏡が備え付けられている。次に、図５（ｂ）に示すように、Ｚステージ１０を下げてターゲット基板１１と第１の基板１Ａ上の胴体部３０Ａを接触させ、更に荷重として５０ｋｇｆ／ｃｍ2を懸け５分間押し付けて、ターゲット基板１１と胴体部３０Ａを強固に接合した。接合強度を引っ張り試験により評価したところ、５０〜１００ＭＰａであった。
【００２３】
次に、図６（ａ）に示すように、Ｚステージ１０を上げ、ターゲット基板１１に第１の基板１Ａ上の胴体部３０Ａを転写する。これは、ターゲット基板１１と第１の基板１Ａ上の胴体部３０Ａの接合力の方が、胴体部３０Ａと離型層２の密着力よりも大きいためである。次に、図６（ｂ）に示すように、上記動作と同様にしてターゲット基板１１に第２の基板１Ｂ上のダイヤフラム部３１を転写する。これによりダイヤフラム構造体５が完成する。なお、ダイヤフラム部３１を接合する直前の真空槽６内にＡｒを導入して１×１０-3Ｐａに調圧した。最後に、図６（ｃ）に示すように、Ｚステージ１０からターゲット基板１１を取り外す。以上の製造方法によれば、ダイヤフラム構造体を歩留まり良く作製できる。
【００２４】
図７は、本発明の実施例２としてピエゾ抵抗式圧力センサの製造工程を示す。まず、図７（ａ）に示すように、図４〜図６に示したのと同様にターゲット基板１１上に胴体部３０Ａとダイヤフラム部３１からなるダイヤフラム構造体５を作製する。次に、図７（ｂ）に示すように、減圧ＣＶＤ法により厚さ０．２μｍの多結晶シリコンを着膜し、続いて５×１０15ｃｍ-2のドーズ量でボロンをイオン注入し、アニール処理を行い、ｐ型多結晶シリコンをパターニングしてピエゾ抵抗素子２０を作製する。次に、図７（ｃ）に示すように、全面に減圧ＣＶＤ法により厚さ０．２μｍのシリコン窒化膜２１を着膜し、通常のフォトリソフラフィー技術およびエッチング技術によりパターニングしてコンタクトホール２１ａ，２１ｂを形成し、Ａｌ配線２２Ａ，２２Ｂを形成する。最後に保護膜として減圧ＣＶＤ法により厚さ０．８μｍのシリコン窒化膜２３を着膜する。なお、図示しなかったが、圧力検出回路は公知の技術により作製する。以上の製造方法によれば、ピエゾ抵抗式圧力センサを歩留まり良く作製できる。
【００２５】
図８は、本発明の実施例３としてピエゾ抵抗式デフォーマルミラーを示す。このデフォーマルミラーは、実施例２と同様に図７（ｃ）に示す構造を作製し、シリコン窒化膜２３上に反射率の高いミラー２４を被着し、ミラー２４を駆動する駆動回路を公知の技術により作製したものである。この製造方法によれば、ピエゾ抵抗式のデフォーマルミラーを歩留まり良く作製できる。
【００２６】
図９は、本発明の実施例４として静電容量式圧力センサの製造工程を示す。まず、図９（ａ）に示すように、ターゲット基板１１としてＳｉウェハを準備し、その表面に電極となるＡｌ配線４０をフォトリソグラフィー法とエッチング技術にてパターニングし、続いてＡｌ配線４０を覆うように絶縁膜としてシリコン酸化膜４１をプラズマＣＶＤ法により着膜する。このシリコン酸化膜４１は最終的に作製されたダイヤフラム構造体の対向電極間の短絡を防止するために設けられる。そして、表面が平坦となるようＣＭＰ法（化学的研磨法）により研磨する。次に、図９（ｂ）に示すように、図４〜図６に示したのと同様にターゲット基板１１上に胴体部３０Ａとダイヤフラム部３１からなるダイヤフラム構造体５を作製する。次に、図９（ｃ）に示すように、減圧ＣＶＤ法により厚さ０．２μｍの多結晶シリコンを着膜し、続いて５×１０16ｃｍ-2のドーズ量でボロンをイオン注入し、アニール処理を行い、その多結晶シリコンをパターニングしてＡｌ配線４０と対向する電極４２を作製する。そして、図９（ｄ）に示すように、全面に減圧ＣＶＤ法により厚さ０．２μｍのシリコン窒化膜４３を着膜し、通常のフォトリソフラフィー法とエッチング技術によりパターニングしてコンタクトホール４３ａを形成し、Ａｌ配線４４を形成する。最後に、図９（ｅ）に示すように、保護膜として減圧ＣＶＤ法により厚さ０．８μｍのシリコン窒化膜４５を着膜する。なお、図示しなかったが、圧力検出回路は公知の技術により作製する。以上の製造方法により静電容量式圧力センサを歩留まり良く作製できる。
【００２７】
図１０は、本発明の実施例５として静電容量式デフォーマルミラーを示す。このデフォーマルミラーは、実施例４と同様に図９（ｅ）に示す構造を作製し、シリコン窒化膜４５上に反射率の高いミラー４６を被着し、ミラー４６を駆動する駆動回路を公知の技術により作製したものである。この製造方法によれば、静電容量式デフォーマルミラーを歩留まり良く作製できる。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、エッチング液を用いずにダイヤフラム構成要素を接合してダイヤフラム構造体を形成することにより、歩留まりの高いダイヤフラム構造体、微小トランスデューサ、およびこれらの製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は本発明の実施の形態に係るダイヤフラム構造体の製造工程を示す図である。
【図２】（ａ），（ｂ）は本発明の実施の形態に係るダイヤフラム構造体の製造工程を示す図である。
【図３】（ａ），（ｂ）は本発明の実施の形態に係るダイヤフラム構造体の製造工程を示す図である。
【図４】（ａ）〜（ｃ）は本発明の実施例１としてダイヤフラム構造体の製造工程を示す図である。
【図５】（ａ），（ｂ）は本発明の実施例１としてダイヤフラム構造体の製造工程を示す図である。
【図６】（ａ）〜（ｃ）は本発明の実施例１としてダイヤフラム構造体の製造工程を示す図である。
【図７】（ａ）〜（ｃ）は本発明の実施例２としてピエゾ抵抗式圧力センサの製造工程を示す図である。
【図８】本発明の実施例３としてピエゾ抵抗式デフォーマルミラーの断面図である。
【図９】（ａ）〜（ｅ）は本発明の実施例４として静電容量式圧力センサの製造工程を示す図である。
【図１０】本発明の実施例５として静電容量式デフォーマルミラーの断面図である。
【図１１】（ａ），（ｂ）は従来の代表的な微小トランスデューサとして圧力センサを示す図である。
【図１２】（ａ）〜（ｄ）は従来のピエゾ抵抗式微小トランスデューサの製造工程を示す図である。
【図１３】（ａ）〜（ｃ）は従来のピエゾ抵抗式微小トランスデューサの製造工程を示す図である。
【符号の説明】
１Ａ，１Ｂ 基板
２ 離型層
３Ａ 薄膜
５ ダイヤフラム構造体
５ａ 空洞部
６ 真空槽
３Ａ，３Ｂ 薄膜
７ａ Ｘステージ
７ｂ Ｙステージ
７ 精密ＸＹステージ
８ 第１のθステージ
９ 第２のθステージ
１０ Ｚステージ
１１ ターゲット基板
１２Ａ，１２Ｂ ＦＡＢ源
１３ 粒子ビーム
２０ ピエゾ抵抗素子
２１ シリコン窒化膜
２１ａ，２１ｂ コンタクトホール
２２Ａ，２２Ｂ 配線
２３ シリコン窒化膜
２４ ミラー
３０Ａ，３０Ｂ 胴体部
３１，３１Ａ，３１Ｂ ダイヤフラム部
４０ Ａｌ配線
４１ シリコン酸化膜
４２，４４ 電極
４４ Ａｌ配線
４５ シリコン窒化膜
４６ ミラー
５１ ダイヤフラム
５２ ゲージ
１０１ ガラス基板
１０２ 犠牲層
１０３ シリコン窒化膜
１０４ ｐ型多結晶シリコン
１０４Ａ，１０４Ｂ ゲージ
１０５ 保護膜
１０５ａ，１０５ｂ コンタクトホール
１０６ 空洞部
１０９ 開口部
１０７Ａ，１０７Ｂ 配線
１０８ シリコン窒化膜
１０８ａ 充填部
【発明の属する技術分野】
本発明は、ダイヤフラム構造体、これを用いた圧力センサ，デフォーマルミラー等の微小トランスジューサ、およびこれらの製造方法に関し、特に、歩留まりの高いダイヤフラム構造体、微小トランスジューサ、およびこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、半導体プロセスに基づいた微細加工技術等を用いて作製されるダイヤフラム構造体、およびダイヤフラム構造体を有する微小トランスデューサが注目されている。これらは半導体プロセスを利用して作製されるため、小型化・大量生産が可能であり、また、微小トランスデューサにおいては、ダイヤフラム構造体と共に駆動回路や検出回路を集積化できるという特長がある。
【０００３】
図１１は、従来の代表的な微小トランスデューサとしての圧力センサを示す。同図（ａ）に示す圧力センサ５０は、逆Ｕ字状のダイヤフラム５１と、ダイヤフラム５１の表面に形成された歪みゲージとしてのピエゾ抵抗素子５２とからなり、表面のピエゾ抵抗素子５２のパターンと裏面からの深い異方性エッチングのマスクとの位置合わせを行って製作される（両面処理方法）。一方、同図（ｂ）に示す圧力センサ５０は、空隙部５３を有するダイヤフラム５１と、ダイヤフラム５１の表面に形成された歪みゲージとしてのピエゾ抵抗素子５２とからなり、通常のＩＣプロセスと同様に片面処理により両者の位置合わせを行って製作される（片面処理方法）。ここで、両面処理方法よりも片面処理方法の方が位置合わせ精度が高いため、圧力センサの小型化には片面処理方法が適している。
【０００４】
このような片面処理方法による従来の圧力センサの製造方法として、例えば、特開平６−１１２５０９号公報に示されるものがある。
【０００５】
図１２および図１３は、その製造工程を示す。まず、図１２（ａ）に示すように、ガラス基板１０１上にプラズマＣＶＤ(chemical vapor deposition:化学蒸着）法により厚さ２００ｎｍの多結晶シリコンからなる犠牲層１０２を着膜し、その犠牲層１０２を通常のフォトリソフラフィー技術およびエッチング技術により直径が１００μｍとなるようにパターニングする。続いて、この犠牲層１０２を覆うようにシリコン窒化膜１０３をプラズマＣＶＤ法により形成する。なお、犠牲層１０２は後工程でエッチングされ、空洞部となる。次に、図１２（ｂ）に示すように、シリコン窒化膜１０３上に後工程でピエゾ抵抗素子となるｐ型多結晶シリコン１０４をプラズマＣＶＤ法により形成す。次に、図１２（ｃ）に示すように、通常のフォトリソフラフィー技術およびエッチング技術により多結晶シリコン１０４をパターニングして、ピエゾ抵抗素子１０４Ａ，１０４Ｂを形成する。次に、図１１（ｄ）に示すように、ピエゾ抵抗素子１０４Ａ，１０４Ｂを保護するためにシリコン窒化膜からなる保護膜１０５を全面に着膜する。
【０００６】
次に、犠牲層１０２の表面の一部が露出するよう、図１３（ａ）に示すように、シリコン窒化膜１０３および保護膜１０５をフォトリソフラフィー技術およびエッチング技術によりパターニングして除去し、開口部１０９を形成する。続いて、ＫＯＨ（水酸化カリウム）溶液に浸漬して開口部１０９を通して犠牲層１０２をエッチングした後、洗浄し、乾燥させ空洞部１０６を形成する。ＫＯＨによる犠牲層１０２のエッチングは、犠牲層１０２を構成するシリコンをエッチングするときに生じる水素の泡によりエッチング液が循環されるため、犠牲層１０２の入り組んだ部分のエッチングが可能となる。このようにシリコン窒化膜１０３を残して、その下層の犠牲層１０２を除去して立体的な形状を形成するプロセスを犠牲層プロセスと呼ぶ。次に、図１３（ｂ）に示すように、ピエゾ抵抗素子１０４Ａ，１０４Ｂの保護膜１０５を通常のフォトリソフラフィー技術およびエッチング技術によりパターニングしてコンタクトホール１０５ａ，１０５ｂを形成し、アルミニウムからなる配線１０７Ａ，１０７Ｂを形成する。最後に、図１３（ｃ）に示すように、プラズマＣＶＤ法によりシリコン窒化膜１０８を着膜し、充填部１０８ａによって開口部１０９を塞ぎ、ダイヤフラムを有する小型な圧力センサが完成する。
【０００７】
【発明が解決しようとする課題】
しかし、従来の圧力センサの製造方法によると、空洞部１０６を形成するために犠牲層プロセスを利用していることから、犠牲層１０２をエッチングする際に発生する水素の泡の圧力によってダイヤフラム構造体が破壊される場合があり、歩留まりが低いという問題がある。また、犠牲層１０２の入り組んだ部分に対して確実にエッチングしても、その後の洗浄・乾燥を行うことも難しく、空洞部１０６内にエッチング液や洗浄液が残る場合があり、更に歩留まりが低下する。
【０００８】
従って、本発明の目的は、歩留まりの高いダイヤフラム構造体、微小トランスジューサ、およびこれらの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するため、基板上に、ダイヤフラム部およびダイヤフラム部を支持する胴体部を含むダイヤフラム構成要素を形成してなるダイヤフラム構造体において、前記ダイヤフラム構成要素は、薄膜から形成され、前記胴体部は、前記基板上に接合され、前記ダイヤフラム部は、前記胴体部に接合されたことを特徴とするダイヤフラム構造体を提供する。
エッチング液を用いずにダイヤフラム構成要素を接合してダイヤフラム構造体を形成することにより、歩留まりが高くなる。胴体部とダイヤフラム部は、ともに接合してもよく、予め胴体部を基板上に半導体プロセスを用いて着膜し、その胴体部の上にダイヤフラム部を接合してもよい。
【００１０】
本発明は、上記目的を達成するため、基板上に、ダイヤフラム部およびダイヤフラム部を支持する胴体部を含むダイヤフラム構成要素を形成してなるダイヤフラム構造体と、前記ダイヤフラム部が受けた圧力を電気信号に変換し、あるいは電気信号に基づいて前記ダイヤフラム部を変形させる圧電変換部とを有する微小トランスデューサにおいて、前記ダイヤフラム構造体の前記ダイヤフラム構成要素は、薄膜から形成され、前記胴体部は、前記基板上に接合され、前記ダイヤフラム部は、前記胴体部に接合されたことを特徴とする微小トランスデューサを提供する。
【００１１】
本発明は、上記目的を達成するため、第１の基板上にダイヤフラム部およびダイヤフラム部を支持する胴体部を薄膜によって形成する第１の工程と、前記第１の基板上の前記胴体部の表面、および第２の基板の表面を清浄化し、前記胴体部の前記表面と前記第２の基板の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記胴体部を前記第１の基板から剥離して前記第２の基板側に転写する第２の工程と、前記第１の基板上の前記ダイヤフラム部の表面、および前記第２の基板に転写された前記胴体部の表面を清浄化し、前記ダイヤフラム部の前記表面と前記胴体部の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記ダイヤフラム部を前記第１の基板から剥離して前記第２の基板側に転写する第３の工程とを含むことを特徴とするダイヤフラム構造体の製造方法を提供する。
また、本発明は、上記目的を達成するため、第１の基板上に薄膜を形成し、前記薄膜をパターニングしてダイヤフラム部を形成する第１の工程と、第２の基板上に薄膜を形成し、前記薄膜をパターニングして前記ダイヤフラム部を支持する胴体部を形成する第２の工程と、前記第１の基板上の前記ダイヤフラム部の表面、および前記第２の基板上の前記胴体部の表面を清浄化し、前記ダイヤフラム部の前記表面と前記胴体部の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記ダイヤフラム部を前記第１の基板から剥離して前記第２の基板側に転写する第３の工程とを含むことを特徴とするダイヤフラム構造体の製造方法を提供する。
また、本発明は、上記目的を達成するため、第１の基板上に薄膜を形成し、前記薄膜をパターニングしてダイヤフラム部を形成する第１の工程と、第２の基板をエッチングしてそのエッチングした部分の周囲に前記ダイヤフラム部を支持する胴体部を形成する第２の工程と、前記第１の基板上の前記ダイヤフラム部の表面、および前記第２の基板上の前記胴体部の表面を清浄化し、前記ダイヤフラム部の前記表面と前記胴体部の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記ダイヤフラム部を前記第１の基板から剥離して前記第２の基板側に転写する第３の工程とを含むことを特徴とするダイヤフラム構造体の製造方法を提供する。
【００１２】
本発明は、上記目的を達成するため、第１の基板上にダイヤフラム部およびダイヤフラム部を支持する胴体部を含むダイヤフラム構成要素を薄膜によって形成する第１の工程と、前記第１の基板上の前記胴体部の表面、および第２の基板の表面を清浄化し、前記胴体部の前記表面と前記第２の基板の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記胴体部を前記第１の基板から剥離して前記第２の基板側に転写する第２の工程と、前記第１の基板上の前記ダイヤフラム部の表面、および前記第２の基板に転写された前記胴体部の表面を清浄化し、前記ダイヤフラム部の前記表面と前記胴体部の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記ダイヤフラム部を前記第１の基板から剥離して前記第２の基板側に転写する第３の工程と、前記ダイヤフラム部に圧電変換部を形成する第４の工程とを含むことを特徴とする微小トランスデューサの製造方法を提供する。
【００１３】
【発明の実施の形態】
図１〜図３は、本発明の実施の形態に係るダイヤフラム構造体の製造工程を示す。まず、図１（ａ）に示すように、シリコンからなる第１の基板１Ａおよび第２の基板１Ｂ上にそれぞれ離型層２を形成する。次に、通常の半導体プロセスを用いて第１の基板１Ａ上にはダイヤフラム構成要素である円形ドーナツ状の２つの胴体部３０Ａ，３０Ｂを、第２の基板１Ｂ上にはダイヤフラム構成要素である円形の２つのダイヤフラム部３１Ａ，３１Ｂを形成する。
【００１４】
離型層２は、後工程において、胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂが基板１Ａ，１Ｂ上から剥がれ、後述するターゲット基板１１に転写し易いように、第１の基板１Ａと胴体部３０Ａ，３０Ｂの間、第２の基板１Ｂとダイヤフラム部３１Ａ，３１Ｂの間の密着力を低下させるために形成される。離型層２としては、ポリイミド等の有機材料、シリコン酸化膜、シリコン窒化膜、フッ素を含むＳｉＯＦ等の無機材料が用いられ、胴体部３０Ａ，３０Ｂやダイヤフラム部３１Ａ，３１Ｂとなる薄膜材料との組み合わせで適宜選択される。また、密着力を低下させるために離型層２を形成せずに、基板１Ａ，１Ｂ表面をフッ素を含む雰囲気に晒す等の表面処理を施してもよい。
【００１５】
胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂは、スパッタリング法、蒸着法、ＣＶＤ法等により薄膜を着膜した後、フォトリソグラフィー法、続いてウエットエッチング、ドライエッチング等のエッチング法により所望の形状にパターニングされる。これらの方法は目的に応じて適宜選択される。このように半導体プロセスを利用しているため、形状および厚さをサブミクロンの精度で形成するこができる。更に、胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂのそれぞれの厚さや材料を変えてもよく、また、１つの基板上に同時に胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂを形成してもよい。
【００１６】
胴体部３０Ａ，３０Ｂおよびダイヤフラム部３１Ａ，３１Ｂの薄膜材料としては、多結晶シリコン，アモルファスシリコン等の半導体材料、シリコン酸化膜，シリコン窒化膜等のセラミックス材料、あるいはアルミニウム，アルミニウム合金等の金属材料等を利用できるが、ダイヤフラム部３１Ａ，３１Ｂの薄膜材料としては良好な弾性を有するシリコンやシリコン窒化膜が好ましい。
【００１７】
次に、図１（ｂ）に示すように、第１の基板１Ａおよび第２の基板１Ｂを真空槽６内のＸステージ７ａおよびＹステージ７ｂからなる精密ＸＹステージ７上の第１および第２のθステージ８，９上に配置し、第１および第２の基板１Ａ，１Ｂ上の胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂを転写するターゲット基板１１をＺステージ１０に取り付ける。続いて、真空引きした後、ターゲット基板１１の真下に第１の基板１Ａが位置するように精密ＸＹステージ７を移動し、ターゲット基板１１と第１の基板１ＡにＦＡＢ源１２Ａ，１２Ｂから粒子ビーム１３を照射して表面の有機物や酸化物を除去し、活性な清浄表面とする。これを表面活性化と呼ぶ。粒子ビーム１３としてはイオンビームや中性ビームがあるが、中性ビームが好ましい。これは、中性ビームを用いると、ダイヤフラム部３１Ａ，３１Ｂ等の材料が絶縁体である場合にはチャージアップを防止でき、また、ターゲット基板１１に予め回路が形成されている場合には絶縁破壊を防止できるからである。なお、図示しなかったが、上の基板１１と下の基板１Ａ，１Ｂを位置合わせするための顕微鏡が備え付けられている。
【００１８】
次に、図２（ａ）に示すように、Ｚステージ１０を下げてターゲット基板１１と第１の基板１Ａ上の胴体部３０Ａ，３０Ｂを接触させると、ターゲット基板１１と胴体部３０Ａ，３０Ｂが強固に接合される。これは表面活性化により清浄な面同士が接触し、両者の原子同士が直接結合するためである。この接合は加熱せずに室温で行われることから常温接合法と呼ばれる。この他の接合方法としては熱融着などの方法があるが、常温接合法が好ましい。特に異種材料を接合する場合において、常温接合では、熱膨張率の違いによる変形を防止したり、材料の組み合わせによっては熱を加えると、接合界面に脆い化合物が生じて接合力が低下することがあるが、これを回避することができるからである。次に、図２（ｂ）に示すように、Ｚステージ１０を上げると、ターゲット基板１１に第１の基板１Ａ上の胴体部３０Ａ，３０Ｂが転写される。これは、ターゲット基板１１と胴体部３０Ａ，３０Ｂの接合力の方が、胴体部３０Ａ，３０Ｂと離型層２の密着力よりも大きいためである。
【００１９】
次に、図３（ａ）に示すように、上記動作と同様にしてターゲット基板１１に第２の基板１Ｂ上のダイヤフラム部３１Ａ，３１Ｂを転写する。これによりに示すように２つのダイヤフラム構造体５が同時に完成する。なお、この方法ではダイヤフラム部３１Ａ，３１Ｂを接合する直前の真空槽６内圧力を調節することにより、ダイヤフラム構造体５の空洞部５ａ内を所望の圧力に調節することができ、測定レンジの違う圧力センサを作製することができる。ただし調圧するときにはＡｒなどの不活性ガスが好ましい。これは、表面活性化を行った後の接合面を再汚染することがなく、強い接合力を得られるからである。最後に、図３（ｂ）に示すように、Ｚステージ１０からターゲット基板１１を取り外す。
【００２０】
上記第１の実施の形態によれば、従来例と違ってエッチング液を用いずに、胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂを接合・転写してダイヤフラム構造体５を作製しているため、歩留まりが高い。
また、このようにして作製したダイヤフラム構造体５に従来例と同様にしてピエゾ抵抗や配線を形成すれば、ピエゾ抵抗式微小トランスデューサを作製することができる。また、ダイヤフラム構造体５の空洞部５ａを隔てて対向電極を設ければ、静電容量式微小トランスデューサを作製することができる。これらのトランスデューサにおいて、ダイヤフラムは圧力に応じて変位するので、その変位量をピエゾ抵抗素子の抵抗値変化や静電容量値の変化を検出すれば、圧力センサとして用いることができる。また、逆にピエゾ抵抗素子に、静電容量式では対向電極間に電圧を印加すれば、ダイヤフラムが変形するのでデフォーマルミラーとして用いることができる。
なお、本実施の形態においては、ターゲット基板１１に胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂをそれぞれ１回転写してダイヤフラム構造体を作製する場合について説明したが、必要に応じて胴体部３０Ａ，３０Ｂとダイヤフラム部３１Ａ，３１Ｂをそれぞれ複数回転写してもよく、また、予め通常の半導体プロセスを用いて胴体部３０Ａ，３０Ｂをパターニングしたターゲット基板１１にダイヤフラム部３１Ａ，３１Ｂを転写してもよい。更に、微小トランスデューサを作製する場合には予めターゲット基板１１に検出回路や駆動回路を作製しておいてもよい。また、本実施の形態では、ダイヤフラム部を１つの胴体部によって支持したが、複数の胴体部によって支持してもよい。
また、ターゲット基板１１をエッチングしてそのエッチングした部分の周囲に胴体部を予め形成しておき、基板１Ｂのみにダイヤフラム部３１Ａ，３１Ｂをパターニングして形成し、そのダイヤフラム部３１Ａ，３１Ｂをターゲット基板１１に形成した胴体部に転写してもよい。これにより、胴体部を薄膜により形成するための基板を省くことができる。
【００２１】
【実施例】
図４〜図６は、本発明の実施例１としてダイヤフラム構造体の製造工程を示す。まず、図４（ａ）に示すように、Ｓｉウェハからなる第１の基板１Ａおよび第２の基板１Ｂを準備し、各基板１Ａ，１Ｂ表面にポリイミドをスピンコート法により塗布し、最高温度３５０℃でベークし、離型層２を形成する。次に、図４（ｂ）に示すように、第１および第２の基板１Ａ，１Ｂの離型層２の上にスパッタリング法によりａ−Ｓｉ薄膜３Ａ，３Ｂを０．２μｍ着膜する。ターゲットには高純度Ｓｉを使用し、スパッタ圧力０．７Ｐａ、基板温度は室温とした。次に、図４（ｃ）に示すように、基板１Ａ，１Ｂ表面にフォトレジストを塗布し、通常のフォトリソグラフィー法とエッチング技術によりａ−Ｓｉ薄膜３Ａ，３Ｂをパターニングし、第１の基板１Ａには円形ドーナツ状の胴体部３０Ａを、第２の基板１Ｂにはダイヤフラム部３１をそれぞれ数１０００個形成する（同図ではそれぞれ１組のみしか示していない。）。フォトレジストにはポジ型を用い、フォトマスクを用いてレジストを露光した。Ｓｉ薄膜３Ａ，３Ｂをエッチングした後、フォトレジストを剥離液にて除去する。
【００２２】
次に、図５（ａ）に示すように、第１の基板１Ａを真空槽６内の精密ＸＹステージ７の第１のθステージ８上に、第２の基板１Ｂを第２のθステージ９上に固定し、また、Ｚステージ１０にはターゲット基板１１としてＳｉウェハを固定する。次に、真空槽６内を５×１０-5Ｐａ台まで真空に排気する。そしてターゲット基板１１の真下に第１の基板１Ａが位置するように精密ＸＹステージ７を移動させた後、両者の表面にＡｒの中性の高速原子ビーム（Fast Atom Beam ：ＦＡＢ）１３を照射し、表面活性化処理を施す。ＦＡＢ処理条件は、ＦＡＢ電圧１．５ｋＶ、ＦＡＢ電流１５ｍＡ、処理時間５ｍｉｎとした。なお、図示しなかったが、上の基板１１と下の基板１Ａ，１Ｂを位置合わせするための顕微鏡が備え付けられている。次に、図５（ｂ）に示すように、Ｚステージ１０を下げてターゲット基板１１と第１の基板１Ａ上の胴体部３０Ａを接触させ、更に荷重として５０ｋｇｆ／ｃｍ2を懸け５分間押し付けて、ターゲット基板１１と胴体部３０Ａを強固に接合した。接合強度を引っ張り試験により評価したところ、５０〜１００ＭＰａであった。
【００２３】
次に、図６（ａ）に示すように、Ｚステージ１０を上げ、ターゲット基板１１に第１の基板１Ａ上の胴体部３０Ａを転写する。これは、ターゲット基板１１と第１の基板１Ａ上の胴体部３０Ａの接合力の方が、胴体部３０Ａと離型層２の密着力よりも大きいためである。次に、図６（ｂ）に示すように、上記動作と同様にしてターゲット基板１１に第２の基板１Ｂ上のダイヤフラム部３１を転写する。これによりダイヤフラム構造体５が完成する。なお、ダイヤフラム部３１を接合する直前の真空槽６内にＡｒを導入して１×１０-3Ｐａに調圧した。最後に、図６（ｃ）に示すように、Ｚステージ１０からターゲット基板１１を取り外す。以上の製造方法によれば、ダイヤフラム構造体を歩留まり良く作製できる。
【００２４】
図７は、本発明の実施例２としてピエゾ抵抗式圧力センサの製造工程を示す。まず、図７（ａ）に示すように、図４〜図６に示したのと同様にターゲット基板１１上に胴体部３０Ａとダイヤフラム部３１からなるダイヤフラム構造体５を作製する。次に、図７（ｂ）に示すように、減圧ＣＶＤ法により厚さ０．２μｍの多結晶シリコンを着膜し、続いて５×１０15ｃｍ-2のドーズ量でボロンをイオン注入し、アニール処理を行い、ｐ型多結晶シリコンをパターニングしてピエゾ抵抗素子２０を作製する。次に、図７（ｃ）に示すように、全面に減圧ＣＶＤ法により厚さ０．２μｍのシリコン窒化膜２１を着膜し、通常のフォトリソフラフィー技術およびエッチング技術によりパターニングしてコンタクトホール２１ａ，２１ｂを形成し、Ａｌ配線２２Ａ，２２Ｂを形成する。最後に保護膜として減圧ＣＶＤ法により厚さ０．８μｍのシリコン窒化膜２３を着膜する。なお、図示しなかったが、圧力検出回路は公知の技術により作製する。以上の製造方法によれば、ピエゾ抵抗式圧力センサを歩留まり良く作製できる。
【００２５】
図８は、本発明の実施例３としてピエゾ抵抗式デフォーマルミラーを示す。このデフォーマルミラーは、実施例２と同様に図７（ｃ）に示す構造を作製し、シリコン窒化膜２３上に反射率の高いミラー２４を被着し、ミラー２４を駆動する駆動回路を公知の技術により作製したものである。この製造方法によれば、ピエゾ抵抗式のデフォーマルミラーを歩留まり良く作製できる。
【００２６】
図９は、本発明の実施例４として静電容量式圧力センサの製造工程を示す。まず、図９（ａ）に示すように、ターゲット基板１１としてＳｉウェハを準備し、その表面に電極となるＡｌ配線４０をフォトリソグラフィー法とエッチング技術にてパターニングし、続いてＡｌ配線４０を覆うように絶縁膜としてシリコン酸化膜４１をプラズマＣＶＤ法により着膜する。このシリコン酸化膜４１は最終的に作製されたダイヤフラム構造体の対向電極間の短絡を防止するために設けられる。そして、表面が平坦となるようＣＭＰ法（化学的研磨法）により研磨する。次に、図９（ｂ）に示すように、図４〜図６に示したのと同様にターゲット基板１１上に胴体部３０Ａとダイヤフラム部３１からなるダイヤフラム構造体５を作製する。次に、図９（ｃ）に示すように、減圧ＣＶＤ法により厚さ０．２μｍの多結晶シリコンを着膜し、続いて５×１０16ｃｍ-2のドーズ量でボロンをイオン注入し、アニール処理を行い、その多結晶シリコンをパターニングしてＡｌ配線４０と対向する電極４２を作製する。そして、図９（ｄ）に示すように、全面に減圧ＣＶＤ法により厚さ０．２μｍのシリコン窒化膜４３を着膜し、通常のフォトリソフラフィー法とエッチング技術によりパターニングしてコンタクトホール４３ａを形成し、Ａｌ配線４４を形成する。最後に、図９（ｅ）に示すように、保護膜として減圧ＣＶＤ法により厚さ０．８μｍのシリコン窒化膜４５を着膜する。なお、図示しなかったが、圧力検出回路は公知の技術により作製する。以上の製造方法により静電容量式圧力センサを歩留まり良く作製できる。
【００２７】
図１０は、本発明の実施例５として静電容量式デフォーマルミラーを示す。このデフォーマルミラーは、実施例４と同様に図９（ｅ）に示す構造を作製し、シリコン窒化膜４５上に反射率の高いミラー４６を被着し、ミラー４６を駆動する駆動回路を公知の技術により作製したものである。この製造方法によれば、静電容量式デフォーマルミラーを歩留まり良く作製できる。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、エッチング液を用いずにダイヤフラム構成要素を接合してダイヤフラム構造体を形成することにより、歩留まりの高いダイヤフラム構造体、微小トランスデューサ、およびこれらの製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は本発明の実施の形態に係るダイヤフラム構造体の製造工程を示す図である。
【図２】（ａ），（ｂ）は本発明の実施の形態に係るダイヤフラム構造体の製造工程を示す図である。
【図３】（ａ），（ｂ）は本発明の実施の形態に係るダイヤフラム構造体の製造工程を示す図である。
【図４】（ａ）〜（ｃ）は本発明の実施例１としてダイヤフラム構造体の製造工程を示す図である。
【図５】（ａ），（ｂ）は本発明の実施例１としてダイヤフラム構造体の製造工程を示す図である。
【図６】（ａ）〜（ｃ）は本発明の実施例１としてダイヤフラム構造体の製造工程を示す図である。
【図７】（ａ）〜（ｃ）は本発明の実施例２としてピエゾ抵抗式圧力センサの製造工程を示す図である。
【図８】本発明の実施例３としてピエゾ抵抗式デフォーマルミラーの断面図である。
【図９】（ａ）〜（ｅ）は本発明の実施例４として静電容量式圧力センサの製造工程を示す図である。
【図１０】本発明の実施例５として静電容量式デフォーマルミラーの断面図である。
【図１１】（ａ），（ｂ）は従来の代表的な微小トランスデューサとして圧力センサを示す図である。
【図１２】（ａ）〜（ｄ）は従来のピエゾ抵抗式微小トランスデューサの製造工程を示す図である。
【図１３】（ａ）〜（ｃ）は従来のピエゾ抵抗式微小トランスデューサの製造工程を示す図である。
【符号の説明】
１Ａ，１Ｂ 基板
２ 離型層
３Ａ 薄膜
５ ダイヤフラム構造体
５ａ 空洞部
６ 真空槽
３Ａ，３Ｂ 薄膜
７ａ Ｘステージ
７ｂ Ｙステージ
７ 精密ＸＹステージ
８ 第１のθステージ
９ 第２のθステージ
１０ Ｚステージ
１１ ターゲット基板
１２Ａ，１２Ｂ ＦＡＢ源
１３ 粒子ビーム
２０ ピエゾ抵抗素子
２１ シリコン窒化膜
２１ａ，２１ｂ コンタクトホール
２２Ａ，２２Ｂ 配線
２３ シリコン窒化膜
２４ ミラー
３０Ａ，３０Ｂ 胴体部
３１，３１Ａ，３１Ｂ ダイヤフラム部
４０ Ａｌ配線
４１ シリコン酸化膜
４２，４４ 電極
４４ Ａｌ配線
４５ シリコン窒化膜
４６ ミラー
５１ ダイヤフラム
５２ ゲージ
１０１ ガラス基板
１０２ 犠牲層
１０３ シリコン窒化膜
１０４ ｐ型多結晶シリコン
１０４Ａ，１０４Ｂ ゲージ
１０５ 保護膜
１０５ａ，１０５ｂ コンタクトホール
１０６ 空洞部
１０９ 開口部
１０７Ａ，１０７Ｂ 配線
１０８ シリコン窒化膜
１０８ａ 充填部
Claims (17)
- 基板上に、ダイヤフラム部およびダイヤフラム部を支持する胴体部を含むダイヤフラム構成要素を形成してなるダイヤフラム構造体において、
前記ダイヤフラム構成要素は、薄膜から形成され、
前記胴体部は、前記基板上に接合され、
前記ダイヤフラム部は、前記胴体部に接合されたことを特徴とするダイヤフラム構造体。 - 基板上に、ダイヤフラム部およびダイヤフラム部を支持する胴体部を含むダイヤフラム構成要素を形成してなるダイヤフラム構造体と、
前記ダイヤフラム部が受けた圧力を電気信号に変換し、あるいは電気信号に基づいて前記ダイヤフラム部を変形させる圧電変換部とを有する微小トランスデューサにおいて、
前記ダイヤフラム構造体の前記ダイヤフラム構成要素は、薄膜から形成され、
前記胴体部は、前記基板上に接合され、
前記ダイヤフラム部は、前記胴体部に接合されたことを特徴とする微小トランスデューサ。 - 前記圧電変換部は、前記ダイヤフラム部の表面に形成されたピエゾ抵抗素子を備えたことを特徴とする請求項２記載の微小トランスデューサ。
- 前記圧電変換部は、前記ダイヤフラム部が受けた圧力を前記ピエゾ抵抗素子の抵抗値の変化として検出する検出回路を備えたことを特徴とする請求項３記載の微小トランスデューサ。
- 前記ダイヤフラム構造体は、前記ダイヤフラム部の変形によって変形するミラーを備え、
前記圧電変換部は、電気信号に基づいて前記ピエゾ抵抗素子に電圧を印加して前記ダイヤフラム部を変形させる駆動回路を備えたことを特徴とする請求項３記載の微小トランスデューサ。 - 前記圧電変換部は、前記ダイヤフラム部を介して対向配置された一対の電極を備えたことを特徴とする請求項２記載の微小トランスデューサ。
- 前記圧電変換部は、前記ダイヤフラム部が受けた圧力を前記一対の電極間の静電容量の変化として検出する検出回路を備えたことを特徴とする請求項６記載の微小トランスデューサ。
- 前記ダイヤフラム構造体は、前記ダイヤフラム部の変形によって変形するミラーを備え、
前記圧電変換部は、電気信号に基づいて前記一対の電極に電圧を印加して前記ダイヤフラム部を変形させる駆動回路を備えたことを特徴とする請求項６記載の微小トランスデューサ。 - 第１の基板上にダイヤフラム部およびダイヤフラム部を支持する胴体部を薄膜によって形成する第１の工程と、
前記第１の基板上の前記胴体部の表面、および第２の基板の表面を清浄化し、前記胴体部の前記表面と前記第２の基板の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記胴体部を前記第１の基板から剥離して前記第２の基板側に転写する第２の工程と、
前記第１の基板上の前記ダイヤフラム部の表面、および前記第２の基板に転写された前記胴体部の表面を清浄化し、前記ダイヤフラム部の前記表面と前記胴体部の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記ダイヤフラム部を前記第１の基板から剥離して前記第２の基板側に転写する第３の工程とを含むことを特徴とするダイヤフラム構造体の製造方法。 - 第１の基板上に薄膜を形成し、前記薄膜をパターニングしてダイヤフラム部を形成する第１の工程と、
第２の基板上に薄膜を形成し、前記薄膜をパターニングして前記ダイヤフラム部を支持する胴体部を形成する第２の工程と、
前記第１の基板上の前記ダイヤフラム部の表面、および前記第２の基板上の前記胴体部の表面を清浄化し、前記ダイヤフラム部の前記表面と前記胴体部の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記ダイヤフラム部を前記第１の基板から剥離して前記第２の基板側に転写する第３の工程とを含むことを特徴とするダイヤフラム構造体の製造方法。 - 前記第３の工程は、前記ダイヤフラム部と前記胴体部との接触および転写によって前記ダイヤフラム部と前記第２の基板との間に空洞部を形成することを特徴とする請求項９又は１０記載のダイヤフラム構造体の製造方法。
- 前記第３の工程は、前記ダイヤフラム部と前記胴体部との接触および転写を不活性ガス雰囲気中で行うとともに、前記不活性ガス雰囲気のガス圧を調整することにより、前記空洞部の圧力を制御することを特徴とする請求項１１記載のダイヤフラム構造体の製造方法。
- 第１の基板上に薄膜を形成し、前記薄膜をパターニングしてダイヤフラム部を形成する第１の工程と、
第２の基板をエッチングしてそのエッチングした部分の周囲に前記ダイヤフラム部を支持する胴体部を形成する第２の工程と、
前記第１の基板上の前記ダイヤフラム部の表面、および前記第２の基板上の前記胴体部の表面を清浄化し、前記ダイヤフラム部の前記表面と前記胴体部の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記ダイヤフラム部を前記第１の基板から剥離して前記第２の基板側に転写する第３の工程とを含むことを特徴とするダイヤフラム構造体の製造方法。 - 第１の基板上にダイヤフラム部およびダイヤフラム部を支持する胴体部を含むダイヤフラム構成要素を薄膜によって形成する第１の工程と、
前記第１の基板上の前記胴体部の表面、および第２の基板の表面を清浄化し、前記胴体部の前記表面と前記第２の基板の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記胴体部を前記第１の基板から剥離して前記第２の基板側に転写する第２の工程と、
前記第１の基板上の前記ダイヤフラム部の表面、および前記第２の基板に転写された前記胴体部の表面を清浄化し、前記ダイヤフラム部の前記表面と前記胴体部の前記表面とを直接接触させ、前記第２の基板を前記第１の基板から引き離すことにより、前記ダイヤフラム部を前記第１の基板から剥離して前記第２の基板側に転写する第３の工程と、
前記ダイヤフラム部に圧電変換部を形成する第４の工程とを含むことを特徴とする微小トランスデューサの製造方法。 - 前記第４の工程は、前記ダイヤフラム部の表面にピエゾ抵抗素子を形成する工程を含むことを特徴とする請求項１４記載の微小トランスデューサの製造方法。
- 前記第４の工程は、前記ダイヤフラム部を介して対向配置された一対の電極を形成する工程を含むことを特徴とする請求項１４記載の微小トランスデューサの製造方法。
- 前記第４の工程は、前記ダイヤフラム部の変形によって変形するミラーを形成する工程を含むことを特徴とする請求項１４記載の微小トランスデューサの製造方法。
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