JP4175193B2 - MOS type semiconductor integrated circuit - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、プラズマディスプレイ、蛍光表示管などのドライバ回路に適用される比較的耐圧の高い、レベルシフト回路と出力段回路を有するＭＯＳ型半導体集積回路に関する。
【０００２】
【従来の技術】
図４は、従来のＭＯＳ型半導体集積回路の回路図である（特許文献１参照のこと）。
このＭＯＳ型半導体集積回路は低電圧制御回路３０と、レベルシフト回路１０および出力段回路２０で構成される。低電圧制御回路３０は低圧のロジック回路で構成され、レベルシフト回路１０および出力段回路２０に信号を送信する。以下の説明では、ＮはｎチャネルＭＯＳＦＥＴ、ＰはｐチャネルＭＯＳＦＥＴを示す。
【０００３】
レベルシフト回路１０は、Ｐ１のソースと、Ｐ２のソースが高電圧電源の高電位側３に共通に接続され、Ｐ１のゲートとＰ２のドレイン、Ｐ１のドレインとＰ２のゲートとをそれぞれ接続し、Ｐ１のドレインと、Ｎ１のドレインを接続し、Ｐ２のドレインと、Ｎ２のドレインを接続し、Ｎ１のソースと、Ｎ２のソースを、グランド４と接続する。このレベルシフト回路１０の出力点であるＢ点は、Ｐ２のドレインと、Ｎ２のドレインの接続点である。
出力段回路２０（特許文献１では２１となっている）は、Ｎ３、Ｎ４、抵抗１およびツェナーダイオード２で構成される。Ｎ４のドレインを高電圧電源の高電位側３に接続し、Ｎ４のソースと抵抗１の一方とツェナーダイオード２のアノードとを接続し、この接続点が高電圧出力点５で、ここから高電圧出力が出力される。Ｎ４の基板電位はＮ４のソース電位と同じである。Ｎ４のゲートと抵抗１の他方とツェナーダイオード２のカソードとを接続し、このＮ４のゲートとＮ３のドレインとを接続し、Ｎ３のソースをグランド４に接続する。レベルシフト回路１０の出力点はＢ点であり、このＢ点とＮ４のゲートを接続する。図中の６は高電圧出力端子であり、７は高電圧電源の高電位側端子である。また、Ｎ４は上アーム（ハイサイド）のｎチャネルＭＯＳＦＥＴで、Ｎ３は下アーム（ローサイド）のｎチャネルＭＯＳＦＥＴである。
【０００４】
この回路の動作を説明する。以下の説明で、Ｌとは電位がＬレベルのことで、Ｈは電位がＨレベルのことである。高電圧出力端子６とグランド４の間に負荷（蛍光管など）としてコンデンサＣを接続した場合について説明する。
コンデンサＣが放電され高電圧出力点５がＬの状態にあるとき、レベルシフト回路１０の出力点であるＢ点がＨになると、Ｐ２のドレインからＬの状態にある高電圧出力点５に向かい電流が流れる。この電流と抵抗１の積で電圧降下が発生し、この電圧降下がＮ４のソース・ゲート間電圧として印加され、Ｎ４はオンする。そうすると、Ｎ４を介してコンデンサＣが充電されて高電圧出力点５が電位上昇し、ある期間、到達電圧を保持するために、Ｎ４をオンし続ける。このとき、Ｎ３をオフしておけば、高電圧出力点５はＨとなる。
【０００５】
ここで、ツェナーダイオード２のツェナー電圧を５Ｖ程度に選定すると、Ｎ４のゲート・ソース間の電圧は５Ｖ程度にクランプされて、Ｎ４のソース・ゲート間に高電圧は印加されない。
つぎに、レベルシフト回路１０の出力点であるＢ点がＬになると、Ｎ４はオフする。ここでＮ３をオンすると、コンデンサＣが放電され高電圧出力点５の電位が低下し、放電が終了すると高電圧出力点５はＬに固定される。
【０００６】
【特許文献１】
特開２０００−１６４７３０号公報 図３
【０００７】
【発明が解決しようとする課題】
しかし、Ｎ４がオンして、負荷のコンデンサＣが充電している期間にコンデンサＣ（点線で示す）が短絡すると、高電圧出力点５の電位がグランド４へ落ちる。そうすると、Ｐ２のドレインから抵抗１およびツェナーダイオードを介して高電圧出力点５に向かって流れている電流が増大する。この電流はＰ２を流れるときはＩD であり、抵抗１とツェナーダイオード５を流れるときはＩR とＩZ となり、ＩD ＝ＩR ＋ＩZ である。この電流が増大するとツェナー電圧ＶZ を増大させ、Ｎ４のゲート電圧ＶGSを上昇させ、Ｎ４に流れる電流ＩN4を増大させる。短絡電流ＩD としては、ＩR ＋ＩZ とＩN4を合わせた電流である。
【０００８】
通常動作では、Ｎ４に流れる電流ＩN4によるコンデンサＣの充電が完了すれば、ＩN4は停止するが、コンデンサＣが短絡していると、ＩN4は流れ続けるために、Ｎ４が破壊してしまう。
この発明の目的は、前記の課題を解決して、出力段回路の高電圧出力点がグランドに落ちた場合（負荷が短絡した場合）でも、出力段回路のＭＯＳトランジスタが破壊しないＭＯＳ型半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、第１および第２のＰチャネルＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタの低電位側にそれぞれ直列に接続された第３および第４のＮチャネルＭＯＳトランジスタとを備え、前記第１のＰチャネルＭＯＳトランジスタのゲートが記第２のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルトランジスタの接続点と接続され、前記第２のＰチャネルＭＯＳトランジスタのゲートが前記第１のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタの接続点と接続されたレベルシフト回路を有するＭＯＳ型半導体集積回路において、第５のＮチャネルＭＯＳトランジスタの低電位側と、第６のＮチャネルＭＯＳトランジスタの高電位側とを接続し、第５のＮチャネルＭＯＳトランジスタのゲートと低電位側間に抵抗とツェナーダイオードとを並列に接続し、前記第３および第４のＮチャネルＭＯＳトランジスタの各ゲートにそれぞれ相補な入力信号を与える手段と、前記第６のＭＯＳトランジスタのゲートに低電圧制御信号を入力する手段と、を備える低電圧制御回路を備え、第５のＮチャネルＭＯＳトランジスタの低電位側と、第６のＮチャネルＭＯＳトランジスタの高電位側との接続点を出力とし、前記レベルシフト回路の出力信号を受けて動作する出力段回路を有するＭＯＳ型半導体集積回路であって、前記第５のＮチャネルＭＯＳトランジスタのゲートと前記第２のＰチャネルＭＯＳトランジスタの低電位側を接続し、第２のＰチャネルＭＯＳトランジスタの高電位側に抵抗を接続し、前記低電圧制御回路からの制御信号により前記第５のＮチャネルＭＯＳトランジスタがオンし、前記第６のＮチャネルＭＯＳトランジスタがオフしている状態で、前記出力がグランド電位に低下した場合に、前記第５のＮチャネルＭＯＳトランジスタのゲート電位が低下する構成とする。
【００１０】
また、第１および第２のＰチャネルＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタの低電位側にそれぞれ直列に接続された第３および第４のＮチャネルＭＯＳトランジスタとを備え、前記第１のＰチャネルＭＯＳトランジスタのゲートが記第２のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルトランジスタの接続点と接続され、前記第２のＰチャネルＭＯＳトランジスタのゲートが前記第１のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタの接続点と接続されたレベルシフト回路を有するＭＯＳ型半導体集積回路において、第５のＮチャネルＭＯＳトランジスタの低電位側と、第６のＮチャネルＭＯＳトランジスタの高電位側とを接続し、第５のＮチャネルＭＯＳトランジスタのゲートと低電位側間に抵抗とツェナーダイオードとを並列に接続し、前記第３および第４のＮチャネルＭＯＳトランジスタの各ゲートにそれぞれ相補な入力信号を与える手段と、前記第６のＭＯＳトランジスタのゲートに低電圧制御信号を入力する手段と、を備える低電圧制御回路を備え、第５のＮチャネルＭＯＳトランジスタの低電位側と、第６のＮチャネルＭＯＳトランジスタの高電位側との接続点を出力とし、前記レベルシフト回路の出力信号を受けて動作する出力段回路を有するＭＯＳ型半導体集積回路であって、前記第５のＮチャネルＭＯＳトランジスタのゲートと前記第２のＰチャネルＭＯＳトランジスタの低電位側を接続し、前記第２のＰチャネルＭＯＳトランジスタの高電位側にゲートとドレインを接続したＮチャネルＭＯＳトランジスタを接続し、前記低電圧制御回路からの制御信号により前記第５のＮチャネルＭＯＳトランジスタがオンし、前記第６のＮチャネルＭＯＳトランジスタがオフしている状態で、前記出力がグランド電位に低下した場合に、前記第５のＮチャネルＭＯＳトランジスタのゲート電位が低下する
構成とする。
また、前記の第５および第６のＮチャネルＭＯＳトランジスタが、ＮチャネルＭＯＳＦＥＴもしくはＮチャネルＩＧＢＴであるとよい。
〔作用〕
レベルシフト回路のハイサイド側のＭＯＳトランジスタと高電圧電源の高電位側との間に抵抗機能を有するものを接続することで、出力短絡時に出力段回路のハイサイド側のＭＯＳトランジスタのドレイン電流を抑制することができる。そのメカニズムを図４と図５を用いて説明する。後述する図１のように、高電圧電源の高電位側３とＰ２の間に抵抗８を接続する。図５の丸に入った番号は現象が起こる順番である。
【００１１】
コンデンサＣが短絡すると、抵抗８を通る電流ＩR が増大し、電圧降下ＶR が大きくなる（図５（ａ））。
電圧降下ＶR が大きくなると、Ｐ２に印加される電圧（ドレイン電圧ＶDS）が低下する。ＶDSが低下すると、Ｐ２に流れる電流ＩD が減少する（図５（ｂ））。
Ｐ２に流れる電流ＩD が減少すると、ツェナーダイオードに流れる電流（ツェナー電流ＩZ が減少し、ツェナーダイオードに印加される電圧（ツェナー電圧ＶZ ）が減少する。
【００１２】
ツェナー電圧ＶZ が減少すると、Ｎ４のゲート電圧ＶGSが低下して、Ｎ４に流れる電流ＩN4が減少する。
Ｎ４に流れる電流ＩN4を減少させることで、Ｎ４の破壊を防止することができる。
【００１３】
【発明の実施の形態】
図１は、この発明の第１実施例のＭＯＳ型半導体集積回路の回路図である。従来回路と同一箇所には同一符号を付した。
このＭＯＳ型半導体集積回路は低電圧制御回路３０と、レベルシフト回路１０および出力段回路５０で構成される。低電圧制御回路３０は低圧のロジック回路で構成され、レベルシフト回路１０および出力段回路５０に信号を送信する。以下の説明では、ＮはｎチャネルＭＯＳＦＥＴ、ＰはｐチャネルＭＯＳＦＥＴを示す。
【００１４】
レベルシフト回路１０は、Ｐ１のソースと、抵抗８の一端が高電圧電源の高電位側３に共通に接続され、抵抗８の他端がＰ２のソースと接続し、Ｐ１の互いのゲートとＰ２のドレイン、Ｐ１のドレインとＰ２のゲートをそれぞれ接続し、Ｐ１のドレインとＮ１のドレインとを接続し、Ｐ２のドレインとＮ２のドレインを接続し、Ｎ１のソースとＮ２のソースをグランド４と接続する。このレベルシフト回路１０の出力点であるＢ点は、Ｐ２のドレインと、Ｎ２のドレインの接続点である。
出力段回路２０は、Ｎ３、Ｎ４、抵抗１およびツェナーダイオード２で構成される。Ｎ４のドレインを高電圧電源の高電位側３に接続し、Ｎ４のソースと抵抗１の一方とツェナーダイオード２のアノードとを接続し、この接続点が高電圧出力点５で、ここから高電圧出力が出力される。Ｎ４の基板電位はＮ４のソース電位と同じである。Ｎ４のゲートと抵抗１の他方とツェナーダイオード２のカソードとを接続し、このＮ４のゲートとＮ３のドレインとを接続し、Ｎ３のソースをグランド４に接続する。レベルシフト回路１０の出力点はＢ点であり、このＢ点とＮ４のゲートとを接続する。図中の６は高電圧出力端子であり、７は高電圧電源の高電位側端子である。また、Ｎ４は上アームのｎチャネルＭＯＳＦＥＴで、Ｎ３は下アームのｎチャネルＭＯＳＦＥＴである。尚、前記の抵抗８を接続した点が図４と異なる。
【００１５】
この回路の動作を説明する。この回路動作は図４で説明した内容と殆ど同じであり、また動作の要点については作用の項ですでに述べているが、ここで説明を再度繰り返すこととする。また、以下の説明で、高電圧出力端子６とグランド４の間にコンデンサＣ（蛍光管を模擬する）を接続した場合についての説明である。
コンデンサＣが放電され高電圧出力点５がＬの状態にあるとき、レベルシフト回路１０の出力点であるＢ点がＨになると、抵抗８を経由しＰ２のドレインからＬの状態にある高電圧出力点５に向かい電流が流れる。この電流と抵抗１の積で電圧降下が発生し、この電圧降下がＮ４のソース・ゲート間電圧として印加され、Ｎ４はオンする。そうすると、Ｎ４を介してコンデンサＣが充電されて高電圧出力点５が電位上昇し、ある期間、到達電圧を保持するために、Ｎ４をオンし続ける。このとき、Ｎ３をオフしておけば、高電圧出力点５はＨとなる。
【００１６】
ここで、ツェナーダイオード２のツェナー電圧を５Ｖ程度に選定すると、Ｎ４のゲート・ソース間の電圧は５Ｖ程度にクランプされて、Ｎ４のソース・ゲート間に高電圧は印加されない。
つぎに、レベルシフト回路１０の出力点であるＢ点がＬになると、Ｎ４はオフする。ここでＮ３をオンすると、コンデンサＣが放電され高電圧出力点５の電位が低下し、放電が終了すると高電圧出力点５はＬに固定される。
ここで、Ｎ４がオンして、負荷のコンデンサＣが充電している期間にコンデンサＣが短絡した場合を説明する。コンデンサＣが短絡すると、抵抗８を経由してＰ２のドレインから抵抗１およびツェナーダイオード２を介して短絡状態のコンデンサＣに流れる電流が増大するが、抵抗８があるために、その電流は抑制されて、ツェナー電圧は抑制される。そのため、Ｎ４のゲート電圧の上昇が抑制され、Ｎ４に流れる電流の増大は小さく抑えられる。その結果、コンデンサＣが短絡した場合でも、Ｎ４の破壊は防止される。
【００１７】
図２に、この発明の第２実施例のＭＯＳ型半導体集積回路の回路図である。
図１との違いは、抵抗８の代わりに抵抗機能を有するもの９（点線で示す）としてｎチャネルＭＯＳＦＥＴであるＮ５を用いている点である。このＮ５のゲートとドレインを接続して抵抗機能を持たせることにより、図１と同様の効果を得ることができる。また、負荷としてコンデンサＣを用いて説明したが、別にコンデンサＣである必要はなく、Ｎ４がオンしている期間に高電圧出力端子６がグランドに落ちる場合（出力短絡／負荷短絡した場合）に、抵抗８や抵抗機能を有するもの９を挿入することでＮ４の破壊を防止することができる。
【００１８】
尚、抵抗機能を有するもの９として、Ｎ５のソースに抵抗を直列に接続した回路を用いても構わない。また、前記のＮ３、Ｎ４をＭＯＳＦＥＴより大きな電流が流せるＩＧＢＴに代えた場合も同様の効果が得られることは勿論である。
図３に、この発明の第３実施例のＭＯＳ型半導体集積回路の回路図である。
図１の低電圧制御回路３０を具体的に示した例であり、一つの入力信号ＩＮで各Ｎ１、Ｎ２、Ｎ３が制御できる制御回路４０を示す。入力信号ＩＮをＮ１のゲートに入力し、また、同時にこの信号インバータ回路ＩＮＶに入力して反転し、Ｎ２とＮ３に入力することで図１のＭＯＳ型半導体集積回路と同様の動作させることができる。
【００１９】
【発明の効果】
この発明によれば、レベルシフト回路を構成する高電圧電源の高電位側と接続するＭＯＳトランジスタと高電圧電源の高電位側の間に抵抗機能を有するもの（抵抗やｎチャネルＭＯＳＦＥＴなど）を接続することで、出力短絡（負荷短絡）が生じた場合でも、出力段回路のＭＯＳトランジスタのゲート電圧を低下させて、ＭＯＳトランジスタに流れる短絡電流を抑制し、ＭＯＳトランジスタが破壊することを防止することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例のＭＯＳ型半導体集積回路図
【図２】この発明の第２実施例のＭＯＳ型半導体集積回路図
【図３】この発明の第３実施例のＭＯＳ型半導体集積回路図
【図４】従来のＭＯＳ型半導体集積回路図
【図５】本発明のＭＯＳ型半導体集積回路図の動作を説明する図
【符号の説明】
１、８ 抵抗
２ ツェナーダイオード
３ 高電圧電源の高電位側
４ グランド（アース）
５ 高電圧出力点
６ 高電圧出力端子
７ 高電圧電源の高電位側端子
１０ レベルシフト回路
２０ 出力段回路
２１ 出力段回路
３０ 低電圧制御回路
４０ 制御回路
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５ ｎチャネルＭＯＳＦＥＴ
Ｐ１、Ｐ２、Ｐ３、Ｐ４ ｐチャネルＭＯＳＦＥＴ
Ｃ コンデンサ（負荷）
ＩＮＶ インバータ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a MOS type semiconductor integrated circuit having a relatively high withstand voltage and having a level shift circuit and an output stage circuit applied to driver circuits such as a plasma display and a fluorescent display tube.
[0002]
[Prior art]
FIG. 4 is a circuit diagram of a conventional MOS type semiconductor integrated circuit (see Patent Document 1).
This MOS type semiconductor integrated circuit includes a low voltage control circuit 30, a level shift circuit 10 and an output stage circuit 20. The low voltage control circuit 30 is composed of a low voltage logic circuit, and transmits a signal to the level shift circuit 10 and the output stage circuit 20. In the following description, N represents an n-channel MOSFET and P represents a p-channel MOSFET.
[0003]
In the level shift circuit 10, the source of P1 and the source of P2 are commonly connected to the high potential side 3 of the high voltage power source, and the gate of P1 and the drain of P2 are connected to the drain of P1 and the gate of P2, respectively. The drain of P1 is connected to the drain of N1, the drain of P2 is connected to the drain of N2, and the source of N1 and the source of N2 are connected to the ground 4. The point B which is the output point of the level shift circuit 10 is a connection point between the drain of P2 and the drain of N2.
The output stage circuit 20 (21 in Patent Document 1) includes N3, N4, a resistor 1 and a Zener diode 2. The drain of N4 is connected to the high potential side 3 of the high voltage power supply, the source of N4, one of the resistors 1 and the anode of the Zener diode 2 are connected, and this connection point is a high voltage output point 5, from which high voltage Output is output. The substrate potential of N4 is the same as the source potential of N4. The gate of N4, the other of the resistor 1 and the cathode of the Zener diode 2 are connected, the gate of N4 and the drain of N3 are connected, and the source of N3 is connected to the ground 4. The output point of the level shift circuit 10 is point B, and this point B is connected to the gate of N4. In the figure, 6 is a high voltage output terminal, and 7 is a high potential side terminal of the high voltage power supply. N4 is an n-channel MOSFET of the upper arm (high side), and N3 is an n-channel MOSFET of the lower arm (low side).
[0004]
The operation of this circuit will be described. In the following description, L means that the potential is L level, and H means that the potential is H level. A case where a capacitor C is connected as a load (such as a fluorescent tube) between the high voltage output terminal 6 and the ground 4 will be described.
When the capacitor C is discharged and the high voltage output point 5 is in the L state, when the point B which is the output point of the level shift circuit 10 becomes H, the P2 drain goes to the high voltage output point 5 in the L state. Current flows. A voltage drop is generated by the product of this current and the resistance 1, and this voltage drop is applied as a source-gate voltage of N4, and N4 is turned on. Then, the capacitor C is charged via N4, the potential of the high voltage output point 5 rises, and N4 is kept on for a certain period to maintain the reached voltage. At this time, if N3 is turned off, the high voltage output point 5 becomes H.
[0005]
Here, when the Zener voltage of the Zener diode 2 is selected to be about 5V, the voltage between the gate and the source of N4 is clamped to about 5V, and no high voltage is applied between the source and the gate of N4.
Next, when the point B which is the output point of the level shift circuit 10 becomes L, N4 is turned off. When N3 is turned on, the capacitor C is discharged and the potential of the high voltage output point 5 is lowered. When the discharge is completed, the high voltage output point 5 is fixed to L.
[0006]
[Patent Document 1]
JP 2000-164730 A FIG.
[0007]
[Problems to be solved by the invention]
However, if N4 is turned on and the capacitor C (shown by a dotted line) is short-circuited while the load capacitor C is being charged, the potential of the high voltage output point 5 falls to the ground 4. Then, the current flowing from the drain of P2 toward the high voltage output point 5 via the resistor 1 and the Zener diode increases. This current is ID when flowing through P2, and becomes IR and IZ when flowing through resistor 1 and Zener diode 5, so that ID = IR + IZ. When this current increases, the Zener voltage VZ is increased, the gate voltage VGS of N4 is increased, and the current IN4 flowing through N4 is increased. The short-circuit current ID is a current obtained by combining IR + IZ and IN4.
[0008]
In normal operation, if the charging of the capacitor C by the current IN4 flowing through N4 is completed, IN4 stops, but if the capacitor C is short-circuited, IN4 continues to flow, and N4 is destroyed.
The object of the present invention is to solve the above-mentioned problems, and even if the high voltage output point of the output stage circuit falls to the ground (when the load is short-circuited), the MOS type semiconductor integrated circuit in which the MOS transistor of the output stage circuit is not destroyed. It is to provide a circuit.
[0009]
[Means for Solving the Problems]
To achieve the above object, the first and second P-channel MOS transistors and the third and fourth N-channel MOSs connected in series to the low potential side of the first and second MOS transistors , respectively. A gate of the first P-channel MOS transistor is connected to a connection point of the second P-channel MOS transistor and the fourth N-channel transistor, and the gate of the second P-channel MOS transistor is In a MOS type semiconductor integrated circuit having a level shift circuit connected to a connection point between the first P-channel MOS transistor and the third N-channel MOS transistor, a low potential side of the fifth N-channel MOS transistor, connect 6 and the high potential side of the N-channel MOS transistor, a fifth N-channel M Connects the S gate and the low potential side between the resistor and the Zener diode of the transistor in parallel, means for providing a respective complementary input signals to the gates of said third and fourth N-channel MOS transistor, said sixth And a means for inputting a low voltage control signal to the gate of the MOS transistor. A low voltage control circuit comprising: a low potential side of the fifth N channel MOS transistor; and a high potential side of the sixth N channel MOS transistor. A MOS type semiconductor integrated circuit having an output stage circuit which operates with receiving an output signal of the level shift circuit with a connection point as an output, the gate of the fifth N-channel MOS transistor and the second P-channel MOS A low potential side of the transistor is connected, a resistor is connected to the high potential side of the second P-channel MOS transistor, and the low voltage control is performed. The fifth N-channel MOS transistor is turned on by a control signal from the circuit, and the fifth N-channel MOS transistor is turned off, and the fifth N-channel MOS transistor is turned off when the output drops to the ground potential. The gate potential of the channel MOS transistor is reduced .
[0010]
The first and second P-channel MOS transistors, and the third and fourth N-channel MOS transistors connected in series to the low potential sides of the first and second MOS transistors, respectively. The gate of one P-channel MOS transistor is connected to the connection point of the second P-channel MOS transistor and the fourth N-channel transistor, and the gate of the second P-channel MOS transistor is connected to the first P-channel MOS transistor In a MOS type semiconductor integrated circuit having a level shift circuit connected to a connection point between a transistor and the third N-channel MOS transistor, the low potential side of the fifth N-channel MOS transistor and the sixth N-channel MOS transistor Connected to the high potential side, the gate of the fifth N-channel MOS transistor A resistor and a Zener diode connected in parallel between the first and second potential sides, respectively, and a means for providing complementary input signals to the gates of the third and fourth N-channel MOS transistors, respectively, and the gate of the sixth MOS transistor And a means for inputting a low voltage control signal to the low voltage side of the fifth N channel MOS transistor, and a connection point between the low potential side of the fifth N channel MOS transistor and the high potential side of the sixth N channel MOS transistor. A MOS type semiconductor integrated circuit having an output stage circuit that operates in response to an output signal of the level shift circuit, wherein the gate of the fifth N-channel MOS transistor and the low potential of the second P-channel MOS transistor N channel MOS transistor having a gate and drain connected to the high potential side of the second P channel MOS transistor. Connect Njisuta, lowering the state where the the control signal from the low voltage control circuit fifth N-channel MOS transistor is turned on, the first 6 N-channel MOS transistors are turned off, the output to the ground potential In this case, the gate potential of the fifth N-channel MOS transistor is reduced .
The fifth and sixth N-channel MOS transistors may be N- channel MOSFETs or N- channel IGBTs.
[Action]
By connecting a resistor function between the high side MOS transistor of the level shift circuit and the high potential side of the high voltage power supply, the drain current of the MOS transistor on the high side of the output stage circuit is reduced when the output is short-circuited. Can be suppressed. The mechanism will be described with reference to FIGS. As shown in FIG. 1 described later, a resistor 8 is connected between the high potential side 3 of the high voltage power supply and P2. The numbers in circles in FIG. 5 are the order in which the phenomena occur.
[0011]
When the capacitor C is short-circuited, the current IR passing through the resistor 8 increases, and the voltage drop VR increases (FIG. 5A).
As the voltage drop VR increases, the voltage applied to P2 (drain voltage VDS) decreases. When VDS decreases, the current ID flowing through P2 decreases (FIG. 5B).
When the current ID flowing through P2 decreases, the current flowing through the Zener diode (Zener current IZ decreases, and the voltage applied to the Zener diode (Zener voltage VZ) decreases.
[0012]
When the Zener voltage VZ decreases, the gate voltage VGS of N4 decreases, and the current IN4 flowing through N4 decreases.
By reducing the current IN4 flowing through N4, the destruction of N4 can be prevented.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a circuit diagram of a MOS type semiconductor integrated circuit according to a first embodiment of the present invention. The same parts as those in the conventional circuit are denoted by the same reference numerals.
This MOS type semiconductor integrated circuit includes a low voltage control circuit 30, a level shift circuit 10 and an output stage circuit 50. The low voltage control circuit 30 is composed of a low voltage logic circuit, and transmits a signal to the level shift circuit 10 and the output stage circuit 50. In the following description, N represents an n-channel MOSFET and P represents a p-channel MOSFET.
[0014]
In the level shift circuit 10, the source of P1 and one end of the resistor 8 are commonly connected to the high potential side 3 of the high voltage power source, the other end of the resistor 8 is connected to the source of P2, and the gates of P1 and P2 , P1 and P2 are connected to each other, P1 and N1 are connected to each other, P2 and N2 are connected to each other, N1 and N2 are connected to ground 4. To do. The point B which is the output point of the level shift circuit 10 is a connection point between the drain of P2 and the drain of N2.
The output stage circuit 20 includes N3 and N4, a resistor 1 and a Zener diode 2. The drain of N4 is connected to the high potential side 3 of the high voltage power supply, the source of N4, one of the resistors 1 and the anode of the Zener diode 2 are connected, and this connection point is a high voltage output point 5, from which high voltage Output is output. The substrate potential of N4 is the same as the source potential of N4. The gate of N4, the other of the resistor 1 and the cathode of the Zener diode 2 are connected, the gate of N4 and the drain of N3 are connected, and the source of N3 is connected to the ground 4. The output point of the level shift circuit 10 is point B, and this point B is connected to the gate of N4. In the figure, 6 is a high voltage output terminal, and 7 is a high potential side terminal of the high voltage power supply. N4 is an n-channel MOSFET of the upper arm, and N3 is an n-channel MOSFET of the lower arm. 4 differs from FIG. 4 in that the resistor 8 is connected.
[0015]
The operation of this circuit will be described. The circuit operation is almost the same as that described with reference to FIG. 4, and the main points of the operation have already been described in the section of operation, but the description will be repeated here. In the following description, a capacitor C (simulating a fluorescent tube) is connected between the high voltage output terminal 6 and the ground 4.
When the capacitor C is discharged and the high voltage output point 5 is in the L state, when the point B as the output point of the level shift circuit 10 becomes H, the high voltage in the L state from the drain of P2 via the resistor 8 A current flows toward the output point 5. A voltage drop is generated by the product of this current and the resistance 1, and this voltage drop is applied as a source-gate voltage of N4, and N4 is turned on. Then, the capacitor C is charged via N4, the potential of the high voltage output point 5 rises, and N4 is kept on for a certain period to maintain the reached voltage. At this time, if N3 is turned off, the high voltage output point 5 becomes H.
[0016]
Here, when the Zener voltage of the Zener diode 2 is selected to be about 5V, the voltage between the gate and the source of N4 is clamped to about 5V, and no high voltage is applied between the source and the gate of N4.
Next, when the point B which is the output point of the level shift circuit 10 becomes L, N4 is turned off. When N3 is turned on, the capacitor C is discharged and the potential of the high voltage output point 5 is lowered. When the discharge is completed, the high voltage output point 5 is fixed to L.
Here, a case where the capacitor C is short-circuited while N4 is turned on and the load capacitor C is charged will be described. When the capacitor C is short-circuited, the current flowing from the drain of P2 via the resistor 8 to the short-circuited capacitor C via the resistor 1 and the Zener diode 2 increases. However, since the resistor 8 is present, the current is suppressed. Thus, the Zener voltage is suppressed. Therefore, an increase in the gate voltage of N4 is suppressed, and an increase in current flowing through N4 is suppressed to a small level. As a result, even when the capacitor C is short-circuited, destruction of N4 is prevented.
[0017]
FIG. 2 is a circuit diagram of a MOS type semiconductor integrated circuit according to the second embodiment of the present invention.
The difference from FIG. 1 is that N5, which is an n-channel MOSFET, is used as a resistor 9 (indicated by a dotted line) instead of the resistor 8. By connecting the gate and drain of N5 to have a resistance function, the same effect as in FIG. 1 can be obtained. In addition, the capacitor C is used as the load. However, the capacitor C does not need to be provided separately. When the high voltage output terminal 6 falls to the ground during the period in which N4 is ON (when the output is shorted or the load is shorted). By inserting a resistor 8 or a resistor 9 having a resistance function, destruction of N4 can be prevented.
[0018]
Note that a circuit in which a resistor is connected in series to the source of N5 may be used as the one 9 having a resistance function. Of course, the same effect can be obtained when N3 and N4 are replaced with IGBTs capable of flowing a larger current than the MOSFET.
FIG. 3 is a circuit diagram of a MOS type semiconductor integrated circuit according to a third embodiment of the present invention.
1 is a specific example of the low voltage control circuit 30 of FIG. 1, and shows a control circuit 40 that can control each of N1, N2, and N3 with one input signal IN. The input signal IN is input to the gate of N1, and simultaneously input to the signal inverter circuit INV, inverted, and input to N2 and N3, so that the operation similar to that of the MOS type semiconductor integrated circuit of FIG. .
[0019]
【The invention's effect】
According to the present invention, the MOS transistor connected to the high potential side of the high voltage power source constituting the level shift circuit and the one having a resistance function (such as a resistor or an n-channel MOSFET) are connected between the high potential side of the high voltage power source. By doing so, even when an output short circuit (load short circuit) occurs, the gate voltage of the MOS transistor of the output stage circuit is lowered, the short circuit current flowing through the MOS transistor is suppressed, and the MOS transistor is prevented from being destroyed. Can do.
[Brief description of the drawings]
FIG. 1 is a MOS type semiconductor integrated circuit diagram of a first embodiment of the present invention. FIG. 2 is a MOS type semiconductor integrated circuit diagram of a second embodiment of the present invention. Semiconductor integrated circuit diagram [FIG. 4] Conventional MOS type semiconductor integrated circuit diagram [FIG. 5] Diagram for explaining the operation of the MOS type semiconductor integrated circuit diagram of the present invention
1, 8 Resistor 2 Zener diode 3 High potential side of high voltage power supply 4 Ground (earth)
5 High voltage output point 6 High voltage output terminal 7 High potential side terminal of high voltage power supply 10 Level shift circuit 20 Output stage circuit 21 Output stage circuit 30 Low voltage control circuit 40 Control circuit N1, N2, N3, N4, N5 n channel MOSFET
P1, P2, P3, P4 p-channel MOSFET
C capacitor (load)
INV inverter circuit

Claims (5)

第１および第２のＰチャネルＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタの低電位側にそれぞれ直列に接続された第３および第４のＮチャネルＭＯＳトランジスタとを備え、前記第１のＰチャネルＭＯＳトランジスタのゲートが記第２のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルトランジスタの接続点と接続され、前記第２のＰチャネルＭＯＳトランジスタのゲートが前記第１のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタの接続点と接続されたレベルシフト回路を有するＭＯＳ型半導体集積回路において、第５のＮチャネルＭＯＳトランジスタの低電位側と、第６のＮチャネルＭＯＳトランジスタの高電位側とを接続し、第５のＮチャネルＭＯＳトランジスタのゲートと低電位側間に抵抗とツェナーダイオードとを並列に接続し、前記第３および第４のＮチャネルＭＯＳトランジスタの各ゲートにそれぞれ相補な入力信号を与える手段と、前記第６のＭＯＳトランジスタのゲートに低電圧制御信号を入力する手段と、を備える低電圧制御回路を備え、第５のＮチャネルＭＯＳトランジスタの低電位側と、第６のＮチャネルＭＯＳトランジスタの高電位側との接続点を出力とし、前記レベルシフト回路の出力信号を受けて動作する出力段回路を有するＭＯＳ型半導体集積回路であって、前記第５のＮチャネルＭＯＳトランジスタのゲートと前記第２のＰチャネルＭＯＳトランジスタの低電位側を接続し、第２のＰチャネルＭＯＳトランジスタの高電位側に抵抗を接続し、前記低電圧制御回路からの制御信号により前記第５のＮチャネルＭＯＳトランジスタがオンし、前記第６のＮチャネルＭＯＳトランジスタがオフしている状態で、前記出力がグランド電位に低下した場合に、前記第５のＮチャネルＭＯＳトランジスタのゲート電位が低下することを特徴とするＭＯＳ型半導体集積回路。First and second P-channel MOS transistors, and third and fourth N-channel MOS transistors connected in series to the low potential sides of the first and second MOS transistors , respectively , The gate of the P channel MOS transistor is connected to the connection point of the second P channel MOS transistor and the fourth N channel transistor, and the gate of the second P channel MOS transistor is connected to the first P channel MOS transistor. In a MOS type semiconductor integrated circuit having a level shift circuit connected to a connection point of the third N channel MOS transistor, a low potential side of the fifth N channel MOS transistor and a high potential of the sixth N channel MOS transistor connecting the side gate and the low of the fifth N-channel MOS transistor Connect a resistor and a Zener diode in parallel between the position side, and means for providing a respective complementary input signals to the gates of said third and fourth N-channel MOS transistors, low to the gate of the sixth MOS transistor And a means for inputting a voltage control signal, and a connection point between the low potential side of the fifth N-channel MOS transistor and the high potential side of the sixth N-channel MOS transistor as an output, A MOS type semiconductor integrated circuit having an output stage circuit that operates in response to an output signal of the level shift circuit, wherein the gate of the fifth N channel MOS transistor and the low potential side of the second P channel MOS transistor are connected to each other. Connected, a resistor is connected to the high potential side of the second P-channel MOS transistor, and the control signal from the low voltage control circuit When the fifth N-channel MOS transistor is turned on and the sixth N-channel MOS transistor is turned off and the output drops to the ground potential, the gate potential of the fifth N-channel MOS transistor is A MOS-type semiconductor integrated circuit characterized by lowering . 第１および第２のＰチャネルＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタの低電位側にそれぞれ直列に接続された第３および第４のＮチャネルＭＯＳトランジスタとを備え、前記第１のＰチャネルＭＯＳトランジスタのゲートが記第２のＰチャネルＭＯＳトランジスタと前記第４のＮチャネルトランジスタの接続点と接続され、前記第２のＰチャネルＭＯＳトランジスタのゲートが前記第１のＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタの接続点と接続されたレベルシフト回路を有するＭＯＳ型半導体集積回路において、第５のＮチャネルＭＯＳトランジスタの低電位側と、第６のＮチャネルＭＯＳトランジスタの高電位側とを接続し、第５のＮチャネルＭＯＳトランジスタのゲートと低電位側間に抵抗とツェナーダイオードとを並列に接続し、前記第３および第４のＮチャネルＭＯＳトランジスタの各ゲートにそれぞれ相補な入力信号を与える手段と、前記第６のＭＯＳトランジスタのゲートに低電圧制御信号を入力する手段と、を備える低電圧制御回路を備え、第５のＮチャネルＭＯＳトランジスタの低電位側と、第６のＮチャネルＭＯＳトランジスタの高電位側との接続点を出力とし、前記レベルシフト回路の出力信号を受けて動作する出力段回路を有するＭＯＳ型半導体集積回路であって、前記第５のＮチャネルＭＯＳトランジスタのゲートと前記第２のＰチャネルＭＯＳトランジスタの低電位側を接続し、前記第２のＰチャネルＭＯＳトランジスタの高電位側にゲートとドレインを接続したＮチャネルＭＯＳトランジスタを接続し、前記低電圧制御回路からの制御信号により前記第５のＮチャネルＭＯＳトランジスタがオンし、前記第６のＮチャネルＭＯＳトランジスタがオフしている状態で、前記出力がグランド電位に低下した場合に、前記第５のＮチャネルＭＯＳトランジスタのゲート電位が低下することを特徴とするＭＯＳ型半導体集積回路。 First and second P-channel MOS transistors, and third and fourth N-channel MOS transistors connected in series to the low potential sides of the first and second MOS transistors, respectively, The gate of the P channel MOS transistor is connected to the connection point of the second P channel MOS transistor and the fourth N channel transistor, and the gate of the second P channel MOS transistor is connected to the first P channel MOS transistor. In a MOS type semiconductor integrated circuit having a level shift circuit connected to a connection point of the third N channel MOS transistor, a low potential side of the fifth N channel MOS transistor and a high potential of the sixth N channel MOS transistor To the gate of the fifth N-channel MOS transistor and low A resistor and a Zener diode are connected in parallel between the first and second sides, and a means for providing complementary input signals to the gates of the third and fourth N-channel MOS transistors, respectively, and a low voltage for the gate of the sixth MOS transistor. And a means for inputting a voltage control signal, and a connection point between the low potential side of the fifth N-channel MOS transistor and the high potential side of the sixth N-channel MOS transistor as an output, A MOS type semiconductor integrated circuit having an output stage circuit that operates in response to an output signal of the level shift circuit, wherein the gate of the fifth N channel MOS transistor and the low potential side of the second P channel MOS transistor are connected to each other. N-channel MOS transistor having a gate and a drain connected to the high potential side of the second P-channel MOS transistor Connect data, lowering the state where the the control signal from the low voltage control circuit fifth N-channel MOS transistor is turned on, the first 6 N-channel MOS transistors are turned off, the output to the ground potential In this case, the gate potential of the fifth N-channel MOS transistor is lowered . 前記抵抗が前記第１のＰチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタとのうちの前記第２のＰチャネルＭＯＳトランジスタのみの高電位側に接続されていることを特徴とする請求項１に記載のＭＯＳ型半導体集積回路。2. The resistor is connected to a high potential side of only the second P channel MOS transistor of the first P channel MOS transistor and the second P channel MOS transistor. 2. A MOS type semiconductor integrated circuit according to 1. 前記ゲートとドレインを接続したＮチャネルＭＯＳトランジスタが前記第１のＰチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタとのうちの前記第２のＰチャネルＭＯＳトランジスタのみの高電位側に接続されていることを特徴とする請求項２The N channel MOS transistor having the gate and drain connected is connected to the high potential side of only the second P channel MOS transistor of the first P channel MOS transistor and the second P channel MOS transistor. Claim 2 に記載のＭＯＳ型半導体集積回路。2. A MOS type semiconductor integrated circuit according to 1. 前記の第５および第６のＮチャネルＭＯＳトランジスタが、ＮチャネルＭＯＳＦＥＴもしくはＮチャネルＩＧＢＴであることを特徴とする請求項１または２のいずれか一項に記載のＭＯＳ型半導体集積回路。 3. The MOS semiconductor integrated circuit according to claim 1, wherein the fifth and sixth N-channel MOS transistors are N-channel MOSFETs or N-channel IGBTs .
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