JP4155232B2 - Semiconductor element - Google Patents

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Description

本発明は、半導体素子に関し、特に、縦型ＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子に関するものである。   The present invention relates to a semiconductor element, and more particularly to a semiconductor element in which a vertical MOSFET and a Schottky diode are integrated.

従来のこの種の半導体素子では、例えば特許文献１の図１および引用文献２の図１に示されるように、ショットキー電極がＭＯＳＦＥＴ素子のｐ型ボディ領域とドリフト領域にまたがる形態で設けられている。   In the conventional semiconductor device of this type, for example, as shown in FIG. 1 of Patent Document 1 and FIG. 1 of Cited Document 2, the Schottky electrode is provided in a form extending over the p-type body region and the drift region of the MOSFET device. Yes.

特開平８−２０４１７９号公報JP-A-8-204179 特開平９−１０２６０２号公報JP-A-9-102602

以上のように構成された半導体素子を、ＭＯＳＦＥＴをスイッチング素子とし、ショットキー電極とドレイン電極間により形成されるショットキーダイオードを環流ダイオードとして組み合わせた構成で用いる場合、ショットキーダイオード部の面積（素子長）が大き過ぎると容量が増大してスイッチオン時のスイッチング特性が劣化し、小さ過ぎるとダイオードとしての素子抵抗が増大するとともにスイッチオフ時のスイッチング特性が劣化するため、それぞれの素子寸法を適切に選ぶことが、高性能化において重要である。   When the semiconductor element configured as described above is used in a configuration in which a MOSFET is used as a switching element and a Schottky diode formed between a Schottky electrode and a drain electrode is used as a freewheeling diode, the area of the Schottky diode portion (element If the length is too large, the capacitance increases and the switching characteristics when the switch is on deteriorates. If it is too small, the element resistance as a diode increases and the switching characteristics when the switch is off deteriorates. It is important to improve the performance.

また、素子をシステムに組み込む場合、素子の小型化（素子面積の縮小化）は周辺部分の小型化を可能とするため、システム設計やコスト面で有益である。スイッチング素子として使用されるＭＯＳＦＥＴは微細加工技術によりその特性改善が進められているため、素子面積の縮小についてはスイッチング素子と組み合わせて使用するダイオード素子を縮小することが重要である。加えて、素子を構成する半導体材料として炭化珪素のような高価なウエハを用いる場合、素子コストの主要因は基板ウエハの材料コストとなるため、素子面積の縮小は素子コストの大幅な低減につながる。   In addition, when an element is incorporated in a system, the downsizing of the element (reduction of the element area) enables the peripheral part to be downsized, which is beneficial in terms of system design and cost. Since the characteristics of MOSFETs used as switching elements are being improved by microfabrication technology, it is important to reduce the diode elements used in combination with the switching elements in order to reduce the element area. In addition, when an expensive wafer such as silicon carbide is used as a semiconductor material constituting the element, the main factor of the element cost is the material cost of the substrate wafer, so that the reduction in the element area leads to a significant reduction in the element cost. .

本発明は、上記のような課題に鑑みてなされたものであり、ＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子において、ＭＯＳＦＥＴ部の面積とショットキーダイオード部の面積とを合わせた素子面積の縮小化を図り、しかもスイッチング時の損失と素子抵抗による損失（以下、素子抵抗による損失を定常損失という。）とを合わせた総損失を低減することを目的とするものである。   The present invention has been made in view of the above-described problems. In a semiconductor element in which a MOSFET and a Schottky diode are integrated, the element area of the MOSFET area and the Schottky diode area is combined. The object is to reduce the total loss by combining the loss at the time of switching and the loss due to the element resistance (hereinafter referred to as the loss due to the element resistance).

本発明に係る半導体素子は、ｎ型半導体基板上に設けられたｎ型ドリフト層、前記ｎ型ドリフト層上の一部にそれぞれ設けられたｐ型ボディ領域およびデプレッション領域、前記ｐ型ボディ領域の中に選択的に形成されたｎ型ソース領域、少なくともゲート絶縁膜を介し、前記ｎ型ソース領域と前記ｐ型ボディ領域と前記デプレッション領域とにまたがって設けられたゲート電極、前記ｎ型ソース領域と前記ｐ型ボディ領域とにまたがって設けられたソース電極、前記ｎ型半導体基板の前記ｎ型ドリフト層と反対側に設けられたドレイン電極、並びに、前記ｐ型ボディ領域の前記デプレッション領域と反対側に、前記ｐ型ボディ領域と前記ｎ型ドリフト層とにまたがって設けられたショットキー電極を備え、前記ショットキー電極の前記ｎ型ドリフト層上に存在する部分の長さで定義されるショットキーダイオード部の長さが、前記ｐ型ボディ領域と前記デプレッション領域とを合わせたＭＯＳＦＥＴ部の長さの２０％〜６０％であるものである。   A semiconductor device according to the present invention includes an n-type drift layer provided on an n-type semiconductor substrate, p-type body regions and depletion regions provided respectively on a part of the n-type drift layer, and the p-type body region. An n-type source region selectively formed therein, at least a gate electrode, and a gate electrode provided across the n-type source region, the p-type body region, and the depletion region, and the n-type source region And a source electrode provided across the p-type body region, a drain electrode provided on the opposite side of the n-type drift layer of the n-type semiconductor substrate, and opposite to the depletion region of the p-type body region A Schottky electrode provided across the p-type body region and the n-type drift layer on the side, and the n-type of the Schottky electrode The length of the Schottky diode portion defined by the length of the portion existing on the lift layer is 20% to 60% of the length of the MOSFET portion combining the p-type body region and the depletion region It is.

また、ｎ型半導体基板上に設けられたｎ型ドリフト層、前記ｎ型ドリフト層上の一部に設けられたｐ型ボディ領域、前記ｐ型ボディ領域の中に選択的に設けられたｎ型ソース領域、前記ｎ型ソース領域の表面から前記ｎ型ドリフト層に達するトレンチ領域、前記トレンチ領域内に少なくともゲート絶縁膜を介して設けられたゲート電極、前記ｎ型ソース領域と前記ｐ型ボディ領域とにまたがって設けられたソース電極、前記ｎ型半導体基板の前記ｎ型ドリフト層と反対側に設けられたドレイン電極、並びに、前記ｐ型ボディ領域の前記トレンチ領域と反対側に、前記ｐ型ボディ領域と前記ｎ型ドリフト層とにまたがって設けられたショットキー電極を備え、前記ショットキー電極の前記ｎ型ドリフト層上に存在する部分の長さで定義されるショットキーダイオード部の長さが、前記ｐ型ボディ領域と前記トレンチ領域とを合わせたＭＯＳＦＥＴ部の長さの２０％〜６０％であるものである。   Also, an n-type drift layer provided on the n-type semiconductor substrate, a p-type body region provided in a part on the n-type drift layer, and an n-type selectively provided in the p-type body region A source region, a trench region reaching the n-type drift layer from the surface of the n-type source region, a gate electrode provided in the trench region via at least a gate insulating film, the n-type source region and the p-type body region A source electrode provided across the n-type semiconductor substrate, a drain electrode provided on the opposite side to the n-type drift layer of the n-type semiconductor substrate, and the p-type body region on the opposite side to the trench region. A Schottky electrode provided across the body region and the n-type drift layer, and defined by a length of a portion of the Schottky electrode existing on the n-type drift layer. Tsu length of context menu by diode unit, one that is 20% to 60% of the length of the p-type body region and the MOSFET section a combination of the trench region.

ショットキー電極のｎ型ドリフト層上に存在する部分の長さで定義されるショットキーダイオード部の長さが、ｐ型ボディ領域とデプレッション領域またはｐ型ボディ領域とトレンチ領域を合わせたＭＯＳＦＥＴ部の長さの２０％〜６０％であるので、素子面積の縮小化を図り、しかもスイッチング時の損失と定常損失とを合わせた総損失を低減することができる。   The length of the Schottky diode portion defined by the length of the portion existing on the n-type drift layer of the Schottky electrode is such that the p-type body region and the depletion region or the p-type body region and the trench region are combined. Since the length is 20% to 60%, the element area can be reduced, and the total loss including the loss during switching and the steady loss can be reduced.

実施の形態１．
図１および図２は、本発明の実施の形態１による、縦型ＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子を示す断面図および平面図である。図２の平面図におけるＣ−Ｃ線での断面図が図１に対応する。なお、図１では単位素子を示しており、実際には、必要な電流容量に応じて１チップ上に任意の数の単位素子が、図２（ａ）に示すようなストライプ状あるいは図２（ｂ）に示すような格子状の配置となるように、Ａ−Ａ面およびＢ−Ｂ面を対称面として折り返された構成となっているのが一般的である。 Embodiment 1 FIG.
1 and 2 are a cross-sectional view and a plan view showing a semiconductor element in which a vertical MOSFET and a Schottky diode are integrated according to Embodiment 1 of the present invention. A sectional view taken along line CC in the plan view of FIG. 2 corresponds to FIG. In FIG. 1, unit elements are shown. Actually, an arbitrary number of unit elements may be formed in a stripe shape as shown in FIG. 2A or in FIG. It is general that the AA plane and the BB plane are folded back as symmetrical planes so as to have a grid-like arrangement as shown in b).

ｎ型半導体基板（以下、単に半導体基板と言う。）１の上にｎ型ドリフト層（以下、単にドリフト層と言う。）２が設けられ、さらにドリフト層２上の一部にｐ型ボディ領域（以下、単にボディ領域と言う。）３とデプレッション領域５が形成され、ボディ領域３の中にｎ型ソース領域（以下、単にソース領域と言う。）４が選択的に形成されている。ソース領域４とボディ領域３とデプレッション領域５の各表面にまたがってチャネル層６、ゲート絶縁膜７およびゲート電極８からなるゲート構造が設けられている。なお、チャネル層６を介さずにゲート絶縁膜７およびゲート電極８からなるゲート構造としてもよい。 ソース領域４とボディ領域３とにまたがってソース電極９が設けられ、半導体基板１のドリフト層２と反対側にドレイン電極１０が設けられている。また、ボディ領域３のデプレッション領域５と反対側には、ボディ領域３とドリフト層２とにまたがる形で、ボディ領域３とドリフト層２上にショットキー電極１１が設けられている。   An n-type drift layer (hereinafter simply referred to as a drift layer) 2 is provided on an n-type semiconductor substrate (hereinafter simply referred to as a semiconductor substrate) 1, and a p-type body region is partially formed on the drift layer 2. (Hereinafter simply referred to as a body region) 3 and a depletion region 5 are formed, and an n-type source region (hereinafter simply referred to as a source region) 4 is selectively formed in the body region 3. A gate structure including a channel layer 6, a gate insulating film 7, and a gate electrode 8 is provided across the surfaces of the source region 4, the body region 3, and the depletion region 5. Note that a gate structure including the gate insulating film 7 and the gate electrode 8 may be used without using the channel layer 6. A source electrode 9 is provided across the source region 4 and the body region 3, and a drain electrode 10 is provided on the opposite side of the semiconductor substrate 1 from the drift layer 2. Further, on the opposite side of the body region 3 from the depletion region 5, a Schottky electrode 11 is provided on the body region 3 and the drift layer 2 so as to straddle the body region 3 and the drift layer 2.

なお、ここで、半導体基板（ｎ型半導体基板）１は、例えばＳｉ（珪素）、ＳｉＣ（炭化珪素）、炭素（Ｃ）などからなり、そのドーピング濃度は２×１０１８／ｃｍ３〜２×１０２０／ｃｍ３である。ドリフト層（ｎ型ドリフト層）２は、例えばＳｉ（珪素）、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）などからなり、ドーピング濃度が２×１０１５／ｃｍ３〜２×１０１６／ｃｍ３で厚さは３μｍ〜２０μｍである。ボディ領域（ｐ型ボディ領域）３は、例えばＳｉ（珪素）、ＳｉＣ（炭化珪素）などからなり、ドーピング濃度が３×１０１７／ｃｍ３〜４×１０１８／ｃｍ３で厚さは０．６μｍ〜１μｍであって、ゲート絶縁膜７側は１０１６台以下のドーピングとしてチャネル層６あるいはボディ領域３のゲート絶縁膜７側に形成されるチャネルでのキャリアの散乱を低減する構造となっているのが望ましい。ソース領域（ｎ型ソース領域）４は、例えばＳｉ（珪素）、ＳｉＣ（炭化珪素）などからなり、ドーピング濃度が３×１０１８／ｃｍ３〜５×１０１９／ｃｍ３で厚さは０．２μｍ〜０．４μｍである。チャネル層６は、例えばＳｉ（珪素）、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）などからなり、ドーピング濃度が１×１０１６／ｃｍ３〜４×１０１７／ｃｍ３で厚さは０．１μｍ〜０．４μｍである。 Here, the semiconductor substrate (n-type semiconductor substrate) 1 is made of, for example, Si (silicon), SiC (silicon carbide), carbon (C), and the like, and the doping concentration is 2 × 10 18 / cm 3 to 2 ×. 10 20 / cm 3 . The drift layer (n-type drift layer) 2 is made of, for example, Si (silicon), SiC (silicon carbide), GaN (gallium nitride), or the like, and has a doping concentration of 2 × 10 15 / cm 3 to 2 × 10 16 / cm 3. The thickness is 3 μm to 20 μm. The body region (p-type body region) 3 is made of, for example, Si (silicon), SiC (silicon carbide), etc., and has a doping concentration of 3 × 10 17 / cm 3 to 4 × 10 18 / cm 3 and a thickness of 0. 6 μm to 1 μm, and the gate insulating film 7 side has a structure that reduces carrier scattering in the channel formed on the channel insulating layer 7 side of the channel layer 6 or the body region 3 as doping of 10 16 or less. It is desirable. The source region (n-type source region) 4 is made of, for example, Si (silicon), SiC (silicon carbide), etc., and has a doping concentration of 3 × 10 18 / cm 3 to 5 × 10 19 / cm 3 and a thickness of 0. 2 μm to 0.4 μm. The channel layer 6 is made of, for example, Si (silicon), SiC (silicon carbide), GaN (gallium nitride), etc., and has a doping concentration of 1 × 10 16 / cm 3 to 4 × 10 17 / cm 3 and a thickness of 0. 1 μm to 0.4 μm.

また、ゲート絶縁膜７は、例えばＳｉＯ２（二酸化珪素）、ＳｉＯＮ（酸窒化珪素）、酸化ハフニウム（ＨｆＯ２）などからなる。ゲート電極８は、例えば多結晶Ｓｉ、Ａｌ（アルミニウム）などからなる。ソース電極９およびドレイン電極１０は、例えばＮｉ（ニッケル）、Ａｌ（アルミニウム）などからなる。ショットキー電極１１は、例えばＴｉ（チタン）、Ｍｏ（モリブデン）などからなる。 The gate insulating film 7 is made of, for example, SiO 2 (silicon dioxide), SiON (silicon oxynitride), hafnium oxide (HfO 2 ), or the like. The gate electrode 8 is made of, for example, polycrystalline Si, Al (aluminum), or the like. The source electrode 9 and the drain electrode 10 are made of, for example, Ni (nickel), Al (aluminum), or the like. The Schottky electrode 11 is made of, for example, Ti (titanium), Mo (molybdenum), or the like.

このように構成されたものにおいて、ショットキー電極１１とｎ型ドリフト層２により形成されるショットキーダイオードは、ショットキー電極１１に対してドレイン電極１０が正電位となるとき逆方向にバイアスされ、逆にショットキー電極１１に対してドレイン電極１０が負電位となるとき順方向にバイアスされるため、環流ダイオードとして用いることができる。   In such a configuration, the Schottky diode formed by the Schottky electrode 11 and the n-type drift layer 2 is biased in the reverse direction when the drain electrode 10 has a positive potential with respect to the Schottky electrode 11. On the contrary, when the drain electrode 10 becomes a negative potential with respect to the Schottky electrode 11, it is biased in the forward direction, so that it can be used as a freewheeling diode.

デプレッション領域５の長さと、ボディ領域３（ソース領域４を含む。）の長さとをあわせた長さをＭＯＳＦＥＴ部の長さ（素子長）をＬｍとし、ショットキー電極１１のドリフト層２上に存在する部分の長さ、すなわちショットキー電極１１がドリフト層２と接触している領域の長さをショットキーダイオード部の長さ（素子長）Ｌｓとする。
本実施の形態の素子構成においては、ＬｓはＬｍの２０％〜６０％の値としている。一般に、Ｌｍの値としては５μｍ〜１５μｍ程度であり、Ｌｓはそれに対応して１μｍ〜９μｍ程度となる。 The total length of the depletion region 5 and the length of the body region 3 (including the source region 4) is defined as the length of the MOSFET portion (element length) Lm, and on the drift layer 2 of the Schottky electrode 11 The length of the existing portion, that is, the length of the region where the Schottky electrode 11 is in contact with the drift layer 2 is defined as the length (element length) Ls of the Schottky diode portion.
In the element configuration of the present embodiment, Ls has a value of 20% to 60% of Lm. Generally, the value of Lm is about 5 μm to 15 μm, and Ls is about 1 μm to 9 μm correspondingly.

なお、本明細書で言う長さとは、半導体基板１、ドリフト層２およびボディ領域３の積層方向に直行する方向の長さであり、厚さとは、上記積層方向の長さである。   In addition, the length said in this specification is the length of the direction orthogonal to the lamination direction of the semiconductor substrate 1, the drift layer 2, and the body region 3, and thickness is the length of the said lamination direction.

なお、ここでは、図１に示すように、ゲート絶縁膜７およびゲート電極８がウエハ上面（半導体基板１、ドリフト層２およびボディ領域３の積層方向にほぼ垂直な面）に設けられる構成となっているＭＯＳＦＥＴを平面型のＭＯＳＦＥＴ（以下、平面型ＭＯＳと略すこともある。）と言い、図７および図８に示すように、トレンチ領域１５が形成され、トレンチ領域１５内の側面にゲート絶縁膜、ゲート電極が配置されているＭＯＳＦＥＴをトレンチ型のＭＯＳＦＥＴ（以下、トレンチ型ＭＯＳと略すこともある。）と言う。   Here, as shown in FIG. 1, the gate insulating film 7 and the gate electrode 8 are provided on the upper surface of the wafer (a surface substantially perpendicular to the stacking direction of the semiconductor substrate 1, the drift layer 2, and the body region 3). The MOSFET is referred to as a planar MOSFET (hereinafter sometimes abbreviated as planar MOS), and as shown in FIGS. 7 and 8, a trench region 15 is formed and gate insulation is provided on the side surface in the trench region 15. A MOSFET in which a film and a gate electrode are disposed is called a trench type MOSFET (hereinafter sometimes abbreviated as a trench type MOS).

図１のような素子構成においては、ショットキーダイオードを環流ダイオードとして用いる場合に流れるダイオードの順方向電流はＭＯＳＦＥＴ部に拡がることになる。したがって、ＭＯＳＦＥＴとショットキーダイオードとを一体化した場合、ショットキーダイオード部は、ＭＯＳＦＥＴ部よりも小さな素子面積（素子長）でも十分低い抵抗値を実現することができる。ショットキーダイオード部の素子面積（素子長）を縮小しすぎると抵抗の増大を招くが、ショットキーダイオード部の素子容量が減少するためにＭＯＳＦＥＴオン時のスイッチング損失が低減されることになって、ある程度は抵抗などが増大しても総損失としては低減を図ることができる。   In the element configuration as shown in FIG. 1, the forward current of the diode that flows when the Schottky diode is used as the freewheeling diode spreads to the MOSFET portion. Therefore, when the MOSFET and the Schottky diode are integrated, the Schottky diode portion can realize a sufficiently low resistance value even with an element area (element length) smaller than that of the MOSFET portion. If the element area (element length) of the Schottky diode part is reduced too much, the resistance is increased. However, since the element capacity of the Schottky diode part is reduced, the switching loss when the MOSFET is turned on is reduced. Even if the resistance increases to some extent, the total loss can be reduced.

電源電圧６００Ｖにおいて使用する半導体素子を想定した場合について、Ｌｓ／Ｌｍの変化による１パルスあたりの各損失の変化の概要を、シミュレーション計算により求めた結果を図３に示す。ドリフト層厚は１０μｍ〜１５μｍ程度とし、ＭＯＳＦＥＴ部の長さＬｍを１２μｍ程度とした場合を想定している。図３において、縦軸は１パルスあたりの損失（ｍＪ）を、横軸はＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子（一体化素子）におけるＬｓ／Ｌｍをそれぞれ示しており、参考として、ＭＯＳＦＥＴとショットキーダイオードとを同じ大きさ（Ｌｓ＝Ｌｍ）で個別に形成した場合（個別素子）の１パルスあたりの各損失も併記している。   FIG. 3 shows a result obtained by simulation calculation for an outline of changes in each loss per pulse due to changes in Ls / Lm, assuming a semiconductor element used at a power supply voltage of 600V. It is assumed that the drift layer thickness is about 10 μm to 15 μm and the length Lm of the MOSFET portion is about 12 μm. In FIG. 3, the vertical axis indicates the loss per pulse (mJ), and the horizontal axis indicates Ls / Lm in a semiconductor element (integrated element) in which a MOSFET and a Schottky diode are integrated. Each loss per pulse when the MOSFET and the Schottky diode are individually formed with the same size (Ls = Lm) (individual element) is also shown.

図３より、スイッチオン時ＦＥＴ損およびスイッチオン時ダイオード損はＬｓ／Ｌｍの減少に伴って減少しており、Ｌｓ／Ｌｍを減少させたとき、すなわちショットキーダイオード部を縮小したとき、ＭＯＳＦＥＴオン時のダイオード電流波形におけるオーバシュートが減少するとともに、ＭＯＳＦＥＴ電流波形におけるオーバシュートも減少し、ＭＯＳＦＥＴオン時のスイッチング損失はダイオード、ＭＯＳＦＥＴとも減少する傾向にあることが分かる。一方、ＭＯＳＦＥＴオフ時に関しては、ダイオード部の縮小によってＦＥＴ損が増加する傾向にある（スイッチオフ時ＦＥＴ損はＬｓ／Ｌｍの減少に伴って増加している。）。これらの結果、１パルスあたりのスイッチング損失総量は、Ｌｓ／Ｌｍが０．５付近で最小となっている。   From FIG. 3, the FET loss at the time of switching on and the diode loss at the time of switching on decrease as Ls / Lm decreases. When Ls / Lm is decreased, that is, when the Schottky diode portion is reduced, the MOSFET is turned on. It can be seen that the overshoot in the diode current waveform at the time decreases, the overshoot in the MOSFET current waveform also decreases, and the switching loss when the MOSFET is on tends to decrease for both the diode and the MOSFET. On the other hand, when the MOSFET is off, the FET loss tends to increase due to the reduction of the diode portion (the FET loss at the time of switching off increases with a decrease in Ls / Lm). As a result, the total amount of switching loss per pulse is minimum when Ls / Lm is around 0.5.

本実施の形態による平面型のＭＯＳＦＥＴおよび後述するトレンチ型のＭＯＳＦＥＴについて、Ｌｓ／Ｌｍによる定常損失、スイッチング損失総量および総損失の変化の概要をシミュレーション計算により求めた結果を図４に示す。スイッチング損失総量は使用する周波数や使用する電源電圧によっても異なるので、図４では一例として、電源電圧６００Ｖ、周波数５０ｋＨｚの場合を示す。また、図３の場合と同様に、ドリフト層厚は１０μｍ〜１５μｍ程度とし、ＭＯＳＦＥＴ部の長さＬｍを１２μｍ程度とした場合を想定している。図４において、縦軸は損失（Ｗ）を、横軸はＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子（一体化素子）におけるＬｓ／Ｌｍをそれぞれ示しており、参考として、ＭＯＳＦＥＴとショットキーダイオードとを同じ大きさ（Ｌｓ＝Ｌｍ）で個別に形成した場合（個別素子）の各損失も併記している。   FIG. 4 shows the result of calculating the outline of changes in steady loss, switching loss total amount, and total loss due to Ls / Lm with respect to the planar MOSFET according to the present embodiment and the trench MOSFET described later. Since the total amount of switching loss varies depending on the frequency used and the power supply voltage used, FIG. 4 shows a case where the power supply voltage is 600 V and the frequency is 50 kHz. As in the case of FIG. 3, it is assumed that the drift layer thickness is about 10 μm to 15 μm and the length Lm of the MOSFET portion is about 12 μm. In FIG. 4, the vertical axis represents loss (W), and the horizontal axis represents Ls / Lm in a semiconductor element (integrated element) in which a MOSFET and a Schottky diode are integrated. Each loss when a diode is individually formed with the same size (Ls = Lm) (individual element) is also shown.

まず、定常損失について説明する。ショットキーダイオード部については、図４に定常損失（平面型ＭＯＳ／ショットキ）で示すように、Ｌｓ／Ｌｍが小さくなるにつれて、すなわちショットキーダイオード部の面積（素子長）が小さくなるにつれて定常損失が大きくなる傾向にある。一方、ＭＯＳＦＥＴ部については、本実施の形態による平面型ではショットキーダイオード部との一体化による素子抵抗の大きな変化はない。したがって、ＭＯＳＦＥＴ部とショットキーダイオード部とをあわせた一体化素子の定常損失としては、Ｌｓ／Ｌｍが小さくなるにつれて大きくなる傾向にある。図４の結果では、定常損失（平面型ＭＯＳ／ショットキ）は、Ｌｓ／Ｌｍがおよそ０．７で個別素子の場合と同程度となっており、Ｌｓ／Ｌｍがそれより大きいと個別素子の場合より定常損失が小さく、Ｌｓ／Ｌｍがおよそ０．７より小さくなるまでショットキーダイオード部を縮小すると個別素子の場合よりも定常損失が大きくなっている。   First, steady loss will be described. As shown by the steady loss (planar MOS / Schottky) in FIG. 4, the Schottky diode portion has a steady loss as Ls / Lm decreases, that is, as the area (element length) of the Schottky diode portion decreases. It tends to grow. On the other hand, with respect to the MOSFET portion, in the planar type according to the present embodiment, there is no significant change in element resistance due to integration with the Schottky diode portion. Accordingly, the steady loss of the integrated element including the MOSFET portion and the Schottky diode portion tends to increase as Ls / Lm decreases. In the result of FIG. 4, the steady loss (planar MOS / Schottky) is about 0.7 with Ls / Lm being the same as that of the individual element, and when Ls / Lm is larger than that, it is the case of the individual element. When the Schottky diode portion is reduced until the steady loss is smaller and Ls / Lm is smaller than about 0.7, the steady loss is larger than that in the case of the individual element.

次に、定常損失と図３で説明したスイッチング損失総量（図４にスイッチング損失総量（５０ｋＨｚ）で示す。）とを含めた総損失としては、図４に総損失（平面型ＭＯＳ／ショットキ）で示すように、Ｌｓ／Ｌｍが０．５付近で極小となり、Ｌｓ／Ｌｍが０．２以上の範囲で個別素子の場合よりも総損失の低減が可能である。   Next, the total loss including the steady loss and the total switching loss described in FIG. 3 (indicated by the total switching loss (50 kHz) in FIG. 4) is the total loss (planar MOS / Schottky) in FIG. As shown in the figure, Ls / Lm is minimized near 0.5, and the total loss can be reduced in the range where Ls / Lm is 0.2 or more than in the case of individual elements.

次に、２種類の周波数（５０ｋＨｚ、２００ｋＨｚ）、２種類の電源電圧（２００Ｖ、６００Ｖ）について、Ｌｓ／Ｌｍによる総損失の変化の概要をシミュレーション計算により求めた結果を図５（ａ）〜（ｄ）に示す。図５（ａ）および（ｃ）が本実施の形態による平面型ＭＯＳＦＥＴの結果であり、（ａ）は電源電圧６００Ｖの場合、（ｃ）は電源電圧２００Ｖの場合をそれぞれ示している。また、（ｂ）および（ｄ）は後に説明する実施の形態２によるトレンチ型ＭＯＳＦＥＴの結果であり、（ｂ）は電源電圧６００Ｖの場合、（ｄ）は電源電圧２００Ｖの場合をそれぞれ示している。電源電圧６００Ｖにおける総損失は図３の場合と同様に、ドリフト層厚は１０μｍ〜１５μｍ程度とし、ＭＯＳＦＥＴ部の長さＬｍを１２μｍ程度とした場合を想定しており、電源電圧２００Ｖにおける総損失は、ドリフト層厚は３μｍ〜５μｍ程度とし、ＭＯＳＦＥＴ部の長さＬｍを１２μｍ程度とした場合を想定している。図５（ａ）〜（ｄ）において、縦軸は総損失（ＭＯＳＦＥＴとショットキーダイオードとを同じ大きさで個別に形成した場合の総損失を１として規格化した値で示している。）を、横軸はＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子（一体化素子）におけるＬｓ／Ｌｍをそれぞれ示しており、参考として、ＭＯＳＦＥＴとショットキーダイオードとを同じ大きさ（Ｌｓ＝Ｌｍ）で個別に形成した場合（個別素子）の各損失も併記している。また、実線は５０ｋＨｚ、破線は２００ｋＨｚの結果をそれぞれ示す。   Next, for two types of frequencies (50 kHz, 200 kHz) and two types of power supply voltages (200 V, 600 V), the results of obtaining an outline of changes in total loss due to Ls / Lm by simulation calculation are shown in FIGS. d). FIGS. 5A and 5C show the results of the planar MOSFET according to this embodiment. FIG. 5A shows the case where the power supply voltage is 600V, and FIG. 5C shows the case where the power supply voltage is 200V. Further, (b) and (d) are the results of the trench type MOSFET according to the second embodiment described later, (b) shows the case of the power supply voltage 600V, and (d) shows the case of the power supply voltage 200V. . As in the case of FIG. 3, the total loss at the power supply voltage 600V is assumed to be about 10 μm to 15 μm and the length Lm of the MOSFET portion is about 12 μm. The drift layer thickness is assumed to be about 3 μm to 5 μm, and the length Lm of the MOSFET portion is assumed to be about 12 μm. 5A to 5D, the vertical axis represents the total loss (value normalized by assuming that the total loss is 1 when the MOSFET and the Schottky diode are individually formed with the same size). The horizontal axis indicates Ls / Lm in a semiconductor element (integrated element) in which a MOSFET and a Schottky diode are integrated. For reference, the MOSFET and the Schottky diode have the same size (Ls = Lm). Each loss when individually formed (individual element) is also shown. Further, the solid line indicates the result at 50 kHz, and the broken line indicates the result at 200 kHz.

図５（ａ）に示すように、電源電圧６００Ｖ、周波数２００ｋＨｚの場合（図５（ａ）に破線で示す。）も、図４で説明した電源電圧６００Ｖ、周波数５０ｋＨｚの場合（図５（ａ）に実線で示す。）と同じような傾向を示しており、総損失としては、Ｌｓ／Ｌｍが０．４５〜０．５付近で極小となり、０．２〜１の範囲で個別素子とした場合よりも低減されている。   As shown in FIG. 5A, when the power supply voltage is 600 V and the frequency is 200 kHz (indicated by a broken line in FIG. 5A), the power supply voltage 600 V and the frequency of 50 kHz described in FIG. ) Is indicated by a solid line), and the total loss is minimal when Ls / Lm is in the vicinity of 0.45 to 0.5, and individual elements are in the range of 0.2 to 1. The case has been reduced.

また、図５（ｃ）に示すように、電源電圧２００Ｖ、周波数５０ｋＨｚおよび２００ｋＨｚのいずれにおいても、図４で説明した電源電圧６００Ｖ、周波数５０ｋＨｚの場合と同じような傾向を示しており、総損失としては、Ｌｓ／Ｌｍが０．５〜０．５５付近で極小となり、おおよそ０．２〜１の範囲で個別素子とした場合よりも低減されている。   Further, as shown in FIG. 5 (c), the power supply voltage 200V and the frequency 50kHz and 200kHz show the same tendency as the case of the power supply voltage 600V and the frequency 50kHz described in FIG. As for Ls / Lm, it becomes the minimum in the vicinity of 0.5 to 0.55, and is reduced as compared with the case of individual elements in the range of about 0.2 to 1.

図６にＬｓ／Ｌｍと素子面積縮小率の関係を示す。図６において、縦軸は素子面積縮小率（ＭＯＳＦＥＴ部の長さＬｍを固定しショットキーダイオード部の長さＬｓを変化させた時の、Ｌｓ＝Ｌｍの場合を１として規格化した値で示している。）を、横軸はＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子におけるＬｓ／Ｌｍをそれぞれ示しており、参考として、ＭＯＳＦＥＴとショットキーダイオードとを同じ大きさ（Ｌｓ＝Ｌｍ）で個別に形成した場合の素子面積縮小率も併記している。半導体素子の小型化、すなわち、素子面積の縮小が求められているが、図６に示すように、Ｌｓ／Ｌｍと素子面積縮小率とは比例関係にある。
なお、Ｌｓ／Ｌｍは小さければ小さいほど素子面積を縮小することができるが、Ｌｓ／Ｌｍを小さくし過ぎると、総損失が個別素子の場合よりも増大するとともにショットキーダイオード部をオンさせたときにＭＯＳＦＥＴ部のボディ領域３とドリフト層２からなるｐｎ接合に電流が流れてしまうため、Ｌｓ／Ｌｍは０．２以上であるのが望ましい。 FIG. 6 shows the relationship between Ls / Lm and element area reduction ratio. In FIG. 6, the vertical axis represents the element area reduction ratio (value normalized by assuming that Ls = Lm is 1 when the length Lm of the MOSFET portion is fixed and the length Ls of the Schottky diode portion is changed). The horizontal axis indicates Ls / Lm in a semiconductor element in which a MOSFET and a Schottky diode are integrated. For reference, the MOSFET and the Schottky diode have the same size (Ls = Lm). The element area reduction rate when individually formed is also shown. There is a demand for downsizing of the semiconductor element, that is, reduction of the element area. As shown in FIG. 6, Ls / Lm and the element area reduction ratio are in a proportional relationship.
The element area can be reduced as Ls / Lm is smaller. However, if Ls / Lm is too small, the total loss increases as compared to the case of individual elements and the Schottky diode section is turned on. In addition, since a current flows through a pn junction composed of the body region 3 and the drift layer 2 of the MOSFET portion, it is desirable that Ls / Lm is 0.2 or more.

これら図５（ａ）、（ｃ）および図６で示した総損失および素子面積縮小率の両方を考慮すると、素子面積の縮小化を図り、しかも総損失を個別素子の場合よりも低減するためには、ショットキー電極１１のドリフト層２上に存在する部分の長さで定義されるショットキーダイオード部の長さＬｓを、ボディ領域３とデプレッション領域５とを合わせたＭＯＳＦＥＴ部の長さＬｍの２０％〜６０％（Ｌｓ／Ｌｍを０．２〜０．６）とするのが望ましい。さらに、４０％〜６０％（Ｌｓ／Ｌｍを０．４〜０．６）、さらには４５％〜５５％（Ｌｓ／Ｌｍを０．４５〜０．５５）とすることにより、総損失をほぼ最小となる程度にまで低減することができる。   In consideration of both the total loss and the element area reduction ratio shown in FIGS. 5A, 5C, and 6, the element area can be reduced and the total loss can be reduced as compared with the case of individual elements. The length Lm of the Schottky diode portion defined by the length of the portion existing on the drift layer 2 of the Schottky electrode 11 is the length Lm of the MOSFET portion combining the body region 3 and the depletion region 5. 20% to 60% (Ls / Lm is preferably 0.2 to 0.6). Furthermore, the total loss is almost reduced by 40% to 60% (Ls / Lm is 0.4 to 0.6), and further 45% to 55% (Ls / Lm is 0.45 to 0.55). It can be reduced to a minimum level.

また、本実施の形態では、図１に示したように、ＭＯＳＦＥＴ部周囲にはショットキー電極１１が、ショットキーダイオード部周囲にはｐ型ボディ領域３が、それぞれ形成されているために、それぞれ単位素子周囲の電界集中の緩和もなされるので、一体化したことによる降伏特性の劣化も生じない。   In the present embodiment, as shown in FIG. 1, since the Schottky electrode 11 is formed around the MOSFET portion and the p-type body region 3 is formed around the Schottky diode portion, respectively, Since the electric field concentration around the unit element is reduced, the yield characteristics are not deteriorated due to the integration.

実施の形態２．
図７は、本発明の実施の形態２による、縦型ＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子を示す断面図である。なお、図７では単位素子を示しており、実際には、必要な電流容量に応じて１チップ上に任意の数の単位素子がストライプ状あるいは格子状の配置となるように、Ａ−Ａ線およびＢ−Ｂ線を対称線として折り返された構成となっているのが一般的である。 Embodiment 2. FIG.
FIG. 7 is a cross-sectional view showing a semiconductor element in which a vertical MOSFET and a Schottky diode are integrated according to a second embodiment of the present invention. In FIG. 7, unit elements are shown. Actually, the AA line is arranged so that an arbitrary number of unit elements are arranged in a stripe or grid pattern on one chip according to a required current capacity. In general, the line is folded around the line BB.

ｎ型半導体基板（以下、単に半導体基板と言う。）１の上にｎ型ドリフト層（以下、単にドリフト層と言う。）２が設けられ、さらにドリフト層２上の一部にｐ型ボディ領域（以下、単にボディ領域と言う。）３が形成され、ボディ領域３の中にｎ型ソース領域（以下、単にソース領域と言う。）４が選択的に形成されている。また、ソース領域４の表面からドリフト層２に達するトレンチ領域１５が形成されている。トレンチ領域１５内、すなわち、ソース領域４とボディ領域３とドリフト層２とからなるｎｐｎ構造を側面に有するトレンチ領域１５の側面から底面（ドリフト層２上）にまたがってチャネル層６、ゲート絶縁膜７およびゲート電極８からなるゲート構造が設けられている。なお、チャネル層６を介さずにゲート絶縁膜７およびゲート電極８からなるゲート構造としてもよい。
ソース領域４とボディ領域３とにまたがってソース電極９が設けられ、半導体基板１のドリフト層２と反対側にドレイン電極１０が設けられている。また、ボディ領域３のトレンチ領域１５と反対側には、ボディ領域３とドリフト層２とにまたがる形で、ボディ領域３とドリフト層２上にショットキー電極１１が設けられている。 An n-type drift layer (hereinafter simply referred to as a drift layer) 2 is provided on an n-type semiconductor substrate (hereinafter simply referred to as a semiconductor substrate) 1, and a p-type body region is partially formed on the drift layer 2. (Hereinafter simply referred to as a body region) 3 is formed, and an n-type source region (hereinafter simply referred to as a source region) 4 is selectively formed in the body region 3. In addition, a trench region 15 reaching the drift layer 2 from the surface of the source region 4 is formed. In the trench region 15, that is, the channel layer 6 and the gate insulating film straddling the side surface to the bottom surface (on the drift layer 2) of the trench region 15 having an npn structure including the source region 4, the body region 3 and the drift layer 2 on the side surface. 7 and a gate structure comprising a gate electrode 8 is provided. Note that a gate structure including the gate insulating film 7 and the gate electrode 8 may be used without using the channel layer 6.
A source electrode 9 is provided across the source region 4 and the body region 3, and a drain electrode 10 is provided on the opposite side of the semiconductor substrate 1 from the drift layer 2. On the opposite side of body region 3 from trench region 15, Schottky electrode 11 is provided on body region 3 and drift layer 2 so as to straddle body region 3 and drift layer 2.

なお、ここで、上記各部は、例えば実施の形態１と同様の材料からなり、ドーピング濃度や厚さも実施の形態１と同様である。   Here, each of the above parts is made of, for example, the same material as in the first embodiment, and the doping concentration and thickness are the same as in the first embodiment.

このように構成されたものにおいて、実施の形態１の場合と同様に、ショットキー電極１１とｎ型ドリフト層２により形成されるショットキーダイオードは、ショットキー電極１１に対してドレイン電極１０が正電位となるとき逆方向にバイアスされ、逆にショットキー電極１１に対してドレイン電極１０が負電位となるとき順方向にバイアスされるため、環流ダイオードとして用いることができる。   In such a configuration, as in the first embodiment, the Schottky diode formed by the Schottky electrode 11 and the n-type drift layer 2 has the drain electrode 10 positive with respect to the Schottky electrode 11. When it becomes a potential, it is biased in the reverse direction, and conversely, when the drain electrode 10 becomes a negative potential with respect to the Schottky electrode 11, it is biased in the forward direction, so that it can be used as a freewheeling diode.

トレンチ領域１５の長さと、ボディ領域３（ソース領域４を含む。）の長さとあわせた長さをＭＯＳＦＥＴ部の長さ（素子長）Ｌｍとし、ショットキー電極１１のドリフト層２上に存在する部分の長さ、すなわちショットキー電極１１がドリフト層２と接触している領域の長さをショットキーダイオード部の長さ（素子長）Ｌｓとする。
本実施の形態の素子構成においては、ＬｓはＬｍの２０％〜６０％の値としている。一般に、Ｌｍの値としては１．５μｍ〜５μｍ程度であって、Ｌｓはそれに対応して０．３μｍ〜３μｍ程度となる。 The length of the trench region 15 and the length of the body region 3 (including the source region 4) are defined as the length (element length) Lm of the MOSFET portion and exist on the drift layer 2 of the Schottky electrode 11. The length of the portion, that is, the length of the region where the Schottky electrode 11 is in contact with the drift layer 2 is defined as the length (element length) Ls of the Schottky diode portion.
In the element configuration of the present embodiment, Ls has a value of 20% to 60% of Lm. Generally, the value of Lm is about 1.5 μm to 5 μm, and Ls is about 0.3 μm to 3 μm correspondingly.

このようなトレンチ型のＭＯＳＦＥＴを用いた素子構成においても、ショットキーダイオードを環流ダイオードとして用いる場合に流れるダイオードの順方向電流はＭＯＳＦＥＴ部に拡がることになる。したがって、ＭＯＳＦＥＴとショットキーダイオードとを一体化した場合、ショットキーダイオード部は、ＭＯＳＦＥＴ部よりも小さな素子面積（素子長）でも十分低い抵抗値を実現することができる。ショットキーダイオード部の素子面積（素子長）を縮小しすぎると抵抗の増大を招くが、ショットキーダイオード部の素子容量が減少するためにＭＯＳＦＥＴオン時のスイッチング損失が低減されることになって、ある程度は抵抗などが増大しても総損失としては低減を図ることができる。   Even in such an element configuration using a trench MOSFET, the forward current of the diode that flows when the Schottky diode is used as a free-wheeling diode spreads to the MOSFET portion. Therefore, when the MOSFET and the Schottky diode are integrated, the Schottky diode portion can realize a sufficiently low resistance value even with an element area (element length) smaller than that of the MOSFET portion. If the element area (element length) of the Schottky diode part is reduced too much, the resistance is increased. However, since the element capacity of the Schottky diode part is reduced, the switching loss when the MOSFET is turned on is reduced. Even if the resistance increases to some extent, the total loss can be reduced.

電源電圧６００Ｖにおいて使用する素子を想定した場合について（ドリフト層厚は１０μｍ〜１５μｍ程度）、Ｌｓ／Ｌｍの変化による１パルスあたりのスイッチング損失の変化の概要を、シミュレーション計算により求めた結果、実施の形態１で示した図３と同様の特性が得られた。すなわち、Ｌｓ／Ｌｍを減少させたとき、すなわちショットキーダイオード部を縮小したとき、ＭＯＳＦＥＴオン時のダイオード電流波形におけるオーバシュートが減少するとともに、ＭＯＳＦＥＴ電流波形におけるオーバシュートも減少して、ＭＯＳＦＥＴオン時のスイッチング損失はダイオード、ＭＯＳＦＥＴとも減少する傾向にある。一方、ＭＯＳＦＥＴオフ時に関しては、ダイオード部の縮小によってＦＥＴ損が増加する傾向にある。これらの結果、１パルスあたりのスイッチング損失総量は、Ｌｓ／Ｌｍが０．５付近で最小となっている。   Assuming an element to be used at a power supply voltage of 600 V (drift layer thickness is about 10 μm to 15 μm), an outline of changes in switching loss per pulse due to changes in Ls / Lm was obtained by simulation calculation. The same characteristics as those shown in FIG. That is, when Ls / Lm is reduced, that is, when the Schottky diode portion is reduced, the overshoot in the diode current waveform when the MOSFET is on is reduced, and the overshoot in the MOSFET current waveform is also reduced. The switching loss tends to decrease for both diodes and MOSFETs. On the other hand, when the MOSFET is off, the FET loss tends to increase due to the reduction of the diode portion. As a result, the total amount of switching loss per pulse is minimum when Ls / Lm is around 0.5.

本実施の形態によるトレンチ型のＭＯＳＦＥＴについても、Ｌｓ／Ｌｍによる定常損失、スイッチング損失総量および総損失の変化の概要をシミュレーション計算により求めた結果が図４に示されている。スイッチング損失総量は使用する周波数や使用する電源電圧によっても異なるので、図４では一例として電源電圧６００Ｖ、周波数５０ｋＨｚの場合を示す。また、図３の場合と同様に、ドリフト層厚は１０μｍ〜１５μｍ程度とし、ＭＯＳＦＥＴ部の長さＬｍを３μｍ程度とした場合を想定している。   FIG. 4 shows the result of calculating the outline of changes in steady loss, switching loss total amount, and total loss due to Ls / Lm for the trench MOSFET according to the present embodiment. Since the total amount of switching loss varies depending on the frequency used and the power supply voltage used, FIG. 4 shows a case where the power supply voltage is 600 V and the frequency is 50 kHz. Similarly to the case of FIG. 3, it is assumed that the drift layer thickness is about 10 μm to 15 μm and the length Lm of the MOSFET portion is about 3 μm.

まず、定常損失について説明する。図４より、ショットキーダイオード部については、ＬｓをＬｍの７０％付近にすれば、一体化しない構成と同程度の抵抗、すなわち同程度の定常損失を示す。ＭＯＳＦＥＴ部については本実施の形態のトレンチ型ではショットキー部との一体化により素子抵抗がわずかに減少するので、ＭＯＳＦＥＴ部とショットキーダイオード部とをあわせた一体化素子の定常損失としてはＬｓ／Ｌｍがおよそ０．６で個別素子の場合と同程度となっており、Ｌｓ／Ｌｍがそれより大きいと個別素子の場合より定常損失が小さく、Ｌｓ／Ｌｍがおよそ０．６より小さくなるまでショットキーダイオード部を縮小すると個別素子の場合よりも定常損失が大きくなっている。   First, steady loss will be described. As shown in FIG. 4, for the Schottky diode portion, when Ls is set to be close to 70% of Lm, the same resistance as that of the non-integrated structure, that is, the same steady loss is exhibited. In the trench type of the present embodiment, the element resistance is slightly reduced by integration with the Schottky part in the trench type of the present embodiment. Therefore, the steady loss of the integrated element combining the MOSFET part and the Schottky diode part is Ls / Lm is about 0.6, which is about the same as that of an individual element. If Ls / Lm is larger than that, the steady loss is smaller than that of the individual element, and shot until Ls / Lm becomes smaller than about 0.6. When the key diode portion is reduced, the steady loss is larger than that of the individual element.

次に、定常損失とスイッチング損失総量とを含めた総損失（トレンチ型ＭＯＳ／ショットキ）としては、Ｌｓ／Ｌｍが０．５付近で極小となり、Ｌｓ／Ｌｍが０．２以上の範囲で個別素子の場合よりも総損失の低減が可能である。   Next, the total loss (trench type MOS / Schottky) including the steady loss and the total switching loss is minimized when Ls / Lm is near 0.5, and the individual element is within a range where Ls / Lm is 0.2 or more. The total loss can be reduced more than in the case of.

次に、２種類の周波数（５０ｋＨｚ、２００ｋＨｚ）、２種類の電源電圧（２００Ｖ、６００Ｖ）について、Ｌｓ／Ｌｍによる総損失の変化の概要をシミュレーション計算により求めた結果である図５（ｂ）および（ｄ）を基に説明する。   Next, FIG. 5B, which is a result of obtaining an outline of changes in total loss due to Ls / Lm by simulation calculation for two kinds of frequencies (50 kHz, 200 kHz) and two kinds of power supply voltages (200 V, 600 V); Description will be made based on (d).

図５（ｂ）に示すように、電源電圧６００Ｖの場合、周波数５０ｋＨｚおよび２００ｋＨｚのいずれにおいても、図４で説明した電源電圧６００Ｖ、周波数５０ｋＨｚの平面型ＭＯＳＦＥＴの結果と同じような傾向を示しており、総損失としては、Ｌｓ／Ｌｍが０．５〜０．５５付近で極小となり、０．２〜１の範囲で個別素子とした場合よりも低減されている。   As shown in FIG. 5B, when the power supply voltage is 600 V, the same tendency as the result of the planar MOSFET having the power supply voltage of 600 V and the frequency of 50 kHz described in FIG. The total loss is minimal when Ls / Lm is in the vicinity of 0.5 to 0.55, and is reduced as compared with the case of individual elements in the range of 0.2 to 1.

また、図５（ｄ）に示すように、電源電圧２００Ｖの場合も、周波数５０ｋＨｚおよび２００ｋＨｚのいずれにおいても、図４で説明した電源電圧６００Ｖ、周波数５０ｋＨｚの平面型ＭＯＳＦＥＴの結果と同じような傾向を示しており、総損失としては、Ｌｓ／Ｌｍが０．４５〜０．５５付近で極小となり、おおよそ０．２〜１の範囲で個別素子とした場合よりも低減されている。   Further, as shown in FIG. 5D, the same tendency as the result of the planar MOSFET having the power supply voltage of 600 V and the frequency of 50 kHz described in FIG. As for the total loss, Ls / Lm is minimized near 0.45 to 0.55, and is reduced as compared with the case of individual elements in the range of approximately 0.2 to 1.

これら図５（ｂ）、（ｄ）および図６で示した総損失および素子面積縮小率の両方を考慮すると、素子面積の縮小化を図り、しかも総損失を個別素子の場合よりも低減するためには、ショットキー電極１１のドリフト層２上に存在する部分の長さで定義されるショットキーダイオード部の長さＬｓを、ボディ領域３とトレンチ領域１５とを合わせたＭＯＳＦＥＴ部の長さＬｍの２０％〜６０％（Ｌｓ／Ｌｍを０．２〜０．６）とするのが望ましい。さらに、４０％〜６０％（Ｌｓ／Ｌｍを０．４〜０．６）、さらには４５％〜５５％（Ｌｓ／Ｌｍを０．４５〜０．５５）とすることにより、総損失をほぼ最小となる程度にまで低減することができる。   In consideration of both the total loss and the element area reduction ratio shown in FIGS. 5B, 5D, and 6, the element area can be reduced and the total loss can be reduced as compared with the case of individual elements. Includes the length Ls of the Schottky diode portion defined by the length of the portion existing on the drift layer 2 of the Schottky electrode 11 and the length Lm of the MOSFET portion combining the body region 3 and the trench region 15. 20% to 60% (Ls / Lm is preferably 0.2 to 0.6). Furthermore, the total loss is almost reduced by 40% to 60% (Ls / Lm is 0.4 to 0.6), and further 45% to 55% (Ls / Lm is 0.45 to 0.55). It can be reduced to a minimum level.

また、本実施の形態では、図７に示したように、ＭＯＳＦＥＴ部周囲にはショットキー電極１１が、ショットキーダイオード部周囲にはｐ型ボディ領域３が、それぞれ形成されているために、それぞれ単位素子周囲の電界集中の緩和もなされるので、一体化したことによる降伏特性の劣化も生じない。   Further, in the present embodiment, as shown in FIG. 7, the Schottky electrode 11 is formed around the MOSFET portion, and the p-type body region 3 is formed around the Schottky diode portion. Since the electric field concentration around the unit element is reduced, the yield characteristics are not deteriorated due to the integration.

実施の形態３．
図８は、本発明の実施の形態３による、縦型ＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子を示す断面図である。なお、図８では単位素子を示しており、実際には、必要な電流容量に応じて１チップ上に任意の数の単位素子がストライプ状あるいは格子状の配置となるように、Ａ−Ａ線およびＢ−Ｂ線を対称線として折り返された構成となっているのが一般的である。 Embodiment 3 FIG.
FIG. 8 is a cross-sectional view showing a semiconductor element in which a vertical MOSFET and a Schottky diode are integrated according to a third embodiment of the present invention. In FIG. 8, unit elements are shown. Actually, the AA line is arranged so that an arbitrary number of unit elements are arranged in a stripe or grid pattern on one chip according to the required current capacity. In general, the line is folded around the line BB.

図８に示すように、本実施の形態では、ボディ領域３を挟んでトレンチ領域（以下、第１のトレンチ領域と言う。）１５と反対側には、ボディ領域３の表面からドリフト層２に達するトレンチ領域（以下、第２のトレンチ領域と言う。）１６が形成されている。さらに、第２のトレンチ領域１６内、すなわち、ボディ領域３とドリフト層２とからなるｐｎ接合を側面に有する第２のトレンチ領域１６の側面から底面（ドリフト層２上）にまたがってショットキー電極１１が設けられている。
このように、本実施の形態では第２のトレンチ領域１６を設け、ショットキー電極１１を第２のトレンチ領域１６内に配置した点が実施の形態２で示した半導体素子と異なっており、他の構成、各部の材料およびドーピング濃度等は実施の形態２と同様である。 As shown in FIG. 8, in the present embodiment, the body layer 3 is sandwiched between the surface of the body region 3 and the drift layer 2 on the side opposite to the trench region (hereinafter referred to as the first trench region) 15. A reaching trench region (hereinafter referred to as a second trench region) 16 is formed. Further, the Schottky electrode extends from the side surface to the bottom surface (on the drift layer 2) of the second trench region 16 having a pn junction composed of the body region 3 and the drift layer 2 on the side surface in the second trench region 16. 11 is provided.
Thus, in the present embodiment, the second trench region 16 is provided, and the Schottky electrode 11 is disposed in the second trench region 16, which is different from the semiconductor element shown in the second embodiment. The structure, the material of each part, the doping concentration, and the like are the same as those in the second embodiment.

このように構成されたものにおいても、実施の形態１および２の場合と同様に、ショットキー電極１１とｎ型ドリフト層２により形成されるショットキーダイオードは、ショットキー電極１１に対してドレイン電極１０が正電位となるとき逆方向にバイアスされ、逆にショットキー電極１１に対してドレイン電極１０が負電位となるとき順方向にバイアスされるため、環流ダイオードとして用いることができる。   Even in such a configuration, the Schottky diode formed by the Schottky electrode 11 and the n-type drift layer 2 has a drain electrode with respect to the Schottky electrode 11 as in the first and second embodiments. When 10 becomes a positive potential, it is biased in the reverse direction, and conversely, when the drain electrode 10 becomes a negative potential with respect to the Schottky electrode 11, it is biased in the forward direction.

トレンチ領域１５の長さと、ボディ領域３（ソース領域４を含む。）の長さとあわせた長さをＭＯＳＦＥＴ部の長さ（素子長）Ｌｍとし、ショットキー電極１１のドリフト層２上に存在する部分の長さをショットキーダイオード部の長さ（素子長）Ｌｓとする。本実施の形態の素子構成においては、ＬｓはＬｍの２０％〜６０％の値としている。一般に、Ｌｍの値としては１．５μｍ〜５μｍ程度であって、Ｌｓはそれに対応して０．３μｍ〜３μｍ程度となる。   The length of the trench region 15 and the length of the body region 3 (including the source region 4) are defined as the length (element length) Lm of the MOSFET portion and exist on the drift layer 2 of the Schottky electrode 11. Let the length of the part be the length (element length) Ls of the Schottky diode portion. In the element configuration of the present embodiment, Ls has a value of 20% to 60% of Lm. Generally, the value of Lm is about 1.5 μm to 5 μm, and Ls is about 0.3 μm to 3 μm correspondingly.

このようなトレンチ型のＭＯＳＦＥＴを用いた素子構成においては、実施の形態２の場合と同様に、ショットキーダイオードを環流ダイオードとして用いる場合に流れるダイオードの順方向電流はＭＯＳＦＥＴ部に拡がることになる。したがって、ＭＯＳＦＥＴとショットキーダイオードとを一体化した場合、ショットキーダイオード部はＭＯＳＦＥＴ部よりも小さな素子面積（素子長）でも十分低い抵抗値を実現することができる。ショットキーダイオード部の素子面積（素子長）を縮小しすぎると抵抗の増大を招くが、ショットキーダイオード部の素子容量が減少するためにＭＯＳＦＥＴオン時のスイッチング損失が低減されることになって、ある程度は抵抗などが増大しても総損失としては低減を図ることができる。   In the element configuration using such a trench MOSFET, the forward current of the diode flowing when the Schottky diode is used as a free-wheeling diode spreads to the MOSFET portion, as in the second embodiment. Therefore, when the MOSFET and the Schottky diode are integrated, the Schottky diode portion can realize a sufficiently low resistance value even with an element area (element length) smaller than that of the MOSFET portion. If the element area (element length) of the Schottky diode part is reduced too much, the resistance is increased. However, since the element capacity of the Schottky diode part is reduced, the switching loss when the MOSFET is turned on is reduced. Even if the resistance increases to some extent, the total loss can be reduced.

本実施の形態においても、２種類の周波数（５０ｋＨｚ、２００ｋＨｚ）、２種類の電源電圧（２００Ｖ、６００Ｖ）について、Ｌｓ／Ｌｍによる総損失の変化の概要をシミュレーション計算により求めた結果、実施の形態２の場合と同様の特性が得られた。
したがって、総損失および素子面積縮小率の両方を考慮すると、素子面積の縮小化を図り、しかも総損失を個別素子の場合よりも低減するためには、ショットキー電極１１のドリフト層２上に存在する部分の長さで定義されるショットキーダイオード部の長さＬｓを、ボディ領域３とトレンチ領域１５とを合わせたＭＯＳＦＥＴ部の長さＬｍの２０％〜６０％（Ｌｓ／Ｌｍを０．２〜０．６）とするのが望ましい。さらに、４０％〜６０％（Ｌｓ／Ｌｍを０．４〜０．６）、さらには４５％〜５５％（Ｌｓ／Ｌｍを０．４５〜０．５５）とすることにより、総損失をほぼ最小となる程度にまで低減することができる。 Also in the present embodiment, as a result of obtaining an outline of changes in total loss due to Ls / Lm for two types of frequencies (50 kHz, 200 kHz) and two types of power supply voltages (200 V, 600 V), as a result of the embodiment. The same characteristics as in the case of 2 were obtained.
Therefore, in consideration of both the total loss and the element area reduction ratio, in order to reduce the element area and reduce the total loss as compared with the case of the individual element, it exists on the drift layer 2 of the Schottky electrode 11. The length Ls of the Schottky diode portion defined by the length of the portion to be applied is 20% to 60% of the length Lm of the MOSFET portion including the body region 3 and the trench region 15 (Ls / Lm is 0.2). ~ 0.6) is desirable. Furthermore, the total loss is almost reduced by 40% to 60% (Ls / Lm is 0.4 to 0.6), and further 45% to 55% (Ls / Lm is 0.45 to 0.55). It can be reduced to a minimum level.

また、本実施の形態では、図８に示したように、ＭＯＳＦＥＴ部周囲にはショットキー電極１１が、ショットキーダイオード部周囲にはｐ型ボディ領域３が、それぞれ形成されているために、それぞれ単位素子周囲の電界集中の緩和もなされるので、一体化したことによる降伏特性の劣化も生じない。   In the present embodiment, as shown in FIG. 8, since the Schottky electrode 11 is formed around the MOSFET portion and the p-type body region 3 is formed around the Schottky diode portion, Since the electric field concentration around the unit element is reduced, the yield characteristics are not deteriorated due to the integration.

本発明の実施の形態１による半導体素子の要部の構成を示す断面図である。It is sectional drawing which shows the structure of the principal part of the semiconductor element by Embodiment 1 of this invention. 本発明の実施の形態１による半導体素子の要部の構成を示す平面図である。It is a top view which shows the structure of the principal part of the semiconductor element by Embodiment 1 of this invention. 本発明の実施の形態１に係り、Ｌｓ／Ｌｍの変化による１パルスあたりのスイッチング損失の変化の概要を示す特性図である。FIG. 6 is a characteristic diagram illustrating an outline of a change in switching loss per pulse according to a change in Ls / Lm according to the first embodiment of the present invention. 本発明の実施の形態１および２に係り、Ｌｓ／Ｌｍの変化による定常損失、スイッチング損失および総損失の変化の概要を示す特性図である。FIG. 6 is a characteristic diagram showing an outline of changes in steady loss, switching loss, and total loss due to changes in Ls / Lm according to the first and second embodiments of the present invention. 本発明の実施の形態１および２に係り、Ｌｓ／Ｌｍの変化による総損失の変化の概要を示す特性図であり、（ａ）は電源電圧６００Ｖで平面型ＭＯＳＦＥＴの場合、（ｂ）は電源電圧６００Ｖでトレンチ型ＭＯＳＦＥＴの場合、（ｃ）は電源電圧２００Ｖで平面型のＭＯＳＦＥＴの場合、（ｄ）は電源電圧２００Ｖでトレンチ型ＭＯＳＦＥＴの場合をそれぞれ示している。FIG. 5 is a characteristic diagram showing an outline of changes in total loss due to changes in Ls / Lm according to the first and second embodiments of the present invention, where (a) is a power supply voltage of 600 V and a planar MOSFET, and (b) is a power supply. In the case of a trench MOSFET with a voltage of 600 V, (c) shows the case of a planar MOSFET with a power supply voltage of 200 V, and (d) shows the case of a trench MOSFET with a power supply voltage of 200 V, respectively. 本発明の実施の形態１〜３に係り、Ｌｓ／Ｌｍと素子面積縮小率の関係を示す特性図である。FIG. 10 is a characteristic diagram illustrating a relationship between Ls / Lm and an element area reduction ratio according to the first to third embodiments of the present invention. 本発明の実施の形態２による半導体素子の要部の構成を示す断面図である。It is sectional drawing which shows the structure of the principal part of the semiconductor element by Embodiment 2 of this invention. 本発明の実施の形態３による半導体素子の要部の構成を示す断面図である。It is sectional drawing which shows the structure of the principal part of the semiconductor element by Embodiment 3 of this invention.

符号の説明Explanation of symbols

１ ｎ型半導体基板、２ ｎ型ドリフト層、３ ｐ型ボディ領域、４ ｎ型ソース領域、５ デプレッション領域、６ チャネル層、７ ゲート絶縁膜、８ ゲート電極、９ ソース電極、１０ ドレイン電極、１１ ショットキー電極、１５ 第１のトレンチ領域、１６ 第２のトレンチ領域。   1 n-type semiconductor substrate, 2 n-type drift layer, 3 p-type body region, 4 n-type source region, 5 depletion region, 6 channel layer, 7 gate insulating film, 8 gate electrode, 9 source electrode, 10 drain electrode, 11 Schottky electrode, 15 first trench region, 16 second trench region.

Claims (4)

ｎ型半導体基板上に設けられたｎ型ドリフト層、前記ｎ型ドリフト層上の一部にそれぞれ設けられたｐ型ボディ領域およびデプレッション領域、前記ｐ型ボディ領域の中に選択的に形成されたｎ型ソース領域、少なくともゲート絶縁膜を介し、前記ｎ型ソース領域と前記ｐ型ボディ領域と前記デプレッション領域とにまたがって設けられたゲート電極、前記ｎ型ソース領域と前記ｐ型ボディ領域とにまたがって設けられたソース電極、前記ｎ型半導体基板の前記ｎ型ドリフト層と反対側に設けられたドレイン電極、並びに、前記ｐ型ボディ領域の前記デプレッション領域と反対側に、前記ｐ型ボディ領域と前記ｎ型ドリフト層とにまたがって設けられたショットキー電極を備え、前記ショットキー電極の前記ｎ型ドリフト層上に存在する部分の長さで定義されるショットキーダイオード部の長さが、前記ｐ型ボディ領域と前記デプレッション領域とを合わせたＭＯＳＦＥＴ部の長さの２０％〜６０％であることを特徴とする半導体素子。 selectively formed in an n-type drift layer provided on an n-type semiconductor substrate, a p-type body region and a depletion region provided on a part of the n-type drift layer, and the p-type body region, respectively. an n-type source region, at least a gate insulating film, a gate electrode provided across the n-type source region, the p-type body region, and the depletion region; and the n-type source region and the p-type body region A source electrode provided across, a drain electrode provided on the opposite side of the n-type drift layer of the n-type semiconductor substrate, and a p-type body region on the opposite side of the depletion region of the p-type body region And a portion existing on the n-type drift layer of the Schottky electrode. Semiconductor element, wherein the length of the Schottky diode portion defined by the length is 20% to 60% of the length of the MOSFET portion combined with the depletion region and the p-type body region. ｎ型半導体基板上に設けられたｎ型ドリフト層、前記ｎ型ドリフト層上の一部に設けられたｐ型ボディ領域、前記ｐ型ボディ領域の中に選択的に設けられたｎ型ソース領域、前記ｎ型ソース領域の表面から前記ｎ型ドリフト層に達するトレンチ領域、前記トレンチ領域内に少なくともゲート絶縁膜を介して設けられたゲート電極、前記ｎ型ソース領域と前記ｐ型ボディ領域とにまたがって設けられたソース電極、前記ｎ型半導体基板の前記ｎ型ドリフト層と反対側に設けられたドレイン電極、並びに、前記ｐ型ボディ領域の前記トレンチ領域と反対側に、前記ｐ型ボディ領域と前記ｎ型ドリフト層とにまたがって設けられたショットキー電極を備え、前記ショットキー電極の前記ｎ型ドリフト層上に存在する部分の長さで定義されるショットキーダイオード部の長さが、前記ｐ型ボディ領域と前記トレンチ領域とを合わせたＭＯＳＦＥＴ部の長さの２０％〜６０％であることを特徴とする半導体素子。 An n-type drift layer provided on an n-type semiconductor substrate, a p-type body region provided in a part on the n-type drift layer, and an n-type source region selectively provided in the p-type body region A trench region reaching the n-type drift layer from the surface of the n-type source region, a gate electrode provided in the trench region via at least a gate insulating film, the n-type source region and the p-type body region A source electrode provided across, a drain electrode provided on the opposite side of the n-type drift layer of the n-type semiconductor substrate, and the p-type body region on the opposite side of the p-type body region to the trench region And a shot defined by a length of a portion of the Schottky electrode existing on the n-type drift layer. The semiconductor device length of over diode portion, wherein the 20% to 60% of the length of the p-type body region and the MOSFET portion combined with the trench region. ショットキーダイオード部の長さが、ＭＯＳＦＥＴ部の長さの４０％〜６０％であることを特徴とする請求項１または２記載の半導体素子。 3. The semiconductor element according to claim 1, wherein the length of the Schottky diode portion is 40% to 60% of the length of the MOSFET portion. ショットキーダイオード部の長さが、ＭＯＳＦＥＴ部の長さの４５％〜５５％であることを特徴とする請求項３記載の半導体素子。
4. The semiconductor element according to claim 3, wherein the length of the Schottky diode portion is 45% to 55% of the length of the MOSFET portion.
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