JP4153163B2 - Low power rectifier circuit - Google Patents

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Description

【０００１】
【発明の技術分野】
本発明は、埋設可能な医療装置に関し、特に詳細には、埋設可能なセンサー又は同様の装置内で使用することができ、且つ低レベルパルス又はａｃ信号をこの様な信号に含まれるエネルギーが、埋設可能な装置の他の回路のための動作電力を提供するｄｃ電位に変換できる様に整流する極低電力整流回路に関係する。
【０００２】
【発明の背景】
埋設可能な医療装置分野において、所望の医療機能を達成する様に構成された、医療装置が、患者のために必要とされる所望の機能が実現出来る様に、患者の生体組織内に埋設される。埋設可能なペースメーカ、蝸牛刺激器、筋肉刺激器、グルコースセンサー等の埋設可能な医療装置の数々の例が、この分野で知られている。
【０００３】
或る埋設可能な医療装置は、検知機能、即ち、特定のパラメータ、例えば、患者の血液又は組織内の特定の物質の量を検知し、且つ検知された物質の量又は濃度レベルを示す電気信号を発生する様に構成されている。この様な電気信号は次に、埋設しても良いし、埋設しなくても良い好適なコントローラに接続される。このコントローラは、或る意味で検知された情報に応答して、医療装置がその意図された機能、例えば、検知された物資の測定を表示及び／又は記録することを達成することを可能にする。検知機能を達成する埋設可能な医療装置の例が、例えば、米国特許第４，６７１，２８８号に示されている。
【０００４】
近年、医療装置がより有益になり且つ数が増えるにつれて、装置の所望の機能を大量の電力（埋設される装置では、この電力は通常制限されている）の消費無しに実行することができるようにする、この様な装置に接続されるか又は内部に含まれる極低電力センサーを提供することの継続的な要求が存在する。
【０００５】
高周波ａｃ信号を埋設された医療装置に誘導的に結合して、動作電力を装置の回路に提供することはこの分野で知られている。埋設された装置内に一旦受け入れられると、整流回路、典型的には、半導体ダイオードによって実現される単純全波又は半波整流回路が、整流機能を提供するのに使用される。不幸にもこのことが行われると、大きな信号損失、即ち、0.７ボルトが半導体ダイオードを横切って発生する。１ボルト又は２ボルトのみの低いレベルの入力に対しては、整流器の効率を相当低下することか認められる。
【０００６】
近年発展された極低電力埋設可能な装置及びセンサーにとって、例えば、２乃至３ボルトの低い動作電力が、全体の動作電力を低く保つために好ましい。不幸にも、この様な低い動作電圧が使用されると、0.７ボルトのダイオード電圧降下は、全電圧のかなりの部分を表し、従って、極めて非効率的な電圧整流又は変換プロセスが結果される。非効率的な電圧変換は、逆に、入力電力を増大することに直接意味し、増大された入力電力は低電力装置の総合設計目標を達成不可能にする。従って、必要とされることは、低振幅交番入力信号を低出力動作電圧に効率的に変換する低電力整流回路である。
【０００７】
更に、通常のプロセス技術を使用してでは、ＣＭＯＳまたはバイポーラチップ上にダイオード形態のブリッジ整流子を製造することは常には可能ではない。チップの基板でない正のレール又は正の電力供給と良好な接続を行うことが特に困難である。従って、問題のあるダイオードを使用することを大体において避ける低電力整流回路がこの分野で必要とされている。
【０００８】
ダイオードの代わりに、スイッチを整流回路内で使用することができる。この様なスイッチは、例えば、５０mVのオーダの、極めて低いターンオン電圧を示す様に構成することができる。不利益にも、この様なスイッチング回路が動作する以前に、所望の動作に対してスイッチをバイアスする（動作電圧を与える）ことができる既に利用可能動作電位（供給電圧）が存在する必要がある。多くの埋設可能なセンサー応用においては、整流回路が入力電力信号を整流する様な時までに、動作電位が存在しない。従って、整流は、動作電位が存在するまで、発生せず、動作電位は、整流が生じる迄動作電位が存在することが出来ず、全く行き詰まってしまう。
【０００９】
従って、重大な改良が、入力ａｃ又はパルス信号によって電力供給される埋設可能なセンサーの様な、低電力埋設可能な装置内で使用される整流回路において必要であることは明白である。
【００１０】
【発明の要約】
本発明は相補型Ｐ−ＭＯＳ及びＮ−ＭＯＳ（ＣＭＯＳ）ＦＥＴスイッチを使用して実現される極電力整流回路を提供することによって、上述及び他の要求を処理する。ＦＥＴスイッチは、所望の整流機能を提供するために、適時に制御回路によってオン又はオフにされる。制御回路は整流回路の集積部分を形成し、殆ど電力を消費しない。
【００１１】
本発明の一側面に従うと、寄生ダイオード及びトランジスタは制御／整理回路の集積部分を形成する。この様な寄生要素は、通常、集積回路で問題とされるのであるが、入力信号が最初に受け入れられる時、即ち、供給電圧が依然として存在しない時に、入力電力信号に応答して、これを整流し、ＣＭＯＳ ＦＥＴスイッチにスタートアップ動作電圧を提供し、スイッチが、意図された整流機能を達成することを開始できる様にする。
【００１２】
本発明の他の側面に従って、整流回路の電力消費を最小レベルに保つように入力パルス電力信号によって適当な時間に制御回路で、ＣＭＯＳ ＦＥＴスイッチは自動的にＯＮ及びＯＦＦにスイッチされる。より詳細には、入力パルスの存在しない際、即ち、（デューティーサイクルの観点から、トータル時間の相当部分を表している）パルス間時間に、整流回路は極小静的バイアス電流によってバイアスされるが、入力パルスの存在する際、即ち、（デューティーサイクルの観点から、トータル時間の極めて小さい部分を表している）パルスが実際に受信されている時、比較的相当大きい動的バイアス電流がトリガーされる。この仕方で、バイアス電流に２つのレベルを使用すると、所望の整流機能が自動的に実行される時に、ＣＭＯＳ ＦＥＴスイッチの高い動作効率が可能となる。
【００１３】
本発明の更に別の側面に従うと、低電力整流回路は、（例えば、電極、接続端子、及び／又は体液又は組織と接触する必要があるセンサー材料を含む）ハーメチックシールされていない部分と、（本発明の整流回路を含み、ハーメチックシールされていない部分を管理し、監視し、及び／又は制御する電気回路を含む）ハーメチックシールされた部分の両方を含む埋設可能なセンサーのハーメチックシールされた部分内に含まれることができる。端子の第１の対がハーメチックシールされていない部分の一部分として含まれ、埋設可能なセンサーが、２つのみの導体を含み、一方の導体が各端子に接続されている接続バスを介して埋設可能な医療装置に接続するための入力／出力端子として機能する。動作電力及び制御データの両方が、２導体バスを介して医療装置からセンサーに送信される。検知されたデータが同じ２導体バスを介して埋設可能なセンサーから医療装置へ送信される。端子の第１の対（又は端子の第１の対に電気的に接続された端子の第２の対）は、1997年12月9日付け米国出願番号08/928,867（代理人整理番号５６２８７）でDAISY-CHAINABLE SENSORS AND STIMILATORS FOR IMPLANTATION IN LIVING TISSUE と題される本出願人の同時継続出願に開示されるデイジーチェイン流で、追加の埋設可能なセンサーを接続バスに取り付けるための接続端子として機能することができる。
【００１４】
従って、本発明の特徴は、例えば、５０mVのオーダの極低ターンオン電圧を示し、且つ事前に蓄電された動作電圧が存在しない時でさえ、入力ａｃ又はパルス電力信号からスタートアップ及び動作することが出来る埋設可能なグルコースセンサーな様な埋設可能なセンサー又は他の装置内で使用するための極低電力の、埋設可能な、スイッチ整流回路を提供することにある。
【００１５】
本発明の他の特徴は、埋設可能な医療装置又は他の低電力装置と伴に使用するための極低ターンオン電圧を示し高効率スイッチ整流回路を提供することにある。
【００１６】
本発明の更なる特徴は、自己スタート、即ち、動作電圧が現在存在しない時でも、二相パルスのパルストレインの様な、入力ａｃ又はパルス電力信号に応答する低電力整流回路を提供することにある。
【００１７】
本発明の追加的な特徴は、入力ａｃ信号の関数として、適当な時間に整流スイッチをＯＮ及びＯＦＦに切り替えるために、全ての必要な制御信号を自己発生する低電力整流回路を提供することにある。
【００１８】
本発明の更に追加的な特徴は、回路が動作する時間の大部分で、極低静的バイアス電流を使用して動作し、入力パルスが存在する時間中により大きい動的バイアス電流を自動的にトリガーし、デューティーサイクルの観点からの動的バイアス電流は全動作時間の小さい部分に対してだけ通常存在する低電力整流回路を提供することにある。
【００１９】
以下の説明は、本発明を実施するために現在考えられている最善の方法である。この説明は、限定的なものではなく、単に本発明の一般的概念を説明する目的にすぎない。本発明の範疇は、請求の範囲を参照して決定される。
【００２０】
本発明はきわめて低電力で、高い効率性を持つ、埋設可能医療装置や他の電子装置での使用に特に適している整流回路に関するものであり、動作電力は受信された低レベルａｃ又はパルス信号から得られ、装置の電力消費はできる限り最低限に抑えられる。該整流回路の説明は、以下に図９乃至１３を参照してより詳細に説明される。
【００２１】
本発明により供給される整流回路は、図１乃至８を参照して説明されている種類の埋設可能センサー内での使用に特に適している。しかしながら、本発明は、図１乃至８を参照して説明されている種類のセンサー内での使用に限定されないことが理解されるべきであり、むしろ図１乃至８を参照して説明されている種類のセンサー及びセンサー・システムは、該整流回路を使用するために現在考えられている最善の方法を表しているにすぎない。
【００２２】
ここに説明されている整流回路の顕著な特徴を評価し、理解するために、図１乃至８に図示されているセンサー及びセンサー・システムを完全に理解する必要はない。しかしながら、該センサー及びセンサー・システムを全体的に理解することは、本発明が使用される方法に関連する有用な背景情報を供給するかもしれないので、あるいは、本発明のある実施例が図１乃至８に説明されている種類のセンサー内で使用される、以下図９乃至１３で説明された整流回路を具備するので、ここでは図１乃至８を一通り説明するにとどめる。図１乃至８の各々のより完全な説明は、ここに参照文献として採用されている出願人の同時係属中特許出願、生体組織への埋設のためのデイジーチェーン接続センサー及び刺激器、米国出願番号08/928,867、出願日１９９７年９月１２日（代理人整理番号５６２８７）に記載されている。
好ましい埋設可能センサーの概観
図１を参照すると、複数のセンサー１２ａ、１２ｂ、．．． １２ｎ、あるいは他の埋設可能装置が、たった二つの共通導体１４及び１６を用いて、コントローラ（図１には示されていない）と同様に、互いに接続されている。二つの導体１４及び１６は、一般的には２導体接続「バス」と称され、装置１２ａ、１２ｂ、．．．１２ｎからコントローラに転送されるデータ信号に対する共通信号及び戻り線路を供給するのと同様に、コントローラから装置１２ａ、１２ｂ、．．．１２ｎに送信されるデータ信号及び電力信号に、共通信号及び戻り線路を供給する。
【００２３】
図２は、埋設可能センサー／刺激器１８ａが遠隔コントローラ２０及び他の埋設可能装置１８ｂ、．．．１８ｎに、直列に又はデイジーチェーンでどのように接続されるのかを図示している。図２が示すように、装置１８ａは、接続バスの二つの導体１４'及び１６'によってコントローラ２０に接続されており、それらは装置１８ａの隣接面（すなわち、コントローラ２０に最も近接した面）にある第一の一対のパッド、すなわちターミナル１３及び１５に接着されている。他の一対のパッド、すなわちターミナル１７及び１９は、装置１８ａの遠位面（すなわち、コントローラ２０から最も遠い面）に沿って位置している。遠位パッド１７は、装置１８ａにある回路２１を通って、隣接パッド１３に電子的に接続されている。同様に、遠位パッド１９は、装置１８ａに含まれる回路２１を通って、隣接パッド１５に電子的に接続されている。二つの追加の導体１４''及び１６''は、装置１８ａの遠位パッド１７及び１９を、デイジーチェーンで接続された隣の装置１８ｂの対応する隣接パッド１３'及び１５'に接続するために使用される。このようにして、所望の数の装置が、たった二つの導体を用いてコントローラ２０に直列に接続されてもよい。
【００２４】
図１又は２に示されたデイジーチェーン接続センサー１２又は１８に関する数多くの異なる出願が存在する。通常、センサー１２又は１８は埋設されると、生体組織あるいは液体に見られる一つ以上の生体パラメータあるいは生体物質、例えばグルコース・レベル、血液ペーハー、酸素、温度等を感知するよう設計されている。この測定は、患者の状態に関する重要な情報を供給することができる。
【００２５】
次に図３Ａ、３Ｂ、３Ｃ、及び３Ｄを参照すると、本発明での使用に適している種類の、典型的な埋設可能センサー装置３０の透視分解図（図３Ａ）、側面断面図（図３Ｂ）、上部断面図（図３Ｃ）、及び末端断面図（図３Ｄ）が個別に示されている。図３Ａに最も良く示されているが、センサー装置３０は通常、集積回路（ＩＣ）３８及び他の構成要素、例えばコンデンサ４０が搭載されているキャリア又は基板３６を含む。ある実施例においては、キャリア又は基板３６は、ＩＣ３８が組み立てられている基板を実際に含んでいてもよいが、以下に説明する目的のため、個別の基板又はキャリア３６は、ハイブリッド回路を形成するためにそこに搭載されている様々な回路構成要素とともに使用されることが前提となる。所望の感知（又は他の）機能を実行するハイブリッド回路を形成するためのＩＣ３０、コンデンサ４０、及び他の構成要素と相互接続するために、キャリア又は基板は、エッチングされ、あるいは設置された導電配線基板を具備する。
【００２６】
ハイブリッド回路のすべての構成要素は、基板３６に埋め込まれたふた又はカバー４２によって形成される空洞内にハーメチックシールされている。隣接パッド、すなわちターミナル１３及び１５は、遠位パッド、すなわちターミナル１７及び１９と同様に、ハイブリッド回路のハーメチックシールされた部分の外側にある。しかしながら、これらの隣接パッド及び遠位パッドは、適切なフィードスルー接続を介して、ハーメチックシールされた部分内の回路に電子的に接続されている。このフィードスルー接続をする一つの方法は、同時係属中の特許出願に開示されているはしご段方式（縦部分及び横部分の両方を含む）で、キャリア又は基板を通過するフィードスルー接続を使用することである。前記同時係属中の特許出願は、出願番号０８／５１５，５５９号、出願日１９９５年８月１６日、発明の名称「埋設可能電子装置に使用するためのハーメチックシールされた電子フィードスルー」であり、該出願は本出願と同じ譲受人に譲渡され、ここに参照文献として採用されている。
【００２７】
ハイブリッド電子回路の反対側にあるキャリア又は基板には、適切な電気化学センサー４４又は他の所望の種類のセンサーあるいは刺激器が形成され、又は存在する。使用されるであろう種類の電気化学センサーは、例えば、ここに参照文献として採用されているアメリカ合衆国特許５，４９７，７７２号の、特に図２Ａ、２Ｂ、２Ｃ、３、４Ａ及び４Ｂにおいて説明されている酵素電極センサーである。
【００２８】
本発明の目的のためには、センサー４４の詳細な性質、又は装置３０で使用される他の構成要素は重要ではない。重要なことは、センサー又は他の構成要素が、その動作電力を、入力するパルス信号又はａｃ信号から抽出することである。
【００２９】
基板又はキャリア３６のハイブリッド回路側（図３Ｂ又は図３Ｄにおいて装置３０が向いている方向からみて上部であり、その上部は装置のハーメチックシールされた部分を含む）と、装置３０のセンサー側（図３Ｂ又は３Ｄにおいて下部である）との間の信号通信は、装置３０のハイブリッド（上部）側から基板又はキャリアを通って徐々に通過する適切なハーメチックシールされたフィードスルーによる方法で、例えば上述されている特許出願０８／５１５，５５９号に説明されている方法で達成される。
【００３０】
図２に示されている構成は、図４に示されているように、単一のリード線３２を形成するようにいくつかの埋設可能な装置がデイジーチェーンで接続される場合に、特に適している。図４に見られるように、三つのセンサータイプの装置３０ａ、３０ｂ、及び３０ｃは、リード線部分４６ａ、４６ｂ、及び４６ｃを介して互いに接続されている。リード線部分４６ａ、４６ｂ、及び４６ｃの各々は、二つの導体１４、１６、を含み、適切な方法で、例えば二つの導体がらせん状にリード線部分に巻きつけられたり、リード線業界では周知のように、らせん状の巻きつきがシリコンゴムの鞘に覆われたりする方法で、構築されてもよい。遠位キャップ３４は、末端の遠位パッド又はリード線３２の最も遠位の装置３０ｃを覆っている。
【００３１】
本発明の低電力整流回路は、埋設可能装置３０の「ハイブリッド回路部分」として上述されているものに含まれている、又はその一部として含まれている電子回路の一部に含まれてもよい。通常、該電子回路によって、埋設可能装置３０は他の類似した埋設可能装置とデイジーチェーンで接続されることができるが、さらに、各個別の装置が単一のコントローラ２０から個別にアドレス指定され、制御され、かつ監視されることもできる。特に、本発明の整流回路は、低レベル入力ａｃ信号、例えばコントローラ２０によって生成される二相パルス列を、装置に含まれる回路に動作電圧を供給する適切な動作電位に効率良く整流する。
【００３２】
装置３０のハーメチックシールされた部分に含まれる回路は、多くのかつ様々な形態を取ってよい。図５Ａ、５Ｂ、及び５Ｃは、三つの変形を示している。図５Ａは、例えば、センサー５２と使用するための制御／インタフェース回路５０の基本構造の機能的ブロック図である。点線５４は、回路５０と及びセンサー５２の一部を除くすべてをハーメチックシールするハーメチックシールを示している。入力パッド１３及び１５は、出力パッド１７及び１９と同様にハーメチックシールされないので、そのことによってこれらのパッドが、コントローラ２０から二つの導体１４及び１６（図１参照）に容易に接続されることができる。
【００３３】
図５Ａに示されているように、パッド１３及び１５は、装置３０をそのコントローラ２０又は他の装置に接続する２導体バスの二つの導体を表す、ＬＩＮＥ１（入力）及びライン２（入力）と示されている個別の導電トレースに接続されている。ＬＩＮＥ１及びライン２の導電トレースの各々は、個別のフィードスルー５３及び５５を通過して、回路５０のハーメチックシールされた部分につながる。回路の別の側にあるパッド１７及び１９は、同様にＬＩＮＥ１（出力）及びライン２（出力）と示されている個別の導電トレースに接続され、これら導電トレースの各々は、個別のフィードスルー５７及び５９を通過して、回路５０のハーメチックシールされた部分５４につながる。ハーメチックシールされた部分の内部では、ＬＩＮＥ１（入力）は導電トレース５６を介してＬＩＮＥ１（出力）と接続しており、ライン２（入力）は導電トレース５８を介してライン２（出力）と接続している。この方法で、パッド１３はハーメチックシールされた部分５４を通過してフィードスルー５３及び５７の間を通るトレース５６を介して、パッド１７と電子的に接続している。このパッド１３、トレース５６及びパッド１７の相互接続は、以下単にＬＩＮＥ１と称する。同様に、パッド１５はトレース５８を介してパッド１９と接続し、このトレースもまた、ハーメチックシールされた部分５４を通過してフィードスルー５５及び５９の間を通る。この相互接続は、以下ＬＩＮＥ２と称する。
【００３４】
図５Ａに示されているように、電力整流回路６０は、ＬＩＮＥ１及びＬＩＮＥ２の間を接続している。この整流回路は、以下に図９乃至１３を参照してさらに説明されているが、ＬＩＮＥ１及びＬＩＮＥ２で検出される信号パルスを引き出して整流し、回路５０に電力を与えるための動作電圧、＋Ｖ及び−Ｖを生成する。この整流は、通常ＬＩＮＥ１及びＬＩＮＥ２に現れる断続的低レベル信号を与えられる些細な役割ではない。本発明の主たる内容を構成しているのは、この整流回路６０、又はそれに相当する回路である。
【００３５】
ラインインタフェース回路６２も、ＬＩＮＥ１及びＬＩＮＥ２の間に接続されている。回路６２は、回路５０とＬＩＮＥ１及びＬＩＮＥ２との間のインタフェースとして機能する。この目的のために、インタフェース回路５０は、ＬＩＮＥ１／ＬＩＮＥ２に現れる入力データ・パルスを受信し、そこからライン６４にデータ入力（データ・イン）信号を生成する。インタフェース回路６２はさらに、入力データ信号と同期をとるクロック信号をライン６６に生成する。インタフェース回路５０も、デジタル出力データ、すなわちデータ出力（データ・アウト）を計数回路６８から受信し、出力データをＬＩＮＥ１／ＬＩＮＥ２に戻す前に、この出力データを適切なフォーマットに変換する。回路５０と使用されてもよい一種のラインインタフェース回路６２が、以下に図９を参照して図示され、説明される。
【００３６】
さらに図５Ａを参照すると、センサー５２は、装置３０が埋設されている埋設可能組織での所望の状態、パラメータ、又は物質の有無を感知するために使用されている適切なセンサーでもよい。例えば、センサー５２は、ライン６９において現れ、感知されたグルコースの関数によって変わる大きさを有する出力アナログ電流、Ｉを生成するグルコース・センサーを具備してもよい。
【００３７】
実際には、使用されるセンサー５２の種類にかかわらず、アナログ出力電圧か、アナログ出力電流のいずれかが、感知されるパラメータの濃度、大きさ、構成あるいは他の属性の関数として通常生成されるであろう。該アナログ電流又は電圧は、適切なコンバータ回路７０を用いて、ライン７２に現れる周波信号に変換されてもよい。通常は、ライン７２の周波信号は、入力電圧又は電流の関数によって変わる周波数（又は繰返し数）を有するパルス列を具備する。図５Ａにおいては、例えば、センサー５２が出力電流Ｉを生成し、コンバータ回路７０が、電流周波数（Ｉ−ｔｏ−Ｆ）コンバータ回路を具備し、電流Ｉの大きさが変化すると変化する周波数を有する出力パルス列をライン７２に生成することが前提となる。
【００３８】
センサー５２によって感知されるパラメータの関数によって変化する周波数を有するパルス列７２、又は他のａｃ信号が生成されると、該信号は計数回路６８に使用される。（注、本出願において使用される略式表記として、信号ラインに現れ、参照番号を付されている信号は、該参照番号を付された信号として参照されてもよい。すなわち、信号ライン７２に現れる信号は、単に「信号７２」と称されてもよい。）計数回路は単に、指定された時間内、例えば１秒の設定時間枠で、信号７２におけるパルス数を数え、それによって信号７２の周波数を測定する。このようにして、各測定時間の最初にカウンタ６８をゼロに戻すことで、測定時間の最後にカウンタに残った計数が、信号７２の周波数を表す信号を示す。該計数信号は、図５Ａに示された基本実施例のように、信号ライン７４を介してラインインタフェース回路６２に送信される出力データ信号、出力データ（データ・アウト）として機能する。
【００３９】
カウンタ６８の制御、すなわちカウンタをゼロに戻し、あるいは指定の測定時間の後にカウンタを止めることは、制御ロジック７６によって制御されている。簡単な実施例では、測定時間は、固定された時間でもよい。他の実施例では、測定時間は、信号ライン６４を介してラインインタフェース回路６２から受信された入力データによって設定されてもよい。クロック信号６６は、カウンタ６８がその出力データ（データ・アウト）信号７４をラインインタフェース回路６２に送信する時を調整するためと同様に、経過時間の測定に使用されてもよい。
【００４０】
必要であれば、電圧生成回路７８（整流回路６０の一部を形成していてもよい）は、アナログ電流信号６９を周波信号７２に変換する機能を実行する時に、電流周波数（Ｉ−ｔｏ−Ｆ）コンバータ回路７０によって使用される参照電圧ＶREF及び一つ以上のバイアス信号（ｓ）ＶBIASを生成する。電流周波数コンバータ回路に関連するさらなる詳細は、出願人の同時係属中の米国特許出願08/928,868、本出願と同じく出願日１９９７年9月12日（代理人整理番号５７７９４）、発明の名称「埋設可能センサーで使用する低電力電流周波数コンバータ回路」に記載があるかもしれない。該出願は、本出願と同じ譲受人に譲渡されており、ここに参照文献として採用されている。
【００４１】
同様の方法で、上述の同時係属中特許出願「生体組織への埋設のためのデイジーチェーン接続センサー及び刺激器」に記載されているように、一つ以上のＩ−ｔｏ−Ｆコンバータ回路が図５Ｂ及び５Ｃに図示された装置の中で使用されてもよい。
【００４２】
図２に戻ると、複数の埋設可能なデイジーチェーン接続センサー１８ａ、１８ｂ、．．．１８ｎが直列に接続されている場合、コントローラ２０の好ましい動作方法とは、個別のアドレスと同様に、導体１４及び１６を具備する２導体バスを介して、そこに接続される装置１８の各々に動作電力を供給し、データを送信し、かつそこからデータを受信することである。この電力供給及び個別アドレスを実行する一つの方法は、図６、７及び８に示されている。図６は、例えば、埋設可能装置に送信される入力データ（上の波形）と埋設可能装置から受信された出力データ（下の波形）との間の好ましい関係を表したタイミング図であり、該データはすべての装置を接続する二つのＬＩＮＥ１／ＬＩＮＥ２導体に現れる。図６に示されたように、入力データの好ましい波形は、二相パルスである。各二相パルスは、第1の極の第一の電流パルスを含んでおり、反対極の同じ大きさの第二の電流パルスがそれに続く。このように、各二相パルスの実効電流はゼロが好ましく、負電流パルスを効果的に相殺する正電流パルスを伴う。図６に示されたパルス列の周波数（すなわち時間帯Ｔ１の逆）は、通常約４０００パルス毎秒（ｐｐｓ）であるが、１０ｐｐｓから５００，０００ｐｐｓまで変化してよい。電流パルスの通常の幅は１乃至３マイクロ秒（μｓｅｃ）で、各電流パルスの大きさは通常１００から１０００マイクロアンペアまで変化する。二進法又はロジカルの「１」は、一つの位相の二相パルス、例えば次に負電流パルスが続く正電流パルスによって表示される一方で、二進法又はロジカルの「０」は、反対の位相の二相パルス、例えば次に正パルスが続く負パルスによって表示される。このように図６に示されたように、二進法の「１」は次に負電流パルスが続く正電流パルスとして表示され、二進法の「０」は次に正電流パルスが続く負電流パルスによって表示される。
【００４３】
図６に示されているように、出力データの好ましい波形も、二相パルス、つまり出力データが二進法の「１」であるか「０」であるかの関数として変調された（又は好ましくはＯＮ／ＯＦＦ変調された）振幅である。好ましい実施例では、二進法の「１」に対する出力データ・パルスの振幅ピークはＩpである一方で、二進法の「０」に対する出力データ・パルスの振幅ピークは、ゼロである。このように、好ましいＯＮ／ＯＦＦ変調体系においては、出力データ・パルスが存在する時は二進法の「１」を表しており、出力データ・パルスが存在しない時は二進法の「０」を表している。出力データ・パルスは、入力データ・パルスに分類されるよう、入力データ・パルスからＬＩＮＥ１／ＬＩＮＥ２導体・パルスに現れるデータ・ストリームに、特定された時間Ｔ２に時間割多重方法で挿入される。出力データ・パルスの好ましい波形は二相パルスであるが（電流のバランスを取るため）、場合によっては、時間Ｔ２での一相パルス（あるいはＩp又はゼロの振幅をともなって）が使用されてもよいことが理解される。
【００４４】
図７及び８に示されているように、ＬＩＮＥ１／ＬＩＮＥ２の導体を介してコントローラによって送信される入力データ及び電力は、長さＴ３のデータ・フレームに分割される。各データ・フレーム内には、Ｎビットのデータがあり、Ｎは通常８から６４の整数である。データ・フレームに含まれるデータ・ビットのの代表的な割り当ては、図７に図示されている。
【００４５】
入力データ／電力は、決められた間隔又は速度（例えばＴ１秒毎）で発生する二相パルスを含むので、該パルスに含まれるエネルギは、装置５０''に含まれる回路に動作電力を供給するために利用されてもよい。これは整流回路６０、６０'又は６０''（図５Ａ、５Ｂ又は５Ｃ参照）を使用することで達成され、その詳細は以下、図９乃至１３を参照して説明される。
【００４６】
図６及び８に示されている種類の入力及び出力データ・パルスは、ラインインタフェース回路６２、６２'又は６２''によって生成される。好ましいラインインタフェース回路の体系図は、上述の同時係属中米国特許出願08/928,867、代理人整理番号５６２８７に記載されている（参照出願の、特に図９及びそれに付随する文章を参照のこと）。
【００４７】
低電力整流回路
次に本発明の低電力整流回路が、図９乃至１３を参照して説明される。図９を参照すると、低電力整流回路６０の機能図が示されている。図９に見られるように、整流回路６０は、機能的には４つのスイッチＳ１、Ｓ２、Ｓ３、及びＳ４を含む。スイッチＳ１及びＳ３は直列に接続されており、スイッチＳ１の上部ターミナルはＶ＋列１２０に接続され、スイッチＳ３の下部ターミナルはＶ−列１２２に接続されている（「上部」及び「下部」とは、図９に示されているスイッチの位置を表している）。スイッチＳ１の下部ターミナルは、スイッチＳ３の上部ターミナルに接続され、ＬＩＮＥ１（Ｌ１）の入力信号ラインに接続される第一の入力ノード１２４を形成する。同様の方法で、スイッチＳ２及びＳ４は直列に接続され、スイッチＳ２の上部ターミナルはＶ＋列１２０に接続され、スイッチＳ４の下部ターミナルはＶ−列１２２に接続される。スイッチＳ２の下部ターミナルは、スイッチＳ４の上部ターミナルに接続され、ＬＩＮＥ２（Ｌ２）の入力信号ラインに接続される第二の入力ノード１２６を形成する。蓄電コンデンサＣ１はＶ＋列１２０及びＶ−列１２２の間に接続される。Ｖ＋列及びＶ−列はこのように、整流回路の出力ターミナルを供給する。
【００４８】
さらに図９を参照すると、第一のスイッチ制御回路１２８は、スイッチＳ１のオペレーション（閉じる又は開ける）を制御する。同様の方法で、第二のスイッチ制御回路１３０は、スイッチＳ２のオペレーションを制御し、第三のスイッチ制御回路１３２は、スイッチＳ３のオペレーションを制御し、第四の制御回路１３４は、スイッチＳ４のオペレーションを制御する。制御回路１２８及び１３２は、ＬＩＮＥ１に接続されている一方で、制御回路１３０及び１３４は、ＬＩＮＥ２に接続されている。スイッチＳ１乃至Ｓ４のいずれかが切断されていると、そのスイッチは「開放されている」と言われ、その上部及び下部ターミナルの間に大変高いインピーダンスを供給する。同様に、スイッチＳ１乃至Ｓ４のいずれかが接続されると、そのスイッチは「閉じている」と言われ、その上部及び下部ターミナルの間に大変低いインピーダンス・パスを供給する。制御回路１２８及び１３０は、それぞれのスイッチＳ１あるいはＳ２を閉じることによって、ＬＩＮＥ１あるいはＬＩＮＥ２の高入力信号に応答する。制御回路１３２及び１３４は、各々のスイッチＳ３あるいはＳ４を閉じることによって、ＬＩＮＥ１あるいはＬＩＮＥ２の低入力信号に応答する。
【００４９】
オペレーションにおいては、二相パルスが入力信号ライン、ＬＩＮＥ１及びＬＩＮＥ２を介して受信されると、前半のあるいは第一相のパルスはＬＩＮＥ１がＬＩＮＥ２に比較して正になるようにする。実際には、これは、前半の二相パルスの間は、ＬＩＮＥ１が正でＬＩＮＥ２が負であることを意味する。同様に、これによって、スイッチ制御回路１２８はスイッチＳ１を閉じ、スイッチ制御回路１３４は、スイッチＳ４を閉じる。スイッチＳ２及びＳ３は開放されたままである。スイッチＳ１及びＳ４を閉じた状態で、ＬＩＮＥ１及びＬＩＮＥ２はコンデンサＣ１と交差して接続され、二相パルス内に含まれるエネルギをＣ１に蓄えておくことが可能になる。
【００５０】
後半のあるいは第二相のパルスの間、ＬＩＮＥ１はＬＩＮＥ２に比べて負になる。これにより、スイッチＳ３及びＳ２は閉じ、スイッチＳ１及びＳ４は開放されるが、実際にはコンデンサＣ１をＬＩＮＥ２及びＬＩＮＥ１と交差して接続するが、以前に接続されたものとは反対の極に接続される。後半のあるいは第二相のパルスは前半のあるいは第一相のパルスとは反対の極なので、スイッチＳ２及びＳ３の反対極接続と関連する電荷は、スイッチＳ１及びＳ４の接続から得られる電荷に付加される。この方法で、入力二相パルスの完全な全波整流は、二相パルスの位相と同期をとるスイッチＳ１／Ｓ４及びＳ２／Ｓ３の自動順次閉鎖を通じて得られる。
【００５１】
スイッチＳ１、Ｓ２、Ｓ３及びＳ４は、スイッチ制御回路１２８、１３０、１３２及び１３４と同様に、適切なスイッチあるいは検出装置を用いて実行される。当然、埋設の目的で、すべての構成要素は半導体構成要素、例えば低電力ＣＭＯＳ ＦＥＴ装置（Ｎ−ＭＯＳ及びＰ−ＭＯＳ ＦＥＴトランジスタの両方を含む）を用いて実行されることが好ましい。
【００５２】
図９に示された種類のスイッチ整流回路に関連する一つの問題は、スイッチ制御回路１２８、１３０、１３２及び１３４が動作するために、すなわち二相パルスの位相を検出できるようにして、スイッチＳ１、Ｓ２、Ｓ３及びＳ４が該位相と同期をとって閉じられ、あるいは開放されることができるようにするために、制御回路に電力を供給することができる動作電圧がなければならない。該動作電圧は通常、Ｖ＋列１２０及びＶ−列１２２から、すなわち蓄電コンデンサＣ１に蓄えられた電荷から得られる。しかしながら、コンデンサＣ１が充電されてから十分な長さの時間が経過すると、有効な電荷はコンデンサＣ１には残らず、それは動作電圧が存在しないことを意味し、スイッチ制御回路１２８、１３０、１３２、及び１３４は動作しないであろう。
【００５３】
コンデンサＣ１に初期始動充電がされる様々な方法で、それによって制御回路に動作電力を供給し、整流回路がその機能を実行できるようにする様々な方法が存在する。例えば、特別なモニタリング回路は、いつ不充分な動作電圧がＣ１に存在していたかを検出することができ、もしそうであれば、入力信号からＣ１に蓄えるための充分な蓄電をする個別の充電回路を始動させることができる。あるいは、Ｃ１の充電が制御回路を動作するには不充分である時に、例えば遠隔地からコンデンサＣ１を充電するために、Ｃ１に一時的に接続されるバックアップ電池が使用されてもよい。
【００５４】
しかしながら、整流回路を始動させる好ましい方法は、組み立て回路に本来存在する寄生ダイオード及びトランジスタに依存することである。該寄生構成要素がなぜ存在するのかを示すために、図１０A及び１０Bが参照され、そこにはＮ−ＭＯＳ ＦＥＴ１３６（図１０A参照）及びＰ−ＭＯＳ ＦＥＴ１３８（図１０B参照）が図示されている。Ｎ−ＭＯＳ ＦＥＴ１３６は、Nドープ領域１４２及び１４４のソース及びドレインが置かれているPドープ基板１４０を含む。（簡単にするために、図１０Ａ及び図１０Ｂに示されているＦＥＴ装置と関連するゲート構造は、省略されてきた。）Ｐ−ＭＯＳ ＦＥＴ１３８は同様に、Ｐドープ・ソース及びドレイン領域１４６及び１４８を、Ｐドープ基板１５２のＮドープ・ウェル領域１５０内に含む。寄生Ｐ−Ｎダイオードは、図１０ＡのＮ−ＭＯＳ装置１３６に、Ｎドープ・ソース及びドレイン領域１４２及び１４４に近接するＰドープ基板１４０に基づいて形成される。同様の方法で、寄生ＰＮＰ二極トランジスタは、図１０ＢのＰ−ＭＯＳ装置１３８に、ソースあるいはドレイン領域１４６又は１４８のいずれかに近接しているＮウェル１５０に近接したＰ基板１５２に基づいて形成される。
【００５５】
ほとんどのＮ−ＭＯＳ又はＰ−ＭＯＳ装置では、Ｎ−ＭＯＳ装置１３６におけるＰＮダイオードや、Ｐ−ＭＯＳ装置１３８におけるＰＮＰトランジスタのような寄生構成要素の存在は、該寄生構成要素にはバイアスがかからず、従って動作不可能となるような方法で装置にバイアスがかかっているので、重要な要素ではない。しかしながら、本発明は、導体Ｃ１に蓄積された電圧供給がなくても初期整流を発生させているのは該寄生構成要素であるという理由で、該寄生構成要素が存在するという事実を効果的に利用している。
【００５６】
前記寄生構成要素がこの初期整流をどのように達成するかを図示するために、本発明の低電力整流回路の好ましい実施例のブロック図／体系図を示す図１１を次に参照する。図１１において、四つの整流スイッチは、四つのＦＥＴトランジスタＭ１、Ｍ２、Ｍ３及びＭ４を用いて実行される。ＦＥＴトランジスタＭ１及びＭ２は、Ｐ−ＭＯＳトランジスタであり、トランジスタＭ３及びＭ４はＮ−ＭＯＳトランジスタである。（本出願の図面では、Ｐ−ＭＯＳトランジスタはソース・ターミナルをドレイン・ターミナルに接続する斜線によって識別され、一方Ｎ−ＭＯＳトランジスタは、その斜線がないことによって識別される。）
寄生ＰＮＰトランジスタＱ１及びＱ２も、Ｐ−ＭＯＳスイッチＭ１及びＭ２と交差して並列に接続されている様子を示している図１１に（想像線で）示されている。より特定的には、図１１に示されているように、Ｑ１及びＱ２のベース・ターミナルは相互に、かつＶ＋列１２０に接続されている。Ｑ１のエミッタ・ターミナルはＬＩＮＥ１に接続され、Ｑ２のエミッタ・ターミナルは、線２に接続される。Ｑ１及びＱ２の両方のコレクタ・ターミナルは、Ｖ−列１２２に接続される。
【００５７】
寄生ＰＮダイオードＤ１及びＤ２も同様に、Ｎ−ＭＯＳスイッチＭ３及びＭ４と交差して並列に接続されている様子を示している図１１に（想像線で）示されている。より特定的には、図１１に示されているように、ダイオードＤ１及びダイオードＤ２の両方の陽極が、Ｖ−列１２２に接続されている一方で、ダイオードＤ１の陰極はＬＩＮＥ１に接続され、ダイオードＤ２の陰極はＬＩＮＥ２に接続されている。
【００５８】
動作では、コンデンサＣ１に供給電圧が蓄積されていないとき、すなわちＶ＋ レール１２０とＶ− レール１２２の間の供給電圧がゼロである時に、入ってくる二相性の（又は他のパルスあるいは交流の）信号が、ＬＩＮＥ１とＬＩＮＥ２との間に最初に現われる場合に、そのような入ってくる信号の正の位相は、寄生トランジスタ(parasitic transistor)のＰＮエミッタ−ベース接合を順バイアスし、それにより信号の正の位相の１／β（ここでβはＱ１の電流利得）の部分は、Ｖ＋ レール１２０を通してコンデンサＣ１に通り抜け、同時に寄生ダイオードＤ１は逆バイアスされ、この正の位相がＶ− レール１２２に通り抜けることを妨げる。正の位相がＬＩＮＥ１上にあると同時に、ＬＩＮＥ２はＬＩＮＥ１に関して負である。ＬＩＮＥ２が負であるとき、寄生トランジスタＱ２のＰＮエミッタ−ベース接合は逆バイアスされ、ＬＩＮＥ２のＶ＋ レール１２０へのいかなる接続も妨げるが、寄生ダイオードＤ２は順バイアスされ、それによりＬＩＮＥ２はダイオードＤ２を通してＶ− レール１２２に接続される。
【００５９】
同様にして、（ＬＩＮＥ１をＬＩＮＥ２に関して負にする）入ってくる信号の負の位相は、寄生ダイオードＤ１を順バイアスし、ＬＩＮＥ２をＶ− レール１２２に接続し、そして寄生トランジスタＱ２のエミッタ−ベース接合を順バイアスし、ＬＩＮＥ２をＶ＋ レール１２０に接続する。同時に（入ってくる信号の負の位相の間に）、Ｑ１のエミッタ−ベース接合は逆バイアスされ、ＬＩＮＥ１とＶ＋ レール１２０とのいかなる接続も妨げ、ダイオードＤ２は逆バイアスされ、ＬＩＮＥ２とＶ−レールとの間のいかなる接続も妨げる。
【００６０】
このようにして、寄生素子Ｑ１、Ｑ２、Ｄ１及びＤ２は、ある程度不十分な整流回路（ＰＮ接合での電圧降下は、典型的には０．７ボルトであり、ｐｎｐエミッタ電流のかなりの部分は、コレクタ電流としてＶ−へと失われる）であるが、Ｖ＋及びＶ− レール上に動作電圧が存在しない時でさえ、実際には全波整流回路として機能する。この点で、もし全般のＰＦＥＴの設計が、寄生トランジスタのβの値を最小にし、それによりこの不十分な整流回路の動作を、そうでない場合より、幾分より効率的にさせるなら、それは有用である。
【００６１】
寄生素子による非効率的な数周期の後、Ｖ＋及びＶ−の電圧供給レール１２０と１２２との間に動作電圧を提供するため、十分な電荷がコンデンサＣ１に蓄積される。一旦、供給電圧が存在すると、スイッチＭ１、Ｍ２、Ｍ３及びＭ４だけでなく、スイッチ制御回路１２８、１３０、１３２及び１３４も、それらの意図された、高い効率の、整流機能を実行するように動作することができる。
【００６２】
図１１に示すように、スイッチ制御回路１２８は、検出器回路１６０とインバータ回路１６２とから構成される。検出器回路１６０は、ＬＩＮＥ１上の信号がＢＩＡＳ−Ｐ基準電圧を約一閾値分だけ超過するときのみ、オンにバイアスされる。オフにバイアスされるとき、信号ライン１６４上の検出器１６０の出力はローのままであり、そのローはインバータ１６２の出力でハイになる。このハイは、Ｐ−ＭＯＳスイッチＭ１のゲートにかけられ、Ｍ１をオフに保持する。（ここで使用するように、「ハイ」及び「ロー」の用語は、（供給電圧が存在するとき）Ｖ＋ レールが「ハイ」に維持され、Ｖ− レールが「ロー」に維持されるところで、電圧供給レールＶ＋及びＶ−に関して所定の信号ライン上に存在する電圧を呼ぶことに注意する。）検出器１６０がオンにバイアスされるとき、信号ライン１６４上のその出力は、ハイになる。このハイの信号は、インバータ回路１６２の出力のところでローの信号になり、Ｐ−ＭＯＳスイッチＭ１のゲートをローにさせてＭ１をオンにし、それによって効率的にＬＩＮＥ１をＶ＋ レール１２０に接続する。
【００６３】
図１１に更に示されるように、Ｎ−ＭＯＳスイッチＭ３を制御するスイッチ制御回路１３２は、検出器回路１６６及びインバータ回路１６８から同様に構成される。検出器回路１６６は、ＬＩＮＥ１上の負の信号がＢＩＡＳ−Ｎ基準電圧より約一閾値分だけ、より低電位であるときのみ、オンにバイアスされる。他の全てのとき、検出器回路１６６はオフにバイアスされる。オフにバイアスされるとき、信号ライン１７０上の検出器１６６の出力はハイであり、そのハイはインバータ１６８の出力でローになる。このローは、Ｎ−ＭＯＳスイッチＭ３のゲートにかけられ、Ｍ３をオフに保持する。オンにバイアスされるとき、信号ライン１７０上の検出器１６６の出力は、ローになる。このローの信号は、インバータ回路１６８の出力のところでハイの信号に変換され、Ｎ−ＭＯＳスイッチＭ３のゲートをハイにさせてＭ３をオンにし、それによって効率的にＬＩＮＥ１をＶ− レール１２２に接続する。
【００６４】
スイッチ制御回路１２８及び１３２は、望むなら、ＬＩＮＥ１上の電圧パルスがＬＩＮＥ２に関して十分正電位であるときはいつもＰ−ＭＯＳスイッチＭ１がオンにされ、ＬＩＮＥ１上の電圧パルスがＬＩＮＥ２に関して十分負電位であるときはいつもＮ−ＭＯＳスイッチＭ３がオンにされるようにして、単一の制御回路中に結合させることができるであろうということは注意すべきである。
【００６５】
Ｐ−ＭＯＳスイッチＭ２を制御するスイッチ制御回路１３０の動作は、入ってくる信号はＬＩＮＥ１ではなく、ＬＩＮＥ２上であることを除くと、上述のスイッチ制御回路１２８の動作と等しい。同様に、Ｎ−ＭＯＳスイッチＭ４を制御するスイッチ制御回路１３４の動作は、入ってくる信号はＬＩＮＥ１ではなく、ＬＩＮＥ２上であることを除くと、上述のスイッチ制御回路１３２の動作と等しい。
【００６６】
２つのスイッチ制御回路１３０及び１３４は、望むなら、ＬＩＮＥ２上の電圧パルスがＬＩＮＥ１に関して十分正電位であるときはいつもＰ−ＭＯＳスイッチＭ２がオンにされ、ＬＩＮＥ２上の電圧パルスがＬＩＮＥ１に関して十分負電位であるときはいつもＮ−ＭＯＳスイッチＭ４がオンにされるようにして、単一の制御回路中に結合させることができるであろう。
【００６７】
バイアス及び基準生成器回路１３６は、基準電圧ＢＩＡＳ−Ｐ及びＢＩＡＳ−Ｎを生成する。これらの基準電圧は、ＬＩＮＥ１及びＬＩＮＥ２上のロー及びハイ信号の簡単な検出を可能にする任意の値でよいが、図１２Ａ、１２Ｂ及び１３に関して以下に説明する好適な実施形態では、ＢＩＡＳ−Ｐ基準は、Ｖ＋ レール１２０上の電圧より約一ＦＥＴ閾値電圧（約０．９ボルト）分小さいものに等しい。同様に、ＢＩＡＳ−Ｎ基準は、Ｖ− レール１２２上の電圧より約一ＦＥＴＦ閾値電圧分大きい電圧に維持される。このようにして、Ｖ＋ レール１２０が例えば３．５ボルトに維持され、Ｖ− レール１２２がゼロボルト（アース）に維持されるなら、ＢＩＡＳ−Ｐ基準は約３．５−０．９＝２．６ボルトとなり、ＢＩＡＳ−Ｎ基準は約０＋０．９＝０．９ボルトとなる。これらのＶ＋及びＶ−及びＢＩＡＳ−Ｐ及びＢＩＡＳ−Ｎの値は、もちろん単なる例示であり、限定ではない。
【００６８】
図１１に示す低電力整流回路の好適な実施は、図１２Ａ、１２Ｂ及び１３の概略図中に示すように、スイッチＭ１、Ｍ２、Ｍ３及びＭ４のためだけでなく、４つの検出器回路、４つのインバータ回路、及びバイアス及び基準生成器１３６のためにもＮ−ＭＯＳ及びＰ−ＭＯＳトランジスタを使用することにより実現される。図１２Ａは、スイッチＭ１およびＭ２を、それらと対応するインバータ回路及び検出器回路と共に示す。図１２Ｂは、スイッチＭ３およびＭ４を、それらと対応するインバータ回路及び検出器回路と共に示す。図１３は、バイアス及び基準生成器回路１３６を示す。
【００６９】
図１２Ａ、１２Ｂ及び１３を一緒に考えるとき、本発明の低電力整流回路は、それぞれがスイッチＭ１、Ｍ２、Ｍ３又はＭ４の１つに関連する、バイアス回路と共に、整流を行う同様な配置を有する、４つの別個の整流回路を含むことが分かる。ＬＩＮＥ１及びＬＩＮＥ２上への入力パルスの間、整流回路の２つは、ブリッジ整流器の方法で作動させられ（オンにされ）、及び整流回路の２つはオフにさせられる。どの２つのスイッチがオンにされ、どの２つがオフにされるかは、入ってくるパルスの極性による。（正及び負の両方の位相を有する）二相性のパルスに対して、（１）２つのスイッチのオンにし、及び２つのスイッチのオフにする、に続いて（２）オフであった２つのスイッチをオンにし、及びオンであった２つのスイッチをオフにする、というシーケンスが、前述のように発生する。それぞれの整流回路の動作及び配置は同様であるため、整流回路の２つの動作のみが起きるだろう（図１２Ａに示す２つ）。図１２Ｂに示す２つの整流回路の動作は、ＬＩＮＥ１とＬＩＮＥ２との逆転を除けば、図１２Ａで説明した２つの動作と同一である。
【００７０】
図１２Ａでは、Ｐ−ＭＯＳ電界効果トランジスタ（ＦＥＴＦ）Ｍ１６及びＮ−ＭＯＳ ＦＥＴ Ｍ１５は、（図１１に示す）検出器回路１６０を形成し、またＰ−ＭＯＳ ＦＥＴ Ｍ９及びＮ−ＭＯＳ ＦＥＴ Ｍ５は、（同じく図１１に示す）インバータ回路１６２を形成する。整流器ＦＥＴスイッチＭ１は、Ｍ１５／Ｍ１６検出器回路から（信号ライン１６４上の）入力が来るＭ５／Ｍ９インバータから動かされる。オンにされるとき、スイッチＭ１（他のスイッチＭ２、Ｍ３及びＭ４だけでなく）は、例えば５０mVの非常に低いドレインからソースへの電圧を示す。Ｍ１５／Ｍ１６検出器は、２つの別個の入力を有する。Ｎ−ＭＯＳ ＦＥＴ Ｍ１５は、（それのゲート端子にかけられる）それの入力としてバイアス信号ＢＩＡＳ−Ｎを有し、またＰ−ＭＯＳ ＦＥＴ Ｍ１６は、それの入力としてバイアス信号ＢＩＡＳ−Ｐを有する。もし、Ｍ１５／Ｍ１６ ＦＥＴが、Ｖ＋及びＶ− ライン１２０及び１２２に接続されていたなら、それぞれのゲート端子にかけられたこれらのバイアス電圧は、それぞれのトランジスタＭ１５及びＭ１６がある電流を流すようにするであろう。しかし、Ｍ１６は、単にＶ＋及びＶ−のラインに接続されていない。と言うよりは、Ｐ−ＭＯＳ Ｍ１６は、整流スイッチＭ１が接続される同じラインである、ＬＩＮＥ１入力ラインに直接接続される。これは、ＬＩＮＥ１上に正のパルスがないと、ＬＩＮＥ１電圧はＶ＋とＶ−の間のどこかとなるであろうから、Ｍ１５／Ｍ１６検出器はオフにバイアスされることを意味し、それは（ゲートからソースへの電圧は反転するため）Ｐ−ＭＯＳ ＦＥＴ Ｍ１６はオフにされるであろうということを意味する。この時間の間（ＬＩＮＥ１上に正のパルスがないとき）、Ｎ−ＭＯＳ ＦＥＴ Ｍ１５はオンであり（それのゲートからソースへの電圧は、ゲートにかけられるＢＩＡＳ−Ｎ電圧である）、それにより信号ライン１６４はローにされる。このローは、メインスイッチＭ１のゲートにかけられるＭ５／Ｍ９インバータの出力がハイであり、Ｍ１をオフに保持するように、Ｍ５／Ｍ９インバータを動かす。
【００７１】
Ｖ＋よりも大きな（通常そのようになる）正パルスがＬＩＮＥ１を進むと、Ｐ−ＭＯＳ ＦＥＴ Ｍ１６のゲート−ソース電圧は、Ｍ１をＯＮにバイアスする。ＦＥＴ Ｍ１６は、Ｎ−ＭＯＳ ＦＥＴ Ｍ１５よりも幅広いＦＥＴとして製造されている（図１２Ａ、図１２Ｂ及び図１３に使用されている様々なＦＥＴの寸法について下記の表１を参照）ので、Ｍ１６は多くの電流を引き出してＭ５／Ｍ９インバータの入力（信号ライン１６４）上の電圧を反転させる。この反転が、Ｐ−ＭＯＳ ＦＥＴスイッチＭ１のゲートをローにし、Ｍ１をＯＮにし、それにより、ＬＩＮＥ１をＶ＋ライン又はレール１２０に接続する。ＯＮの間に、整流器スイッチＭ１がＬＩＮＥ１からＶ＋ラインへ電流を導き、それにより、コンデンサＣ１を充電する。ＬＩＮＥ１上の入力パルスが、その入力パルスがＢＩＡＳ−Ｐよりも１スレッショルドだけ大きい点よりもはや大きくない点まで減衰するやいなや、Ｐ−ＭＯＳ ＦＥＴ Ｍ１６がＯＦＦになり、従って、Ｍ１６／Ｍ１５検出器がＯＦＦにバイアスされ、ライン１６４をローにし、（Ｍ５／Ｍ９インバータを介して）、ＦＥＴ Ｍ１のゲートをハイにし、Ｐ−ＭＯＳ ＦＥＴ Ｍ１をＯＦＦにする。Ｍ５／Ｍ９インバータステージの１つの足すなわちＮ−ＭＯＳ ＦＥＴ Ｍ５のソースは、Ｖ−ではなくＬＩＮＥ２に接続されている。この接続は、始動を助け、整流器ＦＥＴ Ｍ１のドライブのターンオンを増大させる。
【００７２】
さらに図１２Ａを参照すると、Ｐ−ＭＯＳ ＦＥＴ Ｍ１４及びＮ−ＭＯＳ ＦＥＴ Ｍ１３は、検出器回路１６６（図１１に示されている）を形成し、Ｐ−ＭＯＳ ＦＥＴ Ｍ７及びＮ−ＭＯＳ ＦＥＴ Ｍ１１は、インバータ回路１６８（図１１に示されている）を形成する。整流器ＦＥＴスイッチＭ３は、Ｍ７／Ｍ１１インバータにより駆動され、Ｍ７／Ｍ１１インバータの入力（信号ライン１７０の上）は、Ｍ１３／Ｍ１４検出器回路から到来する。Ｍ１３／Ｍ１４検出器は、２つの別個の入力を有する。Ｎ−ＭＯＳ ＦＥＴ Ｍ１３は、その入力（そのゲート端子に加えられる）としてバイアス信号ＢＩＡＳ−Ｎを有し、Ｐ−ＭＯＳ ＦＥＴ Ｍ１４は、その入力としてバイアス信号ＢＩＡＳ−Ｐを有する。Ｎ−ＭＯＳ ＦＥＴ Ｍ１３はＬＩＮＥ１入力ラインに直接接続され、その入力ラインは、整流スイッチＭ３が接続されているラインと同じラインである。これは、ＬＩＮＥ１上に負パルスが存在しないと、ＬＩＮＥ１電圧がＶ＋とＶ−の間のいずれかになるのでＭ１４／Ｍ１５検出器がＯＦＦにバイアスされることを意味し、Ｎ−ＭＯＳ ＦＥＴ Ｍ１３がターンオフされることを意味する（そのゲート−ソース電圧が反転されるので）。このとき（ＬＩＮＥ１上に負パルスが存在しない時）に、Ｐ−ＭＯＳ ＦＥＴ Ｍ１４はＯＮにされ（そのゲート−ソース電圧はゲートに加えられたＢＩＡＳ−Ｐ電圧及びそのソースに加えられたＶ＋電圧によりバイアスされる）、信号ライン１７０をハイにする。信号ライン１７０がハイになると、Ｍ７／Ｍ１１インバータを駆動し、メインのＦＥＴスイッチのゲートに加えられているその出力がローになり、Ｍ３をＯＦＦに維持する。
【００７３】
大きさがＶ−よりも大きな（通常そのようになる）負パルスがＬＩＮＥ１を進む（すなわち、２相パルスの負の半分）と、Ｎ−ＭＯＳ ＦＥＴ Ｍ１３のゲート−ソース電圧はスレッショルドに到達し、それにより、Ｎ−ＭＯＳ ＦＥＴ Ｍ１３をＯＮにバイアスする。ＦＥＴ Ｍ１３は、Ｐ−ＭＯＳ ＦＥＴ Ｍ１４よりも幅広いＦＥＴとして製造されている（表１を参照）ので、Ｍ１３は多くの電流を引き出してＭ７／Ｍ１１インバータの入力（信号ライン１７０）上の電圧を反転させる。この反転が、Ｎ−ＭＯＳ ＦＥＴスイッチＭ３のゲートをハイにし、Ｍ３をＯＮにし、それにより、ＬＩＮＥ１をＶ−ライン又はレール１２２に接続する。ＯＮの間に、整流器スイッチＭ３がＬＩＮＥ１からＶ−ラインへ電流を導き、それにより、コンデンサＣ１を更に充電する。ＬＩＮＥ１上の負の入力パルスが、その入力パルスがＢＩＡＳ−Ｎの１ダイオード降下点よりももはや大きくない点まで減衰するやいなや、Ｎ−ＭＯＳ ＦＥＴ Ｍ１３がＯＦＦになり、従って、Ｍ１３／Ｍ１４検出器がＯＦＦにバイアスされ、ライン１７０をハイにし、（Ｍ７／Ｍ１１インバータを介して）、ＦＥＴ Ｍ３のゲートをローにし、Ｎ−ＭＯＳ ＦＥＴ Ｍ３をＯＦＦにする。Ｍ７／Ｍ１１インバータステージの１つの足すなわちＰ−ＭＯＳ ＦＥＴ Ｍ７のソースは、Ｖ＋ではなくＬＩＮＥ２に接続されている。この接続は、始動を助け、整流器ＦＥＴ Ｍ３のドライブのターンオンを増大させる。
【００７４】
図１２Ｂは、整流器ＦＥＴスイッチＭ３及びＭ４を駆動する検出器及びインバータの回路を示している。すべての点において、このような回路のトポロジー及び動作は、ＬＩＮＥ１及びＬＩＮＥ２が反転されている点を除き、図１２Ａについて上述したのと同じである。
【００７５】
図１３を参照すると、好ましいバイアス及び基準発生回路１３６が示されている。このような回路１３６は、７つのＦＥＴ、Ｍ２１〜Ｍ２７を含む。長いＰ−ＭＯＳ ＦＥＴ Ｍ２１は、バイアス電圧ＢＩＡＳ−Ｎを与えるダイオード接続Ｎ−ＭＯＳ ＦＥＴ Ｍ２１をフィードする電流制限抵抗として使用される。バイアス又は基準電圧ＢＩＡＳ−Ｎは、従って、Ｖ−ライン１２２上の電圧よりも約１スレッショルド電圧だけ大きい。
【００７６】
Ｍ２１を流れる電流１１は、静的バイアス電流と呼ばれる。というのは、その電流は、低電力整流回路がパワーオンされているすべての時間において、すなわち、動作電圧がＶ＋及びＶ−のライン又はレールの上に存在するすべての時間において存在するからである。静的バイアス電流Ｉ１の代表的な値は、約０．２μａである。
【００７７】
さらに図１３を参照すると、ダイオード接続Ｎ−ＭＯＳ ＦＥＴ Ｍ２２が別のＮ−ＭＯＳ ＦＥＴ Ｍ２３を駆動することが示されている。このＦＥＴ Ｍ２３は、静的バイアス電流I１を、バイアス電圧ＢＩＡＳ−Ｐを与える別のダイオード接続Ｐ−ＭＯＳ ＦＥＴ Ｍ２４にミラーリングする。従って、バイアス又は基準電圧ＢＩＡＳ−Ｐは、Ｖ＋ライン１２０上の電圧よりも１スレッショルド電圧だけ小さいことが示されている。
【００７８】
さらに、図１３に示されるように、２つのＰ−ＭＯＳ ＦＥＴ Ｍ２５及びM２６は、ＬＩＮＥ１及びＬＩＮＥ２に交差接続され、２相パルスがＬＩＮＥ１／ＬＩＮＥ２の上に存在するときにはいつでもより多くの正の相がオンされる。すなわち、２相パルスの正の相の間、Ｍ２５がオンになり、２相パルスの負の相の間、Ｍ２６がオンになる。ＬＩＮＥ１／ＬＩＮＥ２接続のＦＥＴ Ｍ２５／Ｍ２６からの電流が、常時オンにバイアスされ、Ｍ２５／M２６及びＭ２７を流れる電流を値Ｉ２に制限するために使用される別のＰ−ＭＯＳ ＦＥＴ Ｍ２７を通して流れる。
【００７９】
電流Ｉ２は、動的バイアス電流と呼ばれ、代表的には、Ｉ１の値の約１００倍の値、すなわち、２０μａを有する。しかしながら、Ｉ２はＬＩＮＥ１／ＬＩＮＥ２に入力パルスが存在する時間しか流れることができないことに留意されたい。その時間は、（デューティサイクルの観点から）、比較的短い時間、例えば、２４０μｓｅｃのうちの４μｓｅｃだけである。動的バイアス電流Ｉ２が流れているとき、ダイオード接続Ｍ２２及びダイオード接続Ｍ２４を流れる電流も増大し、それにより、バイアス／基準電圧ＢＩＡＳ−Ｎ及びＢＩＡＳ−Ｐは適当に調節される（両方ともわずかに増大する）。
【００８０】
静的バイアス電流Ｉ１は、バックグラウンド又は予備バイアス電流として働き、入力信号ラインＬＩＮＥ１及びＬＩＮＥ２の上のパルス間の時間中に、すなわち、ラインＬＩＮＥ１及びＬＩＮＥ２の間に電圧差があるほとんどわずかな時間の間にすべてが適当に動作するように維持する。入力パルスが到達するとき、すなわち、ＬＩＮＥ１及びＬＩＮＥ２の間に大きな電圧差があるときに、動的バイアス電流がキックインし、バイアス電流及び得られたＢＩＡＳ−Ｐ及びＢＩＡＳ−Ｎ基準電圧が入力パルスが存在する時間に適した値に設定される動作モードを与える。動作モード中のＢＩＡＳ−Ｐ及びＢＩＡＳ−Ｎ基準電圧の増大は、適当な検出器回路を迅速にＯＮ又はＯＦＦに駆動するための高い電流を与え、対応する整流器スイッチＭ１〜Ｍ４が迅速にＯＮ又はＯＦＦにスイッチイングし、それにより、所望の整流作用を与える。大きな動的バイアス電流は、比較的短い時間である動作モードの間しか存在しないので、整流器回路の全消費電力は小さく維持される。
【００８１】
以下に示す表１は、図１２Ａ、図１２Ｂ及び図１３の概略図に示される様々なＰ−ＭＯＳ及びＮ−ＭＯＳトランジスタをサイズにより特徴づけし、更に、ストレージコンデンサの好ましい値を含むものである。１つのＩＣ内で使用される様々なＰ−ＭＯＳ及びＮ−ＭＯＳトランジスタの特徴づけのタイプ（寸法又はサイズ）は、半導体処理分野の当業者により知られており理解されている。有利な点は、ＩＣ処理ステップの間にこのようなトランジスタのサイズ（寸法）を選択的に制御することにより、Ｐ−ＭＯＳ及びＮ−ＭＯＳトランジスタの性能を、そのトランジスタが使用される特定の設計に対して制御できるすなわち適合させ得ることである。従って、比較的「長い」Ｎ−ＦＥＴ、例えば、５／１０（ただし、最初の数は幅を表し、２番目の数は長さを表す）のサイズを有するＮ−ＦＥＴは、例えば、４０／２のサイズを有する、比較的「幅広く」且つ「短い」Ｎ−ＦＥＴよりも高いターンオン抵抗（従って遅いターンオン時間）を示す。一般的に、ＦＥＴは幅広ければ広いほど、より多くの電流を運ぶキャパシティを有し、長ければ長いほどより大きな抵抗を示す。
表１
図１２Ａ、図１２Ｂ及び図１３におけるトランジスタのサイズ及び素子の値

Figure 0004153163
【００８２】
上述したように、本発明は、特に埋め込み可能なセンサーのような埋め込み可能なデバイス内で使用するのに適した非常に低電力の整流器回路を提供しており、この回路は、非常に低いターンオン電圧を示し、自己始動し、すなわち、動作電圧が一般に与えられないときでも、２相パルスのパルス列のような到来する交流信号に応答する。
【００８３】
さらに、本発明は、到来する交流信号の関数として適当な時間に整流スイッチをＯＮ及びＯＦＦさせるのに必要な制御信号をすべて自己発生する低電力整流器回路を提供することが理解される。特に、回路は、整流器回路が予備モードで動作する時間のほとんどについて非常に低い静的バイアス電流を使用して動作するが、整流されるべき到来パルスが存在する時間の間は大きな動的バイアス電流を自動的にトリガするることが理解される。
【００８４】
ここに開示した発明は、特定の実施例及びその用途について説明したが請求の範囲に記載された発明の範囲から逸脱することなく当業者によって多くの修正及び変形がなされるであろう。
【図面の簡単な説明】
本発明の上述の及び他の特徴や特性は、以下の図面を参照して示された、以下のより詳細な説明から明らかになるであろう。
【図１】 図１は、コントローラに接続されていてもよい、２導体バスを用いて互いに接続された複数のセンサー／刺激器を示したブロック図である。
【図２】 本発明に従って生成されたセンサーが、直列に又はデイジーチェーンでコントローラや他のセンサーに接続される好ましい方法を図示している。
【図３Ａ】 図３Ａは、図２のデイジーチェーン接続で使用される種類のセンサーを、部分的に分解組立図で示した透視図である。
【図３Ｂ】 図３Ｂは、図３Ａのセンサーの側面断面図を示す。
【図３Ｃ】 図３Ｃは、図３Ａのセンサーの上部断面図を示す。
【図３Ｄ】 図３Ｄは、図３Ａのセンサーの末端断面図を示す。
【図４】 図４は、図３Ａ乃至３Ｄの複数のセンサーを含む埋設可能なリード線を示す。
【図５Ａ】 図５Ａは、本発明に従って整流回路を含む単純なデイジーチェーン接続ができる埋設可能なセンサーの機能的ブロック図である。
【図５Ｂ】 図５Ｂは、図５Ａの機能的ブロック図であるが、追加センサーを取り付けるための代替的接続体系が使用されている。
【図５Ｃ】 図５Ｃは、図５Ａの機能的ブロック図であるが、様々な異なるセンサー及び刺激器が同じ埋設可能センサー装置に含まれるように、追加の回路機能が供給されている。
【図６】 図６は、図５Ａ、５Ｂ又は５Ｃに示された種類の埋設可能センサーに送信され、あるいはそこから受信される入力データ及び出力データを示すタイミング図である。該入力データは、埋設可能センサーに動作電力を供給するために使用されてもよい。
【図７】 図７は、埋設可能センサーと通信するために使用されるデータ・フレームを示している。
【図８】 図８は、図５Ａ、５Ｂ又は５Ｃに示された種類の複数のデイジー・チェーン接続装置に接続しているツー導体バスに現れたデータ・フレーム内の多重入力データ及び多重出力データの時間を示すタイミング図である。
【図９】 図９は、本発明に従って生成された低電力スイッチ整流回路の機能図である。
【図１０Ａ】 図１０Ａは、寄生ダイオードがＮ−ＭＯＳ装置で生成される方法を示している。
【図１０Ｂ】 図１０Ｂも同様に、寄生ＰＮＰトランジスタがＰ−ＭＯＳ装置で生成される方法を示している。
【図１１】 図１１は、本発明に従って生成された低電力整流回路のブロック図であり、二つのＰ−ＭＯＳスイッチ及び二つのＮ−ＭＯＳスイッチの使用を、該スイッチに固有の付随する寄生ダイオード及びトランジスタとともに示している。
【図１２Ａ及びＢ】 図１２Ａ及びＢは、図１１の低電力整流回路のスイッチ、インバータ及びディテクタの好ましい実施例を図示している。
【図１３】 図１３は、図１１のバイアス及び基準ジェネレータを図示している。
図面の中のいくつかの図を通じて、対応の参照文字は対応する構成要素を示す。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to implantable medical devices, and in particular, can be used in implantable sensors or similar devices, and the energy contained in such signals with low level pulses or ac signals, It relates to an ultra-low power rectifier circuit that rectifies so that it can be converted to a dc potential that provides operating power for other circuits of the implantable device.
[0002]
BACKGROUND OF THE INVENTION
In the field of implantable medical devices, a medical device configured to achieve a desired medical function is embedded in a patient's living tissue so that the desired function required for the patient can be achieved. The Numerous examples of implantable medical devices such as implantable pacemakers, cochlear stimulators, muscle stimulators, glucose sensors, etc. are known in the art.
[0003]
Some implantable medical devices have a sensing function, ie, an electrical signal that senses a particular parameter, eg, the amount of a particular substance in a patient's blood or tissue, and indicates the amount or concentration level of the sensed substance. It is configured to generate. Such electrical signals are then connected to a suitable controller that may or may not be embedded. This controller, in response to sensed information in a sense, enables the medical device to achieve displaying and / or recording its intended function, eg, a measurement of the sensed material. . An example of an implantable medical device that achieves a sensing function is shown, for example, in US Pat. No. 4,671,288.
[0004]
In recent years, as medical devices have become more useful and the number has increased, the desired function of the device can be performed without consuming a large amount of power (which is usually limited in embedded devices). There is a continuing need to provide ultra-low power sensors that are connected to or contained within such devices.
[0005]
It is known in the art to inductively couple high frequency ac signals to an embedded medical device to provide operating power to the circuit of the device. Once received in the embedded device, a rectifier circuit, typically a simple full wave or half wave rectifier circuit realized by a semiconductor diode, is used to provide the rectification function. Unfortunately, when this is done, a large signal loss, 0.7 volts, occurs across the semiconductor diode. It can be seen that for low level inputs of only 1 or 2 volts, the efficiency of the rectifier is significantly reduced.
[0006]
For devices and sensors that have been developed in recent years with very low power embedments, low operating power, for example 2 to 3 volts, is preferred to keep the overall operating power low. Unfortunately, when such low operating voltages are used, the 0.7 volt diode voltage drop represents a significant portion of the total voltage, thus resulting in a very inefficient voltage rectification or conversion process. The Inefficient voltage conversion, on the contrary, directly means increasing the input power, and the increased input power makes it impossible to achieve the overall design goal of the low power device. Therefore, what is needed is a low power rectifier circuit that efficiently converts a low amplitude alternating input signal to a low output operating voltage.
[0007]
Furthermore, it is not always possible to produce a diode-shaped bridge commutator on a CMOS or bipolar chip using normal process technology. It is particularly difficult to make a good connection with a positive rail that is not the substrate of the chip or with a positive power supply. Accordingly, there is a need in the art for a low power rectifier circuit that largely avoids using problematic diodes.
[0008]
Instead of a diode, a switch can be used in the rectifier circuit. Such a switch can be configured to exhibit a very low turn-on voltage, for example on the order of 50 mV. Unfortunately, before such a switching circuit operates, there must already be an available operating potential (supply voltage) that can bias the switch (providing the operating voltage) for the desired operation. . In many implantable sensor applications, there is no operating potential by the time the rectifier circuit rectifies the input power signal. Therefore, rectification does not occur until the operating potential exists, and the operating potential cannot be present until rectification occurs, and is completely stuck.
[0009]
Thus, it is clear that significant improvements are needed in rectifier circuits used in low power implantable devices, such as implantable sensors powered by input ac or pulse signals.
[0010]
SUMMARY OF THE INVENTION
The present invention addresses these and other needs by providing a pole power rectifier circuit implemented using complementary P-MOS and N-MOS (CMOS) FET switches. The FET switch is turned on or off by the control circuit in time to provide the desired rectification function. The control circuit forms an integrated part of the rectifier circuit and consumes little power.
[0011]
In accordance with one aspect of the present invention, the parasitic diode and transistor form an integrated part of the control / reorganization circuit. Such parasitic elements are usually a problem in integrated circuits, but rectify it in response to the input power signal when the input signal is first accepted, ie when the supply voltage is not yet present. And providing a start-up operating voltage to the CMOS FET switch so that the switch can begin to achieve its intended rectification function.
[0012]
In accordance with another aspect of the present invention, the CMOS FET switch is automatically switched ON and OFF at the control circuit at the appropriate time by the input pulse power signal so as to keep the power consumption of the rectifier circuit at a minimum level. More specifically, the rectifier circuit is biased by a minimal static bias current in the absence of an input pulse, i.e., the time between pulses (representing a substantial portion of the total time in terms of duty cycle) A relatively large dynamic bias current is triggered in the presence of an input pulse, ie when a pulse is actually being received (representing a very small portion of the total time in terms of duty cycle). In this manner, using two levels for the bias current allows high operating efficiency of the CMOS FET switch when the desired rectification function is automatically performed.
[0013]
  In accordance with yet another aspect of the present invention, the low power rectifier circuit comprises a non-hermetic sealed portion (eg, including electrodes, connecting terminals, and / or sensor material that needs to be in contact with bodily fluids or tissue); Hermetically sealed portion of an implantable sensor that includes both hermetically sealed portions (including electrical circuitry for managing, monitoring, and / or controlling unhermetically sealed portions, including the rectifier circuit of the present invention) Can be contained within. The first pair of terminals is included as part of the non-hermetic sealed portion, and the embeddable sensor includes only two conductors, one conductor being embedded via a connection bus connected to each terminal Functions as an input / output terminal for connection to possible medical devices. Both operating power and control data are transmitted from the medical device to the sensor via a two conductor bus. The detected data is transmitted from the embeddable sensor to the medical device via the same two-conductor bus. The first pair of terminals (or the second pair of terminals electrically connected to the first pair of terminals) is US application Ser. No. 08 / 928,867 (Attorney Docket No. 56287) dated December 9, 1997. Acts as a connection terminal for attaching additional embeddable sensors to the connection bus in the daisy chain style disclosed in Applicant's co-pending application entitled DAISY-CHAINABLE SENSORS AND STIMILATORS FOR IMPLANTATION IN LIVING TISSUE be able to.
[0014]
Thus, the features of the present invention exhibit a very low turn-on voltage, for example on the order of 50 mV, and can start up and operate from an input ac or pulsed power signal even when there is no pre-stored operating voltage. It is an object to provide a very low power, implantable, switch rectifier circuit for use in an implantable sensor or other device, such as an implantable glucose sensor.
[0015]
Another feature of the present invention is to provide a highly efficient switch rectifier circuit that exhibits a very low turn-on voltage for use with implantable medical devices or other low power devices.
[0016]
A further feature of the present invention is to provide a low power rectifier circuit that is self-starting, ie, responsive to an input ac or pulsed power signal, such as a pulse train of two-phase pulses, even when no operating voltage is currently present. is there.
[0017]
An additional feature of the present invention is to provide a low power rectifier circuit that self-generates all necessary control signals to switch the rectifier switch on and off at the appropriate time as a function of the input ac signal. is there.
[0018]
A further additional feature of the present invention is that it operates using a very low static bias current for most of the time that the circuit operates, and automatically increases the dynamic bias current during the time that the input pulse is present. The dynamic bias current in terms of triggering and duty cycle is to provide a low power rectifier circuit that normally exists only for a small portion of the total operating time.
[0019]
The following description is the best method presently contemplated for practicing the present invention. This description is not intended to be limiting, but merely to illustrate the general concept of the invention. The scope of the invention is determined with reference to the claims.
[0020]
The present invention relates to a rectifier circuit that is extremely low power, highly efficient, and particularly suitable for use in implantable medical devices and other electronic devices, where the operating power is a low level ac or pulse signal received. The power consumption of the device is minimized as much as possible. The description of the rectifier circuit will be described in more detail below with reference to FIGS.
[0021]
The rectifier circuit supplied by the present invention is particularly suitable for use in implantable sensors of the type described with reference to FIGS. However, it should be understood that the present invention is not limited to use in the type of sensor described with reference to FIGS. 1-8, but rather described with reference to FIGS. The types of sensors and sensor systems represent only the best currently contemplated for using the rectifier circuit.
[0022]
  In order to evaluate and understand the salient features of the rectifier circuit described herein, it is not necessary to fully understand the sensors and sensor systems illustrated in FIGS. However, an overall understanding of the sensor and sensor system may provide useful background information related to the manner in which the present invention is used, or some embodiments of the present invention are illustrated in FIG. Since the rectifier circuit described below with reference to FIGS. 9 to 13 is used in a sensor of the type described in FIGS. 9 to 8, only FIGS. 1 to 8 will be described here. A more complete description of each of FIGS. 1-8 is provided by applicant's co-pending patent application, hereby incorporated by reference, daisy chain sensor and stimulator for implantation in living tissue, US application number 08 / 928,867, filing date September 12, 1997 (attorney docket number 56287).
Overview of preferred implantable sensors
  Referring to FIG. 1, a plurality of sensors 12a, 12b,. . . 12n, or other implantable devices, are connected to one another using just two common conductors 14 and 16, similar to a controller (not shown in FIG. 1). The two conductors 14 and 16 are commonly referred to as two-conductor connection “buses” and are shown as devices 12a, 12b,. . . Similarly to supplying common signals and return lines for data signals transferred from 12n to the controller, the devices 12a, 12b,. . . A common signal and a return line are supplied to the data signal and the power signal transmitted to 12n.
[0023]
2 shows that implantable sensor / stimulator 18a is connected to remote controller 20 and other implantable devices 18b,. . . 18n shows how they are connected in series or in a daisy chain. As FIG. 2 shows, the device 18a is connected to the controller 20 by two conductors 14 ′ and 16 ′ of a connection bus, which are adjacent to the device 18a (ie the surface closest to the controller 20). Bonded to a first pair of pads, terminals 13 and 15. The other pair of pads, terminals 17 and 19, are located along the distal surface of device 18a (i.e., the furthest surface from controller 20). The distal pad 17 is electronically connected to the adjacent pad 13 through a circuit 21 in the device 18a. Similarly, the distal pad 19 is electronically connected to the adjacent pad 15 through a circuit 21 included in the device 18a. Two additional conductors 14 "and 16" connect the distal pads 17 and 19 of the device 18a to the corresponding adjacent pads 13 'and 15' of the adjacent device 18b connected in a daisy chain. used. In this way, any desired number of devices may be connected in series with the controller 20 using only two conductors.
[0024]
There are a number of different applications relating to the daisy chain connection sensor 12 or 18 shown in FIG. Typically, the sensor 12 or 18 is designed to sense one or more biological parameters or biological materials found in biological tissue or fluid, such as glucose level, blood pH, oxygen, temperature, etc. when implanted. This measurement can provide important information about the patient's condition.
[0025]
Referring now to FIGS. 3A, 3B, 3C, and 3D, a perspective exploded view (FIG. 3A), side cross-sectional view (FIG. 3B) of a typical implantable sensor device 30 of the type suitable for use in the present invention. ), Top sectional view (FIG. 3C), and end sectional view (FIG. 3D) are shown separately. As best shown in FIG. 3A, the sensor device 30 typically includes an integrated circuit (IC) 38 and other components, such as a carrier or substrate 36 on which a capacitor 40 is mounted. In some embodiments, the carrier or substrate 36 may actually include the substrate on which the IC 38 is assembled, but for purposes described below, the separate substrate or carrier 36 forms a hybrid circuit. Therefore, it is assumed to be used together with various circuit components mounted therein. Carriers or substrates are etched or installed conductive interconnects to interconnect IC 30, capacitor 40, and other components to form a hybrid circuit that performs the desired sensing (or other) function. A substrate is provided.
[0026]
All components of the hybrid circuit are hermetically sealed in a cavity formed by a lid or cover 42 embedded in the substrate 36. Adjacent pads, terminals 13 and 15, are outside the hermetically sealed portion of the hybrid circuit, similar to the distal pads, terminals 17 and 19. However, these adjacent and distal pads are electronically connected to circuitry within the hermetically sealed portion via appropriate feedthrough connections. One way to make this feedthrough connection is to use a feedthrough connection that passes through a carrier or substrate in a ladder stage system (including both vertical and horizontal portions) as disclosed in a co-pending patent application. It is. The co-pending patent application is application number 08 / 515,559, filing date August 16, 1995, entitled “Hermetically sealed electronic feedthrough for use in implantable electronic devices”. This application is assigned to the same assignee as the present application and is hereby incorporated by reference.
[0027]
A suitable electrochemical sensor 44 or other desired type of sensor or stimulator is formed or present on the carrier or substrate opposite the hybrid electronic circuit. The type of electrochemical sensor that would be used is described, for example, in US Pat. No. 5,497,772, which is hereby incorporated by reference, particularly in FIGS. 2A, 2B, 2C, 3, 4A and 4B. It is an enzyme electrode sensor.
[0028]
For the purposes of the present invention, the detailed nature of the sensor 44 or other components used in the device 30 are not critical. What is important is that the sensor or other component extracts its operating power from the incoming pulse or ac signal.
[0029]
The hybrid circuit side of the substrate or carrier 36 (the upper part when viewed from the direction in which the device 30 faces in FIG. 3B or 3D, the upper part including the hermetically sealed portion of the device) and the sensor side of the device 30 (see FIG. 3B or 3D (which is lower in 3D) is described in a manner by means of a suitable hermetically sealed feedthrough that gradually passes through the substrate or carrier from the hybrid (upper) side of the device 30, for example. This is accomplished in the manner described in the co-pending application Ser. No. 08 / 515,559.
[0030]
The configuration shown in FIG. 2 is particularly suitable when several implantable devices are connected in a daisy chain to form a single lead 32, as shown in FIG. ing. As can be seen in FIG. 4, the three sensor-type devices 30a, 30b, and 30c are connected to each other via lead portions 46a, 46b, and 46c. Each of the lead portions 46a, 46b, and 46c includes two conductors 14, 16 that are appropriately wound, for example, two conductors spirally wound around the lead portion or are well known in the lead industry. The spiral winding may be constructed in such a manner that the sheath is covered with a silicone rubber sheath. The distal cap 34 covers the distal most device 30 c of the distal distal pad or lead 32.
[0031]
The low power rectifier circuit of the present invention may be included in the electronic circuit included in, or included as part of, the “hybrid circuit portion” of the implantable device 30 described above. Good. Typically, the electronic circuit allows the implantable device 30 to be daisy chained with other similar implantable devices, but in addition, each individual device is individually addressed from a single controller 20, It can also be controlled and monitored. In particular, the rectifier circuit of the present invention efficiently rectifies a low-level input ac signal, for example, a two-phase pulse train generated by the controller 20, to an appropriate operating potential that supplies an operating voltage to a circuit included in the device.
[0032]
Circuits included in the hermetically sealed portion of device 30 may take many and various forms. 5A, 5B, and 5C show three variations. FIG. 5A is a functional block diagram of the basic structure of a control / interface circuit 50 for use with sensor 52, for example. Dotted line 54 indicates a hermetic seal that hermetically seals all but a portion of circuit 50 and sensor 52. The input pads 13 and 15 are not hermetically sealed like the output pads 17 and 19 so that they can be easily connected from the controller 20 to the two conductors 14 and 16 (see FIG. 1). it can.
[0033]
As shown in FIG. 5A, pads 13 and 15 represent LINE1 (input) and line 2 (input), which represent the two conductors of a two-conductor bus connecting device 30 to its controller 20 or other device. Connected to the individual conductive traces shown. Each of the LINE 1 and line 2 conductive traces passes through separate feedthroughs 53 and 55 to the hermetically sealed portion of the circuit 50. Pads 17 and 19 on the other side of the circuit are connected to individual conductive traces, also designated as LINE1 (output) and line 2 (output), each of which is a separate feedthrough 57. And 59 to the hermetically sealed portion 54 of the circuit 50. Inside the hermetically sealed part, LINE1 (input) is connected to LINE1 (output) via conductive trace 56, and line 2 (input) is connected to line 2 (output) via conductive trace 58. ing. In this manner, the pad 13 is electronically connected to the pad 17 via a trace 56 that passes between the feedthroughs 53 and 57 through the hermetically sealed portion 54. The interconnection of the pad 13, the trace 56 and the pad 17 is hereinafter simply referred to as LINE1. Similarly, pad 15 connects to pad 19 via trace 58, which also passes between feedthroughs 55 and 59 through hermetically sealed portion 54. This interconnection is hereinafter referred to as LINE2.
[0034]
As shown in FIG. 5A, the power rectifier circuit 60 connects between LINE1 and LINE2. This rectifier circuit is further described below with reference to FIGS. 9-13, and includes an operating voltage, + V, and V +, for extracting and rectifying the signal pulses detected at LINE1 and LINE2 and providing power to the circuit 50. -V is generated. This rectification is not a trivial role given the intermittent low level signal that normally appears at LINE1 and LINE2. The main contents of the present invention are the rectifier circuit 60 or a circuit corresponding thereto.
[0035]
The line interface circuit 62 is also connected between LINE1 and LINE2. The circuit 62 functions as an interface between the circuit 50 and LINE1 and LINE2. For this purpose, interface circuit 50 receives the input data pulse appearing on LINE1 / LINE2 and generates a data input (data in) signal on line 64 therefrom. Interface circuit 62 further generates a clock signal on line 66 that is synchronized with the input data signal. The interface circuit 50 also receives digital output data, ie, data output (data out), from the counting circuit 68 and converts the output data into an appropriate format before returning the output data to LINE1 / LINE2. A type of line interface circuit 62 that may be used with the circuit 50 is illustrated and described below with reference to FIG.
[0036]
Still referring to FIG. 5A, the sensor 52 may be a suitable sensor that is being used to sense a desired condition, parameter, or presence of a substance in the implantable tissue in which the device 30 is implanted. For example, sensor 52 may comprise a glucose sensor that produces an output analog current, I, that appears at line 69 and has a magnitude that varies with a function of the sensed glucose.
[0037]
In practice, regardless of the type of sensor 52 used, either an analog output voltage or an analog output current is usually generated as a function of the sensed parameter's concentration, magnitude, configuration or other attributes. Will. The analog current or voltage may be converted to a frequency signal appearing on line 72 using a suitable converter circuit 70. Typically, the frequency signal on line 72 comprises a pulse train having a frequency (or repetition rate) that varies with a function of the input voltage or current. In FIG. 5A, for example, the sensor 52 generates an output current I, the converter circuit 70 includes a current frequency (I-to-F) converter circuit, and has a frequency that changes as the magnitude of the current I changes. It is assumed that an output pulse train is generated on line 72.
[0038]
Once a pulse train 72, or other ac signal, having a frequency that varies with a function of the parameter sensed by the sensor 52 is generated, the signal is used by the counting circuit 68. (Note, as a shorthand notation used in this application, a signal that appears in a signal line and is given a reference number may be referred to as a signal that is given a reference number. The signal may simply be referred to as “signal 72.”) The counting circuit simply counts the number of pulses in the signal 72 within a specified time period, eg, a set time frame of 1 second, and thereby the frequency of the signal 72. Measure. Thus, by returning counter 68 to zero at the beginning of each measurement time, the count remaining in the counter at the end of the measurement time indicates a signal representing the frequency of signal 72. The count signal functions as an output data signal and output data (data out) transmitted to the line interface circuit 62 via the signal line 74, as in the basic embodiment shown in FIG. 5A.
[0039]
Control of the counter 68, i.e., returning the counter to zero or stopping the counter after a specified measurement time, is controlled by the control logic 76. In a simple embodiment, the measurement time may be a fixed time. In other embodiments, the measurement time may be set by input data received from line interface circuit 62 via signal line 64. The clock signal 66 may be used to measure elapsed time as well as to adjust when the counter 68 sends its output data (data out) signal 74 to the line interface circuit 62.
[0040]
  If necessary, the voltage generation circuit 78 (which may form part of the rectifier circuit 60) performs the function of converting the analog current signal 69 into the frequency signal 72 when the current frequency (I-to- F) Reference voltage V used by converter circuit 70REFAnd one or more bias signals (s) VBIASIs generated. Further details relating to current frequency converter circuits can be found in Applicant's co-pending U.S. patent application 08 / 928,868, filed September 12, 1997 (Attorney Docket No. 57794) as well as the present application. May be described in "Low power current frequency converter circuit for use with possible sensors". This application is assigned to the same assignee as the present application and is hereby incorporated by reference.
[0041]
In a similar manner, one or more I-to-F converter circuits can be configured as described in the above-mentioned co-pending patent application “Daisy Chain Connection Sensor and Stimulator for Implantation in Living Tissue”. It may be used in the apparatus illustrated in 5B and 5C.
[0042]
Returning to FIG. 2, a plurality of embeddable daisy chain connection sensors 18a, 18b,. . . When 18n are connected in series, the preferred method of operation of controller 20 is to each of the devices 18 connected thereto via a two conductor bus with conductors 14 and 16, as well as individual addresses. Supplying operating power, transmitting data and receiving data therefrom. One way to implement this power supply and individual address is shown in FIGS. FIG. 6 is a timing diagram illustrating a preferred relationship between, for example, input data (upper waveform) transmitted to the implantable device and output data (lower waveform) received from the implantable device, Data appears on the two LINE1 / LINE2 conductors connecting all devices. As shown in FIG. 6, the preferred waveform of the input data is a biphasic pulse. Each biphasic pulse includes a first current pulse of a first pole, followed by a second current pulse of the same magnitude on the opposite pole. Thus, the effective current of each biphasic pulse is preferably zero, with a positive current pulse that effectively cancels the negative current pulse. The frequency of the pulse train shown in FIG. 6 (ie, the inverse of time zone T1) is typically about 4000 pulses per second (pps), but may vary from 10 pps to 500,000 pps. The normal width of the current pulse is 1 to 3 microseconds (μsec), and the magnitude of each current pulse usually varies from 100 to 1000 microamperes. A binary or logical “1” is represented by a biphasic pulse of one phase, eg, a positive current pulse followed by a negative current pulse, while a binary or logical “0” is a biphasic of opposite phase. It is indicated by a pulse, for example a negative pulse followed by a positive pulse. Thus, as shown in FIG. 6, a binary “1” is displayed as a positive current pulse followed by a negative current pulse, and a binary “0” is displayed by a negative current pulse followed by a positive current pulse. Is done.
[0043]
As shown in FIG. 6, the preferred waveform of the output data is also modulated (or preferably ON) as a function of the biphasic pulse, ie, whether the output data is binary “1” or “0”. (/ OFF modulated) amplitude. In the preferred embodiment, the amplitude peak of the output data pulse for binary "1" is IpOn the other hand, the amplitude peak of the output data pulse for binary “0” is zero. Thus, in the preferred ON / OFF modulation scheme, binary “1” is represented when the output data pulse is present, and binary “0” is represented when the output data pulse is not present. . The output data pulse is inserted into the data stream appearing in the LINE1 / LINE2 conductor pulse from the input data pulse at a specified time T2 in a time-division multiplexing manner so that it is classified as an input data pulse. The preferred waveform of the output data pulse is a biphasic pulse (to balance the current), but in some cases a single phase pulse at time T2 (or Ip(Or with an amplitude of zero) may be used.
[0044]
As shown in FIGS. 7 and 8, the input data and power transmitted by the controller via the LINE1 / LINE2 conductors is divided into data frames of length T3. Within each data frame is N bits of data, where N is typically an integer from 8 to 64. A typical assignment of data bits contained in a data frame is illustrated in FIG.
[0045]
Since the input data / power includes biphasic pulses that occur at a defined interval or rate (eg, every T1 second), the energy contained in the pulses provides operating power to the circuitry included in the device 50 ''. May be used for This is achieved by using a rectifier circuit 60, 60 ′ or 60 ″ (see FIG. 5A, 5B or 5C), the details of which are described below with reference to FIGS.
[0046]
  Input and output data pulses of the type shown in FIGS. 6 and 8 are generated by the line interface circuit 62, 62 ′ or 62 ″. A schematic diagram of a preferred line interface circuit is described in the above-mentioned co-pending US patent application 08 / 928,867, Attorney Docket No. 56287 (see reference application, especially FIG. 9 and accompanying text).
[0047]
Low power rectifier circuit
Next, the low power rectifier circuit of the present invention will be described with reference to FIGS. Referring to FIG. 9, a functional diagram of the low power rectifier circuit 60 is shown. As can be seen in FIG. 9, the rectifier circuit 60 functionally includes four switches S1, S2, S3 and S4. The switches S1 and S3 are connected in series, the upper terminal of the switch S1 is connected to the V + row 120, and the lower terminal of the switch S3 is connected to the V− row 122 (“upper” and “lower” are , Representing the position of the switch shown in FIG. 9). The lower terminal of switch S1 is connected to the upper terminal of switch S3 and forms a first input node 124 connected to the input signal line of LINE1 (L1). In a similar manner, switches S2 and S4 are connected in series, with the upper terminal of switch S2 connected to V + row 120 and the lower terminal of switch S4 connected to V- row 122. The lower terminal of switch S2 is connected to the upper terminal of switch S4 to form a second input node 126 connected to the input signal line of LINE2 (L2). The storage capacitor C <b> 1 is connected between the V + row 120 and the V− row 122. The V + and V- columns thus provide the output terminal of the rectifier circuit.
[0048]
Still referring to FIG. 9, the first switch control circuit 128 controls the operation (close or open) of the switch S1. In a similar manner, the second switch control circuit 130 controls the operation of the switch S2, the third switch control circuit 132 controls the operation of the switch S3, and the fourth control circuit 134 controls the operation of the switch S4. Control operations. Control circuits 128 and 132 are connected to LINE1, while control circuits 130 and 134 are connected to LINE2. If any of the switches S1 to S4 is disconnected, the switch is said to be “open” and provides a very high impedance between its upper and lower terminals. Similarly, when any of the switches S1-S4 are connected, the switch is said to be “closed” and provides a very low impedance path between its upper and lower terminals. Control circuits 128 and 130 respond to a high input signal on LINE1 or LINE2 by closing the respective switch S1 or S2. Control circuits 132 and 134 respond to a low input signal on LINE1 or LINE2 by closing each switch S3 or S4.
[0049]
In operation, when a biphasic pulse is received via the input signal lines, LINE1 and LINE2, the first half or first phase pulse causes LINE1 to be positive compared to LINE2. In practice, this means that LINE1 is positive and LINE2 is negative during the first biphasic pulse. Similarly, this causes the switch control circuit 128 to close the switch S1, and the switch control circuit 134 to close the switch S4. Switches S2 and S3 remain open. With the switches S1 and S4 closed, LINE1 and LINE2 are connected across the capacitor C1, and energy contained in the two-phase pulse can be stored in C1.
[0050]
During the second half or second phase pulse, LINE1 becomes negative compared to LINE2. This closes switches S3 and S2 and opens switches S1 and S4, but actually connects capacitor C1 across LINE2 and LINE1, but to the opposite pole as previously connected. Is done. Since the latter half or second phase pulse is the opposite pole to the first half or first phase pulse, the charge associated with the opposite pole connection of switches S2 and S3 is added to the charge obtained from the connection of switches S1 and S4. Is done. In this way, full full wave rectification of the input biphasic pulse is obtained through the automatic sequential closing of the switches S1 / S4 and S2 / S3 which are synchronized with the phase of the biphasic pulse.
[0051]
Switches S1, S2, S3, and S4 are implemented using appropriate switches or detectors, similar to switch control circuits 128, 130, 132, and 134. Of course, for embedding purposes, all components are preferably implemented using semiconductor components such as low power CMOS FET devices (including both N-MOS and P-MOS FET transistors).
[0052]
One problem associated with a switch rectifier circuit of the type shown in FIG. 9 is that the switch control circuit 128, 130, 132 and 134 operates, i.e. allows the phase of the biphasic pulse to be detected, so In order for S2, S3 and S4 to be closed or open in synchronism with the phase, there must be an operating voltage that can supply power to the control circuit. The operating voltage is usually obtained from the V + string 120 and V- string 122, i.e. from the charge stored in the storage capacitor C1. However, after a sufficient amount of time has elapsed since the capacitor C1 was charged, no effective charge remains in the capacitor C1, which means that there is no operating voltage, and the switch control circuits 128, 130, 132, And 134 will not work.
[0053]
There are various ways in which the capacitor C1 is initially started charging, thereby supplying operating power to the control circuit and allowing the rectifier circuit to perform its function. For example, a special monitoring circuit can detect when an insufficient operating voltage was present at C1, and if so, a separate charge that provides sufficient storage to store in C1 from the input signal. The circuit can be started. Alternatively, a backup battery temporarily connected to C1 may be used when C1 charging is insufficient to operate the control circuit, for example to charge capacitor C1 from a remote location.
[0054]
However, the preferred method of starting the rectifier circuit is to rely on parasitic diodes and transistors that are inherent in the assembly circuit. To illustrate why the parasitic components are present, reference is made to FIGS. 10A and 10B, which illustrate N-MOS FET 136 (see FIG. 10A) and P-MOS FET 138 (see FIG. 10B). N-MOS FET 136 includes a P-doped substrate 140 on which the sources and drains of N-doped regions 142 and 144 are placed. (For simplicity, the gate structure associated with the FET device shown in FIGS. 10A and 10B has been omitted.) P-MOS FET 138 is similarly P-doped source and drain regions 146 and 148. In the N-doped well region 150 of the P-doped substrate 152. A parasitic PN diode is formed in the N-MOS device 136 of FIG. 10A based on a P-doped substrate 140 proximate to the N-doped source and drain regions 142 and 144. In a similar manner, a parasitic PNP bipolar transistor is formed in the P-MOS device 138 of FIG. 10B based on a P substrate 152 proximate to an N well 150 proximate to either the source or drain region 146 or 148. Is done.
[0055]
In most N-MOS or P-MOS devices, the presence of parasitic components such as PN diodes in the N-MOS device 136 and PNP transistors in the P-MOS device 138 causes the parasitic components to be biased. Therefore, it is not an important factor because the device is biased in such a way that it is inoperable. However, the present invention effectively eliminates the fact that the parasitic component is present because it is the parasitic component that is causing the initial rectification without the voltage supply stored on conductor C1. We are using.
[0056]
To illustrate how the parasitic components achieve this initial rectification, reference is now made to FIG. 11, which shows a block / system diagram of a preferred embodiment of the low power rectifier circuit of the present invention. In FIG. 11, four rectifying switches are implemented using four FET transistors M1, M2, M3 and M4. The FET transistors M1 and M2 are P-MOS transistors, and the transistors M3 and M4 are N-MOS transistors. (In the drawings of this application, a P-MOS transistor is identified by a diagonal line connecting the source terminal to the drain terminal, while an N-MOS transistor is identified by the absence of the diagonal line.)
Parasitic PNP transistors Q1 and Q2 are also shown (in phantom lines) in FIG. 11 which shows how they are connected in parallel across the P-MOS switches M1 and M2. More particularly, as shown in FIG. 11, the base terminals of Q1 and Q2 are connected to each other and to the V + column 120. The emitter terminal of Q1 is connected to LINE1, and the emitter terminal of Q2 is connected to line 2. Both Q1 and Q2 collector terminals are connected to V-row 122.
[0057]
Parasitic PN diodes D1 and D2 are also shown (in phantom lines) in FIG. 11 which shows the parallel connection across the N-MOS switches M3 and M4. More specifically, as shown in FIG. 11, the anodes of both diode D1 and diode D2 are connected to V-row 122, while the cathode of diode D1 is connected to LINE1, and the diode The cathode of D2 is connected to LINE2.
[0058]
In operation, when no supply voltage is stored on capacitor C1, ie when the supply voltage between V + rail 120 and V- rail 122 is zero, the incoming biphasic (or other pulse or alternating current). When a signal first appears between LINE1 and LINE2, the positive phase of such an incoming signal forward biases the PN emitter-base junction of the parasitic transistor, thereby The portion of 1 / β of the positive phase (where β is the current gain of Q1) passes through the capacitor C1 through the V + rail 120, and at the same time, the parasitic diode D1 is reverse-biased, and this positive phase passes through the V-rail 122. Disturb that. While the positive phase is on LINE1, LINE2 is negative with respect to LINE1. When LINE2 is negative, the PN emitter-base junction of parasitic transistor Q2 is reverse biased, preventing any connection of LINE2 to the V + rail 120, but parasitic diode D2 is forward biased, so that LINE2 is connected to V through diode D2. -Connected to the rail 122;
[0059]
Similarly, the negative phase of the incoming signal (which makes LINE1 negative with respect to LINE2) forward biases the parasitic diode D1, connects LINE2 to the V-rail 122, and the emitter-base junction of the parasitic transistor Q2. Are forward biased and LINE2 is connected to the V + rail 120. At the same time (during the negative phase of the incoming signal), Q1's emitter-base junction is reverse-biased, preventing any connection between LINE1 and V + rail 120, diode D2 is reverse-biased, and LINE2 and V-rail. Any connection between them will be hindered.
[0060]
In this way, the parasitic elements Q1, Q2, D1 and D2 have a somewhat insufficient rectifier circuit (the voltage drop across the PN junction is typically 0.7 volts and a significant portion of the pnp emitter current is Is lost as a collector current to V-), but actually functions as a full-wave rectifier circuit even when there is no operating voltage on the V + and V- rails. In this regard, it is useful if the overall PFET design minimizes the value of the parasitic transistor β, thereby making this poor rectifier circuit operation somewhat more efficient than otherwise. It is.
[0061]
After several inefficient cycles due to parasitic elements, sufficient charge is stored in capacitor C1 to provide an operating voltage between V + and V- voltage supply rails 120 and 122. Once the supply voltage is present, not only the switches M1, M2, M3 and M4, but also the switch control circuits 128, 130, 132 and 134 operate to perform their intended, high efficiency, rectifying functions. can do.
[0062]
As shown in FIG. 11, the switch control circuit 128 includes a detector circuit 160 and an inverter circuit 162. The detector circuit 160 is biased on only when the signal on LINE1 exceeds the BIAS-P reference voltage by about one threshold. When biased off, the output of detector 160 on signal line 164 remains low and that low goes high at the output of inverter 162. This high is applied to the gate of the P-MOS switch M1, holding M1 off. (As used herein, the terms “high” and “low” are used when the V + rail is maintained “high” and the V− rail is maintained “low” (when a supply voltage is present). Note that we refer to the voltage present on a given signal line with respect to the voltage supply rails V + and V-.) When the detector 160 is biased on, its output on the signal line 164 goes high. This high signal becomes a low signal at the output of the inverter circuit 162, causing the gate of the P-MOS switch M1 to go low and turn on M1, thereby efficiently connecting LINE1 to the V + rail 120.
[0063]
As further shown in FIG. 11, the switch control circuit 132 that controls the N-MOS switch M <b> 3 is similarly configured from a detector circuit 166 and an inverter circuit 168. The detector circuit 166 is biased on only when the negative signal on LINE1 is at a lower potential by about one threshold than the BIAS-N reference voltage. At all other times, detector circuit 166 is biased off. When biased off, the output of detector 166 on signal line 170 is high, which goes low at the output of inverter 168. This low is applied to the gate of N-MOS switch M3, holding M3 off. When biased on, the output of detector 166 on signal line 170 goes low. This low signal is converted to a high signal at the output of the inverter circuit 168, causing the gate of the N-MOS switch M3 to go high and turn on M3, thereby efficiently connecting LINE1 to the V-rail 122. To do.
[0064]
Switch control circuits 128 and 132, if desired, turn on P-MOS switch M1 whenever the voltage pulse on LINE1 is sufficiently positive with respect to LINE2, and the voltage pulse on LINE1 is sufficiently negative with respect to LINE2. It should be noted that sometimes the N-MOS switch M3 could be turned on and combined into a single control circuit.
[0065]
The operation of the switch control circuit 130 for controlling the P-MOS switch M2 is the same as the operation of the switch control circuit 128 described above except that the incoming signal is not on LINE1 but on LINE2. Similarly, the operation of the switch control circuit 134 that controls the N-MOS switch M4 is equal to the operation of the switch control circuit 132 described above except that the incoming signal is not on LINE1 but on LINE2.
[0066]
If desired, the two switch control circuits 130 and 134 turn on the P-MOS switch M2 whenever the voltage pulse on LINE2 is sufficiently positive with respect to LINE1, and the voltage pulse on LINE2 is sufficiently negative with respect to LINE1. Whenever the N-MOS switch M4 would be turned on, it could be combined into a single control circuit.
[0067]
Bias and reference generator circuit 136 generates reference voltages BIAS-P and BIAS-N. These reference voltages may be any values that allow simple detection of the low and high signals on LINE1 and LINE2, but in the preferred embodiment described below with respect to FIGS. 12A, 12B, and 13, BIAS-P The reference is equal to approximately one FET threshold voltage (approximately 0.9 volts) less than the voltage on the V + rail 120. Similarly, the BIAS-N reference is maintained at a voltage approximately one FETF threshold voltage higher than the voltage on the V-rail 122. Thus, if the V + rail 120 is maintained at, for example, 3.5 volts, and the V- rail 122 is maintained at zero volts (ground), the BIAS-P standard is approximately 3.5-0.9 = 2.6. The BIAS-N standard is about 0 + 0.9 = 0.9 volts. These V + and V- and BIAS-P and BIAS-N values are, of course, merely illustrative and not limiting.
[0068]
The preferred implementation of the low power rectifier circuit shown in FIG. 11 is not only for the switches M1, M2, M3 and M4, as shown in the schematic diagrams of FIGS. This is realized by using N-MOS and P-MOS transistors for the two inverter circuits and also for the bias and reference generator 136. FIG. 12A shows switches M1 and M2, along with their corresponding inverter and detector circuits. FIG. 12B shows switches M3 and M4 with their corresponding inverter and detector circuits. FIG. 13 shows a bias and reference generator circuit 136.
[0069]
When considering FIGS. 12A, 12B and 13 together, the low power rectifier circuit of the present invention has a similar arrangement for rectifying, with a bias circuit, each associated with one of the switches M1, M2, M3 or M4. It can be seen that it includes four separate rectifier circuits. During the input pulse on LINE1 and LINE2, two of the rectifier circuits are activated (turned on) in a bridge rectifier manner and two of the rectifier circuits are turned off. Which two switches are turned on and which two are turned off depends on the polarity of the incoming pulse. For a biphasic pulse (with both positive and negative phases), (1) turn on two switches and turn off two switches, followed by (2) two that were off The sequence of turning on the switch and turning off the two switches that were on occurs as described above. Since the operation and arrangement of each rectifier circuit is similar, only two operations of the rectifier circuit will occur (two shown in FIG. 12A). The operations of the two rectifier circuits shown in FIG. 12B are the same as the two operations described with reference to FIG. 12A except for the reverse rotation of LINE1 and LINE2.
[0070]
In FIG. 12A, P-MOS field effect transistor (FETF) M16 and N-MOS FET M15 form detector circuit 160 (shown in FIG. 11), and P-MOS FET M9 and N-MOS FET M5 are An inverter circuit 162 (also shown in FIG. 11) is formed. The rectifier FET switch M1 is driven from an M5 / M9 inverter that receives the input (on signal line 164) from the M15 / M16 detector circuit. When turned on, the switch M1 (as well as the other switches M2, M3 and M4) exhibits a very low drain-to-source voltage of, for example, 50 mV. The M15 / M16 detector has two separate inputs. N-MOS FET M15 has a bias signal BIAS-N as its input (applied to its gate terminal), and P-MOS FET M16 has a bias signal BIAS-P as its input. If M15 / M16 FETs were connected to the V + and V− lines 120 and 122, these bias voltages applied to the respective gate terminals cause the respective transistors M15 and M16 to carry some current. Will. However, M16 is not simply connected to the V + and V- lines. Rather, the P-MOS M16 is directly connected to the LINE1 input line, which is the same line to which the rectifying switch M1 is connected. This means that if there is no positive pulse on LINE1, the LINE1 voltage will be somewhere between V + and V-, so the M15 / M16 detector is biased off, which is (gate Means that the P-MOS FET M16 will be turned off. During this time (when there is no positive pulse on LINE1), N-MOS FET M15 is on (its gate-to-source voltage is the BIAS-N voltage applied to the gate), thereby causing the signal Line 164 is pulled low. This low drives the M5 / M9 inverter so that the output of the M5 / M9 inverter applied to the gate of the main switch M1 is high and holds M1 off.
[0071]
When a positive pulse greater than V + (usually so) goes through LINE1, the gate-source voltage of P-MOS FET M16 biases M1 ON. Since FET M16 is manufactured as a wider FET than N-MOS FET M15 (see Table 1 below for various FET dimensions used in FIGS. 12A, 12B and 13), M16 is much more To reverse the voltage on the input (signal line 164) of the M5 / M9 inverter. This inversion causes the gate of P-MOS FET switch M1 to go low and M1 to turn on, thereby connecting LINE1 to the V + line or rail 120. While ON, rectifier switch M1 conducts current from LINE1 to the V + line, thereby charging capacitor C1. As soon as the input pulse on LINE1 decays to a point where the input pulse is no longer greater than one threshold greater than BIAS-P, P-MOS FET M16 is turned off, and therefore the M16 / M15 detector is turned off. To pull line 164 low (via the M5 / M9 inverter), causing FET M1's gate to go high and P-MOS FET M1 to turn OFF. One leg of the M5 / M9 inverter stage, the source of N-MOS FET M5, is connected to LINE2, not V-. This connection helps start and increases the turn-on of the drive of the rectifier FET M1.
[0072]
Still referring to FIG. 12A, P-MOS FET M14 and N-MOS FET M13 form detector circuit 166 (shown in FIG. 11), and P-MOS FET M7 and N-MOS FET M11 are: An inverter circuit 168 (shown in FIG. 11) is formed. The rectifier FET switch M3 is driven by an M7 / M11 inverter, and the input of the M7 / M11 inverter (on signal line 170) comes from the M13 / M14 detector circuit. The M13 / M14 detector has two separate inputs. N-MOS FET M13 has a bias signal BIAS-N as its input (applied to its gate terminal), and P-MOS FET M14 has a bias signal BIAS-P as its input. The N-MOS FET M13 is directly connected to the LINE1 input line, and the input line is the same line as the line to which the rectifying switch M3 is connected. This means that if there is no negative pulse on LINE1, the M14 / M15 detector will be biased OFF because the LINE1 voltage will be between V + and V-, and the N-MOS FET M13 will be It means being turned off (since its gate-source voltage is inverted). At this time (when there is no negative pulse on LINE1), the P-MOS FET M14 is turned on (its gate-source voltage depends on the BIAS-P voltage applied to the gate and the V + voltage applied to its source). Biased), signal line 170 goes high. When signal line 170 goes high, it drives the M7 / M11 inverter and its output applied to the gate of the main FET switch goes low, keeping M3 off.
[0073]
When a negative pulse of magnitude greater than V- (usually so) travels through LINE1 (ie the negative half of the biphasic pulse), the gate-source voltage of N-MOS FET M13 reaches the threshold, Thereby, the N-MOS FET M13 is biased ON. Since FET M13 is manufactured as a wider FET than P-MOS FET M14 (see Table 1), M13 draws much current and inverts the voltage on the input of M7 / M11 inverter (signal line 170). Let This inversion causes the gate of N-MOS FET switch M3 to go high and M3 to turn on, thereby connecting LINE1 to the V-line or rail 122. While ON, rectifier switch M3 directs current from LINE1 to the V-line, thereby further charging capacitor C1. As soon as the negative input pulse on LINE1 decays to a point where the input pulse is no longer greater than the BIAS-N 1 diode drop point, the N-MOS FET M13 is turned OFF, thus the M13 / M14 detector is Biased OFF, line 170 goes high, (via the M7 / M11 inverter), FET M3 gate goes low, and N-MOS FET M3 turns OFF. One leg of the M7 / M11 inverter stage, ie the source of P-MOS FET M7, is connected to LINE2, not V +. This connection helps start and increases the turn-on of the drive of the rectifier FET M3.
[0074]
FIG. 12B shows a detector and inverter circuit that drives the rectifier FET switches M3 and M4. In all respects, the topology and operation of such a circuit is the same as described above for FIG. 12A, except that LINE1 and LINE2 are inverted.
[0075]
Referring to FIG. 13, a preferred bias and reference generation circuit 136 is shown. Such a circuit 136 includes seven FETs, M21-M27. The long P-MOS FET M21 is used as a current limiting resistor that feeds a diode-connected N-MOS FET M21 that provides a bias voltage BIAS-N. The bias or reference voltage BIAS-N is thus about one threshold voltage greater than the voltage on the V-line 122.
[0076]
The current 11 flowing through M21 is called a static bias current. This is because the current is present every time the low power rectifier circuit is powered on, that is, every time the operating voltage is present on the V + and V- lines or rails. . A typical value of the static bias current I1 is about 0.2 μa.
[0077]
Still referring to FIG. 13, it is shown that a diode-connected N-MOS FET M22 drives another N-MOS FET M23. This FET M23 mirrors the static bias current I1 to another diode-connected P-MOS FET M24 that provides the bias voltage BIAS-P. Thus, the bias or reference voltage BIAS-P is shown to be one threshold voltage less than the voltage on the V + line 120.
[0078]
Further, as shown in FIG. 13, two P-MOS FETs M25 and M26 are cross-connected to LINE1 and LINE2, so that more positive phases are present whenever a biphasic pulse is present on LINE1 / LINE2. Turned on. That is, M25 is on during the positive phase of the biphasic pulse and M26 is on during the negative phase of the biphasic pulse. The current from the LINE1 / LINE2 connected FET M25 / M26 flows through another P-MOS FET M27 that is normally biased on and is used to limit the current through M25 / M26 and M27 to the value I2.
[0079]
The current I2 is referred to as a dynamic bias current, and typically has a value about 100 times the value of I1, ie, 20 μa. However, note that I2 can only flow for as long as there is an input pulse on LINE1 / LINE2. That time is (in terms of duty cycle) a relatively short time, eg only 4 μsec out of 240 μsec. When the dynamic bias current I2 is flowing, the current through the diode connection M22 and the diode connection M24 also increases so that the bias / reference voltages BIAS-N and BIAS-P are adjusted appropriately (both slightly Increase).
[0080]
The static bias current I1 acts as a background or pre-bias current, and during the time between pulses on the input signal lines LINE1 and LINE2, that is, for a little time when there is a voltage difference between the lines LINE1 and LINE2. In between keep everything working properly. When the input pulse arrives, ie when there is a large voltage difference between LINE1 and LINE2, the dynamic bias current kicks in and the bias current and the resulting BIAS-P and BIAS-N reference voltages are Gives the mode of operation set to a value suitable for the time present. Increasing the BIAS-P and BIAS-N reference voltages during the mode of operation provides a high current to quickly drive the appropriate detector circuit ON or OFF, and the corresponding rectifier switches M1-M4 are quickly turned ON or OFF. Switching off, thereby providing the desired rectification action. Since the large dynamic bias current exists only during the operation mode, which is a relatively short time, the total power consumption of the rectifier circuit is kept small.
[0081]
Table 1 below characterizes the various P-MOS and N-MOS transistors shown in the schematics of FIGS. 12A, 12B and 13 by size, and further includes preferred values for storage capacitors. The characterization types (dimensions or sizes) of the various P-MOS and N-MOS transistors used within an IC are known and understood by those skilled in the semiconductor processing arts. The advantage is that by selectively controlling the size of such transistors during the IC processing step, the performance of P-MOS and N-MOS transistors can be influenced by the particular design in which the transistors are used. Can be controlled or adapted. Thus, a relatively “long” N-FET, eg, an N-FET having a size of 5/10 (where the first number represents the width and the second number represents the length) is, for example, 40 / It exhibits a higher turn-on resistance (and hence slower turn-on time) than a relatively “wide” and “short” N-FET having a size of 2. In general, the wider the FET, the greater the capacity to carry more current, the longer the FET.
Table 1
Transistor size and element values in FIGS. 12A, 12B and 13
Figure 0004153163
[0082]
As mentioned above, the present invention provides a very low power rectifier circuit, particularly suitable for use in implantable devices such as implantable sensors, which circuit has a very low turn-on. Indicates voltage and self-starts, i.e., responds to an incoming AC signal, such as a pulse train of two-phase pulses, even when no operating voltage is generally applied.
[0083]
It is further understood that the present invention provides a low power rectifier circuit that self-generates all the control signals necessary to turn the rectifier switch on and off at the appropriate time as a function of the incoming AC signal. In particular, the circuit operates using a very low static bias current for most of the time that the rectifier circuit operates in standby mode, but a large dynamic bias current during the time that there are incoming pulses to be rectified. Is automatically triggered.
[0084]
While the invention disclosed herein has been described with reference to specific embodiments and uses thereof, many modifications and variations will occur to those skilled in the art without departing from the scope of the invention as claimed.
[Brief description of the drawings]
The foregoing and other features and characteristics of the present invention will become apparent from the following more detailed description, taken in conjunction with the following drawings.
FIG. 1 is a block diagram illustrating a plurality of sensors / stimulators that are connected to each other using a two-conductor bus that may be connected to a controller.
FIG. 2 illustrates a preferred method in which sensors generated in accordance with the present invention are connected in series or daisy chain to a controller or other sensor.
3A is a perspective view, partially in exploded view, of a type of sensor used in the daisy chain connection of FIG. 2. FIG.
FIG. 3B shows a cross-sectional side view of the sensor of FIG. 3A.
FIG. 3C shows a top cross-sectional view of the sensor of FIG. 3A.
FIG. 3D shows an end cross-sectional view of the sensor of FIG. 3A.
FIG. 4 shows an implantable lead that includes the multiple sensors of FIGS. 3A-3D.
FIG. 5A is a functional block diagram of an implantable sensor capable of simple daisy chaining including a rectifier circuit in accordance with the present invention.
FIG. 5B is a functional block diagram of FIG. 5A, but an alternative connection scheme for attaching additional sensors is used.
FIG. 5C is a functional block diagram of FIG. 5A, but additional circuit functions are provided such that a variety of different sensors and stimulators are included in the same implantable sensor device.
FIG. 6 is a timing diagram showing input and output data transmitted to or received from an implantable sensor of the type shown in FIG. 5A, 5B or 5C. The input data may be used to supply operating power to the implantable sensor.
FIG. 7 shows a data frame used to communicate with an implantable sensor.
FIG. 8 shows multiple input data and multiple output data in a data frame appearing on a two-conductor bus connected to a plurality of daisy chaining devices of the type shown in FIG. 5A, 5B or 5C. It is a timing chart which shows the time.
FIG. 9 is a functional diagram of a low power switch rectifier circuit generated in accordance with the present invention.
FIG. 10A shows how parasitic diodes are generated in an N-MOS device.
FIG. 10B similarly illustrates how parasitic PNP transistors are generated in a P-MOS device.
FIG. 11 is a block diagram of a low power rectifier circuit generated in accordance with the present invention, which uses two P-MOS switches and two N-MOS switches, and associated parasitic diodes inherent to the switch. And with the transistor.
12A and B illustrate preferred embodiments of the switches, inverters and detectors of the low power rectifier circuit of FIG.
FIG. 13 illustrates the bias and reference generator of FIG.
Corresponding reference characters indicate corresponding components throughout the several views of the drawings.

Claims (31)

埋設可能な装置に使用するための低電力整流回路（６０）であって、
ハーメチックシールされたケース（５４）；
前記ケース外部に配置されていて、外部から供給されたパルス電力信号を受け取る手段；
一対の外部入力ライン（ＬＩＮＥ１，ＬＩＮＥ２）であって、該ラインによって、パルス電力信号を受け取る前記手段から、前記ケース内に、前記外部から供給されたパルス電力信号が受け取られる、前記一対の外部入力ライン（ＬＩＮＥ１，ＬＩＮＥ２）；
一対の出力ライン（Ｖ＋，Ｖ−）であって、該ラインによって、動作電圧が利用可能とされる、前記一対の出力ライン（Ｖ＋，Ｖ−）；
前記ケース内のＮ−ＭＯＳ及びＰ−ＭＯＳ電界効果トランジスタ（ＦＥＴ）スイッチ（Ｍ１−Ｍ４）であって、前記外部から供給されたパルス電力信号の正及び負のパルスと同期して、前記一対の入力ライン（ＬＩＮＥ１，ＬＩＮＥ２）の内の適当なものを前記一対の出力ライン（Ｖ＋，Ｖ−）の適当なものに自動的に接続する前記Ｎ−ＭＯＳ及びＰ−ＭＯＳ電界効果トランジスタ（ＦＥＴ）スイッチ（Ｍ１−Ｍ４）；及び
前記一対の出力ライン間に接続されたフィルタコンデンサ（Ｃ１）を備える低電力整流回路（６０）。A low power rectifier circuit (60) for use in an implantable device comprising:
Hermetically sealed case (54);
Means for receiving a pulsed power signal arranged outside the case and supplied from outside;
A pair of external input lines (LINE1, LINE2), by which the externally supplied pulse power signal is received in the case from the means for receiving a pulse power signal. Line (LINE1, LINE2);
A pair of output lines (V +, V-) through which the operating voltage is made available;
N-MOS and P-MOS field effect transistor (FET) switches (M1-M4) in the case, wherein the pair of the pair is synchronized with positive and negative pulses of the pulse power signal supplied from the outside. The N-MOS and P-MOS field effect transistor (FET) switches that automatically connect the appropriate one of the input lines (LINE1, LINE2) to the appropriate one of the pair of output lines (V +, V-) (M1-M4); and a low power rectifier circuit (60) comprising a filter capacitor (C1) connected between the pair of output lines. 外部から供給されたパルス電力信号を受け取る前記手段が、高周波ＡＣ信号と誘導的に結合することによって、前記入力ラインにパルス電力信号を発生する請求項１記載の低電力整流回路（６０）。  The low power rectifier circuit (60) of claim 1, wherein the means for receiving an externally supplied pulse power signal generates a pulse power signal on the input line by inductively coupling with a high frequency AC signal. 前記Ｎ−ＭＯＳ及びＰ−ＭＯＳ電界効果トランジスタ（ＦＥＴ）スイッチが、
オンにされた時に、第１入力ライン（ＬＩＮＥ１）を第１出力ライン（Ｖ＋）に接続する第１Ｐ−ＭＯＳ ＦＥＴ（Ｍ１）；
オンにされた時に、第２入力ライン（ＬＩＮＥ２）を第１出力ライン（Ｖ＋）に接続する第２Ｐ−ＭＯＳ ＦＥＴ（Ｍ２）；
オンにされた時に、第１入力ライン（ＬＩＮＥ１）を第２出力ライン（Ｖ−）に接続する第１Ｎ−ＭＯＳ ＦＥＴ（Ｍ３）；
オンにされた時に、第２入力ライン（ＬＩＮＥ２）を第２出力ライン（Ｖ−）に接続する第２Ｎ−ＭＯＳ ＦＥＴ（Ｍ４）；及び
第１入力ライン上のパルス電力信号内に第２入力ラインに対して正のパルスが存在する時に、第１Ｐ−ＭＯＳ ＦＥＴ（Ｍ１）をオンにし、第２Ｎ−ＭＯＳ ＦＥＴ（Ｍ４）をオンにし、第２Ｐ−ＭＯＳ ＦＥＴ（Ｍ２）をオフに維持し、且つ第１Ｎ−ＭＯＳ ＦＥＴ（Ｍ３）をオフに維持し、第１入力ライン上のパルス電力信号内に第２入力ラインに対して負のパルスが存在する時に、第２Ｐ−ＭＯＳ ＦＥＴ（Ｍ２）をオンにし、第１Ｎ−ＭＯＳ ＦＥＴ（Ｍ３）をオンにし、第１Ｐ−ＭＯＳ ＦＥＴ（Ｍ１）をオフに維持し、且つ第２Ｎ−ＭＯＳ ＦＥＴ（Ｍ４）をオフに維持する検出回路とを備える請求項１または２記載の低電力整流回路（６０）。The N-MOS and P-MOS field effect transistor (FET) switches are:
A first P-MOS FET (M1) that, when turned on, connects the first input line (LINE1) to the first output line (V +);
A second P-MOS FET (M2) that, when turned on, connects the second input line (LINE2) to the first output line (V +);
A first N-MOS FET (M3) that, when turned on, connects the first input line (LINE1) to the second output line (V-);
A second N-MOS FET (M4) connecting the second input line (LINE2) to the second output line (V-) when turned on; and a second input line in the pulse power signal on the first input line When the positive pulse is present, the first P-MOS FET (M1) is turned on, the second N-MOS FET (M4) is turned on, the second P-MOS FET (M2) is kept off, and Keeping the first N-MOS FET (M3) off and turning on the second P-MOS FET (M2) when there is a negative pulse with respect to the second input line in the pulse power signal on the first input line And a detection circuit that turns on the first N-MOS FET (M3), keeps the first P-MOS FET (M1) off, and keeps the second N-MOS FET (M4) off. Or 2 The low power rectifier circuit (60) described. 前記検出回路が、
第１入力ライン上のパルス電力信号内の第２入力ラインに対して正のパルスが第１の閾値を越えるのに応答して、第１Ｐ−ＭＯＳ ＦＥＴ（Ｍ１）をオンにし、第１入力ライン上のパルス電力信号内の第２入力ラインに対して負のパルスが第２の閾値を越えるのに応答して、第１Ｎ−ＭＯＳ ＦＥＴ（Ｍ３）をオンにする、第１検出回路と、
第２入力ライン上のパルス電力信号内の第１入力ラインに対して正のパルスが第１の閾値を越えるのに応答して、第２Ｐ−ＭＯＳ ＦＥＴ（Ｍ２）をオンにし、第２入力ライン上のパルス電力信号内の第１入力ラインに対して負のパルスが第２の閾値を越えるのに応答して、第２Ｎ−ＭＯＳ ＦＥＴ（Ｍ４）をオンにする、第２検出回路とを備える請求項３記載の低電力整流回路（６０）。The detection circuit comprises:
In response to the positive pulse exceeding the first threshold for the second input line in the pulse power signal on the first input line, the first P-MOS FET (M1) is turned on and the first input line is turned on. A first detection circuit that turns on the first N-MOS FET (M3) in response to a negative pulse exceeding a second threshold for the second input line in the upper pulse power signal;
In response to the positive pulse exceeding the first threshold for the first input line in the pulse power signal on the second input line, the second P-MOS FET (M2) is turned on and the second input line is turned on. A second detection circuit that turns on the second N-MOS FET (M4) in response to the negative pulse exceeding the second threshold for the first input line in the upper pulse power signal. The low power rectifier circuit (60) according to claim 3. 前記検出回路が、
第１入力ライン上のパルス電力信号内に、第１の閾値を越える振幅を有する第２入力ラインに対して正のパルスが存在する時のみ、第１Ｐ−ＭＯＳ ＦＥＴ（Ｍ１）をオンにする第１検出回路（１２８）；
第２入力ライン上のパルス電力信号内に、第１の閾値を越える振幅を有する第１入力ラインに対して正のパルスが存在する時のみ、第２Ｐ−ＭＯＳ ＦＥＴ（Ｍ２）をオンにする第２検出回路（１３０）；
第１入力ライン上のパルス電力信号内に、第２の閾値を越える負の振幅を有する第２入力ラインに対して負のパルスが存在する時のみ、第１Ｎ−ＭＯＳ ＦＥＴ（Ｍ３）をオンにする第３検出回路（１３２）；及び
第２入力ライン上のパルス電力信号内に、第２の閾値を越える負の振幅を有する第１入力ラインに対して負のパルスが存在する時のみ、第２Ｎ−ＭＯＳ ＦＥＴ（Ｍ４）をオンにする第４検出回路（１３４）、を備える請求項３記載の低電力整流回路（６０）。The detection circuit comprises:
The first P-MOS FET (M1) is turned on only when a positive pulse is present in the pulse power signal on the first input line for the second input line having an amplitude exceeding the first threshold. 1 detection circuit (128);
The second P-MOS FET (M2) is turned on only when there is a positive pulse in the pulse power signal on the second input line with respect to the first input line having an amplitude exceeding the first threshold. 2 detection circuit (130);
The first N-MOS FET (M3) is turned on only when there is a negative pulse in the pulse power signal on the first input line with respect to the second input line having a negative amplitude exceeding the second threshold. Only when there is a negative pulse in the pulse power signal on the second input line with respect to the first input line having a negative amplitude exceeding the second threshold. The low power rectifier circuit (60) according to claim 3, further comprising a fourth detection circuit (134) for turning on the 2N-MOS FET (M4). 前記第１、第２、第３及び第４検出回路（１２８，１３０，１３２，１３４）の各々が、前記一対の入力ライン（ＬＩＮＥ１，ＬＩＮＥ２）上に存在するパルス電力信号のパルスがバイアス基準電圧よりも大きい振幅を有する時のみ、ＯＮにバイアスされる検出回路として接続される相補型Ｎ−ＭＯＳ及びＰ−ＭＯＳトランジスタ対を備える請求項５記載の低電力整流回路（６０）。  Each of the first, second, third, and fourth detection circuits (128, 130, 132, and 134) detects that a pulse of a pulse power signal present on the pair of input lines (LINE1 and LINE2) is a bias reference voltage. A low power rectifier circuit (60) according to claim 5, comprising a complementary N-MOS and P-MOS transistor pair connected as a detection circuit biased ON only when having a larger amplitude. 前記検出回路（１２８，１３０，１３２，１３４）の各々の相補型Ｎ−ＭＯＳ及びＰ−ＭＯＳトランジスタ対（Ｍ１３−Ｍ２０）が、Ｐ−ＭＯＳトランジスタ（Ｍ１４，Ｍ１６，Ｍ１８，Ｍ２０）のゲート端子に接続された第１バイアス基準電圧（ＢＩＡＳ−Ｐ）と、Ｎ−ＭＯＳトランジスタ（Ｍ１３，Ｍ１５，Ｍ１７，Ｍ１９）のゲート端子に接続された第２バイアス基準電圧（ＢＩＡＳ−Ｎ）を有する請求項６記載の低電力整流回路（６０）。  Each complementary N-MOS and P-MOS transistor pair (M13-M20) of the detection circuit (128, 130, 132, 134) is connected to the gate terminal of the P-MOS transistor (M14, M16, M18, M20). The first bias reference voltage (BIAS-P) connected and the second bias reference voltage (BIAS-N) connected to the gate terminals of the N-MOS transistors (M13, M15, M17, M19). The low power rectifier circuit (60) described. 前記第１及び第２バイアス基準電圧（ＢＩＡＳ−Ｐ,ＢＩＡＳ−Ｎ）を発生するバイアス発生回路（１３６）を更に備え、このバイアス発生回路が、第１及び第２バイアス基準電圧を、電力信号が前記一対の入力ライン（ＬＩＮＥ１，ＬＩＮＥ２）上に存在する時は、動作レベルに、そして電力信号が前記一対の入力ラインに存在しない時は、低電力スタンバイレベルに動的に設定する手段を含む請求項７記載の低電力整流回路（６０）。  A bias generation circuit (136) for generating the first and second bias reference voltages (BIAS-P, BIAS-N) is further provided. The bias generation circuit includes the first and second bias reference voltages, and the power signal Means for dynamically setting to an operating level when present on said pair of input lines (LINE1, LINE2) and to a low power standby level when no power signal is present on said pair of input lines. Item 8. The low power rectifier circuit (60) according to Item 7. 前記検出回路（１２８、１３０，１３２，１３４）の各々と、この検出回路によって制御される対応する第１及び第２Ｐ−ＭＯＳ及び第１及び第２Ｎ−ＭＯＳ ＦＥＴスイッチ（Ｍ１−Ｍ４）との間に介在された相補型Ｎ−ＭＯＳ及びＰ−ＭＯＳインバータ回路(Ｍ５＋Ｍ９，Ｍ７＋Ｍ１１，Ｍ６＋Ｍ１０，Ｍ８＋Ｍ１２）を更に備える請求項７記載の低電力整流回路（６０）。  Between each of the detection circuits (128, 130, 132, 134) and the corresponding first and second P-MOS and first and second N-MOS FET switches (M1-M4) controlled by the detection circuit. 8. The low power rectifier circuit (60) according to claim 7, further comprising complementary N-MOS and P-MOS inverter circuits (M5 + M9, M7 + M11, M6 + M10, M8 + M12) interposed in the circuit. 動作電圧が前記一対の出力ライン（Ｖ＋，Ｖ−）間に接続されたフィルタコンデンサ（Ｃ１）に存在しない或る時に、前記フィルタコンデンサに電圧を供給するためのスタートアップ手段（Ｑ１，Ｑ２，Ｄ１，Ｄ２）を更に備える請求項１記載の低電力整流回路（６０）。  Startup means (Q 1, Q 2, D 1) for supplying a voltage to the filter capacitor at a time when an operating voltage is not present in the filter capacitor (C 1) connected between the pair of output lines (V +, V−). The low power rectifier circuit (60) of claim 1, further comprising D2). 前記スタートアップ手段が、Ｎ−ＭＯＳ ＦＥＴスイッチ(Ｍ３，Ｍ４)内の寄生ダイオード（Ｄ１，Ｄ２）、及びＰ−ＭＯＳ ＦＥＴスイッチ(Ｍ１，Ｍ２)内の寄生ＰＮＰバイポーラトランジスタ（Ｑ１，Ｑ２）を備え、これら寄生ダイオード及びトランジスタが、一対の入力ライン（ＬＩＮＥ１，ＬＩＮＥ２）上の初期電力信号によって十分に順方向にバイアスされ、初期電力信号から導かれる初期動作電圧によって前記フィルタコンデンサ（Ｃ１）が蓄電される請求項１０記載の低電力整流回路（６０）。  The start-up means includes parasitic diodes (D1, D2) in N-MOS FET switches (M3, M4) and parasitic PNP bipolar transistors (Q1, Q2) in P-MOS FET switches (M1, M2), These parasitic diodes and transistors are sufficiently forward-biased by the initial power signal on the pair of input lines (LINE1, LINE2), and the filter capacitor (C1) is stored by the initial operating voltage derived from the initial power signal. The low power rectifier circuit (60) of claim 10. 前記パルス電力信号が、二相パルスのパルストレインから成り、このパルストレインの各二相パルスが負のパルス及び正のパルスを有している請求項１記載の低電力整流回路（６０）。  The low power rectifier circuit (60) of claim 1, wherein the pulse power signal comprises a pulse train of biphasic pulses, each biphasic pulse of the pulse train having a negative pulse and a positive pulse. 前記パルストレイン内の二相パルスの周波数は、毎秒１０乃至５００，０００二相パルスの範囲にあり、各二相パルス内の各正及び負のパルスが約１乃至３マイクロ秒のパルス幅を有している請求項１２記載の低電力整流回路（６０）。  The frequency of the biphasic pulses in the pulse train is in the range of 10 to 500,000 biphasic pulses per second, and each positive and negative pulse in each biphasic pulse has a pulse width of about 1 to 3 microseconds. A low power rectifier circuit (60) according to claim 12, wherein: 前記第１（Ｍ１）、第２（Ｍ２）、第３（Ｍ３）及び第４（Ｍ４）スイッチ及び対応する検出回路（１２８,１３０，１３２,１３４）の全てが、単一の集積回路の一部である請求項５記載の低電力整流回路（６０）。  The first (M1), second (M2), third (M3) and fourth (M4) switches and corresponding detection circuits (128, 130, 132, 134) are all integrated into a single integrated circuit. The low power rectifier circuit (60) according to claim 5, wherein the low power rectifier circuit (60) is a part. 前記バイアス発生回路（１３６）が、第１電圧レール（Ｖ＋）上で検出された前記フィルタコンデンサ（Ｃ１）上に存在する電圧より低い固定された値の第１バイアス信号（ＢＩＡＳ−Ｐ）を発生し、第１検出回路（１２８）は、第１入力ライン上の入力電圧信号が第１バイアス信号を越す時のみ、第１スイッチ（Ｍ１）を閉じ、第１入力ライン(ＬＩＮＥ１）を第１電圧レール（Ｖ＋）に接続する請求項８記載の低電力整流回路（６０）。The bias generation circuit (136) generates a first bias signal (BIAS-P) having a fixed value lower than the voltage present on the filter capacitor (C1) detected on the first voltage rail (V +). The first detection circuit (128) closes the first switch (M1) and connects the first input line (LINE1) to the first voltage only when the input voltage signal on the first input line exceeds the first bias signal. 9. A low power rectifier circuit (60) according to claim 8, connected to a rail (V +). 第２検出回路（１３０）は、第１入力ライン上の入力電圧信号が第２入力ラインに対して第１バイアス信号（ＢＩＡＳ−Ｐ)よりも高い正の電圧である時のみ、第２スイッチ（Ｍ２）を閉じ、第２入力ライン（ＬＩＮＥ２）を第１電圧レール（Ｖ＋）に接続する請求項１５記載の低電力整流回路（６０）。The second detection circuit (130) detects the second switch (only when the input voltage signal on the first input line is a positive voltage higher than the first bias signal (BIAS-P) with respect to the second input line. The low power rectifier circuit (60) according to claim 15, wherein M2) is closed and the second input line (LINE2) is connected to the first voltage rail (V +). 前記バイアス発生回路（１３６）は、第１入力ライン（ＬＩＮＥ１）上の入力電圧信号が、第２入力ライン（ＬＩＮＥ２）に対して正の電圧である時は常に、第１バイアス信号（ＢＩＡＳ−Ｐ）を第１の値から第２の値に動的に変化するための手段（Ｍ２１−Ｍ２７）を有する請求項１６記載の低電力整流回路（６０）。The bias generation circuit (136) generates a first bias signal (BIAS-P) whenever the input voltage signal on the first input line (LINE1) is a positive voltage with respect to the second input line (LINE2). The low-power rectifier circuit (60) according to claim 16, comprising means (M21-M27) for dynamically changing) from a first value to a second value. 前記バイアス発生回路（１３６）が、第１電圧レール（Ｖ＋）に対して第２電圧レール（Ｖ−）で検知されたフィルタコンデンサ（Ｃ１）に存在する負の電圧よりも高い固定された値の第２バイアス信号（ＢＩＡＳ−Ｎ）を発生し、第３検出回路（１３２）が、第２電圧ラインに対して第１入力ライン上の入力電圧信号が第２バイアス信号よりも低い負の電圧である時のみ、第３スイッチ（Ｍ３）を閉じて第１入力ライン（ＬＩＮＥ１）を第２電圧レール（Ｖ−）に接続する請求項８記載の低電力整流回路（６０）。The bias generation circuit (136) has a fixed value higher than the negative voltage present in the filter capacitor (C1) detected on the second voltage rail (V−) with respect to the first voltage rail (V +). A second bias signal (BIAS-N) is generated, and the third detection circuit (132) is such that the input voltage signal on the first input line is lower than the second bias signal with respect to the second voltage line. The low power rectifier circuit (60) according to claim 8, wherein only at certain times, the third switch (M3) is closed to connect the first input line (LINE1) to the second voltage rail (V-). 前記第４検出回路（１３４）は、第１入力ラインに対して第２入力ライン上の入力電圧信号が第２バイアス信号（ＢＩＡＳ−Ｎ）よりも低い負の電圧である時のみ、第４スイッチ（Ｍ４）を閉じて、第２入力ライン（ＬＩＮＥ２）を第２電圧レール（Ｖ−）に接続する請求項１８記載の低電力整流回路（６０）。The fourth detection circuit (134) includes a fourth switch only when the input voltage signal on the second input line is a negative voltage lower than the second bias signal (BIAS-N) with respect to the first input line. 19. The low power rectifier circuit (60) according to claim 18, wherein (M4) is closed and the second input line (LINE2) is connected to the second voltage rail (V-). 前記バイアス発生回路（１３６）は、第１入力ライン ( ＬＩＮＥ１ ) 上の入力電圧信号が、第２入力ライン（ＬＩＮＥ２）に対して負の電圧である時は常に、第２バイアス信号（ＢＩＡＳ−Ｎ）を第１の値から第２の値に動的に変化するための手段（Ｍ２１−Ｍ２７）を含む請求項１９記載の低電力整流回路（６０）。The bias generation circuit (136) is an input voltage signal on the first input line (LINE1) is, whenever the second input line (LINE 2) is a negative voltage, the second bias signal (BIAS- 20. The low power rectifier circuit (60) according to claim 19, comprising means (M21-M27) for dynamically changing N) from a first value to a second value. 前記フィルタコンデンサ（Ｃ１）から動作電圧を得る検出回路であって、前記ハーメチックシールされたケース内にある前記検出回路を更に備える請求項１記載の低電力整流回路（６０）。  The low power rectifier circuit (60) of claim 1, further comprising a detection circuit for obtaining an operating voltage from the filter capacitor (C1), the detection circuit being in the hermetically sealed case. 埋設可能な装置であって、
ハーメチックシールされたケース（５４）；
前記ケース外部に配置されていて、外部から供給されたパルス電力信号を受け取る手段；
前記外部から供給されたパルス電力信号を前記ハーメチックシールされたケース内へ結合するための手段；
前記ケース内にあって、前記外部から供給されたパルス電力信号を整流し、これから動作電圧を発生する整流回路（６０）；および
前記ハーメチックシールされたケース内にあって、前記動作電圧によって、特定の機能を達成する電気回路を備え、
前記整流回路が、
一対の外部入力ライン（ＬＩＮＥ１，ＬＩＮＥ２）であって、該ラインによって、前記外部から供給されたパルス電力信号が受け取られる、前記一対の外部入力ライン（ＬＩＮＥ１，ＬＩＮＥ２）；
一対の出力ライン（Ｖ＋，Ｖ−）であって、該ラインによって、動作電圧が利用可能とされる、前記一対の出力ライン（Ｖ＋，Ｖ−）；
Ｎ−ＭＯＳ及びＰ−ＭＯＳ電界効果トランジスタ（ＦＥＴ）スイッチ（Ｍ１−Ｍ４）であって、前記外部から供給されたパルス電力信号の正及び負のパルスと同期して、前記一対の入力ライン（ＬＩＮＥ１，ＬＩＮＥ２）の内の適当なものを前記一対の出力ライン（Ｖ＋，Ｖ−）の適当なものに自動的に接続する前記Ｎ−ＭＯＳ及びＰ−ＭＯＳ電界効果トランジスタ（ＦＥＴ）スイッチ（Ｍ１−Ｍ４）、及び
前記一対の出力ライン間に接続されたフィルタコンデンサ（Ｃ１）を備える埋設可能な装置。A device that can be embedded,
Hermetically sealed case (54);
Means for receiving a pulsed power signal arranged outside the case and supplied from outside;
Means for coupling the externally supplied pulsed power signal into the hermetically sealed case;
A rectifier circuit (60) in the case for rectifying a pulse power signal supplied from the outside and generating an operating voltage therefrom; and in the hermetically sealed case, specified by the operating voltage With electrical circuit to achieve the function of
The rectifier circuit is
A pair of external input lines (LINE1, LINE2) through which the externally supplied pulse power signal is received by the pair of external input lines (LINE1, LINE2);
A pair of output lines (V +, V-) through which the operating voltage is made available;
N-MOS and P-MOS field effect transistor (FET) switches (M1-M4), which are synchronized with positive and negative pulses of the pulse power signal supplied from the outside, and the pair of input lines (LINE1). , LINE2) automatically connects the appropriate one of the pair of output lines (V +, V-) to the appropriate N-MOS and P-MOS field effect transistor (FET) switches (M1-M4). ), And a embeddable device comprising a filter capacitor (C1) connected between the pair of output lines. 前記Ｎ−ＭＯＳ及びＰ−ＭＯＳ 電界効果トランジスタ（ＦＥＴ）スイッチが、
オンにされた時に、第１入力ライン（ＬＩＮＥ１）を第１出力ライン（Ｖ＋）に接続する第１Ｐ−ＭＯＳ ＦＥＴ（Ｍ１）；
オンにされた時に、第２入力ライン（ＬＩＮＥ２）を第１出力ライン（Ｖ＋）に接続する第２Ｐ−ＭＯＳ ＦＥＴ（Ｍ２）；
オンにされた時に、第１入力ライン（ＬＩＮＥ１）を第２出力ライン（Ｖ−）に接続する第１Ｎ−ＭＯＳ ＦＥＴ（Ｍ３）；
オンにされた時に、第２入力ライン（ＬＩＮＥ２）を第２出力ライン（Ｖ−）に接続する第２Ｎ−ＭＯＳ ＦＥＴ（Ｍ４）；
第２入力ラインに対する第１入力ライン上の電力信号が、第１の閾値を越える正の振幅を有する時のみ、第１Ｐ−ＭＯＳ ＦＥＴスイッチ（Ｍ１）をオンにする第１検出回路（１２８）；
第１入力ラインに対する第２入力ライン上の電力信号が、第１の閾値を越える正の振幅を有する時のみ、第２Ｐ−ＭＯＳ ＦＥＴスイッチ（Ｍ２）をオンにする第２検出回路（１３０）；
第２入力ラインに対する第１入力ライン上の電力信号が、第２の閾値を越える負の振幅を有する時のみ、第１Ｎ−ＭＯＳ ＦＥＴスイッチ（Ｍ３）をオンにする第３検出回路（１３２）；
第１入力ラインに対する第２入力ライン上の電力信号が、第２の閾値を越える負の振幅を有する時のみ、第２Ｎ−ＭＯＳ ＦＥＴスイッチ（Ｍ４）をオンにする第４検出回路（１３４）；を含む請求項２２記載の埋設可能な装置。The N-MOS and P-MOS field effect transistor (FET) switches are:
A first P-MOS FET (M1) that, when turned on, connects the first input line (LINE1) to the first output line (V +);
A second P-MOS FET (M2) that, when turned on, connects the second input line (LINE2) to the first output line (V +);
A first N-MOS FET (M3) that, when turned on, connects the first input line (LINE1) to the second output line (V-);
A second N-MOS FET (M4) that, when turned on, connects the second input line (LINE2) to the second output line (V-);
A first detection circuit (128) that turns on the first P-MOS FET switch (M1) only when the power signal on the first input line relative to the second input line has a positive amplitude that exceeds the first threshold;
A second detection circuit (130) that turns on the second P-MOS FET switch (M2) only when the power signal on the second input line with respect to the first input line has a positive amplitude that exceeds the first threshold;
A third detection circuit (132) that turns on the first N-MOS FET switch (M3) only when the power signal on the first input line relative to the second input line has a negative amplitude that exceeds the second threshold;
A fourth detection circuit (134) for turning on the second N-MOS FET switch (M4) only when the power signal on the second input line with respect to the first input line has a negative amplitude exceeding the second threshold; 23. The implantable device of claim 22 comprising: 前記第１（１２８）、第２（１３０）、第３（１３２）、及び第４（１３４）の検出回路の各々が、バイアス基準電圧よりも大きい電力信号が前記一対の入力ライン（ＬＩＮＥ１，ＬＩＮＥ２）上に存在する時のみバイアスされる検出回路として接続された相補型Ｎ−ＭＯＳ及びＰ−ＭＯＳトランジスタ対（Ｍ１３−Ｍ２０）を含む請求項２３記載の埋設可能な装置。  In each of the first (128), second (130), third (132), and fourth (134) detection circuits, a power signal greater than a bias reference voltage is received by the pair of input lines (LINE1, LINE2). 24. The embeddable device of claim 23 comprising complementary N-MOS and P-MOS transistor pairs (M13-M20) connected as a detection circuit that is biased only when present. 前記検出回路（１２８，１３０，１３２，１３４）の各々の相補型Ｎ−ＭＯＳ及びＰ−ＭＯＳトランジスタ対が、Ｐ−ＭＯＳトランジスタ（Ｍ１４，Ｍ１６，Ｍ１８，Ｍ２０）のゲート端子に接続された第１バイアス基準電圧（ＢＩＡＳ−Ｐ）、及びＮ−ＭＯＳトランジスタ（Ｍ１３，Ｍ１５，Ｍ１７，Ｍ１９）のゲート端子に接続された第２バイアス基準電圧（ＢＩＡＳ−Ｎ）を有する請求項２４記載の埋設可能な装置。  A complementary N-MOS and P-MOS transistor pair of each of the detection circuits (128, 130, 132, 134) is connected to a gate terminal of a P-MOS transistor (M14, M16, M18, M20). 25. The embeddable according to claim 24, comprising a bias reference voltage (BIAS-P) and a second bias reference voltage (BIAS-N) connected to the gate terminals of the N-MOS transistors (M13, M15, M17, M19). apparatus. 前記第１及び第２基準電圧（ＢＩＡＳ−Ｐ，ＢＩＡＳ−Ｎ）を発生するバイアス発生回路（１３６）を更に備え、前記バイアス発生回路が、前記第１及び第２基準電圧を、電力信号が前記一対の入力ライン（ＬＩＮＥ１，ＬＩＮＥ２）に存在する時に、動作レベルに、そして電力信号が前記一対の入力ライン上に存在しない時に、低電力スタンバイレベルに動的に設定するための手段（Ｍ２１−Ｍ２７)を含む請求項２５記載の埋設可能な装置。  A bias generation circuit (136) for generating the first and second reference voltages (BIAS-P, BIAS-N) is further provided, wherein the bias generation circuit includes the first and second reference voltages, and a power signal is the power signal. Means (M21-M27) for dynamically setting to an operating level when present on a pair of input lines (LINE1, LINE2) and to a low power standby level when no power signal is present on said pair of input lines. 26. The implantable device of claim 25, comprising: 前記検出回路（１２８，１３０，１３２，１３４）の各々と検出回路によって制御される対応する第１及び第２Ｐ−ＭＯＳ及び第１及び第２Ｎ−ＭＯＳ ＦＥＴスイッチ（Ｍ１−Ｍ４）との間に介在された相補型Ｎ−ＭＯＳ及びＰ−ＭＯＳインバータ回路（Ｍ５＋Ｍ９,Ｍ６＋Ｍ１０，Ｍ７＋Ｍ１１，Ｍ８＋Ｍ１２)を含む請求項２４記載の埋設可能な装置。  Between each of the detection circuits (128, 130, 132, 134) and the corresponding first and second P-MOS and first and second N-MOS FET switches (M1-M4) controlled by the detection circuit. 25. The implantable device according to claim 24, comprising: complementary N-MOS and P-MOS inverter circuits (M5 + M9, M6 + M10, M7 + M11, M8 + M12). 動作電圧が前記フィルタコンデンサに存在しない或る時に、前記一対の出力ライン（Ｖ＋，Ｖ−）の間に接続された前記フィルタコンデンサ（Ｃ１）に電圧を供給するためのスタートアップ手段を更に含む請求項２２記載の埋設可能な装置。  A start-up means for supplying a voltage to the filter capacitor (C1) connected between the pair of output lines (V +, V-) at a time when an operating voltage is not present in the filter capacitor. 22. The implantable device according to 22. 前記スタートアップ手段が、Ｎ−ＭＯＳ ＦＥＴスイッチ（Ｍ３−Ｍ４）内の寄生ダイオード（Ｄ１，Ｄ２）、及びＰ−ＭＯＳ ＦＥＴスイッチ（Ｍ１，Ｍ２）内の寄生ＰＮＰバイポーラトランジスタ（Ｑ１，Ｑ２）を含み、これら寄生ダイオード及びトランジスタが、一対の入力ライン（ＬＩＮＥ１，ＬＩＮＥ２）上の初期電力信号によって十分に順方向にバイアスされ、初期電力信号から導かれる初期動作電圧によって前記フィルタコンデンサ（Ｃ１）が蓄電される請求項２８記載の埋設可能な装置。  The start-up means includes parasitic diodes (D1, D2) in N-MOS FET switches (M3-M4) and parasitic PNP bipolar transistors (Q1, Q2) in P-MOS FET switches (M1, M2), These parasitic diodes and transistors are sufficiently forward-biased by the initial power signal on the pair of input lines (LINE1, LINE2), and the filter capacitor (C1) is stored by the initial operating voltage derived from the initial power signal. 29. The implantable device of claim 28. 前記電気回路が、
外部入力ラインの対（ＬＩＮＥ１，ＬＩＮＥ２）上のデータを受け取り且つ該対上にデータを送信するように適合されたセンサー回路（５２）を更に備え、前記データが前記電力信号でもある請求項２２乃至２９何れか記載の埋設可能な装置。The electrical circuit is
23. A sensor circuit (52) adapted to receive and transmit data on a pair of external input lines (LINE1, LINE2), wherein the data is also the power signal. 29. The embeddable device according to any one of 29. 前記センサー回路(５２)が、二相パルスでデータの送受信を行うように適合されている請求項３０記載の埋設可能な装置。  31. The implantable device according to claim 30, wherein the sensor circuit (52) is adapted to send and receive data with biphasic pulses.
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