JP4151423B2

JP4151423B2 - Organic field effect transistor, integrated circuit device

Info

Publication number: JP4151423B2
Application number: JP2003019498A
Authority: JP
Inventors: 洋右萩原
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2003-01-28
Filing date: 2003-01-28
Publication date: 2008-09-17
Anticipated expiration: 2023-01-28
Also published as: JP2004235269A

Description

【０００１】
【発明の属する技術分野】
本発明は、有機電界効果トランジスタ、集積回路装置に関するものである。
【０００２】
【従来の技術】
従来から、ＭＩＳ（Metal Insulator Semiconductor）構造における半導体層の材料として有機半導体材料を用いた有機電界効果トランジスタが知られている（例えば、特許文献１参照）。
【０００３】
また、有機電界効果トランジスタを利用した回路の一例として、図１６に示すように２個のスイッチング素子Ｓ１，Ｓ２の直列回路であって電源の両端間に接続して用いられるインバータが知られている。ここに、図１６に示す回路構成のインバータは、例えば、ハイサイドのスイッチング素子Ｓ１をｐチャネル有機電界効果トランジスタにより構成するとともに、ローサイドのスイッチング素子Ｓ２をｎチャネル有機電界効果トランジスタにより構成し、両有機電界効果トランジスタを同一基板上に集積化した集積回路装置により実現できる。なお、図１６に示す回路構成のインバータでは、電源の高電位側に接続される端子Ｖｄｄと、電源の低電位側（グランド側）に接続される端子ＧＮＤと、制御入力用の端子Ｖｉｎと、出力用の端子Ｖｏｕｔとを備えている。
【０００４】
この種の集積回路装置は、図１７に示すように、１つの絶縁性基板１’の一表面側において、ハイサイドのスイッチング素子Ｓ１を構成するｐチャネル有機電界効果トランジスタＴｐ’とローサイドのスイッチング素子Ｓ２を構成するｎチャネル有機電界効果トランジスタＴｎ’とが並設されている。なお、絶縁性基板１’としては、表面をシリコン酸化膜などの絶縁膜により覆われたシリコン基板のような無機基板や、絶縁性を有する有機材料（例えば、ポリエチレンテレフタレート、ポリカーボネイトなど）製の有機基板などが用いられている。
【０００５】
上記集積回路装置は、絶縁性基板１’の上記一表面上にｐチャネル有機電界効果トランジスタＴｐ’のゲート電極Ｇｐ’とｎチャネル有機電界効果トランジスタＴｎ’のゲート電極Ｇｎ’とが離間して形成され、絶縁性基板１’の上記一表面側の全面に両ゲート電極Ｇｐ’，Ｇｎ’を覆うように絶縁性を有する有機材料（例えば、ポリイミドなど）からなる絶縁膜２’が形成されており、絶縁膜２’のうちゲート電極Ｇｐ’に重なる部分がｐチャネル有機電界効果トランジスタＴｐ’のゲート絶縁膜２ｐ’を構成し、ゲート電極Ｇｎ’に重なる部分がｎチャネル有機電界効果トランジスタＴｎ’のゲート絶縁膜２ｎ’を構成している。なお、各ゲート電極Ｇｐ’，Ｇｎ’は、金属材料（例えば、Ａｕなど）により形成されている。
【０００６】
また、ｐチャネル有機電界効果トランジスタＴｐ’は、絶縁膜２’上においてソース電極Ｓｐ’とドレイン電極Ｄｐ’とが離間して形成されるとともに、ソース電極Ｓｐ’とドレイン電極Ｄｐ’とゲート絶縁膜２ｐ’とを覆うようにｐ形有機半導体材料からなるｐ形有機半導体層３ｐ’が形成され、ｎチャネル有機電界効果トランジスタＴｎ’は、絶縁膜２’上にソース電極Ｓｎ’とドレイン電極Ｄｎ’とが離間して形成されるとともに、ソース電極Ｓｎ’とドレイン電極Ｄｎ’とゲート絶縁膜２ｎ’とを覆うようにｎ形有機半導体材料からなるｎ形有機半導体層３ｎ’が形成されている。
【０００７】
ここに、ｐチャネル有機電界効果トランジスタＴｐ’は、ｐ形有機半導体層３ｐ’のうちソース電極Ｓｐ’とドレイン電極Ｄｐ’との間に介在する部分が絶縁性基板１’の厚み方向においてゲート絶縁膜２ｐ’およびゲート電極Ｇｐ’に重なっている。同様に、ｎチャネル有機電界効果トランジスタＴｎ’は、ｎ形有機半導体層３ｎ’のうちソース電極Ｓｎ’とドレイン電極Ｄｎ’との間に介在する部分が絶縁性基板１’の厚み方向においてゲート絶縁膜２ｎ’およびゲート電極Ｇｎ’に重なっている。また、ｐチャネル有機電界効果トランジスタＴｐ’とｎチャネル有機電界効果トランジスタＴｎ’とはゲート電極Ｇｐ’，Ｇｎ’の並設方向においてドレイン電極Ｄｐ’，Ｄｎ’同士が隣接し電気的に接続されている。なお、各ソース電極Ｓｐ’，Ｓｎ’および各ドレイン電極Ｄｐ’，Ｄｎ’は、構成材料が同じ金属材料であり、製造時に同時形成されている。
【０００８】
また、上記集積回路装置は、絶縁膜２’上に４つのパッド４’が形成されており、ｐチャネル有機電界効果トランジスタＴｐ’のソース電極Ｓｐ’に図１７（ａ）の左上の金属配線５’を介して電気的に接続されたパッド４’が上記端子Ｖｄｄを構成し、ｎチャネル有機電界効果トランジスタＴｎ’のソース電極Ｓｎ’に図１７（ａ）の右下の金属配線５’を介して電気的に接続されたパッド４’が上記端子ＧＮＤを構成し、両ゲート電極Ｇｐ’，Ｇｎ’に図１７（ａ）の左下の金属配線５’を介して電気的に接続されたパッド４’が上記端子Ｖｉｎを構成し、両ドレイン電極Ｄｐ’，Ｄｎ’に図１７（ａ）の右上の金属配線５’を介して電気的に接続されたパッド４’が上記端子Ｖｏｕｔを構成している。ここに、両ゲート電極Ｇｐ’、Ｇｎ’は、平面形状が短冊状に形成されており、絶縁膜２’において各ゲート電極Ｇｐ’，Ｇｎ’それぞれの長手方向の一端部に対応する部位に開孔したコンタクトホール２１’，２１’に図１７（ａ）の左下の金属配線５’の一部を埋め込むことで金属配線５’と電気的に接続されている。
【０００９】
以上説明した有機電界効果トランジスタＴｐ’，Ｔｎ’は、ゲート電極Ｇｐ’，Ｇｎ’への印加電圧（ゲート電圧）を制御して有機半導体層３ｐ’，３ｎ’に形成されるチャネルの広がりを調整することにより、ソース電極Ｓｐ’，Ｓｎ’−ドレイン電極Ｄｐ’，Ｄｎ’間を流れる電流を制御することができる。
【００１０】
【特許文献１】
米国特許第６，３４４，６６０号明細書（Ｆｉｇ．６）
【００１１】
【発明が解決しようとする課題】
ところで、一般的に、有機電界効果トランジスタでは、ドレイン電流をＩd、移動度をμ、ゲート絶縁膜の単位面積当たりの容量をＣox、チャネル幅をＷ、チャネル長をＬ、ゲート電圧をＶg、しきい値電圧をＶth、ドレイン電圧をＶdとすれば、ドレイン電流Ｉdの線形領域特性を下記の数１で表すことができ、飽和領域特性を下記の数２で表すことができる。
【００１２】
【数１】

【００１３】
【数２】

【００１４】
数１および数２から、ドレイン電流Ｉdを大きくするには、例えば移動度μを大きくすればよいことが分かるが、有機電界効果トランジスタは、チャネルが形成される有機半導体層の構成材料である有機半導体材料の移動度μが一般的なＭＯＳＦＥＴで用いられる無機半導体材料（シリコン）に比べて低いので、ドレイン電流Ｉdの大電流化が難しい。
【００１５】
そこで、上記従来構成の集積装置における各有機電界効果トランジスタＴｐ’，Ｔｎ’では、より大きなドレイン電流Ｉdを得るために、チャネル幅Ｗを大きくしたり、チャネル長Ｌを小さくしたりしているのが現状である。
【００１６】
しかしながら、チャネル幅Ｗを大きくすると、絶縁性基板１の上記一表面上での各有機電界効果トランジスタＴｐ’，Ｔｎ’の占有面積が大きくなるので、チップサイズが大きくなってしまう（チップ面積が増大する）という不具合があり、チップサイズが一定であれば集積度が低くなってしまうという不具合があった。
【００１７】
また、チャネル長Ｌを小さくする（短チャネル化を図る）には、ドレイン電極Ｄｐ，Ｄｎ−ソース電極Ｓｐ，Ｓｎ間の間隔を狭くする必要があるが、ドレイン電極Ｄｐ，Ｄｎ−ソース電極Ｓｐ，Ｓｎ間の間隔を狭くするには一般的な半導体製造プロセスにおけるリソグラフィ技術やエッチング技術で使用されている高価な半導体製造装置を利用する必要があり、設備投資を含めて製造コストの増大につながるという不具合があった。
【００１８】
本発明は上記事由に鑑みて為されたものであり、その目的は、リソグラフィ技術やエッチング技術を利用することなく短チャネル化を図れる有機電界効果トランジスタおよび集積回路装置を提供することにある。
【００１９】
【課題を解決するための手段】
請求項１の発明は、上記目的を達成するために、絶縁性基板の一表面上に形成されたドレイン電極と、絶縁性基板の厚み方向においてドレイン電極から離間したソース電極と、少なくとも一部がドレイン電極とソース電極との間に介在する有機半導体層と、絶縁性基板の前記一表面上においてドレイン電極から離間して形成されドレイン電極とソース電極との間のコンダクタンスを制御するゲート電極と、ゲート電極におけるドレイン電極側の側面に形成されたゲート絶縁膜とを備え、ゲート電極が、絶縁性基板の厚み方向においてドレイン電極と有機半導体層とソース電極とに跨るように形成されてなり、ゲート絶縁膜は、ゲート電極の表面および両側面を覆うように形成され、ドレイン電極は、ゲート電極の両側面それぞれと対向する２つの分割ドレイン電極を有し、有機半導体層は、ドレイン電極の表面とゲート絶縁膜の表面および両側面を覆うように形成され、ソース電極は、有機半導体層を挟んで各分割ドレイン電極それぞれに対向する２つの分割ソース電極を有することを特徴とする。この請求項１の発明の構成によれば、ドレイン電極に積層する有機半導体層の厚さがチャネル長に等しくなるので、有機半導体層の成膜時の膜厚を制御することによってチャネル長を制御することができ、リソグラフィ技術やエッチング技術を利用することなく短チャネル化を図れる。なお、請求項１の発明の構成では、ゲート電極に電圧を印加することによって有機半導体層にチャネルが形成されソース電極とドレイン電極との間を電流が流れるので、ゲート電極に印加する電圧を制御してソース電極とドレイン電極との間のコンダクタンスを変化させることによってソース電極とドレイン電極との間に流れる電流を制御することができる。
【００２０】
また、請求項１の発明では、ゲート絶縁膜は、ゲート電極の表面および両側面を覆うように形成され、ドレイン電極は、ゲート電極の両側面それぞれと対向する２つの分割ドレイン電極を有し、有機半導体層は、ドレイン電極の表面とゲート絶縁膜の表面および両側面を覆うように形成され、ソース電極は、有機半導体層を挟んで各分割ドレイン電極それぞれに対向する２つの分割ソース電極を有するので、ゲート電極の両側でチャネルが形成されるから、チャネル幅を広くすることができ、ドレイン電流を大きくすることができる。また、ソース電極がゲート電極に重なる部位で２つの分割ソース電極に分割されているので、２つの分割ソース電極に分割されていない場合に比べて、ソース電極とゲート電極との間の容量を小さくすることができて、スイッチング速度の高速化を図ることができる。
【００２１】
請求項２の発明は、請求項１の発明において、前記ゲート絶縁膜は、前記ゲート電極の構成材料である金属材料の酸化物からなり、比誘電率が９よりも大きいことを特徴とする。この請求項２の発明の構成によれば、前記ゲート絶縁膜の材料として従来から用いられているポリイミドのような比誘電率が９よりも小さい材料を採用している場合に比べて、高い電界効果が得られ、チャネル幅を広くすることができるから、ドレイン電流を大きくすることができる。しかも、製造時にゲート電極を形成した後にゲート電極の一部を酸化することでゲート絶縁膜を形成するプロセスを採用することが可能となるので、従来に比べてより簡単な製造プロセスで製造可能となる。
【００２２】
請求項３の発明は、請求項２の発明において、前記ゲート電極の金属材料は、Ａｌ，Ｚｒ，Ｔａ，Ｌａの群から選択されることを特徴とする。この請求項３の発明の構成によれば、前記ゲート電極を蒸着法などの一般的な半導体製造プロセスで形成することができる。
【００２３】
請求項４の発明は、請求項１ないし請求項３のいずれか１項に記載の有機電界効果トランジスタを回路の一部として前記絶縁性基板の前記一表面上に集積化した回路を有することを特徴とする。この請求項４の発明の構成によれば、短チャネル化を図った有機電界効果トランジスタを回路の一部として備えた集積回路装置を従来に比べてより簡単な製造プロセスで製造可能となる。
【００２４】
【発明の実施の形態】
（参考例）
本参考例では、上述の図１６に示したインバータを集積化した集積回路装置について図１を参照しながら説明する。なお、本参考例の集積回路装置においても、従来例と同様に、インバータのハイサイドのスイッチング素子Ｓ１をｐチャネル有機電界効果トランジスタＴｐにより構成し、ローサイドのスイッチング素子Ｓ２をｎチャネル有機電界効果トランジスタＴｎにより構成している。
【００２５】
本参考例の集積回路装置は、絶縁性基板１の一表面上にｐチャネル有機電界効果トランジスタＴｐとｎチャネル有機電界効果トランジスタＴｎとが形成されている。なお、絶縁性基板１としては、例えば、表面をシリコン酸化膜などの絶縁膜により覆われたシリコン基板のような無機基板や、絶縁性を有する有機材料（例えば、ポリエチレンテレフタレート、ポリカーボネイトなど）からなる有機基板を用いればよく、有機基板として絶縁性を有するフレキシブルなプラスチック基板を用いてもよい。
【００２６】
各有機電界効果トランジスタＴｐ，Ｔｎは、絶縁性基板１の上記一表面上に形成されたドレイン電極Ｄｐ，Ｄｎと、絶縁性基板１の厚み方向においてドレイン電極Ｄｐ，Ｄｎから離間したソース電極Ｓｐ，Ｓｎとを備えている。ここに、各ドレイン電極Ｄｐ，Ｄｎおよび各ソース電極Ｓｐ，Ｓｎは、耐酸化性を有する金属材料（例えば、Ａｕ，Ｐｔなど）により形成されている。
【００２７】
また、ｐチャネル有機電界効果トランジスタＴｐは、ドレイン電極Ｄｐとソース電極Ｓｐとの間に一部が介在するｐ形有機半導体層３ｐが形成され、ｎチャネル有機電界効果トランジスタＴｎは、ドレイン電極Ｄｎとソース電極Ｓｎとの間に一部が介在するｎ形有機半導体層３ａが形成されている。したがって、絶縁性基板１の厚み方向におけるドレイン電極Ｄｐとソース電極Ｓｐとの間の距離はｐ形有機半導体層３ｐの厚さに等しく、ドレイン電極Ｄｎとソース電極Ｓｎとの間の距離はｎ形有機半導体層３ｎの厚さに等しくなっている。ここに、ｐ形有機半導体層３ｐは、ｐ形有機半導体材料（例えば、図３に示すような分子構造を有するペンタセンなど）により形成され、ｎ形有機半導体層３ｎは、ｎ形有機半導体材料（例えば、図４に示すような分子構造を有するフッ素化銅フタロシアニンなど）により形成されている。
【００２８】
また、各有機電界効果トランジスタＴｐ，Ｔｎは、絶縁性基板１の上記一表面上においてドレイン電極Ｄｐ，Ｄｎから離間して形成されドレイン電極Ｄｐ，Ｄｎとソース電極Ｓｐ，Ｓｎとの間のコンダクタンスを制御するゲート電極Ｇｐ，Ｇｎと、ゲート電極Ｇｐ，Ｇｎにおいて絶縁性基板１との界面と後述の金属配線５との界面を除いた表面（図１（ｂ）における上面および左右両側面など）を覆うように形成されたゲート絶縁膜２ｐ，２ｎとを備えている。
【００２９】
ゲート絶縁膜２ｐ，２ｎは、ゲート電極２ｐ，２ｎと同一の金属材料を構成元素として含み且つ絶縁性を有する酸化物である金属酸化物（例えば、Ｔａ_２Ｏ_５，Ａｌ_２Ｏ_３，ＺｒＯ_２，Ｌａ_２Ｏ_３など）により形成されている。Ｔａ_２Ｏ_５，Ａｌ_２Ｏ_３，ＺｒＯ_２，Ｌａ_２Ｏ_３は、従来例におけるゲート絶縁膜２ｐ’，２ｎ’の構成材料であるポリイミドや、ＭＯＳＦＥＴにおけるゲート絶縁膜の構成材料であるＳｉＯ_２やＳｉ_３Ｎ_４に比べて比誘電率が比較的大きな高誘電率材料である。ここに、各材料の比誘電率は、ポリイミドが３．５程度、ＳｉＯ_２が３．８程度、Ｓｉ_３Ｎ_４が７．４程度、Ｔａ_２Ｏ_５が２５程度、Ａｌ_２Ｏ_３が９．３程度、ＺｒＯ_２が１２．５程度、Ｌａ_２Ｏ_３が２７程度である。要するに、例示した金属酸化物は、比誘電率が９よりも大きい。言い換えれば、ゲート電極Ｇｐ，Ｇｎの構成材料として例示した金属材料は、その酸化膜が高誘電率となる金属材料である。なお、上述の各金属酸化物にそれぞれ含まれている金属材料であるＴａ，Ａｌ，Ｚｒ，Ｌａは酸化されやすく且つその酸化物が絶縁性を有する金属材料である。
【００３０】
ところで、上記集積回路装置は、上述の図１６の回路構成を有するものであって、絶縁性基板１の上記一表面上に耐酸化性を有する金属材料（例えば、Ａｕ，Ｐｔなど）からなる４つのパッド４が設けられている。
【００３１】
本参考例では、絶縁性基板１の平面形状が矩形状であって、ソース電極Ｓｐ，Ｓｎ、ドレイン電極Ｄｐ，Ｄｎ、ゲート電極Ｇｐ，Ｇｎそれぞれの長手方向を図１（ａ）における上下方向に揃えてあり、絶縁性基板１の上記一表面上の四隅にパッド４が１つずつ配設されており、ｐチャネル有機電界効果トランジスタＴｐのソース電極Ｓｐの長手方向の一端部（図１（ａ）における上端部）に金属配線５を介して電気的に接続されたパッド４が上記端子Ｖｄｄ（図１６参照）を構成し、ｎチャネル有機電界効果トランジスタＴｎのソース電極Ｓｎの長手方向の一端部（図１（ａ）における下端部）に金属配線５を介して電気的に接続されたパッド４が上記端子ＧＮＤ（図１６参照）を構成し、両ゲート電極Ｇｐ，Ｇｎの長手方向の各中央部に金属配線５を介して電気的に接続されたパッド４が上記端子Ｖｉｎ（図１６参照）を構成し、ドレイン電極Ｄｎの長手方向の一端部（図１（ａ）における上端部）に金属配線５を介して電気的に接続されたパッド４が上記端子Ｖｏｕｔ（図１６参照）を構成している。ここに、両ゲート電極Ｇｐ，Ｇｎは、長手方向の中央部と絶縁性基板１の上記一表面との間に金属配線５の一部が介在している。したがって、両ゲート電極Ｇｐ，Ｇｎは、コンタクトホールを設けることなく金属配線５と電気的に接続されている。
【００３２】
また、上述のｐ形有機半導体層３ｐは、絶縁性基板１の上記一表面側において、ドレイン電極Ｄｐ、ゲート絶縁膜２ｐ、ゲート電極Ｇｐに電気的に接続された金属配線５の一部などを覆うように形成され、上述のｎ形有機半導体層３ｎは、絶縁性基板１の上記一表面側において、ドレイン電極Ｄｎ、ゲート絶縁膜２ｎ、ゲート電極Ｇｎに電気的に接続された金属配線５の一部などを覆うように形成されている。ここに、ｐ形有機半導体層３ｐとｎ形有機半導体層３ｎとは隣接している。なお、ゲート電極Ｇｐ，Ｇｎおよびドレイン電極Ｄｐ，Ｄｎは細長の矩形板状に形成されている。また、ｐチャネル有機電界効果トランジスタＴｐとｎチャネル有機電界効果トランジスタＴｎとはゲート電極Ｇｐ，Ｇｎの並び方向（ゲート電極Ｇｐ，Ｇｎの幅方向）においてドレイン電極Ｄｐ，Ｄｎ同士が隣接し電気的に接続されている。
【００３３】
以上説明した各有機電界効果トランジスタＴｐ，Ｔｎは、ゲート電極Ｇｐ，Ｇｎへの印加電圧（ゲート電圧）を制御してソース電極Ｓｐ，Ｓｎ−ドレイン電極Ｄｐ，Ｄｎ間のコンダクタンスを制御することにより、ソース電極Ｓｐ，Ｓｎ−ドレイン電極Ｄｐ，Ｄｎ間を流れる電流を制御することができる。
【００３４】
ここにおいて、ｐチャネル有機電界効果トランジスタＴｐは、絶縁性基板１の厚み方向におけるゲート電極Ｇｐの厚さがドレイン電極Ｄｐの厚さとｐ形有機半導体層３ｐの厚さとの合計の厚さよりも大きな厚さに設定され、ｎチャネル有機電界効果トランジスタＴｎは、絶縁性基板１の厚み方向におけるゲート電極Ｇｎの厚さがドレイン電極Ｄｎの厚さとｎ形有機半導体層３ｎの厚さとの合計の厚さよりも大きな厚さに設定されている。
【００３５】
したがって、ｐチャネル有機電界効果トランジスタＴｐのゲート電極Ｇｐは、絶縁性基板１の厚み方向においてドレイン電極Ｄｐとｐ形有機半導体層３ｐとソース電極Ｓｐとに跨るように形成されており、ｐ形有機半導体層３ｐの厚さがゲート電極Ｇｐへゲート電圧を印加したときに当該ｐ形有機半導体層３ｐに形成されるチャネル６（図２（ｂ）参照）のチャネル長に等しくなる。同様に、ｎチャネル有機電界効果トランジスタＴｎのゲート電極Ｇｎは、絶縁性基板１の厚み方向においてドレイン電極Ｄｎとｎ形有機半導体層３ｎとソース電極Ｓｎとに跨るように形成されており、ｎ形有機半導体層３ｎの厚さがゲート電極Ｇｎへゲート電圧を印加したときに当該ｎ形有機半導体層３ｎに形成されるチャネルのチャネル長に等しくなる。なお、各ゲート電極Ｇｐ，Ｇｎと各ドレイン電極Ｄｐ，Ｄｎとの間にはそれぞれゲート絶縁膜２ｐ，２ｎのうちゲート電極Ｇｐ，Ｇｎのドレイン電極Ｄｐ，Ｄｎ側の側面に形成された部位が介在し、各ゲート電極Ｇｐ，Ｇｎと各有機半導体層３ｐ，３ｎとの間にはそれぞれゲート絶縁膜２ｐ，２ｎが介在し、各ゲート電極Ｇｐ，Ｇｎと各ソース電極Ｓｐ，Ｓｎとの間にはそれぞれゲート絶縁膜２ｐ．２ｎと有機半導体層３ｐ，３ｎとの積層膜が介在している。
【００３６】
しかして、本参考例の各有機電界効果トランジスタＴｐ，Ｔｎは、絶縁性基板１の上記一表面上に形成されたドレイン電極Ｄｐ，Ｄｎと、絶縁性基板１の厚み方向においてドレイン電極Ｄｐ，Ｄｎから離間したソース電極Ｓｐ，Ｓｎと、一部がドレイン電極Ｄｐ，Ｄｎとソース電極Ｓｐ，Ｓｎとの間に介在する有機半導体層３ｐ，３ｎと、絶縁性基板１の上記一表面上においてドレイン電極Ｄｐ，Ｄｎから離間して形成されドレイン電極Ｄｐ，Ｄｎとソース電極Ｓｐ，Ｓｎとの間のコンダクタンスを制御するゲート電極Ｇｐ，Ｇｎと、ゲート電極Ｇｐ，Ｇｎにおけるドレイン電極Ｄｐ，Ｄｎ側の側面に形成されたゲート絶縁膜２ｐ，２ｎとを備えるので、ドレイン電極Ｄｐ，Ｄｎに積層する有機半導体層３ｐ，３ｎの厚さがチャネル長に等しくなるから、有機半導体層３ｐ，３ｎの成膜時の膜厚を制御することによってチャネル長を制御することができ、リソグラフィ技術やエッチング技術を利用することなく短チャネル化を図れる。その結果、チップサイズを大きくすることなく、ドレイン電流Ｉd（上述の数１、数２参照）を大きくすることが可能となる。なお、上述の各有機半導体層３ｐ，３ｎは少なくとも一部がドレイン電極Ｄｐ，Ｄｎとソース電極Ｓｐ，Ｓｎとの間に介在していればよい。
【００３７】
また、本参考例の集積回路装置は、上述の有機電界効果トランジスタＴｐ，Ｔｎを回路の一部として絶縁性基板１の上記一表面上に集積化した回路を有するので、短チャネル化を図った有機電界効果トランジスタＴｐ，Ｔｎを回路の一部として備えた集積回路装置を従来に比べてより簡単な製造プロセスで製造可能となる。
【００３８】
また、ドレイン電極Ｄｐ，Ｄｎおよび各金属配線５および各パッド４が耐酸化性を有する金属材料により形成され、ゲート電極Ｇｐ，Ｇｎが酸化されやすく且つその酸化物が絶縁性を有する金属材料により形成されているので、製造時に、ドレイン電極Ｄｐ，Ｄｎおよび各金属配線５および各パッド４およびゲート電極Ｇｐ，Ｇｎを形成した後で、ゲート電極Ｇｐ，Ｇｎの一部を酸化することによりゲート絶縁膜２ｐ，２ｎを形成するようなプロセスを採用したとしても、ゲート絶縁膜２ｐ，２ｎの形成時にドレイン電極Ｄｐ，Ｄｎおよび各金属配線５および各パッド４が酸化されるのを防止することができる。また、ゲート電極Ｇｐ，Ｇｎの金属材料として、Ａｌ，Ｚｒ，Ｔａ，Ｌａの群から選択される金属材料を採用すれば、ゲート電極Ｇｐ，Ｇｎを蒸着法などの一般的な半導体製造プロセスで形成することができるという利点がある。
【００３９】
ところで、図２（ｂ）はゲート絶縁膜２ｐ，２ｎとして上述の高誘電率材料を採用した場合においてｐチャネル有機電界効果トランジスタＴｐでチャネル６が形成される領域を模式的に示したものであり、ゲート絶縁膜２ｐ，２ｎとして比誘電率が９よりも大きな上述の高誘電率材料を採用した場合には、図２（ａ）に示すようにゲート絶縁膜２ｐ，２ｎとして比誘電率が比較的小さな材料を採用した場合に形成されるチャネル６に比べて、チャネル６が横方向（ドレイン電極Ｄｐ，Ｄｎの幅方向）に広がってチャネル６の幅が大きくなる（図２（ｂ）におけるΔＷだけ大きくなる）。
【００４０】
したがって、ゲート絶縁膜２ｐ．２ｎとして高誘電率材料を採用することにより、誘電率が比較的小さな材料を採用した場合に比べて、電流の経路であるチャネル６の幅が大きくなるので、大電流化を図ることができ、高い電流駆動能力が期待できる。
【００４１】
以下、本参考例の集積回路装置の製造方法について図５〜図１４を参照しながら説明する。なお、製造方法において説明するシャドウマスクＭ１、Ｍ３〜Ｍ６は、金属薄板にエッチングで穴を貫設することで所望のパターンを形成したものである。
【００４２】
まず、絶縁性基板１の上記一表面上に、後に形成されるゲート電極Ｇｐ，Ｇｎに電気的に接続されるパッド４（Ｖｉ）および金属配線５を同時にパターン形成するためのシャドウマスクＭ１（図８参照）を通して耐酸化性を有する金属材料（例えば、Ａｕ，Ｐｔなど）を蒸着することでパッド４（Ｖｉ）および金属配線５を形成する（図５（ａ）および図８参照）。なお、一例として金属材料にＡｕを採用した場合には、パッド４（Ｖｉｎ）および金属配線５の膜厚を５０ｎｍ程度に設定している。
【００４３】
次に、絶縁性基板１の上記一表面側の全面に、ゲート電極Ｇｐ，Ｇｎの金属材料（例えば、Ｔａ，Ａｌ，Ｚｒ，Ｌａなど）からなる所定膜厚の金属膜１１をスパッタ法によって成膜することにより、図５（ｂ）および図９に示す構造を得る。ここに、所定膜厚は、図１（ｂ）におけるゲート電極Ｇｐ，Ｇｎの厚さよりも大きく設定されている。なお、一例としてゲート電極Ｇｐ，Ｇｎの金属材料にＴａを採用した場合には、金属膜１１の膜厚を５００ｎｍ程度に設定している。
【００４４】
その後、金属膜１１上にフォトレジストを塗布してから、フォトリソグラフィ技術によって金属膜１１のうちゲート電極Ｇｎ，Ｇｐの形成予定領域に対応する部分上にレジスト層Ｍ２を残し、金属膜１１をパターニングすることによりそれぞれ金属膜１１の一部からなるゲート電極Ｇｐ，Ｇｎを形成する（図５（ｃ）および図１０参照）。なお、図５（ｃ）では、レジスト層Ｍ２の図示を省略してある。また、レジスト層Ｍ２は、各ゲート電極Ｇｎ，Ｇｐが金属配線５の一部に重なるようにパターン設計されている。
【００４５】
次に、上述のレジスト層Ｍ２を残した状態で、絶縁性基板１の上記一表面上にドレイン電極Ｄｐ，Ｄｎと、ドレイン電極Ｄｎに接続されるパッド４（Ｖｏｕｔ）および金属配線５とを同時にパターン形成するためのシャドウマスクＭ３（図１１参照）を通して耐酸化性を有する金属材料（例えば、Ａｕ，Ｐｔなど）を蒸着することでドレイン電極Ｄｐ，Ｄｎと、ドレイン電極Ｄｎに接続されるパッド４（Ｖｏｕｔ）および金属配線５とを形成する（図６（ａ）および図１１参照）。ここに、シャドウマスクＭ３は、絶縁性基板１の上記一表面においてゲート電極Ｇｐ，Ｇｎ間で露出していた領域がドレイン電極Ｄｐ，Ｄｎで埋まるように、ドレイン電極Ｄｐ，Ｄｎ形成用のパターンの開口幅がゲート電極Ｇｐ，Ｇｎ間の距離よりも幅広に形成されており、レジスト層Ｍ２のうちシャドウマスクＭ３に重ならない部分の上には上記金属材料からなる不要な金属層１２ａ，１２ｂが形成される。なお、金属材料の一例としてＡｕを採用した場合には、ドレイン電極Ｄｐ，Ｄｎおよび金属配線５およびパッド４（Ｖｏｕｔ）の膜厚を５０ｎｍ程度に設定している。ゲート電極Ｇｐ，Ｇｎの材料としてＴａを採用し、ドレイン電極Ｄｐ，Ｄｎの材料としてＡｕを採用している場合、ゲート電極Ｇｐ，Ｇｎの厚さがドレイン電極Ｄｐ，Ｄｎの厚さの１０倍程度になっているので、ゲート電極Ｇｐ，Ｇｎの側面には絶縁性基板１の上記一表面近傍にのみＡｕが蒸着される。
【００４６】
その後、リフトオフ法などによってレジスト層４を除去するとともに金属層１２ａ，１２ｂを除去することにより、図６（ｂ）および図１２に示す構造を得る。
【００４７】
続いて、ゲート電極Ｇｎ，Ｇｐの表面（絶縁性基板１との界面および金属配線５との界面を除いた面）を酸化工程において酸化することで金属酸化物からなるゲート絶縁膜２ｐ，２ｎを形成する（図６（ｃ）および図１３参照）。酸化工程としては、酸化種を含む雰囲気中（例えば、酸素雰囲気中）で熱酸化する熱酸化法、陽極酸化法などを採用することができる。ただし、熱酸化法によりゲート絶縁膜２ｐ，２ｎを形成する場合においては絶縁性基板１を加熱する必要があり（例えば、Ｔａを酸化してＴａ_２Ｏ_５を形成する場合には５００℃程度に加熱する必要があり）、絶縁性基板１として表面をシリコン酸化膜などの絶縁膜により覆われたシリコン基板を採用している場合には問題ないが、絶縁性基板１としてポリエチレンテレフタレート、ポリカーボネイトなどの有機材料からなる有機基板を採用している場合には絶縁性基板１が熱変形する恐れがあるので、金属酸化物からなるゲート絶縁膜２ｐ，２ｎを室温で成膜できる陽極酸化法を採用することが望ましい。ここに、ゲート電極Ｇｐ，ＧｎがＴａにより形成されている場合に陽極酸化法を採用する際には、例えば、絶縁性基板１を濃度が１％程度のリン酸からなる電解液中に浸漬し、ゲート電極Ｇｐ，Ｇｎを陽極とし、電解液中において陽極にＰｔからなる陰極を対向配置して、陽極と陰極との間に適当な電界をかけることによって、Ｔａ膜からなるゲート電極Ｇｐ，Ｇｎの露出表面にＴａ_２Ｏ_５膜からなるゲート絶縁膜２ｐ，２ｎを形成する。ここにおいて、ゲート電極Ｇｐ，Ｇｎの露出表面では、下記の反応が起こっていると考えられる。
２Ｔａ^５＋＋５Ｏ^２−→Ｔａ_２Ｏ_５
なお、ゲート電極Ｇｐ，Ｇｎの材料としてＴａを採用していた場合には、酸化工程において金属酸化物としてＴａ_２Ｏ_５が形成されるが、ドレイン電極Ｄｐ，Ｄｎおよび金属配線５およびパッド４は耐酸化性を有する金属材料により構成されているので、この酸化工程において酸化されることはない。また、金属酸化物としてＴａ_２Ｏ_５を採用した場合には、ゲート絶縁膜２ｐ，２ｎの膜厚を５０ｎｍに設定してある。ここに、ゲート電極Ｇｐ，Ｇｎの膜厚は、表面にゲート絶縁膜２ｐ，２ｎが形成されたことにより上記所定膜厚よりもやや薄くなる。
【００４８】
上述のゲート絶縁膜２ｐ，２ｎを形成した後、ｐ形有機半導体層３ｐをパターン形成するためのシャドウマスクＭ４（図１４参照）を通してｐ形有機半導体材料（例えば、ペンタセンなど）を蒸着することでｐ形有機半導体層３ｐを形成し（図７（ａ）および図１４（ａ）参照）、続いて、ｎ形有機半導体層３ｎをパターン形成するためのシャドウマスクＭ５（図１４（ｂ）参照）を通してｎ形有機半導体材料（例えば、フッ素化銅フタロシアニンなど）を蒸着することでｎ形有機半導体層３ｎを形成する（図７（ｂ）および図１４（ｂ）参照）。
【００４９】
その後、ソース電極Ｓｐ，Ｓｎおよびソース電極Ｓｐ，Ｓｎに電気的に接続されるパッド４（Ｖｄｄ），４（ＧＮＤ）および金属配線５，５を同時にパターン形成するためのシャドウマスクＭ６（図１４（ｃ）参照）を通して耐酸化性を有する金属材料（例えば、Ａｕ，Ｐｔなど）を蒸着することでソース電極Ｓｐ，Ｓｎおよびパッド４（Ｖｄｄ），４（ＧＮＤ）および金属配線５，５を形成する（図７（ｃ）および図１４（ｃ）参照）。なお、一例として金属材料にＡｕを採用した場合には、ソース電極Ｓｐ，Ｓｎおよびパッド４（Ｖｄｄ），４（ＧＮＤ）および金属配線５，５の膜厚を５０ｎｍ程度に設定している。
【００５０】
以上説明した製造方法によれば、ｐ形有機半導体層３ｐおよびｎ形有機半導体層３ｎの成膜時の膜厚を制御することによってｐチャネル有機電界効果トランジスタＴｐおよびｎチャネル有機電界効果トランジスタＴｎそれぞれのチャネル長を制御することができ、リソグラフィ技術やエッチング技術を利用することなく各有機電界効果トランジスタＴｐ，Ｔｎの短チャネル化を図れる。また、酸化工程では、酸化種を含む雰囲気中でゲート電極Ｇｐ，Ｇｎの露出表面を酸化することでゲート絶縁膜２ｐ，２ｎを成膜するようによれば、ゲート絶縁膜２ｐ，２ｎを容易に形成することができる。また、酸化工程において、陽極酸化法によりゲート電極Ｇｐ，Ｇｎの露出表面を酸化することでゲート絶縁膜２ｐ，２ｎを成膜するようにすれば、ゲート絶縁膜２ｐ，２ｎを室温で成膜することができるので、絶縁性基板１として耐熱温度が比較的低いポリエチレンテレフタレートやポリカーボネイトなどの有機基板を採用することができる。
【００５１】
（実施形態）
本実施形態の集積回路装置の構成は参考例と略同じであって、図１５に示すように、ｐチャネル有機電界効果トランジスタＴｐのドレイン電極Ｄｐが、ゲート電極Ｇｐの両側面それぞれと対向する２つの細長の分割ドレイン電極Ｄｐ１，Ｄｐ２を有するとともに、ｎチャネル有機電界効果トランジスタＴｎのドレイン電極Ｄｎが、ゲート電極Ｇｎの両側面それぞれと対向する２つの細長の分割ドレイン電極Ｄｎ１，Ｄｎ２を有し、さらに、ｐチャネル有機電界効果トランジスタＴｐのソース電極Ｓｐが、ｐ形有機半導体層３ｐを挟んで各分割ドレイン電極Ｄｐ１，Ｄｐ２それぞれに対向する２つの細長の分割ソース電極Ｓｐ１，Ｓｐ２を有するとともに、ｎチャネル有機電界効果トランジスタＴｎのソース電極Ｓｎが、ｎ形有機半導体層３ｎを挟んで各分割ドレイン電極Ｄｎ１，Ｄｎ２それぞれに対向する２つの細長の分割ソース電極Ｓｎ１，Ｓｎ２を有している点が相違する。ここに、ｐチャネル有機電界効果トランジスタＴｐのドレイン電極Ｄｐは、分割ドレイン電極Ｄｐ１，Ｄｐ２の長手方向の一端部（図１５（ａ）における上端部）同士が連続一体に連結され、ｐチャネル有機電界効果トランジスタＴｐのソース電極Ｓｐは、分割ソース電極Ｓｐ１，Ｓｐ２の長手方向の一端部（図１５（ａ）における上端部）同士が連続一体に連結されている。同様に、ｎチャネル有機電界効果トランジスタＴｎのドレイン電極Ｄｎは、分割ドレイン電極Ｄｎ１，Ｄｎ２の長手方向の一端部（図１５（ａ）における上端部）同士が連続一体に連結され、ｎチャネル有機電界効果トランジスタＴｎのソース電極Ｓｎは、分割ソース電極Ｓｎ１，Ｓｎ２の長手方向の一端部（図１５（ａ）における上端部）同士が連続一体に連結されている。他の構成は参考例と同じなので、参考例と同じ構成要素には同一の符号を付して説明を省略する。
【００５２】
しかして、本実施形態における各有機電界効果トランジスタＴｐ，Ｔｎは、ゲート電極Ｇｐ，Ｇｎの両側でチャネルが形成されるので、参考例に比べてチャネル幅を広くすることができ（例えば、参考例に比べてチャネル幅を２倍にすることができ）、ドレイン電流Ｉdを大きくすることができるという利点がある。また、ｐチャネル有機電界効果トランジスタＴｐのソース電極Ｓｐがゲート電極Ｇｐに重なる部位で２つの分割ソース電極Ｓｐ１，Ｓｐ２に分割されているので、２つの分割ソース電極Ｓｐ１，Ｓｐ２に分割されていない場合に比べて、ソース電極Ｓｐとゲート電極Ｇｐとの間の容量を小さくすることができて、スイッチング速度の高速化を図ることができるという利点がある。同様に、ｎチャネル有機電界効果トランジスタＴｎのソース電極Ｓｎがゲート電極Ｇｎに重なる部位で２つの分割ソース電極Ｓｎ１，Ｓｎ２に分割されているので、２つの分割ソース電極Ｓｎ１，Ｓｎ２に分割されていない場合に比べて、ソース電極Ｓｎとゲート電極Ｇｎとの間の容量を小さくすることができて、スイッチング速度の高速化を図ることができるという利点がある。
【００５３】
なお、本実施形態の集積回路装置の製造方法は参考例で説明した製造方法と基本的には同じであって、ドレイン電極Ｄｐ，Ｄｎを形成する際に利用するシャドウマスクＭ３（図１１参照）の開孔パターンおよびソース電極Ｓｐ，Ｓｎを形成する際に利用するシャドウマスクＭ６（図１４（ｃ）参照）の開孔パターンが相違するだけである。
【００５４】
【発明の効果】
請求項１の発明は、絶縁性基板の一表面上に形成されたドレイン電極と、絶縁性基板の厚み方向においてドレイン電極から離間したソース電極と、少なくとも一部がドレイン電極とソース電極との間に介在する有機半導体層と、絶縁性基板の前記一表面上においてドレイン電極から離間して形成されドレイン電極とソース電極との間のコンダクタンスを制御するゲート電極と、ゲート電極におけるドレイン電極側の側面に形成されたゲート絶縁膜とを備え、ゲート電極が、絶縁性基板の厚み方向においてドレイン電極と有機半導体層とソース電極とに跨るように形成されているので、ドレイン電極に積層する有機半導体層の厚さがチャネル長に等しくなるから、有機半導体層の成膜時の膜厚を制御することによってチャネル長を制御することができ、リソグラフィ技術やエッチング技術を利用することなく短チャネル化を図れるという効果がある。
【００５５】
また、請求項１の発明によれば、ゲート絶縁膜は、ゲート電極の表面および両側面を覆うように形成され、ドレイン電極は、ゲート電極の両側面それぞれと対向する２つの分割ドレイン電極を有し、有機半導体層は、ドレイン電極の表面とゲート絶縁膜の表面および両側面を覆うように形成され、ソース電極は、有機半導体層を挟んで各分割ドレイン電極それぞれに対向する２つの分割ソース電極を有するので、ゲート電極の両側でチャネルが形成されるから、チャネル幅を広くすることができ、ドレイン電流を大きくすることができるという効果がある。また、ソース電極がゲート電極に重なる部位で２つの分割ソース電極に分割されているので、２つの分割ソース電極に分割されていない場合に比べて、ソース電極とゲート電極との間の容量を小さくすることができて、スイッチング速度の高速化を図ることができるという効果がある。
【００５６】
請求項２の発明は、請求項１の発明において、前記ゲート絶縁膜は、前記ゲート電極の構成材料である金属材料の酸化物からなり、比誘電率が９よりも大きいので、前記ゲート絶縁膜の材料として従来から用いられているポリイミドのような比誘電率が９よりも小さい材料を採用している場合に比べて、高い電界効果が得られ、チャネル幅を広くすることができるから、ドレイン電流を大きくすることができるという効果がある。しかも、製造時にゲート電極を形成した後にゲート電極の一部を酸化することでゲート絶縁膜を形成するプロセスを採用することが可能となるので、従来に比べてより簡単な製造プロセスで製造可能となる。
【００５７】
請求項３の発明は、請求項２の発明において、前記ゲート電極の金属材料は、Ａｌ，Ｚｒ，Ｔａ，Ｌａの群から選択されることを特徴とする。この請求項３の発明の構成によれば、前記ゲート電極を蒸着法などの一般的な半導体製造プロセスで形成することができるという効果がある。
【００５８】
請求項４の発明は、請求項１ないし請求項３のいずれか１項に記載の有機電界効果トランジスタを回路の一部として前記絶縁性基板の前記一表面上に集積化した回路を有するので、短チャネル化を図った有機電界効果トランジスタを回路の一部として備えた集積回路装置を従来に比べてより簡単な製造プロセスで製造可能となるという効果がある。
【図面の簡単な説明】
【図１】参考例における集積回路装置を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。
【図２】同上の動作説明図である。
【図３】同上において採用するｐ形有機半導体材料の一例の分子構造図である。
【図４】同上において採用するｎ形有機半導体材料の一例の分子構造図である。
【図５】同上の製造方法を説明するための主要工程平面図である。
【図６】同上の製造方法を説明するための主要工程平面図である。
【図７】同上の製造方法を説明するための主要工程平面図である。
【図８】同上の製造方法を説明するための主要工程断面図である。
【図９】同上の製造方法を説明する図であって、図５（ｂ）のＡ−Ａ’断面図である。
【図１０】同上の製造方法を説明する図であって、図５（ｃ）のＡ−Ａ’断面図である。
【図１１】同上の製造方法を説明するための主要工程断面図である。
【図１２】同上の製造方法を説明するための主要工程断面図である。
【図１３】同上の製造方法を説明するための主要工程断面図である。
【図１４】同上の製造方法を説明するための主要工程断面図である。
【図１５】実施形態における集積回路装置を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。
【図１６】従来例におけるインバータの回路図である。
【図１７】従来例における集積回路装置を示し、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は（ａ）のＢ−Ｂ’断面図である。
【符号の説明】
１絶縁性基板
２ｐゲート絶縁膜
２ｎゲート絶縁膜
３ｐｐ形有機半導体層
３ｎｎ形有機半導体層
４パッド
５金属配線
Ｄｐドレイン電極
Ｄｎドレイン電極
Ｇｐゲート電極
Ｇｎゲート電極
Ｓｐソース電極
Ｓｎソース電極
Ｔｐｐチャネル有機電界効果トランジスタ
Ｔｎｎチャネル有機電界効果トランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an organic field effect transistor and an integrated circuit device.
[0002]
[Prior art]
Conventionally, an organic field effect transistor using an organic semiconductor material as a material of a semiconductor layer in a MIS (Metal Insulator Semiconductor) structure is known (for example, see Patent Document 1).
[0003]
Further, as an example of a circuit using an organic field effect transistor, an inverter which is a series circuit of two switching elements S1 and S2 and is connected between both ends of a power supply as shown in FIG. 16 is known. . Here, in the inverter having the circuit configuration shown in FIG. 16, for example, the high-side switching element S1 is configured by a p-channel organic field effect transistor, and the low-side switching element S2 is configured by an n-channel organic field effect transistor. This can be realized by an integrated circuit device in which organic field effect transistors are integrated on the same substrate. In the inverter having the circuit configuration shown in FIG. 16, a terminal Vdd connected to the high potential side of the power supply, a terminal GND connected to the low potential side (ground side) of the power supply, a terminal Vin for control input, And an output terminal Vout.
[0004]
As shown in FIG. 17, this type of integrated circuit device includes a p-channel organic field effect transistor Tp ′ constituting a high-side switching element S1 and a low-side switching element on one surface side of one insulating substrate 1 ′. An n-channel organic field effect transistor Tn ′ constituting S2 is arranged in parallel. As the insulating substrate 1 ′, an inorganic substrate such as a silicon substrate whose surface is covered with an insulating film such as a silicon oxide film, or an organic material having an insulating property (for example, polyethylene terephthalate, polycarbonate, etc.) is used. A substrate or the like is used.
[0005]
In the integrated circuit device, the gate electrode Gp ′ of the p-channel organic field effect transistor Tp ′ and the gate electrode Gn ′ of the n-channel organic field effect transistor Tn ′ are formed apart on the one surface of the insulating substrate 1 ′. An insulating film 2 ′ made of an insulating organic material (for example, polyimide) is formed on the entire surface of the insulating substrate 1 ′ so as to cover both gate electrodes Gp ′ and Gn ′. The portion of the insulating film 2 ′ that overlaps the gate electrode Gp ′ constitutes the gate insulating film 2p ′ of the p-channel organic field effect transistor Tp ′, and the portion that overlaps the gate electrode Gn ′ of the n-channel organic field effect transistor Tn ′. A gate insulating film 2n ′ is formed. Each of the gate electrodes Gp ′ and Gn ′ is formed of a metal material (for example, Au).
[0006]
The p-channel organic field effect transistor Tp ′ is formed on the insulating film 2 ′ with the source electrode Sp ′ and the drain electrode Dp ′ being separated from each other, and the source electrode Sp ′, the drain electrode Dp ′, and the gate insulating film. A p-type organic semiconductor layer 3p ′ made of a p-type organic semiconductor material is formed so as to cover 2p ′, and the n-channel organic field effect transistor Tn ′ has a source electrode Sn ′ and a drain electrode Dn ′ on the insulating film 2 ′. Are formed apart from each other, and an n-type organic semiconductor layer 3n ′ made of an n-type organic semiconductor material is formed so as to cover the source electrode Sn ′, the drain electrode Dn ′, and the gate insulating film 2n ′.
[0007]
Here, the p-channel organic field effect transistor Tp ′ has a gate insulation in the thickness direction of the insulating substrate 1 ′ in the portion of the p-type organic semiconductor layer 3p ′ that is interposed between the source electrode Sp ′ and the drain electrode Dp ′. It overlaps with the film 2p ′ and the gate electrode Gp ′. Similarly, the n-channel organic field effect transistor Tn ′ is configured such that a portion of the n-type organic semiconductor layer 3n ′ interposed between the source electrode Sn ′ and the drain electrode Dn ′ is gate-insulated in the thickness direction of the insulating substrate 1 ′. It overlaps with the film 2n ′ and the gate electrode Gn ′. In addition, the p-channel organic field effect transistor Tp ′ and the n-channel organic field effect transistor Tn ′ are such that the drain electrodes Dp ′ and Dn ′ are adjacent to each other in the juxtaposition direction of the gate electrodes Gp ′ and Gn ′. Yes. The source electrodes Sp ′ and Sn ′ and the drain electrodes Dp ′ and Dn ′ are made of the same metal material and are formed at the same time during manufacture.
[0008]
In the integrated circuit device, four pads 4 ′ are formed on the insulating film 2 ′, and the metal wiring 5 on the upper left of FIG. 17A is connected to the source electrode Sp ′ of the p-channel organic field effect transistor Tp ′. The pad 4 ′ electrically connected through “constitutes the terminal Vdd, and the source electrode Sn ′ of the n-channel organic field effect transistor Tn ′ is connected to the source electrode Sn ′ via the lower right metal wiring 5 ′ of FIG. The pad 4 ′ electrically connected to each other constitutes the terminal GND, and the pad 4 electrically connected to both gate electrodes Gp ′ and Gn ′ via the lower left metal wiring 5 ′ in FIG. 'Constitutes the terminal Vin, and a pad 4' electrically connected to both drain electrodes Dp 'and Dn' via the upper right metal wiring 5 'in FIG. 17A constitutes the terminal Vout. Yes. Here, both the gate electrodes Gp ′ and Gn ′ are formed in a strip shape in plan view, and are opened at a portion corresponding to one end portion of each of the gate electrodes Gp ′ and Gn ′ in the insulating film 2 ′. A part of the lower left metal wiring 5 ′ in FIG. 17A is embedded in the holed contact holes 21 ′ and 21 ′ to be electrically connected to the metal wiring 5 ′.
[0009]
The organic field effect transistors Tp ′ and Tn ′ described above control the applied voltage (gate voltage) to the gate electrodes Gp ′ and Gn ′ to adjust the spread of the channels formed in the organic semiconductor layers 3p ′ and 3n ′. As a result, the current flowing between the source electrodes Sp ′ and Sn ′ and the drain electrodes Dp ′ and Dn ′ can be controlled.
[0010]
[Patent Document 1]
US Pat. No. 6,344,660 (FIG. 6)
[0011]
[Problems to be solved by the invention]
In general, in an organic field effect transistor, drain current is Id, mobility is μ, capacitance per unit area of the gate insulating film is Cox, channel width is W, channel length is L, gate voltage is Vg, and so on. If the threshold voltage is Vth and the drain voltage is Vd, the linear region characteristic of the drain current Id can be expressed by the following formula 1, and the saturation region characteristic can be expressed by the following formula 2.
[0012]
[Expression 1]

[0013]
[Expression 2]

[0014]
From

Equations

1 and 2, it can be seen that, in order to increase the drain current Id, for example, the mobility μ may be increased. However, an organic field effect transistor is an organic material that is a constituent material of an organic semiconductor layer in which a channel is formed. Since the mobility μ of the semiconductor material is lower than that of an inorganic semiconductor material (silicon) used in a general MOSFET, it is difficult to increase the drain current Id.
[0015]
Therefore, in each of the organic field effect transistors Tp ′ and Tn ′ in the conventional integrated device, the channel width W is increased or the channel length L is decreased in order to obtain a larger drain current Id. Is the current situation.
[0016]
However, when the channel width W is increased, the area occupied by each organic field effect transistor Tp ′, Tn ′ on the one surface of the insulating substrate 1 increases, and therefore the chip size increases (the chip area increases). If the chip size is constant, the degree of integration is low.
[0017]
Further, in order to reduce the channel length L (to shorten the channel length), it is necessary to narrow the interval between the drain electrode Dp, Dn-source electrode Sp, Sn, but the drain electrode Dp, Dn-source electrode Sp, In order to narrow the interval between Sn, it is necessary to use an expensive semiconductor manufacturing apparatus used in lithography technology and etching technology in a general semiconductor manufacturing process, which leads to an increase in manufacturing cost including capital investment. There was a bug.
[0018]
The present invention has been made in view of the above-described reasons, and an object thereof is to provide an organic field effect transistor and an integrated circuit device capable of shortening the channel without using a lithography technique or an etching technique.
[0019]
[Means for Solving the Problems]
  In order to achieve the above object, at least a part of the drain electrode formed on one surface of the insulating substrate, the source electrode spaced from the drain electrode in the thickness direction of the insulating substrate, and An organic semiconductor layer interposed between the drain electrode and the source electrode, a gate electrode formed on the one surface of the insulating substrate and spaced from the drain electrode to control conductance between the drain electrode and the source electrode; A gate insulating film formed on a side surface of the gate electrode on the drain electrode side, and the gate electrode is formed to straddle the drain electrode, the organic semiconductor layer, and the source electrode in the thickness direction of the insulating substrate.The gate insulating film is formed so as to cover the surface and both side surfaces of the gate electrode, the drain electrode has two divided drain electrodes facing the both side surfaces of the gate electrode, and the organic semiconductor layer is formed of the drain electrode. And the source electrode has two divided source electrodes facing the respective divided drain electrodes with the organic semiconductor layer interposed therebetween.It is characterized by. According to the first aspect of the invention, since the thickness of the organic semiconductor layer stacked on the drain electrode becomes equal to the channel length, the channel length is controlled by controlling the film thickness at the time of forming the organic semiconductor layer. Therefore, it is possible to shorten the channel without using a lithography technique or an etching technique. According to the first aspect of the present invention, since a channel is formed in the organic semiconductor layer by applying a voltage to the gate electrode and a current flows between the source electrode and the drain electrode, the voltage applied to the gate electrode is controlled. Thus, the current flowing between the source electrode and the drain electrode can be controlled by changing the conductance between the source electrode and the drain electrode.
[0020]
  In the invention of claim 1,The gate insulation film,It is formed to cover the surface and both sides of the gate electrode, DeThe rain electrode,Two divided drain electrodes facing each side surface of the gate electrodeYesThe semiconductor layer, DeRain electrode surfaceAndFormed to cover the surface and both sides of the gate insulation film, SoSource electrodeYesTwo split source electrodes facing each split drain electrode across the semiconductor layerHaveA channel is formed on both sides of the gate electrodeBecauseThe channel width can be increased and the drain current can be increased. Also, SoSource electrodeIsSince it is divided into two divided source electrodes at the part that overlaps the gate electrode, compared with the case where it is not divided into two divided source electrodes, SoSource electrodeAndThe capacitance with the gate electrode can be reduced, and the switching speed can be increased.
[0021]
  Claim2The invention of claim1'sIn the present invention, the gate insulating film is made of an oxide of a metal material that is a constituent material of the gate electrode, and has a relative dielectric constant greater than 9. This claim2According to the configuration of the invention, a higher electric field effect can be obtained as compared with the case where a material having a relative dielectric constant smaller than 9 such as a conventionally used polyimide is used as the material of the gate insulating film. Since the channel width can be increased, the drain current can be increased. Moreover, since a gate insulating film can be formed by oxidizing a part of the gate electrode after forming the gate electrode during manufacturing, it can be manufactured with a simpler manufacturing process than in the past. Become.
[0022]
  Claim3The invention of claim2In the present invention, the metal material of the gate electrode is selected from the group consisting of Al, Zr, Ta, and La. This claim3According to the configuration of the invention, the gate electrode can be formed by a general semiconductor manufacturing process such as a vapor deposition method.
[0023]
  Claim4The invention of claim 1 to claim 13It has the circuit which integrated the organic field effect transistor of any one of these on the said one surface of the said insulating substrate as a part of circuit. This claim4According to the configuration of the invention, an integrated circuit device including an organic field effect transistor with a reduced channel as a part of a circuit can be manufactured by a simpler manufacturing process than the conventional one.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
  (Reference example)
  In this reference exampleThe integrated circuit device in which the inverter shown in FIG. 16 is integrated will be described with reference to FIG. In addition,Of this reference exampleIn the integrated circuit device, similarly to the conventional example, the high-side switching element S1 of the inverter is configured by a p-channel organic field effect transistor Tp, and the low-side switching element S2 is configured by an n-channel organic field effect transistor Tn. .
[0025]
  Of this reference exampleIn the integrated circuit device, a p-channel organic field effect transistor Tp and an n-channel organic field effect transistor Tn are formed on one surface of the insulating substrate 1. The insulating substrate 1 is made of, for example, an inorganic substrate such as a silicon substrate whose surface is covered with an insulating film such as a silicon oxide film, or an organic material having an insulating property (for example, polyethylene terephthalate, polycarbonate, etc.). An organic substrate may be used, and a flexible plastic substrate having insulating properties may be used as the organic substrate.
[0026]
Each organic field effect transistor Tp, Tn includes a drain electrode Dp, Dn formed on the one surface of the insulating substrate 1 and a source electrode Sp, spaced from the drain electrodes Dp, Dn in the thickness direction of the insulating substrate 1. Sn. Here, each drain electrode Dp, Dn and each source electrode Sp, Sn are formed of a metal material having oxidation resistance (for example, Au, Pt, etc.).
[0027]
The p-channel organic field effect transistor Tp has a p-type organic semiconductor layer 3p partially interposed between the drain electrode Dp and the source electrode Sp, and the n-channel organic field effect transistor Tn has the same structure as the drain electrode Dn. An n-type organic semiconductor layer 3a partially formed between the source electrode Sn and the source electrode Sn is formed. Therefore, the distance between the drain electrode Dp and the source electrode Sp in the thickness direction of the insulating substrate 1 is equal to the thickness of the p-type organic semiconductor layer 3p, and the distance between the drain electrode Dn and the source electrode Sn is n-type. It is equal to the thickness of the organic semiconductor layer 3n. Here, the p-type organic semiconductor layer 3p is formed of a p-type organic semiconductor material (for example, pentacene having a molecular structure as shown in FIG. 3), and the n-type organic semiconductor layer 3n is an n-type organic semiconductor material ( For example, fluorinated copper phthalocyanine having a molecular structure as shown in FIG.
[0028]
The organic field effect transistors Tp and Tn are formed on the one surface of the insulating substrate 1 so as to be spaced apart from the drain electrodes Dp and Dn, and conductance between the drain electrodes Dp and Dn and the source electrodes Sp and Sn. The gate electrodes Gp and Gn to be controlled and the surfaces of the gate electrodes Gp and Gn excluding the interface with the insulating substrate 1 and the interface with the metal wiring 5 described later (upper surface and both left and right side surfaces in FIG. 1B).

Gate insulating films

2p and 2n are formed to cover the

gate insulating films

2p and 2n.
[0029]
The

gate insulating films

2p and 2n are metal oxides (for example, Ta oxides) that include the same metal material as the

gate electrodes

2p and 2n as constituent elements and have insulating properties.₂O₅, Al₂O₃, ZrO₂, La₂O₃Etc.). Ta₂O₅, Al₂O₃, ZrO₂, La₂O₃Is a polyimide which is a constituent material of the gate insulating films 2p 'and 2n' in the conventional example, and SiO which is a constituent material of the gate insulating film in the MOSFET₂And Si₃N₄It is a high dielectric constant material having a relatively large relative dielectric constant compared to Here, the relative dielectric constant of each material is about 3.5 for polyimide and SiO₂Is about 3.8, Si₃N₄Is about 7.4, Ta₂O₅Is about 25, Al₂O₃Is about 9.3, ZrO₂Is about 12.5, La₂O₃Is about 27. In short, the illustrated metal oxide has a relative dielectric constant larger than 9. In other words, the metal material exemplified as the constituent material of the gate electrodes Gp and Gn is a metal material whose oxide film has a high dielectric constant. Note that Ta, Al, Zr, and La, which are metal materials included in each of the above metal oxides, are easily oxidized and the oxides are insulating metal materials.
[0030]
By the way, the integrated circuit device has the circuit configuration of FIG. 16 described above, and is formed of a metal material (for example, Au, Pt, etc.) having oxidation resistance on the one surface of the insulating substrate 1 4. Two pads 4 are provided.
[0031]
In this reference exampleThe planar shape of the insulating substrate 1 is rectangular, and the longitudinal directions of the source electrodes Sp and Sn, the drain electrodes Dp and Dn, and the gate electrodes Gp and Gn are aligned in the vertical direction in FIG. One pad 4 is disposed at each of the four corners on the one surface of the insulating substrate 1, and one end in the longitudinal direction of the source electrode Sp of the p-channel organic field effect transistor Tp (the upper end in FIG. 1A). Part 4) is electrically connected to the pad 4 via the metal wiring 5 to constitute the terminal Vdd (see FIG. 16), and one end part in the longitudinal direction of the source electrode Sn of the n-channel organic field effect transistor Tn (FIG. 1). The pad 4 electrically connected to the lower end in (a) via the metal wiring 5 constitutes the terminal GND (see FIG. 16), and a metal is provided at each longitudinal center of the gate electrodes Gp and Gn. Wiring 5 Then, the electrically connected pad 4 constitutes the terminal Vin (see FIG. 16), and the drain electrode Dn is electrically connected to one end portion in the longitudinal direction (the upper end portion in FIG. 1A) via the metal wiring 5. The pads 4 connected to each other constitute the terminal Vout (see FIG. 16). Here, in both gate electrodes Gp and Gn, a part of the metal wiring 5 is interposed between the central portion in the longitudinal direction and the one surface of the insulating substrate 1. Therefore, both gate electrodes Gp and Gn are electrically connected to the metal wiring 5 without providing a contact hole.
[0032]
The p-type organic semiconductor layer 3p includes a drain electrode Dp, a gate insulating film 2p, a part of the metal wiring 5 electrically connected to the gate electrode Gp, etc. on the one surface side of the insulating substrate 1. The n-type organic semiconductor layer 3n is formed so as to cover the metal electrode 5 electrically connected to the drain electrode Dn, the gate insulating film 2n, and the gate electrode Gn on the one surface side of the insulating substrate 1. It is formed so as to cover a part. Here, the p-type organic semiconductor layer 3p and the n-type organic semiconductor layer 3n are adjacent to each other. Note that the gate electrodes Gp and Gn and the drain electrodes Dp and Dn are formed in an elongated rectangular plate shape. In addition, the p-channel organic field effect transistor Tp and the n-channel organic field effect transistor Tn are electrically connected to each other with the drain electrodes Dp and Dn adjacent to each other in the direction in which the gate electrodes Gp and Gn are arranged (the width direction of the gate electrodes Gp and Gn). It is connected.
[0033]
Each of the organic field effect transistors Tp and Tn described above controls the conductance between the source electrode Sp and Sn-drain electrodes Dp and Dn by controlling the voltage applied to the gate electrodes Gp and Gn (gate voltage). The current flowing between the source electrodes Sp and Sn and the drain electrodes Dp and Dn can be controlled.
[0034]
Here, the p-channel organic field effect transistor Tp is arranged in the thickness direction of the insulating substrate 1.KageThe thickness of the gate electrode Gp is set larger than the total thickness of the drain electrode Dp and the p-type organic semiconductor layer 3p, and the n-channel organic field effect transistor Tn is formed on the insulating substrate 1. The thickness of the gate electrode Gn in the thickness direction is set to be larger than the total thickness of the drain electrode Dn and the n-type organic semiconductor layer 3n.
[0035]
Therefore, the gate electrode Gp of the p-channel organic field effect transistor Tp is formed so as to straddle the drain electrode Dp, the p-type organic semiconductor layer 3p, and the source electrode Sp in the thickness direction of the insulating substrate 1. The thickness of the semiconductor layer 3p is equal to the channel length of the channel 6 (see FIG. 2B) formed in the p-type organic semiconductor layer 3p when a gate voltage is applied to the gate electrode Gp. Similarly, the gate electrode Gn of the n-channel organic field effect transistor Tn is formed so as to straddle the drain electrode Dn, the n-type organic semiconductor layer 3n, and the source electrode Sn in the thickness direction of the insulating substrate 1. The thickness of the organic semiconductor layer 3n is equal to the channel length of the channel formed in the n-type organic semiconductor layer 3n when a gate voltage is applied to the gate electrode Gn. In addition, between each gate electrode Gp, Gn and each drain electrode Dp, Dn, the site | part formed in the side surface by the side of the drain electrodes Dp and Dn of the gate electrodes Gp and Gn among the

gate insulating films

2p and 2n is interposed, respectively. The

gate insulating films

2p and 2n are interposed between the gate electrodes Gp and Gn and the organic semiconductor layers 3p and 3n, respectively, and between the gate electrodes Gp and Gn and the source electrodes Sp and Sn. Each of the gate insulating films 2p. A laminated film of 2n and organic semiconductor layers 3p and 3n is interposed.
[0036]
ButOf this reference exampleEach organic field effect transistor Tp, Tn includes a drain electrode Dp, Dn formed on the one surface of the insulating substrate 1 and a source electrode Sp, spaced from the drain electrodes Dp, Dn in the thickness direction of the insulating substrate 1. Sn,

organic semiconductor layers

3p, 3n, part of which are interposed between the drain electrodes Dp, Dn and the source electrodes Sp, Sn, and the drain electrode Dp, Dn on the one surface of the insulating substrate 1 Gate electrodes Gp, Gn that control the conductance between the drain electrodes Dp, Dn and the source electrodes Sp, Sn, and a gate insulating film 2p formed on the side surfaces of the gate electrodes Gp, Gn on the drain electrodes Dp, Dn side. , 2n, the thickness of the

organic semiconductor layers

3p, 3n stacked on the drain electrodes Dp, Dn is equal to the channel length. Layer 3p, can control the channel length by controlling the film thickness during film formation of 3n, it attained a short channel without using a lithography technique and an etching technique. As a result, it is possible to increase the drain current Id (see the above formulas 1 and 2) without increasing the chip size. Note that at least a part of each of the organic semiconductor layers 3p and 3n described above may be interposed between the drain electrodes Dp and Dn and the source electrodes Sp and Sn.
[0037]
Also,Of this reference exampleSince the integrated circuit device has a circuit in which the organic field effect transistors Tp and Tn described above are integrated on the one surface of the insulating substrate 1 as a part of the circuit, the organic field effect transistors Tp, An integrated circuit device including Tn as a part of a circuit can be manufactured by a simpler manufacturing process than in the past.
[0038]
Further, the drain electrodes Dp and Dn, the respective metal wirings 5 and the respective pads 4 are formed of a metal material having oxidation resistance, and the gate electrodes Gp and Gn are easily oxidized and the oxide is formed of a metal material having insulating properties. Therefore, at the time of manufacturing, after forming the drain electrodes Dp and Dn, the metal wirings 5 and the pads 4 and the gate electrodes Gp and Gn, a part of the gate electrodes Gp and Gn is oxidized to form a gate insulating film. Even if a process for forming 2p and 2n is employed, it is possible to prevent the drain electrodes Dp and Dn, the metal wirings 5 and the pads 4 from being oxidized when the

gate insulating films

2p and 2n are formed. If a metal material selected from the group of Al, Zr, Ta, and La is used as the metal material of the gate electrodes Gp and Gn, the gate electrodes Gp and Gn are formed by a general semiconductor manufacturing process such as a vapor deposition method. There is an advantage that you can.
[0039]
Incidentally, FIG. 2B schematically shows a region where the channel 6 is formed in the p-channel organic field effect transistor Tp when the above-described high dielectric constant material is adopted as the

gate insulating films

2p and 2n. When the above-described high dielectric constant material having a relative dielectric constant larger than 9 is adopted as the

gate insulating films

2p and 2n, the relative dielectric constants of the

gate insulating films

2p and 2n are compared as shown in FIG. Compared to the channel 6 formed when a relatively small material is used, the channel 6 spreads in the lateral direction (the width direction of the drain electrodes Dp and Dn) and the width of the channel 6 increases (ΔW in FIG. 2B). Only bigger).
[0040]
Therefore, the gate insulating film 2p. By adopting a high dielectric constant material as 2n, the width of the channel 6 which is a current path is larger than when a material having a relatively small dielectric constant is adopted, so that a large current can be achieved. High current drive capability can be expected.
[0041]
Less than,Of this reference exampleA method of manufacturing the integrated circuit device will be described with reference to FIGS. In addition, the shadow masks M1 and M3 to M6 described in the manufacturing method are obtained by forming a desired pattern by penetrating holes in a thin metal plate.
[0042]
First, a shadow mask M1 for simultaneously patterning a pad 4 (Vi) and a metal wiring 5 electrically connected to gate electrodes Gp and Gn to be formed later on the one surface of the insulating substrate 1 (FIG. 8), a metal material having oxidation resistance (for example, Au, Pt, etc.) is deposited to form the pad 4 (Vi) and the metal wiring 5 (see FIG. 5A and FIG. 8). As an example, when Au is adopted as the metal material, the film thickness of the pad 4 (Vin) and the metal wiring 5 is set to about 50 nm.
[0043]
Next, a metal film 11 having a predetermined thickness made of a metal material (for example, Ta, Al, Zr, La, etc.) of the gate electrodes Gp, Gn is formed on the entire surface of the one surface side of the insulating substrate 1 by sputtering. By forming a film, the structure shown in FIGS. 5B and 9 is obtained. Here, the predetermined film thickness is set larger than the thickness of the gate electrodes Gp and Gn in FIG. As an example, when Ta is used as the metal material of the gate electrodes Gp and Gn, the thickness of the metal film 11 is set to about 500 nm.
[0044]
Thereafter, after applying a photoresist on the metal film 11, the resist layer M2 is left on a portion of the metal film 11 corresponding to a region where the gate electrodes Gn and Gp are to be formed by photolithography, and the metal film 11 is patterned. As a result, gate electrodes Gp and Gn each formed of a part of the metal film 11 are formed (see FIG. 5C and FIG. 10). In FIG. 5C, the resist layer M2 is not shown. The resist layer M2 is designed so that each gate electrode Gn, Gp overlaps a part of the metal wiring 5.
[0045]
Next, the drain electrodes Dp and Dn, the pad 4 (Vout) connected to the drain electrode Dn, and the metal wiring 5 are simultaneously formed on the one surface of the insulating substrate 1 with the resist layer M2 remaining. The drain electrodes Dp, Dn and the pad 4 connected to the drain electrode Dn are deposited by depositing a metal material having oxidation resistance (for example, Au, Pt, etc.) through a shadow mask M3 (see FIG. 11) for pattern formation. (Vout) and the metal wiring 5 are formed (see FIG. 6A and FIG. 11). Here, the shadow mask M3 has a pattern for forming the drain electrodes Dp and Dn so that the region exposed between the gate electrodes Gp and Gn on the one surface of the insulating substrate 1 is filled with the drain electrodes Dp and Dn. The opening width is formed wider than the distance between the gate electrodes Gp and Gn, and

unnecessary metal layers

12a and 12b made of the above metal material are formed on a portion of the resist layer M2 that does not overlap the shadow mask M3. Is done. When Au is adopted as an example of the metal material, the thicknesses of the drain electrodes Dp and Dn, the metal wiring 5 and the pad 4 (Vout) are set to about 50 nm. When Ta is used as the material of the gate electrodes Gp and Gn and Au is used as the material of the drain electrodes Dp and Dn, the thickness of the gate electrodes Gp and Gn is about 10 times the thickness of the drain electrodes Dp and Dn. Therefore, Au is deposited only on the side surfaces of the gate electrodes Gp and Gn only in the vicinity of the one surface of the insulating substrate 1.
[0046]
Thereafter, the resist layer 4 is removed by a lift-off method or the like, and the

metal layers

12a and 12b are removed to obtain the structure shown in FIG. 6B and FIG.
[0047]
Subsequently, the

gate insulating films

2p and 2n made of metal oxide are oxidized by oxidizing the surfaces of the gate electrodes Gn and Gp (surfaces excluding the interface with the insulating substrate 1 and the interface with the metal wiring 5) in an oxidation process. It forms (refer FIG.6 (c) and FIG. 13). As the oxidation step, a thermal oxidation method in which thermal oxidation is performed in an atmosphere containing an oxidizing species (for example, in an oxygen atmosphere), an anodic oxidation method, or the like can be employed. However, when the

gate insulating films

2p and 2n are formed by the thermal oxidation method, it is necessary to heat the insulating substrate 1 (for example, Ta is oxidized to Ta₂O₅In the case where a silicon substrate having a surface covered with an insulating film such as a silicon oxide film is used as the insulating substrate 1, there is no problem. In the case where an organic substrate made of an organic material such as polyethylene terephthalate or polycarbonate is adopted as the conductive substrate 1, the insulating substrate 1 may be thermally deformed. Therefore, the

gate insulating films

2p and 2n made of a metal oxide are set at room temperature. It is desirable to employ an anodic oxidation method capable of forming a film by the above method. Here, when the anodic oxidation method is employed when the gate electrodes Gp and Gn are formed of Ta, for example, the insulating substrate 1 is immersed in an electrolytic solution made of phosphoric acid having a concentration of about 1%. The gate electrodes Gp and Gn are formed as Ta electrodes by arranging the cathode made of Pt opposite to the anode in the electrolyte and applying an appropriate electric field between the anode and the cathode. Ta on the exposed surface₂O₅

Gate insulating films

2p and 2n made of a film are formed. Here, it is considered that the following reaction occurs on the exposed surfaces of the gate electrodes Gp and Gn.
2Ta⁵⁺+ 5O^2-→ Ta₂O₅
When Ta is adopted as the material for the gate electrodes Gp and Gn, Ta is used as the metal oxide in the oxidation process.₂O₅However, since the drain electrodes Dp and Dn, the metal wiring 5 and the pad 4 are made of an oxidation-resistant metal material, they are not oxidized in this oxidation step. Moreover, Ta as a metal oxide₂O₅Is used, the thickness of the

gate insulating films

2p and 2n is set to 50 nm. Here, the film thickness of the gate electrodes Gp and Gn is slightly smaller than the predetermined film thickness because the

gate insulating films

2p and 2n are formed on the surface.
[0048]
After forming the

gate insulating films

2p and 2n, a p-type organic semiconductor material (for example, pentacene) is deposited through a shadow mask M4 (see FIG. 14) for patterning the p-type organic semiconductor layer 3p. A p-type organic semiconductor layer 3p is formed (see FIGS. 7A and 14A), and then a shadow mask M5 for patterning the n-type organic semiconductor layer 3n (see FIG. 14B). Then, an n-type organic semiconductor material (for example, fluorinated copper phthalocyanine) is deposited to form an n-type organic semiconductor layer 3n (see FIGS. 7B and 14B).
[0049]
Thereafter, the shadow mask M6 (FIG. 14 (FIG. 14)) for simultaneously patterning the source electrodes Sp and Sn and the pads 4 (Vdd) and 4 (GND) and the

metal wirings

5 and 5 electrically connected to the source electrodes Sp and Sn. c)) to form the source electrodes Sp and Sn and the pads 4 (Vdd) and 4 (GND) and the

metal wirings

5 and 5 by vapor-depositing a metal material having oxidation resistance (for example, Au, Pt, etc.). (See FIG. 7C and FIG. 14C). As an example, when Au is adopted as the metal material, the film thicknesses of the source electrodes Sp and Sn, the pads 4 (Vdd) and 4 (GND), and the

metal wirings

5 and 5 are set to about 50 nm.
[0050]
According to the manufacturing method described above, the p-channel organic field effect transistor Tp and the n-channel organic field effect transistor Tn are respectively controlled by controlling the film thickness at the time of forming the p-type organic semiconductor layer 3p and the n-type organic semiconductor layer 3n. The channel length of each organic field-effect transistor Tp, Tn can be shortened without using a lithography technique or an etching technique. In the oxidation step, the

gate insulating films

2p and 2n can be easily formed by oxidizing the exposed surfaces of the gate electrodes Gp and Gn in an atmosphere containing oxidizing species to form the

gate insulating films

2p and 2n. Can be formed. Further, in the oxidation step, if the

gate insulating films

2p and 2n are formed by oxidizing the exposed surfaces of the gate electrodes Gp and Gn by an anodic oxidation method, the

gate insulating films

2p and 2n are formed at room temperature. Therefore, an organic substrate such as polyethylene terephthalate or polycarbonate having a relatively low heat resistant temperature can be employed as the insulating substrate 1.
[0051]
  (Execution formstate)
  Configuration of integrated circuit device of this embodimentIs a reference exampleAs shown in FIG. 15, the drain electrode Dp of the p-channel organic field effect transistor Tp has two elongated divided drain electrodes Dp1 and Dp2 that are opposed to both side surfaces of the gate electrode Gp, as shown in FIG. The drain electrode Dn of the n-channel organic field effect transistor Tn has two elongated divided drain electrodes Dn1 and Dn2 facing the both side surfaces of the gate electrode Gn, and further the source electrode Sp of the p-channel organic field effect transistor Tp. Has two elongated divided source electrodes Sp1 and Sp2 facing the respective divided drain electrodes Dp1 and Dp2 across the p-type organic semiconductor layer 3p, and the source electrode Sn of the n-channel organic field effect transistor Tn is n Each divided drain electrode Dn1, Dn2 across the organic semiconductor layer 3n That it has two elongate split the source electrode Sn1, Sn2 opposed to differences Re respectively. Here, the drain electrode Dp of the p-channel organic field effect transistor Tp has one end (the upper end in FIG. 15A) in the longitudinal direction of the divided drain electrodes Dp1 and Dp2 connected continuously and integrally. In the source electrode Sp of the effect transistor Tp, one end portions (upper end portions in FIG. 15A) in the longitudinal direction of the divided source electrodes Sp1 and Sp2 are continuously and integrally connected. Similarly, the drain electrode Dn of the n-channel organic field effect transistor Tn has one end portion (the upper end portion in FIG. 15A) in the longitudinal direction of the divided drain electrodes Dn1 and Dn2 connected continuously and integrally. As for the source electrode Sn of the effect transistor Tn, one end portions (upper end portions in FIG. 15A) of the divided source electrodes Sn1 and Sn2 in the longitudinal direction are continuously and integrally connected. Other configurationsIs a reference exampleBecause it is the sameAnd reference examplesThe same components are denoted by the same reference numerals, and description thereof is omitted.
[0052]
  Accordingly, since each organic field effect transistor Tp, Tn in this embodiment has a channel formed on both sides of the gate electrodes Gp, Gn., For reference exampleCompared to a wider channel width (for example,, For reference exampleIn comparison, the channel width can be doubled, and the drain current Id can be increased. In addition, since the source electrode Sp of the p-channel organic field effect transistor Tp is divided into two divided source electrodes Sp1 and Sp2 at a portion overlapping the gate electrode Gp, it is not divided into two divided source electrodes Sp1 and Sp2. As compared with the above, there is an advantage that the capacitance between the source electrode Sp and the gate electrode Gp can be reduced, and the switching speed can be increased. Similarly, since the source electrode Sn of the n-channel organic field effect transistor Tn is divided into two divided source electrodes Sn1 and Sn2 at a portion overlapping the gate electrode Gn, it is not divided into two divided source electrodes Sn1 and Sn2. Compared to the case, there is an advantage that the capacitance between the source electrode Sn and the gate electrode Gn can be reduced, and the switching speed can be increased.
[0053]
  Note that the method of manufacturing the integrated circuit device of this embodimentIs a reference exampleThis is basically the same as the manufacturing method described, and is used when forming the aperture pattern of the shadow mask M3 (see FIG. 11) and the source electrodes Sp and Sn used when forming the drain electrodes Dp and Dn. The only difference is the opening pattern of the shadow mask M6 (see FIG. 14C).
[0054]
【The invention's effect】
  The invention of claim 1 is a drain electrode formed on one surface of an insulating substrate, a source electrode spaced from the drain electrode in the thickness direction of the insulating substrate, and at least a portion between the drain electrode and the source electrode. An organic semiconductor layer interposed between the gate electrode, the gate electrode formed on the one surface of the insulating substrate and spaced apart from the drain electrode to control the conductance between the drain electrode and the source electrode, and the side surface of the gate electrode on the drain electrode side Formed on the gate insulating filmSince the gate electrode is formed so as to straddle the drain electrode, the organic semiconductor layer, and the source electrode in the thickness direction of the insulating substrateSince the thickness of the organic semiconductor layer stacked on the drain electrode becomes equal to the channel length, the channel length can be controlled by controlling the film thickness at the time of forming the organic semiconductor layer. There is an effect of shortening the channel without using it.
[0055]
  In addition,Claim1DepartureAccording to Ming,The gate insulation film,It is formed to cover the surface and both sides of the gate electrode, DeThe rain electrode,Two divided drain electrodes facing each side surface of the gate electrodeYesThe semiconductor layer, DeRain electrode surfaceAndFormed to cover the surface and both sides of the gate insulation film, SoSource electrodeYesSince it has two split source electrodes facing each split drain electrode across the semiconductor layer,A channel is formed on both sides of the gate electrodeBecauseThe channel width can be widened, and the drain current can be increased. Also, SoSource electrodeIsSince it is divided into two divided source electrodes at the part that overlaps the gate electrode, compared with the case where it is not divided into two divided source electrodes, SoSource electrodeAndThe capacitance between the gate electrode and the gate electrode can be reduced, and the switching speed can be increased.
[0056]
  Claim2The invention of claim1'sIn the present invention, the gate insulating film is made of an oxide of a metal material that is a constituent material of the gate electrode, and has a relative dielectric constant greater than 9, so that a polyimide conventionally used as a material of the gate insulating film is used. Compared to the case where a material having a relative dielectric constant smaller than 9 is employed, a higher electric field effect can be obtained and the channel width can be widened, so that the drain current can be increased. . Moreover, since a gate insulating film can be formed by oxidizing a part of the gate electrode after forming the gate electrode during manufacturing, it can be manufactured with a simpler manufacturing process than in the past. Become.
[0057]
  Claim3The invention of claim2In the present invention, the metal material of the gate electrode is selected from the group consisting of Al, Zr, Ta, and La. This claim3According to the structure of this invention, there exists an effect that the said gate electrode can be formed by common semiconductor manufacturing processes, such as a vapor deposition method.
[0058]
  Claim4The invention of claim 1 to claim 13The organic field effect transistor according to any one of the above is integrated as a part of the circuit on the one surface of the insulating substrate. There is an effect that the integrated circuit device provided as a part can be manufactured by a simpler manufacturing process as compared with the related art.
[Brief description of the drawings]
[Figure 1]For reference example1A is a schematic plan view, and FIG. 2B is a cross-sectional view taken along line A-A ′ in FIG.
FIG. 2 is an operation explanatory diagram of the above.
FIG. 3 is a molecular structure diagram of an example of a p-type organic semiconductor material employed in the above.
FIG. 4 is a molecular structure diagram of an example of an n-type organic semiconductor material employed in the above.
FIG. 5 is a plan view of main processes for explaining the manufacturing method of the same.
FIG. 6 is a plan view of main processes for explaining the manufacturing method of the same.
FIG. 7 is a plan view of main processes for explaining the manufacturing method of the same.
FIG. 8 is a sectional view of a main process for explaining the manufacturing method according to the embodiment.
FIG. 9 is a view for explaining the above manufacturing method, and is a cross-sectional view taken along the line A-A ′ of FIG.
10 is a view for explaining the manufacturing method of the above, and is a cross-sectional view taken along the line A-A ′ of FIG.
FIG. 11 is a sectional view of a main process for explaining the manufacturing method according to the embodiment.
FIG. 12 is a sectional view of the main steps for explaining the manufacturing method according to the embodiment.
FIG. 13 is a sectional view of the main steps for explaining the manufacturing method described above.
FIG. 14 is a sectional view of the main steps for explaining the manufacturing method described above.
FIG. 15 EmbodimentState1A is a schematic plan view, and FIG. 2B is a cross-sectional view taken along line A-A ′ in FIG.
FIG. 16 is a circuit diagram of an inverter in a conventional example.
17A and 17B show an integrated circuit device according to a conventional example, in which FIG. 17A is a plan view, FIG. 17B is a sectional view taken along line AA ′ in FIG. is there.
[Explanation of symbols]
  1 Insulating substrate
  2p gate insulating film
  2n gate insulating film
  3p p-type organic semiconductor layer
  3n n-type organic semiconductor layer
  4 Pad
  5 Metal wiring
  Dp drain electrode
  Dn Drain electrode
  Gp gate electrode
  Gn gate electrode
  Sp source electrode
  Sn source electrode
  Tp p-channel organic field effect transistor
  Tn n-channel organic field effect transistor

Claims

A drain electrode formed on one surface of the insulating substrate; a source electrode spaced from the drain electrode in a thickness direction of the insulating substrate; an organic semiconductor layer at least partially interposed between the drain electrode and the source electrode; A gate electrode formed on the one surface of the insulating substrate so as to be separated from the drain electrode and controlling a conductance between the drain electrode and the source electrode; and a gate insulating film formed on a side surface of the gate electrode on the drain electrode side The gate electrode is formed so as to straddle the drain electrode, the organic semiconductor layer, and the source electrode in the thickness direction of the insulating substrate, and the gate insulating film covers the surface and both side surfaces of the gate electrode. The drain electrode has two divided drain electrodes facing each of both side surfaces of the gate electrode, and the organic semiconductor layer is It is formed so as to cover the surface and both side surfaces of the surface and the gate insulating film of the drain electrode, the source electrode is characterized by having two divided source electrode opposed to each respective split drain electrodes sandwiching the organic semiconductor layer Organic field effect transistor.

2. The organic field effect transistor according to claim 1, wherein the gate insulating film is made of an oxide of a metal material that is a constituent material of the gate electrode , and has a relative dielectric constant larger than 9 .

Metal material of the gate electrode, Al, Zr, Ta, organic field effect transistor according to claim 2 Symbol mounting, characterized in that it is selected from the group of La.

4. An integrated circuit device comprising: a circuit in which the organic field effect transistor according to claim 1 is integrated on the one surface of the insulating substrate as a part of the circuit.