JP4147931B2

JP4147931B2 - Semiconductor circuit

Info

Publication number: JP4147931B2
Application number: JP2002369367A
Authority: JP
Inventors: 功松本; 亮玉木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-12-20
Filing date: 2002-12-20
Publication date: 2008-09-10
Anticipated expiration: 2022-12-20
Also published as: JP2004201160A

Description

【０００１】
【発明の属する技術分野】
本発明は、上側電源電圧によって信号の動作点、即ち、振幅が０のときの直流電圧が決まっている入力信号を下側電源電圧によって動作点が決まる信号に変換する半導体回路に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタまたはバイポーラ−ＣＭＯＳプロセスで形成した混合回路において、高速信号を増幅する増幅回路部分には、バイポーラ素子として通常、高周波特性のよいｎｐｎトランジスタが使用されている。
【０００３】
図５は、ｎｐｎトランジスタを用いた差動増幅回路の一例を示している。こうした構成を有する差動増幅回路において、出力信号の動作点Ｖ_out は、次式によって与えられる。
【０００４】
【数１】
Ｖ_out ＝Ｖ_CC−ｒ₁ ・Ｉ₀ ／2
【０００５】
数１において、ｒ₁ は差動増幅回路の負荷をなす抵抗素子Ｒ１とＲ２の抵抗値を示し、Ｉ₀ は電流源の電流値を示す。数１から分かるように、この差動増幅回路の出力信号の動作点は、上側電源電圧、即ち電源電圧Ｖ_CCによって決まる。
【０００６】
このような差動増幅回路を複数段直列接続した場合には問題ないが、出力信号の動作点が下側電源電圧、例えば、接地電位ＧＮＤによって決まるような出力形態が要求される場合がある。このとき、信号の動作点を変換する動作点変換回路が必要となる。
図６には、信号の動作点を変換する回路、即ち、電源電圧Ｖ_CCによって動作点が決まる入力信号を接地電位によって動作点が決まる出力信号に変換するための動作点変換回路の一例を示している。
【０００７】
図６に示す回路は、電源電圧Ｖ_CCによって動作点が決まる入力信号ＩＮとその差動信号ＩＮＢが入力されるとき、出力信号の動作点は次式によって求められる。
【０００８】
【数２】
Ｖ_out ＝ｒ₃ ・Ｉ₁ ＋Ｖ_BE
【０００９】
数２において、Ｖ_BEはｎｐｎトランジスタのベース−エミッタ間電圧を示し、ｒ₃はＲ５とＲ６の抵抗値を示している。また、電流Ｉ₁ は、トランジスタＱ３とＱ４のエミッタ電流を示し、次式によって計算される。
【００１０】
【数３】
Ｉ₁ ＝（Ｖ_CC−ｒ₁ ・Ｉ₀ ／２−２Ｖ_BE）／（ｒ₂ ＋ｒ₃ ）
【００１１】
数３において、Ｖ_BEはトランジスタＱ３，Ｑ４，Ｑ５及びＱ６のベース−エミッタ間電圧を示し、ｒ₂ は抵抗素子Ｒ３とＲ４の抵抗値、ｒ₃ は抵抗素子Ｒ５とＲ６の抵抗値を示している。
【００１２】
数２によれば、出力信号の動作点Ｖ_out が下側電源電圧、即ち接地電位によって決まる。図６に示す差動増幅回路を用いれば、動作点が電源電圧Ｖ_CCによって決まる入力信号に対して、動作点が接地電位によって決まる出力信号を得ることができる。
【００１３】
【特許文献１】
特開平５−１５０８４８号公報
【００１４】
【発明が解決しようとする課題】
ところで、上述した従来の半導体回路では、例えば、図６に示す半導体回路において、出力信号の動作点が見かけ上接地電位によって決まるが、数３から分かるように、数２に含まれている電流Ｉ₁ は、電源電圧Ｖ_CCに依存する。このため、数２によって計算される動作点Ｖ_out は、電源電圧Ｖ_CCに依存することなり、図６に示す回路を用いても、完全に接地電位によって動作点が決まる出力信号を得ることはできない。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、上側電源電圧により動作点が決まる入力信号に対して、下側電源電圧によって動作点が決まり、動作点が上側電源電圧の変動に影響されない出力信号を得ることができ、かつ高周波特性のよい半導体回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体回路は、入力信号に応じて、差動電圧信号を出力する差動増幅部と、基準信号に応じて、所定のバイアス電圧を発生するバイアス電圧発生部と、上記差動増幅部の出力に接続され、上記バイアス電圧発生部が発生したバイアス電圧によって電流源を構成する抵抗の値を可変して電流を制御し、上記差動増幅部の動作点を所定の電圧に設定して、当該動作点を基準とした出力電圧信号を出力する出力部とを有し、上記バイアス電圧発生部は、電源電圧の供給端子と基準電位との間に直列接続されている第１の抵抗素子、第１のバイアストランジスタ、及び第１の電流源トランジスタと、制御端子が上記第１の抵抗素子と上記第１のバイアストランジスタとの接続ノードに接続され、一方の端子が電源電圧の供給端子に接続され、他方の端子が上記第１のバイアストランジスタの制御端子に接続され、上記第１のバイアストランジスタの制御端子に第１のバイアス電圧を供給するバイアス制御トランジスタと、一方の入力端子が上記第１のバイアストランジスタと上記第１の電流源トランジスタとの接続ノードに接続され、他方の入力端子が基準バイアス電圧が入力される信号端子に接続され、出力端子が上記第１の電流源トランジスタの制御端子に接続され、上記第１の電流源トランジスタの制御端子に第２のバイアス電圧を供給する差動増幅回路とを有し、上記出力部は、上記差動増幅部の一方の出力端子と上記基準電位との間に直列接続されている第２のバイアストランジスタと第２の電流源トランジスタと、上記差動増幅部の他方の出力端子と上記基準電位との間に直列接続されている第３のバイアストランジスタと第３の電流源トランジスタとを有し、上記第２と第３のバイアストランジスタの制御端子に上記第１のバイアス電圧が印加され、上記第２と第３の電流源トランジスタの制御端子に上記第２のバイアス電圧が印加される。
【００１９】
また、本発明では、好適には、上記バイアス電圧発生部は、電源電圧の供給端子と基準電位との間に直列接続されている第１の抵抗素子、第１のバイアストランジスタ、及び第１の電流源トランジスタと、一方の入力端子が上記第１のバイアストランジスタと上記第１の電流源トランジスタとの接続ノードに接続され、他方の入力端子が基準バイアス電圧が入力される信号端子に接続され、出力端子が上記第１の電流源トランジスタの制御端子に接続され、上記第１の電流源トランジスタの制御端子に第２のバイアス電圧を供給する差動増幅回路とを有し、上記第１の抵抗素子と上記第１のバイアストランジスタとの接続点が、当該第１のバイアストランジスタの制御端子に接続され、当該第１のバイアストランジスタの制御端子が第１のバイアス電圧に保持される。
【００２０】
本発明によれば、バイアス電圧発生部において、基準バイアス電圧に応じて、差動増幅回路によって第２のバイアス電圧を発生し、また、バイアス制御トランジスタによって第１のバイアス電圧を発生し、第１のバイアス電圧を出力部の第２と第３のバイアストランジスタの制御端子に印加し、第２のバイアス電圧を出力部の第２と第３の電流源トランジスタの制御端子に印加する。これによって、基準バイアス電圧に応じて、出力部の第２及び第３のバイアストランジスタの端子電圧が制御されるので、電源電圧に応じて動作点が制御される入力信号に対して、上記基準バイアス電圧に応じて動作点が制御される出力信号を得ることができる。
【００２１】
【発明の実施の形態】
第１実施形態
図１は本発明に係る半導体回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、差動増幅部１０、出力部２０、及びバイアス電圧発生部３０を有している。
【００２２】
以下、本実施形態の半導体回路の各構成部分について説明する。
差動増幅部１０は、図１に示すように、差動対をなしているｎｐｎトランジスタＱ１，Ｑ２、電流源ＩＳ０、及び負荷抵抗素子Ｒ１とＲ２によって構成されている。
図示のように、トランジスタＱ１とＱ２のエミッタ同士が電流源ＩＳ０に共通に接続され、コレクタがそれぞれ負荷抵抗素子Ｒ１とＲ２を介して、電源電圧Ｖ_CCが供給される電源端子に接続されている。また、トランジスタＱ１とＱ２のベースに、一対の差動信号ＩＮとＩＮＢがそれぞれ入力される。
差動増幅部１０によって、差動入力信号ＩＮとＩＮＢに応じて、振幅が増幅された差動信号Ｖ_O1とＶ_O2が出力される。
【００２３】
次に、出力部２０は、ｎｐｎトランジスタＱ３，Ｑ４及びｎＭＯＳトランジスタＮ１，Ｎ２によって構成されている。図１に示すように、トランジスタＱ３とＮ１は、差動増幅部１０のトランジスタＱ１のコレクタと接地電位ＧＮＤとの間に縦続接続され、トランジスタＱ４とＮ２は、差動増幅部１０のトランジスタＱ２のコレクタと接地電位ＧＮＤとの間に縦続接続されている。
【００２４】
トランジスタＱ３とＱ４のベースに、バイアス電圧発生部３０によって出力されるバイアス電圧Ｖ_bs1 が印加され、トランジスタＮ１とＮ２のゲートには、バイアス電圧発生部３０によって出力されるバイアス電圧Ｖ_bs2 が印加される。
【００２５】
バイアス電圧発生部３０は、抵抗素子Ｒ３、ｎｐｎトランジスタＱ５，Ｑ６、ｎＭＯＳトランジスタＮ３、及び演算増幅回路（オペアンプ）ＡＭＰ１によって構成されている。
【００２６】
抵抗素子Ｒ３、トランジスタＱ５及びＮ３は、電源電圧Ｖ_CCが供給される電源端子と接地電位ＧＮＤとの間に縦続接続されている。なお、抵抗素子Ｒ３の抵抗値は、差動増幅部１０の負荷抵抗素子Ｒ１とＲ２の抵抗のｍ倍（ｍ＞１、ｍは整数）に設定されている。また、トランジスタＮ３のオン抵抗は、同じゲート−ソース間バイアス電圧が供給される場合、出力部２０のトランジスタＮ１とＮ２のオン抵抗のｍ倍に設定されている。
【００２７】
トランジスタＱ６のコレクタが電源電圧Ｖ_CC側に接続され、ベースがトランジスタＱ５のコレクタに接続され、エミッタがトランジスタＱ５及び出力部２０のトランジスタＱ３とＱ４のベースに接続されている。
オペアンプＡＭＰ１の正の入力端子がトランジスタＱ５のエミッタに接続され、負の入力端子が基準電圧Ｖ_ref が入力される入力端子に接続され、出力端子がトランジスタＮ３及び出力部２０のトランジスタＮ１，Ｎ２のゲートに接続されている。
【００２８】
バイアス電圧発生部３０において、基準電圧Ｖ_ref に応じてバイアス電圧Ｖ_bs1 及びＶ_bs2 が生成される。
まず、オペアンプＡＭＰ１によって、トランジスタＱ５のエミッタ、即ち、トランジスタＮ３のドレインが基準電圧Ｖ_ref と同じレベルに保持されている。
例えば、トランジスタＱ５のエミッタ電圧が下がって基準電圧Ｖ_ref よりも低くなると、オペアンプＡＭＰ１の出力電圧Ｖ_bs2 も低くなる。これに応じて、トランジスタＮ３のオン抵抗が大きくなり、トランジスタＱ５のエミッタ電圧が上昇するように制御される。逆に、トランジスタＱ５のエミッタ電圧が上がって基準電圧Ｖ_ref よりも高くなると、オペアンプＡＭＰ１の出力電圧Ｖ_bs2 も高くなる。これに応じて、トランジスタＮ３のオン抵抗が小さくなり、トランジスタＱ５のエミッタ電圧が下がるように制御される。
【００２９】
このように、オペアンプＡＭＰ１の制御により、トランジスタＱ５のエミッタを基準電圧Ｖ_ref とほぼ同じ電位に保持するように、オペアンプＡＭＰ１の出力電圧、即ちバイアス電圧Ｖ_bs2 の電圧レベルが制御される。
【００３０】
ここで、トランジスタＱ５とＱ６のベース−エミッタ間電圧をともにＶ_BEとすると、トランジスタＱ５のベース電位がＶ_ref ＋Ｖ_BEとなり、さらに、トランジスタＱ６のベース電位がＶ_ref ＋２Ｖ_BEとなる。トランジスタＱ５のベース電圧がバイアス電圧Ｖ_bs1 として、出力部２０に出力される。
【００３１】
即ち、バイアス電圧発生部３０によって、基準電圧Ｖ_ref に応じて設定されるバイアス電圧Ｖ_bs1 とＶ_bs2 が出力される。これらのバイアス電圧に応じて、出力部２０において、トランジスタＱ３とＱ４の電流が決まり、よってトランジスタＱ３とＱ４のコレクタの直流電圧が決まり、即ち、出力信号の動作点Ｖ_out が決まる。
【００３２】
次に、本実施形態の半導体回路の動作について説明する。
差動増幅部１０において、差動入力信号ＩＮとＩＮＢに応じて、増幅信号Ｖ_O1とＶ_O2がトランジスタＱ１とＱ２のコレクタから出力される。なお、差動入力信号の振幅が０のとき、即ち、入力信号ＩＮとＩＮＢのレベルが等しいとき、出力信号Ｖ_O1とＶ_O2のレベルが等しくなる。このとき出力信号Ｖ_O1とＶ_O2の電圧は、出力信号の動作点である。
【００３３】
出力部２０において、トランジスタＱ３とＱ４のエミッタ電圧は、バイアス電圧発生部３０のトランジスタＱ５のエミッタ電圧と同じレベル、即ち、Ｖ_ref に保持され、トランジスタＱ３とＱ４のベース電圧は、トランジスタＱ５のベース電圧と同じくレベル、即ち、Ｖ_ref ＋Ｖ_BEに保持され、さらに、トランジスタＱ３とＱ４のコレクタ電圧は、トランジスタＱ５のコレクタと同じく、Ｖ_ref ＋２Ｖ_BEに保持されている。このように、本実施形態の半導体回路の出力部２０において、トランジスタＱ３及びＱ４のコレクタから同じ動作点をもつ差動出力信号が得られる。
【００３４】
本実施形態の半導体回路において、バイアス電圧発生部３０のトランジスタＱ５，Ｑ６と出力部２０のトランジスタＱ３，Ｑ４などによって、カレントミラー回路が構成されている。当該カレントミラー回路において、トランジスタＱ６のエミッタ電圧、即ち、バイアス電圧Ｖ_bs1 は、トランジスタＱ３，Ｑ４及びＱ５のベースに印加される。トランジスタＱ３，Ｑ４の電流Ｉ２、及びトランジスタＱ５の電流Ｉ３は、バイアス電圧Ｖ_bs1 に応じて決まる。
【００３５】
なお、上述したように、抵抗素子Ｒ３の抵抗値は、抵抗素子Ｒ１とＲ２の抵抗値のｍ倍に設定され、また、トランジスタＮ３のオン抵抗もトランジスタＮ１とＮ２のオン抵抗のｍ倍に設定されているので、トランジスタＱ５のエミッタ電流Ｉ３は、トランジスタＱ３とＱ４のエミッタ電流Ｉ２の１／ｍになる。このため、バイアス電圧Ｖ_bs1 によって出力部２０のトランジスタＱ３とＱ４のベース及びコレクタ電圧を高い感度で制御できる。即ち、出力動作点の制御感度を高く設定できる。
【００３６】
以上説明したように、本実施形態の半導体回路によれば、バイアス電圧発生部３０において、基準電圧Ｖ_ref に従ってバイアス電圧Ｖ_bs1 を出力し、これに応じてトランジスタＱ３，Ｑ４及びＱ５のエミッタ電圧が基準電圧Ｖ_ref とほぼ同じレベルに制御される。また、トランジスタＱ６のエミッタ電圧をバイアス電圧Ｖ_bs2 として、トランジスタＱ３，Ｑ４及びＱ５のベースに供給し、これらのトランジスタのエミッタ電流を制御する。その結果、トランジスタＱ３とＱ４のコレクタ電圧は、トランジスタＱ５のコレクタ電圧と同じく、ほぼＶ_ref ＋２Ｖ_BEに制御されるので、差動増幅部１０の出力信号Ｖ_O1とＶ_O2の動作点は、電源電圧Ｖ_CCに依存せず、基準電圧Ｖ_ref に応じてほぼＶ_ref ＋２Ｖ_BEに保持される。
【００３７】
このように、本実施形態によれば、同じ動作点をもつ一対の差動出力信号が得られる。また、本実施形態の半導体回路において、差動増幅部１０の信号出力経路上抵抗素子が含まれていないため、高周波特性が優れる。
【００３８】
第２実施形態
図２は本発明に係る半導体回路の第２の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、差動増幅部１０、出力部２０Ａ、及びバイアス電圧発生部３０Ａを有している。
【００３９】
本実施形態の半導体回路は、図１に示す本発明の第１の実施形態の半導体回路に較べて、出力部２０Ａ及び３０Ａの構成が異なり、差動増幅部１０の構成は同じである。以下、本実施形態の半導体回路が第１の実施形態の半導体回路と異なる点について説明する。
【００４０】
図２に示すように、出力部２０Ａにおいて、トランジスタＱ３のコレクタと差動増幅部１０の負荷抵抗Ｒ１との間に抵抗素子Ｒ４が接続され、トランジスタＱ４のコレクタと差動増幅部１０の負荷抵抗Ｒ２との間に抵抗素子Ｒ５が接続されている。そして、出力信号がトランジスタＱ３またはＱ４の何れかのコレクタより取り出すことができる。
【００４１】
また、バイアス電圧発生部３０Ａにおいて、トランジスタＱ５のコレクタと抵抗素子Ｒ３の間に抵抗素子Ｒ６が接続されている。
なお、抵抗素子Ｒ６の抵抗値は、抵抗素子Ｒ４とＲ５の抵抗値のｍ倍に設定されている。
【００４２】
即ち、本実施形態の半導体回路では、図１に示す本発明の第１の実施形態の半導体回路に較べて、出力部２０Ａに抵抗素子Ｒ４とＲ５が追加され、バイアス電圧発生部３０Ａには抵抗素子Ｒ６が追加される。
なお、本実施形態において、バイアス電圧発生回路３０Ａによって生成されるバイアス電圧Ｖ_bs1 とＶ_bs2 は、上述した第１の実施形態のそれぞれのバイアス電圧と同じである。また、出力信号の動作点も上述した第１の実施形態の出力信号の動作点と同じである。
【００４３】
出力部２０Ａにおいて、抵抗素子Ｒ４とＲ５を追加することによって、差動増幅部１０の出力信号の動作点と出力部２０Ａの出力信号の動作力点とが分離されている。即ち、差動増幅部１０のトランジスタＱ１のコレクタと出力部２０ＡのトランジスタＱ３のコレクタとが分離され、同様に差動増幅部１０のトランジスタＱ２のコレクタと出力部２０ＡのトランジスタＱ４のコレクタとが分離される。このため、差動増幅部１０において、トランジスタＱ１とＱ２の動作点の設計マージンをより大きく取れ、動作点の設計を容易にできる。
【００４４】
なお、図２に示すように、出力部２０Ａにおいて、抵抗素子Ｒ４とＲ５は、信号の出力経路上に設けられているので、抵抗素子Ｒ４とＲ５によって、出力信号の高周波特性が若干影響を受けることがあるが、要求される高周波特性に応じて、抵抗素子Ｒ４，Ｒ５及びＲ６の抵抗値を適宜設定することによって、抵抗素子による高周波特性への影響を抑制できる。
【００４５】
以上説明したように、本実施形態の半導体回路によれば、出力部２０Ａ及びバイアス電圧発生部３０Ａにおいて、抵抗素子Ｒ４，Ｒ５及びＲ６をそれぞれ追加することによって、差動増幅部１０の動作点の設計を容易にすることができ、また、抵抗素子Ｒ４，Ｒ５及びＲ６の抵抗値を適宜設定することによって、高周波特性への影響を最小限に抑制することができる。
【００４６】
第３実施形態
図３は本発明に係る半導体回路の第３の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、差動増幅部１０、出力部２０Ｂ、及びバイアス電圧発生部３０Ｂを有している。
【００４７】
本実施形態の半導体回路は、図１に示す本発明の第１の実施形態の半導体回路に較べて、バイアス電圧発生部３０Ｂの構成が異なる。なお、本実施形態の出力部２０Ｂにおいて、その構成は本発明の第１の実施形態の出力部２０と同じである。ただし、トランジスタＱ３とＱ４に供給されるバイアス電圧Ｖ_bs1 が異なり、これによってコレクタ電圧も異なる。
なお、差動増幅部１０の構成は第１及び第２の実施形態の差動増幅部と同じである。
【００４８】
図３に示すように、本実施形態の半導体回路において、バイアス電圧発生部３０Ｂは、抵抗素子Ｒ３、ｎｐｎトランジスタＱ５、ｎＭＯＳトランジスタＮ３、及び演算増幅回路（オペアンプ）ＡＭＰ１によって構成されている。即ち、第１及び第２の実施形態のバイアス電圧発生部に較べて、トランジスタＱ６が省略される。
【００４９】
バイアス電圧発生部３０Ｂにおいて、図３に示すように、トランジスタＱ５のベースとコレクタが共通に接続されている。その接続点の電圧は、バイアス電圧Ｖ_bs1 として出力部２０Ｂに供給される。
【００５０】
トランジスタＱ５のベース電圧がオペアンプＡＭＰ１によって、基準電圧Ｖ_ref と同じレベルに保持される。このため、バイアス電圧発生部３０Ｂにおいて、バイアス電圧Ｖ_bs2 が基準電圧Ｖ_ref に応じて制御される。即ち、バイアス電圧Ｖ_bs2 は、上述した本発明の第１または第２の実施形態におけるバイアス電圧Ｖ_bs2 と同じである。しかし、本実施形態において、トランジスタＱ５のコレクタ電圧、即ち、バイアス電圧Ｖ_bs1 はトランジスタＱ５のベース電圧と同じく、Ｖ_ref ＋Ｖ_BEに保持されている。このため、出力部２０Ｂにおいて、トランジスタＱ３とＱ４のコレクタ電圧は同じく、Ｖ_ref ＋Ｖ_BEに保持されている。
【００５１】
このように、本実施形態の半導体回路において、出力部２０Ｂにおいて、トランジスタＱ３とＱ４のコレクタ電圧が基準電圧Ｖ_ref に応じて、Ｖ_ref ＋Ｖ_BEに保持されている。この電圧は、出力信号の動作点である。
【００５２】
以上説明したように、本実施形態によれば、出力部２０Ｂにおいて、出力信号の動作点が基準電圧Ｖ_ref に応じて、Ｖ_ref ＋Ｖ_BEに設定される。上述した本発明の第１及び第２の実施形態に較べて、出力信号の動作点がｎｐｎトランジスタのベース−エミッタ間電圧Ｖ_BE分だけ低くなる。即ち、本実施形態の半導体回路によれば、第１及び第２の実施形態の半導体回路に較べて、出力信号の動作点を低く保持され、低電源電圧化に好都合である。
【００５３】
第４実施形態
図４は本発明に係る半導体回路の第４の実施形態を示す回路図である。なお、本実施形態は、本発明の半導体回路の一応用例を示している。
図示のように、本実施形態の半導体回路は、差動増幅部１０、出力部２０、及びバイアス電圧発生部３０を有する信号動作点変換回路１００と、レーザダイオード駆動回路２００とを含む。本例の半導体回路は、例えば、光通信に用いられるレーザダイオードを所望の高周波信号で駆動するために利用できる。
【００５４】
本実施形態において、信号動作点変換回路１００は、上述した本発明の第１の実施形態の半導体回路と同じ構成を有する。即ち、信号動作点変換回路１００は、差動入力信号ＩＮとＩＮＢに応じて、増幅信号Ｖ_O1とＶ_O2を出力する。さらに、出力信号Ｖ_O1とＶ_O2の動作点は、電源電圧Ｖ_CCに依存せず、基準電圧Ｖ_refとバイアス電圧発生部のｎｐｎトランジスタのベース−エミッタ間電圧Ｖ_BEによって決まり、例えば、図４に示す回路例では、出力信号Ｖ_O1とＶ_O2の動作点は、Ｖ_ref ＋２Ｖ_BEに設定される。
【００５５】
なお、本実施形態において、信号動作点変換回路１００は、図４に示す構成例に限られることなく、上述した本発明の第２及び第３の実施形態の何れかによって構成することができる。
【００５６】
次に、レーザダイオード駆動回路２００の構成について説明する。
図４に示すように、レーザダイオード駆動回路２００は、バッファ部２１０と駆動部２２０を有している。
【００５７】
バッファ部２１０は、トランジスタＱ７とＱ８及び電流源ＩＳ１，ＩＳ２によって構成されている。図示のように、トランジスタＱ７とＱ８のエミッタに電流源ＩＳ１とＩＳ２がそれぞれ接続されている。トランジスタＱ７のベースに信号動作点変換回路１００の出力信号Ｖ_O1が入力され、そのエミッタから信号Ｖ_in1が出力される。また、トランジスタＱ８のベースに信号動作点変換回路１００の出力信号Ｖ_O2が入力され、そのエミッタから信号Ｖ_in2 が出力される。
【００５８】
即ち、バッファ部２１０において、トランジスタＱ７とＱ８により、エミッタフォロワがそれぞれ構成されている。このため、バッファ部の出力信号Ｖ_in1 の動作点は、入力信号Ｖ_O1に較べて、トランジスタＱ７のベース−エミッタ間電圧分だけ低くなり、同様に、出力信号Ｖ_in2 の動作点は、入力信号Ｖ_O2に較べて、トランジスタＱ８のベース−エミッタ間電圧分だけ低くなる。
【００５９】
駆動部２２０は、トランジスタＱ９とＱ１０、電流源ＩＳ３及びレーザダイオードＬＤ１によって構成されている。
図４に示すように、トランジスタＱ９とＱ１０のエミッタ同士が接続され、その接続点に電流源ＩＳ３が接続されている。即ち、トランジスタＱ９とＱ１０が動作対を形成し、電流源ＩＳ３によって当該差動対に電流が供給される。
【００６０】
レーザダイオードＬＤ１のアノードが電源電圧Ｖ_CCが入力される電源端子に接続され、カソードがトランジスタＱ１０のコレクタに接続されている。即ち、レーザダイオードＬＤ１がトランジスタＱ１０の負荷となる。トランジスタＱ１０の出力電流によってレーザダイオードＬＤ１が駆動されるので、駆動信号の周波数でスイッチングされ、レーザ光を発生する。
【００６１】
次に、本実施形態の半導体回路の全体の動作を説明する。
信号動作点変換回路１００の差動増幅部に差動信号ＩＮとＩＮＢが入力されると、差動増幅部によって増幅された信号Ｖ_O1とＶ_O2が得られる。なお、信号Ｖ_O1とＶ_O2の動作点が電源電圧Ｖ_CCに依存せず、バイアス電圧発生部に供給される基準電圧Ｖ_ref 及びトランジスタＱ５とＱ６のベース−エミッタ間電圧Ｖ_BEによって決まる。本実施形態の構成例では、出力信号Ｖ_O1とＶ_O2の動作点は、Ｖ_ref ＋２Ｖ_BEに設定されている。
【００６２】
信号動作点変換回路１００によって増幅され、かつ動作点が変換された出力信号Ｖ_O1とＶ_O2がレーザダイオード駆動回路２００のバッファ部２１０に入力される。バッファ部２１０において、トランジスタＱ９とＱ１０で構成されたエミッタフォロワによって、動作点がＶ_ref ＋Ｖ_BEに設定された信号Ｖ_in1 とＶ_in2 が出力される。バッファ部２１０の出力信号Ｖ_in1 が駆動部２２０のトランジスタＱ９のベースに印加され、出力信号Ｖ_in2 が駆動部２２０のトランジスタＱ１０のベースに印加される。
駆動部２２０において、入力信号Ｖ_in1 とＶ_in2 に応じて、電流源ＩＳ３の電流がスイッチングされ、レーザダイオードＬＤ１に供給される。
【００６３】
このため、本実施形態の半導体回路において、差動入力信号ＩＮとＩＮＢに応じて、レーザダイオードＬＤ１が駆動される。信号動作点変換回路１００及びレーザダイオード駆動回路２００は、高周波特性の優れるｎｐｎトランジスタによって構成されているので、高い周波数でレーザダイオードＬＤ１を駆動することができる。さらに、信号動作点変換回路１００によって、動作点が電源電圧Ｖ_CCに依存する差動入力信号ＩＮとＩＮＢに応じて、動作点が電源電圧に依存せず、基準電圧Ｖ_ref によって決められた出力信号Ｖ_O1とＶ_O2が得られるので、電源電圧Ｖ_CCの変動に影響されることなく、一定の電流でレーザダイオードＬＤ１を駆動することができる。
【００６４】
以上説明したように、本実施形態の半導体回路によれば、信号動作点変換回路１００を用いて、動作点が電源電圧Ｖ_CCに依存する差動入力信号ＩＮとＩＮＢを増幅し、動作点が一定に保持されている差動出力信号Ｖ_O1とＶ_O2を得る。そして、差動信号Ｖ_O1とＶ_O2に応じて、レーザダイオードＬＤ１にスイッチングされた駆動電流を供給する。このため、電源電圧Ｖ_CCの変動に影響されることなく、一定の駆動電流をレーザダイオードＬＤ１に供給できる。また、レーザダイオード駆動回路２００に供給される差動信号Ｖ_O1とＶ_O2の動作点が基準電圧Ｖ_ref によって低電圧側に設定されるので、低電源電圧の場合でもレーザダイオードＬＤ１を所望の振幅で駆動することができ、ダイナミックレンジが広く取れる駆動回路を実現でき、さらに、高い周波数でレーザダイオードを駆動することができ、高速、大容量な光通信に適用できる。
【００６５】
なお、上述した本発明の各実施形態において、出力部とバイアス電圧発生部は、Ｂｉ−ＣＭＯＳの回路を用いているが、本発明はこれに限定されることなく、例えば、出力部及びバイアス電圧発生部のｎＭＯＳトランジスタＮ１，Ｎ２とＮ３をバイポーラトランジスタに置き換えることが可能である。また、所望の周波数特性が満たされれば、差動増幅部、出力部及びバイアス電圧発生部に使用されているバイポーラトランジスタをＭＯＳトランジスタに置き換えることも可能である。
【００６６】
【発明の効果】
以上説明したように、本発明の半導体回路によれば、上側電源電圧により動作点が決まる入力信号に対して、下側電源電圧によって動作点が決まり、かつ動作点が上側電源電圧の変動に影響されない出力信号を得ることができる。
また、本発明の半導体回路を用いることによって、高周波帯域でも優れた入出力特性を実現でき、電源電圧の変動に依存せず、安定した動作点をもつ出力信号を獲得でき、かつ低電源電圧でも動作でき、ダイナミックレンジの広い増幅回路を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体回路の第１の実施形態を示す回路図である。
【図２】本発明に係る半導体回路の第２の実施形態を示す回路図である。
【図３】本発明に係る半導体回路の第３の実施形態を示す回路図である。
【図４】本発明に係る半導体回路の第４の実施形態を示す回路図である。
【図５】従来の差動増幅回路の一例を示す回路図である。
【図６】動作点変換機能を有する従来の半導体回路の一構成例を示す回路図である。
【符号の説明】
１０…差動増幅部、２０，２０Ａ，２０Ｂ…出力部、３０，３０Ａ，３０Ｂ…バイアス電圧発生部、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor circuit that converts an operating point of a signal by an upper power supply voltage, that is, an input signal whose DC voltage is determined when the amplitude is 0 into a signal whose operating point is determined by a lower power supply voltage.
[0002]
[Prior art]
In a mixed circuit formed by a bipolar transistor or a bipolar-CMOS process, an npn transistor having good high-frequency characteristics is usually used as a bipolar element in an amplifier circuit portion that amplifies a high-speed signal.
[0003]
FIG. 5 shows an example of a differential amplifier circuit using npn transistors. In the differential amplifier circuit having such a configuration, the operating point V of the output signal_out Is given by:
[0004]
[Expression 1]
V_out = V_CC-R₁ ・ I₀ / 2
[0005]
In Equation 1, r₁ Indicates the resistance values of the resistance elements R1 and R2 forming the load of the differential amplifier circuit.₀ Indicates the current value of the current source. As can be seen from Equation 1, the operating point of the output signal of this differential amplifier circuit is the upper power supply voltage, that is, the power supply voltage V_CCIt depends on.
[0006]
There is no problem when a plurality of such differential amplifier circuits are connected in series, but there is a case where an output form is required in which the operating point of the output signal is determined by the lower power supply voltage, for example, the ground potential GND. At this time, an operating point conversion circuit for converting the operating point of the signal is required.
FIG. 6 shows a circuit for converting an operating point of a signal, that is, a power supply voltage V_CC1 shows an example of an operating point conversion circuit for converting an input signal whose operating point is determined by the above into an output signal whose operating point is determined by a ground potential.
[0007]
The circuit shown in FIG._CCWhen the input signal IN whose operating point is determined by and the differential signal INB are input, the operating point of the output signal is obtained by the following equation.
[0008]
[Expression 2]
V_out = R_Three ・ I₁ + V_BE
[0009]
In Equation 2, V_BEIndicates the base-emitter voltage of the npn transistor, r_ThreeIndicates the resistance values of R5 and R6. Also, the current I₁ Indicates the emitter currents of the transistors Q3 and Q4 and is calculated by the following equation.
[0010]
[Equation 3]
I₁ = (V_CC-R₁ ・ I₀ / 2-2V_BE) / (R₂ + R_Three )
[0011]
In Equation 3, V_BEDenotes the base-emitter voltage of transistors Q3, Q4, Q5 and Q6, r₂ Is the resistance value of the resistance elements R3 and R4, r_Three Indicates resistance values of the resistance elements R5 and R6.
[0012]
According to Equation 2, the operating point V of the output signal_out Is determined by the lower power supply voltage, that is, the ground potential. If the differential amplifier circuit shown in FIG. 6 is used, the operating point is the power supply voltage V_CCAn output signal whose operating point is determined by the ground potential can be obtained.
[0013]
[Patent Document 1]
Japanese Patent Laid-Open No. 5-150848
[0014]
[Problems to be solved by the invention]
By the way, in the above-described conventional semiconductor circuit, for example, in the semiconductor circuit shown in FIG. 6, the operating point of the output signal is apparently determined by the ground potential.₁ Is the power supply voltage V_CCDepends on. For this reason, the operating point V calculated by Equation 2_out Is the power supply voltage V_CCTherefore, even if the circuit shown in FIG. 6 is used, an output signal whose operating point is completely determined by the ground potential cannot be obtained.
[0015]
The present invention has been made in view of such circumstances, and an object of the present invention is to determine the operating point by the lower power supply voltage with respect to an input signal whose operating point is determined by the upper power supply voltage. An object of the present invention is to provide a semiconductor circuit that can obtain an output signal that is not affected by fluctuations and that has good high-frequency characteristics.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor circuit of the present invention includes a differential amplifier that outputs a differential voltage signal according to an input signal, and a bias voltage generator that generates a predetermined bias voltage according to a reference signal. And controlling the current by changing the value of the resistor constituting the current source according to the bias voltage generated by the bias voltage generator and controlling the current. And an output section that outputs an output voltage signal with the operating point as a reference.The bias voltage generator includes a first resistance element, a first bias transistor, and a first current source transistor connected in series between a power supply voltage supply terminal and a reference potential, and a control terminal Connected to a connection node between the first resistance element and the first bias transistor, one terminal is connected to a power supply voltage supply terminal, and the other terminal is connected to a control terminal of the first bias transistor. A bias control transistor for supplying a first bias voltage to the control terminal of the first bias transistor, and one input terminal connected to a connection node between the first bias transistor and the first current source transistor. The other input terminal is connected to the signal terminal to which the reference bias voltage is input, and the output terminal is connected to the control terminal of the first current source transistor. It is continued, and the differential amplifier circuit for supplying a second bias voltage to the control terminal of the first current source transistorHaveThe output section includes a second bias transistor and a second current source transistor connected in series between one output terminal of the differential amplifier section and the reference potential, and the differential amplifier section A third bias transistor and a third current source transistor are connected in series between the other output terminal and the reference potential, and the first and third bias transistors are connected to the control terminals of the first and third bias transistors. And the second bias voltage is applied to the control terminals of the second and third current source transistors..
[0019]
In the present invention, it is preferable that the bias voltage generator includes a first resistor element, a first bias transistor, and a first resistor connected in series between a power supply voltage supply terminal and a reference potential. A current source transistor, and one input terminal is connected to a connection node between the first bias transistor and the first current source transistor, and the other input terminal is connected to a signal terminal to which a reference bias voltage is input; A differential amplifying circuit having an output terminal connected to the control terminal of the first current source transistor and supplying a second bias voltage to the control terminal of the first current source transistor; A connection point between the element and the first bias transistor is connected to a control terminal of the first bias transistor, and the control terminal of the first bias transistor is connected to the first buffer transistor. It is held tomorrow voltage.
[0020]
According to the present invention, the bias voltage generation unit generates the second bias voltage by the differential amplifier circuit according to the reference bias voltage, and generates the first bias voltage by the bias control transistor. Is applied to the control terminals of the second and third bias transistors of the output section, and the second bias voltage is applied to the control terminals of the second and third current source transistors of the output section. As a result, the terminal voltages of the second and third bias transistors of the output unit are controlled according to the reference bias voltage, so that the reference bias is applied to the input signal whose operating point is controlled according to the power supply voltage. An output signal whose operating point is controlled according to the voltage can be obtained.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
First embodiment
FIG. 1 is a circuit diagram showing a first embodiment of a semiconductor circuit according to the present invention.
As shown in the figure, the semiconductor circuit of the present embodiment includes a differential amplification unit 10, an output unit 20, and a bias voltage generation unit 30.
[0022]
Hereinafter, each component of the semiconductor circuit of this embodiment will be described.
As shown in FIG. 1, the differential amplifying unit 10 includes npn transistors Q1 and Q2 forming a differential pair, a current source IS0, and load resistance elements R1 and R2.
As shown in the figure, the emitters of the transistors Q1 and Q2 are connected in common to the current source IS0, and the collectors are connected to the power source voltage V1 via the load resistance elements R1 and R2, respectively._CCIs connected to the power supply terminal to which is supplied. A pair of differential signals IN and INB are input to the bases of the transistors Q1 and Q2, respectively.
The differential signal V whose amplitude is amplified by the differential amplifier 10 in accordance with the differential input signals IN and INB._O1And V_O2Is output.
[0023]
Next, the output unit 20 includes npn transistors Q3 and Q4 and nMOS transistors N1 and N2. As shown in FIG. 1, the transistors Q3 and N1 are connected in cascade between the collector of the transistor Q1 of the differential amplifier 10 and the ground potential GND, and the transistors Q4 and N2 are connected to the transistor Q2 of the differential amplifier 10. Cascade connection is made between the collector and the ground potential GND.
[0024]
The bias voltage V output by the bias voltage generator 30 is applied to the bases of the transistors Q3 and Q4._bs1 Is applied to the gates of the transistors N1 and N2, and the bias voltage V output from the bias voltage generator 30 is applied to the gates of the transistors N1 and N2._bs2 Is applied.
[0025]
The bias voltage generator 30 includes a resistance element R3, npn transistors Q5 and Q6, an nMOS transistor N3, and an operational amplifier circuit (op-amp) AMP1.
[0026]
Resistor element R3 and transistors Q5 and N3 are connected to power supply voltage V_CCAre connected in cascade between the power supply terminal to which the voltage is supplied and the ground potential GND. The resistance value of the resistance element R3 is set to m times the resistance of the load resistance elements R1 and R2 of the differential amplifying unit 10 (m> 1, m is an integer). The on-resistance of the transistor N3 is set to m times the on-resistance of the transistors N1 and N2 of the output unit 20 when the same gate-source bias voltage is supplied.
[0027]
The collector of the transistor Q6 is the power supply voltage V_CCThe base is connected to the collector of the transistor Q5, and the emitter is connected to the base of the transistor Q5 and the transistors Q3 and Q4 of the output unit 20.
The positive input terminal of the operational amplifier AMP1 is connected to the emitter of the transistor Q5, and the negative input terminal is the reference voltage V_ref Is connected to the input terminal to which is input, and the output terminal is connected to the gate of the transistor N3 and the transistors N1 and N2 of the output unit 20.
[0028]
In the bias voltage generator 30, the reference voltage V_ref Depending on the bias voltage V_bs1 And V_bs2 Is generated.
First, by the operational amplifier AMP1, the emitter of the transistor Q5, that is, the drain of the transistor N3 is connected to the reference voltage V_ref Is held at the same level.
For example, the emitter voltage of the transistor Q5 decreases and the reference voltage V_ref Is lower than the output voltage V of the operational amplifier AMP1._bs2 Also lower. Accordingly, the ON resistance of the transistor N3 is increased, and the emitter voltage of the transistor Q5 is controlled to increase. On the contrary, the emitter voltage of the transistor Q5 increases and the reference voltage V_ref Becomes higher than the output voltage V of the operational amplifier AMP1._bs2 Also gets higher. In response to this, the on-resistance of the transistor N3 is reduced, and the emitter voltage of the transistor Q5 is controlled to decrease.
[0029]
Thus, the control of the operational amplifier AMP1 controls the emitter of the transistor Q5 to the reference voltage V._ref The output voltage of the operational amplifier AMP1, that is, the bias voltage V_bs2 The voltage level of is controlled.
[0030]
Here, the base-emitter voltages of the transistors Q5 and Q6 are both set to V_BEThen, the base potential of the transistor Q5 is V_ref + V_BEFurthermore, the base potential of the transistor Q6 is V_ref + 2V_BEIt becomes. The base voltage of transistor Q5 is bias voltage V_bs1 Is output to the output unit 20.
[0031]
That is, the reference voltage V is generated by the bias voltage generator 30._ref Bias voltage V set according to_bs1 And V_bs2 Is output. In accordance with these bias voltages, in the output unit 20, the currents of the transistors Q3 and Q4 are determined, and therefore the DC voltage of the collectors of the transistors Q3 and Q4 is determined, that is, the operating point V of the output signal._out Is decided.
[0032]
Next, the operation of the semiconductor circuit of this embodiment will be described.
In the differential amplifying unit 10, the amplified signal V in accordance with the differential input signals IN and INB_O1And V_O2Is output from the collectors of the transistors Q1 and Q2. When the amplitude of the differential input signal is 0, that is, when the levels of the input signals IN and INB are equal, the output signal V_O1And V_O2Level is equal. At this time, the output signal V_O1And V_O2Is the operating point of the output signal.
[0033]
In the output unit 20, the emitter voltages of the transistors Q3 and Q4 are at the same level as the emitter voltage of the transistor Q5 of the bias voltage generating unit 30, that is, V_ref The base voltages of the transistors Q3 and Q4 are at the same level as the base voltage of the transistor Q5, that is, V_ref + V_BEFurthermore, the collector voltage of the transistors Q3 and Q4 is V V as in the collector of the transistor Q5._ref + 2V_BEIs held in. Thus, in the output part 20 of the semiconductor circuit of this embodiment, a differential output signal having the same operating point is obtained from the collectors of the transistors Q3 and Q4.
[0034]
In the semiconductor circuit of the present embodiment, the transistors Q5 and Q6 of the bias voltage generating unit 30 and the transistors Q3 and Q4 of the output unit 20 constitute a current mirror circuit. In the current mirror circuit, the emitter voltage of the transistor Q6, that is, the bias voltage V_bs1 Is applied to the bases of transistors Q3, Q4 and Q5. The current I2 of the transistors Q3 and Q4 and the current I3 of the transistor Q5 are the bias voltage V_bs1 It depends on.
[0035]
As described above, the resistance value of the resistance element R3 is set to m times the resistance value of the resistance elements R1 and R2, and the on-resistance of the transistor N3 is also set to m times the on-resistance of the transistors N1 and N2. Therefore, the emitter current I3 of the transistor Q5 is 1 / m of the emitter current I2 of the transistors Q3 and Q4. For this reason, the bias voltage V_bs1 Thus, the base and collector voltages of the transistors Q3 and Q4 of the output unit 20 can be controlled with high sensitivity. That is, the control sensitivity of the output operating point can be set high.
[0036]
As described above, according to the semiconductor circuit of this embodiment, the bias voltage generator 30 has the reference voltage V_ref According to the bias voltage V_bs1 In response to this, the emitter voltages of the transistors Q3, Q4 and Q5 are changed to the reference voltage V_ref Is controlled to approximately the same level. Further, the emitter voltage of the transistor Q6 is set to the bias voltage V_bs2 Are supplied to the bases of the transistors Q3, Q4 and Q5 to control the emitter currents of these transistors. As a result, the collector voltages of the transistors Q3 and Q4 are almost equal to the collector voltage of the transistor Q5._ref + 2V_BEThe output signal V of the differential amplifier 10 is controlled by_O1And V_O2Is the power supply voltage V_CCThe reference voltage V_ref Almost V depending on_ref + 2V_BERetained.
[0037]
Thus, according to this embodiment, a pair of differential output signals having the same operating point can be obtained. In addition, since the semiconductor circuit of the present embodiment does not include a resistance element on the signal output path of the differential amplifier 10, the high frequency characteristics are excellent.
[0038]
Second embodiment
FIG. 2 is a circuit diagram showing a second embodiment of the semiconductor circuit according to the present invention.
As illustrated, the semiconductor circuit of the present embodiment includes a differential amplifier 10, an output unit 20A, and a bias voltage generator 30A.
[0039]
The semiconductor circuit of this embodiment differs from the semiconductor circuit of the first embodiment of the present invention shown in FIG. 1 in the configuration of the output units 20A and 30A, and the configuration of the differential amplifier unit 10 is the same. Hereinafter, differences of the semiconductor circuit of the present embodiment from the semiconductor circuit of the first embodiment will be described.
[0040]
As shown in FIG. 2, in the output unit 20A, a resistance element R4 is connected between the collector of the transistor Q3 and the load resistor R1 of the differential amplifying unit 10, and the collector of the transistor Q4 and the load resistance of the differential amplifying unit 10 are connected. A resistance element R5 is connected to R2. An output signal can be taken out from the collector of either transistor Q3 or Q4.
[0041]
In the bias voltage generating unit 30A, a resistor element R6 is connected between the collector of the transistor Q5 and the resistor element R3.
The resistance value of the resistance element R6 is set to m times the resistance value of the resistance elements R4 and R5.
[0042]
That is, in the semiconductor circuit of the present embodiment, compared to the semiconductor circuit of the first embodiment of the present invention shown in FIG. 1, resistance elements R4 and R5 are added to the output unit 20A, and a resistance is generated in the bias voltage generating unit 30A. Element R6 is added.
In the present embodiment, the bias voltage V generated by the bias voltage generation circuit 30A._bs1 And V_bs2 Are the same as the respective bias voltages of the first embodiment described above. The operating point of the output signal is also the same as the operating point of the output signal of the first embodiment described above.
[0043]
In the output unit 20A, by adding resistance elements R4 and R5, the operating point of the output signal of the differential amplifying unit 10 and the operating force point of the output signal of the output unit 20A are separated. That is, the collector of the transistor Q1 of the differential amplifier 10 and the collector of the transistor Q3 of the output unit 20A are separated, and similarly, the collector of the transistor Q2 of the differential amplifier 10 and the collector of the transistor Q4 of the output unit 20A are separated. Is done. For this reason, in the differential amplifier 10, the design margin of the operating points of the transistors Q1 and Q2 can be made larger, and the operating points can be easily designed.
[0044]
As shown in FIG. 2, in the output unit 20A, since the resistance elements R4 and R5 are provided on the signal output path, the high frequency characteristics of the output signal are slightly affected by the resistance elements R4 and R5. In some cases, depending on the required high frequency characteristics, the resistance values of the resistance elements R4, R5, and R6 are appropriately set to suppress the influence of the resistance elements on the high frequency characteristics.
[0045]
As described above, according to the semiconductor circuit of the present embodiment, by adding the resistance elements R4, R5, and R6 to the output unit 20A and the bias voltage generation unit 30A, respectively, the operating point of the differential amplification unit 10 can be reduced. The design can be facilitated, and the influence on the high frequency characteristics can be suppressed to a minimum by appropriately setting the resistance values of the resistance elements R4, R5, and R6.
[0046]
Third embodiment
FIG. 3 is a circuit diagram showing a third embodiment of the semiconductor circuit according to the present invention.
As illustrated, the semiconductor circuit of the present embodiment includes a differential amplifier 10, an output unit 20B, and a bias voltage generator 30B.
[0047]
The semiconductor circuit of this embodiment differs from the semiconductor circuit of the first embodiment of the present invention shown in FIG. 1 in the configuration of the bias voltage generator 30B. Note that the configuration of the output unit 20B of the present embodiment is the same as that of the output unit 20 of the first embodiment of the present invention. However, the bias voltage V supplied to the transistors Q3 and Q4_bs1 And the collector voltage is also different.
The configuration of the differential amplifying unit 10 is the same as that of the differential amplifying units of the first and second embodiments.
[0048]
As shown in FIG. 3, in the semiconductor circuit of the present embodiment, the bias voltage generation unit 30B is configured by a resistor element R3, an npn transistor Q5, an nMOS transistor N3, and an operational amplifier circuit (op-amp) AMP1. That is, the transistor Q6 is omitted as compared with the bias voltage generators of the first and second embodiments.
[0049]
In the bias voltage generator 30B, as shown in FIG. 3, the base and collector of the transistor Q5 are connected in common. The voltage at the connection point is the bias voltage V_bs1 Is supplied to the output unit 20B.
[0050]
The base voltage of the transistor Q5 is changed by the operational amplifier AMP1 to the reference voltage V_ref Is held at the same level. For this reason, in the bias voltage generator 30B, the bias voltage V_bs2 Is the reference voltage V_ref It is controlled according to. That is, the bias voltage V_bs2 Is the bias voltage V in the first or second embodiment of the present invention described above._bs2 Is the same. However, in this embodiment, the collector voltage of the transistor Q5, that is, the bias voltage V_bs1 Is the same as the base voltage of transistor Q5, V_ref + V_BEIs held in. Therefore, in the output unit 20B, the collector voltages of the transistors Q3 and Q4 are the same as V_ref + V_BEIs held in.
[0051]
Thus, in the semiconductor circuit of this embodiment, in the output unit 20B, the collector voltages of the transistors Q3 and Q4 are the reference voltage V._ref Depending on V_ref + V_BEIs held in. This voltage is the operating point of the output signal.
[0052]
As described above, according to this embodiment, in the output unit 20B, the operating point of the output signal is the reference voltage V._ref Depending on V_ref + V_BESet to Compared with the first and second embodiments of the present invention described above, the operating point of the output signal is the base-emitter voltage V of the npn transistor._BELower by minutes. That is, according to the semiconductor circuit of the present embodiment, the operating point of the output signal is kept low compared to the semiconductor circuits of the first and second embodiments, which is convenient for lowering the power supply voltage.
[0053]
Fourth embodiment
FIG. 4 is a circuit diagram showing a fourth embodiment of the semiconductor circuit according to the present invention. This embodiment shows an application example of the semiconductor circuit of the present invention.
As illustrated, the semiconductor circuit of the present embodiment includes a signal operating point conversion circuit 100 having a differential amplifying unit 10, an output unit 20, and a bias voltage generating unit 30, and a laser diode driving circuit 200. The semiconductor circuit of this example can be used, for example, to drive a laser diode used for optical communication with a desired high-frequency signal.
[0054]
In the present embodiment, the signal operating point conversion circuit 100 has the same configuration as the semiconductor circuit of the first embodiment of the present invention described above. That is, the signal operating point conversion circuit 100 generates the amplified signal V according to the differential input signals IN and INB._O1And V_O2Is output. Furthermore, the output signal V_O1And V_O2Is the power supply voltage V_CCThe reference voltage V_refAnd the base-emitter voltage V of the npn transistor of the bias voltage generator_BEFor example, in the circuit example shown in FIG._O1And V_O2The operating point is V_ref + 2V_BESet to
[0055]
In the present embodiment, the signal operating point conversion circuit 100 is not limited to the configuration example shown in FIG. 4, and can be configured according to any of the second and third embodiments of the present invention described above.
[0056]
Next, the configuration of the laser diode drive circuit 200 will be described.
As shown in FIG. 4, the laser diode drive circuit 200 includes a buffer unit 210 and a drive unit 220.
[0057]
The buffer unit 210 includes transistors Q7 and Q8 and current sources IS1 and IS2. As shown, current sources IS1 and IS2 are connected to the emitters of transistors Q7 and Q8, respectively. The output signal V of the signal operating point conversion circuit 100 is applied to the base of the transistor Q7._O1Is input from the emitter and the signal V_in1Is output. The output signal V of the signal operating point conversion circuit 100 is connected to the base of the transistor Q8._O2Is input from the emitter and the signal V_in2 Is output.
[0058]
That is, in the buffer unit 210, transistors Q7 and Q8 constitute an emitter follower. Therefore, the output signal V of the buffer unit_in1 Is the input signal V_O1Compared to the base-emitter voltage of the transistor Q7, similarly, the output signal V_in2 Is the input signal V_O2As compared with this, it becomes lower by the base-emitter voltage of the transistor Q8.
[0059]
The drive unit 220 includes transistors Q9 and Q10, a current source IS3, and a laser diode LD1.
As shown in FIG. 4, the emitters of the transistors Q9 and Q10 are connected to each other, and a current source IS3 is connected to the connection point. That is, the transistors Q9 and Q10 form an operating pair, and current is supplied to the differential pair by the current source IS3.
[0060]
The anode of the laser diode LD1 is the power supply voltage V_CCIs connected to the power supply terminal to which is input, and the cathode is connected to the collector of the transistor Q10. That is, the laser diode LD1 becomes a load of the transistor Q10. Since the laser diode LD1 is driven by the output current of the transistor Q10, the laser diode LD1 is switched at the frequency of the drive signal to generate laser light.
[0061]
Next, the overall operation of the semiconductor circuit of this embodiment will be described.
When the differential signals IN and INB are input to the differential amplification unit of the signal operating point conversion circuit 100, the signal V amplified by the differential amplification unit_O1And V_O2Is obtained. The signal V_O1And V_O2Is the power supply voltage V_CCThe reference voltage V supplied to the bias voltage generator without depending on_ref And the base-emitter voltage V of the transistors Q5 and Q6._BEIt depends on. In the configuration example of this embodiment, the output signal V_O1And V_O2The operating point is V_ref + 2V_BEIs set to
[0062]
The output signal V amplified by the signal operating point conversion circuit 100 and converted in operating point_O1And V_O2Is input to the buffer unit 210 of the laser diode driving circuit 200. In the buffer unit 210, the operating point is V by the emitter follower composed of the transistors Q9 and Q10._ref + V_BESignal V set to_in1 And V_in2 Is output. Output signal V of buffer unit 210_in1 Is applied to the base of the transistor Q9 of the driver 220, and the output signal V_in2 Is applied to the base of the transistor Q10 of the drive unit 220.
In the drive unit 220, the input signal V_in1 And V_in2 Accordingly, the current of the current source IS3 is switched and supplied to the laser diode LD1.
[0063]
Therefore, in the semiconductor circuit of the present embodiment, the laser diode LD1 is driven according to the differential input signals IN and INB. Since the signal operating point conversion circuit 100 and the laser diode drive circuit 200 are configured by npn transistors having excellent high frequency characteristics, the laser diode LD1 can be driven at a high frequency. Furthermore, the signal operating point conversion circuit 100 converts the operating point into the power supply voltage V_CCThe operating point does not depend on the power supply voltage and the reference voltage V_ref Output signal V determined by_O1And V_O2So that the power supply voltage V_CCThe laser diode LD1 can be driven with a constant current without being affected by fluctuations in
[0064]
As described above, according to the semiconductor circuit of the present embodiment, the operating point is the power supply voltage V using the signal operating point conversion circuit 100._CCDifferential input signals IN and INB depending on the differential output signal V whose operating point is kept constant_O1And V_O2Get. And the differential signal V_O1And V_O2Accordingly, the switched drive current is supplied to the laser diode LD1. For this reason, the power supply voltage V_CCA constant drive current can be supplied to the laser diode LD1 without being affected by the fluctuations in. Further, the differential signal V supplied to the laser diode drive circuit 200_O1And V_O2Is the reference voltage V_ref Therefore, the laser diode LD1 can be driven with a desired amplitude even in the case of a low power supply voltage, a drive circuit with a wide dynamic range can be realized, and the laser diode can be driven at a high frequency. It can be applied to high-speed, large-capacity optical communications.
[0065]
In each of the embodiments of the present invention described above, the output unit and the bias voltage generation unit use Bi-CMOS circuits. However, the present invention is not limited to this, and for example, the output unit and the bias voltage are used. It is possible to replace the nMOS transistors N1, N2 and N3 in the generation unit with bipolar transistors. In addition, if desired frequency characteristics are satisfied, the bipolar transistors used in the differential amplifier, the output unit, and the bias voltage generator can be replaced with MOS transistors.
[0066]
【The invention's effect】
As described above, according to the semiconductor circuit of the present invention, for the input signal whose operating point is determined by the upper power supply voltage, the operating point is determined by the lower power supply voltage, and the operating point affects the fluctuation of the upper power supply voltage. An output signal that is not performed can be obtained.
Also, by using the semiconductor circuit of the present invention, excellent input / output characteristics can be realized even in a high frequency band, an output signal having a stable operating point can be obtained without depending on fluctuations in the power supply voltage, and even at low power supply voltage There is an advantage that an amplifier circuit which can operate and has a wide dynamic range can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a semiconductor circuit according to the present invention.
FIG. 2 is a circuit diagram showing a second embodiment of a semiconductor circuit according to the present invention.
FIG. 3 is a circuit diagram showing a third embodiment of a semiconductor circuit according to the present invention.
FIG. 4 is a circuit diagram showing a fourth embodiment of a semiconductor circuit according to the present invention.
FIG. 5 is a circuit diagram showing an example of a conventional differential amplifier circuit.
FIG. 6 is a circuit diagram showing a configuration example of a conventional semiconductor circuit having an operating point conversion function.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Differential amplification part, 20, 20A, 20B ... Output part, 30, 30A, 30B ... Bias voltage generation part, V_CC... power supply voltage, GND ... ground potential.

Claims

A differential amplifier that outputs a differential voltage signal according to an input signal;
A bias voltage generator for generating a predetermined bias voltage in accordance with the reference signal;
The differential amplifier is connected to the output of the differential amplifier, and the current is controlled by changing the value of the resistor constituting the current source according to the bias voltage generated by the bias voltage generator, and the operating point of the differential amplifier is set to a predetermined value. is set to a voltage, it has a output unit for outputting the output voltage signal referenced to the operating point,
The bias voltage generator is
A first resistance element, a first bias transistor, and a first current source transistor connected in series between a supply terminal of a power supply voltage and a reference potential;
A control terminal is connected to a connection node between the first resistance element and the first bias transistor, one terminal is connected to a power supply voltage supply terminal, and the other terminal is a control terminal of the first bias transistor. A bias control transistor connected to the first bias transistor for supplying a first bias voltage to the control terminal of the first bias transistor;
One input terminal is connected to a connection node between the first bias transistor and the first current source transistor, the other input terminal is connected to a signal terminal to which a reference bias voltage is input, and an output terminal is connected to the first bias transistor. connected to the control terminal of the first current source transistor, it has a differential amplifier circuit for supplying a second bias voltage to the control terminal of the first current source transistor,
The output section
A second bias transistor and a second current source transistor connected in series between one output terminal of the differential amplifier and the reference potential;
A third bias transistor and a third current source transistor connected in series between the other output terminal of the differential amplifier and the reference potential;
Have
The first bias voltage is applied to the control terminals of the second and third bias transistors,
A semiconductor circuit in which the second bias voltage is applied to control terminals of the second and third current source transistors .

A second resistance element connected between one output terminal of the differential amplifier and the second bias transistor;
The semiconductor circuit according to claim 1, further comprising a third resistor connected between the other output terminal and the third bias transistor of the differential amplifier.

In the bias voltage generation unit, the resistance value of the first resistance element, a semiconductor circuit according to claim 1, wherein it is set to a predetermined multiple of the resistance elements constituting the load of the differential amplifier.

In the bias voltage generation unit, a resistance element connected between the first resistance element and the first bias transistor, the resistance value of which is a predetermined multiple of the resistance values of the second and third resistance elements. The semiconductor circuit according to claim 2 , further comprising:

3. The semiconductor circuit according to claim 2 , wherein in the bias voltage generation unit, the on-resistance of the first current source transistor is set to a predetermined multiple of the on-resistances of the second and third current source transistors.

The bias voltage generator includes a first resistance element, a first bias transistor, and a first current source transistor connected in series between a supply terminal for a power supply voltage and a reference potential;
One input terminal is connected to a connection node between the first bias transistor and the first current source transistor, the other input terminal is connected to a signal terminal to which a reference bias voltage is input, and an output terminal is connected to the first bias transistor. A differential amplifier circuit that is connected to the control terminal of the first current source transistor and supplies a second bias voltage to the control terminal of the first current source transistor. The semiconductor circuit according to claim 1, wherein a connection point of the first bias transistor is connected to a control terminal of the first bias transistor, and the control terminal of the first bias transistor is held at a first bias voltage.