JP2004201160A - Semiconductor circuit - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、上側電源電圧によって信号の動作点、即ち、振幅が0のときの直流電圧が決まっている入力信号を下側電源電圧によって動作点が決まる信号に変換する半導体回路に関するものである。
【0002】
【従来の技術】
バイポーラトランジスタまたはバイポーラ−CMOSプロセスで形成した混合回路において、高速信号を増幅する増幅回路部分には、バイポーラ素子として通常、高周波特性のよいnpnトランジスタが使用されている。
【0003】
図5は、npnトランジスタを用いた差動増幅回路の一例を示している。こうした構成を有する差動増幅回路において、出力信号の動作点Vout は、次式によって与えられる。
【0004】
【数1】
Vout =VCC−r1 ・I0 /2
【0005】
数1において、r1 は差動増幅回路の負荷をなす抵抗素子R1とR2の抵抗値を示し、I0 は電流源の電流値を示す。数1から分かるように、この差動増幅回路の出力信号の動作点は、上側電源電圧、即ち電源電圧VCCによって決まる。
【0006】
このような差動増幅回路を複数段直列接続した場合には問題ないが、出力信号の動作点が下側電源電圧、例えば、接地電位GNDによって決まるような出力形態が要求される場合がある。このとき、信号の動作点を変換する動作点変換回路が必要となる。
図6には、信号の動作点を変換する回路、即ち、電源電圧VCCによって動作点が決まる入力信号を接地電位によって動作点が決まる出力信号に変換するための動作点変換回路の一例を示している。
【0007】
図6に示す回路は、電源電圧VCCによって動作点が決まる入力信号INとその差動信号INBが入力されるとき、出力信号の動作点は次式によって求められる。
【0008】
【数2】
Vout =r3 ・I1 +VBE
【0009】
数2において、VBEはnpnトランジスタのベース−エミッタ間電圧を示し、r3はR5とR6の抵抗値を示している。また、電流I1 は、トランジスタQ3とQ4のエミッタ電流を示し、次式によって計算される。
【0010】
【数3】
I1 =(VCC−r1 ・I0 /2−2VBE)/(r2 +r3 )
【0011】
数3において、VBEはトランジスタQ3,Q4,Q5及びQ6のベース−エミッタ間電圧を示し、r2 は抵抗素子R3とR4の抵抗値、r3 は抵抗素子R5とR6の抵抗値を示している。
【0012】
数2によれば、出力信号の動作点Vout が下側電源電圧、即ち接地電位によって決まる。図6に示す差動増幅回路を用いれば、動作点が電源電圧VCCによって決まる入力信号に対して、動作点が接地電位によって決まる出力信号を得ることができる。
【0013】
【特許文献1】
特開平5−150848号公報
【0014】
【発明が解決しようとする課題】
ところで、上述した従来の半導体回路では、例えば、図6に示す半導体回路において、出力信号の動作点が見かけ上接地電位によって決まるが、数3から分かるように、数2に含まれている電流I1 は、電源電圧VCCに依存する。このため、数2によって計算される動作点Vout は、電源電圧VCCに依存することなり、図6に示す回路を用いても、完全に接地電位によって動作点が決まる出力信号を得ることはできない。
【0015】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、上側電源電圧により動作点が決まる入力信号に対して、下側電源電圧によって動作点が決まり、動作点が上側電源電圧の変動に影響されない出力信号を得ることができ、かつ高周波特性のよい半導体回路を提供することにある。
【0016】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体回路は、入力信号に応じて、差動信号を出力する差動増幅部と、基準信号に応じて、所定のバイアス電圧を発生するバイアス電圧発生部と、上記差動増幅部の出力に応じて、上記バイアス電圧発生部によって発生したバイアス電圧によって決められた動作点をもつ出力信号を出力する出力部とを有する。
【0017】
また、本発明では、好適には、上記バイアス電圧発生部は、電源電圧の供給端子と基準電位との間に直列接続されている第1の抵抗素子、第1のバイアストランジスタ、及び第1の電流源トランジスタと、制御端子が上記第1の抵抗素子と上記第1のバイアストランジスタとの接続ノードに接続され、一方の端子が電源電圧の供給端子に接続され、他方の端子が上記第1のバイアストランジスタの制御端子に接続され、上記第1のバイアストランジスタの制御端子に第1のバイアス電圧を供給するバイアス制御トランジスタと、一方の入力端子が上記第1のバイアストランジスタと上記第1の電流源トランジスタとの接続ノードに接続され、他方の入力端子が基準バイアス電圧が入力される信号端子に接続され、出力端子が上記第1の電流源トランジスタの制御端子に接続され、上記第1の電流源トランジスタの制御端子に第2のバイアス電圧を供給する差動増幅回路とを有する。
【0018】
また、本発明では、好適には、上記出力部は、上記差動増幅部の一方の出力端子と上記基準電位との間に直列接続されている第2のバイアストランジスタと第2の電流源トランジスタと、上記差動増幅部の他方の出力端子と上記基準電位との間に直列接続されている第3のバイアストランジスタと第3の電流源トランジスタとを有し、上記第2と第3のバイアストランジスタの制御端子に上記第1のバイアス電圧が印加され、上記第2と第3の電流源トランジスタの制御端子に上記第2のバイアス電圧が印加される。
【0019】
また、本発明では、好適には、上記バイアス電圧発生部は、電源電圧の供給端子と基準電位との間に直列接続されている第1の抵抗素子、第1のバイアストランジスタ、及び第1の電流源トランジスタと、一方の入力端子が上記第1のバイアストランジスタと上記第1の電流源トランジスタとの接続ノードに接続され、他方の入力端子が基準バイアス電圧が入力される信号端子に接続され、出力端子が上記第1の電流源トランジスタの制御端子に接続され、上記第1の電流源トランジスタの制御端子に第2のバイアス電圧を供給する差動増幅回路とを有し、上記第1の抵抗素子と上記第1のバイアストランジスタとの接続点が、当該第1のバイアストランジスタの制御端子に接続され、当該第1のバイアストランジスタの制御端子が第1のバイアス電圧に保持される。
【0020】
本発明によれば、バイアス電圧発生部において、基準バイアス電圧に応じて、差動増幅回路によって第2のバイアス電圧を発生し、また、バイアス制御トランジスタによって第1のバイアス電圧を発生し、第1のバイアス電圧を出力部の第2と第3のバイアストランジスタの制御端子に印加し、第2のバイアス電圧を出力部の第2と第3の電流源トランジスタの制御端子に印加する。これによって、基準バイアス電圧に応じて、出力部の第2及び第3のバイアストランジスタの端子電圧が制御されるので、電源電圧に応じて動作点が制御される入力信号に対して、上記基準バイアス電圧に応じて動作点が制御される出力信号を得ることができる。
【0021】
【発明の実施の形態】
第1実施形態
図1は本発明に係る半導体回路の第1の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、差動増幅部10、出力部20、及びバイアス電圧発生部30を有している。
【0022】
以下、本実施形態の半導体回路の各構成部分について説明する。
差動増幅部10は、図1に示すように、差動対をなしているnpnトランジスタQ1,Q2、電流源IS0、及び負荷抵抗素子R1とR2によって構成されている。
図示のように、トランジスタQ1とQ2のエミッタ同士が電流源IS0に共通に接続され、コレクタがそれぞれ負荷抵抗素子R1とR2を介して、電源電圧VCCが供給される電源端子に接続されている。また、トランジスタQ1とQ2のベースに、一対の差動信号INとINBがそれぞれ入力される。
差動増幅部10によって、差動入力信号INとINBに応じて、振幅が増幅された差動信号VO1とVO2が出力される。
【0023】
次に、出力部20は、npnトランジスタQ3,Q4及びnMOSトランジスタN1,N2によって構成されている。図1に示すように、トランジスタQ3とN1は、差動増幅部10のトランジスタQ1のコレクタと接地電位GNDとの間に縦続接続され、トランジスタQ4とN2は、差動増幅部10のトランジスタQ2のコレクタと接地電位GNDとの間に縦続接続されている。
【0024】
トランジスタQ3とQ4のベースに、バイアス電圧発生部30によって出力されるバイアス電圧Vbs1 が印加され、トランジスタN1とN2のゲートには、バイアス電圧発生部30によって出力されるバイアス電圧Vbs2 が印加される。
【0025】
バイアス電圧発生部30は、抵抗素子R3、npnトランジスタQ5,Q6、nMOSトランジスタN3、及び演算増幅回路(オペアンプ)AMP1によって構成されている。
【0026】
抵抗素子R3、トランジスタQ5及びN3は、電源電圧VCCが供給される電源端子と接地電位GNDとの間に縦続接続されている。なお、抵抗素子R3の抵抗値は、差動増幅部10の負荷抵抗素子R1とR2の抵抗のm倍(m>1、mは整数)に設定されている。また、トランジスタN3のオン抵抗は、同じゲート−ソース間バイアス電圧が供給される場合、出力部20のトランジスタN1とN2のオン抵抗のm倍に設定されている。
【0027】
トランジスタQ6のコレクタが電源電圧VCC側に接続され、ベースがトランジスタQ5のコレクタに接続され、エミッタがトランジスタQ5及び出力部20のトランジスタQ3とQ4のベースに接続されている。
オペアンプAMP1の正の入力端子がトランジスタQ5のエミッタに接続され、負の入力端子が基準電圧Vref が入力される入力端子に接続され、出力端子がトランジスタN3及び出力部20のトランジスタN1,N2のゲートに接続されている。
【0028】
バイアス電圧発生部30において、基準電圧Vref に応じてバイアス電圧Vbs1 及びVbs2 が生成される。
まず、オペアンプAMP1によって、トランジスタQ5のエミッタ、即ち、トランジスタN3のドレインが基準電圧Vref と同じレベルに保持されている。
例えば、トランジスタQ5のエミッタ電圧が下がって基準電圧Vref よりも低くなると、オペアンプAMP1の出力電圧Vbs2 も低くなる。これに応じて、トランジスタN3のオン抵抗が大きくなり、トランジスタQ5のエミッタ電圧が上昇するように制御される。逆に、トランジスタQ5のエミッタ電圧が上がって基準電圧Vref よりも高くなると、オペアンプAMP1の出力電圧Vbs2 も高くなる。これに応じて、トランジスタN3のオン抵抗が小さくなり、トランジスタQ5のエミッタ電圧が下がるように制御される。
【0029】
このように、オペアンプAMP1の制御により、トランジスタQ5のエミッタを基準電圧Vref とほぼ同じ電位に保持するように、オペアンプAMP1の出力電圧、即ちバイアス電圧Vbs2 の電圧レベルが制御される。
【0030】
ここで、トランジスタQ5とQ6のベース−エミッタ間電圧をともにVBEとすると、トランジスタQ5のベース電位がVref +VBEとなり、さらに、トランジスタQ6のベース電位がVref +2VBEとなる。トランジスタQ5のベース電圧がバイアス電圧Vbs1 として、出力部20に出力される。
【0031】
即ち、バイアス電圧発生部30によって、基準電圧Vref に応じて設定されるバイアス電圧Vbs1 とVbs2 が出力される。これらのバイアス電圧に応じて、出力部20において、トランジスタQ3とQ4の電流が決まり、よってトランジスタQ3とQ4のコレクタの直流電圧が決まり、即ち、出力信号の動作点Vout が決まる。
【0032】
次に、本実施形態の半導体回路の動作について説明する。
差動増幅部10において、差動入力信号INとINBに応じて、増幅信号VO1とVO2がトランジスタQ1とQ2のコレクタから出力される。なお、差動入力信号の振幅が0のとき、即ち、入力信号INとINBのレベルが等しいとき、出力信号VO1とVO2のレベルが等しくなる。このとき出力信号VO1とVO2の電圧は、出力信号の動作点である。
【0033】
出力部20において、トランジスタQ3とQ4のエミッタ電圧は、バイアス電圧発生部30のトランジスタQ5のエミッタ電圧と同じレベル、即ち、Vref に保持され、トランジスタQ3とQ4のベース電圧は、トランジスタQ5のベース電圧と同じくレベル、即ち、Vref +VBEに保持され、さらに、トランジスタQ3とQ4のコレクタ電圧は、トランジスタQ5のコレクタと同じく、Vref +2VBEに保持されている。このように、本実施形態の半導体回路の出力部20において、トランジスタQ3及びQ4のコレクタから同じ動作点をもつ差動出力信号が得られる。
【0034】
本実施形態の半導体回路において、バイアス電圧発生部30のトランジスタQ5,Q6と出力部20のトランジスタQ3,Q4などによって、カレントミラー回路が構成されている。当該カレントミラー回路において、トランジスタQ6のエミッタ電圧、即ち、バイアス電圧Vbs1 は、トランジスタQ3,Q4及びQ5のベースに印加される。トランジスタQ3,Q4の電流I2、及びトランジスタQ5の電流I3は、バイアス電圧Vbs1 に応じて決まる。
【0035】
なお、上述したように、抵抗素子R3の抵抗値は、抵抗素子R1とR2の抵抗値のm倍に設定され、また、トランジスタN3のオン抵抗もトランジスタN1とN2のオン抵抗のm倍に設定されているので、トランジスタQ5のエミッタ電流I3は、トランジスタQ3とQ4のエミッタ電流I2の1/mになる。このため、バイアス電圧Vbs1 によって出力部20のトランジスタQ3とQ4のベース及びコレクタ電圧を高い感度で制御できる。即ち、出力動作点の制御感度を高く設定できる。
【0036】
以上説明したように、本実施形態の半導体回路によれば、バイアス電圧発生部30において、基準電圧Vref に従ってバイアス電圧Vbs1 を出力し、これに応じてトランジスタQ3,Q4及びQ5のエミッタ電圧が基準電圧Vref とほぼ同じレベルに制御される。また、トランジスタQ6のエミッタ電圧をバイアス電圧Vbs2 として、トランジスタQ3,Q4及びQ5のベースに供給し、これらのトランジスタのエミッタ電流を制御する。その結果、トランジスタQ3とQ4のコレクタ電圧は、トランジスタQ5のコレクタ電圧と同じく、ほぼVref +2VBEに制御されるので、差動増幅部10の出力信号VO1とVO2の動作点は、電源電圧VCCに依存せず、基準電圧Vref に応じてほぼVref +2VBEに保持される。
【0037】
このように、本実施形態によれば、同じ動作点をもつ一対の差動出力信号が得られる。また、本実施形態の半導体回路において、差動増幅部10の信号出力経路上抵抗素子が含まれていないため、高周波特性が優れる。
【0038】
第2実施形態
図2は本発明に係る半導体回路の第2の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、差動増幅部10、出力部20A、及びバイアス電圧発生部30Aを有している。
【0039】
本実施形態の半導体回路は、図1に示す本発明の第1の実施形態の半導体回路に較べて、出力部20A及び30Aの構成が異なり、差動増幅部10の構成は同じである。以下、本実施形態の半導体回路が第1の実施形態の半導体回路と異なる点について説明する。
【0040】
図2に示すように、出力部20Aにおいて、トランジスタQ3のコレクタと差動増幅部10の負荷抵抗R1との間に抵抗素子R4が接続され、トランジスタQ4のコレクタと差動増幅部10の負荷抵抗R2との間に抵抗素子R5が接続されている。そして、出力信号がトランジスタQ3またはQ4の何れかのコレクタより取り出すことができる。
【0041】
また、バイアス電圧発生部30Aにおいて、トランジスタQ5のコレクタと抵抗素子R3の間に抵抗素子R6が接続されている。
なお、抵抗素子R6の抵抗値は、抵抗素子R4とR5の抵抗値のm倍に設定されている。
【0042】
即ち、本実施形態の半導体回路では、図1に示す本発明の第1の実施形態の半導体回路に較べて、出力部20Aに抵抗素子R4とR5が追加され、バイアス電圧発生部30Aには抵抗素子R6が追加される。
なお、本実施形態において、バイアス電圧発生回路30Aによって生成されるバイアス電圧Vbs1 とVbs2 は、上述した第1の実施形態のそれぞれのバイアス電圧と同じである。また、出力信号の動作点も上述した第1の実施形態の出力信号の動作点と同じである。
【0043】
出力部20Aにおいて、抵抗素子R4とR5を追加することによって、差動増幅部10の出力信号の動作点と出力部20Aの出力信号の動作力点とが分離されている。即ち、差動増幅部10のトランジスタQ1のコレクタと出力部20AのトランジスタQ3のコレクタとが分離され、同様に差動増幅部10のトランジスタQ2のコレクタと出力部20AのトランジスタQ4のコレクタとが分離される。このため、差動増幅部10において、トランジスタQ1とQ2の動作点の設計マージンをより大きく取れ、動作点の設計を容易にできる。
【0044】
なお、図2に示すように、出力部20Aにおいて、抵抗素子R4とR5は、信号の出力経路上に設けられているので、抵抗素子R4とR5によって、出力信号の高周波特性が若干影響を受けることがあるが、要求される高周波特性に応じて、抵抗素子R4,R5及びR6の抵抗値を適宜設定することによって、抵抗素子による高周波特性への影響を抑制できる。
【0045】
以上説明したように、本実施形態の半導体回路によれば、出力部20A及びバイアス電圧発生部30Aにおいて、抵抗素子R4,R5及びR6をそれぞれ追加することによって、差動増幅部10の動作点の設計を容易にすることができ、また、抵抗素子R4,R5及びR6の抵抗値を適宜設定することによって、高周波特性への影響を最小限に抑制することができる。
【0046】
第3実施形態
図3は本発明に係る半導体回路の第3の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、差動増幅部10、出力部20B、及びバイアス電圧発生部30Bを有している。
【0047】
本実施形態の半導体回路は、図1に示す本発明の第1の実施形態の半導体回路に較べて、バイアス電圧発生部30Bの構成が異なる。なお、本実施形態の出力部20Bにおいて、その構成は本発明の第1の実施形態の出力部20と同じである。ただし、トランジスタQ3とQ4に供給されるバイアス電圧Vbs1 が異なり、これによってコレクタ電圧も異なる。
なお、差動増幅部10の構成は第1及び第2の実施形態の差動増幅部と同じである。
【0048】
図3に示すように、本実施形態の半導体回路において、バイアス電圧発生部30Bは、抵抗素子R3、npnトランジスタQ5、nMOSトランジスタN3、及び演算増幅回路(オペアンプ)AMP1によって構成されている。即ち、第1及び第2の実施形態のバイアス電圧発生部に較べて、トランジスタQ6が省略される。
【0049】
バイアス電圧発生部30Bにおいて、図3に示すように、トランジスタQ5のベースとコレクタが共通に接続されている。その接続点の電圧は、バイアス電圧Vbs1 として出力部20Bに供給される。
【0050】
トランジスタQ5のベース電圧がオペアンプAMP1によって、基準電圧Vref と同じレベルに保持される。このため、バイアス電圧発生部30Bにおいて、バイアス電圧Vbs2 が基準電圧Vref に応じて制御される。即ち、バイアス電圧Vbs2 は、上述した本発明の第1または第2の実施形態におけるバイアス電圧Vbs2 と同じである。しかし、本実施形態において、トランジスタQ5のコレクタ電圧、即ち、バイアス電圧Vbs1 はトランジスタQ5のベース電圧と同じく、Vref +VBEに保持されている。このため、出力部20Bにおいて、トランジスタQ3とQ4のコレクタ電圧は同じく、Vref +VBEに保持されている。
【0051】
このように、本実施形態の半導体回路において、出力部20Bにおいて、トランジスタQ3とQ4のコレクタ電圧が基準電圧Vref に応じて、Vref +VBEに保持されている。この電圧は、出力信号の動作点である。
【0052】
以上説明したように、本実施形態によれば、出力部20Bにおいて、出力信号の動作点が基準電圧Vref に応じて、Vref +VBEに設定される。上述した本発明の第1及び第2の実施形態に較べて、出力信号の動作点がnpnトランジスタのベース−エミッタ間電圧VBE分だけ低くなる。即ち、本実施形態の半導体回路によれば、第1及び第2の実施形態の半導体回路に較べて、出力信号の動作点を低く保持され、低電源電圧化に好都合である。
【0053】
第4実施形態
図4は本発明に係る半導体回路の第4の実施形態を示す回路図である。なお、本実施形態は、本発明の半導体回路の一応用例を示している。
図示のように、本実施形態の半導体回路は、差動増幅部10、出力部20、及びバイアス電圧発生部30を有する信号動作点変換回路100と、レーザダイオード駆動回路200とを含む。本例の半導体回路は、例えば、光通信に用いられるレーザダイオードを所望の高周波信号で駆動するために利用できる。
【0054】
本実施形態において、信号動作点変換回路100は、上述した本発明の第1の実施形態の半導体回路と同じ構成を有する。即ち、信号動作点変換回路100は、差動入力信号INとINBに応じて、増幅信号VO1とVO2を出力する。さらに、出力信号VO1とVO2の動作点は、電源電圧VCCに依存せず、基準電圧Vrefとバイアス電圧発生部のnpnトランジスタのベース−エミッタ間電圧VBEによって決まり、例えば、図4に示す回路例では、出力信号VO1とVO2の動作点は、Vref +2VBEに設定される。
【0055】
なお、本実施形態において、信号動作点変換回路100は、図4に示す構成例に限られることなく、上述した本発明の第2及び第3の実施形態の何れかによって構成することができる。
【0056】
次に、レーザダイオード駆動回路200の構成について説明する。
図4に示すように、レーザダイオード駆動回路200は、バッファ部210と駆動部220を有している。
【0057】
バッファ部210は、トランジスタQ7とQ8及び電流源IS1,IS2によって構成されている。図示のように、トランジスタQ7とQ8のエミッタに電流源IS1とIS2がそれぞれ接続されている。トランジスタQ7のベースに信号動作点変換回路100の出力信号VO1が入力され、そのエミッタから信号Vin1が出力される。また、トランジスタQ8のベースに信号動作点変換回路100の出力信号VO2が入力され、そのエミッタから信号Vin2 が出力される。
【0058】
即ち、バッファ部210において、トランジスタQ7とQ8により、エミッタフォロワがそれぞれ構成されている。このため、バッファ部の出力信号Vin1 の動作点は、入力信号VO1に較べて、トランジスタQ7のベース−エミッタ間電圧分だけ低くなり、同様に、出力信号Vin2 の動作点は、入力信号VO2に較べて、トランジスタQ8のベース−エミッタ間電圧分だけ低くなる。
【0059】
駆動部220は、トランジスタQ9とQ10、電流源IS3及びレーザダイオードLD1によって構成されている。
図4に示すように、トランジスタQ9とQ10のエミッタ同士が接続され、その接続点に電流源IS3が接続されている。即ち、トランジスタQ9とQ10が動作対を形成し、電流源IS3によって当該差動対に電流が供給される。
【0060】
レーザダイオードLD1のアノードが電源電圧VCCが入力される電源端子に接続され、カソードがトランジスタQ10のコレクタに接続されている。即ち、レーザダイオードLD1がトランジスタQ10の負荷となる。トランジスタQ10の出力電流によってレーザダイオードLD1が駆動されるので、駆動信号の周波数でスイッチングされ、レーザ光を発生する。
【0061】
次に、本実施形態の半導体回路の全体の動作を説明する。
信号動作点変換回路100の差動増幅部に差動信号INとINBが入力されると、差動増幅部によって増幅された信号VO1とVO2が得られる。なお、信号VO1とVO2の動作点が電源電圧VCCに依存せず、バイアス電圧発生部に供給される基準電圧Vref 及びトランジスタQ5とQ6のベース−エミッタ間電圧VBEによって決まる。本実施形態の構成例では、出力信号VO1とVO2の動作点は、Vref +2VBEに設定されている。
【0062】
信号動作点変換回路100によって増幅され、かつ動作点が変換された出力信号VO1とVO2がレーザダイオード駆動回路200のバッファ部210に入力される。バッファ部210において、トランジスタQ9とQ10で構成されたエミッタフォロワによって、動作点がVref +VBEに設定された信号Vin1 とVin2 が出力される。バッファ部210の出力信号Vin1 が駆動部220のトランジスタQ9のベースに印加され、出力信号Vin2 が駆動部220のトランジスタQ10のベースに印加される。
駆動部220において、入力信号Vin1 とVin2 に応じて、電流源IS3の電流がスイッチングされ、レーザダイオードLD1に供給される。
【0063】
このため、本実施形態の半導体回路において、差動入力信号INとINBに応じて、レーザダイオードLD1が駆動される。信号動作点変換回路100及びレーザダイオード駆動回路200は、高周波特性の優れるnpnトランジスタによって構成されているので、高い周波数でレーザダイオードLD1を駆動することができる。さらに、信号動作点変換回路100によって、動作点が電源電圧VCCに依存する差動入力信号INとINBに応じて、動作点が電源電圧に依存せず、基準電圧Vref によって決められた出力信号VO1とVO2が得られるので、電源電圧VCCの変動に影響されることなく、一定の電流でレーザダイオードLD1を駆動することができる。
【0064】
以上説明したように、本実施形態の半導体回路によれば、信号動作点変換回路100を用いて、動作点が電源電圧VCCに依存する差動入力信号INとINBを増幅し、動作点が一定に保持されている差動出力信号VO1とVO2を得る。そして、差動信号VO1とVO2に応じて、レーザダイオードLD1にスイッチングされた駆動電流を供給する。このため、電源電圧VCCの変動に影響されることなく、一定の駆動電流をレーザダイオードLD1に供給できる。また、レーザダイオード駆動回路200に供給される差動信号VO1とVO2の動作点が基準電圧Vref によって低電圧側に設定されるので、低電源電圧の場合でもレーザダイオードLD1を所望の振幅で駆動することができ、ダイナミックレンジが広く取れる駆動回路を実現でき、さらに、高い周波数でレーザダイオードを駆動することができ、高速、大容量な光通信に適用できる。
【0065】
なお、上述した本発明の各実施形態において、出力部とバイアス電圧発生部は、Bi−CMOSの回路を用いているが、本発明はこれに限定されることなく、例えば、出力部及びバイアス電圧発生部のnMOSトランジスタN1,N2とN3をバイポーラトランジスタに置き換えることが可能である。また、所望の周波数特性が満たされれば、差動増幅部、出力部及びバイアス電圧発生部に使用されているバイポーラトランジスタをMOSトランジスタに置き換えることも可能である。
【0066】
【発明の効果】
以上説明したように、本発明の半導体回路によれば、上側電源電圧により動作点が決まる入力信号に対して、下側電源電圧によって動作点が決まり、かつ動作点が上側電源電圧の変動に影響されない出力信号を得ることができる。
また、本発明の半導体回路を用いることによって、高周波帯域でも優れた入出力特性を実現でき、電源電圧の変動に依存せず、安定した動作点をもつ出力信号を獲得でき、かつ低電源電圧でも動作でき、ダイナミックレンジの広い増幅回路を実現できる利点がある。
【図面の簡単な説明】
【図1】本発明に係る半導体回路の第1の実施形態を示す回路図である。
【図2】本発明に係る半導体回路の第2の実施形態を示す回路図である。
【図3】本発明に係る半導体回路の第3の実施形態を示す回路図である。
【図4】本発明に係る半導体回路の第4の実施形態を示す回路図である。
【図5】従来の差動増幅回路の一例を示す回路図である。
【図6】動作点変換機能を有する従来の半導体回路の一構成例を示す回路図である。
【符号の説明】
10…差動増幅部、20,20A,20B…出力部、30,30A,30B…バイアス電圧発生部、VCC…電源電圧、GND…接地電位。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor circuit that converts an operating point of a signal, that is, an input signal whose DC voltage when the amplitude is 0 is determined by an upper power supply voltage, into a signal whose operating point is determined by a lower power supply voltage.
[0002]
[Prior art]
In a mixed circuit formed by a bipolar transistor or a bipolar-CMOS process, an npn transistor having good high-frequency characteristics is usually used as a bipolar element in an amplifier circuit portion for amplifying a high-speed signal.
[0003]
FIG. 5 shows an example of a differential amplifier circuit using an npn transistor. In the differential amplifier circuit having such a configuration, the operating point V of the output signalout Is given by:
[0004]
(Equation 1)
Vout = VCC-R1 ・ I0 / 2
[0005]
In
[0006]
Although there is no problem when a plurality of such differential amplifier circuits are connected in series, an output form in which the operating point of the output signal is determined by the lower power supply voltage, for example, the ground potential GND may be required. At this time, an operating point conversion circuit for converting the operating point of the signal is required.
FIG. 6 shows a circuit for converting an operating point of a signal, that is, a power
[0007]
The circuit shown in FIG.CCWhen the input signal IN whose operating point is determined by the input signal IN and its differential signal INB are input, the operating point of the output signal is obtained by the following equation.
[0008]
(Equation 2)
Vout = RThree ・ I1 + VBE
[0009]
In Equation 2, VBEIndicates the base-emitter voltage of the npn transistor, and rThreeIndicates the resistance values of R5 and R6. The current I1 Indicates the emitter current of the transistors Q3 and Q4, and is calculated by the following equation.
[0010]
(Equation 3)
I1 = (VCC-R1 ・ I0 / 2-2VBE) / (RTwo + RThree )
[0011]
In
[0012]
According to Equation 2, the operating point V of the output signalout Is determined by the lower power supply voltage, that is, the ground potential. With the use of the differential amplifier circuit shown in FIG.CCAn output signal whose operating point is determined by the ground potential can be obtained for an input signal determined by the same.
[0013]
[Patent Document 1]
JP-A-5-150848
[0014]
[Problems to be solved by the invention]
In the conventional semiconductor circuit described above, for example, in the semiconductor circuit shown in FIG. 6, the operating point of the output signal is apparently determined by the ground potential.1 Is the power supply voltage VCCDepends on. Therefore, the operating point V calculated by the equation (2)out Is the power supply voltage VCCEven if the circuit shown in FIG. 6 is used, an output signal whose operating point is completely determined by the ground potential cannot be obtained.
[0015]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide an input signal whose operating point is determined by an upper power supply voltage, in which an operating point is determined by a lower power supply voltage, and the operating point is determined by the upper power supply voltage An object of the present invention is to provide a semiconductor circuit which can obtain an output signal which is not affected by fluctuation and has good high frequency characteristics.
[0016]
[Means for Solving the Problems]
To achieve the above object, a semiconductor circuit according to the present invention includes a differential amplifier that outputs a differential signal according to an input signal, and a bias voltage generator that generates a predetermined bias voltage according to a reference signal. And an output unit for outputting an output signal having an operating point determined by the bias voltage generated by the bias voltage generation unit in accordance with the output of the differential amplification unit.
[0017]
In the present invention, preferably, the bias voltage generator includes a first resistance element, a first bias transistor, and a first bias transistor connected in series between a power supply voltage supply terminal and a reference potential. A current source transistor, a control terminal is connected to a connection node between the first resistance element and the first bias transistor, one terminal is connected to a power voltage supply terminal, and the other terminal is connected to the first voltage supply terminal. A bias control transistor connected to a control terminal of the bias transistor and supplying a first bias voltage to the control terminal of the first bias transistor; one input terminal having the first bias transistor and the first current source; The other input terminal is connected to a signal terminal to which a reference bias voltage is input, and the output terminal is connected to the first current source. It is connected to the control terminal of the transistor, and a differential amplifier circuit for supplying a second bias voltage to the control terminal of the first current source transistor.
[0018]
In the present invention, preferably, the output unit includes a second bias transistor and a second current source transistor connected in series between one output terminal of the differential amplifying unit and the reference potential. And a third bias transistor and a third current source transistor connected in series between the other output terminal of the differential amplifier and the reference potential. The first bias voltage is applied to a control terminal of the transistor, and the second bias voltage is applied to control terminals of the second and third current source transistors.
[0019]
In the present invention, preferably, the bias voltage generator includes a first resistor element, a first bias transistor, and a first bias transistor connected in series between a power supply voltage supply terminal and a reference potential. A current source transistor, one input terminal is connected to a connection node between the first bias transistor and the first current source transistor, and the other input terminal is connected to a signal terminal to which a reference bias voltage is input; An output terminal connected to a control terminal of the first current source transistor, and a differential amplifier circuit for supplying a second bias voltage to a control terminal of the first current source transistor; A connection point between the element and the first bias transistor is connected to a control terminal of the first bias transistor, and a control terminal of the first bias transistor is connected to the first bias transistor. Is held tomorrow voltage.
[0020]
According to the present invention, in the bias voltage generating section, the second bias voltage is generated by the differential amplifier circuit according to the reference bias voltage, and the first bias voltage is generated by the bias control transistor. Is applied to the control terminals of the second and third bias transistors of the output section, and the second bias voltage is applied to the control terminals of the second and third current source transistors of the output section. Thus, the terminal voltages of the second and third bias transistors of the output unit are controlled according to the reference bias voltage. An output signal whose operating point is controlled according to the voltage can be obtained.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
First embodiment
FIG. 1 is a circuit diagram showing a first embodiment of a semiconductor circuit according to the present invention.
As illustrated, the semiconductor circuit according to the present embodiment includes a
[0022]
Hereinafter, each component of the semiconductor circuit of the present embodiment will be described.
As shown in FIG. 1, the
As shown, the emitters of the transistors Q1 and Q2 are commonly connected to a current source IS0, and the collectors are connected to a power supply voltage V1 via load resistance elements R1 and R2, respectively.CCAre connected to a power supply terminal to which the power is supplied. Further, a pair of differential signals IN and INB are input to the bases of the transistors Q1 and Q2, respectively.
The differential signal V whose amplitude is amplified by the
[0023]
Next, the output unit 20 includes npn transistors Q3 and Q4 and nMOS transistors N1 and N2. As shown in FIG. 1, the transistors Q3 and N1 are cascaded between the collector of the transistor Q1 of the
[0024]
The bias voltage V output by the
[0025]
The
[0026]
The resistance element R3, the transistors Q5 and N3 are connected to the power supply voltage VCCAre connected in cascade between a power supply terminal to which is supplied and the ground potential GND. The resistance value of the resistance element R3 is set to m times (m> 1, m is an integer) the resistance of the load resistance elements R1 and R2 of the
[0027]
The collector of the transistor Q6 has the power supply voltage VCCThe base is connected to the collector of the transistor Q5, and the emitter is connected to the base of the transistor Q5 and the bases of the transistors Q3 and Q4 of the output unit 20.
The positive input terminal of the operational amplifier AMP1 is connected to the emitter of the transistor Q5, and the negative input terminal is connected to the reference voltage V.ref Is connected to the input terminal to which is input, and the output terminal is connected to the gates of the transistor N3 and the transistors N1 and N2 of the output unit 20.
[0028]
In the
First, the operational amplifier AMP1 changes the emitter of the transistor Q5, that is, the drain of the transistor N3, to the reference voltage V.ref And are kept at the same level.
For example, when the emitter voltage of the transistor Q5 falls and the reference voltage Vref Lower than the output voltage V of the operational amplifier AMP1.bs2 Will also be lower. In response, control is performed so that the on-resistance of transistor N3 increases and the emitter voltage of transistor Q5 increases. Conversely, the emitter voltage of the transistor Q5 rises and the reference voltage Vref Higher than the output voltage V of the operational amplifier AMP1.bs2 Will also be higher. In response, control is performed such that the on-resistance of transistor N3 decreases and the emitter voltage of transistor Q5 decreases.
[0029]
Thus, the emitter of the transistor Q5 is connected to the reference voltage V under the control of the operational amplifier AMP1.ref So that the output voltage of the operational amplifier AMP1, that is, the bias voltage Vbs2 Is controlled.
[0030]
Here, the base-emitter voltages of the transistors Q5 and Q6 are both set to VBEThen, the base potential of the transistor Q5 becomes Vref + VBEAnd the base potential of the transistor Q6 is Vref + 2VBEBecomes The base voltage of transistor Q5 is bias voltage Vbs1 Is output to the output unit 20.
[0031]
That is, the reference voltage Vref Voltage V set according tobs1 And Vbs2 Is output. In accordance with these bias voltages, in the output section 20, the currents of the transistors Q3 and Q4 are determined, and thus the DC voltages of the collectors of the transistors Q3 and Q4 are determined, that is, the operating point V of the output signal.out Is determined.
[0032]
Next, the operation of the semiconductor circuit of the present embodiment will be described.
In the
[0033]
In the output section 20, the emitter voltages of the transistors Q3 and Q4 are at the same level as the emitter voltage of the transistor Q5 of the bias
[0034]
In the semiconductor circuit of the present embodiment, the transistors Q5 and Q6 of the
[0035]
As described above, the resistance value of resistance element R3 is set to m times the resistance value of resistance elements R1 and R2, and the on-resistance of transistor N3 is set to m times the on-resistance of transistors N1 and N2. Therefore, the emitter current I3 of the transistor Q5 becomes 1 / m of the emitter current I2 of the transistors Q3 and Q4. Therefore, the bias voltage Vbs1 Thereby, the base and collector voltages of the transistors Q3 and Q4 of the output unit 20 can be controlled with high sensitivity. That is, the control sensitivity of the output operating point can be set high.
[0036]
As described above, according to the semiconductor circuit of the present embodiment, the reference voltage Vref According to the bias voltage Vbs1 And the emitter voltages of the transistors Q3, Q4 and Q5 are accordingly changed to the reference voltage V.ref Is controlled to almost the same level. Further, the emitter voltage of the transistor Q6 is changed to the bias voltage Vbs2 To the bases of the transistors Q3, Q4 and Q5 to control the emitter currents of these transistors. As a result, the collector voltages of the transistors Q3 and Q4 become almost equal to the collector voltage of the transistor Q5.ref + 2VBE, The output signal V of the
[0037]
Thus, according to the present embodiment, a pair of differential output signals having the same operating point can be obtained. Further, in the semiconductor circuit of the present embodiment, since a resistance element is not included on the signal output path of the
[0038]
Second embodiment
FIG. 2 is a circuit diagram showing a second embodiment of the semiconductor circuit according to the present invention.
As illustrated, the semiconductor circuit of the present embodiment includes a
[0039]
The semiconductor circuit of the present embodiment differs from the semiconductor circuit of the first embodiment of the present invention shown in FIG. 1 in the configuration of the
[0040]
As shown in FIG. 2, in the
[0041]
In the
Note that the resistance value of the resistance element R6 is set to m times the resistance value of the resistance elements R4 and R5.
[0042]
That is, in the semiconductor circuit of the present embodiment, the resistance elements R4 and R5 are added to the
In the present embodiment, the bias voltage V generated by the bias
[0043]
In the
[0044]
As shown in FIG. 2, in
[0045]
As described above, according to the semiconductor circuit of the present embodiment, by adding the resistance elements R4, R5, and R6 in the
[0046]
Third embodiment
FIG. 3 is a circuit diagram showing a third embodiment of the semiconductor circuit according to the present invention.
As illustrated, the semiconductor circuit according to the present embodiment includes a
[0047]
The semiconductor circuit of the present embodiment is different from the semiconductor circuit of the first embodiment of the present invention shown in FIG. 1 in the configuration of the
The configuration of the
[0048]
As shown in FIG. 3, in the semiconductor circuit according to the present embodiment, the
[0049]
In the
[0050]
The base voltage of the transistor Q5 is changed by the operational amplifier AMP1 to the reference voltage Vref Is kept at the same level as. For this reason, the bias voltage Vbs2 Is the reference voltage Vref It is controlled according to. That is, the bias voltage Vbs2 Is the bias voltage V in the first or second embodiment of the present invention described above.bs2 Is the same as However, in the present embodiment, the collector voltage of the transistor Q5, that is, the bias voltage Vbs1 Is the same as the base voltage of the transistor Q5.ref + VBEIs held in. Therefore, in the
[0051]
As described above, in the semiconductor circuit of the present embodiment, in the
[0052]
As described above, according to the present embodiment, in the
[0053]
Fourth embodiment
FIG. 4 is a circuit diagram showing a fourth embodiment of the semiconductor circuit according to the present invention. This embodiment shows an application example of the semiconductor circuit of the present invention.
As illustrated, the semiconductor circuit of the present embodiment includes a signal operating point conversion circuit 100 having a
[0054]
In the present embodiment, the signal operating point conversion circuit 100 has the same configuration as the above-described semiconductor circuit of the first embodiment of the present invention. That is, the signal operating point conversion circuit 100 outputs the amplified signal V in accordance with the differential input signals IN and INB.O1And VO2Is output. Further, the output signal VO1And VO2Operating point is the power supply voltage VCCIndependent of the reference voltage VrefAnd the base-emitter voltage V of the npn transistor of the bias voltage generatorBEFor example, in the circuit example shown in FIG.O1And VO2Operating point is Vref + 2VBEIs set to
[0055]
In the present embodiment, the signal operating point conversion circuit 100 is not limited to the configuration example shown in FIG. 4, but can be configured by any of the above-described second and third embodiments of the present invention.
[0056]
Next, the configuration of the laser
As shown in FIG. 4, the laser
[0057]
The
[0058]
That is, in the
[0059]
The
As shown in FIG. 4, the emitters of the transistors Q9 and Q10 are connected to each other, and a current source IS3 is connected to the connection point. That is, the transistors Q9 and Q10 form an operating pair, and a current is supplied to the differential pair by the current source IS3.
[0060]
The anode of the laser diode LD1 has the power supply voltage VCCIs connected to a power supply terminal to which is input, and the cathode is connected to the collector of the transistor Q10. That is, the laser diode LD1 becomes a load of the transistor Q10. Since the laser diode LD1 is driven by the output current of the transistor Q10, the laser diode LD1 is switched at the frequency of the drive signal to generate laser light.
[0061]
Next, the overall operation of the semiconductor circuit of the present embodiment will be described.
When the differential signals IN and INB are input to the differential amplifier of the signal operating point conversion circuit 100, the signal V amplified by the differential amplifier isO1And VO2Is obtained. Note that the signal VO1And VO2Operating point is the power supply voltage VCCAnd the reference voltage V supplied to the bias voltage generatorref And the base-emitter voltage V of the transistors Q5 and Q6.BEDepends on In the configuration example of the present embodiment, the output signal VO1And VO2Operating point is Vref + 2VBEIs set to
[0062]
Output signal V amplified by signal operating point conversion circuit 100 and having its operating point convertedO1And VO2Is input to the
In the
[0063]
Therefore, in the semiconductor circuit of the present embodiment, the laser diode LD1 is driven according to the differential input signals IN and INB. Since the signal operating point conversion circuit 100 and the laser
[0064]
As described above, according to the semiconductor circuit of the present embodiment, the operating point is set to the power supply voltage VCCAmplifies the differential input signals IN and INB depending on the differential output signal VO1And VO2Get. And the differential signal VO1And VO2Supplies the switched drive current to the laser diode LD1. Therefore, the power supply voltage VCCA constant drive current can be supplied to the laser diode LD1 without being affected by the fluctuation of the laser diode LD1. Further, the differential signal V supplied to the laser
[0065]
In each of the embodiments of the present invention described above, the output unit and the bias voltage generating unit use a Bi-CMOS circuit. However, the present invention is not limited to this. It is possible to replace the nMOS transistors N1, N2 and N3 of the generator with bipolar transistors. If the desired frequency characteristics are satisfied, the bipolar transistors used in the differential amplifier, the output unit, and the bias voltage generator can be replaced with MOS transistors.
[0066]
【The invention's effect】
As described above, according to the semiconductor circuit of the present invention, for an input signal whose operating point is determined by the upper power supply voltage, the operating point is determined by the lower power supply voltage, and the operating point affects the fluctuation of the upper power supply voltage. The output signal which is not performed can be obtained.
In addition, by using the semiconductor circuit of the present invention, excellent input / output characteristics can be realized even in a high frequency band, an output signal having a stable operating point can be obtained without depending on fluctuations in power supply voltage, and even at a low power supply voltage. There is an advantage that it can operate and realize an amplifier circuit having a wide dynamic range.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a semiconductor circuit according to the present invention.
FIG. 2 is a circuit diagram showing a second embodiment of the semiconductor circuit according to the present invention.
FIG. 3 is a circuit diagram showing a third embodiment of the semiconductor circuit according to the present invention.
FIG. 4 is a circuit diagram showing a fourth embodiment of the semiconductor circuit according to the present invention.
FIG. 5 is a circuit diagram showing an example of a conventional differential amplifier circuit.
FIG. 6 is a circuit diagram showing a configuration example of a conventional semiconductor circuit having an operating point conversion function.
[Explanation of symbols]
10 ... Differential amplification unit, 20, 20A, 20B ... Output unit, 30, 30A, 30B ... Bias voltage generation unit, VCC... power supply voltage, GND ... ground potential.
Claims (8)
基準信号に応じて、所定のバイアス電圧を発生するバイアス電圧発生部と、
上記差動増幅部の出力に応じて、上記バイアス電圧発生部によって発生したバイアス電圧によって決められた動作点をもつ出力信号を出力する出力部と
を有する半導体回路。A differential amplifier that outputs a differential signal according to an input signal;
A bias voltage generator that generates a predetermined bias voltage according to a reference signal;
An output unit that outputs an output signal having an operating point determined by a bias voltage generated by the bias voltage generation unit according to an output of the differential amplification unit.
制御端子が上記第1の抵抗素子と上記第1のバイアストランジスタとの接続ノードに接続され、一方の端子が電源電圧の供給端子に接続され、他方の端子が上記第1のバイアストランジスタの制御端子に接続され、上記第1のバイアストランジスタの制御端子に第1のバイアス電圧を供給するバイアス制御トランジスタと、
一方の入力端子が上記第1のバイアストランジスタと上記第1の電流源トランジスタとの接続ノードに接続され、他方の入力端子が基準バイアス電圧が入力される信号端子に接続され、出力端子が上記第1の電流源トランジスタの制御端子に接続され、上記第1の電流源トランジスタの制御端子に第2のバイアス電圧を供給する差動増幅回路と
を有する請求項1記載の半導体回路。A first resistor element, a first bias transistor, and a first current source transistor connected in series between a power supply voltage supply terminal and a reference potential;
A control terminal is connected to a connection node between the first resistance element and the first bias transistor, one terminal is connected to a power supply voltage supply terminal, and the other terminal is a control terminal of the first bias transistor. A bias control transistor connected to the first bias transistor and supplying a first bias voltage to a control terminal of the first bias transistor;
One input terminal is connected to a connection node between the first bias transistor and the first current source transistor, the other input terminal is connected to a signal terminal to which a reference bias voltage is input, and the output terminal is 2. The semiconductor circuit according to claim 1, further comprising: a differential amplifier circuit connected to a control terminal of the first current source transistor and supplying a second bias voltage to the control terminal of the first current source transistor.
上記差動増幅部の他方の出力端子と上記基準電位との間に直列接続されている第3のバイアストランジスタと第3の電流源トランジスタと
を有し、
上記第2と第3のバイアストランジスタの制御端子に上記第1のバイアス電圧が印加され、
上記第2と第3の電流源トランジスタの制御端子に上記第2のバイアス電圧が印加される
請求項2記載の半導体回路。A second bias transistor and a second current source transistor connected in series between one output terminal of the differential amplifier and the reference potential;
A third bias transistor and a third current source transistor connected in series between the other output terminal of the differential amplifier and the reference potential;
The first bias voltage is applied to control terminals of the second and third bias transistors,
3. The semiconductor circuit according to claim 2, wherein said second bias voltage is applied to control terminals of said second and third current source transistors.
上記差動増幅部の他方の出力端子と上記第3のバイアストランジスタとの間に接続されている第3の抵抗素子と
をさらに有する請求項3記載の半導体回路。A second resistance element connected between one output terminal of the differential amplifying unit and the second bias transistor;
4. The semiconductor circuit according to claim 3, further comprising a third resistance element connected between the other output terminal of the differential amplifier and the third bias transistor.
請求項2記載の半導体回路。3. The semiconductor circuit according to claim 2, wherein in the bias voltage generating section, a resistance value of the first resistance element is set to a predetermined multiple of a resistance element forming a load of the differential amplification section.
をさらに有する請求項5記載の半導体回路。In the bias voltage generation section, a resistance element connected between the first resistance element and the first bias transistor, the resistance value of which is a predetermined multiple of the resistance values of the second and third resistance elements The semiconductor circuit according to claim 5, further comprising:
請求項5記載の半導体回路。6. The semiconductor circuit according to claim 5, wherein in the bias voltage generating section, the on-resistance of the first current source transistor is set to a predetermined multiple of the on-resistance of the second and third current source transistors.
一方の入力端子が上記第1のバイアストランジスタと上記第1の電流源トランジスタとの接続ノードに接続され、他方の入力端子が基準バイアス電圧が入力される信号端子に接続され、出力端子が上記第1の電流源トランジスタの制御端子に接続され、上記第1の電流源トランジスタの制御端子に第2のバイアス電圧を供給する差動増幅回路と
を有し、上記第1の抵抗素子と上記第1のバイアストランジスタとの接続点が、当該第1のバイアストランジスタの制御端子に接続され、当該第1のバイアストランジスタの制御端子が第1のバイアス電圧に保持される
請求項1記載の半導体回路。A first resistor element, a first bias transistor, and a first current source transistor connected in series between a power supply voltage supply terminal and a reference potential;
One input terminal is connected to a connection node between the first bias transistor and the first current source transistor, the other input terminal is connected to a signal terminal to which a reference bias voltage is input, and the output terminal is A differential amplifier circuit connected to the control terminal of the first current source transistor and supplying a second bias voltage to the control terminal of the first current source transistor; 2. The semiconductor circuit according to claim 1, wherein a connection point of the first bias transistor is connected to a control terminal of the first bias transistor, and the control terminal of the first bias transistor is held at a first bias voltage.
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