JP4144331B2 - Magnetic memory, information recording circuit, and information reading circuit - Google Patents

Magnetic memory, information recording circuit, and information reading circuit Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、MRAM(Magnetic Randam Access Memory )と称されるトンネル磁気抵抗効果素子を利用したメモリに適用して好適な磁気メモリ、並びにその磁気メモリを使用して情報の記録及び読出しを行う情報記録回路及び情報読出回路に関する。
【0002】
【従来の技術】
従来、コンピュータなどでの情報機器ではランダム・アクセス・メモリ(RAM)として、動作が高速で、高密度なダイナミックRAM(DRAM)が広く使われている。しかし、DRAMは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。不揮発メモリの候補として、磁性体の磁化で情報を記録する磁気ランダム・アクセス・メモリ(以下MRAMと称する)が注目され、開発が進められている。
【0003】
図12は、現在開発が進められているMRAMの一般的な構造を模式的に示した図である。ここでは、磁性体の磁化方向で情報を記憶する記憶素子のトンネル絶縁膜を介した一方の電極が接続されている配線をワード線、そのワード線に直交して配置されている線をビット線と呼ぶ。図12に示した構成について説明すると、ビット線については、記録(記憶)された情報を読み出す際に、記憶素子5が接続されたMOSトランジスタ6を動作させるための第1のビット線1と、記録の際に電流を流す第2のビット線2との2つのビット線を有する。ワード線3については、各ビット線1,2と直交状態で配置してあり、このワード線3についても、記録の際に同様に電流を流す。
【0004】
強磁性トンネル効果により磁化状態で抵抗が変化する記憶素子は、第2のビット線2とワード線3が直交する位置の近傍に配置してあり、その記憶素子5の一方の電極はワード線3に接続させてあり、記憶素子5の他方の電極はMOSトランジスタ6のドレインに接続させてある。また、MOSトランジスタ6のゲートは第1のビット線1に接続させてあり、ソースは第2のビット線2に接続させてある。
【0005】
このような構成としてあることで、第2のビット線2とワード線3に同時に電流を流すと交点で磁場が合成され強まり、合成磁場4が発生する。なお、以下の説明ではMOSトランジスタ6がn型の場合について説明する。記憶素子に情報を書き込む記録動作を行う時は、第1のビット線1の電圧と第2のビット線2の電圧差をMOSトランジスタ6の動作しきい電圧よりも小さくしておいて、ワード線3とビット線2に電流を流し、図12に示す合成磁場4を発生させる。
【0006】
記憶素子に記憶された情報を読出す再生動作時は、ワード線3に電圧をかけて第1のビット線1と第2のビット線2の間にMOSトランジスタ6の動作しきい電圧より大きな電圧をかけると、ワード線3から第2のビット線2に電流が流れ、電圧と電流の関係から強磁性トンネル素子のトンネル抵抗が検出でき、記憶素子5に記録(記憶)された情報が読み出しできる。
【0007】
【非特許文献1】
日経エレクトロニクス 日経BP社 2001年2月12日 第789号 151〜171頁
【0008】
【発明が解決しようとする課題】
ところで、このような従来から提案されている構造のMRAMは、絶縁膜を夾んだ磁性体の膜間を流れるトンネル電流で磁化状態を検出するため、安定した検出を行うためには、強磁性トンネル効果による大きなトンネル抵抗の変化が必要である。しかし、大きな抵抗変化率が得られる絶縁膜の厚さは限られていて、特に薄い絶縁膜を再現性良く作製するのは難しく、トンネル接合の単位面積あたりの抵抗を低減することは難しい。
【0009】
従来から提案されている検出処理では、抵抗ノイズの増加などで抵抗の大きな素子の状態を高速で検出するのは難しく、素子の微細化に伴ってトンネル抵抗も増加し、MRAMの動作速度の向上の障害になると考えられる。また、素子の微細化により素子間の保磁力のばらつきが大きくなり、情報を選択的に記録することが難しくなってきている。
【0010】
本発明は、これらの点に鑑みてなされたものであり、高密度に素子が形成された磁気メモリであっても、高速で信頼性の高い記録や読み出しを可能にすることを目的とする。
【0011】
【課題を解決するための手段】
本発明の磁気メモリは、磁化方向により情報を保持する複数の磁性体記憶素子を有する磁気メモリにおいて、一方の電極が第1のアドレス線に接続された磁性体記憶素子と、磁性体記憶素子の他方の電極がゲートに接続され、ドレインとソースとが第1のアドレス線と第2のアドレス線に接続されたMOSトランジスタと、MOSトランジスタのゲートと第2のアドレス線とを接続する抵抗とを備えた構成としたことを特徴とする。
【0012】
このように構成したことで、第1,第2のアドレスの交点の近傍に配置した磁性体記憶素子と、その磁性体記憶素子に接続したMOSトランジスタ及び抵抗とで、磁気メモリの1つの記憶セルが構成されることになる。
【0013】
また本発明の磁気メモリの情報記録回路は、上述した磁気メモリに適用される記録回路であり、情報を記録する磁性体記憶素子に接続されたMOSトランジスタのゲートとソース又はドレイン間の電位差を、MOSトランジスタの動作しきい電圧以下に保ちながら、そのMOSトランジスタに接続された第1及び第2のアドレス線の少なくとも一方に電流を流して、素子に情報を記録するようにしたことを特徴とする。
【0014】
このように構成したことで、第1,第2のアドレス線に同時に電流を流して、それぞれの線で発生する電流磁場の合成によって、ワード線とビット線の交点の記憶素子の磁化が反転し、所望の磁化状態とすることで情報が記録される。
【0015】
また本発明の磁気メモリの情報読出回路は、上述した磁気メモリに適用される記録回路であり、情報を読出すために選択された磁性体記憶素子に接続されたMOSトランジスタのゲートとソース又はドレイン間の電位差を、MOSトランジスタの動作しきい電圧より大きくなるように、そのMOSトランジスタに接続された第1のアドレス線と第2のアドレス線の間に電圧を印加し、その印加された電圧で流れる電流を検出して、素子に記憶された情報を判別するようにしたことを特徴とする。
【0016】
このように構成したことで、第1,第2のアドレス線間の電圧を動作しきい電圧よりも高くすれば、MOSトランジスタが動作し、第1のアドレス線から第2のアドレス線に電流が流れる。ここで、第1のアドレス線と第2のアドレス線間に時間変化する電圧、例えば鋸歯状の電圧を加えると、ゲートには強磁性トンネル素子と抵抗体によって分圧された電圧がかかり、ゲート電圧がしきい値電圧を超えたときにドレインとソース間に大きな電流が流れる。強磁性トンネル素子の両側の磁化が平行か反平行かでゲートにかかる電圧が変わるので、磁化状態によってMOSトランジスタが動作する時間が変わり、ビット線に流れるパルス電流の時間およびパルス幅に変化が生じる。この時間やパルス幅から記録された情報を読み出すことができる。
【0017】
【発明の実施の形態】
以下、本発明の第1の実施の形態を、図1〜図5を参照して説明する。
まず、本例の磁気メモリの基本的構造について説明する。図1は、本例の磁気メモリの1ビットを記録するための最小単位の回路(セル)を示したものである。図1中11,12はアドレス線である。ここでは、アドレス線11をビット線とし、アドレス線12をワード線とする。このビット線11とワード線12との交点の近傍に、1単位(1セル)の磁気メモリが構成される。
【0018】
即ち、ワード線12には、強磁性トンネル素子(以下単に記憶素子と称する)13の一方の電極と、MOSトランジスタ14のドレイン(D)が接続してある。記憶素子13の他方の電極は、MOSトランジスタ14のゲート(G)に接続してあり、さらにこのゲート及び記憶素子13の他方の電極は、抵抗15の一方の電極に接続してある。MOSトランジスタ14のソース(S)は、ビット線11と接続してある。抵抗15の他方の電極についても、ビット線11と接続してある。なお、MOSトランジスタ14は、ここではn型MOSトランジスタを使用する。
【0019】
このように磁気メモリを構成した上で、記録(記憶)時には、ビット線11とワード線12に電流を流して、ビット線11とワード線12の交点の近傍に発生した合成磁場17を、その交点の近傍に配置された記憶素子13に作用させて、記憶素子13の磁化方向を反転させて、情報を記憶する。この情報の記憶時には、MOSトランジスタ14の動作を制御するために、ビット線11とワード線12の間の電位差を利用する。本例の場合には、記録時にn型MOSトランジスタ14を動作させないために、ワード線12とビット線11の電圧差を、MOSトランジスタ14の動作しきい電圧以下に設定する。ここではトランジスタ14の動作しきい電圧をVtと呼ぶ。トランジスタの動作しきい電圧Vtとするためには、記憶素子13の抵抗値をRjとし、抵抗15の抵抗値をRrとしたとき、ワード線の電圧が{ビット線電圧+Vt×〔Rr/(Rr+Rj)〕}以下であれば、トランジスタ14のゲート電圧とソース電圧の電圧差が、動作しきい電圧Vt以下になる。
【0020】
磁気メモリからの読出し時には、ワード線12に時間変化する電圧、例えば鋸歯状の電圧V1を印加する。この時間変化する電圧を印加すると、トランジスタ14のゲートには記憶素子13と抵抗15によって分圧された電圧がかかり、トランジスタ14のゲート電圧が、動作しきい電圧Vtを超えたときにドレインとソース間に大きな電流が流れる。この電流を、ビット線11に接続された抵抗16を使用して検出し、出力パルスP1を得る。なお、抵抗16は、各ビット線11に読出し用として接続されているものであり、実際には1ビットの記憶素子毎に接続されているものではない。
【0021】
図2は、この図1に示す構成で、時間変化する電圧をワード線に印加したときの入出力特性を示した図である。図2(a)は、ワード線に印加した時間変化する電圧波形(ここでは徐々に電圧が高くなるいわゆる鋸歯状波)である。このような電圧波形を印加したとき、トランジスタ14のゲート・ソース間の電圧についても、図2(b)に示すように印加電圧に比例して上昇する。そして、このゲート・ソース間の電圧が動作しきい電圧Vtを超えたとき、このMOSトランジスタ14が動作し、ワード線12からビット線11に電流が流れ、図2(c)に示すように、出力信号電流が得られる。このビット線11を流れる電流は、図1に示した抵抗16を使用して、電圧波形として検出することができる。
【0022】
ここで、入力として図2(a)に示すような鋸歯状の電圧が加わった場合、MOSトランジスタ14のゲート−ソース間電圧は、強磁性トンネル素子(記憶素子)13と抵抗15で分圧されているので、強磁性トンネル素子の磁化方向でゲート電圧が変化し、強磁性トンネル抵抗が小さい方がゲート電圧が高くなる。即ち、強磁性トンネル抵抗が小さくなる方向の磁化状態(磁化状態1)のときには、MOSトランジスタ14のゲート−ソース間電圧は、図2(b)に破線で示す電圧変化となり、図2(c)に破線で示す出力信号波形が得られる。また、強磁性トンネル抵抗が大きくなる方向の磁化状態(磁化状態2)のときには、MOSトランジスタ14のゲート−ソース間電圧は、図2(b)に実線で示す電圧変化となり、図2(c)に実線で示す出力信号波形が得られ、磁化状態1よりも時間幅の短いパルス波形となる。
【0023】
なお、ここではワード線12に電圧をかけてビット線11で電流を検出する処理について説明したが、ビット線11に電圧をかけてワード線12で電流を検出することも可能である。この場合には、MOSトランジスタのドレインとソースはほぼ等価なので、強磁性トンネル素子と抵抗体の関係が、ワード線12に電圧をかけてビット線11で電流を検出する場合と逆になるだけである。図3は、このビット線11に電圧をかけてワード線12で電流を検出する場合の入出力特性例を示した図である。入力として図3(a)に示すような鋸歯状の電圧をビット線11に印加したとする。このとき、強磁性トンネル抵抗が小さくなる方向の磁化状態(磁化状態1)のときには、MOSトランジスタ14のゲート−ソース間電圧は、図3(b)に破線で示す電圧変化となり、図3(c)に破線で示す出力信号波形が得られる。また、強磁性トンネル抵抗が大きくなる方向の磁化状態(磁化状態2)のときには、MOSトランジスタ14のゲート−ソース間電圧は、図3(b)に実線で示す電圧変化となり、図3(c)に実線で示す出力信号波形が得られ、磁化状態1よりも時間幅の大きいパルス波形となり、図2の例とは大小関係が逆になる。
【0024】
このようにして、磁化状態1(破線)と磁化状態2(実線)とで、時間幅の異なるパルスが得られる。時間幅の差を検出することで、記憶素子13の磁化状態を判別することが可能になる。具体的には、例えばパルス幅の違い、或いはパルス応答の少なくともいずれか一方を検出することで、磁化状態を判別できる。
【0025】
図4は、本例の各セルをマトリクス状に配置して磁気メモリを構成させた回路例を示す図である。この例では、横方向にワード線W1 ,W2 ,W3 …が平行に配置してあり、縦方向にビット線B1 ,B2 ,…Bn (nは任意の整数)が平行に配置してある。各ビット線B1 ,B2 ,…Bn の一端及び他端には、ビット線アドレスデコーダ及びドライバ21,22が接続してある。同様に、各ワード線W1 ,W2 ,W3 …の一端及び他端には、ワード線アドレスデコーダ及びドライバ23,24が接続してある。これらのデコーダ及びドライバ21〜24には、図示しない制御手段からの制御データが供給されて、その制御データをデコードして、指示されたビット線又はワード線に、記録用又は読出用の電流を流すドライブ処理が行われる。
【0026】
各セルの構成について説明すると、例えばワード線W1 とビット線B1 の交点の近傍に形成されるセルは、ワード線W1 に、記憶素子31aの一方の電極と、MOSトランジスタ41aのドレインとが接続してあり、そのトランジスタ41aのゲートに、記憶素子31aの他方の電極と、抵抗51aの一方の電極とが接続してある。さらに、トランジスタ41aのソースと、抵抗51aの他方の電極とが、ビット線B1 に接続してある。
【0027】
他のセルについても、記憶素子31b〜31n,32a〜32n,33a〜33n…と、トランジスタ41b〜41n,42a〜42n,43a〜43n…と、抵抗51b〜51n,52a〜52n,53a〜53n…が同様に接続してある。
【0028】
各ビット線及びワード線が接続されたデコーダ及びドライバでの処理例について説明すると、例えば記録時には、ビット線アドレスデコーダ及びドライバ21,22の内の一方のデコーダ及びドライバ21から、記録を行うセルに接続されたビット線に電流が流す処理が行われ、もう一方のデコーダ及びドライバ22からは電流が流されない。また、ワード線アドレスデコーダ及びドライバ23,24の内の一方のデコーダ及びドライバ23から、記録を行うセルに接続されたワード線に電流が流す処理が行われ、もう一方のデコーダ及びドライバ24からは電流が流されない。
【0029】
そして読出し時には、例えば、ビット線アドレスデコーダ及びドライバ21,22は電流を流さず、2つのワード線アドレスデコーダ及びドライバ23,24から、読出しを行うセルが接続されたワード線に時間変化する電圧を印加して、各セルのトランジスタを作動させる。
【0030】
また、ここではワード線アドレスデコーダ及びドライバ24に、パルス幅判別部25が接続してあり、各ワード線を流れるパルス電流を、パルス幅判別部25内の抵抗で検出して、そのパルス幅の判別することで、所望のセルの記憶素子の磁化状態を判別することができる。
【0031】
なお、本例のように各セルを構成させた場合、抵抗体抵抗値(Rr)および強磁性トンネル素子の抵抗値(Rj)を大きくすれば、MOSトランジスタを通らずに強磁性トンネル素子から抵抗体を通って流れる電流を小さくでき、配線間に流れる漏れ電流を小さくできより信号品質を上げることができる。抵抗体の抵抗値と強磁性トンネル素子の抵抗の比は、MOSトランジスタの動作しきい電圧、強磁性トンネル素子の耐圧などを考慮して決定すればよい。
【0032】
図5は、本例の磁気メモリを半導体で構成させた場合の、1つのセルの断面構造を模式的に示した図である。この磁気メモリは、シリコン基板72上に構成させてあり、横の素子と横断的に接続されている配線であるワード線61が、一番上に形成してある。記憶素子としては、トンネル絶縁膜64の上下に、第1の磁性層63と第2の磁性層65とを配置して構成してあり、導体柱62でワード線61と第1の磁性層63との間を接続してある。
【0033】
抵抗を構成する導体膜67の上には、この抵抗の一方の電極66が形成してあり、導体膜67の下には、ビット線68が形成してある。このビット線68は、図中の奥行き方向に連続している。抵抗の電極66は、記憶素子を構成する第2の磁性層65と接続してあり、さらに導体柱73とも接続してある。導体柱73は、MOSトランジスタのゲート電極70とコンデンサの電極66とを接続してある。MOSトランジスタのソース電極69は、ビット線68に接続してあり、MOSトランジスタのドレイン電極71は、導体柱74を介してワード線61に接続してある。
【0034】
この図5に示した構造として形成させる場合に、MOSトランジスタ、ワード線やビット線などの配線、及び導体柱については、ダイナミック・ランダム・アクセス・メモリ(DRAM)等で使用されている一般的な材料や作製技術で作製でできる。
【0035】
抵抗を構成する導体膜67としては、非晶質Si、SiCなどの高抵抗体を用いても良いし、薄い絶縁膜を流れるトンネル電流を利用しても良い。抵抗の一方の電極となる電極膜66は強磁性トンネル素子の下地としても機能するので、強磁性トンネル素子の特性を低下させない材料を用いるのが良く、Ta,Ti,Wなどが利用できる。強磁性トンネル素子に用いる磁性体の片方は反強磁性体により一方向に磁化が固定された固定磁化層を用いるのが安定した磁化基準として適当である。強磁性体としてはRhMn,IrMn,PtMNなどのMn合金が適当で、固定磁化層としてはCo,CoFe,NiFeなどの結晶質合金、CoBなどの非晶質を用いることができる。また、固定磁化層をRuなどの金属で複数層に分断し、それらを反平行に結合させて外部への漏洩磁場を減らして用いることもできる。もう一方の磁性層はCoFe、NiFeなどの結晶質合金、CoB、GdFeCoなどの非晶質合金が利用可能である。磁気異方性は素子の形状異方性を利用するのが簡単であるが、さらに、磁場中熱処理を行って誘導磁気異方性を付加しても良い。
【0036】
次に、本発明の第2の実施の形態を、図6〜図8を参照して説明する。
本例においては、第1の実施の形態で説明した磁気メモリに、参照用の記憶素子を設けて、記憶素子に記憶された情報の読出しが良好にできるようにしたものである。即ち、第1の実施の形態で説明した図2に示すように、磁化方向の違いにより検出されるパルス幅の変化は、比較的小さな時間であり、パルス幅の検出を精度良く行う必要があるが、本実施の形態では、そのパルス幅の検出を、参照用の記憶素子を設けて簡単かつ確実に検出できるようにしたものである。
【0037】
図6は、参照用素子を使用して検出する原理を示した図である。各セルの基本的な構成については、既に第1の実施の形態で説明したセル構成と同じであり、ワード線12に、記憶素子13の一方の電極と、n型MOSトランジスタ14のドレインが接続してある。記憶素子13の他方の電極は、MOSトランジスタ14のゲートに接続してあり、ゲート及び記憶素子13の他方の電極は、抵抗15の一方の電極に接続してある。MOSトランジスタ14のソースと抵抗15の他方の電極は、ビット線11に接続してある。ここではこのセル構成を、記憶セルと称する。
【0038】
そして本例においては、ビット線11を、この記憶素子13に記憶された情報の読出しを行うためのEx-ORゲート18の一方の入力端に接続してある。このとき、ビット線11とEx-ORゲート18の入力端との間には、電流検出用の抵抗16の一端が接続してある。抵抗16の他端は接地させてある。
【0039】
そして図6に示すように、この情報記憶用のセル(記憶セル)とは別に、参照用の記憶素子を使用したセル(参照セル)が構成させてある。即ち、記憶素子13と等価な構成で、磁化方向が一定の方向に決められた参照用の記憶素子(以下単に参照素子と称する)17を設け、この参照素子17の一方の電極を、n型MOSトランジスタ14′のドレインとともにワード線12に接続してある。参照素子17の他方の電極は、MOSトランジスタ14′のゲートに接続してあり、ゲート及び参照素子17の他方の電極は、抵抗15′の一方の電極に接続してある。MOSトランジスタ14′のソースと抵抗15′の他方の電極は、Ex-ORゲート18の他方の入力端に接続してある。このとき、トランジスタ14′とEx-ORゲート18の入力端との間には、電流検出用の抵抗16′の一端が接続してある。抵抗16′の他端は接地させてある。そして、Ex-ORゲート18で入力信号の排他的論理和演算を行い、その演算出力を出力端子18aに得る。
【0040】
このように構成したことで、記憶素子13に記憶された情報を読出す際には、ワード線12にパルス電圧を印加することで、出力端子18aに得られる信号から、記憶素子13に記憶された情報を読出すことが可能になる。この読出し処理について図5の中に記載したパルスを参照して説明すると、ワード線12に時間変化する電圧V1(ここでは鋸歯状波)を加えると、記憶セルから記憶素子13に記憶された情報に基づいたパルス電圧P1が出力され、参照セルから参照素子17に記憶された情報に基づいたパルス電圧P2が出力される。ここで、記憶素子13での磁化方向と、参照素子17での磁化方向とが等しい場合には、パルス電圧P1,P2が同じパルス電圧になり、2つの素子13,17での磁化方向が等しくない場合には、パルス電圧P1,P2が異なる長さのパルスとなる。
【0041】
従って、この2つのパルス信号P1,P2をEx-ORゲート回路18に供給することで、二つの状態が同じときは、パルスの波形が重なるのでEx-ORゲート回路18からの出力が出ない状態になるが、二つの磁化状態が異なると、パルスの立ち上がりの位置が異なるので、この立ち上がりの時間差に対応したパルスP3が出力端子18aから出力される。つまり二つの素子の磁化状態が同じか異なるかが判別できる。参照素子の磁化状態は確定しているので、記憶素子の磁化状態も確定できる。
【0042】
このように参照セルを設けて比較する構成としたことで、記憶素子に記憶された情報の検出が良好に行える。即ち、例えば強磁性トンネル接合の抵抗値にばらつきが有る場合、単独の素子の遅延時間だけでは磁化状態の検出誤りが多くなる。ここで本例の場合には、読み出された素子の磁化が参照素子の磁化と同じ場合は出力がなく、異なる場合に出力が得られるので、検出結果が明瞭になる。なお、読み出そうとする素子と参照素子との距離が離れると、伝送による信号の減衰や遅延の影響が現れるので、参照素子は読み出そうとする素子に近接して配置した方がよいが、全ての素子の近くに参照素子を配置すると記録可能な素子数が減少してしまう。
【0043】
次に、このような参照セルを設ける場合の磁気メモリ全体の構成例を、図7を参照して説明する。この図7において、第1の実施の形態で説明した磁気メモリの全体構成である、図4に対応する部分には同一符号を付与してある。
【0044】
図7の例では、各ワード線W1 ,W2 ,W3 毎に参照セルを設ける構成としてあり、各ワード線W1 ,W2 ,W3 と、右端のビット線Bx との交点の近傍に構成されるセルを、参照セルとしてある。即ち、記憶素子31x ,32x ,33x を、予め磁化方向が定まった参照素子としてあり、それぞれの記憶素子31x ,32x ,33x に接続されたトランジスタ41x ,42x ,43x 及び抵抗51x ,52x ,53x で、参照セルを構成してある。記憶セルの構成については、第1の実施の形態で図4で説明した構成と同じであり、ビット線アドレスデコーダ及びドライバ21,22とワード線アドレスデコーダ及びドライバ23,24についても、同じ構成であり、各デコーダ及びドライバでの、各記憶セルに情報を記録させる処理及び読出しさせる処理についても、基本的に同じである。
【0045】
この参照セルが接続されたビット線Bx に得られる信号と、隣接したビット線B3 に得られる信号とを、Ex-ORゲート回路82cの一方及び他方の入力端に供給する。また、ビット線B3 に得られる信号と、隣接したビット線B2 に得られる信号とを、Ex-ORゲート回路82bの一方及び他方の入力端に供給する。また、ビット線B2 に得られる信号と、隣接したビット線B1 に得られる信号とを、Ex-ORゲート回路82aの一方及び他方の入力端に供給する。なお、各ビット線B1 ,B2 ,B3 ,Bx には、検出用の抵抗81a,81b,81c,81xの一端が接続してある。
【0046】
各Ex-ORゲート回路82aの排他的論理和出力は、判別部83に供給して、出力状態から各記憶セルの記憶情報を判別する。図8は、判別部83を使用した判別処理例を示したフローチャートである。まず、読出すワード線が選択される(ステップS11)。ここでは、例えばワード線W1 を選択し、このワード線W1 に読出し用のパルス状の電流を流したとする。
【0047】
このとき、判別部83では、最初にEx-ORゲート回路82cから供給される、参照素子31xの出力と、その参照素子31xに隣接する記憶素子31cの出力との排他的論理和出力を判断して、記憶素子31cに記憶された情報を判断する(ステップS12)。この判断処理については、図6を参照して説明したパルス電圧P3の有無を判断する処理と同じである。
【0048】
次に、Ex-ORゲート回路82bから供給される、記憶素子31cの出力と、その記憶素子31cに隣接する記憶素子31bの出力との排他的論理和出力を判断して、記憶素子31bに記憶された情報を判断する(ステップS13)。このときには、ステップS12で記憶素子31cの記憶状態(磁化方向)については既に判っているので、Ex-ORゲート回路82bの排他的論理和出力から、記憶素子31cの記憶状態と記憶素子31bの記憶状態とが等しいか否か判り、結果的に記憶素子31bの記憶状態が判断できることになる。
【0049】
以下、同様にして隣接した記憶素子間での排他的論理和出力を順に判断することで、ワード線W1 に接続された全ての記憶セルに記憶された情報が判断できることになる。このように隣接した記憶セル毎に比較して、順に記憶状態を判別することで、常に隣接する素子間で比較して判別することになり、比較する2つの素子の距離を最小にすることができ、良好な読出しが可能になる。即ち、読み出そうとする素子と参照素子との距離が離れると、伝送による信号の減衰や遅延の影響が現れるので、参照素子は読み出そうとする素子に近接して配置した方がよいが、全ての素子の近くに参照素子を配置すると記録可能な素子数が減少してしまうが、本例の読出し処理を行うことで、各ワード線に1つ参照セルを設けるだけで良く、少ない数の参照セルで良好な読出しが可能になる。
【0050】
なお、図7の例では、各ワード線の右端に記憶セルを配置するようにしたが、その他の位置に、記憶セルを配置するようにしても良い。また、図7の例では、同一のワード線の中で、隣接素子同士を比較するようにしたが、隣接するビット線同士の素子(セル)間でも比較を行うようにして、全てのワード線に参照セルを配置するのではなく、数ワード線に1つだけ参照セルを設けるようにしても良い。或いは、隣接するビット線同士の素子(セル)間での比較を、全ての位置で行うようにして、1個の磁気メモリに1個だけ参照セルを設ける構成とすることも可能である。
【0051】
また、参照素子を一方向に磁化する処理としては、強い外部磁場を加えて一方向に磁化しても良いし、ビット線とワード線に電流を流して素子を一つずつ磁化しても良いし、まとめて磁化しても良いが、他の記憶素子の磁化に影響を与える可能性もあるので、記録を行う前の初期化の過程で行うのが適当である。
【0052】
次に、本発明の第3の実施の形態を、図9〜図11を参照して説明する。
本例においては、第1の実施の形態で説明した磁気メモリの各記憶セルの近傍に、磁場印加及び加熱用の素子を配置して、記録の選択性を高めた構成としたものである。
【0053】
図9は、本例の磁気メモリの各記憶セルの構成例を示した図で、図9では1つのワード線12に接続された2つの記憶セルを示している。ここでは、ワード線12とビット線11aとの交点の近傍に、記憶素子13aを使用した1つの記憶セル(第1の記憶セル)が構成され、ワード線12とビット線11bとの交点の近傍に、記憶素子13bを使用したもう1つの記憶セル(第2の記憶セル)が構成されている。
【0054】
第1の記憶セルについては、ワード線12に、記憶素子13aの一方の電極が接続してある。n型MOSトランジスタ14aのドレインについては、抵抗19aを介してワード線12に接続してある。記憶素子13aの他方の電極は、MOSトランジスタ14aのゲートに接続してあり、ゲート及び記憶素子13aの他方の電極は、抵抗15aの一方の電極に接続してある。MOSトランジスタ14aのソースと抵抗15aの他方の電極は、ビット線11aに接続してある。
【0055】
第2の記憶セルについては、ワード線12に、記憶素子13bの一方の電極が接続してある。n型MOSトランジスタ14bのドレインについては、抵抗19bを介してワード線12に接続してある。記憶素子13bの他方の電極は、MOSトランジスタ14bのゲートに接続してあり、ゲート及び記憶素子13bの他方の電極は、抵抗15bの一方の電極に接続してある。MOSトランジスタ14bのソースと抵抗15bの他方の電極は、ビット線11aに接続してある。
【0056】
ここで、第2の記憶セルの抵抗19bについては、第1の記憶セルの記憶素子13aと隣接した位置に配置してあり、図9に矢印で示すように、抵抗19bで発する磁場印加及び加熱の作用20が、記憶素子13aに及ばすようにしてある。また、第2の記憶セルの記憶素子13bと隣接した位置には、ワード線12上の第3の記憶セル(図示せず)の抵抗19cが配置されて、その抵抗19cで発する磁場印加及び加熱が、記憶素子13bに作用するようにしてある。
【0057】
このように構成した場合の記録動作について説明すると、例えばビット線11aとワード線12の電位を同じにしておいて、隣接したビット線11bの電圧を下げて、ワード線12とビット線11bの電圧差を、MOSトランジスタ14bの動作しきい電圧以上にすると、MOSトランジスタ14bのドレインとソースの間に電流が流れ、抵抗19bの磁場印加および加熱機構が動作する。抵抗19bの発生する磁場や熱によって記憶素子13aの保磁力は低下し、ワード線12やビット線11aに流す電流を低減でき、目的の素子以外の素子への影響を少なくできる。
【0058】
図10は、このようなセル構成を適用した磁気メモリの全体構成例を示した図である。この例では、第2の実施の形態で説明した参照セルを、各ワード線W1 ,W2 ,W3 毎に配置した構成を適用してあり、図4,図7に対応する部分には同一符号を付与してある。
【0059】
図10の例では、各セルのMOSトランジスタ41a〜41x,42a〜42x,43a〜43xのドレインと、ワード線W1 ,W2 ,W3 との間に、磁場印加及び加熱の作用を行う抵抗101a〜101x,102a〜102x,103a〜103xを接続してある。そして、各抵抗101a〜101x,102a〜102x,103a〜103xを、隣接したセルの記憶素子31a〜31c,32a〜32c,33a〜33cに近接した位置に配置する。なお、各ワード線上の左端に配された記憶セルに接続された抵抗101a,102a,103aについては、他の記憶セルと特性を合わせるために接続されたものであり、他のセルに磁場印加及び加熱の作用を行うものではない。また、参照セルの記憶素子(参照素子)31x,32x,33xについては、予め磁化方向が定まった素子であり、記憶(記録)処理が必要ないので、磁場印加及び加熱の作用を行う抵抗を近接配置する必要がない。
【0060】
図10に示した磁気メモリのビット線アドレスデコーダ及びドライバ21,22とワード線アドレスデコーダ及びドライバ23,24での、各記憶セルに情報を記録させる処理及び読出しさせる処理は、第2の実施の形態で図7で説明した構成と基本的に同じであり、読出し時に、参照素子を使用したEx-ORゲート回路82a,82b,82cを使用した検出処理についても、第2の実施の形態で説明した処理と同じである。但し、記憶素子に情報を記憶させる記録処理時には、情報を記憶させる記憶セルに記録用の電流を流すだけでなく、その記憶セルの記憶素子に磁場印加及び加熱の作用を行う抵抗が接続された記憶セルにも、その作用を行うための電流を流すドライブ処理を行う必要がある。
【0061】
図11は、本例の磁気メモリを半導体で構成させた場合の、1つのセルの断面構造を模式的に示した図である。この磁気メモリは、シリコン基板72上に構成させてあり、横の素子と横断的に接続されている配線であるワード線91が、一番上に形成してある。記憶素子として、トンネル絶縁膜64の上下に、第1の磁性層63と第2の磁性層65とを配置して構成してある点は、第1の実施の形態の構成(図4参照)と同じである。この記憶素子の第1の磁性層63は、配線93と導体柱92とを介してワード線91に接続してある。
【0062】
ここで、配線93は隣接したセルの導体柱95まで延長されて接続してある。この配線93で、磁性層63,65とトンネル絶縁膜64で構成される記憶素子に、磁場の印加及び加熱の作用を行う構成としてある。
【0063】
第2の磁性層65の下側で、電極66を介して抵抗を構成する導体膜67が形成してあり、導体膜67の下にビット線68が形成してあり、導体柱73を介して電極66とMOSトランジスタのゲート電極70とが接続してある構成については、図4で説明した構成と同じである。
【0064】
このように構成して、配線93を設けたことで、この配線93の抵抗が、磁場の印加及び加熱の作用を行うようになる。この場合、配線抵抗を小さくすれば電流を多く流しても発熱が小さいので、磁場の印加の効果を主に用いることができ、高抵抗にすれば少ない電流で発熱させることができるので加熱の効果を主に利用することができる。また、磁場の強さを強めるために、配線93の上面に軟磁性体を配置してもよい。この配線93による作用を行うためには、ワード線と記録しようとする素子があるビット線に隣接したビット線との電圧差をMOSトランジスタの動作しきい電圧以上にすればよい。このとき記録しようとする素子のあるワード線、ビット線の一方か両方に電流を流せば、記録が可能である。記憶素子に接続したMOSトランジスタに流せる電流はワード線やビット線の電流に比べれば小さいが、記憶素子近傍に磁場印加や加熱機構を配置することで有効に機能させることができる。また、本例のように磁場印加、加熱機構を用いる場合、ビット線が本来のビット線の本数より一本多く必要であるが、読み出し参照用のビット線を用いれば、素子数の増加を抑えることができ、効率良く磁気メモリを構成することができる。
【0065】
なお、上述した実施の形態では、配線の抵抗により、磁場の印加と加熱を行うようにしたが、磁場の印加と加熱のいずれか一方だけを行う素子(手段)を配置しても良い。
【0066】
【発明の効果】
本発明によると、強磁性トンネル素子の抵抗変化を抵抗とMOSトランジスタによってパルスの遅延時間やパルス幅に変換して出力するので、記憶素子が微細化しても、情報の記録や読出しが安定して行える。
【0067】
また、2つのアドレス線(ワード線及びビット線)間の電圧でMOSトランジスタの動作を制御するので、アドレス線間の電圧を変えることで、2つのアドレス線の内のそれぞれ一本ずつで記録にも読み出しにも対応できる。
【0068】
また、磁化参照用の素子を設けて、さらに隣接素子間での演算で記憶情報を検出するようにしたことで、素子間のばらつきや信号遅延の影響を少なくして、確実な情報読み出しができる。この場合、例えば磁化参照用の素子を1つのアドレス線毎に配置したことで、全てのアドレス線から読出す際に、参照用素子を容易に参照することができ、良好な読出しが可能になる。
【0069】
さらに、記憶素子に隣接したセルへの配線に、磁場印加及び/又は加熱手段を設ける構成としたことで、隣接したセルのトランジスタを磁場印加及び/又は加熱の制御に使用でき、記録誤りを低減でき、良好な記録が可能になる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態による磁気メモリの構成例を示す回路図である。
【図2】本発明の第1の実施の形態による入出力特性の例を示す波形図である。
【図3】本発明の第1の実施の形態による入出力特性の別の例を示す波形図である。
【図4】本発明の第1の実施の形態による磁気メモリの全体構成例を示す構成図である。
【図5】本発明の第1の実施の形態による磁気メモリの断面構造の例を示す断面図である。
【図6】本発明の第2の実施の形態による磁気メモリの構成例を示す回路図である。
【図7】本発明の第2の実施の形態による磁気メモリの全体構成例を示す構成図である。
【図8】本発明の第2の実施の形態によるデータ判別処理例を示したフローチャートである。
【図9】本発明の第3の実施の形態による構成例を示す回路図である。
【図10】本発明の第3の実施の形態による磁気メモリの全体構成例を示す構成図である。
【図11】本発明の第3の実施の形態による磁気メモリの断面構造の例を示す断面図である。
【図12】従来から提案されているMRAMの構成の一例を示した回路図である。
【符号の説明】
1…第1のビット線、2…第2のビット線、3…ワード線、4…合成磁場、5…記憶素子、6…MOSトランジスタ、11,11a,11b…ビット線、12…ワード線、13…記憶素子、14,14′…MOSトランジスタ、15,15′…コンデンサ、16,16′…抵抗、17…参照用記憶素子、18…Ex-ORゲート回路、18a…出力端子、19a〜19c…抵抗、21,22…ビットアドレスデコーダ及びドライバ、23,24…ワード線アドレスデコーダ及びドライバ、25…パルス幅判別部、31a〜31n,32a〜32n,33a〜33n…記憶素子、41a〜41n,42a〜42n,43a〜43n…MOSトランジスタ、51a〜51n,52a〜52n,53a〜53n…コンデンサ、61…ワード線、62…導体柱、63…第1の磁性層、64…トンネル絶縁膜、65…第2の磁性層、66…抵抗の第1の電極、67…導体膜(抵抗)、68…ビット線、69…トランジスタのソース電極、70…トランジスタのゲート電極、71…トランジスタのドレイン電極、72…シリコン基板、73,74…導体柱、81a〜81x…抵抗、82a〜82c…Ex-ORゲート回路、83…判別部、91…ワード線、92…導体柱、93…配線、95…導体柱、96…ビット線、101a〜101x,102a〜102x,103a〜103x…抵抗
[0001]
BACKGROUND OF THE INVENTION
The present invention is a magnetic memory suitable for application to a memory using a tunnel magnetoresistive effect element called MRAM (Magnetic Randam Access Memory), and information recording for recording and reading information using the magnetic memory. The present invention relates to a circuit and an information reading circuit.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in information equipment such as computers, dynamic RAM (DRAM) having high speed and high density is widely used as random access memory (RAM). However, since DRAM is a volatile memory in which information disappears when the power is turned off, a nonvolatile memory in which information does not disappear is desired. As a candidate for a nonvolatile memory, a magnetic random access memory (hereinafter referred to as an MRAM) that records information by magnetization of a magnetic material has attracted attention and is being developed.
[0003]
FIG. 12 is a diagram schematically showing a general structure of an MRAM currently under development. Here, the wiring connected to one electrode through the tunnel insulating film of the storage element that stores information in the magnetization direction of the magnetic material is a word line, and the line arranged orthogonal to the word line is a bit line. Call it. The configuration shown in FIG. 12 will be described. For the bit line, when reading recorded (stored) information, the first bit line 1 for operating the MOS transistor 6 to which the storage element 5 is connected; Two bit lines are connected to the second bit line 2 through which a current flows during recording. The word line 3 is arranged in a state orthogonal to the bit lines 1 and 2, and a current is similarly applied to the word line 3 during recording.
[0004]
The memory element whose resistance changes in the magnetized state due to the ferromagnetic tunnel effect is disposed in the vicinity of the position where the second bit line 2 and the word line 3 are orthogonal to each other, and one electrode of the memory element 5 is the word line 3. The other electrode of the memory element 5 is connected to the drain of the MOS transistor 6. The gate of the MOS transistor 6 is connected to the first bit line 1 and the source is connected to the second bit line 2.
[0005]
With such a configuration, when a current is simultaneously supplied to the second bit line 2 and the word line 3, a magnetic field is synthesized and strengthened at the intersection, and a synthesized magnetic field 4 is generated. In the following description, the case where the MOS transistor 6 is n-type will be described. When performing a recording operation for writing information to the memory element, the voltage difference between the voltage of the first bit line 1 and the second bit line 2 is made smaller than the operation threshold voltage of the MOS transistor 6, and the word line 3 and the bit line 2 are supplied with current to generate a synthetic magnetic field 4 shown in FIG.
[0006]
In the reproducing operation of reading information stored in the storage element, a voltage higher than the operation threshold voltage of the MOS transistor 6 is applied between the first bit line 1 and the second bit line 2 by applying a voltage to the word line 3. Is applied, the current flows from the word line 3 to the second bit line 2, the tunnel resistance of the ferromagnetic tunnel element can be detected from the relationship between the voltage and the current, and the information recorded (stored) in the storage element 5 can be read out. .
[0007]
[Non-Patent Document 1]
Nikkei Electronics Nikkei Business Publications, Inc. February 12, 2001, No. 789, pages 151-171
[0008]
[Problems to be solved by the invention]
By the way, the MRAM having the structure proposed in the related art detects a magnetization state by a tunnel current flowing between magnetic films sandwiching an insulating film. A large change in tunnel resistance due to the tunnel effect is necessary. However, the thickness of the insulating film that can provide a large rate of change in resistance is limited, and it is difficult to produce a particularly thin insulating film with good reproducibility, and it is difficult to reduce the resistance per unit area of the tunnel junction.
[0009]
In the detection processing that has been proposed in the past, it is difficult to detect the state of a high-resistance element at high speed due to an increase in resistance noise, etc., and the tunnel resistance also increases with the miniaturization of the element, improving the operation speed of the MRAM. It seems to be an obstacle. Also, the miniaturization of elements increases the variation in coercive force between elements, making it difficult to selectively record information.
[0010]
The present invention has been made in view of these points, and an object of the present invention is to enable high-speed and highly reliable recording and reading even in a magnetic memory in which elements are formed at high density.
[0011]
[Means for Solving the Problems]
A magnetic memory according to the present invention includes a magnetic memory element having a plurality of magnetic memory elements that retain information according to the magnetization direction, and a magnetic memory element having one electrode connected to a first address line; A MOS transistor having the other electrode connected to the gate, a drain and a source connected to the first address line and the second address line, and a resistor connecting the gate of the MOS transistor and the second address line. It is characterized by having a configuration provided.
[0012]
With this configuration, one storage cell of the magnetic memory includes a magnetic memory element arranged near the intersection of the first and second addresses, and a MOS transistor and a resistor connected to the magnetic memory element. Will be configured.
[0013]
The information recording circuit of the magnetic memory of the present invention is a recording circuit applied to the magnetic memory described above, and the potential difference between the gate and the source or drain of the MOS transistor connected to the magnetic storage element for recording information is Information is recorded in the element by supplying a current to at least one of the first and second address lines connected to the MOS transistor while keeping the operation threshold voltage or less of the MOS transistor. .
[0014]
With this configuration, the magnetization of the memory element at the intersection of the word line and the bit line is inverted by simultaneously passing current through the first and second address lines and by synthesizing the current magnetic field generated in each line. Information is recorded by setting a desired magnetization state.
[0015]
The information reading circuit of the magnetic memory according to the present invention is a recording circuit applied to the magnetic memory described above, and the gate and source or drain of a MOS transistor connected to the magnetic memory element selected for reading information. A voltage is applied between the first address line and the second address line connected to the MOS transistor so that the potential difference between them becomes larger than the operating threshold voltage of the MOS transistor. It is characterized in that the current stored is detected to discriminate information stored in the element.
[0016]
With this configuration, if the voltage between the first and second address lines is made higher than the operating threshold voltage, the MOS transistor operates and current flows from the first address line to the second address line. Flowing. Here, when a time-varying voltage, for example, a sawtooth voltage, is applied between the first address line and the second address line, a voltage divided by the ferromagnetic tunnel element and the resistor is applied to the gate. A large current flows between the drain and source when the voltage exceeds the threshold voltage. Since the voltage applied to the gate changes depending on whether the magnetizations on both sides of the ferromagnetic tunnel element are parallel or antiparallel, the time during which the MOS transistor operates changes depending on the magnetization state, and the time and pulse width of the pulse current flowing through the bit line change. . The recorded information can be read from the time and pulse width.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
First, the basic structure of the magnetic memory of this example will be described. FIG. 1 shows a minimum unit circuit (cell) for recording one bit of the magnetic memory of this example. In FIG. 1, reference numerals 11 and 12 denote address lines. Here, the address line 11 is a bit line, and the address line 12 is a word line. In the vicinity of the intersection of the bit line 11 and the word line 12, one unit (one cell) of magnetic memory is formed.
[0018]
That is, to the word line 12, one electrode of a ferromagnetic tunnel element (hereinafter simply referred to as a storage element) 13 and the drain (D) of the MOS transistor 14 are connected. The other electrode of the memory element 13 is connected to the gate (G) of the MOS transistor 14, and the other electrode of the gate and the memory element 13 is connected to one electrode of the resistor 15. The source (S) of the MOS transistor 14 is connected to the bit line 11. The other electrode of the resistor 15 is also connected to the bit line 11. Here, as the MOS transistor 14, an n-type MOS transistor is used.
[0019]
With the magnetic memory configured as described above, during recording (storing), a current is passed through the bit line 11 and the word line 12 to generate a synthetic magnetic field 17 generated in the vicinity of the intersection of the bit line 11 and the word line 12. Information is stored by acting on the memory element 13 arranged in the vicinity of the intersection to reverse the magnetization direction of the memory element 13. When this information is stored, the potential difference between the bit line 11 and the word line 12 is used to control the operation of the MOS transistor 14. In the case of this example, in order not to operate the n-type MOS transistor 14 at the time of recording, the voltage difference between the word line 12 and the bit line 11 is set to be equal to or less than the operation threshold voltage of the MOS transistor 14. Here, the operation threshold voltage of the transistor 14 is referred to as Vt. In order to set the operation threshold voltage Vt of the transistor, when the resistance value of the memory element 13 is Rj and the resistance value of the resistor 15 is Rr, the voltage of the word line is {bit line voltage + Vt × [Rr / (Rr + Rj ]]} Or less, the voltage difference between the gate voltage and the source voltage of the transistor 14 becomes the operating threshold voltage Vt or less.
[0020]
When reading from the magnetic memory, a time-varying voltage, for example, a sawtooth voltage V1, is applied to the word line 12. When this time-varying voltage is applied, a voltage divided by the memory element 13 and the resistor 15 is applied to the gate of the transistor 14, and when the gate voltage of the transistor 14 exceeds the operating threshold voltage Vt, the drain and source A large current flows between them. This current is detected using a resistor 16 connected to the bit line 11, and an output pulse P1 is obtained. The resistor 16 is connected to each bit line 11 for reading, and is not actually connected to each 1-bit storage element.
[0021]
FIG. 2 is a diagram showing input / output characteristics when a time-varying voltage is applied to the word line in the configuration shown in FIG. FIG. 2A shows a time-varying voltage waveform (here, a so-called sawtooth waveform in which the voltage gradually increases) applied to the word line. When such a voltage waveform is applied, the voltage between the gate and source of the transistor 14 also rises in proportion to the applied voltage as shown in FIG. When the voltage between the gate and the source exceeds the operating threshold voltage Vt, the MOS transistor 14 operates, current flows from the word line 12 to the bit line 11, and as shown in FIG. An output signal current is obtained. The current flowing through the bit line 11 can be detected as a voltage waveform using the resistor 16 shown in FIG.
[0022]
Here, when a sawtooth voltage as shown in FIG. 2A is applied as an input, the gate-source voltage of the MOS transistor 14 is divided by the ferromagnetic tunnel element (memory element) 13 and the resistor 15. Therefore, the gate voltage changes depending on the magnetization direction of the ferromagnetic tunnel element, and the gate voltage increases as the ferromagnetic tunnel resistance decreases. That is, in the magnetization state (magnetization state 1) in the direction of decreasing the ferromagnetic tunnel resistance, the gate-source voltage of the MOS transistor 14 changes as shown by the broken line in FIG. 2B, and FIG. An output signal waveform indicated by a broken line is obtained. In the magnetization state (magnetization state 2) in the direction in which the ferromagnetic tunnel resistance increases, the voltage between the gate and the source of the MOS transistor 14 changes as shown by the solid line in FIG. 2B, and FIG. An output signal waveform indicated by a solid line is obtained, and a pulse waveform having a shorter time width than the magnetization state 1 is obtained.
[0023]
Here, the process of applying a voltage to the word line 12 and detecting the current by the bit line 11 has been described, but it is also possible to apply a voltage to the bit line 11 and detect the current by the word line 12. In this case, since the drain and the source of the MOS transistor are almost equivalent, the relationship between the ferromagnetic tunnel element and the resistor is merely opposite to the case where the voltage is applied to the word line 12 and the current is detected by the bit line 11. is there. FIG. 3 is a diagram showing an example of input / output characteristics when a voltage is applied to the bit line 11 and a current is detected by the word line 12. Assume that a sawtooth voltage as shown in FIG. 3A is applied to the bit line 11 as an input. At this time, in the magnetization state (magnetization state 1) in the direction in which the ferromagnetic tunnel resistance decreases, the gate-source voltage of the MOS transistor 14 changes as shown by the broken line in FIG. ), An output signal waveform indicated by a broken line is obtained. Further, in the magnetization state (magnetization state 2) in the direction in which the ferromagnetic tunnel resistance increases, the gate-source voltage of the MOS transistor 14 changes as shown by the solid line in FIG. 3B, and FIG. An output signal waveform indicated by a solid line is obtained, and a pulse waveform having a time width larger than that of the magnetization state 1 is obtained, and the magnitude relationship is opposite to that of the example of FIG.
[0024]
In this way, pulses having different time widths are obtained in the magnetization state 1 (broken line) and the magnetization state 2 (solid line). By detecting the time width difference, the magnetization state of the storage element 13 can be determined. Specifically, for example, the magnetization state can be determined by detecting at least one of a difference in pulse width and a pulse response.
[0025]
FIG. 4 is a diagram showing a circuit example in which each cell of this example is arranged in a matrix to form a magnetic memory. In this example, the word line W in the horizontal direction 1 , W 2 , W Three ... are arranged in parallel, and the bit line B in the vertical direction 1 , B 2 , ... B n (N is an arbitrary integer) are arranged in parallel. Each bit line B 1 , B 2 , ... B n A bit line address decoder and drivers 21 and 22 are connected to one end and the other end of each. Similarly, each word line W 1 , W 2 , W Three The word line address decoder and drivers 23 and 24 are connected to one end and the other end of. These decoders and drivers 21 to 24 are supplied with control data from control means (not shown), decode the control data, and supply a current for recording or reading to the designated bit line or word line. A drive process is performed.
[0026]
The configuration of each cell will be described. For example, the word line W 1 And bit line B 1 The cell formed in the vicinity of the intersection of the word lines W 1 In addition, one electrode of the memory element 31a is connected to the drain of the MOS transistor 41a, and the other electrode of the memory element 31a and one electrode of the resistor 51a are connected to the gate of the transistor 41a. is there. Further, the source of the transistor 41a and the other electrode of the resistor 51a are connected to the bit line B. 1 Is connected to.
[0027]
Also for other cells, the storage elements 31b to 31n, 32a to 32n, 33a to 33n, transistors 41b to 41n, 42a to 42n, 43a to 43n, and resistors 51b to 51n, 52a to 52n, 53a to 53n,. Are connected in the same way.
[0028]
An example of processing in a decoder and driver to which each bit line and word line are connected will be described. For example, at the time of recording, one of the bit line address decoder and the drivers 21 and 22 and the driver 21 is transferred to a cell to be recorded. A process is performed in which a current flows through the connected bit line, and no current flows from the other decoder and driver 22. In addition, a process of flowing a current from one decoder and driver 23 of the word line address decoder and drivers 23 and 24 to a word line connected to a cell to be recorded is performed, and the other decoder and driver 24 Current does not flow.
[0029]
At the time of reading, for example, the bit line address decoder and drivers 21 and 22 do not pass current, and the time-varying voltage is applied from the two word line address decoders and drivers 23 and 24 to the word line to which the cell to be read is connected. Apply to activate the transistor in each cell.
[0030]
Here, a pulse width determination unit 25 is connected to the word line address decoder and driver 24, and a pulse current flowing through each word line is detected by a resistor in the pulse width determination unit 25, and the pulse width of the pulse width determination unit 25 is detected. By determining, the magnetization state of the memory element of the desired cell can be determined.
[0031]
When each cell is configured as in this example, if the resistance value (Rr) and the resistance value (Rj) of the ferromagnetic tunnel element are increased, the resistance from the ferromagnetic tunnel element does not pass through the MOS transistor. The current flowing through the body can be reduced, the leakage current flowing between the wirings can be reduced, and the signal quality can be further improved. The ratio between the resistance value of the resistor and the resistance of the ferromagnetic tunnel element may be determined in consideration of the operating threshold voltage of the MOS transistor, the breakdown voltage of the ferromagnetic tunnel element, and the like.
[0032]
FIG. 5 is a diagram schematically showing a cross-sectional structure of one cell when the magnetic memory of this example is formed of a semiconductor. This magnetic memory is configured on a silicon substrate 72, and a word line 61, which is a wiring connected transversely to a lateral element, is formed on the top. As a memory element, a first magnetic layer 63 and a second magnetic layer 65 are arranged above and below a tunnel insulating film 64, and a word line 61 and a first magnetic layer 63 are formed by conductor columns 62. Is connected.
[0033]
One electrode 66 of this resistor is formed on the conductor film 67 constituting the resistor, and a bit line 68 is formed below the conductor film 67. The bit line 68 is continuous in the depth direction in the figure. The resistance electrode 66 is connected to the second magnetic layer 65 constituting the memory element, and is further connected to the conductor pillar 73. The conductor pillar 73 connects the gate electrode 70 of the MOS transistor and the electrode 66 of the capacitor. The source electrode 69 of the MOS transistor is connected to the bit line 68, and the drain electrode 71 of the MOS transistor is connected to the word line 61 via the conductor pillar 74.
[0034]
When the structure shown in FIG. 5 is formed, MOS transistors, wiring such as word lines and bit lines, and conductor columns are generally used in dynamic random access memory (DRAM) and the like. Can be made with materials and production techniques.
[0035]
As the conductor film 67 constituting the resistor, a high resistance body such as amorphous Si or SiC may be used, or a tunnel current flowing through a thin insulating film may be used. Since the electrode film 66 serving as one electrode of the resistor also functions as a base of the ferromagnetic tunnel element, it is preferable to use a material that does not deteriorate the characteristics of the ferromagnetic tunnel element, and Ta, Ti, W, or the like can be used. As one of the magnetic materials used for the ferromagnetic tunnel element, it is suitable as a stable magnetization reference to use a fixed magnetic layer whose magnetization is fixed in one direction by an antiferromagnetic material. Mn alloys such as RhMn, IrMn, and PtMN are suitable as the ferromagnetic material, and crystalline alloys such as Co, CoFe, and NiFe, and amorphous materials such as CoB can be used as the fixed magnetization layer. Further, the fixed magnetic layer can be divided into a plurality of layers with a metal such as Ru, and these can be coupled antiparallel to reduce the leakage magnetic field to the outside. As the other magnetic layer, a crystalline alloy such as CoFe or NiFe, or an amorphous alloy such as CoB or GdFeCo can be used. As the magnetic anisotropy, it is easy to use the shape anisotropy of the element. However, the induced magnetic anisotropy may be added by performing a heat treatment in a magnetic field.
[0036]
Next, a second embodiment of the present invention will be described with reference to FIGS.
In this example, the reference memory element is provided in the magnetic memory described in the first embodiment so that the information stored in the memory element can be read satisfactorily. That is, as shown in FIG. 2 described in the first embodiment, the change in the pulse width detected by the difference in the magnetization direction is a relatively small time, and it is necessary to detect the pulse width with high accuracy. However, in the present embodiment, the detection of the pulse width is made simple and reliable by providing a reference storage element.
[0037]
FIG. 6 is a diagram showing the principle of detection using a reference element. The basic configuration of each cell is the same as the cell configuration already described in the first embodiment, and one electrode of the storage element 13 and the drain of the n-type MOS transistor 14 are connected to the word line 12. It is. The other electrode of the memory element 13 is connected to the gate of the MOS transistor 14, and the other electrode of the gate and the memory element 13 is connected to one electrode of the resistor 15. The source of the MOS transistor 14 and the other electrode of the resistor 15 are connected to the bit line 11. Here, this cell configuration is referred to as a memory cell.
[0038]
In this example, the bit line 11 is connected to one input terminal of an Ex-OR gate 18 for reading information stored in the storage element 13. At this time, one end of a resistor 16 for current detection is connected between the bit line 11 and the input end of the Ex-OR gate 18. The other end of the resistor 16 is grounded.
[0039]
As shown in FIG. 6, a cell (reference cell) using a reference storage element is formed separately from the information storage cell (memory cell). That is, a reference storage element (hereinafter simply referred to as a reference element) 17 having a configuration equivalent to the storage element 13 and having a magnetization direction determined in a fixed direction is provided, and one electrode of the reference element 17 is connected to an n-type. It is connected to the word line 12 together with the drain of the MOS transistor 14 '. The other electrode of the reference element 17 is connected to the gate of the MOS transistor 14 ', and the other electrode of the gate and the reference element 17 is connected to one electrode of the resistor 15'. The source of the MOS transistor 14 ′ and the other electrode of the resistor 15 ′ are connected to the other input terminal of the Ex-OR gate 18. At this time, one end of a current detection resistor 16 ′ is connected between the transistor 14 ′ and the input end of the Ex-OR gate 18. The other end of the resistor 16 'is grounded. Then, an exclusive OR operation of the input signal is performed by the Ex-OR gate 18, and the operation output is obtained at the output terminal 18a.
[0040]
With this configuration, when information stored in the storage element 13 is read, a pulse voltage is applied to the word line 12 to store the information in the storage element 13 from a signal obtained at the output terminal 18a. It is possible to read the information. The reading process will be described with reference to the pulses described in FIG. 5. When the voltage V1 that changes over time (here, sawtooth wave) is applied to the word line 12, the information stored in the storage element 13 from the storage cell. Is output, and the pulse voltage P2 based on the information stored in the reference element 17 is output from the reference cell. Here, when the magnetization direction in the storage element 13 and the magnetization direction in the reference element 17 are equal, the pulse voltages P1 and P2 are the same pulse voltage, and the magnetization directions in the two elements 13 and 17 are equal. If not, the pulse voltages P1 and P2 are pulses having different lengths.
[0041]
Therefore, by supplying these two pulse signals P1 and P2 to the Ex-OR gate circuit 18, when the two states are the same, the waveforms of the pulses overlap so that no output from the Ex-OR gate circuit 18 is output. However, when the two magnetization states are different, the rising position of the pulse is different, so that the pulse P3 corresponding to this rising time difference is output from the output terminal 18a. That is, it can be determined whether the magnetization states of the two elements are the same or different. Since the magnetization state of the reference element is determined, the magnetization state of the storage element can also be determined.
[0042]
Since the reference cell is provided and compared as described above, information stored in the storage element can be detected satisfactorily. That is, for example, when the resistance value of the ferromagnetic tunnel junction varies, the detection error of the magnetization state increases only with the delay time of a single element. Here, in the case of this example, there is no output when the magnetization of the read element is the same as the magnetization of the reference element, and an output is obtained when it is different, so the detection result becomes clear. Note that if the distance between the element to be read and the reference element increases, the influence of signal attenuation or delay due to transmission appears. Therefore, it is better to place the reference element close to the element to be read. If the reference elements are arranged near all the elements, the number of recordable elements is reduced.
[0043]
Next, a configuration example of the entire magnetic memory in the case where such a reference cell is provided will be described with reference to FIG. In FIG. 7, the same reference numerals are given to the portions corresponding to FIG. 4, which is the entire configuration of the magnetic memory described in the first embodiment.
[0044]
In the example of FIG. 7, each word line W 1 , W 2 , W Three A reference cell is provided for each word line W. 1 , W 2 , W Three And the rightmost bit line B x A cell configured in the vicinity of the intersection with is used as a reference cell. That is, the memory element 31 x , 32 x , 33 x As a reference element having a predetermined magnetization direction, and each storage element 31 x , 32 x , 33 x Transistor 41 connected to x , 42 x , 43 x And resistor 51 x , 52 x , 53 x Thus, a reference cell is configured. The configuration of the memory cell is the same as that described in FIG. 4 in the first embodiment, and the bit line address decoder / drivers 21 and 22 and the word line address decoder / drivers 23 and 24 have the same configuration. Yes, the processing for recording and reading information in each memory cell in each decoder and driver is basically the same.
[0045]
Bit line B to which this reference cell is connected x And the adjacent bit line B Three Are supplied to one and the other input terminals of the Ex-OR gate circuit 82c. In addition, bit line B Three And the adjacent bit line B 2 Are supplied to one and the other input terminals of the Ex-OR gate circuit 82b. In addition, bit line B 2 And the adjacent bit line B 1 Are supplied to one and the other input terminals of the Ex-OR gate circuit 82a. Each bit line B 1 , B 2 , B Three , B x Are connected to one ends of detection resistors 81a, 81b, 81c, 81x.
[0046]
The exclusive OR output of each Ex-OR gate circuit 82a is supplied to the determination unit 83, and the storage information of each storage cell is determined from the output state. FIG. 8 is a flowchart showing an example of determination processing using the determination unit 83. First, a word line to be read is selected (step S11). Here, for example, the word line W 1 Select this word line W 1 It is assumed that a pulsed current for reading is supplied to.
[0047]
At this time, the determination unit 83 determines an exclusive OR output between the output of the reference element 31x and the output of the storage element 31c adjacent to the reference element 31x, which is first supplied from the Ex-OR gate circuit 82c. Then, the information stored in the storage element 31c is determined (step S12). This determination process is the same as the process for determining the presence or absence of the pulse voltage P3 described with reference to FIG.
[0048]
Next, an exclusive OR output between the output of the storage element 31c and the output of the storage element 31b adjacent to the storage element 31c supplied from the Ex-OR gate circuit 82b is determined, and stored in the storage element 31b. The determined information is determined (step S13). At this time, since the storage state (magnetization direction) of the storage element 31c is already known in step S12, the storage state of the storage element 31c and the storage of the storage element 31b are determined from the exclusive OR output of the Ex-OR gate circuit 82b. Whether or not the state is equal can be determined, and as a result, the storage state of the storage element 31b can be determined.
[0049]
In the same manner, the exclusive OR output between adjacent storage elements is sequentially determined in the same manner, so that the word line W 1 The information stored in all the memory cells connected to can be determined. In this way, by comparing the adjacent storage cells in order and determining the storage state in order, the comparison is always made between the adjacent elements, and the distance between the two elements to be compared can be minimized. Can be read out satisfactorily. That is, when the distance between the element to be read and the reference element is increased, the influence of signal attenuation or delay due to transmission appears. Therefore, it is better to place the reference element close to the element to be read. If the reference elements are arranged close to all the elements, the number of recordable elements is reduced. However, by performing the read processing of this example, it is only necessary to provide one reference cell for each word line, and a small number. Good reading can be performed with the reference cells.
[0050]
In the example of FIG. 7, the memory cell is arranged at the right end of each word line. However, the memory cell may be arranged at other positions. In the example of FIG. 7, adjacent elements are compared in the same word line, but all word lines are also compared between elements (cells) of adjacent bit lines. Instead of arranging reference cells in the first, only one reference cell may be provided for several word lines. Alternatively, it is possible to provide a configuration in which only one reference cell is provided in one magnetic memory so that comparison between elements (cells) of adjacent bit lines is performed at all positions.
[0051]
As a process for magnetizing the reference element in one direction, a strong external magnetic field may be applied to magnetize the reference element in one direction, or current may be passed through the bit line and the word line to magnetize the elements one by one. However, although magnetization may be performed collectively, there is a possibility of affecting the magnetization of other storage elements, so it is appropriate to carry out the initialization process before recording.
[0052]
Next, a third embodiment of the present invention will be described with reference to FIGS.
In this example, a magnetic field application and heating element is arranged in the vicinity of each storage cell of the magnetic memory described in the first embodiment to improve the recording selectivity.
[0053]
FIG. 9 is a diagram showing a configuration example of each storage cell of the magnetic memory of this example, and FIG. 9 shows two storage cells connected to one word line 12. Here, one storage cell (first storage cell) using the storage element 13a is formed in the vicinity of the intersection between the word line 12 and the bit line 11a, and in the vicinity of the intersection between the word line 12 and the bit line 11b. In addition, another memory cell (second memory cell) using the memory element 13b is configured.
[0054]
For the first memory cell, one electrode of the memory element 13 a is connected to the word line 12. The drain of the n-type MOS transistor 14a is connected to the word line 12 via a resistor 19a. The other electrode of the memory element 13a is connected to the gate of the MOS transistor 14a, and the other electrode of the gate and the memory element 13a is connected to one electrode of the resistor 15a. The source of the MOS transistor 14a and the other electrode of the resistor 15a are connected to the bit line 11a.
[0055]
For the second memory cell, one electrode of the memory element 13 b is connected to the word line 12. The drain of the n-type MOS transistor 14b is connected to the word line 12 via a resistor 19b. The other electrode of the memory element 13b is connected to the gate of the MOS transistor 14b, and the other electrode of the gate and the memory element 13b is connected to one electrode of the resistor 15b. The source of the MOS transistor 14b and the other electrode of the resistor 15b are connected to the bit line 11a.
[0056]
Here, the resistance 19b of the second memory cell is arranged at a position adjacent to the memory element 13a of the first memory cell, and as shown by an arrow in FIG. 9, application and heating of a magnetic field generated by the resistor 19b. The action 20 of the above is applied to the memory element 13a. Further, a resistor 19c of a third memory cell (not shown) on the word line 12 is disposed at a position adjacent to the memory element 13b of the second memory cell, and application and heating of a magnetic field generated by the resistor 19c. However, it acts on the memory element 13b.
[0057]
The recording operation in such a configuration will be described. For example, the potentials of the bit line 11a and the word line 12 are kept the same, the voltage of the adjacent bit line 11b is lowered, and the voltage of the word line 12 and the bit line 11b is reduced. When the difference is made equal to or higher than the operation threshold voltage of the MOS transistor 14b, a current flows between the drain and source of the MOS transistor 14b, and the magnetic field application and heating mechanism of the resistor 19b operates. The coercive force of the memory element 13a is lowered by the magnetic field and heat generated by the resistor 19b, the current flowing through the word line 12 and the bit line 11a can be reduced, and the influence on elements other than the target element can be reduced.
[0058]
FIG. 10 is a diagram showing an example of the overall configuration of a magnetic memory to which such a cell configuration is applied. In this example, the reference cell described in the second embodiment is connected to each word line W. 1 , W 2 , W Three A configuration arranged every time is applied, and the same reference numerals are given to portions corresponding to FIGS. 4 and 7.
[0059]
In the example of FIG. 10, the drains of the MOS transistors 41a to 41x, 42a to 42x, 43a to 43x of each cell, and the word line W 1 , W 2 , W Three Are connected to resistors 101a to 101x, 102a to 102x, and 103a to 103x for applying a magnetic field and heating. And each resistance 101a-101x, 102a-102x, 103a-103x is arrange | positioned in the position close to the memory elements 31a-31c, 32a-32c, 33a-33c of an adjacent cell. Note that the resistors 101a, 102a, and 103a connected to the memory cells arranged at the left end on each word line are connected to match the characteristics of the other memory cells. It does not perform the heating action. Further, the storage elements (reference elements) 31x, 32x, 33x of the reference cell are elements whose magnetization directions are determined in advance and do not require a storage (recording) process. There is no need to place them.
[0060]
The processing for recording and reading information in each memory cell in the bit line address decoder / drivers 21 and 22 and the word line address decoder / drivers 23 and 24 of the magnetic memory shown in FIG. The configuration is basically the same as the configuration described with reference to FIG. 7, and the detection processing using the Ex-OR gate circuits 82a, 82b, and 82c using the reference element at the time of reading is also described in the second embodiment. It is the same as the processing. However, during the recording process for storing information in the memory element, not only the current for recording is supplied to the memory cell for storing the information, but also a resistance for applying a magnetic field and heating is connected to the memory element of the memory cell. It is necessary to perform a drive process in which a current for performing the action is also applied to the memory cell.
[0061]
FIG. 11 is a diagram schematically showing a cross-sectional structure of one cell when the magnetic memory of this example is formed of a semiconductor. This magnetic memory is configured on a silicon substrate 72, and a word line 91 which is a wiring that is transversely connected to a lateral element is formed on the top. The configuration of the first embodiment (see FIG. 4) is that the first magnetic layer 63 and the second magnetic layer 65 are arranged above and below the tunnel insulating film 64 as a storage element. Is the same. The first magnetic layer 63 of the memory element is connected to the word line 91 via a wiring 93 and a conductor column 92.
[0062]
Here, the wiring 93 is extended and connected to the conductor column 95 of the adjacent cell. The wiring 93 is configured to apply a magnetic field and heat the memory element composed of the magnetic layers 63 and 65 and the tunnel insulating film 64.
[0063]
A conductor film 67 constituting a resistor is formed under the second magnetic layer 65 via the electrode 66, and a bit line 68 is formed under the conductor film 67, via the conductor pillar 73. The configuration in which the electrode 66 and the gate electrode 70 of the MOS transistor are connected is the same as the configuration described in FIG.
[0064]
By configuring in this way and providing the wiring 93, the resistance of the wiring 93 acts to apply a magnetic field and to heat. In this case, if the wiring resistance is reduced, the heat generation is small even if a large amount of current is passed. Therefore, the effect of applying a magnetic field can be mainly used, and if the resistance is high, the heat can be generated with a small current. Can be used mainly. In order to increase the strength of the magnetic field, a soft magnetic material may be disposed on the upper surface of the wiring 93. In order to perform the operation by the wiring 93, the voltage difference between the word line and the bit line adjacent to the bit line where the element to be recorded is located should be equal to or higher than the operation threshold voltage of the MOS transistor. At this time, recording can be performed by supplying a current to one or both of a word line and a bit line where an element to be recorded exists. Although the current that can be passed through the MOS transistor connected to the memory element is smaller than that of the word line or bit line, it can function effectively by arranging a magnetic field application or heating mechanism in the vicinity of the memory element. In addition, when a magnetic field application and heating mechanism is used as in this example, one bit line is required more than the original number of bit lines, but if a read reference bit line is used, an increase in the number of elements is suppressed. Therefore, the magnetic memory can be configured efficiently.
[0065]
In the above-described embodiment, the magnetic field is applied and heated by the resistance of the wiring. However, an element (means) that performs only one of the application and heating of the magnetic field may be arranged.
[0066]
【The invention's effect】
According to the present invention, the resistance change of the ferromagnetic tunnel element is converted into a pulse delay time and pulse width by a resistor and a MOS transistor and output, so that even when the memory element is miniaturized, information recording and reading are stable. Yes.
[0067]
In addition, since the operation of the MOS transistor is controlled by the voltage between the two address lines (word line and bit line), the voltage between the address lines can be changed to record each one of the two address lines. Can also be read.
[0068]
In addition, by providing an element for magnetization reference and detecting stored information by calculation between adjacent elements, it is possible to reliably read out information by reducing the influence of variation between elements and signal delay. . In this case, for example, by arranging the magnetization reference element for each address line, when reading from all address lines, the reference element can be easily referred to, and good reading is possible. .
[0069]
Furthermore, the memory element Next to Wiring to adjacent cells In addition, By adopting a configuration in which magnetic field application and / or heating means are provided, the transistors in adjacent cells can be used for control of magnetic field application and / or heating, recording errors can be reduced, and good recording becomes possible.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration example of a magnetic memory according to a first embodiment of the present invention.
FIG. 2 is a waveform diagram showing an example of input / output characteristics according to the first embodiment of the present invention.
FIG. 3 is a waveform diagram showing another example of input / output characteristics according to the first embodiment of the present invention.
FIG. 4 is a configuration diagram showing an example of the overall configuration of a magnetic memory according to the first embodiment of the present invention.
FIG. 5 is a sectional view showing an example of a sectional structure of the magnetic memory according to the first embodiment of the present invention.
FIG. 6 is a circuit diagram showing a configuration example of a magnetic memory according to a second embodiment of the present invention.
FIG. 7 is a configuration diagram showing an example of the overall configuration of a magnetic memory according to a second embodiment of the present invention.
FIG. 8 is a flowchart showing an example of data discrimination processing according to the second embodiment of the present invention.
FIG. 9 is a circuit diagram showing a configuration example according to a third embodiment of the present invention.
FIG. 10 is a configuration diagram showing an example of the overall configuration of a magnetic memory according to a third embodiment of the present invention.
FIG. 11 is a sectional view showing an example of a sectional structure of a magnetic memory according to a third embodiment of the present invention.
FIG. 12 is a circuit diagram showing an example of a configuration of a conventionally proposed MRAM.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... 1st bit line, 2 ... 2nd bit line, 3 ... Word line, 4 ... Synthetic magnetic field, 5 ... Memory element, 6 ... MOS transistor, 11, 11a, 11b ... Bit line, 12 ... Word line, DESCRIPTION OF SYMBOLS 13 ... Memory element 14, 14 '... MOS transistor, 15, 15' ... Capacitor, 16, 16 '... Resistance, 17 ... Reference memory element, 18 ... Ex-OR gate circuit, 18a ... Output terminal, 19a-19c ... resistors 21, 22 ... bit address decoders and drivers, 23, 24 ... word line address decoders and drivers, 25 ... pulse width discriminators, 31a-31n, 32a-32n, 33a-33n ... storage elements, 41a-41n, 42a to 42n, 43a to 43n ... MOS transistors, 51a to 51n, 52a to 52n, 53a to 53n ... capacitors, 61 ... word lines, 62 ... Body pillar, 63 ... first magnetic layer, 64 ... tunnel insulating film, 65 ... second magnetic layer, 66 ... first electrode of resistance, 67 ... conductor film (resistance), 68 ... bit line, 69 ... transistor Source electrode, 70 ... transistor gate electrode, 71 ... transistor drain electrode, 72 ... silicon substrate, 73, 74 ... conductor pillar, 81a-81x ... resistor, 82a-82c ... Ex-OR gate circuit, 83 ... discriminating section 91 ... Word line, 92 ... Conductor column, 93 ... Wiring, 95 ... Conductor column, 96 ... Bit line, 101a-101x, 102a-102x, 103a-103x ... Resistance

Claims (11)

磁化方向により情報を保持する複数の磁性体記憶素子を有する磁気メモリにおいて、
複数並列に配置された第1のアドレス線と、
前記それぞれの第1のアドレス線と交差する状態で複数並列に配置された第2のアドレス線と、
前記第1のアドレス線と前記第2のアドレス線との交差位置に配置され、一方の電極が前記第1のアドレス線に接続された複数の磁性体記憶素子と、
前記それぞれの磁性体記憶素子の他方の電極がゲートに接続され、ドレインとソースとが前記第1のアドレス線と前記第2のアドレス線に接続された複数のMOSトランジスタと、
前記それぞれのMOSトランジスタのゲートと第2のアドレス線とを接続する複数の抵抗とを備える
磁気メモリ。
In a magnetic memory having a plurality of magnetic memory elements that retain information according to the magnetization direction,
A plurality of first address lines arranged in parallel;
A plurality of second address lines arranged in parallel in a state of crossing each of the first address lines;
A plurality of magnetic memory elements disposed at the intersections of the first address lines and the second address lines, one electrode of which is connected to the first address lines;
A plurality of MOS transistors in which the other electrode of each of the magnetic memory elements is connected to a gate, and a drain and a source are connected to the first address line and the second address line;
A magnetic memory comprising a plurality of resistors connecting the gates of the respective MOS transistors and a second address line.
請求項1記載の磁気メモリにおいて、
前記複数の磁性体記憶素子の内の少なくとも1つは、予め磁化方向が決められた参照用の記憶素子である
磁気メモリ。
The magnetic memory according to claim 1.
At least one of the plurality of magnetic storage elements is a reference storage element having a predetermined magnetization direction. Magnetic memory.
請求項2記載の磁気メモリにおいて、
前記参照用の記憶素子は、前記複数の第1のアドレス線毎に配置した
磁気メモリ。
The magnetic memory according to claim 2.
The reference memory element is arranged for each of the plurality of first address lines.
請求項1記載の磁気メモリにおいて、
前記それぞれのMOSトランジスタと前記第1のアドレス線との間に接続された複数の磁場印加及び/又は加熱手段を設け、
前記それぞれの磁場印加及び/又は加熱手段の一部は、その磁場印加及び/又は加熱手段がMOSトランジスタを介して接続された磁性体記憶素子とは別の、隣接した磁性体記憶素子に対して磁場印加又は加熱させる作用を行う位置に配置した
磁気メモリ。
The magnetic memory according to claim 1.
A plurality of magnetic field application and / or heating means connected between each of the MOS transistors and the first address line;
A part of each of the magnetic field application and / or heating means is to an adjacent magnetic memory element different from the magnetic memory element to which the magnetic field application and / or heating means is connected via a MOS transistor. A magnetic memory located at a position where a magnetic field is applied or heated .
請求項4記載の磁気メモリにおいて、
前記それぞれの磁場印加及び/又は加熱手段は、抵抗で構成した
磁気メモリ。
The magnetic memory according to claim 4.
Each of the magnetic field application and / or heating means is a resistance magnetic memory.
磁化方向により情報を保持する複数の磁性体記憶素子を有する磁気メモリに情報を記録させる情報記録回路であって、
前記磁気メモリとして、
複数並列に配置された第1のアドレス線と、
前記それぞれの第1のアドレス線と交差する状態で複数並列に配置された第2のアドレス線と、
前記第1のアドレス線と前記第2のアドレス線との交差位置に配置され、一方の電極が前記第1のアドレス線に接続された複数の磁性体記憶素子と、
前記それぞれの磁性体記憶素子の他方の電極がゲートに接続され、ドレインとソースとが前記第1のアドレス線と前記第2のアドレス線に接続された複数のMOSトランジスタと、
前記それぞれのMOSトランジスタのゲートと第2のアドレス線とを接続する複数の抵抗とを備えた構成とし、
前記複数の磁性体記憶素子の内の情報を記録する素子に接続された前記MOSトランジスタのゲートとソース又はドレイン間の電位差を、MOSトランジスタの動作しきい電圧以下に保ちながら、そのMOSトランジスタに接続された第1及び第2のアドレス線の少なくとも一方に電流を流す駆動手段を備えた
情報記録回路。
An information recording circuit for recording information in a magnetic memory having a plurality of magnetic storage elements that hold information according to the magnetization direction,
As the magnetic memory,
A plurality of first address lines arranged in parallel;
A plurality of second address lines arranged in parallel in a state of crossing each of the first address lines;
A plurality of magnetic memory elements disposed at the intersections of the first address lines and the second address lines, one electrode of which is connected to the first address lines;
A plurality of MOS transistors in which the other electrode of each of the magnetic memory elements is connected to a gate, and a drain and a source are connected to the first address line and the second address line;
A plurality of resistors for connecting the gate of each of the MOS transistors and a second address line;
The potential difference between the gate and source or drain of the MOS transistor connected to the element for recording information among the plurality of magnetic memory elements is connected to the MOS transistor while keeping the potential difference below the operating threshold voltage of the MOS transistor. An information recording circuit comprising driving means for causing a current to flow through at least one of the first and second address lines.
請求項6記載の情報記録回路において、
前記磁気メモリとして、
前記それぞれのMOSトランジスタと前記第1のアドレス線との間に接続された複数の磁場印加及び/又は加熱手段を設け、前記それぞれの磁場印加及び/又は加熱手段の一部は、その磁場印加及び/又は加熱手段がMOSトランジスタを介して接続された磁性体記憶素子とは別の、隣接した磁性体記憶素子に対して磁場印加又は加熱させる作用を行う位置に配置し、
前記駆動手段は、情報を記録する磁性体記憶素子に隣接した磁場印加及び/又は加熱手段に接続された第1のアドレス線と第2のアドレス線との間にも電流を流し、情報を記録する磁性体記憶素子に磁場印加又は加熱させるようにした
情報記録回路。
The information recording circuit according to claim 6, wherein
As the magnetic memory,
A plurality of magnetic field application and / or heating means connected between said respective MOS transistor and the first address line is provided, wherein a portion of each of the magnetic field application and / or heating means, the magnetic field application and The heating means is arranged at a position for performing the action of applying a magnetic field to or heating the adjacent magnetic storage element different from the magnetic storage element connected via the MOS transistor,
Said drive means also flow a current between the first address line and the second address line connected to the magnetic field application and / or the heating means adjacent the magnetic memory element for recording information, the information An information recording circuit in which a magnetic memory element to be recorded is applied with a magnetic field or heated .
磁化方向により情報を保持する複数の磁性体記憶素子を有する磁気メモリに記録された情報を読出す情報読出回路であって、
前記磁気メモリとして、
複数並列に配置された第1のアドレス線と、
前記それぞれの第1のアドレス線と交差する状態で複数並列に配置された第2のアドレス線と、
前記第1のアドレス線と前記第2のアドレス線との交差位置に配置され、一方の電極が前記第1のアドレス線に接続された複数の磁性体記憶素子と、
前記それぞれの磁性体記憶素子の他方の電極がゲートに接続され、ドレインとソースとが前記第1のアドレス線と前記第2のアドレス線に接続された複数のMOSトランジスタと、
前記それぞれのMOSトランジスタのゲートと第2のアドレス線とを接続する複数の抵抗とを備えた構成とし、
前記複数の磁性体記憶素子の内の情報を読出すために選択された素子に接続された前記MOSトランジスタのゲートとソース又はドレイン間の電位差を、MOSトランジスタの動作しきい電圧より大きくなるように、そのMOSトランジスタに接続された第1のアドレス線と第2のアドレス線の間に電圧を印加する駆動手段と、
前記駆動手段により印加された電圧で流れる電流を検出して、素子に記憶された情報を判別する判別手段とを備えた
情報読出回路。
An information reading circuit for reading information recorded in a magnetic memory having a plurality of magnetic storage elements that hold information according to the magnetization direction,
As the magnetic memory,
A plurality of first address lines arranged in parallel;
A plurality of second address lines arranged in parallel in a state of crossing each of the first address lines;
A plurality of magnetic memory elements disposed at the intersections of the first address lines and the second address lines, one electrode of which is connected to the first address lines;
A plurality of MOS transistors in which the other electrode of each of the magnetic memory elements is connected to a gate, and a drain and a source are connected to the first address line and the second address line;
A plurality of resistors for connecting the gate of each of the MOS transistors and a second address line;
The potential difference between the gate and the source or drain of the MOS transistor connected to the element selected for reading information in the plurality of magnetic memory elements is made larger than the operating threshold voltage of the MOS transistor. Driving means for applying a voltage between the first address line and the second address line connected to the MOS transistor;
An information reading circuit comprising: a determining unit that detects a current flowing at a voltage applied by the driving unit to determine information stored in the element.
請求項8記載の情報読出回路において、
前記駆動手段による電圧の印加として、時間変化する電圧を印加し、
前記判別手段では、電流のパルス幅又はパルス応答の時間遅れの少なくとも何れか一方を検出して、選択された素子に記憶された情報を判別する
情報読出回路。
The information readout circuit according to claim 8, wherein
As the voltage application by the driving means, a time-varying voltage is applied,
An information readout circuit for discriminating information stored in a selected element by detecting at least one of a pulse width of a current or a time delay of a pulse response.
請求項8記載の情報読出回路において、
前記磁気メモリが備える複数の磁性体記憶素子の内の少なくとも1つは、予め磁化方向が決められた参照用の記憶素子であり、
前記駆動手段は、少なくとも、参照用の記憶素子と選択された記憶素子とから信号を読出すように電圧を印加し、
前記判別手段は、参照用の記憶素子から読出した信号と、選択された記憶素子から読出した信号との論理演算から、記憶情報を判別する
情報読出回路。
The information readout circuit according to claim 8, wherein
At least one of the plurality of magnetic storage elements included in the magnetic memory is a reference storage element having a predetermined magnetization direction,
The driving means applies a voltage so as to read a signal from at least the reference storage element and the selected storage element,
The determination means determines information stored from a logical operation of a signal read from a reference storage element and a signal read from a selected storage element.
請求項10記載の情報読出回路において、
前記駆動手段は、参照用の記憶素子と、選択された記憶素子との間にある全ての記憶素子から信号を読出すように電圧を印加し、
前記判別手段での論理演算は、参照用の記憶素子と、選択された記憶素子との間にある全ての記憶素子から信号を読出し
前記参照用の記憶素子から読出した信号と、その記憶素子に隣接した記憶素子から読出した信号との論理演算を行って、前記隣接した記憶素子の記憶情報を判別し、
その記憶情報を判別した記憶素子から読出した信号と、その記憶情報を判別した記憶素子にさらに隣接した記憶素子から読出した信号との論理演算を行って、記憶素子の記憶情報を判別する処理を、前記選択された記憶素子の記憶情報を判別するまで順に行う
情報読出回路。
The information reading circuit according to claim 10, wherein
The driving means applies a voltage so as to read signals from all the storage elements between the reference storage element and the selected storage element,
The logical operation in the determination means reads out signals from all the storage elements between the reference storage element and the selected storage element ,
Performing a logical operation of the signal read from the memory element for reference and the signal read from the memory element adjacent to the memory element to determine the memory information of the adjacent memory element;
A process of determining the storage information of the storage element by performing a logical operation on the signal read from the storage element that has determined the storage information and the signal read from the storage element adjacent to the storage element that has determined the storage information. An information reading circuit that sequentially performs until the stored information of the selected storage element is determined .
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