JP4142299B2

JP4142299B2 - Address generator for annular address buffer and integrated circuit having the same

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Publication number: JP4142299B2
Application number: JP2002019152A
Authority: JP
Inventors: 宏基鄒
Original assignee: 旺宏電子股▲ふん▼有限公司
Priority date: 2002-01-28
Filing date: 2002-01-28
Publication date: 2008-09-03
Anticipated expiration: 2022-01-28
Also published as: JP2003223357A

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリアドレッシングに係り、特に、デジタル信号プロセッサなどのデジタル・システムで使用される円環状バッファのアドレッシングに関する。
【０００２】
【従来の技術】
モジュロアドレッシングとも呼ばれるサーキュラアドレッシングは、デジタル信号処理および他のデータ処理アプリケーションでよく使用される。サーキュラアドレッシングが適用される円環状バッファにおいては、そのバッファに１つのアドレス範囲が割当てられる。円環状バッファのアドレスを生成する際に、オフセット値が現在アドレスを増分し、次のアドレスを生成する。現在アドレスとオフセット値の合計が割当てられたアドレス範囲外のアドレスを示す場合には、次のアドレスは円環状バッファの反対の境界にラップアラウンドする。
【０００３】
従来技術では、円環状バッファのアドレスを生成する種々の提案がなされている。サーキュラアドレッシングを実行する通常の方法では、割当てられたアドレス範囲の上限および下限境界を設定する２つの明示パラメータを規定する。この方法では、ユーザは利用可能なメモリの無制限の位置にバッファを規定できる柔軟性を有する。しかし、この方法だと、境界を記憶するレジスタや、次のアドレスを計算する比較的複雑な論理が必要になる。アドレス生成は特定の設計のクリティカルパスにあるので、必要とされるパラメータの数を減らし、論理を単純化することが望ましい。
【０００４】
円環状バッファのアドレス生成に関する別の提案がレスゲン（Roesgen）による発明の米国特許第４，８００，５２４号に記載されている。レスゲン特許の提案においては、バッファは、単一のバッファ長パラメータおよび円環状バッファの現在アドレスによって規定される。円環状バッファの下限境界は、現在アドレスの低位のNビットをゼロに置換えることによって、現在アドレスおよびバッファから暗示される。ここで、Nは、バッファ長を２進法で表した時に先頭の（１番左）1があるビット位置である。円環状バッファの上限境界は、暗示下限境界プラスバッファ長として規定される。この方法は、上限および下限境界を設定する明示パラメータを必要とする方法より簡単に実行できる。しかし、利用可能な境界の組に制限があるため、メモリ使用状況が効率的でない。
【０００５】
サーキュラアドレス生成に関する別の提案が、従来技術として、レーン（Lane）による発明の米国特許第４，２０２，０３５号、テーバー（Taber）による発明の米国特許第４，８０９，１５６号、キャザーウッド（Catherwood）らによる発明の米国特許第５，２４９，１４８号、およびシュリダール（Shridhar）らによる米国特許第５，３８１，３６０号に記載されている。
【０００６】
【発明が解決しようとする課題】
サーキュラアドレッシングに頼るデジタル信号処理アプリケーションが複雑化するにつれて、柔軟性を改善し、上記アプリケーション用のアドレス生成器のコストを削減する必要性が増大してきている。
【０００７】
【課題を解決するための手段】
本発明によれば、メモリに円環状アドレスバッファのアドレスを生成する装置が提供され、この装置においては、円環状バッファの上限境界が現在アドレスから暗示される。この提案を、単独で、そして暗示下限境界に頼る円環状バッファとの併用で適用すれば、メモリ使用状況、および集積回路や処理システムの円環状バッファ設計における柔軟性が改善できる。
【０００８】
本発明によるアドレス生成器の１つの実施形態は、現在アドレスA、アドレスオフセットM、バッファ長L、および制御信号を受信する入力と、メモリ内の場所を示す第１のメモリアドレスおよび第２のメモリアドレスを、A、M、およびLに応じて計算するように構成された論理とを含む。第１および第２のメモリアドレスの１つが、制御信号に応じて提供される。前記第１のメモリアドレスが、アドレス境界Ｘを有し、Ｘから（Ｘ＋Ｌ）までのアドレスを含む第１の円環状バッファの前記現在アドレスＡと前記アドレスオフセットＭの和と一致し、前記第２のメモリアドレスが、アドレス境界Ｙを有し、Ｙから（Ｙ―Ｌ）までのアドレスを含む第２の円環状バッファの前記現在アドレスＡと前記アドレスオフセットＭの和と一致する。
【０００９】
バッファ長Ｌは、２進数で表した時にビット位置Ｎに先頭の１を有する値である。暗示下限アドレス境界Ｘが前記現在アドレスＡの低位のＮビットを０で置換することによって計算される。暗示上限アドレス境界Ｙが前記現在アドレスＡの低位のＮビットを１で置換することによって計算される。
各種の実施形態において、前記入力はＡ、ＭおよびＬを格納するレジスタを含む。制御信号も１つのレジスタに格納できるし、オフセット値Ｍなどの他のパラメータの１つと共有されるレジスタ内に格納することもできる。
【００１０】
１つの実施形態では、アドレス生成器が使用する論理は、キャリーアウト信号によって和Ａ＋Ｍに等しい第１の出力を生成する第１の加算器と、前記Ｍの符号が正数である時に第１のラップアドレス和（Ａ＋Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符号が負数である時に第２のラップアドレス和（Ａ＋Ｍ）＋（Ｌ＋１）に等しい第２の出力を、キャリーアウト信号によって生成する第２の加算器とを含む。選択論理は、前記第１および第２の加算器からの前記キャリーアウト信号に応じて前記第１の出力または前記第２の出力を選択する。１つの好適な実施形態では、前記第１および第２の加算器は、暗示下限アドレス境界を有する円環状バッファと、暗示上限アドレス境界を有する円環状バッファとに使用される共有論理である。
【００１１】
さらに別の実施形態では、Ｌがビット位置Ｎに先頭の１を有し、暗示下限アドレス境界Ｘが前記現在アドレスＡの低位のＮビットを０で置換することによって計算され、暗示上限アドレス境界Ｙが前記現在アドレスＡの低位のＮビットを１で置換することによって計算される。第１および第２の加算器は複数のビット位置に対してキャリーアウト信号を生成し、セレクタはＬに反応して、この論理において使用される加算器にＮ番目のビット位置からのキャリーアウト信号を提供する。したがって、この実施形態では、選択論理は前記第１および第２の加算器のＮ番目のビット位置からの前記キャリーアウト信号に応じて、前記第１の出力または前記第２の出力を選択するように動作可能である。
【００１２】
暗示下限アドレス境界および暗示上限アドレス境界の両方が使用される実施形態では、選択論理が、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウトも前記第２の加算器からの前記キャリーアウトも１でない場合、または、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器からの前記キャリーアウトが１である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウトが０である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器および前記第２の加算器の両方からの前記キャリーアウトが１である場合に、
前記第１の加算器の出力を選択し、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器または前記第２の加算器の少なくとも１つからの前記キャリーアウトが１である場合、または、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器からの前記キャリーアウトが０である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウトが１である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器または前記第２の加算器の少なくとも１つからの前記キャリーアウトが０である場合に、
前記第２の加算器の出力を選択するように構成される。
【００１３】
暗示上限アドレス境界だけが使用される実施形態では、選択論理は、
前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウトが０である場合、または、
前記アドレスオフセットが負数であり、前記第１の加算器および前記第２の加算器の両方からの前記キャリーアウトが１である場合に、前記第１の加算器の出力を選択し、
前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウトが１である場合、または、
前記アドレスオフセットが負数であり、前記第１の加算器または前記第２の加算器の少なくとも１つからの前記キャリーアウトが０である場合に、前記第２の加算器の出力を選択するよう構成される。
【００１４】
本発明は、プロセッサコアと、現在アドレスＡ、オフセット値Ｍおよびバッファ長Ｌを格納するレジスタファイルと、メモリと、前記メモリのアドレス生成器とを含む集積回路によっても具現化される。本発明による実施形態では、上述のように、アドレス生成器は、暗示上限アドレス境界だけを使用するか、または暗示上限アドレス境界と暗示下限アドレス境界との組合せを使用するように構成される。
本発明の別の態様および利点については、図を参照して以下で説明する。
【００１５】
【発明の実施の形態】
図１から６について、本発明の実施形態を詳細に説明する。
図１は、本発明のアドレス生成器を備えた集積回路プロセッサの簡略図である。集積回路装置１０は、プログラムメモリ１１、データメモリ１４、およびプロセッサコア１２を含み、プロセッサコア１２は、データメモリアドレスのための円環状アドレス生成器１５、円環状バッファプログラムレジスタを含むレジスタファイル１３、および、命令解読器、ALUなど他の論理素子を含む。本発明による円環状アドレス生成器１５は、（L＋１）の長さを有し、暗示上限境界あるいは結合暗示上下限境界に準拠可能な選択可能境界ベースを有する、データメモリ１４のバッファを管理する。
【００１６】
例えば、プロセッサ１２はプログラムメモリ１１からの命令を実行する。命令には直接アドレス命令および間接アドレス命令が含まれる。間接アドレス命令はレジスタファイル１３の円環状バッファプログラムレジスタに依存する。１つの実施形態には、４組の円環状バッファプログラムレジスタがあり、それぞれが、現在アドレスAを格納する第１のレジスタ、オフセット値Mを格納する第２のレジスタ、およびバッファ長の値Lを格納する第３のレジスタを含む。上限および下限アドレス境界の両方をサポートするこの実施形態では、各アクセスにおいて、上限アドレス境界バッファと下限アドレス境界バッファのどちらが使用されているかを示す上限／下限制御信号が提供される。上限／下限制御信号を、サーキュラアドレッシングを使用する命令の一部として、または、オフセット値Mがレジスタの低次ビットのみを使用する値に限定される時には、オフセット値Mを格納するレジスタの高ビットとして独立に提供しても良い。
【００１７】
例えば、命令“ｌｄｘ１，aｒ２，ｍ２”はプロセッサコア１２の解読器に解釈され、レジスタファイルのレジスタｘ１にメモリデータがロードされる。このメモリデータは、１組の円環状バッファプログラムレジスタの現在アドレスAを格納しているレジスタaｒ２が指定するアドレスから、この円環状バッファプログラムレジスタのレジスタｍ２に格納されているオフセット値Mに増分されて取出される。この円環状バッファプログラムレジスタのバッファ長の値Lを格納するレジスタl２は、プロセッサ１２により事前に構成されるか、別の方法で構成される。１つの実施形態で、１６ビットアドレスのバッファ長の値Lを１６進法のｆｆｆｆに設定した場合には、対応する組の円環状バッファプログラムレジスタのレジスタを指定する間接アドレス命令に応じて、リニアアドレッシングが使用される。
【００１８】
図２（ａ）から（ｃ）は、それぞれ、暗示下限アドレス境界、暗示上限アドレス境界、および結合上下限アドレス境界を使用するサーキュラアドレッシングの実施形態を示す。図２（ａ）は従来技術による暗示下限アドレス境界アプローチであり、円環状バッファ１および２を備える。この例では、円環状バッファ１は長さＬ＋１＝１０を有し、そのアロケーションは０ａ００（１６進法）から０ａ０９（１６進法）である。円環状バッファ２の長さＬ＋１を、ユーザが６にしたいと仮定しよう。０ａ０ａ（１６進法）および０ａ０ｆ（１６進法）間のアドレスセットの長さは６に等しいが、このアドレスセットを円環状バッファ２に使用することはできない。なぜなら、このアドレスセットは、下限３が０である暗示下限境界を有するに違いないからである。したがって円環状バッファ２は０ａ１０（１６進法）および０ａ１５（１６進法）間に配置され、０ａ０ａ（１６進法）および０ａ０ｆ（１６進法）間に未使用領域を残してしまう。
【００１９】
図２（ｂ）は、本発明の暗示上限アドレス境界アプローチを示す。円環状バッファ１および２が示れている。この場合には、上限アドレス境界が暗示される。したがって、円環状バッファ１は、長さＬ＋１＝１０を有し、そのアロケーションは０ａ０６（１６進法）から０ａ０ｆ（１６進法）である。この例では、ユーザは長さＬ＋１＝６を有する円環状バッファ２を定義する。最もコンパクトで、バッファ１に最も近いアロケーションは、バッファ２を暗示上限境界ベースによって０ａ１７（１６進法）および０ａ１２（１６進法）間に配置する。これでも、まだ、バッファ１および２間に未使用領域が残ってしまう。
【００２０】
図２（ｃ）には、暗示下限アドレス境界を有する円環状バッファ１、および暗示上限アドレス境界を有する円環状バッファ２が示され、両者間に未使用領域のない構成である。この例では、円環状バッファ１は長さＬ＋１＝１０を有する。０ａ００（１６進法）および０ａ０９（１６進法）間の現在アドレスＡに対して、円環状アドレス生成器は０ａ００（１６進法）から０ａ０９（１６進法）の範囲内に次のアドレスを生成する。この例では、長さＬ＋１＝６の円環状バッファ２は暗示上限アドレス境界０ａ０ｆ（１６進法）を有する。この円環状バッファ２へのアクセスには０ａ０ｆ（１６進法）および０ａ０ａ（１６進法）間の現在アドレスが使用され、円環状アドレス生成器は０ａ０ｆ（１６進法）および０ａ０ａ（１６進法）の範囲内に次のアドレスを生成する。図からわかるように、これら２つの円環状バッファは、両者間に未使用領域が存在しないように構成できる。
【００２１】
暗示下限境界を有するバッファおよび暗示上限アドレス境界を有するバッファのアドレス生成論理を、図３および４を参照して以下で説明する。
暗示下限境界を有するバッファを選択する場合、この暗示下限境界は現在アドレスＡの低位のＮビットに０を挿入することによって決定される。ここで、値Ｎは、バッファ長パラメータＬの先頭の“１”があるビット位置である。この値Ｎは、式２＾（Ｎ−１）＜＝Ｌ＜２＾Ｎによって表すこともできる。この方法に従えば、下限境界は２＾Ｎの任意のマルチプルに設定できる。このバッファの下限境界は、左のＡの高位のＷ−Ｎビットに右の低位のＮビットに０を連結することによって指定される。ここで、Ｗはメモリに使用されるアドレスビットの数である。下限境界が決定されると、長さＬ＋１のバッファの下限境界にＬを加えることによって決定される。つまり、上限境界は左のＡの高位のＷ−Ｎビットに右のＬの低位のＮビットを連結して指定される。
【００２２】
例えば：Ｗ＝１６で、Ｌが００００００００００１０１０１１（２進数で１６ビット）、このバッファに対する現在アドレスＡが００１１１００１０１０１１１１０であるケースを考える。Ｌの先頭の１がビット位置６にあるので、Ｎ＝６である。暗示下限境界は００１１１００１０１００００００であり、暗示上限境界は００１１１００１０１１０１０１１である。
【００２３】
説明の簡略化のため、Ａ、上限境界および下限境界から高位のＷ−Ｎビットを除外し、Ａの低位のＮビットを表すのにＩを、下限境界を表すのに０を、そして上限境界を表すのにＬを使用する。Ｍは、現在アドレスＩと次の目的のアドレスとの間のオフセットである。Ｍは符号の付いた数であり、正数または負数である。
Ｍが正数の場合、円環状アドレス生成器が使用する論理に関して、次の３つの状態が考えられる。（１）Ｉ＋Ｍ＞＝２＾Ｎの場合、（２）Ｉ＋Ｍ＞＝Ｌ＋１の場合、および（３）Ｉ＋Ｍ＜Ｌ＋１の場合である。
【００２４】
Ｍが正数で、Ｉ＋Ｍ＞＝２＾Ｎである状態１の場合。絶対アドレス（Ｉ＋Ｍ）が上限境界Ｌを上回る。次のアドレスを円環状バッファの低位領域にラップさせる必要がある。次の目的のアドレスＩは、絶対アドレス（Ｉ＋Ｍ）からバッファ長（Ｌ＋１）を差し引くことにより計算できる。その式はＩ＋Ｍ−（Ｌ＋１）であり、２の補体系ではＩ＋Ｍ＋（Ｌ＼）に変換される。
【００２５】
Ｍが正数で、Ｉ＋Ｍ＞＝Ｌ＋１である状態２の場合。絶対アドレス（Ｉ＋Ｍ）は、再び上限境界Ｌを上回る。次のアドレスをバッファの低位領域にラップさせる必要がある。次の目的のアドレスＩは、絶対アドレスからバッファ長を差し引くことにより計算できる。その式は状態（１）の場合と同様、Ｉ＋Ｍ−（Ｌ＋１）であり、２の補体系ではＩ＋Ｍ＋（Ｌ＼）となる。
【００２６】
Ｍが正数で、Ｉ＋Ｍ＜Ｌ＋１である状態３の場合。絶対アドレスＩ＋Ｍが上限境界Ｌを上回らない。したがって、次の目的のアドレスＩはＩ＋Ｍに等しい。
ハードウェア実行の際、状態１（Ｉ＋Ｍ＞＝２＾Ｎ）はＩ＋Ｍから生成されるキャリーアウトによって示され、状態２（Ｉ＋Ｍ＞＝Ｌ＋１）はＩ＋Ｍ＋（Ｌ＼）から生成されるキャリーアウトによって示される。状態３はＩ＋Ｍから生成されるキャリーアウトがない場合に示される。
【００２７】
Ｍが負数の場合、円環状アドレス生成器が使用する論理に関して、次の２つの状態が考えられる。（１）Ｉ＋Ｍ＜０の場合、および（２）Ｉ＋Ｍ＞＝０の場合である。
Ｍが負数で、Ｉ＋Ｍ＜０である状態１の場合。絶対アドレス（Ｉ＋Ｍ）は円環状バッファの下限境界０を下回る負数である。次のアドレスを円環状バッファの高位領域にラップさせる必要がある。次の目的のアドレスＩは、絶対アドレス（Ｉ＋Ｍ）にバッファ長Ｌ＋１を加えることにより計算できる。その式はＩ＋Ｍ＋Ｌ＋１である。
【００２８】
Ｍが負数で、Ｉ＋Ｍ＞＝０である状態２の場合。絶対アドレス（Ｉ＋Ｍ）は下限境界０を上回る。したがって、目的のアドレスＩはＩ＋Ｍに等しくなる。
ハードウェア実行の際、Ｍが負数の状態１（Ｉ＋Ｍ＜０）はＩ＋Ｍから生成されるキャリーアウトがないことにより示される。Ｍが負数の状態２（Ｉ＋Ｍ＞＝０）はＩ＋Ｍから生成されるキャリーアウトによって示される。
【００２９】
したがって、暗示下限アドレス境界円環状バッファのハードウェア実行は、図３に示すように論理的に実行される。図３の論理は、第１の加算器２０１および第２の加算器２０２を含む。第１の加算器２０１への入力には、値ＩおよびＭがある。この中で絶対アドレスと呼ばれる第１の加算器２０１の出力が、ライン２０７に供給され、Ｉ＋Ｍに等しい。加算器２０１からのキャリーアウト信号がライン２０６に供給される。第２の加算器２０２への入力には、排他的ＮＯＲゲート２０３の出力および第１の加算器２０１からライン２０７への出力がある。排他的ＮＯＲゲート２０３への入力には、長さの値ＬおよびアドレスオフセットＭの符号ビットがある。第２の加算器２０２は、Ｍの符号ビットをキャリーインとしてライン２１１から受信する。この中でラップアドレスと呼ばれる第２の加算器２０２の出力は、ライン２０９に供給される。マルチプレクサ２１３は、入力として、ライン２０７から絶対アドレスを、ライン２０９からラップアドレスを受信し、次の目的のアドレスをライン２１０へ供給する。計算された絶対アドレスおよびラップアドレスのどちらが出力として供給されるかを示す制御信号が、ライン２１２からマルチプレクサ２１３に供給される。ライン２１２の信号は、マルチプレクサ２１４の出力から供給され、このマルチプレクサ２１４は、ライン２１１からのＭの符号ビットに応じて動作し、Ｍの符号ビットが１（Ｍが負数）である場合と、Ｍの符号ビットが０（Ｍが正数）である場合とに対して論理を選択する。
【００３０】
Ｍの符号ビットが１である場合には、インバータ２０５の出力が制御信号としてライン２１２に供給される。インバータ２０５の入力は、第１の加算器２０１からライン２０６へのキャリーアウト信号である。したがって、Ｍの符号ビットが１の場合、第１の加算器２０１のキャリーアウトが０ならばラップアドレスが選択され、第１の加算器２０１のキャリーアウトが１ならば絶対アドレスが選択される。
【００３１】
Ｍの符号ビットが０である場合には、ＯＲゲート２０４の出力が制御信号としてライン２１２に供給される。ＯＲゲート２０４の入力は、第２の加算器２０２からライン２０８へのキャリーアウト信号と、第１の加算器２０１からライン２０６へのキャリーアウト信号とを含む。したがって、Ｍの符号ビットが０の場合、ライン２０６および２０８のキャリーアウト信号の少なくとも１つが１ならばラップアドレスが選択される。Ｍの符号ビットが０の場合、ライン２０６および２０８のキャリーアウト信号の両方が０ならば絶対アドレスが選択される。
【００３２】
暗示上限境界を有するバッファが選択される場合には、暗示上限境界は、現在アドレスＡの低位のＮビットに１を連結することによって決定される。ここで、Ｎは長さパラメータＬの先頭の“１”があるビット位置である。Ｎは式２＾（Ｎ−１）＜＝Ｌ＜２＾Ｎによっても決定できる。つまり、上限境界は２＾Ｎの任意のマルチプルに設定できる。Ｗビットを含むこのバッファのアドレスＡは、このバッファの上限および下限境界を位置決めするのに使用できる。このバッファの上限境界は、左のＡの高位のＷ−Ｎビットに右の低位のＮビットに１を連結することによって指定される。上限境界が決定されると、下限境界はその上限境界からＬを差し引くことによって決定される。したがって、下限境界は左のＡの高位のＷ−Ｎビットに右の（Ｌ＼）の低位のＮビットを連結して指定される。ここで、Ｌ＼はＬの１の補数である。
【００３３】
例えば：Ｗ＝１６で、Ｌが００００００００００１０１０１１（２進数で１６ビット）、このバッファに対する現在アドレスＡが００１１１００１０１０１１１１０であるケースを考える。この場合Ｎ＝６であり、暗示上限境界は００１１１００１０１１１１１１１であり、暗示下限境界は００１１１００１０１０１０１００である。
【００３４】
前述のように説明の簡略化のため、Ａ、上限境界および下限境界から高位のＷ−Ｎビットを除外し、Ａの低位のＮビットを表すのにＩを、上限境界を表すのにＦを、そして下限境界を表すのに（Ｌ＼）を使用する。Ｍは、現在アドレスＩと次の目的のアドレスとの間のオフセットである。Ｍは符号の付いた数であり、正数または負数である。
【００３５】
Ｍが正数の場合、円環状アドレス生成器が使用する論理に関して、次の２つの状態が考えられる。（１）Ｉ＋Ｍ＞＝Ｆ＋１の場合、および（２）Ｉ＋Ｍ＜Ｆ＋１の場合である。
Ｍが正数で、Ｉ＋Ｍ＞＝Ｆ＋１ある状態１の場合。絶対アドレス（Ｉ＋Ｍ）が上限境界（Ｆ、すべて１）を上回る。次のアドレスをバッファの低位領域にラップさせる必要がある。目的の（ラップ）アドレスＩは、絶対アドレスからバッファ長を差し引くことにより計算できる。その式はＩ＋Ｍ−（Ｌ＋１）であり、２の補体系ではＩ＋Ｍ＋（Ｌ＼）に等しい。
Ｍが正数で、Ｉ＋Ｍ＜Ｆ＋１である状態２の場合。絶対アドレス（Ｉ＋Ｍ）は、上限境界Ｆを上回らない。したがって、目的のアドレスＩはＩ＋Ｍに等しい。
【００３６】
ハードウェア実行の際、状態１（Ｉ＋Ｍ＞＝Ｆ＋１）はＩ＋Ｍから生成されるキャリーアウトによって示され、状態２（Ｉ＋Ｍ＞＝Ｌ＋１）はＩ＋Ｍから生成されるキャリーアウトがないことによって示される。
Ｍが負数の場合、円環状アドレス生成器が使用する論理に関して、次の３つの状態が考えられる。（１）Ｉ＋Ｍ＜０の場合、（２）Ｉ＋Ｍ＜（Ｌ＼）０の場合、および（３）Ｉ＋Ｍ＞＝（Ｌ＼）の場合である。
【００３７】
Ｍが負数で、Ｉ＋Ｍ＜０である状態１の場合。絶対アドレス（Ｉ＋Ｍ）は負数であり、円環状バッファの下限境界（Ｌ＼）を下回る。したがって、次の目的のアドレスをバッファの高位領域にラップさせる必要がある。次の目的の（ラップ）アドレスＩは、絶対アドレスにバッファ長を加えることにより計算できる。その式はＩ＋Ｍ＋Ｌ＋１である。
Ｍが負数で、Ｉ＋Ｍ＜（Ｌ＼）である状態２の場合。絶対アドレスは再び円環状バッファの下限境界（Ｌ＼）を下回る。したがって、次の目的の（ラップ）アドレスＩはＩ＋Ｍ＋Ｌ＋１になる。
Ｍが負数で、Ｉ＋Ｍ＞＝（Ｌ＼）である状態３の場合。絶対アドレス（Ｉ＋Ｍ）が下限境界（Ｌ＼）を下回らない。したがって、目的のアドレスＩはＩ＋Ｍに等しい。
【００３８】
ハードウェア実行については、Ｍが負数である状態１（Ｉ＋Ｍ＜０）はＩ＋Ｍから生成されるキャリーアウトが無いことによって示すことができ、Ｍが負数である状態２（Ｉ＋Ｍ＜（Ｌ＼））はＩ＋Ｍ＋Ｌ＋１から生成されるキャリーアウトが無いことによって示すことができる。
【００３９】
したがって、暗示上限アドレス境界円環状バッファのハードウェア実行は、図４に示すように論理的に実行される。図４の論理は、第１の加算器３０１および第２の加算器３０２を含む。第１の加算器３０１への入力には、値ＩおよびＭがある。この中で絶対アドレスと呼ばれる第１の加算器３０１の出力が、ライン３０７に供給され、Ｉ＋Ｍに等しい。加算器３０１からのキャリーアウト信号がライン３０６に供給される。第２の加算器３０２への入力には、排他的ＮＯＲゲート３０３の出力および第１の加算器３０１からライン３０７への出力がある。排他的ＮＯＲゲート３０３への入力には、長さの値ＬおよびアドレスオフセットＭの符号ビットがある。第２の加算器３０２は、Ｍの符号ビットをキャリーインとしてライン３１１から受信する。この中でラップアドレスと呼ばれる第２の加算器３０２の出力は、ライン３０９に供給される。マルチプレクサ３１３は、入力として、ライン３０７から絶対アドレスを、ライン３０９からラップアドレスを受信し、次の目的のアドレスをライン３１０へ供給する。計算された絶対アドレスおよびラップアドレスのどちらが出力として供給されるかを示す制御信号が、ライン３１２からマルチプレクサ３１３に供給される。ライン３１２の信号は、マルチプレクサ３１４の出力から供給され、このマルチプレクサ３１４は、ライン３１１からのＭの符号ビットに応じて動作し、Ｍの符号ビットが１（Ｍが負数）である場合と、Ｍの符号ビットが０（Ｍが正数）である場合とに対して論理を選択する。
【００４０】
Ｍの符号ビットが１である場合には、ＮＡＮＤゲート３０５の出力が制御信号としてライン３１２に供給される。ＮＡＮＤゲート３０５の入力は、第１の加算器３０１からライン３０６へのキャリーアウト信号と、第２の加算器３０２からライン３０８へのキャリーアウト信号とを含む。したがって、Ｍの符号ビットが１の場合、第１の加算器３０１および第２の加算器３０２の少なくとも１つのキャリーアウト信号が０ならばラップアドレスが選択され、第１の加算器３０１および第２の加算器３０２のキャリーアウト信号の両方が１ならば絶対アドレスが選択される。
【００４１】
Ｍの符号ビットが０である場合には、第１の加算器３０１のライン３０６へのキャリーアウトが制御信号としてライン３１２に供給される。したがって、Ｍの符号ビットが０の場合、ライン３０６のキャリーアウト信号が１ならばラップアドレスが選択される。Ｍの符号ビットが０の場合、ライン３０６のキャリーアウト信号が０ならば絶対アドレスが選択される。
【００４２】
図５は、２つの加算器４０１、４０２が下限境界スキームおよび上限境界スキームによって共有された、考えられる１つの実施形態のブロック図である。この装置には、４つの入力と１つの出力とがある。
入力は：
１．バッファ長Ｌ４０９、これはプログラム値である（実際のバッファ長はＬ＋１である）。
２．現在アクセスアドレスＡ４０７、円環状バッファの境界はＡおよびＬにおいて暗示的である。
３．現在アドレス４０７および目的のアドレス４１４の間のオフセットＭ４０８。Ｍは符号付きの値である。Ｍの絶対値はＬより大きくない。
４．ライン４３１からのプログラム可能制御信号。これは、暗示下限境界または暗示上限境界に基づいたバッファを使用すべきか否かを選択するために使用される。
出力は：
１．次の目的のアドレス４１４。これは、次のアドレス生成のために現在アドレス４０７として使用される。
【００４３】
加算器４０１は、Ａ４０７とＭ４０８との加算を実行し、その和４１２―絶対アドレスを生成し、各ビット荷重からキャリーアウト４１９を生成する。ＸＮＯＲ４０３は、Ｍ４０８の符号ビット４１０が０に等しい場合に、Ｌ４０９の逆を取るために使用される。Ｍ４０８の符号ビット４１０が１に等しい場合には、ＸＮＯＲ４０３の出力４１１がＬ４０９に等しくなる。加算器４０２は、絶対アドレス４１２、ＸＮＯＲ４０３の出力４１１、および最下位のビットにおいてＭ４０８の符号ビット４１０に等しいキャリーインの加算を実行し、その和４１３−ラップアドレスと、各ビット荷重からキャリーアウト４２０とを生成する。目的のアドレス４１４は、制御信号４１８を使用してマルチプレクサ４０４によって絶対アドレス４１２またはラップアドレス４１３から選択される。プライオリティセレクタ４２１は、Ｌ４０９の先頭の“１”を検出することによって加算器４０１のキャリーアウト４１９からＮ番目のビットのキャリーアウトを出力４１５として選択する。プライオリティセレクタ４２２は、Ｌ４０９に応じてよって加算器４０２のキャリーアウト４２０からＮ番目のビットのキャリーアウトを出力４１６として選択する。ワイヤ４３１は、マルチプレクサ４２３の２つの入力の１つを選択するのに使用され、ワイヤ４３１が０に等しい場合には、制御信号４１８はワイヤ４２５から受信したものとなる。これは、このバッファが下限境界基準として定義されていることも意味する。また、ワイヤ４２４が選択されたなら、そのバッファは上限境界に基づいている。
【００４４】
ワイヤ４３１が０の場合には、このバッファは下限境界に基づいている。Ｍが正数であれば、ワイヤ４２８が、マルチプレクサ４２６、ワイヤ４２５、およびマルチプレクサ４２３によって制御信号４１８として選択される。加算器４０１が生成し、プライオリティセレクタ４２１を通過したキャリーアウト４１５、または、加算器４０２が生成し、プライオリティセレクタ４２２を通過したキャリーアウト４１６の少なくとも１つが設定されれば、加算器４０２の和４１３（ラップアドレス）がマルチプレクサ４０４によって目的のアドレス４１４として選択される。ＯＲ機能がＯＲゲート４３０によって実行される。ワイヤ４２８はＯＲゲート４３０の出力であり、マルチプレクサ４２６の入力でもある。Ｍが負数であれば、ワイヤ４２７が、マルチプレクサ４２６、ワイヤ４２５、およびマルチプレクサ４２３によって制御信号４１８として選択される。加算器４０１が生成し、プライオリティセレクタ４２１を通過したキャリーアウト４１５がクリアである場合には、加算器４０２の和４１３（ラップアドレス）が目的のアドレス４１４として選択される。インバータ４２９は、ワイヤ４１５のクリア状態を認識するのに使用され、ワイヤ４２７はインバータ４２９の出力である。
【００４５】
ワイヤ４３１が１に設定された場合には、このバッファは上限境界基準である。Ｍが正数であれば、ワイヤ４１５が、マルチプレクサ４０６、ワイヤ４２４、およびマルチプレクサ４２３によって制御信号４１８として選択される。加算器４０１が生成し、プライオリティセレクタ４２１を通過したキャリーアウト４１５が設定される場合には、加算器４０２の和４１３（ラップアドレス）が、マルチプレクサ４０４によって次の目的のアドレス４１４として選択され、そうでない場合には、加算器４０１が生成した絶対アドレスが選択される。Ｍが負数であれば、ワイヤ４１７が、マルチプレクサ４０６、ワイヤ４２４、およびマルチプレクサ４２３によって制御信号４１８として選択される。加算器４０１が生成し、プライオリティセレクタ４２１を通過したキャリーアウト４１５、または、加算器４０２が生成し、プライオリティセレクタ４２２を通過したキャリーアウト４１６の少なくとも１つが除去されれば、加算器４０２の和４１３（ラップアドレス）がマルチプレクサ４０４によって次の目的のアドレス４１４として選択され、そうでない場合には、絶対アドレスが選択される。ＯＲ機能がＮＡＮＤゲート４０５によって実行される。ワイヤ４１７はＮＡＮＤゲート４０５の出力であり、マルチプレクサ４０６の入力である。
【００４６】
本発明のある実施形態では、図６に示すように、暗示上限境界スキームが単独で使用される。
図６では、加算器５０１は、Ａ５０７＋Ｍ５０８を実行し、絶対アドレス５１２を生成する。Ｍ５０８が正数である（Ｍの符号ビット５１０が０に等しい）場合には、ＸＮＯＲゲート５０３は、Ｌ５０９の逆を取る。Ｍ５０８が負数である（Ｍの符号ビット５１０が１に等しい）場合には、ＸＮＯＲ５０３の出力５１１はＬ５０９に等しい。加算器５０２は、絶対アドレス５１２、ＸＮＯＲ５０３の出力５１１、および最下位のビットにおいてＭの符号ビット５１０に等しいキャリーインの加算を実行する。加算器５０２の出力５１３はラップアドレスであり、絶対アドレスがバッファの境界を上回る場合に選択される。目的の出力５１４は、制御信号５１８を使用してマルチプレクサ５０４によって絶対アドレス５１２またはラップアドレス５１３から選択される。
【００４７】
Ｍが正数である場合には、信号５１５がマルチプレクサ５０６によって制御信号５１８として選択される。プライオリティセレクタ５２１は、Ｌ５０９の先頭の“１”を検出することによって加算器５０１のキャリーアウト５１９からＮ番目のビットのキャリーアウトを出力５１５として選択する。プライオリティセレクタ５２１の出力５１５は、加算器５０１のＮ番目のビットのキャリーアウト状態を表す。加算器５０１からのＮ番目のキャリーアウトにおける“１”は、絶対アドレス（Ａ＋Ｍ）がバッファの上限境界を上回り、ラップアドレス５１３が出力５１４として選択されることを意味する。それ以外には絶対アドレス５１２が出力５１４として選択される。
【００４８】
Ｍが負数である場合には、信号５１７がマルチプレクサ５０６によって制御信号５１８として選択される。この場合には、５１５、５１６という２つのＮ番目のビットのキャリーアウト信号が使用される。ライン５１５および５１６はＮＡＮＤゲート５０５へ供給され、このＮＡＮＤゲート５０５は出力として信号５１７を供給する。信号５１５の“０”という値は、Ａ＋Ｍが生成したキャリーアウトは無いことを示し、これは絶対アドレス５１２が負値であり、バッファの下限境界を下回ることを意味する。したがって、ラップアドレス５１３が次の目的のアドレス出力５１４と見なされる。プライオリティセレクタ５２２は、Ｌ５０９の先頭の“１”を検出することによって加算器５０２のキャリーアウト５２０からＮ番目のビットのキャリーアウトを出力５１６として選択する。信号５１６の“０”という値は、Ａ＋Ｍ＜（Ｌ＼）を意味する加算器５０２が生成したキャリーアウトは無いことを示し、絶対アドレスはバッファの下限境界を下回る。この場合には、ラップアドレス５１３が次の目的のアドレス出力５１４として選択される。２つのラップ状態が一致しない場合には、絶対アドレス５１２が次の目的のアドレス出力５１４として選択される。
【００４９】
要約すると、線形メモリ空間において円環状バッファにアクセスするためのアドレスを生成するアドレス生成器が提供される。このバッファは、プログラムされた長さ（Ｌ＋１）を有し、バッファベースが暗示下限境界または暗示上限境界で定義されている。円環状バッファを定義するのに暗示下限境界が使用される場合には、下限境界は低位のＮビットがすべて０のアドレスとなる。ここでＮは、Ｌの先頭の１があるビット位置である。円環状バッファを定義するのに暗示上限境界が使用される場合には、上限境界は低位のＮビットがすべて１のアドレスとなる。絶対アドレスは現在アドレスＡにオフセットＭを加えることによって計算される。ここでＭは符号の付いた数であり、Ｍの絶対値はＬより小さい。絶対アドレスがバッファの境界を上回る場合には、バッファ長（Ｌ＋１）を加えたり差し引いたりすることによって境界の別のサイドにラップする。このように、次の目的のアドレスがバッファ内に常に存在する。このようなアドレス生成器は、デジタル信号処理アプリケーションだけでなく、データ処理の他のアプリケーションにも使用される。
【００５０】
本発明を好適な実施形態および例を参照して以上で詳細に開示してきたが、これらの例は制約的な意味ではなく例証的な意味で示したものであることを理解されたい。本発明の精神および特許請求の範囲内にある変更や組合せが、容易に当業者の頭に浮かぶであろうことが予期される。
【図面の簡単な説明】
【図１】本発明の上下限円環状アドレス生成器を備えた集積回路プロセッサの簡略ブロック図である。
【図２】（ａ）は従来技術による暗示下限アドレス境界円環状バッファのアドレス範囲を示し、（b）は本発明の実施形態である暗示上限アドレス境界円環状バッファのアドレス範囲を示し、（c）は本発明の実施形態である結合上下限アドレス境界のアドレス範囲を示す。
【図３】従来技術の暗示下限アドレス境界サーキュラアドレッシングによるアドレス計算の簡略論理図である。
【図４】本発明の実施形態である暗示上限アドレス境界サーキュラアドレッシングによるアドレス計算の簡略論理図である。
【図５】本発明の実施形態である結合暗示上下限アドレス境界サーキュラアドレッシングによるアドレス計算の論理図である。
【図６】本発明の実施形態である暗示上限アドレス境界サーキュラアドレッシングによるアドレス計算の論理図であり、位置Nにおけるキャリーアウトを選択するプライオリティセレクタブロックが示されている。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to memory addressing, and more particularly to addressing circular buffers used in digital systems such as digital signal processors.
[0002]
[Prior art]
Circular addressing, also called modulo addressing, is often used in digital signal processing and other data processing applications. In an annular buffer to which circular addressing is applied, one address range is assigned to the buffer. In generating the circular buffer address, the offset value increments the current address and generates the next address. If the sum of the current address and the offset value indicates an address outside the allocated address range, the next address wraps around to the opposite boundary of the circular buffer.
[0003]
In the prior art, various proposals have been made for generating an address of an annular buffer. The usual way of performing circular addressing is to define two explicit parameters that set the upper and lower bounds of the assigned address range. In this way, the user has the flexibility to define the buffer at unlimited locations in the available memory. However, this method requires a register for storing the boundary and a relatively complicated logic for calculating the next address. Since address generation is in the critical path of a particular design, it is desirable to reduce the number of required parameters and simplify the logic.
[0004]
Another proposal for circular buffer address generation is described in US Pat. No. 4,800,524 of the invention by Roesgen. In the Resgen patent proposal, the buffer is defined by a single buffer length parameter and the current address of the circular buffer. The lower bound of the circular buffer is implied from the current address and buffer by replacing the low order N bits of the current address with zeros. Here, N is a bit position with a leading (leftmost) 1 when the buffer length is expressed in binary. The upper bound of the circular buffer is defined as the implied lower bound plus the buffer length. This method is easier to implement than methods that require explicit parameters to set the upper and lower bounds. However, memory usage is not efficient due to the limited set of available boundaries.
[0005]
Other proposals for generating circular addresses include, as prior art, US Pat. No. 4,202,035 of the invention by Lane, US Pat. No. 4,809,156 of the invention by Taber, US Pat. No. 5,249,148 of the invention by Catherwood et al. And US Pat. No. 5,381,360 by Shridhar et al.
[0006]
[Problems to be solved by the invention]
As digital signal processing applications that rely on circular addressing become more complex, there is an increasing need to improve flexibility and reduce the cost of address generators for such applications.
[0007]
[Means for Solving the Problems]
In accordance with the present invention, an apparatus is provided for generating an address of a circular address buffer in memory, wherein the upper boundary of the circular buffer is implied from the current address. Applying this proposal alone and in combination with a circular buffer that relies on an implicit lower bound can improve the memory usage and flexibility in the circular buffer design of an integrated circuit or processing system.
[0008]
One embodiment of an address generator according to the present invention includes a first memory address and a second memory that indicate a current address A, an address offset M, a buffer length L, and a control signal, and a location in the memory. And logic configured to calculate addresses in response to A, M, and L. One of the first and second memory addresses is provided in response to the control signal. The first memory address has an address boundary X and coincides with a sum of the current address A and the address offset M of a first circular buffer including addresses from X to (X + L), and the second Of the second circular buffer having an address boundary Y and including addresses from Y to (YL) coincides with the sum of the current address A and the address offset M.
[0009]
The buffer length L is a value having a leading 1 at the bit position N when expressed in binary. An implied lower address boundary X is calculated by replacing the lower N bits of the current address A with 0. An implied upper address boundary Y is calculated by replacing the lower N bits of the current address A with 1.
In various embodiments, the input includes registers that store A, M, and L. The control signal can also be stored in one register or in a register shared with one of the other parameters such as the offset value M.
[0010]
In one embodiment, the logic used by the address generator includes a first adder that produces a first output equal to the sum A + M by a carry-out signal, and a first adder when the sign of M is a positive number. A carry-out signal generates a second output equal to a wrap address sum (A + M)-(L + 1) or equal to a second wrap address sum (A + M) + (L + 1) when the sign of M is negative. And a second adder. The selection logic selects the first output or the second output according to the carry-out signal from the first and second adders. In one preferred embodiment, the first and second adders are shared logic used for an annular buffer having an implicit lower bound address boundary and an annular buffer having an implicit upper bound address boundary.
[0011]
In yet another embodiment, L has a leading 1 in bit position N, and an implicit lower bound address boundary X is calculated by replacing the lower N bits of the current address A with 0, and an implicit upper bound address boundary Y Is calculated by replacing the low order N bits of the current address A with 1. The first and second adders generate carry-out signals for a plurality of bit positions, and the selector is responsive to L to cause the adder used in this logic to carry-out signals from the Nth bit position. I will provide a. Therefore, in this embodiment, the selection logic selects the first output or the second output in response to the carry-out signal from the Nth bit position of the first and second adders. It is possible to operate.
[0012]
In embodiments where both the implied lower address boundary and the implied upper address boundary are used, the selection logic is
The control signal is set for the first memory address, the address offset is a positive number, and the carry-out from the first adder and the carry-out from the second adder are 1 If not, or
When the control signal is set for the first memory address, the address offset is negative, and the carry out from the first adder is 1, or
If the control signal is set for the second memory address, the address offset is a positive number, and the carry out from the first adder is zero, or
When the control signal is set for the second memory address, the address offset is negative, and the carry out from both the first adder and the second adder is 1. ,
Selecting the output of the first adder;
The control signal is set for the first memory address, the address offset is a positive number, and the carry out from at least one of the first adder or the second adder is 1. If there is, or
When the control signal is set for the first memory address, the address offset is negative, and the carry out from the first adder is zero, or
When the control signal is set for the second memory address, the address offset is a positive number, and the carry out from the first adder is 1, or
The control signal is set for the second memory address, the address offset is negative, and the carry out from at least one of the first adder or the second adder is zero. In case,
It is configured to select the output of the second adder.
[0013]
In embodiments where only the implied upper address boundary is used, the selection logic is
If the address offset is a positive number and the carry out from the first adder is zero, or
If the address offset is negative and the carry out from both the first adder and the second adder is 1, select the output of the first adder;
The address offset is a positive number and the carry-out from the first adder is 1, or
The output of the second adder is selected when the address offset is a negative number and the carry out from at least one of the first adder or the second adder is zero. Is done.
[0014]
The present invention is also embodied by an integrated circuit including a processor core, a register file that stores a current address A, an offset value M, and a buffer length L, a memory, and an address generator of the memory. In embodiments according to the present invention, as described above, the address generator is configured to use only the implied upper address boundary or a combination of the implied upper address boundary and the implied lower address boundary.
Other aspects and advantages of the invention are described below with reference to the figures.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
The embodiment of the present invention will be described in detail with reference to FIGS.
FIG. 1 is a simplified diagram of an integrated circuit processor with an address generator of the present invention. The integrated circuit device 10 includes a program memory 11, a data memory 14, and a processor core 12. The processor core 12 includes an annular address generator 15 for data memory addresses, a register file 13 including an annular buffer program register, And other logic elements such as an instruction decoder and ALU. The toroidal address generator 15 according to the present invention manages a buffer in the data memory 14 that has a length of (L + 1) and has a selectable boundary base that can conform to an implied upper boundary or a combined implicit upper and lower boundary.
[0016]
For example, the processor 12 executes an instruction from the program memory 11. Instructions include direct address instructions and indirect address instructions. The indirect address instruction depends on the circular buffer program register of the register file 13. In one embodiment, there are four sets of circular buffer program registers, each having a first register for storing the current address A, a second register for storing the offset value M, and a buffer length value L. A third register to store is included. In this embodiment that supports both upper and lower address boundaries, an upper / lower control signal is provided that indicates whether an upper or lower address boundary buffer is being used for each access. The high / low limit control signal as part of an instruction that uses circular addressing, or when the offset value M is limited to a value that uses only the low order bits of the register, the high bit of the register that stores the offset value M May be provided independently.
[0017]
For example, the instruction “ldx1, ar2, m2” is interpreted by the decoder of the processor core 12 and the memory data is loaded into the register x1 of the register file. This memory data is incremented from the address specified by the register ar2 storing the current address A of the set of circular buffer program registers to the offset value M stored in the register m2 of the circular buffer program register. Is taken out. The register l2 for storing the buffer length value L of the circular buffer program register is configured in advance by the processor 12 or configured in another manner. In one embodiment, when the buffer length value L of a 16-bit address is set to hexadecimal ffff, the linear length is set according to an indirect address instruction that specifies a register of a corresponding set of circular buffer program registers. Addressing is used.
[0018]
FIGS. 2 (a) to 2 (c) illustrate circular addressing embodiments using implicit lower and upper address boundaries, and combined upper and lower address boundaries, respectively. FIG. 2A shows an implicit lower limit address boundary approach according to the prior art, which includes circular buffers 1 and 2. In this example, the circular buffer 1 has a length L + 1 = 10, and its allocation is from 0a00 (hexadecimal) to 0a09 (hexadecimal). Suppose the user wants the length L + 1 of the circular buffer 2 to be 6. The length of the address set between 0a0a (hexadecimal) and 0a0f (hexadecimal) is equal to 6, but this address set cannot be used for the circular buffer 2. This is because this address set must have an implied lower bound whose lower bound 3 is zero. Therefore, the circular buffer 2 is arranged between 0a10 (hexadecimal) and 0a15 (hexadecimal), and an unused area is left between 0a0a (hexadecimal) and 0a0f (hexadecimal).
[0019]
FIG. 2 (b) illustrates the implicit upper address boundary approach of the present invention. Annular buffers 1 and 2 are shown. In this case, the upper limit address boundary is implied. Therefore, the circular buffer 1 has a length L + 1 = 10, and its allocation is from 0a06 (hexadecimal) to 0a0f (hexadecimal). In this example, the user defines a circular buffer 2 having a length L + 1 = 6. The most compact and closest allocation to buffer 1 places buffer 2 between 0a17 (hexadecimal) and 0a12 (hexadecimal) with an implicit upper bound base. Even in this case, an unused area remains between the buffers 1 and 2.
[0020]
FIG. 2C shows an annular buffer 1 having an implicit lower limit address boundary and an annular buffer 2 having an implicit upper limit address boundary, and there is no unused area between them. In this example, the circular buffer 1 has a length L + 1 = 10. For the current address A between 0a00 (hexadecimal) and 0a09 (hexadecimal), the toric address generator generates the next address in the range 0a00 (hexadecimal) to 0a09 (hexadecimal) To do. In this example, the circular buffer 2 of length L + 1 = 6 has an implicit upper limit address boundary 0a0f (hexadecimal). The current address between 0a0f (hexadecimal) and 0a0a (hexadecimal) is used to access the circular buffer 2, and the circular address generators use 0a0f (hexadecimal) and 0a0a (hexadecimal). The next address is generated within the range. As can be seen, these two circular buffers can be configured such that there is no unused area between them.
[0021]
The address generation logic for a buffer with an implicit lower bound and an implicit upper bound is described below with reference to FIGS.
When selecting a buffer with an implied lower boundary, this implied lower boundary is determined by inserting 0s into the low order N bits of the current address A. Here, the value N is a bit position where the leading “1” of the buffer length parameter L is present. This value N can also be expressed by the equation 2 ^ (N-1) <= L <2 ^ N. According to this method, the lower limit boundary can be set to an arbitrary multiple of 2 ^ N. The lower boundary of this buffer is specified by concatenating the left A high W-N bits to the right low N bits 0. Here, W is the number of address bits used in the memory. Once the lower bound is determined, it is determined by adding L to the lower bound of the length L + 1 buffer. That is, the upper boundary is designated by concatenating the left A high W-N bits to the right L low N bits.
[0022]
For example: Consider a case where W = 16, L is 0000 0000 0010 1011 (16 bits in binary), and the current address A for this buffer is 0011 1001 0101 1110. Since the leading 1 of L is at bit position 6, N = 6. The implied lower bound is 0011 1001 0100 0000 and the implied upper bound is 0011 1001 0110 1011.
[0023]
For simplicity of explanation, A, the upper and lower bounds are excluded from the higher W-N bits, I is represented to represent the lower N bits of A, 0 is represented to represent the lower bound, and the upper bound. L is used to represent M is the offset between the current address I and the next target address. M is a signed number and is a positive or negative number.
When M is a positive number, the following three states are considered regarding the logic used by the toric address generator. (1) I + M> = 2 ^ N, (2) I + M> = L + 1, and (3) I + M <L + 1.
[0024]
Case 1 where M is a positive number and I + M> = 2 ^ N. The absolute address (I + M) exceeds the upper limit boundary L. It is necessary to wrap the next address in the lower area of the circular buffer. The next target address I can be calculated by subtracting the buffer length (L + 1) from the absolute address (I + M). The equation is I + M- (L + 1), which is converted to I + M + (L \) in the two's complement system.
[0025]
Case 2 where M is a positive number and I + M> = L + 1. The absolute address (I + M) again exceeds the upper limit boundary L. The next address needs to be wrapped in the lower area of the buffer. The next target address I can be calculated by subtracting the buffer length from the absolute address. The equation is I + M− (L + 1) as in the case of the state (1), and I + M + (L \) in the two's complement system.
[0026]
In state 3 where M is a positive number and I + M <L + 1. The absolute address I + M does not exceed the upper limit boundary L. Therefore, the next target address I is equal to I + M.
In hardware implementation, state 1 (I + M> = 2 ^ N) is indicated by a carry-out generated from I + M, and state 2 (I + M> = L + 1) is indicated by a carry-out generated from I + M + (L \). It is. State 3 is indicated when there is no carry-out generated from I + M.
[0027]
When M is a negative number, the following two states can be considered regarding the logic used by the toric address generator. (1) I + M <0, and (2) I + M> = 0.
Case 1 where M is a negative number and I + M <0. The absolute address (I + M) is a negative number below the lower boundary 0 of the circular buffer. It is necessary to wrap the next address in the high-order area of the circular buffer. The next target address I can be calculated by adding the buffer length L + 1 to the absolute address (I + M). The formula is I + M + L + 1.
[0028]
Case 2 where M is a negative number and I + M> = 0. The absolute address (I + M) exceeds the lower boundary 0. Accordingly, the target address I is equal to I + M.
During hardware execution, state 1 (I + M <0) where M is negative is indicated by the lack of carry-out generated from I + M. State 2 where M is negative (I + M> = 0) is indicated by a carry-out generated from I + M.
[0029]
Therefore, hardware implementation of the implicit lower limit address boundary circular buffer is logically performed as shown in FIG. The logic of FIG. 3 includes a first adder 201 and a second adder 202. The inputs to the first adder 201 have values I and M. Among them, the output of the first adder 201 called absolute address is supplied to the line 207 and is equal to I + M. A carry-out signal from the adder 201 is supplied to the line 206. The inputs to the second adder 202 include the output of the exclusive NOR gate 203 and the output from the first adder 201 to the line 207. At the input to exclusive NOR gate 203 is a sign bit of length value L and address offset M. The second adder 202 receives M code bits from the line 211 as a carry-in. Among these, the output of the second adder 202 called a wrap address is supplied to the line 209. Multiplexer 213 receives as input the absolute address from line 207 and the wrap address from line 209 and supplies the next target address to line 210. A control signal is provided from line 212 to multiplexer 213 indicating whether the calculated absolute address or wrap address is provided as an output. The signal on line 212 is supplied from the output of multiplexer 214, which operates in response to the M sign bit from line 211, where M sign bit is 1 (M is a negative number) and M The logic is selected for the case where the sign bit is 0 (M is a positive number).
[0030]
When the sign bit of M is 1, the output of the inverter 205 is supplied to the line 212 as a control signal. The input of the inverter 205 is a carry-out signal from the first adder 201 to the line 206. Therefore, when the sign bit of M is 1, if the carry-out of the first adder 201 is 0, the wrap address is selected, and if the carry-out of the first adder 201 is 1, the absolute address is selected.
[0031]
When the sign bit of M is 0, the output of the OR gate 204 is supplied to the line 212 as a control signal. The input of OR gate 204 includes a carry out signal from second adder 202 to line 208 and a carry out signal from first adder 201 to line 206. Thus, if the sign bit of M is 0, the wrap address is selected if at least one of the carry out signals on lines 206 and 208 is 1. If the sign bit of M is 0, an absolute address is selected if both carry-out signals on lines 206 and 208 are 0.
[0032]
If a buffer with an implied upper boundary is selected, the implied upper boundary is determined by concatenating 1 to the lower N bits of the current address A. Here, N is a bit position having a leading “1” of the length parameter L. N can also be determined by the equation 2 ^ (N-1) <= L <2 ^ N. That is, the upper limit boundary can be set to an arbitrary multiple of 2 ^ N. The address A of this buffer containing the W bits can be used to locate the upper and lower boundaries of this buffer. The upper bound of this buffer is specified by concatenating 1 to the left A high W-N bits and the right low N bits. Once the upper boundary is determined, the lower boundary is determined by subtracting L from the upper boundary. Therefore, the lower boundary is specified by concatenating the left A high W-N bits to the right (L \) low N bits. Here, L \ is the one's complement of L.
[0033]
For example: Consider a case where W = 16, L is 0000 0000 0010 1011 (16 bits in binary), and the current address A for this buffer is 0011 1001 0101 1110. In this case, N = 6, the implied upper limit boundary is 0011 1001 0111 1111 and the implied lower limit boundary is 00111001 0101 0100.
[0034]
For simplicity of explanation as described above, A, the upper W-N bits are excluded from the upper boundary and the lower boundary, I is represented to represent the lower N bits of A, and F is represented to represent the upper boundary. , And use (L \) to represent the lower bound. M is the offset between the current address I and the next target address. M is a signed number and is a positive or negative number.
[0035]
When M is a positive number, the following two states can be considered regarding the logic used by the toric address generator. (1) I + M> = F + 1 and (2) I + M <F + 1.
Case 1 where M is a positive number and I + M> = F + 1. The absolute address (I + M) exceeds the upper boundary (F, all 1s). The next address needs to be wrapped in the lower area of the buffer. The target (wrap) address I can be calculated by subtracting the buffer length from the absolute address. The equation is I + M- (L + 1), which is equal to I + M + (L \) in the two's complement system.
Case 2 where M is a positive number and I + M <F + 1. The absolute address (I + M) does not exceed the upper limit boundary F. Thus, the target address I is equal to I + M.
[0036]
In hardware implementation, state 1 (I + M> = F + 1) is indicated by a carryout generated from I + M, and state 2 (I + M> = L + 1) is indicated by no carryout generated from I + M.
When M is a negative number, the following three states are considered regarding the logic used by the toric address generator. (1) I + M <0, (2) I + M <(L \) 0, and (3) I + M> = (L \).
[0037]
Case 1 where M is a negative number and I + M <0. The absolute address (I + M) is negative and falls below the lower bound (L \) of the circular buffer. Therefore, it is necessary to wrap the next target address in the high-order area of the buffer. The next target (wrap) address I can be calculated by adding the buffer length to the absolute address. The formula is I + M + L + 1.
Case 2 where M is a negative number and I + M <(L \). The absolute address is again below the lower bound (L \) of the circular buffer. Therefore, the next target (wrap) address I is I + M + L + 1.
In state 3 where M is a negative number and I + M> = (L \). The absolute address (I + M) does not fall below the lower boundary (L \). Thus, the target address I is equal to I + M.
[0038]
For hardware implementation, state 1 where M is negative (I + M <0) can be indicated by no carry-out generated from I + M, state 2 where M is negative (I + M <(L \)) Can be indicated by the lack of carry-out generated from I + M + L + 1.
[0039]
Therefore, hardware implementation of the implicit upper limit address boundary circular buffer is logically performed as shown in FIG. The logic of FIG. 4 includes a first adder 301 and a second adder 302. The inputs to the first adder 301 have values I and M. Among them, the output of the first adder 301 called absolute address is supplied to the line 307 and is equal to I + M. A carry-out signal from the adder 301 is supplied to the line 306. The inputs to the second adder 302 include the output of the exclusive NOR gate 303 and the output from the first adder 301 to line 307. At the input to exclusive NOR gate 303 is a sign bit of length value L and address offset M. The second adder 302 receives M code bits as carry-in from the line 311. Among these, the output of the second adder 302 called a wrap address is supplied to the line 309. Multiplexer 313 receives as input the absolute address from line 307 and the wrap address from line 309 and provides the next target address to line 310. A control signal is provided from line 312 to multiplexer 313 indicating whether the calculated absolute address or wrap address is provided as an output. The signal on line 312 is supplied from the output of multiplexer 314, which operates in response to the M sign bit from line 311, where M sign bit is 1 (M is a negative number) and M The logic is selected for the case where the sign bit is 0 (M is a positive number).
[0040]
When the sign bit of M is 1, the output of the NAND gate 305 is supplied to the line 312 as a control signal. The input of NAND gate 305 includes a carry-out signal from first adder 301 to line 306 and a carry-out signal from second adder 302 to line 308. Therefore, when the sign bit of M is 1, the wrap address is selected if at least one carry-out signal of the first adder 301 and the second adder 302 is 0, and the first adder 301 and the second adder 301 If both of the carry-out signals of the adder 302 are 1, the absolute address is selected.
[0041]
When the sign bit of M is 0, the carry-out to the line 306 of the first adder 301 is supplied to the line 312 as a control signal. Therefore, if the sign bit of M is 0, the wrap address is selected if the carry-out signal on line 306 is 1. If the sign bit of M is 0, the absolute address is selected if the carry-out signal on line 306 is 0.
[0042]
FIG. 5 is a block diagram of one possible embodiment in which two adders 401, 402 are shared by a lower boundary scheme and an upper boundary scheme. This device has four inputs and one output.
Input is:
1. Buffer length L409, which is a program value (actual buffer length is L + 1).
2. Current access address A407, circular buffer boundaries are implicit in A and L.
3. An offset M408 between the current address 407 and the target address 414. M is a signed value. The absolute value of M is not greater than L.
4). Programmable control signal from line 431. This is used to select whether to use a buffer based on the implied lower bound or implied upper bound.
The output is:
1. Next target address 414. This is used as the current address 407 for the next address generation.
[0043]
The adder 401 performs addition of A407 and M408, generates a sum 412-absolute address, and generates a carry-out 419 from each bit weight. XNOR 403 is used to take the inverse of L409 when the sign bit 410 of M408 is equal to zero. When the sign bit 410 of M408 is equal to 1, the output 411 of XNOR403 is equal to L409. The adder 402 performs a carry-in addition equal to the absolute address 412, the output 411 of the XNOR 403, and the sign bit 410 of M408 at the least significant bit, and the carry-out 420 from the sum 413-wrap address and each bit weight. And generate The destination address 414 is selected from the absolute address 412 or the wrap address 413 by the multiplexer 404 using the control signal 418. The priority selector 421 selects the carry-out of the Nth bit from the carry-out 419 of the adder 401 as the output 415 by detecting the leading “1” of L409. The priority selector 422 selects the carry-out of the Nth bit as the output 416 from the carry-out 420 of the adder 402 according to L409. Wire 431 is used to select one of the two inputs of multiplexer 423, and if wire 431 is equal to 0, control signal 418 is that received from wire 425. This also means that this buffer is defined as a lower boundary criterion. Also, if wire 424 is selected, the buffer is based on the upper bound.
[0044]
If the wire 431 is 0, this buffer is based on the lower bound. If M is a positive number, wire 428 is selected as control signal 418 by multiplexer 426, wire 425, and multiplexer 423. If at least one of the carry-out 415 generated by the adder 401 and passed through the priority selector 421 or the carry-out 416 generated by the adder 402 and passed through the priority selector 422 is set, the sum 413 of the adder 402 is set. (Wrap address) is selected as the target address 414 by the multiplexer 404. The OR function is performed by OR gate 430. Wire 428 is the output of OR gate 430 and is also the input of multiplexer 426. If M is a negative number, wire 427 is selected as control signal 418 by multiplexer 426, wire 425, and multiplexer 423. When the carry-out 415 generated by the adder 401 and passed through the priority selector 421 is clear, the sum 413 (wrap address) of the adder 402 is selected as the target address 414. Inverter 429 is used to recognize the clear state of wire 415, and wire 427 is the output of inverter 429.
[0045]
If the wire 431 is set to 1, this buffer is the upper boundary criterion. If M is a positive number, wire 415 is selected as control signal 418 by multiplexer 406, wire 424, and multiplexer 423. When the carry-out 415 generated by the adder 401 and passed through the priority selector 421 is set, the sum 413 (wrap address) of the adder 402 is selected as the next target address 414 by the multiplexer 404, and so on. If not, the absolute address generated by the adder 401 is selected. If M is a negative number, wire 417 is selected as control signal 418 by multiplexer 406, wire 424, and multiplexer 423. If at least one of the carry-out 415 generated by the adder 401 and passed through the priority selector 421 or the carry-out 416 generated by the adder 402 and passed through the priority selector 422 is removed, the sum 413 of the adder 402 is obtained. (Wrap address) is selected by multiplexer 404 as the next target address 414, otherwise an absolute address is selected. The OR function is performed by NAND gate 405. Wire 417 is the output of NAND gate 405 and the input of multiplexer 406.
[0046]
In some embodiments of the present invention, an implicit upper boundary scheme is used alone, as shown in FIG.
In FIG. 6, the adder 501 executes A507 + M508 and generates an absolute address 512. If M508 is a positive number (M sign bit 510 equals 0), XNOR gate 503 takes the opposite of L509. If M508 is negative (the sign bit 510 of M is equal to 1), the output 511 of XNOR 503 is equal to L509. Adder 502 performs a carry-in addition equal to M sign bit 510 at the absolute address 512, the output 511 of XNOR 503, and the least significant bit. The output 513 of the adder 502 is a wrap address and is selected when the absolute address exceeds the buffer boundary. The target output 514 is selected from the absolute address 512 or the wrap address 513 by the multiplexer 504 using the control signal 518.
[0047]
If M is a positive number, signal 515 is selected by multiplexer 506 as control signal 518. The priority selector 521 selects the carry-out of the Nth bit from the carry-out 519 of the adder 501 as the output 515 by detecting “1” at the head of L509. The output 515 of the priority selector 521 represents the carry-out state of the Nth bit of the adder 501. “1” in the Nth carry-out from the adder 501 means that the absolute address (A + M) exceeds the upper limit boundary of the buffer, and the wrap address 513 is selected as the output 514. Otherwise, absolute address 512 is selected as output 514.
[0048]
If M is a negative number, signal 517 is selected by multiplexer 506 as control signal 518. In this case, carry-out signals of two Nth bits of 515 and 516 are used. Lines 515 and 516 are provided to NAND gate 505, which provides signal 517 as an output. A value of “0” in signal 515 indicates that there is no carry-out generated by A + M, which means that absolute address 512 is negative and falls below the lower boundary of the buffer. Therefore, the wrap address 513 is regarded as the next target address output 514. The priority selector 522 selects the carry-out of the Nth bit from the carry-out 520 of the adder 502 as the output 516 by detecting “1” at the head of L509. A value of “0” in signal 516 indicates that there is no carry-out generated by adder 502 which means A + M <(L \), and the absolute address is below the lower boundary of the buffer. In this case, the wrap address 513 is selected as the next target address output 514. If the two wrap states do not match, the absolute address 512 is selected as the next target address output 514.
[0049]
In summary, an address generator is provided that generates addresses for accessing circular buffers in a linear memory space. This buffer has a programmed length (L + 1) and the buffer base is defined with an implied lower bound or an implied upper bound. If an implicit lower boundary is used to define the circular buffer, the lower boundary is an address where all the low order N bits are all zeros. Here, N is a bit position having a leading 1 of L. If an implicit upper boundary is used to define the circular buffer, the lower boundary is an address where all the lower N bits are one. The absolute address is calculated by adding an offset M to the current address A. Here, M is a signed number, and the absolute value of M is smaller than L. If the absolute address exceeds the buffer boundary, it wraps to another side of the boundary by adding or subtracting the buffer length (L + 1). Thus, the next target address is always present in the buffer. Such address generators are used not only in digital signal processing applications, but also in other data processing applications.
[0050]
Although the present invention has been disclosed in detail above with reference to preferred embodiments and examples, it is to be understood that these examples are presented in an illustrative rather than restrictive sense. It is anticipated that changes and combinations within the spirit of the invention and the scope of the claims will readily occur to those skilled in the art.
[Brief description of the drawings]
FIG. 1 is a simplified block diagram of an integrated circuit processor with upper and lower circular address generators of the present invention.
2A shows an address range of an implicit lower limit address boundary circular buffer according to the prior art, FIG. 2B shows an address range of an implicit upper limit address boundary circular buffer according to an embodiment of the present invention, and FIG. ) Shows the address range of the upper and lower bound address boundary that is the embodiment of the present invention.
FIG. 3 is a simplified logic diagram of address calculation with prior art implicit lower bound address boundary circular addressing.
FIG. 4 is a simplified logic diagram of address calculation by implicit upper limit address boundary circular addressing according to an embodiment of the present invention.
FIG. 5 is a logical diagram of address calculation by combined implicit upper and lower limit address boundary circular addressing according to an embodiment of the present invention.
FIG. 6 is a logical diagram of address calculation by implicit upper limit address boundary circular addressing according to an embodiment of the present invention, and shows a priority selector block for selecting carry-out at position N.

Claims

An apparatus for generating an address of a memory circular address buffer,
An input for receiving a current address A, an address offset M, a buffer length value L and a control signal;
Logic configured to calculate a memory address for the location of the memory in response to the A, M, L and the control signal;
The control signal has an implicit lower limit address boundary X and a first circular buffer containing addresses from X to (X + L), or an implicit upper limit address boundary Y, from Y to (Y−L). Select the second circular buffer containing the address,
When the control signal selects the first circular buffer, the memory address corresponds to the sum of the current address A and the address offset M in the first circular buffer;
When the control signal selects the second circular buffer, the memory address corresponds to the sum of the current address A and the address offset M in the second circular buffer ;
The logic is
A first adder that produces a first output equal to the sum A + M with a carry-out signal;
Equal to the first wrap address sum (A + M) − (L + 1) when the sign of M is a positive number, or the second wrap address sum (A + M) + (L + 1) when the sign of M is a negative number A second adder that produces a second output equal to the output of the carry-out signal;
And a selection logic for selecting the first output or the second output in response to the carry-out signals from the first and second adders .

The apparatus of claim 1.
The L is a value having a leading 1 in a bit position N when expressed in binary, and the implicit lower limit address boundary X is calculated by replacing the lower N bits of the current address A with 0, An apparatus in which an implicit upper limit address boundary Y is calculated by replacing the low order N bits of the current address A with one.

The apparatus of claim 1.
The apparatus wherein the input includes a register storing the A, M and L.

The apparatus of claim 1.
The apparatus wherein the input includes a register storing the A, M, L and the control signal.

The apparatus of claim 2 .
The first adder is
Wherein the bit position N, and a first output is provided a carry-out signal,
The second adder is
Providing a second output to the bit position N with a carry-out signal ;
The selection logic is
In response to the control signal including the carry-out signal from said first and second adders, the first output or device comprising a benzalkonium select the second output.

The apparatus of claim 5 .
The selection logic is
The control signal is set for the first memory address, the address offset is a positive number, and the carry-out signal from the first adder is also the carry-out signal from the second adder. Is not 1, or
When the control signal is set for the first memory address, the address offset is negative, and the carry-out signal from the first adder is 1, or
When the control signal is set for the second memory address, the address offset is a positive number, and the carry-out signal from the first adder is zero, or
When the control signal is set for the second memory address, the address offset is negative, and the carry-out signal from both the first adder and the second adder is 1. In addition,
Selecting the output of the first adder;
The control signal is set for the first memory address, the address offset is a positive number, and the carry-out signal from at least one of the first adder or the second adder is 1 Or
When the control signal is set for the first memory address, the address offset is negative, and the carry-out signal from the first adder is zero, or
When the control signal is set for the second memory address, the address offset is a positive number, and the carry-out signal from the first adder is 1, or
The control signal is set for the second memory address, the address offset is negative, and the carry-out signal from at least one of the first adder or the second adder is zero. If there is
An apparatus configured to select an output of the second adder.

An integrated circuit,
A processor;
A register coupled to the processor for storing a current address A, an address offset M, and a buffer length value L;
An adder;
Memory,
A first circular buffer of the memory coupled to the processor and having an implicit lower address boundary X and containing addresses from X to (X + L), or having an implicit upper address boundary Y, from Y to (Y− An address generator for generating an address for a second circular buffer of the memory containing addresses up to L);
The address generator
According to the A, M and L, and in response to a control signal for selecting either the first circular buffer or the second circular buffer, a memory address for the memory location is calculated. ,
When the control signal selects the first circular buffer, the memory address corresponds to the sum of the current address A and the address offset M in the first circular buffer;
When the control signal selects the second circular buffer, the memory address corresponds to the sum of the current address A and the address offset M in the previous second circular buffer ;
The address generator
A first adder that produces a first output equal to the sum A + M with a carry-out signal;
Equal to the first wrap address sum (A + M) − (L + 1) when the sign of M is a positive number, or the second wrap address sum (A + M) + (L + 1) when the sign of M is a negative number A second adder that produces a second output equal to the output of the carry-out signal;
An integrated circuit comprising: selection logic for selecting the first output or the second output in response to the carry-out signals from the first and second adders ;

The integrated circuit of claim 7 , wherein
The L is a value having a leading 1 in a bit position N when expressed in binary, and the implicit lower limit address boundary X is calculated by replacing the lower N bits of the current address A with 0, An integrated circuit, wherein an implied upper address boundary Y is calculated by replacing the low order N bits of the current address A with 1.

The integrated circuit of claim 7 , wherein
An integrated circuit, wherein the processor includes a decoder, and stores the values A, M, and L in the register according to an instruction.

The integrated circuit of claim 7 , wherein
An integrated circuit, wherein the value M and the control signal are stored in a single register of the register.

The integrated circuit of claim 8 , wherein
The first adder is
In the bit position N , the first output is provided with a carry-out signal ,
The second adder is
A second output is provided at the bit position N with a carry-out signal ,
The selection logic is
In response to said first and said control signal including the carry-out signal from the second adder, the first output or the integrated circuit, wherein the benzalkonium select the second output.

The integrated circuit of claim 11 , wherein
The selection logic is
The control signal is set for the first memory address, the address offset is a positive number, neither the carry-out signal from the first adder nor the carry-out from the second adder. If not 1, or
When the control signal is set for the first memory address, the address offset is negative, and the carry-out signal from the first adder is 1, or
When the control signal is set for the second memory address, the address offset is a positive number, and the carry-out signal from the first adder is zero, or
When the control signal is set for the second memory address, the address offset is negative, and the carry-out signal from both the first adder and the second adder is 1. In addition,
Selecting the output of the first adder;
The control signal is set for the first memory address, the address offset is a positive number, and the carry-out signal from at least one of the first adder or the second adder is 1 Or
When the control signal is set for the first memory address, the address offset is negative, and the carry-out signal from the first adder is zero, or
When the control signal is set for the second memory address, the address offset is a positive number, and the carry-out signal from the first adder is 1, or
The control signal is set for the second memory address, the address offset is negative, and the carry-out signal from at least one of the first adder or the second adder is zero. If there is
An integrated circuit configured to select an output of the second adder.