JP4137623B2

JP4137623B2 - General-purpose PRN code generation circuit and general-purpose positioning receiver

Info

Publication number: JP4137623B2
Application number: JP2002366817A
Authority: JP
Inventors: 勉岡田
Original assignee: Furuno Electric Co Ltd
Current assignee: Furuno Electric Co Ltd
Priority date: 2002-12-18
Filing date: 2002-12-18
Publication date: 2008-08-20
Anticipated expiration: 2022-12-18
Also published as: JP2004201005A

Description

【０００１】
【発明の属する技術分野】
この発明は複数種のＰＲＮ（Pseudo Random Noise ）符号を発生する汎用ＰＲＮ符号発生回路およびそれを備えた汎用測位用受信機に関するものである。
【０００２】
【従来の技術】
近年、車載用や船舶用のナビゲーション装置として、ＧＰＳ衛星からの電波を受信して受信点の測位を行うＧＰＳ（Global Positioning System ）受信機が急速に普及している。また、このＧＰＳ受信機の応用分野も腕時計、携帯電話から地殻変動の精密測量に到るまで広がってきている。しかしながら、このように応用分野が広がるにつれて、ＧＰＳ単独では測位精度、測位率（測位可能な時間の割合）、信頼性などに対する要求性能を満たすことが困難な用途が現れている。そこで、ＧＰＳを含む複数の衛星航法システムを併用するＧＮＳＳ（Global Navigation Satellite System）という概念がＩＣＡＯ（International Civil Aviation Organization ）により提唱されている。
【０００３】
米国が運用しているＧＰＳ以外の衛星航法システムとして、ロシア共和国が運用しているＧＬＯＮＡＳＳ（Global Orbiting Navigation Satellite System ）がある。また、米国はＧＰＳ近代化政策の一環として新たな民生用信号であるＬ２ＣおよびＬ５信号の追加を計画しており、Ｌ２帯信号に対応した衛星が２００３年度から、Ｌ５帯信号に対応した衛星が２００５年度から打ち上げられる予定である。さらに、ＧＰＳを航空機の航法システムとして利用するために、ＧＰＳ衛星の運用状況や測位精度補正情報を静止衛星から送信するＳＢＡＳ（Satellite-based Augmentation System ）が米国、欧州により整備されようとしている。また日本でも同様のシステムとしてＭＴ−ＳＡＴ（Multi-functional Transport Satellite）を用いたＭＳＡＳ（MTSAT Satellite-based Augmentation System ）が整備されつつある。その他にも，計画中の衛星航法システムとして、欧州連合の純民生用システムＧＡＬＩＬＥＯ、日本の準天頂衛星システムがある。
【０００４】
従来のＧＮＳＳ受信機としては、ＧＰＳ／ＧＬＯＮＡＳＳ、ＧＰＳ／ＳＢＡＳまたはＧＰＳ／ＧＬＯＮＡＳＳ／ＳＢＡＳに対応した受信機が発表されている。
【０００５】
ここで、従来のＧＮＳＳ受信機の構成例を図１２に示す。図１２において１ａはＧＰＳ／ＳＢＡＳ用アンテナである。ＧＰＳ／ＳＢＡＳアナログ回路２は、このアンテナ１ａで受けた信号のダウンコンバートおよびＡ／Ｄ変換を行う。１ｂはＧＬＯＮＡＳＳ用アンテナである。ＧＬＯＮＡＳＳアナログ回路３は、アンテナ１ｂで受けた信号に対してダウンコンバートおよびＡ／Ｄ変換を行う。ＧＰＳ／ＳＢＡＳ信号処理回路４ａはＧＰＳ／ＳＢＡＳの受信信号に対して受信処理を行う。ＧＬＯＮＡＳＳ信号処理回路４ｂはＧＬＯＮＡＳＳアナログ回路３から出力された信号を入力してＧＬＯＮＡＳＳ信号の受信を行う。
【０００６】
５はマイクロプロセッサであり、ＧＰＳ／ＳＢＡＳ信号処理プログラムの実行によってＧＰＳ／ＳＢＡＳ信号処理回路４ａの制御およびＧＰＳ／ＳＢＡＳ信号の受信処理を行う。またＧＬＯＮＡＳＳ信号処理プログラムの実行によってＧＬＯＮＡＳＳ信号処理回路４ｂの制御およびＧＬＯＮＡＳＳ信号の受信処理を行う。また、測位演算プログラムの実行によって、これらの衛星航法システムで用いる衛星からの信号に基づいて受信点の測位演算を行う。また出力処理プログラムの実行によって、その測位結果を外部へ出力する。
【０００７】
図１３は図１２におけるＧＰＳ／ＳＢＡＳ信号処理回路４ａの構成を示している。ここでキャリア除去回路４１はＧＰＳ／ＳＢＡＳアナログ回路２から出力されたＩＦ（Intermediate Frequency）信号に含まれるキャリア成分の除去を行う。キャリアＮＣＯ（Numerically Controlled Oscillator ）４４はキャリア除去回路４１に対して所定の周波数信号を与える。ＰＲＮ符号発生器４５は所定のＰＲＮ符号を発生する。コードＮＣＯ４６はＰＲＮ符号発生器４５に対して所定周期のクロック信号を与える。掛算器４２はキャリア除去された信号とＰＲＮ符号発生器４５で発生されたＰＲＮ符号との積を計算し、積算器４３は所定周期で掛算結果の値を積算する。
【０００８】
図１４は図１３に示したＰＲＮ符号発生器４５の構成を示している。但し、ここでは複数段のフリップフロップのうち、所定段数分をまとめて四角いブロックで示している。そのブロック内の数字はフリップフロップの段数を表している。ＰＲＮ符号発生器４５が発生するＣ／Ａ符号は、１０ビットのシフトレジスタを２つ組み合わせて生成し、符号長１０２３チップ、符号クロック１．０２３ＭＨｚ、周期１ｍｓのＰＲＮ符号である。一般に、同じ符号長の２つの最長系列符号から生成される符号はゴールド符号と呼ばれる。この２つのシフトレジスタに代入する初期値を変えることによって、ＧＰＳで定義される３６種類のＣ／Ａ符号およびＳＢＡＳで定義される１９種類のＣ／Ａ符号が生成される。
【０００９】
【発明が解決しようとする課題】
ところが、図１２に示したような従来のＧＮＳＳ受信機においては、各衛星航法システム毎に特化した信号処理回路を用いるので、それぞれの信号処理回路の規模は小さいものの、衛星数の増減などの環境の変化に対応できないため柔軟性に欠けると言う問題があった。すなわち、この受信機の設計時に対象とする衛星航法システム用の信号処理回路を幾つ持つかによって、処理可能な衛星航法システム毎の衛星数が固定されてしまう。たとえばＧＰＳ／ＳＢＡＳ信号処理回路４ａ、ＧＬＯＮＡＳＳ信号処理回路４ｂのそれぞれのチャンネル数は同時に受信可能な衛星数に合わせて設けられるが、例えばＧＬＯＮＡＳＳ信号処理回路４ｂをＧＰＳ／ＳＢＡＳ信号の受信のために用いることはできず、逆にＧＰＳ／ＳＢＡＳ信号処理回路４ａをＧＬＯＮＡＳＳ信号の受信のために用いることはできない。
【００１０】
この発明の目的は、複数の衛星航法システムで用いられる複数種のＰＲＮ符号を発生することのできる汎用ＰＲＮ符号発生回路を提供することにある。
また、この発明の他の目的は、この汎用ＰＲＮ符号発生回路を用いて、複数種の測位システムを利用して受信点の測位を行える汎用測位用受信機を提供することにある。
【００１１】
【課題を解決するための手段】
この発明の汎用ＰＲＮ符号発生回路は、各段間に排他的論理和回路の出力と一方の入力およびスイッチを直列に挿入したシフトレジスタと、前記排他的論理和回路の他方の入力と初段の入力との間にスイッチを挿入した選択的帰還回路を備えたＰＲＮ符号発生器において、
前記シフトレジスタとして第１・第２の２組のシフトレジスタを備えるとともに、第１のシフトレジスタの終段出力を第２のシフトレジスタの初段へ選択的に入力する第１のスイッチと、第１または第２のシフトレジスタの終段出力を選択して第１のシフトレジスタの初段へ入力する第２のスイッチと、第１・第２のシフトレジスタの終段出力の排他的論理和出力または第２のシフトレジスタの終段出力を選択する第３のスイッチとを設けたことを特徴としている。
【００１２】
このようにシフトレジスタの各段間に挿入した排他的論理和回路へ初段の入力を帰還（フィードバック）させることによって、モジュラ型（ガロア型）による最長系列符号（以下、「Ｍ系列符号」という。）発生回路として作用する。したがって、帰還する位置を定めることによって、およびどの段を初段として用いるかを定めることによって、任意のＭ系列符号が生成できる。ここで、シフトレジスタのビット数をｎとすると、ｎビット以下のシフトレジスタによる任意のＭ系列符号が生成できる。
また、２つのＭ系列ＰＲＮ符号発生器を組み合わせてゴールド符号が生成でき、２つのシフトレジスタを直列に連結することによってビット長の長いシフトレジスタによるＭ系列符号が生成できるようになる。
【００１３】
また、この発明の汎用ＰＲＮ符号発生回路は、それぞれ所定ビット数の第１・第２のシフトレジスタと、第１・第２のシフトレジスタの各段の出力のうち所定段の出力を選択するとともに、選択した所定段の出力の排他的論理和を第１または第２のシフトレジスタの初段へ帰還する選択帰還制御回路と、第１・第２のシフトレジスタの各段の出力のうち所定段の出力、または第１・第２のシフトレジスタの各段の出力のうちそれぞれ所定段の出力の排他的論理和を外部へ出力する出力制御回路とを備えたことを特徴としている。
【００１４】
このようにシフトレジスタの各段の出力のうち所定段の出力の排他的論理和を初段へ帰還させることによって、単純型（フィボナッチ型）によるＭ系列符号発生回路として作用し、出力を取り出す位置を定めることによって、およびどの段を終段として用いるかを定めることによって、任意のＭ系列符号が生成できる。
【００１５】
また２つの任意のＭ系列符号の排他的論理和を任意のゴールド符号として発生させることができる。
【００１６】
また、この発明の汎用ＰＲＮ符号発生回路は、前記第１・第２のシフトレジスタの各段の出力が設定値になったとき、または以前の設定時刻から所定クロック数だけ経過したとき、第１・第２のシフトレジスタをそれぞれ初期化する回路と、第１または第２のシフトレジスタの各段の出力が設定値になったとき、または以前の設定時刻から所定クロック数だけ経過したとき、該第１または第２のシフトレジスタを初期化する回路とを備えたことを特徴としている。これにより、Ｍ系列符号やゴールド符号の一部を用いたＰＲＮ符号や２つのシフトレジスタで周期の異なるＭ系列符号を組み合わせてなるＰＲＮ符号が生成できるようになる。
【００１７】
また、この発明の汎用測位用受信機は、測位用衛星から送信されるＰＲＮ符号で変調された電波を受信点で受信し、受信点の測位を行う複数の測位システムで用いる測位用受信機であって、上記構成の汎用ＰＲＮ符号発生回路と、入力信号のＰＲＮ符号位相の検出用回路と、ＰＲＮ符号位相・周波数を制御する回路とを備えた汎用信号処理回路と、受信すべき測位信号に応じて前記汎用信号処理回路のＰＲＮ符号周波数・位相をそれぞれ制御するとともに、該ＰＲＮ符号位相を検出し、前記ＰＲＮ符号位相を捕捉追尾制御して測位用データを求め、該測位用データに基づいて測位演算を行う信号処理プログラム実行手段とを備えたことを特徴としている。
【００１８】
このように汎用ＰＲＮ符号発生回路を用いて、複数種の測位システムで用いられるＰＲＮ符号に対応させたことにより、汎用信号処理回路および信号処理プログラム実行手段をそれぞれ汎用化でき、随時必要な測位システムで用いられる測位用衛星からの信号を受信できるようになる。
【００１９】
なお、この発明は「航法」用途に限らないので、一般に「衛星航法システム」と呼ばれているシステムをここでは「測位システム」と言う。
【００２０】
【発明の実施の形態】
この発明の実施形態に係る汎用ＰＲＮ符号発生回路およびそれを備えた汎用測位用受信機の構成について各図を参照して順に説明する。
図１は汎用測位用受信機のブロック図である。ここで、１０はＧＰＳ／ＳＢＡＳ／ＧＬＯＮＡＳＳ用アンテナである。アナログ回路２０，３０は、アンテナ１０で受けた信号に対してダウンコンバートおよびＡ／Ｄ変換を行うが、受信すべき衛星に応じて回路状態を切り替える。ここでは、ＧＰＳ／ＳＢＡＳ用の信号を受信するための状態、またはＧＬＯＮＡＳＳ用の信号を受信するための状態のいずれかに切り替える。汎用信号処理回路４０はアナログ回路２０，３０からの出力信号をチャンネル毎に選択的に入力して受信のための信号処理を行う。マイクロプロセッサ５０は、ＧＰＳ／ＳＢＡＳ／ＧＬＯＮＡＳＳ信号処理プログラムの実行によって汎用信号処理回路４０の各チャンネルに対して受信すべき衛星に応じた制御を行って受信処理を行う。また、測位演算プログラムの実行によって、これらの衛星航法システムで用いる衛星からの信号に基づいて受信点の測位演算を行う。また出力処理プログラムの実行によって、その測位結果を外部へ出力する。
【００２１】
図２は図１におけるアナログ回路２０，３０と信号処理回路４０の構成をより具体的に示したブロック図である。図２において２１は入力信号を所定周波数のＩＦ信号に周波数変換するダウンコンバータ、２２はそれをディジタルデータ信号列に変換するＡ／Ｄコンバータである。ここでは、たとえば２１，２２をＧＰＳ／ＳＢＡＳ用に設定し、３１，３２をＧＬＯＮＡＳＳ用に設定する。基準発振器１１は基準となる安定した周波数信号を発生し、周波数シンセサイザ１２はそれを所定分周比で分周してまたは所定逓倍比で逓倍してダウンコンバータ２１，３１、Ａ／Ｄコンバータ２２，３２、および汎用信号処理回路４０に与える。
【００２２】
汎用信号処理回路４０において、入力選択回路４７はダウンコンバータとＡ／Ｄコンバータを含む複数のアナログ回路のうち、所定のアナログ回路から出力されるＩＦ信号を選択する。４５′は少なくともＧＰＳＣ／Ａ符号、ＧＬＯＮＡＳＳＰ符号、ＧＬＯＮＡＳＳＣ／Ａ符号、Ｌ２ＣＭ符号、Ｌ２ＣＬ符号、Ｉ５符号、Ｑ５符号を発生する汎用ＰＲＮ符号発生回路である。キャリア除去回路４１、掛算器４２、積算器４３、キャリアＮＣＯ４４およびコードＮＣＯ４６部分については従来の信号処理回路の場合と同様である。このような汎用信号処理回路４０をチャンネル１からチャンネルＮまでＮチャンネル分備えている。
【００２３】
マイクロプロセッサ５０は汎用信号処理回路４０の所定チャンネルの入力選択回路４７、キャリアＮＣＯ４４、汎用ＰＲＮ符号発生回路４５′およびコードＮＣＯ４６に対して制御データの設定を行い、積算器４３の積算値を読み取る。これによりＧＰＳ衛星、ＳＢＡＳ衛星、ＧＬＯＮＡＳＳ衛星の各衛星からの信号を選択的に受信する。
【００２４】
なお、マイクロプロセッサ５０からの制御によって周波数シンセサイザ１２から出力される信号の周波数を制御可能にしておけば、ダウンコンバータ２１，３１およびＡ／Ｄコンバータ２２，３２をそれぞれ汎用の回路として設けておけばよい。すなわち、マイクロプロセッサ５０が周波数シンセサイザ１２を制御し、ダウンコンバータ２１，３１とＡ／Ｄコンバータ２２，３２によるアナログ回路を利用する測位システムに合わせる。例えばこの例ではダウンコンバータ２１およびＡ／Ｄコンバータ２２をＧＰＳ／ＳＢＡＳ用のアナログ回路として作用させ、ダウンコンバータ３１およびＡ／Ｄコンバータ３２をＧＬＯＮＡＳＳ用のアナログ回路として作用させる。
【００２５】
さて、次に図２に示した汎用ＰＲＮ符号発生回路４５′の構成について以降に説明する。
シフトレジスタを用いたＰＲＮ符号発生回路において、シフトレジスタの帰還形式には単純型（フィボナッチ型）とモジュラ型（ガロア型）の２種類がある。単純型は、シフトレジスタ各段の出力から帰還する値を計算し、その値をシフトレジスタの初段に入力する形式である。モジュラ型は、帰還する値をシフトレジスタの最終段の出力と前段の出力とからシフトレジスタ各段ごとに計算し、その値を入力する形式である。単純型とモジュラ型とは互いに可換であり、例えば図１４に示したＧＰＳ／ＳＡＢＡＣ／Ａ符号を発生する従来の単純型のＰＲＮ符号発生回路をモジュラ型に変換すると、図５に示すようになる。但し図１４と同様に、複数段のフリップフロップのうち、所定段数分をまとめて四角いブロックで示している。そのブロック内の数字はフリップフロップの段数を表している。このことは以降の各図においても同様である。また図６の（Ａ）はＧＬＯＮＡＳＳＰ符号、（Ｂ）はＧＬＯＮＡＳＳＣ／Ａ符号を発生するＰＲＮ符号発生回路であるが、これをモジュラ型に変換すると同図の（Ｃ），（Ｄ）のようになる。また図８の（Ａ）はＧＰＳＩ５／Ｑ５符号を発生するＰＲＮ符号発生回路であるが、これをモジュラ型に変換すると同図の（Ｂ）のようになる。
なお、図７はモジュラ型で表したＧＰＳＬ２ＣＭ／Ｌ２ＣＬ符号を発生するＰＲＮ符号発生回路を示している。
【００２６】
この発明はモジュラ型で汎用ＰＲＮ符号発生回路を構成する。
図３は汎用ＰＲＮ符号発生回路の回路図である。ここでＳＲ１，ＳＲ２はそれぞれシフトレジスタであり、ＳＲ１はフリップフロップＦＦ１〜ＦＦ１４を備え、ＳＲ２はフリップフロップＦＦ１〜ＦＦ１３を備えている。これらの各段間には排他的論理和回路ＥｘＯＲの一方の入力と出力およびスイッチＳＷｓを直列に挿入している。また、シフトレジスタの各排他的論理和回路の他方の入力とシフトレジスタの初段の入力との間にスイッチＳＷｆをそれぞれ設けている。
【００２７】
図４はシフトレジスタの各段間の構成を論理回路として表した図である。シフトレジスタの各段はＤ型フリップフロップであり、このように図３に示したスイッチＳＷｓ，ＳＷｆはそれぞれＡＮＤゲートＡＮＤｓ，ＡＮＤｆで構成し、それらの出力を排他的論理和回路ＥｘＯＲに入力する。このＥｘＯＲの出力は次段のフリップフロップの入力に与える。ＡＮＤｓの一方の入力には前段のフリップフロップの出力を与え、他方の入力にスイッチＳＷｓ制御信号を与える。またＡＮＤｆの一方の入力にスイッチＳＷｆ制御信号を与え、他方の入力に初段の入力へ帰還する信号を与える。
【００２８】
図３においてスイッチＳＷ２は、図に示したように上側に接続している状態でシフトレジスタＳＲ１の終段ＦＦ１４の出力が初段ＦＦ１の入力に戻る。この時スイッチＳＷｓをすべてオン状態（導通状態）にすれば、ＳＲ１は１４段（１４ビット）のシフトレジスタとして作用する。そして、任意の段の排他的論理和回路ＥｘＯＲに対するスイッチＳＷｆのオン／オフ状態を定めることによって、１４ビットのシフトレジスタによる任意のＭ系列符号を発生させることができる。また、この例で１４段のシフトレジスタのうち左側から順にスイッチＳＷｓをオフしていき、これとともにそのオフしたスイッチＳＷｓのうち最も右側のスイッチＳＷｓにつながっている排他的論理和回路ＥｘＯＲのもう一方の入力側のスイッチＳＷｆをオンすることによって、その排他的論理和回路ＥｘＯＲの右側の段が初段として作用する。例えば、ＳＷｓ１をオフし、残るスイッチ（図では現れていないが、連番を付したとしてＳＷｓ２〜ＳＷｓ１３に相当するスイッチ）をオン状態とし、ＳＷｆ１をオンすると、ＦＦ２が初段のフリップフロップとして作用する。このとき、ＦＦ２〜ＦＦ１４で１３ビットのシフトレジスタとして作用することになる。
【００２９】
このように、右詰めで必要な段数のフリップフロップを用い、最も右側の段を常に終段とし、１４ビット以下の任意のビット数のシフトレジスタによるＭ系列符号を発生させることができる。
【００３０】
シフトレジスタＳＲ２の構成も基本的に第１のシフトレジスタＳＲ１と同様である。但し、この例ではフリップフロップの段数が１３段であり、左端のフリップフロップＦＦ１の入力に排他的論理和回路ＥｘＯＲおよびスイッチＳＷ４，ＳＷ１を設けている。スイッチＳＷｓ１〜ＳＷｓ１２をオンするとともにスイッチＳＷ１をオフし、スイッチＳＷ４をオンすれば１３ビットのシフトレジスタとして作用し、それにより１３ビットのシフトレジスタによるＭ系列符号が発生する。そして、ＳＷｆ１〜ＳＷｆ１３の状態によって任意のＭ系列符号を発生させることができる。
【００３１】
そこで、スイッチＳＷ３をオフ状態とすれば、シフトレジスタＳＲ２によるＭ系列符号をＰＲＮ符号として出力できる。またスイッチＳＷ３をオンすれば、シフトレジスタＳＲ１によるＭ系列符号と、シフトレジスタＳＲ２によるＭ系列符号との排他的論理和出力をＰＲＮ符号として出力できる。ここでＳＲ１とＳＲ２の用いるビット数ｎを等しくすれば、ゴールド符号をＰＲＮ符号として出力できる。
【００３２】
また、スイッチＳＷ２を図における下側に導通させ、スイッチＳＷ１をオンすれば、シフトレジスタＳＲ１の終段の出力がＳＲ２の初段に入力される。そしてＳＲ２の終段の出力がＳＲ１の初段に帰還される。この状態で１４＋１３＝２７ビットのシフトレジスタとして作用する。そこで、ＳＷ３をオフすれば２７ビットのシフトレジスタによるＭ系列符号をＰＲＮ符号として発生させることができる。また、ＳＲ１のＳＷｓ１〜ＳＷｓ１３およびＳＲ２のＳＷ１，ＳＷｓ１〜ＳＷｓ１２を順にオフしていき、オフしたスイッチＳＷｓにつながっている排他的論理和回路ＥｘＯＲのもう一方の入力側のスイッチＳＷｆをオンすることによって、２７ビット以下の任意のビット数のシフトレジスタによるＭ系列符号を発生させることができる。
【００３３】
図３において６１はシフトレジスタＳＲ１に対するデコード／リセット回路、６２はＳＲ１，ＳＲ２に対するデコード／リセット回路である。６１はシフトレジスタＳＲ１の内容が設定値に達したとき、または以前の設定時刻から所定クロック数だけ経過したとき、ＳＲ１の内容を次のクロックで初期値に設定する。また、６２はシフトレジスタＳＲ１，ＳＲ２の内容が所定値に達したとき、または以前の設定時刻から所定クロック数だけ経過したとき、ＳＲ１，ＳＲ２の内容を初期値に設定する。これにより、Ｍ系列符号やゴールド符号の一部をＰＲＮ符号として発生させることができる。
【００３４】
次に、図３に示した汎用ＰＲＮ符号発生回路を用いて各種ＰＲＮ符号を発生させるための設定について説明する。
まず、この実施形態では、次のＰＲＮ符号を発生させるものとする。
【００３５】

この６つのＰＲＮ符号を発生させるためには、これらの符号のうちビット数が最も大きな２７ビットであるＧＰＳＬ２ＣＭおよびＧＰＳＬ２ＣＬに合わせて、最低２７ビットのシフトレジスタが必要である。そこで、図３に既に示したように、２つのシフトレジスタＳＲ１を１４ビット、ＳＲ２を１３ビットとし、合わせて２７ビットとする。
【００３６】
図３に示した汎用ＰＲＮ符号発生回路を用いて、上記６種類のＰＲＮ符号を選択的に発生させるための設定内容を図９に示す。但し、図の煩雑化を避けるため、各帰還経路とデコード／リセット回路を省略している。図９においてドットパターンで塗り潰した範囲が実際にシフトレジスタとして作用させる部分である。シフトレジスタ内の数字はフリップフロップの段番号を表している。このように、発生すべきＰＲＮ符号に必要なシフトレジスタのビット数が、実装したシフトレジスタＳＲ１，ＳＲ２のビット数に満たない場合は、前述したとおりシフトレジスタＳＲ１，ＳＲ２を右詰めで用いる。これにより帰還やＰＲＮ符号出力に用いる出力部が統一できるので、例えばシフトレジスタの各段の出力を選択して帰還させたり出力させたりする選択回路が不要となる。その結果、全体の回路規模が大幅に縮小化できる。
【００３７】
なお、図６の（Ｂ）に示したように、ＧＬＯＮＡＳＳＣ／Ａ符号はシフトレジスタの最終段から出力されていない。しかしながら、この例では最終段の出力は位相が２チップ分ずれているだけであるため、初期値を２チップ分ずれた位置からスタートさせれば正しい位相のＧＬＯＮＡＳＳＣ／Ａ符号を発生させることができる。
【００３８】
この発明の汎用ＰＲＮ符号発生回路の第１の特徴はシフトレジスタの帰還形式をモジュラ型に統一したことである。単純型と比較すると、信号伝搬路上に２つ以上の排他的論理和回路が従属接続されていないので、信号伝搬遅延による動作周波数の制限を受けない。その結果、モジュラ型は高速動作が可能であり、回路規模も小さくできる。
【００３９】
第２の特徴は、図３に示した各スイッチでシフトレジスタに対する帰還およびレジスタの出力を適切に選択することにより、シフトレジスタの全ビット数に応じた任意のＭ系列符号と、その半分のビット数のシフトレジスタを２つ用いて任意のゴールド符号が生成できることである。すなわち、多種のＰＲＮ符号への対応が、シフトレジスタを共用して実現可能となるため、各信号処理回路に汎用のＰＲＮ符号発生回路をもたせるにも関わらず、信号処理チャンネルの回路規模が削減できる。
【００４０】
第３の特徴は、一方のシフトレジスタに対するリセットと両方のシフトレジスタに対するリセットを独立に行えることである。これにより、Ｍ系列符号やゴールド符号だけでなく、符号長の長い系列の一部を用いるＰＲＮ符号や、２つのシフトレジスタの周期が異なるＰＲＮ符号をも発生させることができる。
【００４１】
また、ＧＡＬＩＬＥＯや準天頂衛星システムなどの新たな衛星航法システムで採用されるＰＲＮ符号が、汎用ＰＲＮ符号発生回路で生成可能であれば、改めてＰＲＮ符号発生回路を設計する必要が無くなり、新システムへの迅速な対応が可能となる。
【００４２】
次に、他の実施形態に係る汎用ＰＲＮ符号発生回路の構成を図１０・図１１を参照して説明する。
図１０は汎用ＰＲＮ符号発生回路のブロック図である。ここでＳＲ１，ＳＲ２はそれぞれ例えば１４ビットのシフトレジスタである。ＳＲ１の各段の出力は選択帰還制御回路６４，６５および出力制御回路６６へ入力している。同様に、ＳＲ２の各段の出力も選択帰還制御回路６４，６５および出力制御回路６６へ入力している。選択帰還制御回路６４，６５の出力はそれぞれＳＲ１，ＳＲ２の初段へ帰還させている。出力制御回路６６は、ＳＲ１の所定段の出力とＳＲ２の所定段の出力の排他的論理和、ＳＲ１の所定段の出力、ＳＲ２の所定段の出力のいずれかをＰＲＮ符号として出力する。デコード／リセット回路６１はシフトレジスタＳＲ１の内容が設定値に達したとき、または以前の設定時刻から所定クロック数だけ経過したとき、ＳＲ１の内容を次のクロックで初期値に設定する。また、デコード／リセット回路６２はシフトレジスタＳＲ１，ＳＲ２の内容が所定値に達したとき、または以前の設定時刻から所定クロック数だけ経過したとき、ＳＲ１，ＳＲ２の内容を初期値に設定する。さらに、デコード／リセット回路６３は、シフトレジスタＳＲ２の内容が設定値に達したとき、または以前の設定時刻から所定クロック数だけ経過したとき、ＳＲ２の内容を次のクロックで初期値に設定する。
【００４３】
図１１は、図１０に示したシフトレジスタＳＲ１と選択帰還制御回路６４の具体的構成例を示す回路図である。ここで、シフトレジスタＳＲ１の各段はＤ型フリップフロップで構成している。選択帰還制御回路６４はＡＮＤ−ＥｘＯＲ回路７３と設定回路７２とから構成している。シフトレジスタＳＲ１およびＳＲ２の各段の出力はＡＮＤ−ＥｘＯＲ回路７３の各ＡＮＤゲートの一方の入力にそれぞれ入力している。また、各ＡＮＤゲートの他方の入力には設定回路７２からの制御信号を与えている。これらのＡＮＤゲートの出力はＥｘＯＲゲートへ入力している。この回路によって、シフトレジスタＳＲ１およびＳＲ２の所定段の出力信号の多入力排他的論理和の結果をＳＲ１の初段へ帰還させる。したがって、設定回路７２から出力する制御信号に応じてシフトレジスタの出力段を選択して、その和の値を初段へ帰還させる単純型のＭ系列符号発生回路として作用する。
【００４４】
また図１１において、段間回路７４はシフトレジスタＳＲ１の各段を構成するＤ型フリップフロップの間に設けている。同図の（Ｂ）はその段間回路７４の構成を示している。このようにＡＮＤゲートの一方の入力にはＳＲ１の初段のフリップフロップへ帰還する信号と設定回路７１からの制御信号を与え、その出力を排他的論理和回路ＥｘＯＲに入力する。ＥｘＯＲの他方の入力には前段からの出力を与え、このＥｘＯＲの出力を次段へ送る。
【００４５】
設定回路７１から段間回路７４のＡＮＤゲートへ与えられる制御信号が１のとき、ＳＲ１の初段のフリップフロップへの帰還信号と前段のフリップフロップの出力との和（排他的論理和）が次段のフリップフロップへ入力されることになる。したがって、この設定回路７１と段間回路７４を備えたことによってモジュラ型のＭ系列符号発生回路として作用する。
【００４６】
なお、モジュラ型のＭ系列符号発生回路として作用させる場合には、終段として用いるフリップフロップの出力がそのまま初段へ帰還されるように、設定回路７２から出力する制御信号を定める。また、単純型のＭ系列符号発生回路として作用させる場合には、設定回路７１からすべて０を出力して、段間回路７４が前段フリップフロップの出力を次段のフリップフロップへ単に与えるようにする。
【００４７】
図１０のもう一方のシフトレジスタＳＲ２および選択帰還制御回路６５の構成も図１１に示したものと同様である。
【００４８】
選択帰還制御回路６４は帰還信号をシフトレジスタＳＲ１の各段およびシフトレジスタＳＲ２の各段から選択的に帰還でき、また、選択帰還制御回路６５も帰還信号をＳＲ１の各段およびＳＲ２の各段から選択的に帰還できるので、２つのシフトレジスタＳＲ１、ＳＲ２を連結して１本のシフトレジスタとして用いることもできる。例えばＳＲ１の終段出力をＳＲ２の初段へ送り、ＳＲ１またはＳＲ２の所定段からの出力を取り出すようにすれば、この場合、２８ビット以下の任意のビット数のシフトレジスタを用いたＭ系列符号を発生させることができる。また、出力制御回路６６が２つのシフトレジスタＳＲ１，ＳＲ２の出力の排他的論理和を出力することによって、ゴールド符号を発生させることができる。さらに、この例では、ＳＲ１，ＳＲ２のいずれか一方または両方が設定値になったとき、または以前の設定時刻から所定クロック数だけ経過したとき、ＳＲ１またはＳＲ２を初期化するデコード／リセット回路を設けたので、Ｍ系列符号やゴールド符号だけでなく、符号長の長い系列の一部を用いるＰＲＮ符号や、２つのシフトレジスタの周期が異なるＰＲＮ符号をも発生させることができる。
【００４９】
なお、実施形態で示した各測位システムで用いられる信号は、一般的には衛星から送信されるが、この発明の汎用測位用受信機は衛星から送信される電波を利用するものに限らない。地上や地下空間内で送信される同様フォーマットの電波を受信して測位を行う測位形態にも同様に適用できる。
【００５０】
【発明の効果】
この発明によれば、各段間に排他的論理和回路の出力と一方の入力およびスイッチを直列に挿入したシフトレジスタと、前記排他的論理和回路の他方の入力と初段の入力との間にスイッチを挿入した選択的帰還回路とを備えてモジュラ型（ガロア型）によるＭ系列符号発生回路を構成したので、帰還する位置を定めることによって、およびどの段を初段として用いるかを定めることによって、高速動作可能で小規模な回路で構成できる。
また、この発明によれば、第１・第２の２組のシフトレジスタを備えるとともに、第１のシフトレジスタの終段出力を第２のシフトレジスタの初段へ選択的に入力する第１のスイッチと、第１または第２のシフトレジスタの終段出力を選択して第１のシフトレジスタの初段へ入力する第２のスイッチと、第１・第２のシフトレジスタの終段出力の排他的論理和出力または第２のシフトレジスタの終段出力を選択する第３のスイッチを設けたことにより、２つのＭ系列ＰＲＮ符号発生器を組み合わせてゴールド符号が生成でき、また２つのシフトレジスタを直列に連結することによってビット数の長いＭ系列符号も生成できるようになる。
【００５１】
また、この発明によれば、それぞれ所定ビット数の第１・第２のシフトレジスタと、第１・第２のシフトレジスタの各段の出力のうち所定段の出力を選択するとともに、それらの排他的論理和を第１または第２のシフトレジスタの初段へ帰還する選択帰還制御回路と、第１・第２のシフトレジスタの各段の出力のうち所定段の出力、または第１・第２のシフトレジスタの各段の出力のうちそれぞれ所定段の出力の排他的論理和を外部へ出力する出力制御回路とを備えたことにより、単純型（フィボナッチ型）によるＭ系列符号発生回路として作用し、出力を取り出す位置を定めることによって、およびどの段を終段として用いるかを定めることによって、任意のＭ系列符号が生成できる。また２つの任意のＭ系列符号の排他的論理和を任意のゴールド符号として発生させることができる。
【００５２】
また、この発明によれば、前記第１・第２のシフトレジスタの各段の出力が設定値になったとき、または以前の設定時刻から所定クロック数だけ経過したとき、第１・第２のシフトレジスタをそれぞれ初期化する回路と、第１または第２のシフトレジスタの各段の出力が設定値になったとき、または以前の設定時刻から所定クロック数だけ経過したとき、該第１または第２のシフトレジスタを初期化する回路とを備えたことにより、Ｍ系列符号やゴールド符号の一部を用いたＰＲＮ符号や２つのシフトレジスタで周期の異なるＭ系列符号を組み合わせてなるＰＲＮ符号が生成できるようになる。
【００５３】
また、この発明によれば、上記構成の汎用ＰＲＮ符号発生回路と、入力信号のＰＲＮ符号位相の検出用回路と、ＰＲＮ符号位相・周波数を制御する回路とを備えた汎用信号処理回路と、受信すべき測位信号に応じて前記汎用信号処理回路のＰＲＮ符号周波数・位相をそれぞれ制御するとともに、該ＰＲＮ符号位相を検出し、前記ＰＲＮ符号位相を捕捉追尾制御して測位用データを求め、該測位用データに基づいて測位演算を行う信号処理プログラム実行手段とを備えたことにより、様々な測位用衛星から送信されるＰＲＮ符号で変調された電波を受信点で受信し、受信点の測位を行うことができる。しかも、このように汎用ＰＲＮ符号発生回路を用いて、複数種の測位システムで用いられるＰＲＮ符号に対応させたことにより、汎用信号処理回路および信号処理プログラム実行手段をそれぞれ汎用化でき、随時必要な測位システムで用いられる測位用衛星からの信号を受信できるようになる。
【図面の簡単な説明】
【図１】実施形態に係る汎用測位用受信機の構成を示すブロック図
【図２】同汎用測位用受信機のアナログ回路および汎用信号処理回路部分を具体的に示したブロック図
【図３】汎用ＰＲＮ符号発生回路の構成を示す回路図
【図４】同汎用ＰＲＮ符号発生回路の各段間の構成を示す論理回路図
【図５】モジュラ型で表したＧＰＳ／ＳＢＡＳＣ／Ａ符号発生回路の回路図
【図６】ＧＬＯＮＡＳＳＰ，Ｃ／Ａ符号の発生回路
【図７】ＧＰＳＬ２ＣＭ，ＣＬ符号の発生回路
【図８】ＧＰＳＩ５，Ｑ５符号の発生回路
【図９】汎用ＰＲＮ符号発生回路の設定状態を示す図
【図１０】他の実施形態に係る汎用ＰＲＮ符号発生回路の構成を示すブロック図
【図１１】同汎用ＰＲＮ符号発生回路におけるシフトレジスタと選択帰還制御回路の構成を示す論理回路図
【図１２】従来のＧＮＳＳ受信機の構成を示すブロック図
【図１３】従来の信号処理回路の構成を示すブロック図
【図１４】従来のＧＰＳ／ＳＢＡＳＣ／Ａ符号発生回路
【符号の説明】
１−アンテナ
５−マイクロプロセッサ
４０−汎用信号処理回路
６１，６２−デコーダー／リセット回路
７１，７２−設定回路
７３−ＡＮＤ−ＥｘＯＲ回路
７４−段間回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a general-purpose PRN code generation circuit for generating a plurality of types of PRN (Pseudo Random Noise) codes and a general-purpose positioning receiver including the same.
[0002]
[Prior art]
In recent years, GPS (Global Positioning System) receivers that receive radio waves from GPS satellites and perform positioning of reception points are rapidly spreading as in-vehicle and marine navigation devices. Also, the application field of this GPS receiver has expanded from wristwatches and mobile phones to precise surveys of crustal movements. However, as the application fields expand in this way, there are applications where it is difficult for GPS alone to satisfy the required performance for positioning accuracy, positioning rate (ratio of time during which positioning is possible), reliability, and the like. Therefore, the concept of GNSS (Global Navigation Satellite System) that uses a plurality of satellite navigation systems including GPS is proposed by ICAO (International Civil Aviation Organization).
[0003]
As a satellite navigation system other than GPS operated by the United States, there is GLONASS (Global Orbiting Navigation Satellite System) operated by the Russian Republic. In addition, the US plans to add L2C and L5 signals, which are new consumer signals, as part of the GPS modernization policy, and satellites that support L2 band signals have been available since FY2003. It is scheduled to be launched from FY2005. Furthermore, in order to use GPS as an aircraft navigation system, SBAS (Satellite-based Augmentation System) that transmits GPS satellite operation status and positioning accuracy correction information from geostationary satellites is being developed by the United States and Europe. In Japan, an MSSAT (MTSAT Satellite-based Augmentation System) using MT-SAT (Multi-functional Transport Satellite) is being developed as a similar system. Other planned satellite navigation systems include the European Union's pure consumer system GALILEO and Japan's Quasi-Zenith Satellite System.
[0004]
As conventional GNSS receivers, receivers corresponding to GPS / GLONASS, GPS / SBAS, or GPS / GLONASS / SBAS have been announced.
[0005]
Here, FIG. 12 shows a configuration example of a conventional GNSS receiver. In FIG. 12, reference numeral 1a denotes a GPS / SBAS antenna. The GPS / SBAS analog circuit 2 performs down-conversion and A / D conversion of the signal received by the antenna 1a. Reference numeral 1b denotes a GLONASS antenna. The GLONASS analog circuit 3 performs down-conversion and A / D conversion on the signal received by the antenna 1b. The GPS / SBAS signal processing circuit 4a performs reception processing on GPS / SBAS reception signals. The GLONASS signal processing circuit 4b receives the signal output from the GLONASS analog circuit 3 and receives the GLONASS signal.
[0006]
Reference numeral 5 denotes a microprocessor, which controls the GPS / SBAS signal processing circuit 4a and receives a GPS / SBAS signal by executing a GPS / SBAS signal processing program. In addition, the GLONASS signal processing circuit 4b is controlled and the GLONASS signal is received by executing the GLONASS signal processing program. Further, by executing the positioning calculation program, the positioning calculation of the reception point is performed based on the signals from the satellites used in these satellite navigation systems. In addition, the positioning result is output to the outside by executing the output processing program.
[0007]
FIG. 13 shows the configuration of the GPS / SBAS signal processing circuit 4a in FIG. Here, the carrier removal circuit 41 removes a carrier component contained in an IF (Intermediate Frequency) signal output from the GPS / SBAS analog circuit 2. A carrier NCO (Numerically Controlled Oscillator) 44 gives a predetermined frequency signal to the carrier removal circuit 41. The PRN code generator 45 generates a predetermined PRN code. The code NCO 46 supplies a clock signal having a predetermined period to the PRN code generator 45. The multiplier 42 calculates the product of the carrier-removed signal and the PRN code generated by the PRN code generator 45, and the integrator 43 integrates the values of the multiplication results at a predetermined period.
[0008]
FIG. 14 shows the configuration of the PRN code generator 45 shown in FIG. However, here, a predetermined number of stages of the plurality of stages of flip-flops are collectively shown as a square block. The numbers in the block represent the number of flip-flop stages. The C / A code generated by the PRN code generator 45 is a PRN code generated by combining two 10-bit shift registers, having a code length of 1023 chips, a code clock of 1.023 MHz, and a period of 1 ms. In general, a code generated from two longest sequence codes having the same code length is called a Gold code. By changing the initial values assigned to the two shift registers, 36 types of C / A codes defined by GPS and 19 types of C / A codes defined by SBAS are generated.
[0009]
[Problems to be solved by the invention]
However, since the conventional GNSS receiver as shown in FIG. 12 uses a signal processing circuit specialized for each satellite navigation system, the size of each signal processing circuit is small, but the number of satellites is increased or decreased. There was a problem that it was inflexible because it could not cope with environmental changes. That is, the number of satellites for each satellite navigation system that can be processed is fixed depending on how many signal processing circuits for the satellite navigation system are used when designing the receiver. For example, the number of channels of the GPS / SBAS signal processing circuit 4a and the GLONASS signal processing circuit 4b is provided in accordance with the number of satellites that can be received simultaneously. For example, the GLONASS signal processing circuit 4b is used for receiving a GPS / SBAS signal. Conversely, the GPS / SBAS signal processing circuit 4a cannot be used for receiving the GLONASS signal.
[0010]
An object of the present invention is to provide a general-purpose PRN code generation circuit capable of generating a plurality of types of PRN codes used in a plurality of satellite navigation systems.
Another object of the present invention is to provide a general-purpose positioning receiver capable of positioning a reception point using a plurality of types of positioning systems using the general-purpose PRN code generation circuit.
[0011]
[Means for Solving the Problems]
  A general-purpose PRN code generation circuit according to the present invention includes an output of an exclusive OR circuit, one input and a switch inserted in series between each stage, the other input of the exclusive OR circuit and an input of the first stage Code generator with selective feedback circuit with switch inserted betweenIn
A first switch for selectively inputting a final stage output of the first shift register to the first stage of the second shift register; Alternatively, the second switch that selects the final stage output of the second shift register and inputs it to the first stage of the first shift register, and the exclusive OR output of the final stage output of the first and second shift registers or the first switch And a third switch for selecting the final stage output of the shift register of 2.It is characterized by that.
[0012]
  As described above, the first-stage input is fed back to the exclusive OR circuit inserted between the stages of the shift register, so that the longest sequence code (hereinafter referred to as “M-sequence code”) of the modular type (Galois type) is used. ) Acts as a generator circuit. Therefore, an arbitrary M-sequence code can be generated by determining the position to return and by determining which stage is used as the first stage. Here, if the number of bits of the shift register is n, an arbitrary M-sequence code can be generated by a shift register of n bits or less.
  Also2Gold code can be generated by combining two M-sequence PRN code generators,By connecting two shift registers in series, an M-sequence code can be generated by a shift register having a long bit length.
[0013]
  The general-purpose PRN code generation circuit according to the present invention selects the first and second shift registers each having a predetermined number of bits and the output of the predetermined stage among the outputs of the first and second shift registers. ,Of the selected stage outputA selective feedback control circuit that feeds back an exclusive OR to the first stage of the first or second shift register, and an output of a predetermined stage among outputs of each stage of the first and second shift registers, or the first and second stages; And an output control circuit for outputting the exclusive OR of the outputs of predetermined stages among the outputs of the respective stages of the shift register.
[0014]
In this way, by returning the exclusive OR of the outputs of the predetermined stage among the outputs of each stage of the shift register to the first stage, it acts as a simple type (Fibonacci type) M-sequence code generation circuit, and the position where the output is taken out is determined. Arbitrary M-sequence codes can be generated by determining and determining which stage is used as the final stage.
[0015]
Also, an exclusive OR of two arbitrary M-sequence codes can be generated as an arbitrary Gold code.
[0016]
The general-purpose PRN code generation circuit according to the present invention is configured such that when the outputs of the respective stages of the first and second shift registers reach a set value, or when a predetermined number of clocks have elapsed since the previous set time, A circuit that initializes each of the second shift registers, and when the output of each stage of the first or second shift register reaches a set value, or when a predetermined number of clocks have elapsed since the previous set time, And a circuit for initializing the first or second shift register. As a result, a PRN code using a part of the M-sequence code or the Gold code or a PRN code combining two M-sequence codes with different periods can be generated.
[0017]
The general-purpose positioning receiver according to the present invention is a positioning receiver used in a plurality of positioning systems that receive a radio wave modulated by a PRN code transmitted from a positioning satellite at a receiving point and perform positioning of the receiving point. A general-purpose signal processing circuit including the general-purpose PRN code generation circuit configured as described above, a circuit for detecting the PRN code phase of the input signal, and a circuit for controlling the PRN code phase and frequency, and a positioning signal to be received. Accordingly, the PRN code frequency and phase of the general-purpose signal processing circuit are respectively controlled, the PRN code phase is detected, the PRN code phase is acquired and tracking-controlled to obtain positioning data, and based on the positioning data A signal processing program execution means for performing positioning calculation is provided.
[0018]
As described above, the general-purpose signal processing circuit and the signal processing program execution means can be generalized by using the general-purpose PRN code generation circuit and corresponding to the PRN codes used in a plurality of types of positioning systems. It becomes possible to receive signals from the positioning satellites used in.
[0019]
Since the present invention is not limited to the “navigation” application, a system generally referred to as a “satellite navigation system” is referred to herein as a “positioning system”.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Configurations of a general-purpose PRN code generation circuit and a general-purpose positioning receiver including the same according to embodiments of the present invention will be described in order with reference to the drawings.
FIG. 1 is a block diagram of a general-purpose positioning receiver. Here, 10 is an antenna for GPS / SBAS / GLONASS. The

analog circuits

20 and 30 perform down-conversion and A / D conversion on the signal received by the antenna 10, but switch the circuit state according to the satellite to be received. Here, the state is switched to either a state for receiving a GPS / SBAS signal or a state for receiving a GLONASS signal. The general-purpose signal processing circuit 40 selectively receives the output signals from the

analog circuits

20 and 30 for each channel and performs signal processing for reception. The microprocessor 50 performs reception processing by controlling each channel of the general-purpose signal processing circuit 40 according to the satellite to be received by executing the GPS / SBAS / GLONASS signal processing program. Further, by executing the positioning calculation program, the positioning calculation of the reception point is performed based on the signals from the satellites used in these satellite navigation systems. In addition, the positioning result is output to the outside by executing the output processing program.
[0021]
FIG. 2 is a block diagram showing more specifically the configuration of the

analog circuits

20 and 30 and the signal processing circuit 40 in FIG. In FIG. 2, 21 is a down converter that converts an input signal into an IF signal of a predetermined frequency, and 22 is an A / D converter that converts it into a digital data signal sequence. Here, for example, 21 and 22 are set for GPS / SBAS, and 31 and 32 are set for GLONASS. The reference oscillator 11 generates a stable frequency signal as a reference, and the frequency synthesizer 12 divides it by a predetermined frequency division ratio or multiplies it by a predetermined frequency multiplication ratio,

downconverters

21 and 31, an A /

D converter

22, 32 and the general-purpose signal processing circuit 40.
[0022]
In the general-purpose signal processing circuit 40, the input selection circuit 47 selects an IF signal output from a predetermined analog circuit among a plurality of analog circuits including a down converter and an A / D converter. 45 'is a general-purpose PRN code generation circuit that generates at least a GPS C / A code, a GLONASS P code, a GLONASS C / A code, an L2CM code, an L2CL code, an I5 code, and a Q5 code. The carrier removal circuit 41, the multiplier 42, the integrator 43, the carrier NCO 44 and the code NCO 46 are the same as those in the conventional signal processing circuit. Such general-purpose signal processing circuits 40 are provided for N channels from channel 1 to channel N.
[0023]
The microprocessor 50 sets control data for the input selection circuit 47, the carrier NCO 44, the general-purpose PRN code generation circuit 45 ′ and the code NCO 46 of a predetermined channel of the general-purpose signal processing circuit 40, and reads the integrated value of the integrator 43. As a result, signals from GPS satellites, SBAS satellites, and GLONASS satellites are selectively received.
[0024]
If the frequency of the signal output from the frequency synthesizer 12 can be controlled by the control from the microprocessor 50, the

down converters

21 and 31 and the A /

D converters

22 and 32 are provided as general-purpose circuits, respectively. Good. That is, the microprocessor 50 controls the frequency synthesizer 12 so as to match the positioning system that uses the analog circuit by the

down converters

21 and 31 and the A /

D converters

22 and 32. For example, in this example, the down converter 21 and the A / D converter 22 act as an analog circuit for GPS / SBAS, and the down converter 31 and the A / D converter 32 act as an analog circuit for GLONASS.
[0025]
Now, the configuration of the general-purpose PRN code generation circuit 45 'shown in FIG. 2 will be described below.
In a PRN code generation circuit using a shift register, there are two types of feedback forms of the shift register: a simple type (Fibonacci type) and a modular type (Galois type). In the simple type, a value fed back from the output of each stage of the shift register is calculated, and the value is input to the first stage of the shift register. In the modular type, a value to be fed back is calculated for each stage of the shift register from the output of the last stage of the shift register and the output of the previous stage, and the value is input. The simple type and the modular type are interchangeable. For example, when the conventional simple type PRN code generation circuit for generating the GPS / SABA C / A code shown in FIG. 14 is converted into the modular type, as shown in FIG. become. However, as in FIG. 14, a predetermined number of stages of a plurality of flip-flops are collectively shown as a square block. The numbers in the block represent the number of flip-flop stages. The same applies to the subsequent drawings. 6A shows a GLONASS P code, and FIG. 6B shows a PRN code generation circuit that generates a GLONASS C / A code. When this is converted into a modular type, (C) and (D) in FIG. It becomes like this. FIG. 8A shows a PRN code generation circuit for generating a GPS I5 / Q5 code. When this circuit is converted into a modular type, it becomes as shown in FIG. 8B.
FIG. 7 shows a PRN code generation circuit for generating a GPS L2CM / L2CL code expressed in a modular form.
[0026]
The present invention constitutes a modular and general-purpose PRN code generation circuit.
FIG. 3 is a circuit diagram of a general-purpose PRN code generation circuit. Here, SR1 and SR2 are shift registers, SR1 includes flip-flops FF1 to FF14, and SR2 includes flip-flops FF1 to FF13. Between these stages, one input and output of the exclusive OR circuit ExOR and the switch SWs are inserted in series. A switch SWf is provided between the other input of each exclusive OR circuit of the shift register and the input of the first stage of the shift register.
[0027]
FIG. 4 is a diagram showing the configuration between the stages of the shift register as a logic circuit. Each stage of the shift register is a D-type flip-flop, and thus the switches SWs and SWf shown in FIG. 3 are configured by AND gates ANDs and ANDf, respectively, and their outputs are input to the exclusive OR circuit ExOR. The output of ExOR is given to the input of the next stage flip-flop. The output of the preceding flip-flop is given to one input of ANDs, and the switch SWs control signal is given to the other input. Further, a switch SWf control signal is given to one input of ANDf, and a signal to be fed back to the first stage input is given to the other input.
[0028]
In FIG. 3, the switch SW2 is connected to the upper side as shown in the figure, and the output of the final stage FF14 of the shift register SR1 returns to the input of the first stage FF1. At this time, if all the switches SWs are turned on (conductive state), SR1 functions as a 14-stage (14-bit) shift register. An arbitrary M-sequence code can be generated by a 14-bit shift register by determining the on / off state of the switch SWf for the exclusive OR circuit ExOR at an arbitrary stage. In this example, the switch SWs is turned off sequentially from the left side of the 14-stage shift register, and at the same time, the other of the exclusive OR circuit ExOR connected to the rightmost switch SWs among the turned off switches SWs. By turning on the switch SWf on the input side, the right stage of the exclusive OR circuit ExOR acts as the first stage. For example, when SWs1 is turned off and the remaining switches (not shown in the figure, switches corresponding to SWs2 to SWs13 are assigned serial numbers) are turned on and SWf1 is turned on, FF2 functions as a first-stage flip-flop. . At this time, FF2 to FF14 act as a 13-bit shift register.
[0029]
In this manner, flip-flops having the number of stages necessary for right justification are used, the rightmost stage is always the final stage, and an M-sequence code can be generated by a shift register having an arbitrary number of bits of 14 bits or less.
[0030]
The configuration of the shift register SR2 is basically the same as that of the first shift register SR1. However, in this example, the number of stages of flip-flops is 13, and an exclusive OR circuit ExOR and switches SW4 and SW1 are provided at the input of the leftmost flip-flop FF1. When the switches SWs1 to SWs12 are turned on, the switch SW1 is turned off, and the switch SW4 is turned on, the switch SW4 operates as a 13-bit shift register, thereby generating an M-sequence code by the 13-bit shift register. Any M-sequence code can be generated according to the states of SWf1 to SWf13.
[0031]
Therefore, if the switch SW3 is turned off, the M-sequence code by the shift register SR2 can be output as a PRN code. If the switch SW3 is turned on, an exclusive OR output of the M-sequence code by the shift register SR1 and the M-sequence code by the shift register SR2 can be output as a PRN code. Here, if the number of bits n used by SR1 and SR2 is made equal, the Gold code can be output as a PRN code.
[0032]
Further, when the switch SW2 is turned on in the drawing and the switch SW1 is turned on, the final output of the shift register SR1 is input to the first stage of SR2. The final stage output of SR2 is fed back to the first stage of SR1. In this state, it acts as a shift register of 14 + 13 = 27 bits. Therefore, if SW3 is turned off, an M-sequence code by a 27-bit shift register can be generated as a PRN code. Further, by sequentially turning off SWs1 to SWs13 of SR1 and SW1, SWs1 to SWs12 of SR2, and turning on the switch SWf on the other input side of the exclusive OR circuit ExOR connected to the turned off switch SWs. , An M-sequence code can be generated by a shift register having an arbitrary number of bits of 27 bits or less.
[0033]
In FIG. 3, 61 is a decode / reset circuit for the shift register SR1, and 62 is a decode / reset circuit for SR1 and SR2. 61, when the content of the shift register SR1 reaches the set value or when a predetermined number of clocks have elapsed from the previous set time, the content of SR1 is set to the initial value at the next clock. Further, 62 sets the contents of SR1 and SR2 to the initial values when the contents of the shift registers SR1 and SR2 reach a predetermined value or when a predetermined number of clocks have elapsed from the previous set time. Thereby, a part of the M-sequence code or the Gold code can be generated as the PRN code.
[0034]
Next, settings for generating various PRN codes using the general-purpose PRN code generation circuit shown in FIG. 3 will be described.
First, in this embodiment, it is assumed that the next PRN code is generated.
[0035]

In order to generate the six PRN codes, a shift register of at least 27 bits is required in accordance with GPS L2CM and GPS L2CL, which have the largest number of bits among these codes. Therefore, as already shown in FIG. 3, the two shift registers SR1 are 14 bits, SR2 is 13 bits, and the total is 27 bits.
[0036]
FIG. 9 shows the setting contents for selectively generating the above six types of PRN codes using the general-purpose PRN code generation circuit shown in FIG. However, in order to avoid complication of the drawing, each feedback path and the decode / reset circuit are omitted. In FIG. 9, the area filled with the dot pattern is the part that actually acts as a shift register. The numbers in the shift register represent the flip-flop stage numbers. As described above, when the number of bits of the shift register necessary for the PRN code to be generated is less than the number of bits of the mounted shift registers SR1 and SR2, the shift registers SR1 and SR2 are used right-justified as described above. As a result, the output unit used for feedback and PRN code output can be unified, and therefore, for example, a selection circuit for selecting and feeding back and outputting the output of each stage of the shift register becomes unnecessary. As a result, the overall circuit scale can be greatly reduced.
[0037]
As shown in FIG. 6B, the GLONASS C / A code is not output from the final stage of the shift register. However, in this example, since the output of the final stage is only shifted by two chips, if the initial value is started from a position shifted by two chips, a GLONASS C / A code having the correct phase can be generated. it can.
[0038]
The first feature of the general-purpose PRN code generation circuit according to the present invention is that the feedback form of the shift register is unified into a modular type. Compared with the simple type, since two or more exclusive OR circuits are not cascade-connected on the signal propagation path, the operating frequency is not limited by the signal propagation delay. As a result, the modular type can operate at high speed and the circuit scale can be reduced.
[0039]
The second feature is that each switch shown in FIG. 3 appropriately selects feedback to the shift register and the output of the register, so that an arbitrary M-sequence code corresponding to the total number of bits of the shift register and half of the bits An arbitrary Gold code can be generated using two shift registers. In other words, since various types of PRN codes can be supported by sharing a shift register, the circuit scale of the signal processing channel can be reduced even though each signal processing circuit has a general-purpose PRN code generation circuit. .
[0040]
The third feature is that reset for one shift register and reset for both shift registers can be performed independently. As a result, not only the M-sequence code and the Gold code but also a PRN code that uses a part of a sequence with a long code length and a PRN code with two shift registers having different periods can be generated.
[0041]
In addition, if the PRN code adopted in a new satellite navigation system such as GALILEO or the Quasi-Zenith Satellite System can be generated by a general-purpose PRN code generation circuit, there is no need to design the PRN code generation circuit again, and the new system will be developed. It is possible to respond quickly.
[0042]
Next, the configuration of a general-purpose PRN code generation circuit according to another embodiment will be described with reference to FIGS.
FIG. 10 is a block diagram of a general-purpose PRN code generation circuit. Here, SR1 and SR2 are, for example, 14-bit shift registers. The output of each stage of SR1 is input to the selective

feedback control circuits

64 and 65 and the output control circuit 66. Similarly, the output of each stage of SR2 is also input to the selective

feedback control circuits

64 and 65 and the output control circuit 66. The outputs of the selective

feedback control circuits

64 and 65 are fed back to the first stage of SR1 and SR2, respectively. The output control circuit 66 outputs one of the exclusive OR of the output of the predetermined stage of SR1 and the output of the predetermined stage of SR2, the output of the predetermined stage of SR1, and the output of the predetermined stage of SR2 as a PRN code. The decode / reset circuit 61 sets the content of SR1 to the initial value at the next clock when the content of the shift register SR1 reaches the set value or when a predetermined number of clocks have elapsed from the previous set time. The decode / reset circuit 62 sets the contents of SR1 and SR2 to the initial values when the contents of the shift registers SR1 and SR2 reach a predetermined value or when a predetermined number of clocks have elapsed from the previous set time. Further, the decode / reset circuit 63 sets the content of SR2 to the initial value at the next clock when the content of the shift register SR2 reaches the set value or when a predetermined number of clocks have elapsed from the previous set time.
[0043]
FIG. 11 is a circuit diagram showing a specific configuration example of the shift register SR1 and the selective feedback control circuit 64 shown in FIG. Here, each stage of the shift register SR1 is constituted by a D-type flip-flop. The selective feedback control circuit 64 includes an AND-ExOR circuit 73 and a setting circuit 72. The output of each stage of the shift registers SR1 and SR2 is input to one input of each AND gate of the AND-ExOR circuit 73, respectively. A control signal from the setting circuit 72 is given to the other input of each AND gate. The outputs of these AND gates are input to the ExOR gate. By this circuit, the result of the multi-input exclusive OR of the output signals of the predetermined stages of the shift registers SR1 and SR2 is fed back to the first stage of SR1. Therefore, the output stage of the shift register is selected in accordance with the control signal output from the setting circuit 72, and acts as a simple M-sequence code generation circuit that feeds back the sum value to the first stage.
[0044]
In FIG. 11, the interstage circuit 74 is provided between D-type flip-flops constituting each stage of the shift register SR1. FIG. 5B shows the configuration of the interstage circuit 74. In this way, the signal fed back to the flip-flop of the first stage of SR1 and the control signal from the setting circuit 71 are given to one input of the AND gate, and the output is inputted to the exclusive OR circuit ExOR. An output from the previous stage is given to the other input of ExOR, and the output of ExOR is sent to the next stage.
[0045]
When the control signal supplied from the setting circuit 71 to the AND gate of the interstage circuit 74 is 1, the sum (exclusive OR) of the feedback signal to the first flip-flop of SR1 and the output of the previous flip-flop is the next stage. To the flip-flops. Accordingly, the provision of the setting circuit 71 and the interstage circuit 74 serves as a modular M-sequence code generation circuit.
[0046]
When operating as a modular type M-sequence code generation circuit, a control signal output from the setting circuit 72 is determined so that the output of the flip-flop used as the final stage is fed back to the first stage as it is. When the circuit is operated as a simple M-sequence code generation circuit, all 0s are output from the setting circuit 71 so that the interstage circuit 74 simply provides the output of the previous stage flip-flop to the next stage flip-flop. .
[0047]
The configuration of the other shift register SR2 and the selective feedback control circuit 65 in FIG. 10 is the same as that shown in FIG.
[0048]
The selective feedback control circuit 64 can selectively feed back a feedback signal from each stage of the shift register SR1 and each stage of the shift register SR2, and the selective feedback control circuit 65 also sends a feedback signal from each stage of SR1 and each stage of SR2. Since selective feedback can be performed, two shift registers SR1 and SR2 can be connected to be used as one shift register. For example, if the final stage output of SR1 is sent to the first stage of SR2 and the output from a predetermined stage of SR1 or SR2 is taken out, in this case, an M-sequence code using a shift register having an arbitrary number of bits of 28 bits or less is used. Can be generated. The output control circuit 66 outputs an exclusive OR of the outputs of the two shift registers SR1 and SR2, so that a Gold code can be generated. Further, in this example, there is provided a decode / reset circuit that initializes SR1 or SR2 when one or both of SR1 and SR2 reach the set value or when a predetermined number of clocks have elapsed from the previous set time. Therefore, not only an M-sequence code and a Gold code, but also a PRN code that uses a part of a sequence with a long code length and a PRN code in which the periods of two shift registers are different can be generated.
[0049]
Note that signals used in each positioning system shown in the embodiment are generally transmitted from a satellite, but the general-purpose positioning receiver of the present invention is not limited to using radio waves transmitted from a satellite. The present invention can be similarly applied to a positioning form in which positioning is performed by receiving radio waves of the same format transmitted in the ground or underground space.
[0050]
【The invention's effect】
According to the present invention, the output of the exclusive OR circuit, one input and a switch inserted in series between each stage, and the other input of the exclusive OR circuit and the input of the first stage are inserted between the stages. Since a modular type (Galois type) M-sequence code generation circuit is configured with a selective feedback circuit in which a switch is inserted, by determining the position to be fed back and by determining which stage is used as the first stage, It can operate at high speed and can be configured with a small circuit.
According to the present invention, the first switch includes the first and second sets of shift registers, and selectively inputs the final stage output of the first shift register to the first stage of the second shift register. A second switch that selects the final stage output of the first or second shift register and inputs it to the first stage of the first shift register, and the exclusive logic of the final stage output of the first and second shift registers By providing a third switch for selecting the sum output or the final stage output of the second shift register, a gold code can be generated by combining two M-sequence PRN code generators, and two shift registers are connected in series. By concatenating, an M-sequence code having a long number of bits can be generated.
[0051]
According to the present invention, the first and second shift registers each having a predetermined number of bits and the outputs of the predetermined stages among the outputs of the respective stages of the first and second shift registers are selected and their exclusives are selected. A selective feedback control circuit that feeds back a logical OR to the first stage of the first or second shift register, an output of a predetermined stage among outputs of each stage of the first and second shift registers, or the first and second stages By providing an output control circuit that outputs the exclusive OR of the outputs of predetermined stages among the outputs of each stage of the shift register, it acts as a simple type (Fibonacci type) M-sequence code generation circuit, Arbitrary M-sequence codes can be generated by determining the position from which the output is extracted and by determining which stage is used as the final stage. Also, an exclusive OR of two arbitrary M-sequence codes can be generated as an arbitrary Gold code.
[0052]
According to the present invention, when the output of each stage of the first and second shift registers reaches a set value, or when a predetermined number of clocks have elapsed from the previous set time, the first and second shift registers When the output of each stage of the shift register and each stage of the first or second shift register reaches a set value, or when a predetermined number of clocks have elapsed from the previous set time, the first or second circuit By generating a circuit that initializes the shift register 2, a PRN code using a part of the M-sequence code or Gold code or a PRN code combining two M-codes with different periods in the shift register is generated. become able to.
[0053]
According to the present invention, the general-purpose PRN code generation circuit configured as described above, the PRN code phase detection circuit for the input signal, the general-purpose signal processing circuit including the circuit for controlling the PRN code phase and frequency, and the reception The PRN code frequency and phase of the general-purpose signal processing circuit are controlled in accordance with the positioning signal to be detected, the PRN code phase is detected, and the PRN code phase is acquired and tracked to obtain positioning data. Signal processing program execution means for performing a positioning calculation based on the data for use, so that radio waves modulated by PRN codes transmitted from various positioning satellites are received at the receiving point, and the receiving point is positioned. be able to. In addition, by using the general-purpose PRN code generation circuit and corresponding to the PRN codes used in a plurality of types of positioning systems, the general-purpose signal processing circuit and the signal processing program execution means can be generalized, as necessary. A signal from a positioning satellite used in the positioning system can be received.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a general-purpose positioning receiver according to an embodiment.
FIG. 2 is a block diagram specifically showing an analog circuit and a general-purpose signal processing circuit portion of the general-purpose positioning receiver.
FIG. 3 is a circuit diagram showing a configuration of a general-purpose PRN code generation circuit.
FIG. 4 is a logic circuit diagram showing a configuration between stages of the general-purpose PRN code generation circuit.
FIG. 5 is a circuit diagram of a modular GPS / SBAS C / A code generation circuit.
FIG. 6 is a GLONASS P, C / A code generation circuit.
[Fig. 7] GPS L2CM, CL code generation circuit
[Fig. 8] GPS I5, Q5 code generation circuit
FIG. 9 is a diagram showing a setting state of a general-purpose PRN code generation circuit
FIG. 10 is a block diagram showing a configuration of a general-purpose PRN code generation circuit according to another embodiment.
FIG. 11 is a logic circuit diagram showing a configuration of a shift register and a selective feedback control circuit in the general-purpose PRN code generation circuit.
FIG. 12 is a block diagram showing a configuration of a conventional GNSS receiver
FIG. 13 is a block diagram showing a configuration of a conventional signal processing circuit.
FIG. 14 shows a conventional GPS / SBAS C / A code generation circuit.
[Explanation of symbols]
1-antenna
5-microprocessor
40-General-purpose signal processing circuit
61, 62-decoder / reset circuit
71, 72-setting circuit
73-AND-ExOR circuit
74-interstage circuit

Claims

A shift register in which an output of an exclusive OR circuit and one input and a switch are inserted in series between each stage, and a switch in which a switch is inserted between the other input and the first stage input of the exclusive OR circuit In a general-purpose PRN code generation circuit including a feedback circuit ,
A first switch for selectively inputting a final stage output of the first shift register to the first stage of the second shift register; Alternatively, the second switch that selects the final stage output of the second shift register and inputs it to the first stage of the first shift register, and the exclusive OR output of the final stage output of the first and second shift registers or the first switch A general-purpose PRN code generation circuit provided with a third switch for selecting the final stage output of the second shift register .

The first and second shift registers each having a predetermined number of bits and the outputs of the predetermined stages among the outputs of the respective stages of the first and second shift registers are selected, and the exclusive OR of the selected outputs of the predetermined stages is selected. And a selective feedback control circuit that feeds back to the first stage of the first or second shift register, an output of a predetermined stage among outputs of each stage of the first and second shift registers, or of the first and second shift registers A PRN code generation circuit comprising: an output control circuit that outputs an exclusive OR of outputs of predetermined stages among outputs of each stage to the outside.

Circuits for initializing the first and second shift registers when the output of each stage of the first and second shift registers reaches a set value or when a predetermined number of clocks have elapsed from the previous set time When the output of each stage of the first or second shift register reaches the set value, or when a predetermined number of clocks have elapsed from the previous set time, the first or second shift register is initialized. A general-purpose PRN code generation circuit according to claim 1, comprising a circuit.

A positioning receiver that is used in a plurality of positioning systems that receive a radio wave modulated by a PRN code transmitted from a positioning signal source at a receiving point and perform positioning of the receiving point,
A general-purpose signal processing circuit comprising the general-purpose PRN code generation circuit according to any one of claims 1 to 3, a circuit for detecting a PRN code phase of an input signal, and a circuit for controlling a PRN code phase and frequency;
The PRN code frequency and phase of the general-purpose signal processing circuit are respectively controlled according to the positioning signal to be received, the PRN code phase is detected, and the PRN code phase is acquired and tracked to obtain positioning data, A general-purpose positioning receiver comprising signal processing program execution means for performing positioning calculation based on positioning data.