JP4111801B2

JP4111801B2 - Fault location method for semiconductor devices

Info

Publication number: JP4111801B2
Application number: JP2002323643A
Authority: JP
Inventors: 彰雄白兼
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2002-11-07
Filing date: 2002-11-07
Publication date: 2008-07-02
Anticipated expiration: 2022-11-07
Also published as: JP2004157029A

Description

【０００１】
【発明の属する技術分野】
本発明は、スキャンチェーンを備える半導体装置のスキャンチェーンにおける故障位置の特定方法に関するものである。
【０００２】
【従来の技術】
図２は、従来の半導体装置の一例の構成概略図である。
同図に示す半導体装置３０は、共通のスキャンイネーブル信号によって制御される３本のスキャンチェーン１２ａ、１２ｂ、１２ｃを備えている。スキャンチェーン１２ａを代表例として説明すると、スキャンチェーン１２ａは、チェーン状に接続された４段のスキャンセル１４ａ、１４ｂ、１４ｃ、１４ｄを備えている。また、各々のスキャンセル１４ａ、１４ｂ、１４ｃ、１４ｄは、マルチプレクサ１６とフリップフロップ１８により構成されている。
【０００３】
各々のスキャンセル１４ａ、１４ｂ、１４ｃ、１４ｄにおいて、マルチプレクサ１６の入力端子０には内部回路（ｌｏｇｉｃ）２０ａの出力信号がそれぞれ入力されている。初段のスキャンセル１４ａのマルチプレクサ１６の入力端子１にはスキャンイン１が入力され、２段目〜４段目のスキャンセル１４ｂ、１４ｃ、１４ｄのマルチプレクサ１６の入力端子１には、前段のスキャンセル１４ａ、１４ｂ，１４ｃのフリップフロップ１８の出力信号が入力されている。
【０００４】
また、スキャンチェーン１２ａ、１２ｂ、１２ｃの全てのスキャンセル１４ａ、１４ｂ、１４ｃ、１４ｄのマルチプレクサ１６の選択入力端子にはスキャンイネーブル信号が共通に入力されている。マルチプレクサ１６の出力信号は、各々対応するフリップフロップ１８のデータ入力端子に入力され、４段目のスキャンセル１４ｄのフリップフロップ１８の出力信号はスキャンアウト１として出力されている。
【０００５】
なお、スキャンチェーン１２ｂ、１２ｃについても、スキャンチェーン１２ａにおけるスキャンイン１、スキャンアウト１および内部回路２０ａが、それぞれスキャンチェーン１２ｂ、１２ｃにおいては、スキャンイン２，３、スキャンアウト２，３および内部回路２０ｂ、２０ｃとなることを除いて同じ構成である。
【０００６】
図２に示す半導体装置３０では、スキャンチェーン１２ｂにおいて、初段のスキャンセル１４ａのフリップフロップ１８の出力信号が断線し、２段目のスキャンセル１４ｂのマルチプレクサ１６の入力端子１が電源にショートされた故障（スタックアット１故障）がある場合を例に挙げて説明する。
【０００７】
半導体装置３０において、スキャンイネーブル信号をイネーブル状態とし、例えばスキャンイン１からデータをシフト入力してスキャンアウト１からシフト出力する。これにより、スキャンイン１から入力したデータと４段シフトした後にスキャンアウト１から出力されるデータが一致すれば、スキャンチェーン１２ａには故障がないと判断することができる。また、不一致があれば、スキャンチェーン１２ａのどこかに故障があると判断することができる。
【０００８】
例えば、スキャンチェーン１２ｂのスキャンイン２から‘００１１’というデータをシフト入力したとしても、４段シフトした後にスキャンアウト２からシフト出力されるデータは、‘１１１１’となるので、入力したデータと出力されるデータとの間に不一致が生じる。
【０００９】
また、スキャンチェーン１２ｃについても同様にして、故障の有無を検出することができる。
【００１０】
しかし、従来の半導体装置３０では、スキャンチェーンにおける故障の有無は判断できるが、スキャンチェーンのどこに故障があるのかまでは特定することができないという問題があった。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、スキャンチェーンにおける故障の有無だけではなく、その故障位置を正確に特定することができる半導体装置の故障位置特定方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、それぞれ独立に設けられたスキャンイネーブル信号によって制御される前段および後段のスキャンチェーンを備える半導体装置において、
前記前段のスキャンチェーンのスキャンイネーブル信号をイネーブル状態、かつ前記後段のスキャンチェーンのスキャンイネーブル信号をディスエーブル状態にし、前記前段のスキャンチェーンのスキャンインからデータをシフト入力して当該前段のスキャンチェーンにデータを設定し、前記後段のスキャンチェーンにはデータを設定せず、
この前段のスキャンチェーンから出力されるデータによって動作した内部回路から出力されるデータを前記後段のスキャンチェーンに保持し、
前記後段のスキャンチェーンのスキャンイネーブル信号をイネーブル状態にして、当該後段のスキャンチェーンに保持したデータをスキャンアウトからシフト出力することを特徴とする半導体装置の故障位置特定方法を提供するものである。
【００１３】
ここで、前記後段のスキャンチェーンから出力される信号が前記内部回路にフィードバックされることが好ましい。
【００１４】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置の故障位置特定方法を詳細に説明する。
【００１５】
図１は、本発明に係る半導体装置の一実施形態の構成概略図である。
同図に示す半導体装置１０は、それぞれ独立に設けられたスキャンイネーブル信号１，２，３によって制御される３本のスキャンチェーン１２ａ、１２ｂ、１２ｃを備えている。図中右端にスキャンチェーン１２ａが配置され、中央にスキャンチェーン１２ｂが配置され、左端にスキャンチェーン１２ｃが配置されている。
【００１６】
スキャンチェーン１２ａを代表例として説明すると、スキャンチェーン１２ａは、チェーン状に接続された４段のスキャンセル１４ａ、１４ｂ、１４ｃ、１４ｄを備えている。図中最上部に初段のスキャンセル１４ａが配置され、以下順に下側へ向かってスキャンセル１４ｂ、１４ｃ、１４ｄが配置されている。また、各々のスキャンセル１４ａ、１４ｂ、１４ｃ、１４ｄは、マルチプレクサ１６とフリップフロップ１８により構成されている。
【００１７】
各々のスキャンセル１４ａ、１４ｂ、１４ｃ、１４ｄにおいて、マルチプレクサ１６の入力端子０には内部回路（ｌｏｇｉｃ）２０ａの出力信号がそれぞれ入力されている。初段のスキャンセル１４ａのマルチプレクサ１６の入力端子１にはスキャンイン１が入力され、２段目〜４段目のスキャンセル１４ｂ、１４ｃ、１４ｄのマルチプレクサ１６の入力端子１には、前段のスキャンセル１４ａ、１４ｂ，１４ｃのフリップフロップ１８の出力信号が入力されている。
【００１８】
また、全てのスキャンセル１４ａ、１４ｂ、１４ｃ、１４ｄのマルチプレクサ１６の選択入力端子にはスキャンイネーブル信号１が共通に入力され、マルチプレクサ１６の出力信号は、各々対応するフリップフロップ１８のデータ入力端子に入力されている。また、４段目のスキャンセル１４ｄのフリップフロップ１８の出力信号はスキャンアウト１として出力されている。
【００１９】
なお、スキャンチェーン１２ｂ、１２ｃについても、スキャンチェーン１２ａにおけるスキャンイン１、スキャンアウト１、スキャンイネーブル信号１および内部回路２０ａが、それぞれスキャンチェーン１２ｂ、１２ｃにおいては、スキャンイン２，３、スキャンアウト２，３、スキャンイネーブル信号２，３および内部回路２０ｂ、２０ｃとなることを除いて同じ構成である。
【００２０】
本実施形態の半導体装置１０では、スキャンチェーン１２ｂにおいて、初段のスキャンセル１４ａのフリップフロップ１８の出力信号が断線し、２段目のスキャンセル１４ｂのマルチプレクサ１６の入力端子１が電源にショートされた故障（スタックアット１故障）がある場合を例に挙げて説明する。
【００２１】
半導体装置１０において、スキャンチェーン１２ａのスキャンイネーブル信号１をイネーブル状態とし、スキャンイン１からデータをシフト入力してスキャンアウト１からシフト出力する。これにより、スキャンイン１から入力したデータと４段シフトした後にスキャンアウト１から出力されるデータが一致すれば、スキャンチェーン１２ａには故障がないと判断することができる。また、不一致があれば、スキャンチェーン１２ａのどこかに故障があると判断することができる。
【００２２】
また、スキャンチェーン１２ｂ、１２ｃについても同様にして、故障の有無を検出することができる。
【００２３】
本実施形態では、スキャンチェーン１２ｂのスキャンセル１４ａとスキャンセル１４ｂとの間の接続に故障があるため、この時点ではスキャンチェーン１２ｂに故障があるということだけが分かる。例えば、スキャンチェーン１２ｂのスキャンイン２から‘００１１’というデータをシフト入力したとしても、４段シフトした後にスキャンアウト２からシフト出力されるデータは、‘１１１１’となり、入力したデータと出力されるデータとの間に不一致が生じる。
【００２４】
次に、スキャンチェーン１２ｂの故障個所を特定するために、スキャンチェーン１２ｃのスキャンイネーブル信号３をイネーブル状態、かつスキャンチェーン１２ｂのスキャンイネーブル信号２をディスエーブル状態とし、スキャンチェーン１２ｃのスキャンイン３からデータをシフト入力して、スキャンチェーン１２ｃにデータを設定する。この時、スキャンチェーン１２ｂにおける設定データは不定となる。
【００２５】
続いて、前段のスキャンチェーン１２ｃから出力されるデータによって動作した内部回路２０ｂから出力されるデータを後段のスキャンチェーン１２ｂに保持（キャプチャー）する。その後、スキャンチェーン１２ｂのスキャンイネーブル信号２をイネーブル状態とし、スキャンチェーン１２ｂに保持されているデータをスキャンアウト２からシフト出力する。
【００２６】
これにより、２段目〜４段目のスキャンセル１４ｂ、１４ｃ、１４ｄから出力されるデータは、その出力期待値と一致する。これに対し、初段のスキャンセル１４ａから出力されるデータは、その出力期待値に関係なく‘１’となるため、スキャンセル１４ａの出力信号自身もしくはスキャンセル１４ａとスキャンセル１４ｂとの間の接続に故障があると判断することができる。すなわち、故障個所を特定することができる。
【００２７】
図１に示す半導体装置１０では、説明を容易にするために図示を省略しているが、実際の半導体装置では、例えばスキャンチェーン１２ｂから出力される信号が内部回路２０ｂにフィードバックされる場合がある。
【００２８】
図２に示す従来の半導体装置３０では、スキャンイネーブル信号が３つのスキャンチェーン１２ａ、１２ｂ、１２ｃの間で共通に接続されているため、スキャンチェーン１２ｃのスキャンイン３からデータをシフト入力してスキャンチェーン１２ｃにデータを設定する時同時に、スキャンチェーン１２ｂのスキャンイン２からもデータがシフト入力され、スキャンチェーン１２ｂにもデータが設定される。
【００２９】
この場合、例えば‘００１１’というデータをスキャンチェーン１２ｂに設定しようとしても実際には‘１１１１’というデータが設定されてしまう。また、テストパターンの自動生成ツールは、スキャンチェーン１２ｂに‘００１１’というデータが設定されているものとしてテストパターンを自動生成する。このため、内部回路２０ｂから出力されるデータをスキャンチェーン１２ｂに保持し、これをスキャンアウト２からシフト出力すると、故障個所とは関係のない３段目および４段目のスキャンセル１４ｃ、１４ｄから出力されるデータも、その出力期待値と不一致が生じる。
【００３０】
従って、従来の半導体装置３０では、故障個所を正確に特定できないばかりか、故障個所とは関係のない個所に故障があると誤って判断してしまう恐れがある。
【００３１】
これに対し、本実施形態の半導体装置１０では、スキャンチェーン１２ｃのスキャンイン３からデータをシフト入力してスキャンチェーン１２ｃにデータを設定する場合、スキャンチェーン１２ｂのスキャンイネーブル信号２をディスエーブル状態にするため、スキャンチェーン１２ｂにはデータが設定されず、その出力信号は不定となる。
【００３２】
従って、テストパターンの自動生成ツールは、スキャンチェーン１２ｂの出力信号が不定であるものとして、その出力期待値が不定であるテストパターンを作成するため、３段目および４段目のスキャンセル１４ｃ、１４ｄから出力されるデータが、その出力期待値と不一致することはない。
【００３３】
また、内部回路２０ｂから出力されるデータをスキャンチェーン１２ｂに保持し、スキャンアウト２からスキャンチェーン１２ｂに保持されたデータをシフト出力した場合、その出力期待値と一致するデータ出力を得ることができる。また、スキャンチェーン１２ｂのスキャンセル１４ａから出力されるデータは、その出力期待値に関係なく常に‘１’になるため、スキャンセル１４ａの出力もしくはスキャンセル１４ａとスキャンセル１４ｂとの間の接続に故障があると判断することができる。
【００３４】
なお、スキャンチェーン１２ｂから出力されるデータが不定の場合、この不定のデータがフィードバックされる内部回路２０ｂから出力されるデータが不定になる場合もあり得る。しかし、例えばＡＮＤゲートの場合は、一方の入力信号が不定であっても他方の入力が‘０’であれば、その出力信号は‘０’に確定する。また、ＯＲゲートの場合は一方の入力信号が‘１’であれば、その出力信号は‘１’に確定する。
【００３５】
また、テストパターンの自動生成ツールは、故障検出率を上げるために、内部回路２０ｂから出力されるデータが‘１’および‘０’の両方の状態が出現するようにテストパターンを自動生成する。したがって、スキャンチェーン１２ｂの出力信号が内部回路２０ｂにフィードバックされるような回路構成の場合に、スキャンチェーン１２ｂの出力信号を不定の状態にしたとしても何ら問題はなく、正しくテストを行って故障個所を正確に特定することが可能である。
【００３６】
なお、スキャンチェーンは２つ以上いくつ備えられていてもよい。また、スキャンセルの段数も何段でもよいし、それぞれのスキャンチェーンはスキャンセルの段数が異なっていてもよい。また、スキャンイネーブル信号は、半導体装置の外部ピンから直接入力してもよいし、あるいは半導体装置の内部レジスタ等から供給してもよく、それぞれのスキャンチェーンを独立に制御可能に構成されていれば何ら制限はない。
【００３７】
また、上記実施形態では、スタックアット１故障がある場合を想定し、その故障個所を特定する例を挙げて説明したが、本発明では、スタックアット０故障も同様にその故障個所を特定可能である。また、故障の発生個所も何ら制限的ではなく、スキャンチェーンのどこに故障があっても、その故障個所を正確に特定することができる。
【００３８】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置の故障位置特定方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００３９】
【発明の効果】
以上詳細に説明した様に、本発明によれば、スキャンチェーン毎にスキャンイネーブル信号を設け、それぞれのスキャンチェーンを個別に制御可能にするという簡単な回路変更を行うだけで、スキャンチェーンにおける故障の有無はもちろん、その故障個所も正確に特定することができるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態の構成概略図である。
【図２】従来の半導体装置の一例の構成概略図である。
【符号の説明】
１０，３０半導体装置
１２ａ、１２ｂ、１２ｃスキャンチェーン
１４ａ、１４ｂ、１４ｃ、１４ｄスキャンセル
１６マルチプレクサ
１８フリップフロップ
２０ａ、２０ｂ、２０ｃ内部回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for identifying a failure position in a scan chain of a semiconductor device including the scan chain.
[0002]
[Prior art]
FIG. 2 is a schematic configuration diagram of an example of a conventional semiconductor device.
The semiconductor device 30 shown in the figure includes three scan chains 12a, 12b, and 12c controlled by a common scan enable signal. The scan chain 12a will be described as a representative example. The scan chain 12a includes four stages of scan cells 14a, 14b, 14c, and 14d connected in a chain shape. Each scan cell 14 a, 14 b, 14 c, 14 d is composed of a multiplexer 16 and a flip-flop 18.
[0003]
In each of the scan cells 14a, 14b, 14c, and 14d, the output signal of the internal circuit (logic) 20a is input to the input terminal 0 of the multiplexer 16, respectively. The scan-in 1 is input to the input terminal 1 of the multiplexer 16 of the first stage scan cell 14a, and the previous scan cell is input to the input terminal 1 of the multiplexers 16b, 14c, and 14d of the second to fourth stages. Output signals of the flip-flop 18 of 14a, 14b, 14c are inputted.
[0004]
A scan enable signal is commonly input to the selection input terminals of the multiplexers 16 of all the scan cells 14a, 14b, 14c, and 14d of the scan chains 12a, 12b, and 12c. The output signal of the multiplexer 16 is input to the data input terminal of the corresponding flip-flop 18, and the output signal of the flip-flop 18 of the fourth stage scan cell 14 d is output as scan-out 1.
[0005]
The scan chains 12b and 12c also have scan-in 1, scan-out 1 and internal circuit 20a in the scan chain 12a, and scan-in 2 and 3, scan-outs 2 and 3 and internal circuits in the scan chains 12b and 12c, respectively. It is the same structure except becoming 20b and 20c.
[0006]
In the semiconductor device 30 shown in FIG. 2, in the scan chain 12b, the output signal of the flip-flop 18 of the first stage scan cell 14a is disconnected, and the input terminal 1 of the multiplexer 16 of the second stage scan cell 14b is short-circuited to the power source. A case where there is a failure (stack at 1 failure) will be described as an example.
[0007]
In the semiconductor device 30, the scan enable signal is enabled, for example, data is shifted in from scan-in 1 and shifted out from scan-out 1. Accordingly, if the data input from the scan-in 1 matches the data output from the scan-out 1 after shifting by four stages, it can be determined that there is no failure in the scan chain 12a. If there is a mismatch, it can be determined that there is a failure somewhere in the scan chain 12a.
[0008]
For example, even if the data “0011” is input from the scan-in 2 of the scan chain 12b, the data shifted out from the scan-out 2 after shifting by four stages becomes “1111”. Discrepancies occur with the data being processed.
[0009]
Similarly, the presence or absence of a failure can be detected for the scan chain 12c.
[0010]
However, the conventional semiconductor device 30 has a problem that it can be determined whether or not there is a failure in the scan chain, but it cannot be specified where the failure is in the scan chain.
[0011]
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION An object of the present invention is to provide a fault location specifying method for a semiconductor device , which can solve the problems based on the prior art and can accurately specify not only the presence or absence of a fault in a scan chain but also the fault location. is there.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a semiconductor device including a front-stage and a rear-stage scan chain controlled by independently provided scan enable signals.
The scan enable signal of the preceding scan chain is enabled, and the scan enable signal of the subsequent scan chain is disabled, and data is shifted in from the scan-in of the preceding scan chain to the preceding scan chain. Set the data, do not set the data in the subsequent scan chain,
The data output from the internal circuit operated by the data output from the preceding scan chain is held in the subsequent scan chain,
According to another aspect of the present invention, there is provided a method for identifying a failure position of a semiconductor device, wherein a scan enable signal of the subsequent scan chain is enabled and data held in the subsequent scan chain is shifted out from scan-out .
[0013]
Here, it is preferable that a signal output from the subsequent scan chain is fed back to the internal circuit.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a method for specifying a fault location of a semiconductor device according to the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.
[0015]
Figure 1 is a block schematic diagram of one embodiment of a semiconductor device according to the present invention.
The semiconductor device 10 shown in FIG. 1 includes three scan chains 12a, 12b, and 12c controlled by scan enable signals 1, 2, and 3 that are provided independently. In the figure, a scan chain 12a is arranged at the right end, a scan chain 12b is arranged at the center, and a scan chain 12c is arranged at the left end.
[0016]
The scan chain 12a will be described as a representative example. The scan chain 12a includes four stages of scan cells 14a, 14b, 14c, and 14d connected in a chain shape. The first-stage scan cell 14a is arranged at the top of the figure, and the scan cells 14b, 14c, and 14d are arranged in the following order in the following order. Each scan cell 14 a, 14 b, 14 c, 14 d is composed of a multiplexer 16 and a flip-flop 18.
[0017]
In each of the scan cells 14a, 14b, 14c, and 14d, the output signal of the internal circuit (logic) 20a is input to the input terminal 0 of the multiplexer 16, respectively. The scan-in 1 is input to the input terminal 1 of the multiplexer 16 of the first stage scan cell 14a, and the previous scan cell is input to the input terminal 1 of the multiplexers 16b, 14c, and 14d of the second to fourth stages. Output signals of the flip-flop 18 of 14a, 14b, 14c are inputted.
[0018]
Further, the scan enable signal 1 is commonly input to the selection input terminals of the multiplexers 16 of all the scan cells 14a, 14b, 14c, and 14d, and the output signals of the multiplexers 16 are respectively input to the data input terminals of the corresponding flip-flops 18. Have been entered. The output signal from the flip-flop 18 of the fourth stage scan cell 14d is output as scan-out 1.
[0019]
For the scan chains 12b and 12c, the scan-in 1, scan-out 1, scan enable signal 1 and internal circuit 20a in the scan chain 12a are the same as the scan-in 2, 3 and scan-out 2 in the scan chains 12b and 12c, respectively. , 3, the scan enable signals 2 and 3, and the internal circuits 20b and 20c.
[0020]
In the semiconductor device 10 of this embodiment, in the scan chain 12b, the output signal of the flip-flop 18 of the first stage scan cell 14a is disconnected, and the input terminal 1 of the multiplexer 16 of the second stage scan cell 14b is short-circuited to the power source. A case where there is a failure (stack at 1 failure) will be described as an example.
[0021]
In the semiconductor device 10, the scan enable signal 1 of the scan chain 12 a is enabled, data is shifted-in from the scan-in 1 and shifted out from the scan-out 1. Accordingly, if the data input from the scan-in 1 matches the data output from the scan-out 1 after shifting by four stages, it can be determined that there is no failure in the scan chain 12a. If there is a mismatch, it can be determined that there is a failure somewhere in the scan chain 12a.
[0022]
Similarly, the presence or absence of a failure can be detected for the scan chains 12b and 12c.
[0023]
In the present embodiment, since there is a failure in the connection between the scan cell 14a and the scan cell 14b of the scan chain 12b, it can be understood only that the scan chain 12b has a failure at this point. For example, even if the data “0011” is input from the scan-in 2 of the scan chain 12b, the data shifted out from the scan-out 2 after shifting by four stages becomes “1111” and is output as the input data. There is a discrepancy between the data.
[0024]
Next, in order to identify the fault location of the scan chain 12b, the scan enable signal 3 of the scan chain 12c is enabled and the scan enable signal 2 of the scan chain 12b is disabled, and the scan in 3 of the scan chain 12c is started. Data is shifted in and set in the scan chain 12c. At this time, the setting data in the scan chain 12b is indefinite.
[0025]
Subsequently, the data output from the internal circuit 20b operated by the data output from the preceding scan chain 12c is held (captured) in the subsequent scan chain 12b. Thereafter, the scan enable signal 2 of the scan chain 12b is enabled, and the data held in the scan chain 12b is shifted out from the scan out 2.
[0026]
As a result, the data output from the second to fourth stages of scan cells 14b, 14c, and 14d match the expected output value. On the other hand, since the data output from the first stage scan cell 14a is “1” regardless of the expected output value, the output signal itself of the scan cell 14a or the connection between the scan cell 14a and the scan cell 14b. It can be determined that there is a malfunction. That is, it is possible to specify the failure location.
[0027]
In the semiconductor device 10 shown in FIG. 1, illustration is omitted for ease of explanation, but in an actual semiconductor device, for example, a signal output from the scan chain 12b may be fed back to the internal circuit 20b. .
[0028]
In the conventional semiconductor device 30 shown in FIG. 2, since the scan enable signal is commonly connected between the three scan chains 12a, 12b, and 12c, the data is shifted from the scan-in 3 of the scan chain 12c and scanned. At the same time when data is set in the chain 12c, data is also shifted in from the scan-in 2 of the scan chain 12b, and data is also set in the scan chain 12b.
[0029]
In this case, for example, even if data “0011” is set in the scan chain 12b, data “1111” is actually set. Further, the test pattern automatic generation tool automatically generates a test pattern on the assumption that data “0011” is set in the scan chain 12b. For this reason, if the data output from the internal circuit 20b is held in the scan chain 12b and is shifted out from the scan out 2, the third and fourth scan cells 14c and 14d, which are not related to the failure location, are used. The output data also does not match the expected output value.
[0030]
Therefore, the conventional semiconductor device 30 may not only correctly identify the failure location, but may erroneously determine that there is a failure at a location unrelated to the failure location.
[0031]
On the other hand, in the semiconductor device 10 of the present embodiment, when the data is shift-input from the scan-in 3 of the scan chain 12c and the data is set in the scan chain 12c, the scan enable signal 2 of the scan chain 12b is disabled. Therefore, no data is set in the scan chain 12b, and the output signal is indefinite.
[0032]
Therefore, since the test pattern automatic generation tool creates a test pattern in which the output expected value of the scan chain 12b is indefinite, assuming that the output signal of the scan chain 12b is indefinite, the third and fourth stage scan cells 14c, The data output from 14d does not match the expected output value.
[0033]
Further, when the data output from the internal circuit 20b is held in the scan chain 12b and the data held in the scan chain 12b is shifted out from the scan-out 2, a data output that matches the expected output value can be obtained. . Since the data output from the scan cell 14a of the scan chain 12b is always “1” regardless of the expected output value, the output of the scan cell 14a or the connection between the scan cell 14a and the scan cell 14b. It can be determined that there is a failure.
[0034]
When the data output from the scan chain 12b is indefinite, the data output from the internal circuit 20b to which the indefinite data is fed back may be indefinite. However, in the case of an AND gate, for example, even if one input signal is indefinite, if the other input is “0”, the output signal is fixed to “0”. In the case of an OR gate, if one input signal is “1”, the output signal is determined to be “1”.
[0035]
Further, the test pattern automatic generation tool automatically generates a test pattern so that the data output from the internal circuit 20b appears in both the state of “1” and “0” in order to increase the failure detection rate. Therefore, in the case of a circuit configuration in which the output signal of the scan chain 12b is fed back to the internal circuit 20b, there is no problem even if the output signal of the scan chain 12b is in an indefinite state. Can be accurately identified.
[0036]
Any number of two or more scan chains may be provided. The number of scan cell stages may be any number, and each scan chain may have a different number of scan cell stages. Further, the scan enable signal may be directly input from an external pin of the semiconductor device or may be supplied from an internal register of the semiconductor device or the like as long as each scan chain can be controlled independently. There are no restrictions.
[0037]
In the above embodiment, the case where there is a stack at 1 failure is assumed and an example of specifying the failure location has been described. However, in the present invention, the failure location can also be specified for the stack at 0 failure. is there. Further, the location of the failure is not limited at all, and the failure location can be accurately identified no matter where the failure is in the scan chain.
[0038]
The present invention is basically as described above.
As described above, the fault location method for a semiconductor device according to the present invention has been described in detail. However, the present invention is not limited to the above embodiment, and various improvements and modifications may be made without departing from the gist of the present invention. Of course.
[0039]
【The invention's effect】
As described above in detail, according to the present invention, a scan enable signal is provided for each scan chain, and each scan chain can be controlled individually. There is an effect that the failure location can be accurately specified as well as the presence or absence.
[Brief description of the drawings]
1 is a configuration schematic diagram of an embodiment of a semiconductor device according to the present invention.
FIG. 2 is a schematic configuration diagram of an example of a conventional semiconductor device.
[Explanation of symbols]
10, 30 Semiconductor devices 12a, 12b, 12c Scan chains 14a, 14b, 14c, 14d Scan cell 16 Multiplexer 18 Flip-flops 20a, 20b, 20c Internal circuit

Claims

In a semiconductor device including a front-stage and a rear-stage scan chain controlled by independently provided scan enable signals,
The scan enable signal of the preceding scan chain is enabled, and the scan enable signal of the subsequent scan chain is disabled, and data is shifted in from the scan-in of the preceding scan chain to enter the preceding scan chain. Set the data, do not set the data in the subsequent scan chain,
The data output from the internal circuit operated by the data output from the preceding scan chain is held in the subsequent scan chain,
A fault location specifying method for a semiconductor device, wherein a scan enable signal of the subsequent scan chain is enabled, and data held in the subsequent scan chain is shifted out from scan-out.

2. The fault location method for a semiconductor device according to claim 1, wherein a signal output from the subsequent scan chain is fed back to the internal circuit .