JP4106851B2

JP4106851B2 - Link layer device with test circuit and physical layer device with test circuit

Info

Publication number: JP4106851B2
Application number: JP2000103840A
Authority: JP
Inventors: 隆央小川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-04-05
Filing date: 2000-04-05
Publication date: 2008-06-25
Anticipated expiration: 2020-04-05
Also published as: JP2001289913A

Description

【０００１】
【発明の属する技術分野】
本発明は、テスト回路を有するテスト回路付きリンク層デバイス、およびテスト回路付き物理層デバイスに関し、例えばＩＥＥＥ１３９４インターフェースのリンク層デバイスや物理層デバイスなどに適用されるものである。
【０００２】
【従来の技術】
従来、例えばＩＥＥＥ１３９４インターフェースの物理層デバイスやリンク層デバイスは、一般に独立に構成されている。
【０００３】
そして、例えばリンク層デバイスから物理層デバイスに対して、データ、制御信号、リンクリクエスト信号など各種の信号が転送され、その各信号とシステムクロックとの遅れなどが、ＡＣタイミング規格としてＩＥＥＥ１３９４規格で規定されている。
【０００４】
【発明が解決しようとする課題】
ところで、従来、そのようなＡＣタイミング規格の測定は、リンク層デバイスまたは物理層デバイスを単体で行うことができないという不都合があった。
【０００５】
この不都合を解消するには、図８に示すように、独立に構成されるリンク層デバイス１と物理層デバイス２を、ＣＰＵ３、ＲＡＭ４、ＲＯＭ５などと一体に組に合わせて、ＩＥＥＥ１３９４システムＡにする必要がある。さらに、そのシステムＡは、ＩＥＥＥ１３９４ケーブル６を介して物理層デバイス７などからなるターゲットシステムＢに接続する必要がある。そして、従来は、ＩＥＥＥ１３９４システムの状態でリンク層デバイスや物理層デバイスを動作させ、ＡＣタイミング規格の測定を行う必要があった。
【０００６】
しかし、従来は、システムレベルで動作させるために、専用の評価ボード、ソフトウェア、および通信相手となるターゲットシステムが必要となる上に、評価環境を構築するための工数やコスト期間が大きくなるというような不都合があった。また、その測定のために、温度、電源電圧等の測定結果に影響を与える各種の条件を変えることが困難であった。
【０００７】
そこで、本発明の第１の目的は、上記の点に鑑み、リンク層デバイス単体でＡＣタイミング測定ができるようにし、これにより従来の不都合を解消でき、かつ、汎用ボードを使用して温度、電源電圧等の測定条件を変えてその測定できるようにしたテスト回路付きリンク層デバイスを提供することにある。
【０００８】
また、本発明の第２の目的は、上記の点に鑑み、物理層デバイス単体でＡＣタイミング測定ができるようにし、これにより従来の不都合を解消でき、かつ、汎用ボードを使用して温度、電源電圧等の測定条件を変えてその測定できるようにしたテスト回路付き物理層デバイスを提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決し、本発明の第１の目的を達成するために、請求項１から請求項５に記載の各発明は以下のように構成した。
【００１０】
すなわち、請求項１に記載の発明は、物理層デバイスとデータの授受が可能な物理層インタ−フェースを少なくとも備えたリンク層デバイスにおいて、送信すべきパケットを生成するパケット生成手段と、前記パケット生成手段のパケットの生成を制御する制御手段と、テストモードが設定されたときに、テスト信号を発生して前記制御手段に出力するテスト信号発生手段と、を備え、前記制御手段は、前記テスト信号を受けたときに、前記送信すべきパケットとして所定のクロックに同期するサイクル・スタート・パケットを生成し、これを前記物理層インターフェースに出力するように、前記パケット生成手段の動作を制御することを特徴とするものである。
【００１１】
請求項２に記載の発明は、請求項１に記載のテスト回路付きリンク層デバイスにおいて、前記物理層インタ−フェースは、データを送信するためのｎ個のドライバを有し、かつ、前記テスト信号を受けたときに、前記パケット生成手段からの前記サイクル・スタート・パケットに基づいて前記ｎ個のドライバに供給するテストデータをそれぞれ生成し、この各生成テストデータを前記各ドライバに出力するテストデータ生成手段を、さらに備えたことを特徴とするものである。
請求項３に記載の発明は、請求項１または請求項２に記載のテスト回路付きリンク層デバイスにおいて、前記リンク層デバイスは、ＩＥＥＥ１３９４インターフェースのリンク層デバイスであることを特徴とするものである。
【００１５】
このような構成の請求項１〜３に記載の発明によれば、簡易な構成によりリンク層デバイス単体でＡＣタイミング測定ができる上に、汎用ボードを使用して温度、電源電圧等の測定条件を変えてその測定ができる。
【００１８】
請求項４に記載の発明は、物理層デバイスとデータの授受が可能な物理層インタ−フェースを少なくとも備えたリンク層デバイスにおいて、選択信号が入力されたときに、前記選択信号に基づいて所定のパターンからなるテストデータを所定のクロックに同期して発生するテストデータ発生手段と、テスト信号が入力されたときに、前記テスト信号に基づいて前記テストデータ発生手段が発生するテストデータを前記物理層インターフェースに選択出力するセレクタ手段と、を備えたことを特徴とするものである。
請求項５に記載の発明は、請求項４に記載のテスト回路付きリンク層デバイスにおいて、前記リンク層デバイスは、ＩＥＥＥ１３９４インターフェースのリンク層デバイスであることを特徴とするものである。
【００１９】
次に、本発明の第２の目的を達成するために、請求項６、７に記載の各発明は以下のように構成した。
【００２０】
すなわち、請求項６に記載の発明は、リンク層デバイスとデータの授受が可能なリンク層インターフェースを少なくとも備えた物理層デバイスにおいて、選択信号が入力されたときに、前記選択信号に基づいて所定のパターンからなるテストデータを所定のクロックに同期して発生するテストデータ発生手段と、テスト信号が入力されたときに、前記テスト信号に基づいて前記テストデータ発生手段が発生するテストデータを前記リンク層インターフェースに選択出力するセレクタ手段と、を備えたことを特徴とするものである。
請求項７に記載の発明は、請求項６に記載のテスト回路付き物理層デバイスにおいて、前記物理層デバイスは、ＩＥＥＥ１３９４インターフェースの物理層デバイスであることを特徴とするものである。
【００２１】
このような構成の請求項６、７に記載の発明によれば、物理層デバイス単体でＡＣタイミング測定がテストができる上に、汎用ボードを使用して温度、電源電圧等の測定条件を変えてその測定ができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【００２５】
本発明のテスト回路付きリンク層デバイスの第１実施形態の構成について、図１を参照して説明する。
【００２６】
図１は、第１実施形態のテスト回路付きリンク層デバイスを、ＩＥＥＥ１３９４インターフェースのリンク層デバイスに適用したブロック図である。
【００２７】
このリンク層デバイス１１は、図１に示すように、ポート・インターフェース１２、ＤＭＡ（ダイレクト・メモリ・アクセス）回路１３、メモリ１４、シーケンサ１５、ＣＰＵインターフェース１６、サイクルタイマ／モニタ１７、送信回路１８、受信回路１９、物理層シンターフェース２０を備えるとともに、テスト時に使用するテスト回路２１を備えている。
【００２８】
ポート・インターフェース１２は、このリンク層デバイス１１が使用される機器（例えばプリンタなど）との間でデータの授受を行うようになっている。ＤＭＡ回路１３は、メモリ１４と送信回路１８などの間でデータの転送を直接行うように制御するようになっている。
【００２９】
メモリ１４は、送信回路１８に転送するデータを記憶したり、受信回路からの受信データを記憶したりするものであり、その記憶はＤＭＡ回路１３の制御により行うようになっている。シーケンサ１５は、通常動作時には所定の手順により各部を制御するとともに、テストモードが設定されると、後述のようにテスト動作を行うようになっている。
【００３０】
サイクルタイマ／モニタ１７は、送信回路１８の送信にかかるサイクルタイマと、受信回路１９の受信にかかるサイクルモニタから構成されている。送信回路１８は、サイクルタイマ／モニタ１７と連係して送信すべきパケットデータを生成するようになっている。受信回路１９は、物理層インターフェース２０からの受信データに基づき、サイクルタイマ／モニタ１７と連係してパケットデータを生成するようになっている。
【００３１】
物理層インターフェース２０は、物理層デバイスのリンク層インターフェース（図示せず）と電気的に接続し、そのリンク層インターフェースとデータの授受を行うようになっている。テスト回路２１は、外部からテストモードが設定されると、テストの開始を示すテスト信号を生成してこれをシーケンサ１５に出力するようになっている。
【００３２】
次に、このような構成からなる第１実施形態にかかるリンク層デバイス１１のテストモード時の動作の一例について、図１〜図３を参照して説明する。
【００３３】
この場合には、リンク層デバイス１１を汎用ボードにセットするとともに、システムクロック端子４４にシステムクロックＳＣｌｋを供給する。
【００３４】
この状態で外部からテストモードを設定すると、テスト回路２１がテストの開始を示すテスト信号Ｔｅｓｔを発生し、このテスト信号がシーケンサ１５に供給される。
【００３５】
シーケンサ１５は、そのテスト信号に基づき、送信回路１８がサイクルタイマ／モニタ１７と連係して周期的にサイクル・スタート・パケットを生成するように制御する。この結果、送信回路１８は、図２（Ａ）に示すようなシステムクロックＳＣｌｋに同期してサイクル・スタート・パケットを生成する。この生成サイクル・スタート・パケットは、ＩＥＥＥ１３９４規格で規定されるものであり、図２（Ｂ）〜（Ｄ）に示すように、リンクリクエスト信号ＬＲｅｑ、制御信号Ｃｔｌ、およびデータＤ（０：１）とからなる。
【００３６】
そのリンクリクエスト信号ＬＲｅｑ、制御信号Ｃｔｌ、およびデータＤ（０：１）は、物理層インターフェース２０の対応する各ドライバ（図示せず）に供給される。その結果、リンクリクエスト信号端子４３からはリンクリクエスト信号ＬＲｅｑ、制御信号端子４１、４２からは制御信号Ｃｔｌ、データ端子３０、３１からはデータＤ（０：１）がそれぞれ出力される。
【００３７】
一方、システムクロックＳＣｌｋ、リンクリクエスト信号ＬＲｅｑ、制御信号Ｃｔｌ、およびデータＤ（０：１）は、図示しない測定器に供給される。測定器では、各ＡＣタイミングを測定する。
【００３８】
たとえば、システムクロックＳＣｌｋとクリクエスト信号ＬＲｅｑとは、図３（Ａ）（Ｂ）に示すような関係になる。そこで、システムクロックＳＣｌｋの立ち上がりからリンクリクエスト信号ＬＲｅｑが立ち上がるまでの時間差ｔｄ１、およびシステムクロックＳＣｌｋの立ち上がりからリンクリクエスト信号ＬＲｅｑが立ち下がりまでの時間差ｔｄ２を測定する。これらの時間差ｔｄ１、ｔｄ２は、ＩＥＥＥ１３９４規格に規定され、その許容範囲が規定されているので、その測定値がその許容範囲にあるか否かの判定を行う。
【００３９】
システムクロックＳＣｌｋと制御信号Ｃｔｌとの関係、システムクロックＳＣｌｋとデータＤ（０：１）との関係についても、システムクロックＳＣｌｋとクリクエスト信号ＬＲｅｑとの関係と同様にＩＥＥＥ１３９４規格に規定されているので、その測定を行うとともにその各測定値が許容範囲にあるか否かの判定を行う。
【００４０】
その後、温度、電源電圧の各種の条件を変え、その条件が変わる毎に上記の各測定を繰り返す。
【００４１】
以上説明したように、この第１実施形態では、送信回路１８が生成するサイクル・スタート・パケットを利用するようにした。このため、簡易な構成によりリンク層デバイス１１単体でＡＣタイミング測定ができる上に、汎用ボードを使用して温度、電源電圧等の測定条件を変えてその測定ができる。
【００４２】
従って、第１実施形態によれば、従来のようにシステムレベルで動作させる必要がないので、そのための専用の評価ボード、ソフトウェア、および通信相手となるターゲットシステムが不要となる上に、評価環境を構築するための工数やコスト期間が不要となる。このような利点は、以下の各実施形態でも得られるので、以下ではその説明は省略する。
【００４３】
次に、本発明のテスト回路付きリンク層デバイスの第２実施形態の構成について、図４を参照して説明する。
【００４４】
図４は、第２実施形態のテスト回路付きリンク層デバイスを、ＩＥＥＥ１３９４インターフェースのリンク層デバイスに適用したブロック図である。
【００４５】
上述の第１実施形態は、テスト時に、上記のように送信回路１８がサイクル・スタート・パケットを生成出力するが、そのうちのデータに関しては下位の２ビットしか生成できない。一方、物理層インターフェース２０は、８ビットのデータの送信ができる８個のドライバを備えているので、第１実施形態では上位の６ビットにかかる部分のＡＣタイミング測定ができないという不都合がある。
【００４６】
そこで、この第２実施形態では、その不都合を解消するために、テスト時に、その下位２ビットのデータを利用し、その８個のドライバにデータを出力するようにしたものである。
【００４７】
このため、図４に示す第２実施形態にかかるリンク層デバイス１１Ａは、図１に示す物理層インターフェース２０を、物理層インターフェース２０Ａに置き換えたものである。
【００４８】
なお、このリンク層デバイス１１Ａは、物理層インターフェース２０Ａを除く他の部分の構成は、図１に示すリンク層デバイス１１の構成と同一であるので、同一の構成要素には同一符号を付してその構成の説明は省略する。
【００４９】
次に、物理層インターフェース２０Ａの詳細な構成について、図５を参照して説明する。
【００５０】
この物理層インターフェース２０Ａは、図５に示すように、レシーバ４７とドライバ４８からなる８個のトランシーバ５０〜５７を備え、その各トランシーバ５０〜５７はデータ端子３０〜３７に接続されている。また、トランシーバ５０〜５７の各レシーバ４７は、その受信データＤ０ｉｎ〜Ｄ７ｉｎを受信回路１９に出力するようになっている。さらに、トランシーバ５０〜５７の各ドライバ４８には、送信回路１８からの送信データＤ０ｏｕｔ〜Ｄ７ｏｕｔが入力されるようになっている。さらにまた、トランシーバ５０〜５７の各ドライバ４８には、イネーブル信号Ｄ０ｅｎ〜Ｄ７ｅｎが入力されるようになっている。以上の構成は、図１の物理層インターフェース２０の構成と同様である。
【００５１】
ところが、この物理層インターフェース２０Ａでは、テスト信号Ｔｅｓｔがあったときに、トランシーバ５０、５１のドライバ４８に入力される送信データＤ０ｏｕｔまたはＤ１ｏｕｔを、トランシーバ５２〜５７の各ドライバ４８に選択的に出力するセレクタ６１〜６６を備えている。
【００５２】
また、この物理層インターフェース２０Ａでは、テスト信号Ｔｅｓｔがあったときに、トランシーバ５０、５１のドライバ４８に入力されるイネーブル信号Ｄ０ｅｎまたはＤ１ｅｎを、トランシーバ５２〜５７の各ドライバ４８に選択的に出力するセレクタ７１〜７６を備えている。
【００５３】
セレクタ６１は、２つのアンドゲート６１１、６１２と、オアゲート６１３とから構成されている。アンドゲート６１１は、その一方の入力端子に送信データＤ０ｏｕｔが入力され、その他方の入力端子にはテスト信号Ｔｅｓｔが入力され、その出力はオアゲート６１３の一方の入力端子に入力されるようになっている。アンドゲート６１２は、その一方の入力端子にテスト信号Ｔｅｓｔが反転して入力され、その他方の入力端子には送信データＤ２ｏｕｔが入力され、その出力はオアゲート６１３の他方の入力端子に入力されるようになっている。オアゲート６１３の出力は、トランシーバ５２のドライバ４８に入力されるようになっている。
【００５４】
なお、セレクタ６２〜６６も、セレクタ６１と同様に構成されているので、その説明は省略する。
【００５５】
セレクタ７１は、２つのアンドゲート７１１、７１２と、オアゲート７１３とから構成されている。アンドゲート７１１は、その一方の入力端子にイネーブル信号Ｄ０ｅｎが入力され、その他方の入力端子にはテスト信号Ｔｅｓｔが入力され、その出力はオアゲート７１３の一方の入力端子に入力されるようになっている。アンドゲート７１２は、その一方の入力端子にテスト信号Ｔｅｓｔが反転して入力され、その他方の入力端子にはイネーブル信号Ｄ２ｅｎが入力され、その出力はオアゲート７１３の他方の入力端子に入力されるようになっている。オアゲート７１３の出力は、トランシーバ５２のドライバ４８に入力されるようになっている。
【００５６】
なお、セレクタ７２〜７６も、セレクタ７１と同様に構成されているので、その説明は省略する。
【００５７】
このような構成からなる第２実施形態にかかるリンク層デバイス１１Ａでは、テストモード時には、図１のリンク層デバイス１１と同様に、送信回路１８が、システムクロックＳＣｌｋに同期してサイクル・スタート・パケットを生成する。この生成サイクル・スタート・パケットは、図２（Ｂ）〜（Ｄ）に示すように、リンクリクエスト信号ＬＲｅｑ、制御信号Ｃｔｌ、およびデータＤ（０：１）とからなる。
【００５８】
そのリンクリクエスト信号ＬＲｅｑと制御信号Ｃｔｌとは、物理層インターフェース２０Ａの図示しないドライバにそれぞれ入力され、そのデータＤ（０：１）は、物理層インターフェース２０Ａのトランシーバ５０、５１のドライバ４８に供給される（図５参照）。
【００５９】
また、このとき、図５のセレクタ６１〜６６とセレクタ７１〜７６には、テスト信号Ｔｅｓｔがそれぞれ供給されている。このため、セレクタ６１〜６６は、トランシーバ５０、５１のドライバ４８に入力される送信データＤ０ｏｕｔまたはＤ１ｏｕｔを、トランシーバ５２〜５７の各ドライバ４８に選択的に出力する。また、このとき、セレクタ７１〜７６は、トランシーバ５０、５１のドライバ４８に入力されるイネーブル信号Ｄ０ｅｎまたはＤ１ｅｎを、トランシーバ５２〜５７の各ライバ４８に選択的に出力する。
【００６０】
この結果、トランシーバ５２〜５７の各ドライバ４８からは、データＤ２〜Ｄ７が出力されるので、システムクロックＳＣｌｋとそのデータＤ２〜Ｄ７のＡＣタイミング測定ができる。
【００６１】
以上説明したように、この第２実施形態では、送信回路１８が生成するサイクル・スタート・パケットを利用するとともに、そのサイクル・スタート・パケットによる不都合を補うようにしたので、リンク層デバイス単体でＡＣタイミング測定を行う際の測定精度の向上が図れる。
【００６２】
次に、本発明のテスト回路付きリンク層デバイスの第３実施形態の構成について、図６を参照して説明する。
【００６３】
図６は、第３実施形態のテスト回路付きリンク層デバイスを、ＩＥＥＥ１３９４インターフェースのリンク層デバイスに適用したブロック図である。
【００６４】
この第３実施形態かかるリンク層デバイス１１Ｂは、図６に示すように、送信回路１８と物理層インターフェース２０との間に、テスト時に使用する専用のテスト回路８１を設けるようにしたものである。
【００６５】
テスト回路８１は、各種のパターンからなるテストデータを発生するＲＯＭなどからなるテストデータ発生回路８１１と、そのテストデータ発生回路８１１が発生するテストデータを選択信号により選択するデコーダ８１２と、テスト時にテスト信号によりテストデータ発生回路８１１が発生するテストデータを物理層インターフェース２０に選択出力するセレクタ８１３とを備えている。
【００６６】
なお、このリンク層デバイス１１Ｂは、テスト回路８１を除く他の部分の構成は、図１に示すリンク層デバイス１１の構成と同一であるので、同一の構成要素には同一符号を付してその構成の説明は省略する。
【００６７】
次に、このような構成からなる第３実施形態にかかるリンク層デバイス１１Ｂのテストモード時の動作の一例について、図６を参照して説明する。
【００６８】
この場合には、リンク層デバイス１１Ｂを汎用ボードにセットするとともに、システムクロック端子４４にシステムクロックＳＣｌｋを供給する。
【００６９】
この状態で外部からテストの開始を示すテスト信号と、選択信号が入力されると、テストデータ発生回路８１１は、その選択信号に基づいて所定のパターンからなるテストデータを、システムクロックＳＣｌｋに同期して発生する。このテストデータは、図２（Ｂ）〜（Ｄ）に相当するものである。
【００７０】
このテストデータは、セレクタ８１３で選択されて物理層インターフェース２０に入力され、対応するドライバ（図示せず）からリンクリクエスト信号ＬＲｅｑ、制御信号Ｃｔｌ、およびデータＤ０〜Ｄ７が出力される。そして、システムクロックＳＣｌｋ、リンクリクエスト信号ＬＲｅｑ、制御信号Ｃｔｌ、およびデータＤ１〜Ｄ７は、図示しない測定器に供給される。そこで、測定器では、上記のように各ＡＣタイミングを測定する。
【００７１】
以上説明したように、この第３実施形態では、テストデータを生成する専用のテスト回路８１を備えるようにしたので、リンク層デバイス単体でＡＣタイミング測定がテストができる上に、汎用ボードを使用して温度、電源電圧等の測定条件を変えてその測定ができる。また、テスト回路８１は、任意のパターンのテストデータを生成できるので、条件の異なる測定ができ、その測定精度が向上できる。
【００７２】
次に、本発明のテスト回路付き物理層デバイスの実施形態の構成について、図７を参照して説明する。
【００７３】
図７は、この実施形態のテスト回路付き物理層デバイスを、ＩＥＥＥ１３９４インターフェースの物理層デバイスに適用したブロック図である。
【００７４】
この物理層デバイス９１は、図７に示すように、リンク層インターフェース９２、テスト回路９３、トランスミッタ／エンコーダ９４、レシーバ／デコーダ９５、アービトレーション・ステート・マシン９６、送受信回路９７、定電圧回路９８、クロック生成回路９９を少なくとも備えている。
【００７５】
リンク層インターフェース９２は、物理層デバイス１１等と接続してデータの授受を行うようになっている。
【００７６】
テスト回路９３は、各種のパターンからなるテストデータを発生するＲＯＭなどからなるテストデータ発生回路９３１と、そのテストデータ発生回路９３１が発生するテストデータを選択信号により選択するデコーダ９３２と、テスト信号によりテストデータ発生回路９３１が発生するテストデータをリンク層インターフェース９２に選択出力するセレクタ９３３とを備えている。
【００７７】
トランスミッタ／エンコーダ９４は、送信データをエンコードして送受信回路９７に出力するようになっている。レシーバ／デコーダ９５は、送受信回路９７が受信したデータをデコードしてセレクタ９３３に出力するようになっている。アービトレーション・ステート・マシン９６は、データの送受信の際に各種の調停を行うようになっている。
【００７８】
送受信回路９７は、ＩＥＥＥ１３９４機器との間でケーブルを介してデータの授受を行うようになっている。また、この送受信回路９７は、定電圧回路９８により駆動されるようになっている。クロック生成回路９９は、システムクロックＳＣｌｋを生成し、このシステムクロックＳＣｌｋにより各部が同期動作するようになっている。
【００７９】
次に、このような構成からなる実施形態にかかる物理層デバイス９１のテストモード時の動作の一例について、図６を参照して説明する。
【００８０】
この場合には、物理層デバイス９１を汎用ボードにセットする。この状態で外部からテスト信号と選択信号とが入力されると、テストデータ発生回路９３１は、その選択信号に基づいて所定のパターンからなるテストデータをシステムクロックＳＣｌｋに同期して発生する。このテストデータは、例えば図２（Ｂ）〜（Ｄ）に相当するものである。
【００８１】
このテストデータは、セレクタ９３３で選択されてリンク層インターフェース９２に入力され、対応するドライバ（図示せず）から出力される。そこで、各ドライバから出力される各データとシステムクロックＳＣｌｋとが、図示しない測定器に供給される。そこで、測定器では、上記のように各ＡＣタイミングを測定する。
【００８２】
以上説明したように、この実施形態にかかるテスト回路付き物理層デバイスでは、テストデータを生成する専用のテスト回路９３を備えるようにしたので、物理層デバイス単体でＡＣタイミング測定がテストができる上に、汎用ボードを使用して温度、電源電圧等の測定条件を変えてその測定ができる。また、テスト回路９３は、任意のパターンのテストデータを生成できるので、条件の異なる測定ができ、その測定精度が向上できる。
【００８４】
請求項１〜３にかかる発明によれば、簡易な構成によりリンク層デバイス単体でＡＣタイミング測定ができる上に、汎用ボードを使用して温度、電源電圧等の測定条件を変えてその測定ができる。
【００８５】
また、請求項２、３にかかる発明によれば、サイクル・スタート・パケットに基づいてテストデータを生成するテストデータ生成手段を備えるようにしたので、リンク層デバイス単体でＡＣタイミング測定を行う際の測定精度の向上が図れる。
さらに、請求項４、５にかかる発明によれば、リンク層デバイス単体でＡＣタイミング測定ができる上に、汎用ボードを使用して温度、電源電圧等の測定条件を変えてその測定ができる。
【００８６】
さらにまた、請求項６、７にかかる発明によれば、物理層デバイス単体でＡＣタイミング測定がテストができる上に、汎用ボードを使用して温度、電源電圧等の測定条件を変えてその測定ができる。
【図面の簡単な説明】
【図１】本発明のテスト回路付きリンク層デバイスの第１実施形態を、ＩＥＥＥ１３９４インターフェースのリンク層デバイスに適用したブロック図である。
【図２】サイクル・スタート・パケット使用時のタイミングチャートである。
【図３】図２の部分的な拡大図である。
【図４】本発明のテスト回路付きリンク層デバイスの第２実施形態を、ＩＥＥＥ１３９４インターフェースのリンク層デバイスに適用したブロック図である。
【図５】図４の物理層インターフェースの具体的な構成を示す回路図である。
【図６】本発明のテスト回路付きリンク層デバイスの第３実施形態を、ＩＥＥＥ１３９４インターフェースのリンク層デバイスに適用したブロック図である。
【図７】本発明のテスト回路付き物理層デバイスの実施形態を、ＩＥＥＥ１３９４インターフェースの物理層デバイスに適用したブロック図である。
【図８】従来技術の説明図である。
【符号の説明】
１１、１１Ａ、１１Ｂリンク層デバイス
１５シーケンサ
１７サイクルタイマ／モニタ
１８送信回路
２０、２０Ａ物理層インターフェース
２１テスト回路
４７レシーバ
４８ドライバ
５０〜５７トランシーバ
６１〜６６セレクタ
７１〜７６セレクタ
８１テスト回路
８１１テストデータ発生回路
８１２デコーダ
８１３セレクタ
９１物理層デバイス
９２リンク層インターフェース
９３テスト回路
９３１テストデータ発生回路
９３２デコーダ
９３３セレクタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a link layer device with a test circuit having a test circuit and a physical layer device with a test circuit, and is applied to, for example, a link layer device or a physical layer device of an IEEE1394 interface.
[0002]
[Prior art]
Conventionally, for example, a physical layer device and a link layer device of an IEEE 1394 interface are generally configured independently.
[0003]
For example, various signals such as data, control signals, and link request signals are transferred from the link layer device to the physical layer device, and the delay between each signal and the system clock is defined by the IEEE 1394 standard as an AC timing standard. Has been.
[0004]
[Problems to be solved by the invention]
By the way, conventionally, such AC timing standard measurement has a disadvantage that a link layer device or a physical layer device cannot be performed alone.
[0005]
In order to eliminate this inconvenience, as shown in FIG. 8, the link layer device 1 and the physical layer device 2 that are configured independently are combined with the CPU 3, RAM 4, ROM 5, etc. to form an IEEE 1394 system A. There is a need. Further, the system A needs to be connected to the target system B including the physical layer device 7 and the like via the IEEE 1394 cable 6. Conventionally, it has been necessary to operate the link layer device and the physical layer device in the state of the IEEE 1394 system and to measure the AC timing standard.
[0006]
However, conventionally, in order to operate at the system level, a dedicated evaluation board, software, and a target system as a communication partner are required, and the man-hours and cost period for building the evaluation environment are increased. There was an inconvenience. In addition, for the measurement, it is difficult to change various conditions that affect the measurement results such as temperature and power supply voltage.
[0007]
In view of the above, the first object of the present invention is to enable AC timing measurement with a single link layer device, thereby eliminating the conventional disadvantages, and using a general-purpose board to An object of the present invention is to provide a link layer device with a test circuit in which measurement conditions such as voltage can be changed and measured.
[0008]
A second object of the present invention is to make it possible to measure AC timing with a physical layer device alone in view of the above points, thereby eliminating the conventional disadvantages, and using a general-purpose board to An object of the present invention is to provide a physical layer device with a test circuit in which measurement conditions such as voltage can be changed and measured.
[0009]
[Means for Solving the Problems]
In order to solve the above-described problems and achieve the first object of the present invention, the inventions described in claims 1 to 5 are configured as follows.
[0010]
  That is, the invention according to claim 1 is a link layer device including at least a physical layer interface capable of transferring data to and from the physical layer device.A packet generating means for generating a packet to be transmitted, a control means for controlling the generation of the packet of the packet generating means, and a test signal for generating a test signal and outputting it to the control means when a test mode is set Generating means, and upon receiving the test signal, the control means generates a cycle start packet that is synchronized with a predetermined clock as the packet to be transmitted, and outputs this to the physical layer interface As described above, the operation of the packet generation means is controlled.
[0011]
  The invention according to claim 2 is a link layer device with a test circuit according to claim 1,The physical layer interface has n drivers for transmitting data, and when receiving the test signal, the physical layer interface is based on the cycle start packet from the packet generation means. Test data generation means for generating test data to be supplied to each driver and outputting the generated test data to each driver is further provided..
  According to a third aspect of the present invention, in the link layer device with a test circuit according to the first or second aspect, the link layer device is a link layer device having an IEEE 1394 interface.
[0015]
  According to the invention described in claims 1 to 3 having such a configuration,In addition to being able to measure the AC timing with a single link layer device with a simple configuration, the measurement can be performed by changing measurement conditions such as temperature and power supply voltage using a general-purpose board.
[0018]
  According to a fourth aspect of the present invention, when a selection signal is input to a link layer device having at least a physical layer interface capable of exchanging data with the physical layer device, a predetermined signal is input based on the selection signal. Test data generating means for generating test data consisting of a pattern in synchronization with a predetermined clock; and test data generated by the test data generating means based on the test signal when the test signal is input to the physical layer And selector means for selecting and outputting to the interface.
  According to a fifth aspect of the present invention, in the link layer device with a test circuit according to the fourth aspect, the link layer device is a link layer device of an IEEE1394 interface.
[0019]
  Next, in order to achieve the second object of the present invention,Claims 6 and 7Each invention described in the above was configured as follows.
[0020]
  That is,According to a sixth aspect of the present invention, in a physical layer device having at least a link layer interface capable of transmitting / receiving data to / from a link layer device, when a selection signal is input, a predetermined pattern is generated based on the selection signal. Test data generating means for generating test data in synchronization with a predetermined clock, and test data generated by the test data generating means based on the test signal when the test signal is input to the link layer interface And selector means for selecting and outputting.
  According to a seventh aspect of the present invention, in the physical layer device with a test circuit according to the sixth aspect, the physical layer device is a physical layer device of an IEEE1394 interface.
[0021]
  According to invention of Claim 6 and 7 of such a structure,In addition to being able to test AC timing measurement with a single physical layer device, it is possible to use a general-purpose board to change measurement conditions such as temperature and power supply voltage.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0025]
The configuration of the first embodiment of the link layer device with a test circuit of the present invention will be described with reference to FIG.
[0026]
FIG. 1 is a block diagram in which the link layer device with a test circuit according to the first embodiment is applied to a link layer device with an IEEE1394 interface.
[0027]
As shown in FIG. 1, the link layer device 11 includes a port interface 12, a DMA (direct memory access) circuit 13, a memory 14, a sequencer 15, a CPU interface 16, a cycle timer / monitor 17, a transmission circuit 18, A receiving circuit 19 and a physical layer sinter interface 20 are provided, and a test circuit 21 used for testing is provided.
[0028]
The port interface 12 exchanges data with a device (for example, a printer) in which the link layer device 11 is used. The DMA circuit 13 is controlled to directly transfer data between the memory 14 and the transmission circuit 18.
[0029]
The memory 14 stores data to be transferred to the transmission circuit 18 and stores reception data from the reception circuit, and the storage is performed under the control of the DMA circuit 13. The sequencer 15 controls each part according to a predetermined procedure during normal operation, and performs a test operation as described later when the test mode is set.
[0030]
The cycle timer / monitor 17 includes a cycle timer for transmission by the transmission circuit 18 and a cycle monitor for reception by the reception circuit 19. The transmission circuit 18 generates packet data to be transmitted in cooperation with the cycle timer / monitor 17. The receiving circuit 19 generates packet data in cooperation with the cycle timer / monitor 17 based on the received data from the physical layer interface 20.
[0031]
The physical layer interface 20 is electrically connected to a link layer interface (not shown) of the physical layer device, and exchanges data with the link layer interface. When the test mode is set from the outside, the test circuit 21 generates a test signal indicating the start of the test and outputs it to the sequencer 15.
[0032]
Next, an example of the operation in the test mode of the link layer device 11 according to the first embodiment having such a configuration will be described with reference to FIGS.
[0033]
In this case, the link layer device 11 is set on the general-purpose board and the system clock SClk is supplied to the system clock terminal 44.
[0034]
When the test mode is set from the outside in this state, the test circuit 21 generates a test signal Test indicating the start of the test, and this test signal is supplied to the sequencer 15.
[0035]
Based on the test signal, the sequencer 15 controls the transmission circuit 18 so as to periodically generate a cycle start packet in cooperation with the cycle timer / monitor 17. As a result, the transmission circuit 18 generates a cycle start packet in synchronization with the system clock SClk as shown in FIG. This generation cycle start packet is defined by the IEEE 1394 standard. As shown in FIGS. 2B to 2D, the link request signal LReq, the control signal Ctl, and the data D (0: 1) It consists of.
[0036]
The link request signal LReq, control signal Ctl, and data D (0: 1) are supplied to corresponding drivers (not shown) of the physical layer interface 20. As a result, the link request signal LReq is output from the link request signal terminal 43, the control signal Ctl is output from the control signal terminals 41 and 42, and the data D (0: 1) is output from the data terminals 30 and 31, respectively.
[0037]
On the other hand, the system clock SClk, the link request signal LReq, the control signal Ctl, and the data D (0: 1) are supplied to a measuring device (not shown). The measuring instrument measures each AC timing.
[0038]
For example, the system clock SClk and the request signal LReq have a relationship as shown in FIGS. Therefore, the time difference td1 from the rise of the system clock SClk to the rise of the link request signal LReq and the time difference td2 from the rise of the system clock SClk to the fall of the link request signal LReq are measured. Since these time differences td1 and td2 are defined in the IEEE 1394 standard and the allowable range is specified, it is determined whether or not the measured value is within the allowable range.
[0039]
The relationship between the system clock SClk and the control signal Ctl and the relationship between the system clock SClk and the data D (0: 1) are also defined in the IEEE 1394 standard, as is the relationship between the system clock SClk and the request signal LReq. Then, the measurement is performed and it is determined whether or not each measurement value is within an allowable range.
[0040]
Thereafter, various conditions of temperature and power supply voltage are changed, and each measurement is repeated each time the conditions are changed.
[0041]
As described above, in the first embodiment, the cycle start packet generated by the transmission circuit 18 is used. For this reason, AC timing measurement can be performed with a simple configuration using the link layer device 11 alone, and the measurement can be performed by changing measurement conditions such as temperature and power supply voltage using a general-purpose board.
[0042]
Therefore, according to the first embodiment, since it is not necessary to operate at the system level as in the prior art, a dedicated evaluation board, software, and a target system to be a communication partner are not required, and an evaluation environment is reduced. Man-hours and cost periods for construction are not required. Such an advantage can be obtained in the following embodiments, and therefore the description thereof is omitted below.
[0043]
Next, the configuration of the second embodiment of the link layer device with a test circuit of the present invention will be described with reference to FIG.
[0044]
FIG. 4 is a block diagram in which the link layer device with a test circuit according to the second embodiment is applied to a link layer device with an IEEE1394 interface.
[0045]
In the first embodiment described above, the transmission circuit 18 generates and outputs a cycle start packet as described above during the test, but only the lower two bits can be generated for the data. On the other hand, since the physical layer interface 20 includes eight drivers capable of transmitting 8-bit data, the first embodiment has a disadvantage that the AC timing measurement of the portion related to the upper 6 bits cannot be performed.
[0046]
Therefore, in the second embodiment, in order to eliminate the inconvenience, at the time of the test, the lower 2 bits of data are used and the data are output to the eight drivers.
[0047]
Therefore, the link layer device 11A according to the second embodiment shown in FIG. 4 is obtained by replacing the physical layer interface 20 shown in FIG. 1 with a physical layer interface 20A.
[0048]
The link layer device 11A has the same configuration as that of the link layer device 11 shown in FIG. 1 except for the physical layer interface 20A. The description of the configuration is omitted.
[0049]
Next, a detailed configuration of the physical layer interface 20A will be described with reference to FIG.
[0050]
As shown in FIG. 5, the physical layer interface 20 </ b> A includes eight transceivers 50 to 57 including a receiver 47 and a driver 48, and the transceivers 50 to 57 are connected to data terminals 30 to 37. The receivers 47 of the transceivers 50 to 57 output the received data D0in to D7in to the receiving circuit 19. Further, transmission data D0out to D7out from the transmission circuit 18 are input to the drivers 48 of the transceivers 50 to 57, respectively. Furthermore, enable signals D0en to D7en are input to the drivers 48 of the transceivers 50 to 57, respectively. The above configuration is the same as the configuration of the physical layer interface 20 of FIG.
[0051]
However, in the physical layer interface 20A, when there is a test signal Test, the transmission data D0out or D1out input to the drivers 48 of the transceivers 50 and 51 is selectively output to the drivers 48 of the transceivers 52 to 57. Selectors 61-66 are provided.
[0052]
The physical layer interface 20A selectively outputs the enable signal D0en or D1en input to the drivers 48 of the transceivers 50 and 51 to the drivers 48 of the transceivers 52 to 57 when the test signal Test is received. Selectors 71 to 76 are provided.
[0053]
The selector 61 is composed of two AND gates 611 and 612 and an OR gate 613. In the AND gate 611, transmission data D0out is input to one input terminal, a test signal Test is input to the other input terminal, and an output thereof is input to one input terminal of the OR gate 613. Yes. In the AND gate 612, the test signal Test is inverted and input to one input terminal, the transmission data D2out is input to the other input terminal, and the output is input to the other input terminal of the OR gate 613. It has become. The output of the OR gate 613 is input to the driver 48 of the transceiver 52.
[0054]
Note that the selectors 62 to 66 are also configured in the same manner as the selector 61, and thus description thereof is omitted.
[0055]
The selector 71 is composed of two AND gates 711 and 712 and an OR gate 713. In the AND gate 711, the enable signal D0en is input to one input terminal, the test signal Test is input to the other input terminal, and the output is input to one input terminal of the OR gate 713. Yes. In the AND gate 712, the test signal Test is inverted and input to one input terminal, the enable signal D2en is input to the other input terminal, and the output is input to the other input terminal of the OR gate 713. It has become. The output of the OR gate 713 is input to the driver 48 of the transceiver 52.
[0056]
Note that the selectors 72 to 76 are also configured in the same manner as the selector 71, and thus description thereof is omitted.
[0057]
In the link layer device 11A according to the second embodiment having such a configuration, in the test mode, the transmission circuit 18 synchronizes with the system clock SClk in the cycle start packet, as in the link layer device 11 of FIG. Is generated. As shown in FIGS. 2B to 2D, the generation cycle start packet includes a link request signal LReq, a control signal Ctl, and data D (0: 1).
[0058]
The link request signal LReq and the control signal Ctl are respectively input to a driver (not shown) of the physical layer interface 20A, and the data D (0: 1) is supplied to the drivers 48 of the transceivers 50 and 51 of the physical layer interface 20A. (See FIG. 5).
[0059]
At this time, the test signals Test are supplied to the selectors 61 to 66 and the selectors 71 to 76 in FIG. Therefore, the selectors 61 to 66 selectively output the transmission data D0out or D1out input to the drivers 48 of the transceivers 50 and 51 to the respective drivers 48 of the transceivers 52 to 57. At this time, the selectors 71 to 76 selectively output the enable signal D0en or D1en input to the driver 48 of the transceivers 50 and 51 to the respective drivers 48 of the transceivers 52 to 57.
[0060]
As a result, the data D2 to D7 are output from the drivers 48 of the transceivers 52 to 57, so that the AC timing of the system clock SClk and the data D2 to D7 can be measured.
[0061]
As described above, in the second embodiment, the cycle start packet generated by the transmission circuit 18 is used and the inconvenience caused by the cycle start packet is compensated. Measurement accuracy when performing timing measurement can be improved.
[0062]
Next, the configuration of the third embodiment of the link layer device with a test circuit of the present invention will be described with reference to FIG.
[0063]
FIG. 6 is a block diagram in which the link layer device with a test circuit according to the third embodiment is applied to a link layer device having an IEEE 1394 interface.
[0064]
In the link layer device 11B according to the third embodiment, as shown in FIG. 6, a dedicated test circuit 81 used for testing is provided between the transmission circuit 18 and the physical layer interface 20.
[0065]
The test circuit 81 includes a test data generation circuit 811 including a ROM that generates test data having various patterns, a decoder 812 that selects test data generated by the test data generation circuit 811 using a selection signal, and a test during a test. And a selector 813 that selectively outputs test data generated by the test data generation circuit 811 to the physical layer interface 20 in response to the signal.
[0066]
The link layer device 11B has the same configuration as that of the link layer device 11 shown in FIG. 1 except for the test circuit 81. The description of the configuration is omitted.
[0067]
Next, an example of the operation in the test mode of the link layer device 11B according to the third embodiment having such a configuration will be described with reference to FIG.
[0068]
In this case, the link layer device 11B is set on the general-purpose board and the system clock SClk is supplied to the system clock terminal 44.
[0069]
In this state, when a test signal indicating the start of a test and a selection signal are input from the outside, the test data generation circuit 811 synchronizes test data having a predetermined pattern with the system clock SClk based on the selection signal. Occur. This test data corresponds to FIGS. 2 (B) to (D).
[0070]
This test data is selected by the selector 813 and input to the physical layer interface 20, and a link request signal LReq, a control signal Ctl, and data D0 to D7 are output from a corresponding driver (not shown). Then, the system clock SClk, the link request signal LReq, the control signal Ctl, and the data D1 to D7 are supplied to a measuring device (not shown). Therefore, the measuring instrument measures each AC timing as described above.
[0071]
As described above, in the third embodiment, since the dedicated test circuit 81 for generating test data is provided, the AC timing measurement can be tested by a single link layer device, and a general-purpose board is used. The measurement conditions such as temperature and power supply voltage can be changed. In addition, since the test circuit 81 can generate test data of an arbitrary pattern, it can perform measurement under different conditions and improve the measurement accuracy.
[0072]
Next, the configuration of an embodiment of a physical layer device with a test circuit of the present invention will be described with reference to FIG.
[0073]
FIG. 7 is a block diagram in which the physical layer device with a test circuit of this embodiment is applied to a physical layer device with an IEEE1394 interface.
[0074]
As shown in FIG. 7, the physical layer device 91 includes a link layer interface 92, a test circuit 93, a transmitter / encoder 94, a receiver / decoder 95, an arbitration state machine 96, a transmission / reception circuit 97, a constant voltage circuit 98, a clock. At least a generation circuit 99 is provided.
[0075]
The link layer interface 92 is connected to the physical layer device 11 and the like to exchange data.
[0076]
The test circuit 93 includes a test data generation circuit 931 including a ROM that generates test data having various patterns, a decoder 932 that selects test data generated by the test data generation circuit 931 using a selection signal, and a test signal. And a selector 933 that selectively outputs test data generated by the test data generation circuit 931 to the link layer interface 92.
[0077]
The transmitter / encoder 94 encodes transmission data and outputs it to the transmission / reception circuit 97. The receiver / decoder 95 decodes the data received by the transmission / reception circuit 97 and outputs it to the selector 933. The arbitration state machine 96 performs various arbitrations when data is transmitted and received.
[0078]
The transmission / reception circuit 97 exchanges data with the IEEE 1394 equipment via a cable. The transmission / reception circuit 97 is driven by a constant voltage circuit 98. The clock generation circuit 99 generates a system clock SClk, and each unit operates in synchronization with the system clock SClk.
[0079]
Next, an example of the operation in the test mode of the physical layer device 91 according to the embodiment having such a configuration will be described with reference to FIG.
[0080]
In this case, the physical layer device 91 is set on the general-purpose board. When a test signal and a selection signal are input from the outside in this state, the test data generation circuit 931 generates test data having a predetermined pattern in synchronization with the system clock SClk based on the selection signal. This test data corresponds to, for example, FIGS.
[0081]
The test data is selected by the selector 933, input to the link layer interface 92, and output from a corresponding driver (not shown). Therefore, each data output from each driver and the system clock SClk are supplied to a measuring device (not shown). Therefore, the measuring instrument measures each AC timing as described above.
[0082]
As described above, the physical layer device with a test circuit according to this embodiment includes the dedicated test circuit 93 for generating test data, so that AC timing measurement can be tested by the physical layer device alone. Using a general-purpose board, measurement conditions such as temperature and power supply voltage can be changed. Further, since the test circuit 93 can generate test data of an arbitrary pattern, it can perform measurement under different conditions and improve the measurement accuracy.
[0084]
  According to the invention concerning Claims 1-3,In addition to being able to measure the AC timing with a single link layer device with a simple configuration, the measurement can be performed by changing measurement conditions such as temperature and power supply voltage using a general-purpose board.
[0085]
  Also,According to the second and third aspects of the invention, the test data is generated based on the cycle start packet.Since the test data generating means is provided, it is possible to improve the measurement accuracy when performing the AC timing measurement with the link layer device alone.
  Further, according to the inventions according to claims 4 and 5, AC link timing can be measured with a link layer device alone, and measurement can be performed by changing measurement conditions such as temperature and power supply voltage using a general-purpose board.
[0086]
  Furthermore,According to the invention concerning Claims 6 and 7,In addition to being able to test AC timing measurement with a single physical layer device, it is possible to use a general-purpose board to change measurement conditions such as temperature and power supply voltage.
[Brief description of the drawings]
FIG. 1 is a block diagram in which a first embodiment of a link layer device with a test circuit of the present invention is applied to a link layer device of an IEEE 1394 interface.
FIG. 2 is a timing chart when a cycle start packet is used.
FIG. 3 is a partially enlarged view of FIG. 2;
FIG. 4 is a block diagram in which a second embodiment of a link layer device with a test circuit of the present invention is applied to a link layer device of an IEEE 1394 interface.
5 is a circuit diagram showing a specific configuration of the physical layer interface of FIG. 4. FIG.
FIG. 6 is a block diagram in which a third embodiment of a link layer device with a test circuit according to the present invention is applied to a link layer device of an IEEE 1394 interface.
FIG. 7 is a block diagram in which an embodiment of a physical layer device with a test circuit of the present invention is applied to a physical layer device of an IEEE 1394 interface.
FIG. 8 is an explanatory diagram of the prior art.
[Explanation of symbols]
11, 11A, 11B Link layer device
15 Sequencer
17 cycle timer / monitor
18 Transmitter circuit
20, 20A Physical layer interface
21 Test circuit
47 Receiver
48 drivers
50-57 transceiver
61-66 selector
71-76 selector
81 Test circuit
811 Test data generation circuit
812 decoder
813 selector
91 Physical layer devices
92 Link layer interface
93 Test circuit
931 Test data generation circuit
932 decoder
933 selector

Claims

In a link layer device having at least a physical layer interface capable of transferring data to and from the physical layer device,
Packet generation means for generating a packet to be transmitted;
Control means for controlling packet generation of the packet generation means;
A test signal generating means for generating a test signal and outputting it to the control means when the test mode is set,
When receiving the test signal, the control means generates a cycle start packet that is synchronized with a predetermined clock as the packet to be transmitted, and outputs the packet to the physical layer interface. A link layer device with a test circuit , characterized in that the operation of the means is controlled .

The physical layer interface has n drivers for transmitting data, and when receiving the test signal, the physical layer interface is based on the cycle start packet from the packet generation means. 2. The link layer with a test circuit according to claim 1, further comprising test data generating means for generating test data to be supplied to each driver and outputting the generated test data to each driver. device.

3. The link layer device with a test circuit according to claim 1, wherein the link layer device is a link layer device of an IEEE1394 interface.

In a link layer device having at least a physical layer interface capable of transferring data to and from the physical layer device,
Test data generating means for generating test data having a predetermined pattern in synchronization with a predetermined clock based on the selection signal when a selection signal is input;
Selector means for selectively outputting to the physical layer interface test data generated by the test data generating means based on the test signal when a test signal is input;
A link layer device with a test circuit.

5. The link layer device with a test circuit according to claim 4, wherein the link layer device is an IEEE 1394 interface link layer device.

In a physical layer device having at least a link layer interface capable of transferring data to and from the link layer device,
Test data generating means for generating test data having a predetermined pattern in synchronization with a predetermined clock based on the selection signal when a selection signal is input;
Selector means for selectively outputting test data generated by the test data generating means to the link layer interface based on the test signal when a test signal is input;
A physical layer device with a test circuit, comprising:

The physical layer device with a test circuit according to claim 6, wherein the physical layer device is a physical layer device of an IEEE1394 interface.