JP4105577B2 - 画像処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、画像データの符号化及び復号化を行う画像処理装置、特に、ＪＰＥＧ２０００に準拠した画像処理装置に関する。
【０００２】
【従来の技術】
近年、高精細画像を取り扱うのに適した符号化方法としてＪＥＰＧ２０００が知られている。ＪＰＥＧ２０００の符号化処理では、画像データをＹ、Ｃｂ、Ｃｒの各色成分のデータに変換した後、それぞれのデータに対して周波数解析として２次元離散ウェーブレット変換を行う。ウェーブレット変換により得られたウェーブレット係数のデータを、サブバンドを処理単位としてビットプレーンに分割し、サブバンド毎に各ビットプレーンのデータを上位から順に３通りの方法によりスキャンして算術符号化を行う。
【０００３】
上記算術符号化により生成される符号データから、コードブロック単位で有意データの有無を表すインクルージョン情報、コードブロックの上位に位置する全ビットが０であるビットプレーン（以下、ＺＥＲＯビットプレーンという）の数、コーディングパス数、符号のバイト数を調べ、パケットヘッダを生成する。各サブバンド毎に上記パケットヘッダ及び符号データを並べて符号列を形成し、これを画像データを符号化して得られる符号列のデータとして出力する。なお、ＪＰＥＧ２０００の符号化処理については、以下の非特許文献１に詳しく説明されている。
【０００４】
【非特許文献１】
「静止画像符号化の新国際標準方式（ＪＰＥＧ２００）の概要」、映像情報メディア学会誌２０００年、Ｖｏｌ．５４、Ｎｏ．２、ｐｐ１６４−１７１
【０００５】
ＪＰＥＧ２０００の標準では、上記コードブロック毎に求めるインクルージョンの有無についての情報を表す方法としてＴＡＧという概念を採用している。これは、サブバンド内のコードブロックを２×２個を１組とし、４個全てのコードブロック全てに有意データが無い時に、その組のコードブロックのＴＡＧを０とし、４個のコードブロックの内１つでも有意データを持つ場合には１にする。今度は、上記値を特定したＴＡＧを２×２個を１組とし、４つの全てのＴＡＧが０の場合、１つ上位のＴＡＧを０とし、４つのＴＡＧの内、１つでも１のＴＡＧがある場合には１つ上位のＴＡＧを１とする。以下同様にして、順に上位のＴＡＧの値を求め、最終的には最上位の１つのＴＡＧの値を特定してＴＡＧ情報の解析を終了する。
【０００６】
上記手法により求めたＴＡＧ情報に基づけば、最上位のＴＡＧから下位側を見た場合に最初にＴＡＧ情報の値が０になっている階層より下位に位置するコードブロックは全て有意データを持たないと判断できる。例えば、復号化処理の１つとして、各サブバンドのコードブロックのパケットヘッダ及び符号データを所定の順序で並べて成る符号列から復号用の符号データの抽出を行う際、ＴＡＧ情報の値が０になっている階層よりも下位に位置するコードブロックについては、パケットヘッダ内のインクルージョンの有無の情報を参照することなく、符号データを特定することができ、無駄なアクセスを省くことができる。
【０００７】
また、ＪＰＥＧ２０００の標準では、上記コードブロックのインクルージョンの有無の情報の他、ＺＥＲＯビットプレーン数の情報を表す方法としてＺＥＲＯ−ＴＡＧという概念を採用している。これは、サブバンド内のコードブロックを２×２個を１組として分割し、各組のＺＥＲＯビットプレーン数の最小値をその組のＺＥＲＯ−ＴＡＧの値とし、各コードブロックのＺＥＲＯビットプレーンの値を当該値から上記求めた最小値のＴＡＧを差し引いた値に更新する。更に、隣り合う別のコードブロックについて求めた２×２の上記ＺＥＲＯ−ＴＡＧの最小値を１つ上位のＺＥＲＯ−ＴＡＧの値とし、各ＺＥＲＯ−ＴＡＧの値を当該値から１つ上位のＺＥＲＯ−ＴＡＧの値を差し引いた値に更新する。以下同様に、順に上位のＺＥＲＯ−ＴＡＧの値を求め、最終的には最上位の１つのＺＥＲＯ−ＴＡＧの値を特定してＺＥＲＯ−ＴＡＧ情報の解析を終了する。
【０００８】
このようにして求めたＺＥＲＯ−ＴＡＧの情報を利用すれば、ＺＥＲＯビットプレーン数の桁をより低い値に置きかえることができ、符号列のデータ量を低減することができる。
【０００９】
【発明が解決しようとする課題】
従来、上記情報の生成処理は、ソフトウェア処理により実現されており、上記生成したＴＡＧ情報及びＺＥＲＯ−ＴＡＧ情報を記憶するメモリの他に、演算処理装置であるＣＰＵ、処理プログラムを格納するメモリ、及び、演算処理などの作業用のメモリを必要としていた。上記インクルージョンの有無やＺＥＲＯビットプレーン数の情報に基づいて最上位のＴＡＧ情報及びＺＥＲＯ−ＴＡＧ情報を生成するには、全てのサブバンド（各レベル全てのサブバンド）の各コードブロックのインクルージョンの情報及びＺＥＲＯビットプレーン数の情報を一時的に記憶しておくことが必要である。このためサイズの大ききな作業用のメモリを用意することが必要があった。
【００１０】
本発明は、従来ソフトウェアにて実現されていたパケットヘッダのインクルージョン情報及びＺＥＲＯビットプレーン数の情報のＴＡＧ情報生成部をハードウェアにて実現したものであって、データの入力に応じて直ちに結果を出力することによりリアルタイム処理が可能で、小型のＴＡＧ情報解析回路及びＺＥＲＯ−ＴＡＧ情報解析回路を備えた画像処理装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に記載の画像処理装置は、ＪＰＥＧ２０００に準拠してレベル１以上のウェーブレット変換を行って画像データから符号列を形成する符号化処理を実行する画像処理装置であって、ＴＡＧ情報生成部を含んでおり、上記ＴＡＧ情報生成部が、各サブバンドを予め定めた画素マトリクスで分割したコードブロックを処理単位とし、下層に位置するコードブロックに有意データを含むか否かを表すＴＡＧ情報を、上記符号列を形成するのに用いるパケットヘッダ用に生成するものであって、インクルージョン情報抽出部（６）と、ＴＡＧ情報解析回路（７）と、を含んでおり、上記インクルージョン情報抽出部が、コードブロック毎に有意データを有しているときに１、有していないときに０の値のインクルージョン情報Ｉを高レベルのサブバンドからレベル１の各サブバンドに含まれるコードブロックの順に出力するものであり、上記ＴＡＧ情報解析回路が、第１シフトレジスタ（５０）と、切換回路と、論理回路と、第１データＤ生成部（９２）と、を含んでおり、上記第１シフトレジスタが、インクルージョン情報抽出部からシリアル入力される、レベル１のサブバンド内に含まれる数分のコードブロックのインクルージョン情報Ｉを記録するものであり、上記切換回路が、レベル２以上のサブバンドに含まれる全コードブロックのインクルージョン情報Ｉ、レベル１の１ＨＬのサブバンドに含まれる全コードブロックのインクルージョン情報Ｉ、レベル１の１ＬＨのサブバンドに含まれる全コードブロックのインクルージョン情報Ｉ、レベル１の１ＨＨのサブバンドに含まれる全コードブロックのインクルージョン情報Ｉの各々が第１シフトレジスタに入力完了する毎に、上記第１シフトレジスタが記録しているデータを論理回路にパラレル出力させるものであり、上記論理回路が、第１シフトレジスタからパラレル出力される各コードブロックのインクルージョン情報Ｉが順に入力される複数の４入力１出力ＯＲゲートを有しており、該ＯＲゲートが、近傍の２×２個のコードブロックについてのＴＡＧ情報を求め、求めたＴＡＧ情報を第１データＤ生成部に出力するようになっており、上記第１データＤ生成部が、論理回路が有している複数のＯＲゲートからパラレル出力されるＴＡＧ情報を、シリアルデータに並べ直して出力するものである、ことを特徴とする。
【００１２】
請求項２に記載の画像処理装置は、請求項１に記載の画像処理装置であって、上記論理回路が有している複数の４入力１出力ＯＲゲートが、求めたＴＡＧ情報が同層上で１つになるまで、求めた２×２個のＴＡＧ情報に基づいて更に上層のＴＡＧ情報を求め、求めたＴＡＧ情報を出力するように構成されている、ことを特徴とする。
【００１３】
請求項３に記載の画像処理装置は、請求項１又は請求項２に記載の画像処理装置であって、更に、ＺＥＲＯ - ＴＡＧ情報生成部を含んでおり、上記ＺＥＲＯ - ＴＡＧ情報生成部が、コードブロックの符号データに関し、上位に位置する全てのビットデータが０であるＺＥＲＯビットプレーン数の情報であって、２×２個のコードブロックのＺＥＲＯビットプレーン数の最小値と、該２×２個の各コードブロックのＺＥＲＯビットプレーン数と前記最小値との差分値と、で成るＺＥＲＯ - ＴＡＧ情報を、上記符号列を形成するのに用いるパケットヘッダ用に生成するものであって、ＺＥＲＯ - ビットプレーン数情報抽出部（９）と、ＺＥＲＯ - ＴＡＧ情報解析回路（１０）と、を含んでおり、上記ＺＥＲＯビットプレーン数情報抽出部が、コードブロック毎に上位に位置する全てのビットデータが０であるＺＥＲＯビットプレーン数の情報を高レベルのサブバンドからレベル１の各サブバンドに含まれるコードブロックの順に出力するものであり、上記ＺＥＲＯ - ＴＡＧ情報解析回路が、第２シフトレジスタ（５０）と、切換回路と、演算部と、第２データＤ生成部（９２）と、を含んでおり、上記第２シフトレジスタが、レベル１のサブバンド内に含まれるコードブロックの数分のＺＥＲＯビットプレーン数の情報を入力順に記録するものであり、上記切換回路が、レベル２以上のサブバンドに含まれる全コードブロックのＺＥＲＯビットプレーン数の情報、レベル１の１ＨＬのサブバンドに含まれる全コードブロックのＺＥＲＯビットプレーン数の情報、レベル１の１ＬＨのサブバンドに含まれる全コードブロックのＺＥＲＯビットプレーン数の情報、レベル１の１ＨＨのサブバンドに含まれる全コードブロックのＺＥＲＯビットプレーン数の情報の各々が第２シフトレジスタに入力完了する毎に、上記第２シフトレジスタが記録しているデータを演算部にパラレル出力させるものであり、上記演算部が、第２シフトレジスタからパラレル出力される各コードブロックのＺＥＲＯビットプレーン数の情報が順に入力される複数の４入力１出力の演算回路を有しており、該演算回路が、近傍の２×２個のコードブロックについてのＺＥＲＯ - ＴＡＧ情報を求め、求めたＺＥＲＯ - ＴＡＧ情報を第２データＤ生成部に出力するものであり、上記第２データＤ生成部が、演算部が有している複数の演算回路からパラレル出力されるＺＥＲＯ - ＴＡＧ情報を、シリアルデータに並べ直して出力するものである、ことを特徴とする。
【００１４】
請求項４に記載の画像処理装置は、請求項３に記載の画像処理装置であって、上記演算部が有している複数の演算回路が、求めたＺＥＲＯ - ＴＡＧ情報が同層上で１つになるまで、求めた２×２個のＺＥＲＯ - ＴＡＧ情報にそれぞれ含まれているＺＥＲＯビットプレーン数の情報の最小値に基づいて更に上層のＺＥＲＯ - ＴＡＧ情報を求めるように構成されている、ことを特徴とする。
【００１７】
【発明の実施の形態】
（１）全体構成
以下、添付の図面を用いて実施の形態に係る画像処理装置について説明する。
図１（ａ）は、実施の形態に係る画像処理装置の符号化処理を行う各処理部のブロック図を示し、図１（ｂ）は、復号化処理を行う各処理部のブロック図を示す。図１（ａ）に示すように、実施の形態に係る画像処理装置では、ＪＰＥＧ２０００に準拠した手順で符号化処理を行う。まず、色変換部１で画像データをＹ、Ｃｂ、Ｃｒの各色成分のデータに変換した後、ウェーブレット変換部２において、各色成分のデータに対して周波数解析として２次元離散ウェーブレット変換を行う。算術符号化部３は、ウェーブレット変換により得られたウェーブレット係数のデータ（例えば１６ビットデータ）を、サブバンド（たとえば、レベル５のウェーブレット変換の場合、５ＬＬ、５ＨＬ、５ＬＨ、５ＨＨ、４ＨＬ、４ＬＨ、４ＨＨ、３ＨＬ、３ＬＨ、３ＨＨ、２ＨＬ、２ＬＨ、２ＨＨ、ｌＨＬ、１ＬＨ、１ＨＨ）を処理単位としてビットプレーンに分割し、サブバンド毎に各ビットプレーンのデータを上位から順に３通りの方法によりスキャンして算術符号化を行う。上記３通りの方法は、“significant propagation pass”、“magnitude refinement pass”、“cleanup pass”と呼ばれている。
【００１８】
レート制御部４では、上記算術符号化により各コードブロック毎に得られるコーディングパスの符号データの内、算術符号化前のウェーブレット係数の下位ビットプレーンに対応する符号データから順に削除（符号データを破棄すること）し、符号量を削減する。レート制御後の符号データは、パケットヘッダ生成部５、インクルージョン情報抽出部６、及び、ＺＥＲＯビットプレーン数情報抽出部９にそれぞれ出力される。
【００１９】
インクルージョン情報抽出部６では、各コードブロックの有意データの有無を調べ、有意データがある場合には１を、無い場合には０をインクルージョン情報Ｉとして次段のＴＡＧ情報解析回路７に出力する。後に詳しく説明するが、ＴＡＧ情報解析回路７は、全レベルのサブバンドのコードブロックよりも少ない数のコードブロックを単位として、所定の順序でコードブロックのインクルージョン情報を受け付け、直ちに対応するＴＡＧ情報を生成し、ＳＲＡＭ８に出力する。
【００２０】
ＺＥＲＯビットプレーン数情報抽出部９は、レート制御後の符号データからコードブロックの上位に位置する全ビットが０であるビットプレーンの数（以下、ＺＥＲＯビットプレーン数という）を抽出し、ＺＥＲＯ−ＴＡＧ情報解析回路１０に出力する。後に詳しく説明するが、ＺＥＲＯ−ＴＡＧ情報解析回路１０は、全レベルのサブバンドのコードブロックよりも少ない数のコードブロックを単位として、所定の順序でコードブロックのＺＥＲＯビットプレーン数のデータを受け付け、直ちに対応するＺＥＲＯ−ＴＡＧ情報を生成し、ＳＲＡＭ８に出力する。
【００２１】
パケットヘッダ生成部５は、ＪＰＥＧ２０００の標準に従い、ＳＲＡＭ８からＴＡＧ情報及びＺＥＲＯ−ＴＡＧ情報を読み出し、パケットヘッダを生成し、レート制御部４から出力される符号データを所定の順序で並べ、符号列を形成し、これを出力する。
【００２２】
図１（ｂ）に示すように、実施の形態に係る画像処理装置では、ＪＰＥＧ２０００に準拠した手順で復号化処理を行う。復号化するデータは、ＪＰＥＧ２０００に準拠して生成された符号列のデータであり、サブバンド毎にコードブロックのパケットヘッダ及び符号データが並べられたデータである。当該符号列のデータは、まず、パケットヘッダ解析部２０においてパケットヘッダの部分が抽出される。抽出されたパケットヘッダのデータは、インクルージョン情報抽出部２３及びＺＥＲＯビットプレーン数情報抽出部２６に出力される。
【００２３】
インクルージョン情報抽出部２３では、コードブロック毎に有意データの有無を調べ、有意データがある場合には１を、無い場合には０をインクルージョン情報として次段のＴＡＧ情報解析回路２４に出力する。後に詳しく説明するが、ＴＡＧ情報解析回路２４は、処理単位であるサブバンドのインクルージョン情報の入力に対して直ちに対応するＴＡＧ情報をＳＲＡＭ２５に出力する。
【００２４】
ＺＥＲＯビットプレーン数情報抽出部２６は、パケットヘッダのデータからＺＥＲＯビットプレーン数を抽出し、ＺＥＲＯ−ＴＡＧ情報解析回路２７に出力する。後に詳しく説明するが、ＺＥＲＯ−ＴＡＧ情報解析回路２７は、処理単位であるサブバンドのＺＥＲＯビットプレーン数の入力に応じて直ちに対応するＺＥＲＯ−ＴＡＧ情報をＳＲＡＭ２５に出力する。
【００２５】
符号データ抽出部２１は、ＪＰＥＧ２０００の標準に従い、ＳＲＡＭ２５からＴＡＧ情報及びＺＥＲＯ−ＴＡＧ情報を読み出し、当該情報に基づいて、パケットヘッダ解析部２０を介して入力される符号列のデータより符号データを抽出し、復号部２２に出力する。復号部２２は、ＪＰＥＧ２０００に準拠する復号化処理を行い、復号後の画像データを出力する。
【００２６】
（２）ＴＡＧ情報解析回路
以下、ＴＡＧ情報解析回路７及び２４の構成及び動作について説明する。ＴＡＧ情報解析回路７及び２４は同じ構成であるため、ＴＡＧ情報解析回路７について説明する。
【００２７】
図２は、画像データに対してレベル５の２次元離散ウェーブレット変換を行った場合に得られる各サブバンドに対応するＴＡＧ情報を示す図である。本図において、各コードブロックには、算術符号化処理及びレート制御処理の施される順に０〜２５８の番号を付して示す。以下の説明では、当該番号を用いて各コードブロックを特定する。
【００２８】
図２には、更に、２×２個のコードブロックを単位として求められる最下位のＴＡＧ情報であるＴ１〜Ｔ１６、上記Ｔ１〜Ｔ１６のＴＡＧを２×２個を１組として求めた最下位より１つ上のＴＡＧ情報であるＴ１７〜Ｔ２０、Ｔ１７〜Ｔ２０のＴＡＧを１組として求めた最上位のＴＡＧ情報であるＴ２１を示してある。但し、レベル５及びレベル４の各サブバンドについては、コードブロックのサイズ以下であるため、ＴＡＧ情報は求めない。このため、最上位のＴＡＧ情報であるＴ２１は、レベル１の各サブバンド（１ＨＬ、１ＬＨ、１ＨＨ）についてのみ求める。
【００２９】
図３は、ＴＡＧ情報解析回路７の構成を示す図である。ＴＡＧ情報解析回路７は、レベル２及びレベル３の全サブバンドのコードブロックのインクルージョン情報、レベル１の１ＨＬのサブバンドの全コードブロックのインクルージョン情報、１ＬＨのサブバンドの全コードブロックのインクルージョン情報、並びに、１ＨＨのサブバンドの全コードブロックのインクルージョン情報を、所定の順序で入力することにより、直ちに対応するＴＡＧ情報を生成し、ＳＲＡＭ８に出力する。
【００３０】
より具体的には、当該ＴＡＧ情報解析回路７は、各サブバンドのＴＡＧ情報を４回に分けて求め、求めた４つのデータＤ１〜Ｄ４（図２を参照）のＴＡＧ情報（３２ビットデータ）をＳＲＡＭ８に逐次格納する。これにより、ソフトウェア処理により実現していた時に要していたサイズの大きな作業用のメモリ自体を不用にする。ここで、データＤ１は、レベル３のサブバンド３ＨＬ、３ＬＨ、３ＨＨについてのＴＡＧ情報Ｔ２、Ｔ３、Ｔ４を求めると共に、レベル２のサブバンド２ＨＬ、２ＬＨ、２ＨＨについて各４つ求めるＴＡＧ情報Ｔ５〜Ｔ１６、及び上位のＴＡＧ情報Ｔ１８、Ｔ１９及びＴ２０で成る。レベル５及びレベル４のサブバンドはコードブロック１個のサイズに満たないためＴＡＧ情報は求めない。データＤ２〜Ｄ４は、レベル１のサブバンド１ＨＬ、１ＬＨ、１ＨＨについてのＴＡＧ情報Ｔ１〜Ｔ１６、Ｔ１７〜Ｔ２０及びＴ２１で構成される。
【００３１】
シフトレジスタ５０には、インクルージョン情報抽出部６より出力されるインクルージョン情報Ｉ（コードブロック毎のインクルージョンの有／無を１／０で表す１ビットデータ）が連続して入力される。シフトレジスタ５０は、後に説明する比較器５２より出力されるＨｉｇｈレベルのイネーブル信号の入力に応じてインクルージョン情報Ｉの入力を受付け、入力されるインクルージョン情報Ｉを順にシフトしながら内部のレジスタに格納する。シフトレジスタ５０は、最大６４個のコードブロックのインクルージョン情報Ｉを記憶し、各コードブロックのインクルージョン情報Ｉのデータを次段の接続回路１００にパラレル出力する。
【００３２】
接続回路１００は、比較器５６より入力される切換信号の値（Ｈｉｇｈ／Ｌｏｗ）に応じて、パラレルに入力される各コードブロックのインクルージョン情報ＩのＯＲゲート７１〜８６への接続内容（レベル１のサブバンド用接続／レベル２〜５のサブバンド用の接続）を切換える。なお、接続回路１００内部において当該接続内容の切換は、切換信号に応じて動作するセレクタを用いて行う。
【００３３】
以下、接続回路１００における接続内容についてデータＤ１〜Ｄ４書き込み時に分けて説明する。
（ａ）データＤ１書き込み時
シフトレジスタ５０に７番〜６６番のコードブロックのインクルージョン情報Ｉが入力されている間、接続回路１００に入力される切換信号は“Ｌｏｗ”レベルであり、接続回路１００は、接続内容をレベル２〜５のサブバンド用に切り換える。シフトレジスタ５０に７番〜６６番のコードブロックのインクルージョン情報Ｉの入力が完了した時、接続回路１００は、各コードブロックのインクルージョン情報Ｉを、以下の通りＯＲゲート７１〜８６に出力する。
【００３４】
この場合において、ＯＲゲート７１の各信号入力端子に入力されるデータは無い。ＯＲゲート７２の各信号入力端子には、順に７番〜１０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７３の各信号入力端子には、順に１１番〜１４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７４の各信号入力端子には、順に１５番〜１８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７５の各信号入力端子には、順に１９番、２０番、２３番、２４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７６の各信号入力端子には、順に２１番、２２番、２５番、２６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７７の各信号入力端子には、順に２７番、２８番、３１番、３２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７８の各信号入力端子には、順に２９番、３０番、３３番、３４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７９の各信号入力端子には、順に３５番、３６番、３９番、４０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８０の各信号入力端子には、順に３７番、３８番、４１番、４２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８１の各信号入力端子には、順に４３番、４４番、４７番、４８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８２の各信号入力端子には、順に４５番、４６番、４９番、５０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８３の各信号入力端子には、順に５１番、５２番、５５番、５６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８４の各信号入力端子には、順に５３番、５４番、５７番、５８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８５の各信号入力端子には、順に５９番、６０番、６３番、６４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８６の各信号入力端子には、順に６１番、６２番、６５番、６６番のコードブロックのインクルージョン情報Ｉが入力される。
【００３５】
（ｂ）データＤ２書き込み時
シフトレジスタ５０に６７番のコードブロックのインクルージョン情報Ｉが入力された時点で、接続回路１００に比較器５６から入力される切換信号はＨｉｇｈレベルに切り換る。これ以降、接続回路１００は、接続内容をレベル１のサブバンド（１ＨＬ、１ＬＨ、１ＨＨ）用に切り換える。シフトレジスタ５０に６７番〜１３０番のコードブロックのインクルージョン情報Ｉの入力が完了した時、接続回路１００は、各コードブロックのインクルージョン情報Ｉを、以下の通り、ＯＲゲート７１〜８６に出力する。
【００３６】
ＯＲゲート７１の各信号入力端子には、順に６７番、６８番、７５番、７６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７２の各信号入力端子には、順に６９番、７０番、７７番、７８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７３の各信号入力端子には、順に８３番、８４番、９１番、９２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７４の各信号入力端子には、順に８５番、８６番、９３番、９４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７５の各信号入力端子には、順に７１番、７２番、７９番、８０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７６の各信号入力端子には、順に７３番、７４番、８１番、８２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７７の各信号入力端子には、順に８７番、８８番、９５番、９６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７８の各信号入力端子には、順に８９番、９０番、９７番、９８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７９の各信号入力端子には、順に９９番、１００番、１０７番、１０８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８０の各信号入力端子には、順に１０１番、１０２番、１０９番、１１０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８１の各信号入力端子には、順に１１５番、１１６番、１２３番、１２４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８２の各信号入力端子には、順に１１７番、１１８番、１２５番、１２６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８３の各信号入力端子には、順に１０３番、１０４番、１１１番、１１２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８４の各信号入力端子には、順に、１０５番、１０６番、１１３番、１１４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８５の各信号入力端子には、順に１１９番、１２０番、１２７番、１２８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８６の各信号入力端子には、順に１２１番、１２２番、１２９番、１３０番のコードブロックのインクルージョン情報Ｉが入力される。
【００３７】
（ｃ）データＤ３書き込み時
シフトレジスタ５０への１３１番〜１９４番のコードブロックのインクルージョン情報Ｉの入力が完了した時、上記データＤ３の生成及び出力が行われる。この時、接続回路１００は、シフトレジスタ５０からパラレルに出力される各コードブロックのインクルージョン情報Ｉを、以下の通り、ＯＲゲート７１〜８６に出力する。
【００３８】
ＯＲゲート７１の各信号入力端子には、順に１３１番、１３２番、１３９番、１４０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７２の各信号入力端子には、順に１３３番、１３４番、１４１番、１４２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７３の各信号入力端子には、順に１４７番、１４８番、１５５番、１５６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７４の各信号入力端子には、順に１４９番、１５０番、１５７番、１５８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７５の各信号入力端子には、順に１３５番、１３６番、１４３番、１４４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７６の各信号入力端子には、順に１３７番、１３８番、１４５番、１４６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７７の各信号入力端子には、順に１５１番、１５２番、１５９番、１６０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７８の各信号入力端子には、順に１５３番、１５４番、１６１番、１６２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７９の各信号入力端子には、順に１６３番、１６４番、１７１番、１７２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８０の各信号入力端子には、順に１６５番、１６６番、１７３番、１７４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８１の各信号入力端子には、順に１７９番、１８０番、１８７番、１８８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８２の各信号入力端子には、順に１８１番、１８２番、１８９番、１９０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８３の各信号入力端子には、順に１６７番、１６８番、１７５番、１７６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８４の各信号入力端子には、順に、１６９番、１７０番、１７７番、１７８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８５の各信号入力端子には、順に１８３番、１８４番、１９１番、１９２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８６の各信号入力端子には、順に１８５番、１８６番、１９３番、１９４番のコードブロックのインクルージョン情報Ｉが入力される。
【００３９】
（ｄ）データＤ４書き込み時
シフトレジスタ５０に１９５番〜２５８番のコードブロックのインクルージョン情報Ｉの入力が完了した時、上記データＤ４の出力が行われる。この時、接続回路１００は、シフトレジスタ５０からパラレルに出力される各コードブロックのインクルージョン情報Ｉを、以下の通り、ＯＲゲート７１〜８６に出力する。
【００４０】
ＯＲゲート７１の各信号入力端子には、順に１９５番、１９６番、２０３番、２０４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７２の各信号入力端子には、順に１９７番、１９８番、２０５番、２０６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７３の各信号入力端子には、順に２１１番、２１２番、２１９番、２２０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７４の各信号入力端子には、順に２１３番、２１４番、２２１番、２２２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７５の各信号入力端子には、順に１９９番、２００番、２０７番、２０８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７６の各信号入力端子には、順に２０１番、２０２番、２０９番、２１０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７７の各信号入力端子には、順に２１５番、２１６番、２２３番、２２４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７８の各信号入力端子には、順に２１７番、２１８番、２２５番、２２６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７９の各信号入力端子には、順に２２７番、２２８番、２３５番、２３６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８０の各信号入力端子には、順に２２９番、２３０番、２３７番、２３８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８１の各信号入力端子には、順に２４３番、２４４番、２５１番、２５２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８２の各信号入力端子には、順に２４５番、２４６番、２５３番、２５４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８３の各信号入力端子には、順に２３１番、２３２番、２３９番、２４０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８４の各信号入力端子には、順に、２３３番、２３４番、２４１番、２４２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８５の各信号入力端子には、順に２４７番、２４８番、２５５番、２５６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８６の各信号入力端子には、順に２４９番、２５０番、２５７番及び２５８番のコードブロックのインクルージョン情報Ｉが入力される。
【００４１】
上述したデータＤ１〜Ｄ４の書き込みに対応して、ＯＲゲート７１、７２、７３及び７４の出力は、それぞれデータＤ生成部９２にＴＡＧ情報Ｔ１〜Ｔ４として入力される他、４入力ＯＲゲート８７の各信号入力端子に入力される。ＯＲゲート７５、７６、７７及び７８の出力は、それぞれデータＤ生成部９２にＴＡＧ情報Ｔ５〜Ｔ８として入力される他、４入力ＯＲゲート８８の各信号入力端子に入力される。ＯＲゲート７９、８０、８１及び８２の出力は、それぞれデータＤ生成部９２にＴＡＧ情報Ｔ９〜Ｔ１２として入力される他、４入力ＯＲゲート８９の各信号入力端子に入力される。ＯＲゲート８３、８４、８５及び８６の出力は、それぞれデータＤ生成部９２にＴＡＧ情報Ｔ１３〜Ｔ１６として入力される他、４入力ＯＲゲート９０の各信号入力端子に入力される。
【００４２】
ＯＲゲート８７、８８、８９及び９０の出力は、それぞれデータＤ生成部９２にＴＡＧ情報Ｔ１７〜Ｔ２０として入力される他、４入力ＯＲゲート９１の各信号入力端子に入力される。ＯＲゲート９１の出力は、データＤ生成部９２にＴＡＧ情報Ｔ２１として入力される。
【００４３】
インクルージョン情報Ｉは、シフトレジスタ５０に入力される他、コードブロックカウンタ５１にも入力される。コードブロックカウンタ５１は、各１ビットのインクルージョン情報Ｉの入力に応じてカウントアップを行い、シフトレジスタ５０にインクルージョン情報Ｉの入力されたコードブロック数をカウントする。
【００４４】
コードブロックカウンタ５１の出力は、比較器５２の一方の信号入力端子に入力される。比較器５２の残りの信号入力端子にはカウント値６のセットされたレジスタ５３が接続されている。比較器５２は、コードブロックカウンタ５１から入力されるカウント値が７以上になった場合にＨｉｇｈレベルのイネーブル信号をシフトレジスタ５０及びアドレス指定回路５４のイネーブル端子に入力する。シフトレジスタ５０の動作に付いては既述した。アドレス指定回路５４は、当該イネーブル信号の入力に応じて始動し、データＤ１の書き込みアドレス信号をＳＲＡＭ８に出力する。アドレス指定回路５４は、以下に説明するように、ＡＮＤゲート５８、６２、６６及び７０よりデータＤ１、Ｄ２、Ｄ３、Ｄ４用のインクルージョン情報Ｉの書き込み完了毎に出力されるパルス信号をアドレス切換信号として受取り、ＳＲＡＭ８に出力するアドレス信号をデータＤ２用、データＤ３用、データＤ４用、再びデータＤ１用と順に切り換える。
【００４５】
コードブロックカウンタ５１の出力は、比較器５６、６０、６４及び６８の一方の信号入力端子にも入力される。比較器５６の残りの信号入力端子にはカウント値６６のセットされたレジスタ５５が接続されている。比較器６０の残りの信号入力端子にはカウント値１３０のセットされたレジスタ５９が接続されている。比較器６４の残りの信号入力端子にはカウント値１９４のセットされたレジスタ６３が接続されている。比較器６８の残りの信号入力端子にはカウント値２５８のセットされたレジスタ６７が接続されている。
【００４６】
比較器５６は、コードブロックカウンタ５１から入力されるカウント値が６７以上になった場合にＨｉｇｈレベルの信号を出力する。比較器５６の出力は、２入力ＡＮＤゲート５８の一方の信号入力端子にそのままの状態で入力されると共に、３段のインバータを直列に接続して成る遅延回路５７を介して上記ＡＮＤゲート５８の残りの信号入力端子に入力されている。当該ＡＮＤゲート５８は、Ｈｉｇｈレベルの信号入力に応じて、アドレス指定回路５４のアドレス切換信号入力端子に１回だけパルス信号を出力する。
【００４７】
比較器６０は、コードブロックカウンタ５１から入力されるカウント値が１３１以上になった場合にＨｉｇｈレベルの信号を出力する。比較器６０の出力は、２入力ＡＮＤゲート６２の一方の信号入力端子にそのままの状態で入力されると共に、３段のインバータを直列に接続して成る遅延回路６１を介して上記ＡＮＤゲート６２の残りの信号入力端子に入力されている。当該ＡＮＤゲート６２は、Ｈｉｇｈレベルの信号入力に応じて、アドレス指定回路５４のアドレス切換信号入力端子に１回だけパルス信号を出力する。
【００４８】
比較器６４は、コードブロックカウンタ５１から入力されるカウント値が１９５以上になった場合にＨｉｇｈレベルの信号を出力する。比較器６４の出力は、２入力ＡＮＤゲート６６の一方の信号入力端子にそのままの状態で入力されると共に、３段のインバータを直列に接続して成る遅延回路６５を介して上記ＡＮＤゲート６６の残りの信号入力端子に入力されている。当該ＡＮＤゲート６６は、Ｈｉｇｈレベルの信号入力に応じて、アドレス指定回路５４のアドレス切換信号入力端子に１回だけパルス信号を出力する。
【００４９】
比較器６８は、コードブロックカウンタ５１から入力されるカウント値が２５８を越えた場合にＨｉｇｈレベルの信号を出力する。比較器６８の出力は、２入力ＡＮＤゲート７０の一方の信号入力端子にそのままの状態で入力されると共に、３段のインバータを直列に接続して成る遅延回路６９を介して上記ＡＮＤゲート７０の残りの信号入力端子に入力されている。当該ＡＮＤゲート７０は、Ｈｉｇｈレベルの信号入力に応じて、アドレス指定回路５４のアドレス切換信号入力端子に１回だけパルス信号を出力する。
【００５０】
上述するように、ＡＮＤゲート５８、６２、６６及び７０からは、シフトレジスタ５０にインクルージョン情報Ｉの入力されたコードブロックの数が６７個、１３１個、１９５個になった時に、パルス信号が出力される。当該パルス信号は上述したようにアドレス指定回路５４に出力される他、データＤ生成部９２において生成したデータＤ１〜Ｄ４の出力を要求する信号として入力される。
【００５１】
データＤ生成部９２は、各ＯＲゲートより出力されたＴＡＧ情報Ｔ１〜Ｔ２１を先頭ビットより並べ、２２ビット目からは１１ビット分の０データを付加して成る３２ビットのデータＤ１〜Ｄ４を生成する。データＤ生成部９２は、上記ＡＮＤゲート５８、６２、６６及び７０からのパルス信号の入力に応じてデータＤ１〜Ｄ４をＳＲＡＭ８に出力する。ＳＲＡＭ８は、アドレス指定回路５４により指定されるアドレスに、信号生成部９２より出力される３２ビットのデータＤ１〜Ｄ４を記憶する。
【００５２】
図４（ａ）〜（ｄ）は、ＪＰＥＧ２０００の標準に従い、ＳＲＡＭ８に格納されたレベル１のサブバンド１ＨＬについてのＴＡＧ情報のデータＤ２の利用方法を説明するための図である。本図では、ＴＡＧ情報の値が１の場合に、そのＴＡＧを求めたインクルージョン情報Ｉを有するコードブロックを斜線を付して表す。図４（ａ）に示すように、最上位に位置するＴＡＧ情報Ｔ２１が１の場合、当該サブバンドには有効データを有するコードブロックが少なくとも１つあると判断できる。次に、ＴＡＧ情報Ｔ２１の下位に位置するＴ１７〜Ｔ２０の値を調べる。図４（ｂ）に示すように、Ｔ１７及びＴ２０が１の場合、斜線で示す２つの領域内に有効データを有するコードブロックが存在することがわかる。他方、Ｔ１８及びＴ１９の領域には、有効データを持つコードブロックが存在しないことがわかる。これにより、更に下位のＴＡＧ情報及びパケット情報のインクルージョン情報Ｉを確認する必要がなくなる。
【００５３】
ＴＡＧ情報Ｔ１７及びＴ２０の下位に位置するＴ１〜Ｔ４、Ｔ１３〜Ｔ１６の値を調べる。図４（ｃ）に示すように、Ｔ１、Ｔ２、Ｔ３、Ｔ１４及びＴ１５が１の場合、斜線で示す５つの領域内に有効データを有するコードブロックが存在することがわかる。他方、Ｔ４、Ｔ１３及びＴ１６の領域には、有効データを持つコードブロックが存在しないことがわかる。これにより、更に下位のＴＡＧ情報及びパケット情報のインクルージョン情報Ｉを確認する必要がなくなる。
【００５４】
ここで初めて、ＴＡＧ情報Ｔ１、Ｔ２、Ｔ３、Ｔ１４及びＴ１５の下位に位置する各コードブロックのインクルージョン情報Ｉを調べる。これにより、６７、６８，６９，７０，７５，７８，８３，９１，９２，１０５，１０６，１１４，１１９，１２７及び１２８のコードブロックに有効なデータが存在することがわかる。従って、符号データの抽出処理において、これらのコードブロックについてのみＺＥＲＯビットプレーン数のデータ抽出処理を行えばよいことになり、処理データ量の大幅な低減を図ることができる。
【００５５】
（６）ＺＥＲＯ−ＴＡＧ情報解析回路
以下、ＺＥＲＯ−ＴＡＧ情報解析回路１０及び２７の構成及び動作について説明する。ＺＥＲＯ−ＴＡＧ情報解析回路１０及び２７は同じ構成であるため、以下、ＺＥＲＯ−ＴＡＧ情報解析回路１０について説明する。
【００５６】
図５は、ＺＥＲＯ−ＴＡＧ情報解析回路１０の実行する処理内容を説明するための図である。図５（ａ）に示すように２×２個のコードブロックのＺＥＲＯビットプレーン数が５、６、４及び８である場合、ＺＥＲＯ−ＴＡＧ情報Ｔの値を各ＺＥＲＯビットプレーン数の最小値４とし、各コードブロックのＺＥＲＯビットプレーン数を上記最小値４を差し引いた値に更新する。
【００５７】
上記解析処理を実行することにより、各コードブロックのＺＥＲＯビットプレーン数を、実際の処理単位である２進数表示したときの桁数を減少させる。図５で示した例では、３ビット（５１０＝１０１２）＋３ビット（６１０＝１１０２）＋３ビット（４１０＝１００２）＋４ビット（８１０＝１０００２）＝１２ビットから、３ビット（４１０＝１００２）のＺＥＲＯ−ＴＡＧ情報＋１ビット（１１０＝１２）＋２ビット（２１０＝１０２）＋１ビット（０１０＝０２）＋３ビット（４１０＝１００２）＝１１ビットに減少することができる。実際には同様の処理を２×２個のＺＥＲＯ−ＴＡＧ情報に施して順に上位のＺＥＲＯ−ＴＡＧ情報を求めることにより、更にＺＥＲＯビットプレーン数を表す情報のデータ量削減を行うことができる。
【００５８】
図６は、ＺＥＲＯ−ＴＡＧ情報解析回路１０の構成を示す図である。ＺＥＲＯ−ＴＡＧ情報解析回路１０は、レベル２及びレベル３の全サブバンドのコードブロックのＺＥＲＯビットプレーン数のデータ、レベル１の１ＨＬのサブバンドの全コードブロックのＺＥＲＯビットプレーン数のデータ、１ＬＨのサブバンドの全コードブロックのＺＥＲＯビットプレーン数のデータ、並びに、１ＨＨのサブバンドの全コードブロックのＺＥＲＯビットプレーン数のデータを、所定の順序で入力することにより、直ちに対応するＺＥＲＯ−ＴＡＧ情報を生成し、ＳＲＡＭ８に出力する。
【００５９】
より具体的には、ＺＥＲＯ−ＴＡＧ情報解析回路１０は、先に説明したＴＡＧ情報解析回路７と同様に、各サブバンドのＺＥＲＯ−ＴＡＧ情報を４回に分けて求め、求めた４つのデータＺＤ１〜ＺＤ４（図２に示すＴＡＧ情報のデータＤ１〜Ｄ４に対応する）のＺＥＲＯ−ＴＡＧ情報及びデータ量の削減されたＺＥＲＯビットプレーン数のデータをＳＲＡＭ８に逐次格納する。これにより、ソフトウェア処理により実現していた時に要していたサイズの大きな作業用のメモリ自体を不用にする。
【００６０】
ここで、データＺＤ１は、レベル３のサブバンド３ＨＬ、３ＬＨ、３ＨＨについてのＺＥＲＯ−ＴＡＧ情報ＺＴ２、ＺＴ３、ＺＴ４と、レベル２のサブバンド２ＨＬ、２ＬＨ、２ＨＨについて各４つ求めるＺＥＲＯ−ＴＡＧ情報ＺＴ５〜ＺＴ１６、上位のＺＥＲＯ−ＴＡＧ情報ＺＴ１８、ＺＴ１９及びＺＴ２０、更には、７番〜６６番のコードブロックのデータ量削減後のＺＥＲＯビットプレーン数のデータＤ２．１〜Ｄ２．４、Ｄ３．１〜Ｄ３．４、…、Ｄ１６．０〜Ｄ１６．４、演算回路２１５、２１６、２１７、２１８、２１９より出力されるデータ量削減後のＺＥＲＯ−ＴＡＧ情報Ｄ１７．１〜Ｄ１７．４、Ｄ２１．１〜Ｄ２１．４で構成される。
【００６１】
レベル５及びレベル４のサブバンドはコードブロック１個のサイズに満たないためＺＥＲＯ−ＴＡＧ情報は求めない。データＺＤ２〜ＺＤ４は、レベル１のサブバンド１ＨＬ、１ＬＨ、１ＨＨについてのＺＥＲＯ−ＴＡＧ情報ＺＴ１〜ＺＴ１６、ＺＴ１７〜ＺＴ２０及びＺＴ２１、更には、それぞれ６７番〜１３０番、１３１番〜１９４番、１９５番〜２５８番のコードブロックのデータ量削減後のＺＥＲＯビットプレーン数のデータＤ２．１〜Ｄ２．４、Ｄ３．１〜Ｄ３．４、…、Ｄ１６．０〜Ｄ１６．４、演算回路２１５、２１６、２１７、２１８、２１９より出力されるデータ量削減後のＺＥＲＯ−ＴＡＧ情報Ｄ１７．１〜Ｄ１７．４、Ｄ２１．１〜Ｄ２１．４で構成される。
【００６２】
先に説明したＴＡＧ情報解析回路７と同じ構成物には、同じ参照番号を付して表し、ここでの重複した説明は省く。
【００６３】
ＺＥＲＯ−ＴＡＧ情報解析回路１０とＴＡＧ情報解析回路７を比較した場合、処理内容の違いより、ＴＡＧ情報解析回路７が備えるＯＲゲート７１〜９１の代わりに演算回路２００〜２１９が設けられる。演算回路２００〜２１９の構成は同じである。演算回路２００〜２１９は、演算により求めたＺＥＲＯ−ＴＡＧ情報の値（ZT1〜ZT21）の他に、各演算回路より出力されるデータ量削減後のＺＥＲＯビットプレーン数又はＺＥＲＯ−ＴＡＧ情報の値（D1.1〜D1.4、D2.1〜D2.4、…D21.1〜D21.4）をデータＺＤ生成部２２０（ＴＡＧ情報解析回路７のデータＤ生成部９２に相当する。）に出力する。
【００６４】
データＺＤ生成部２２０は、各演算回路より出力されるＺＥＲＯ−ＴＡＧ情報の値（ZT1〜ZT21）、及び、データ量削減後のＺＥＲＯビットプレーン数又はＺＥＲＯ−ＴＡＧ情報の値（D1.1〜D1.4、D2.1〜D2.4、…D21.1〜D21.4）を、ＳＲＡＭ８のアドレス指定回路５４’により指定されるアドレスに書きこむ。アドレス指定回路５４’は、ＡＮＤゲート５８、６２、６６、７０より出力されるパルス信号の入力に応じて書き込み用のアドレスを、データＺＤ１用、データＺＤ２用、データＺＤ３用、データＺＤ４用に切り換えてＳＲＡＭ８に出力する。
【００６５】
図７は、演算回路２００の構成を示す図である。演算回路２００は、データＺＤ２、Ｄ３、Ｄ４を求める時に使われる。例えば、データＺＤ２を求める際、それぞれ２入力１出力型のセレクタ２００ｂ及び２００ｄには、図示するように６７番、６８番、７５番、７６番のコードブロックのＺＥＲＯビットプレーン数（以下、説明の便宜のため文書中でＺＰ６７、ＺＰ６８、ＺＰ７５、ＺＰ７６と記す）のデータが入力される。
【００６６】
ＺＰ６７及びＺＰ６８は、比較器２００ａに入力される。比較器２００ａは、ＺＰ６８よりもＺＰ６７が大きい場合Ｈｉｇｈレベルの比較結果信号を、ＺＰ６８よりもＺＰ６７が小さい場合にＬｏｗレベルの比較結果信号をセレクタ２００ｂの信号選択端子に出力する。セレクタ２００ｂは、比較器２００ａより入力される比較結果信号がＨｉｇｈレベルの場合にはＺＰ６８を、Ｌｏｗレベルの場合にはＺＰ６７を出力する。
【００６７】
ＺＰ７５及びＺＰ７６は、比較器２００ｃに入力される。比較器２００ｃは、ＺＰ７５よりもＺＰ７６が大きい場合Ｈｉｇｈレベルの比較結果信号を、ＺＰ７５よりもＺＰ７６が小さい場合にＬｏｗレベルの比較結果信号をセレクタ２００ｄの信号選択端子に出力する。セレクタ２００ｄは、比較器２００ｃより入力される比較結果信号がＨｉｇｈレベルの場合にはＺＰ７６を、Ｌｏｗレベルの場合にはＺＰ７５を出力する。
【００６８】
セレクタ２００ｂ及びセレクタ２００ｄより出力される信号は、比較器２００ｅ及びセレクタ２００ｆに入力される。比較器２００ｅは、セレクタ２００ｂより出力されたデータの値よりもセレクタ２００ｄより出力されたデータの値が大きい場合にはＨｉｇｈレベルの比較結果信号を、逆の場合にはＬｏｗレベルの比較結果信号をセレクタ２００ｆの信号選択端子に出力する。セレクタ２００ｆは、比較器２００ｅより入力される比較結果信号がＨｉｇｈレベルの場合にはセレクタ２００ｄより入力されたデータを、Ｌｏｗレベルの場合にはセレクタ２００ｂより入力されたデータをＺＥＲＯ−ＴＡＧ情報のデータ値ＺＴ１として出力する。
【００６９】
演算器２００ｇは、ＺＰ６７より上記データ値ＺＴ１を差し引いた値を求め、これを６７番のコードブロックのデータ量削減後のＺＥＲＯビットプレーン数Ｄ１．１として出力する。演算器２００ｈは、ＺＰ６８より上記データ値ＺＴ１を差し引いた値を求め、これを６８番のコードブロックのデータ量減後のＺＥＲＯビットプレーン数Ｄ１．２として出力する。演算器２００ｉは、ＺＰ７５より上記データ値ＺＴ１を差し引いた値を求め、これを７５番のコードブロックのデータ量削減後のＺＥＲＯビットプレーン数Ｄ１．３として出力する。演算器２００ｊは、ＺＰ７６より上記データ値ＺＴ１を差し引いた値を求め、これを７６番のコードブロックのデータ量減後のＺＥＲＯビットプレーン数Ｄ１．４として出力する。
【００７０】
なお、セレクタ２００ｂ及び２００ｄには、データＺＤ３を求める際には、６７番の代わりに１３１番、６８番の代わりに１３２番、７５番の代わりに１３９番、７６番の代わりに１４０番のコードブロックのＺＥＲＯビットプレーン数のデータが入力される。また、データＺＤ４を求める際には、６７番の代わりに１９５番、６８番の代わりに１９６番、７５番の代わりに２０３番、７６番の代わりに２０４番のコードブロックのＺＥＲＯビットプレーン数のデータが入力される。
【００７１】
図８は、ＪＰＥＧ２０００の標準に従い、上述したＴＡＧ情報解析回路７及びＺＥＲＯ−ＴＡＧ情報解析回路１０により生成されたＴＡＧ情報、ＺＥＲＯ−ＴＡＧ情報及びデータ量削減後のＺＥＲＯビットプレーン数のデータを備えたパケットヘッダ及び符号データでなる符号列を示す図である。図示するように各情報は、処理を行うコードブロックの最初の番号のパケットヘッダの前に挿入される。例えば、７番のコードブロックのパケットヘッダの前には、７番〜１０番のコードブロックのＴＡＧ情報Ｔ２、ＺＥＲＯ−ＴＡＧ情報ＺＴ２のデータが置かれる。また、１９番目のコードブロックのパケットヘッダの前には、ＴＡＧ情報Ｔ１８、ＺＥＲＯ−ＴＡＧ情報ＺＴ１８、更新されたＺＥＲＯビットプレーン数Ｄ１８．１〜Ｄ１８．４、ＴＡＧ情報Ｔ５、ＺＥＲＯ−ＴＡＧ情報ＺＴ５のデータが置かれる。
【００７２】
【発明の効果】
請求項１乃至４に記載の画像処理装置では、レベル１の１つのサブバンドに含まれているコードブロックを単位として、所定の順序でコードブロックのインクルージョン情報及び／又はＺＥＲＯビットプレーン数のデータを受け付け、受け付けたデータをパラレル変換し、処理した後に、再びシリアル変換して出力する回路で成るＴＡＧ情報解析部及び／又はＺＥＲＯ−ＴＡＧ情報解析部を備えることで、従来、ソフトウェア処理で実現していた時のように、全サブバンドのコードブロックのインクルージョン情報及び／又はＺＥＲＯビットプレーン数の情報を記憶しておく大きなサイズの作業用メモリを不要とし、かつ、リアルタイムなＴＡＧ情報及び／又はＺＥＲＯ−ＴＡＧ情報の作成が可能になる。
【図面の簡単な説明】
【図１】 （ａ）は、画像処理装置の符号化処理を行う部分のブロック構成図であり、（ｂ）は、復号化処理を行う部分のブロック構成図である。
【図２】 ＴＡＧ情報解析回路により生成されるＴＡＧ情報を示す図である。
【図３】 ＴＡＧ情報解析回路の構成図である。
【図４】 （ａ）〜（ｄ）は、ＴＡＧ情報を用いたコードブロックのインクルージョン情報取得手法について説明するための図である。
【図５】 ＺＥＲＯ−ＴＡＧ情報の説明を行うための図である。
【図６】 ＺＥＲＯ−ＴＡＧ情報解析回路の構成図である。
【図７】 演算回路の構成図である。
【図８】 ＴＡＧ情報及びＺＥＲＯ−ＴＡＧ情報等を有するパケット情報及び符号データで成る符号列の構成を示す図である。
【符号の説明】
７，２４ ＴＡＧ情報解析回路、８ ＳＲＡＭ、１０，２７ ＺＥＲＯ−ＴＡＧ情報解析回路、５０ シフトレジスタ、５１ コードブロックカウンタ、５２，５６，６０，６４，６８ 比較器、５３，５５，５９，６３，６７ レジスタ、５４ アドレスして回路、５７，６１，６５，６９ 遅延回路、５８，６２，６６，７０ ２入力ＡＮＤゲート、７１〜９１ ４入力ＯＲゲート、９２ データＤ生成部、１００ 接続回路、２００〜２１９ 演算回路。
【発明の属する技術分野】
本発明は、画像データの符号化及び復号化を行う画像処理装置、特に、ＪＰＥＧ２０００に準拠した画像処理装置に関する。
【０００２】
【従来の技術】
近年、高精細画像を取り扱うのに適した符号化方法としてＪＥＰＧ２０００が知られている。ＪＰＥＧ２０００の符号化処理では、画像データをＹ、Ｃｂ、Ｃｒの各色成分のデータに変換した後、それぞれのデータに対して周波数解析として２次元離散ウェーブレット変換を行う。ウェーブレット変換により得られたウェーブレット係数のデータを、サブバンドを処理単位としてビットプレーンに分割し、サブバンド毎に各ビットプレーンのデータを上位から順に３通りの方法によりスキャンして算術符号化を行う。
【０００３】
上記算術符号化により生成される符号データから、コードブロック単位で有意データの有無を表すインクルージョン情報、コードブロックの上位に位置する全ビットが０であるビットプレーン（以下、ＺＥＲＯビットプレーンという）の数、コーディングパス数、符号のバイト数を調べ、パケットヘッダを生成する。各サブバンド毎に上記パケットヘッダ及び符号データを並べて符号列を形成し、これを画像データを符号化して得られる符号列のデータとして出力する。なお、ＪＰＥＧ２０００の符号化処理については、以下の非特許文献１に詳しく説明されている。
【０００４】
【非特許文献１】
「静止画像符号化の新国際標準方式（ＪＰＥＧ２００）の概要」、映像情報メディア学会誌２０００年、Ｖｏｌ．５４、Ｎｏ．２、ｐｐ１６４−１７１
【０００５】
ＪＰＥＧ２０００の標準では、上記コードブロック毎に求めるインクルージョンの有無についての情報を表す方法としてＴＡＧという概念を採用している。これは、サブバンド内のコードブロックを２×２個を１組とし、４個全てのコードブロック全てに有意データが無い時に、その組のコードブロックのＴＡＧを０とし、４個のコードブロックの内１つでも有意データを持つ場合には１にする。今度は、上記値を特定したＴＡＧを２×２個を１組とし、４つの全てのＴＡＧが０の場合、１つ上位のＴＡＧを０とし、４つのＴＡＧの内、１つでも１のＴＡＧがある場合には１つ上位のＴＡＧを１とする。以下同様にして、順に上位のＴＡＧの値を求め、最終的には最上位の１つのＴＡＧの値を特定してＴＡＧ情報の解析を終了する。
【０００６】
上記手法により求めたＴＡＧ情報に基づけば、最上位のＴＡＧから下位側を見た場合に最初にＴＡＧ情報の値が０になっている階層より下位に位置するコードブロックは全て有意データを持たないと判断できる。例えば、復号化処理の１つとして、各サブバンドのコードブロックのパケットヘッダ及び符号データを所定の順序で並べて成る符号列から復号用の符号データの抽出を行う際、ＴＡＧ情報の値が０になっている階層よりも下位に位置するコードブロックについては、パケットヘッダ内のインクルージョンの有無の情報を参照することなく、符号データを特定することができ、無駄なアクセスを省くことができる。
【０００７】
また、ＪＰＥＧ２０００の標準では、上記コードブロックのインクルージョンの有無の情報の他、ＺＥＲＯビットプレーン数の情報を表す方法としてＺＥＲＯ−ＴＡＧという概念を採用している。これは、サブバンド内のコードブロックを２×２個を１組として分割し、各組のＺＥＲＯビットプレーン数の最小値をその組のＺＥＲＯ−ＴＡＧの値とし、各コードブロックのＺＥＲＯビットプレーンの値を当該値から上記求めた最小値のＴＡＧを差し引いた値に更新する。更に、隣り合う別のコードブロックについて求めた２×２の上記ＺＥＲＯ−ＴＡＧの最小値を１つ上位のＺＥＲＯ−ＴＡＧの値とし、各ＺＥＲＯ−ＴＡＧの値を当該値から１つ上位のＺＥＲＯ−ＴＡＧの値を差し引いた値に更新する。以下同様に、順に上位のＺＥＲＯ−ＴＡＧの値を求め、最終的には最上位の１つのＺＥＲＯ−ＴＡＧの値を特定してＺＥＲＯ−ＴＡＧ情報の解析を終了する。
【０００８】
このようにして求めたＺＥＲＯ−ＴＡＧの情報を利用すれば、ＺＥＲＯビットプレーン数の桁をより低い値に置きかえることができ、符号列のデータ量を低減することができる。
【０００９】
【発明が解決しようとする課題】
従来、上記情報の生成処理は、ソフトウェア処理により実現されており、上記生成したＴＡＧ情報及びＺＥＲＯ−ＴＡＧ情報を記憶するメモリの他に、演算処理装置であるＣＰＵ、処理プログラムを格納するメモリ、及び、演算処理などの作業用のメモリを必要としていた。上記インクルージョンの有無やＺＥＲＯビットプレーン数の情報に基づいて最上位のＴＡＧ情報及びＺＥＲＯ−ＴＡＧ情報を生成するには、全てのサブバンド（各レベル全てのサブバンド）の各コードブロックのインクルージョンの情報及びＺＥＲＯビットプレーン数の情報を一時的に記憶しておくことが必要である。このためサイズの大ききな作業用のメモリを用意することが必要があった。
【００１０】
本発明は、従来ソフトウェアにて実現されていたパケットヘッダのインクルージョン情報及びＺＥＲＯビットプレーン数の情報のＴＡＧ情報生成部をハードウェアにて実現したものであって、データの入力に応じて直ちに結果を出力することによりリアルタイム処理が可能で、小型のＴＡＧ情報解析回路及びＺＥＲＯ−ＴＡＧ情報解析回路を備えた画像処理装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に記載の画像処理装置は、ＪＰＥＧ２０００に準拠してレベル１以上のウェーブレット変換を行って画像データから符号列を形成する符号化処理を実行する画像処理装置であって、ＴＡＧ情報生成部を含んでおり、上記ＴＡＧ情報生成部が、各サブバンドを予め定めた画素マトリクスで分割したコードブロックを処理単位とし、下層に位置するコードブロックに有意データを含むか否かを表すＴＡＧ情報を、上記符号列を形成するのに用いるパケットヘッダ用に生成するものであって、インクルージョン情報抽出部（６）と、ＴＡＧ情報解析回路（７）と、を含んでおり、上記インクルージョン情報抽出部が、コードブロック毎に有意データを有しているときに１、有していないときに０の値のインクルージョン情報Ｉを高レベルのサブバンドからレベル１の各サブバンドに含まれるコードブロックの順に出力するものであり、上記ＴＡＧ情報解析回路が、第１シフトレジスタ（５０）と、切換回路と、論理回路と、第１データＤ生成部（９２）と、を含んでおり、上記第１シフトレジスタが、インクルージョン情報抽出部からシリアル入力される、レベル１のサブバンド内に含まれる数分のコードブロックのインクルージョン情報Ｉを記録するものであり、上記切換回路が、レベル２以上のサブバンドに含まれる全コードブロックのインクルージョン情報Ｉ、レベル１の１ＨＬのサブバンドに含まれる全コードブロックのインクルージョン情報Ｉ、レベル１の１ＬＨのサブバンドに含まれる全コードブロックのインクルージョン情報Ｉ、レベル１の１ＨＨのサブバンドに含まれる全コードブロックのインクルージョン情報Ｉの各々が第１シフトレジスタに入力完了する毎に、上記第１シフトレジスタが記録しているデータを論理回路にパラレル出力させるものであり、上記論理回路が、第１シフトレジスタからパラレル出力される各コードブロックのインクルージョン情報Ｉが順に入力される複数の４入力１出力ＯＲゲートを有しており、該ＯＲゲートが、近傍の２×２個のコードブロックについてのＴＡＧ情報を求め、求めたＴＡＧ情報を第１データＤ生成部に出力するようになっており、上記第１データＤ生成部が、論理回路が有している複数のＯＲゲートからパラレル出力されるＴＡＧ情報を、シリアルデータに並べ直して出力するものである、ことを特徴とする。
【００１２】
請求項２に記載の画像処理装置は、請求項１に記載の画像処理装置であって、上記論理回路が有している複数の４入力１出力ＯＲゲートが、求めたＴＡＧ情報が同層上で１つになるまで、求めた２×２個のＴＡＧ情報に基づいて更に上層のＴＡＧ情報を求め、求めたＴＡＧ情報を出力するように構成されている、ことを特徴とする。
【００１３】
請求項３に記載の画像処理装置は、請求項１又は請求項２に記載の画像処理装置であって、更に、ＺＥＲＯ - ＴＡＧ情報生成部を含んでおり、上記ＺＥＲＯ - ＴＡＧ情報生成部が、コードブロックの符号データに関し、上位に位置する全てのビットデータが０であるＺＥＲＯビットプレーン数の情報であって、２×２個のコードブロックのＺＥＲＯビットプレーン数の最小値と、該２×２個の各コードブロックのＺＥＲＯビットプレーン数と前記最小値との差分値と、で成るＺＥＲＯ - ＴＡＧ情報を、上記符号列を形成するのに用いるパケットヘッダ用に生成するものであって、ＺＥＲＯ - ビットプレーン数情報抽出部（９）と、ＺＥＲＯ - ＴＡＧ情報解析回路（１０）と、を含んでおり、上記ＺＥＲＯビットプレーン数情報抽出部が、コードブロック毎に上位に位置する全てのビットデータが０であるＺＥＲＯビットプレーン数の情報を高レベルのサブバンドからレベル１の各サブバンドに含まれるコードブロックの順に出力するものであり、上記ＺＥＲＯ - ＴＡＧ情報解析回路が、第２シフトレジスタ（５０）と、切換回路と、演算部と、第２データＤ生成部（９２）と、を含んでおり、上記第２シフトレジスタが、レベル１のサブバンド内に含まれるコードブロックの数分のＺＥＲＯビットプレーン数の情報を入力順に記録するものであり、上記切換回路が、レベル２以上のサブバンドに含まれる全コードブロックのＺＥＲＯビットプレーン数の情報、レベル１の１ＨＬのサブバンドに含まれる全コードブロックのＺＥＲＯビットプレーン数の情報、レベル１の１ＬＨのサブバンドに含まれる全コードブロックのＺＥＲＯビットプレーン数の情報、レベル１の１ＨＨのサブバンドに含まれる全コードブロックのＺＥＲＯビットプレーン数の情報の各々が第２シフトレジスタに入力完了する毎に、上記第２シフトレジスタが記録しているデータを演算部にパラレル出力させるものであり、上記演算部が、第２シフトレジスタからパラレル出力される各コードブロックのＺＥＲＯビットプレーン数の情報が順に入力される複数の４入力１出力の演算回路を有しており、該演算回路が、近傍の２×２個のコードブロックについてのＺＥＲＯ - ＴＡＧ情報を求め、求めたＺＥＲＯ - ＴＡＧ情報を第２データＤ生成部に出力するものであり、上記第２データＤ生成部が、演算部が有している複数の演算回路からパラレル出力されるＺＥＲＯ - ＴＡＧ情報を、シリアルデータに並べ直して出力するものである、ことを特徴とする。
【００１４】
請求項４に記載の画像処理装置は、請求項３に記載の画像処理装置であって、上記演算部が有している複数の演算回路が、求めたＺＥＲＯ - ＴＡＧ情報が同層上で１つになるまで、求めた２×２個のＺＥＲＯ - ＴＡＧ情報にそれぞれ含まれているＺＥＲＯビットプレーン数の情報の最小値に基づいて更に上層のＺＥＲＯ - ＴＡＧ情報を求めるように構成されている、ことを特徴とする。
【００１７】
【発明の実施の形態】
（１）全体構成
以下、添付の図面を用いて実施の形態に係る画像処理装置について説明する。
図１（ａ）は、実施の形態に係る画像処理装置の符号化処理を行う各処理部のブロック図を示し、図１（ｂ）は、復号化処理を行う各処理部のブロック図を示す。図１（ａ）に示すように、実施の形態に係る画像処理装置では、ＪＰＥＧ２０００に準拠した手順で符号化処理を行う。まず、色変換部１で画像データをＹ、Ｃｂ、Ｃｒの各色成分のデータに変換した後、ウェーブレット変換部２において、各色成分のデータに対して周波数解析として２次元離散ウェーブレット変換を行う。算術符号化部３は、ウェーブレット変換により得られたウェーブレット係数のデータ（例えば１６ビットデータ）を、サブバンド（たとえば、レベル５のウェーブレット変換の場合、５ＬＬ、５ＨＬ、５ＬＨ、５ＨＨ、４ＨＬ、４ＬＨ、４ＨＨ、３ＨＬ、３ＬＨ、３ＨＨ、２ＨＬ、２ＬＨ、２ＨＨ、ｌＨＬ、１ＬＨ、１ＨＨ）を処理単位としてビットプレーンに分割し、サブバンド毎に各ビットプレーンのデータを上位から順に３通りの方法によりスキャンして算術符号化を行う。上記３通りの方法は、“significant propagation pass”、“magnitude refinement pass”、“cleanup pass”と呼ばれている。
【００１８】
レート制御部４では、上記算術符号化により各コードブロック毎に得られるコーディングパスの符号データの内、算術符号化前のウェーブレット係数の下位ビットプレーンに対応する符号データから順に削除（符号データを破棄すること）し、符号量を削減する。レート制御後の符号データは、パケットヘッダ生成部５、インクルージョン情報抽出部６、及び、ＺＥＲＯビットプレーン数情報抽出部９にそれぞれ出力される。
【００１９】
インクルージョン情報抽出部６では、各コードブロックの有意データの有無を調べ、有意データがある場合には１を、無い場合には０をインクルージョン情報Ｉとして次段のＴＡＧ情報解析回路７に出力する。後に詳しく説明するが、ＴＡＧ情報解析回路７は、全レベルのサブバンドのコードブロックよりも少ない数のコードブロックを単位として、所定の順序でコードブロックのインクルージョン情報を受け付け、直ちに対応するＴＡＧ情報を生成し、ＳＲＡＭ８に出力する。
【００２０】
ＺＥＲＯビットプレーン数情報抽出部９は、レート制御後の符号データからコードブロックの上位に位置する全ビットが０であるビットプレーンの数（以下、ＺＥＲＯビットプレーン数という）を抽出し、ＺＥＲＯ−ＴＡＧ情報解析回路１０に出力する。後に詳しく説明するが、ＺＥＲＯ−ＴＡＧ情報解析回路１０は、全レベルのサブバンドのコードブロックよりも少ない数のコードブロックを単位として、所定の順序でコードブロックのＺＥＲＯビットプレーン数のデータを受け付け、直ちに対応するＺＥＲＯ−ＴＡＧ情報を生成し、ＳＲＡＭ８に出力する。
【００２１】
パケットヘッダ生成部５は、ＪＰＥＧ２０００の標準に従い、ＳＲＡＭ８からＴＡＧ情報及びＺＥＲＯ−ＴＡＧ情報を読み出し、パケットヘッダを生成し、レート制御部４から出力される符号データを所定の順序で並べ、符号列を形成し、これを出力する。
【００２２】
図１（ｂ）に示すように、実施の形態に係る画像処理装置では、ＪＰＥＧ２０００に準拠した手順で復号化処理を行う。復号化するデータは、ＪＰＥＧ２０００に準拠して生成された符号列のデータであり、サブバンド毎にコードブロックのパケットヘッダ及び符号データが並べられたデータである。当該符号列のデータは、まず、パケットヘッダ解析部２０においてパケットヘッダの部分が抽出される。抽出されたパケットヘッダのデータは、インクルージョン情報抽出部２３及びＺＥＲＯビットプレーン数情報抽出部２６に出力される。
【００２３】
インクルージョン情報抽出部２３では、コードブロック毎に有意データの有無を調べ、有意データがある場合には１を、無い場合には０をインクルージョン情報として次段のＴＡＧ情報解析回路２４に出力する。後に詳しく説明するが、ＴＡＧ情報解析回路２４は、処理単位であるサブバンドのインクルージョン情報の入力に対して直ちに対応するＴＡＧ情報をＳＲＡＭ２５に出力する。
【００２４】
ＺＥＲＯビットプレーン数情報抽出部２６は、パケットヘッダのデータからＺＥＲＯビットプレーン数を抽出し、ＺＥＲＯ−ＴＡＧ情報解析回路２７に出力する。後に詳しく説明するが、ＺＥＲＯ−ＴＡＧ情報解析回路２７は、処理単位であるサブバンドのＺＥＲＯビットプレーン数の入力に応じて直ちに対応するＺＥＲＯ−ＴＡＧ情報をＳＲＡＭ２５に出力する。
【００２５】
符号データ抽出部２１は、ＪＰＥＧ２０００の標準に従い、ＳＲＡＭ２５からＴＡＧ情報及びＺＥＲＯ−ＴＡＧ情報を読み出し、当該情報に基づいて、パケットヘッダ解析部２０を介して入力される符号列のデータより符号データを抽出し、復号部２２に出力する。復号部２２は、ＪＰＥＧ２０００に準拠する復号化処理を行い、復号後の画像データを出力する。
【００２６】
（２）ＴＡＧ情報解析回路
以下、ＴＡＧ情報解析回路７及び２４の構成及び動作について説明する。ＴＡＧ情報解析回路７及び２４は同じ構成であるため、ＴＡＧ情報解析回路７について説明する。
【００２７】
図２は、画像データに対してレベル５の２次元離散ウェーブレット変換を行った場合に得られる各サブバンドに対応するＴＡＧ情報を示す図である。本図において、各コードブロックには、算術符号化処理及びレート制御処理の施される順に０〜２５８の番号を付して示す。以下の説明では、当該番号を用いて各コードブロックを特定する。
【００２８】
図２には、更に、２×２個のコードブロックを単位として求められる最下位のＴＡＧ情報であるＴ１〜Ｔ１６、上記Ｔ１〜Ｔ１６のＴＡＧを２×２個を１組として求めた最下位より１つ上のＴＡＧ情報であるＴ１７〜Ｔ２０、Ｔ１７〜Ｔ２０のＴＡＧを１組として求めた最上位のＴＡＧ情報であるＴ２１を示してある。但し、レベル５及びレベル４の各サブバンドについては、コードブロックのサイズ以下であるため、ＴＡＧ情報は求めない。このため、最上位のＴＡＧ情報であるＴ２１は、レベル１の各サブバンド（１ＨＬ、１ＬＨ、１ＨＨ）についてのみ求める。
【００２９】
図３は、ＴＡＧ情報解析回路７の構成を示す図である。ＴＡＧ情報解析回路７は、レベル２及びレベル３の全サブバンドのコードブロックのインクルージョン情報、レベル１の１ＨＬのサブバンドの全コードブロックのインクルージョン情報、１ＬＨのサブバンドの全コードブロックのインクルージョン情報、並びに、１ＨＨのサブバンドの全コードブロックのインクルージョン情報を、所定の順序で入力することにより、直ちに対応するＴＡＧ情報を生成し、ＳＲＡＭ８に出力する。
【００３０】
より具体的には、当該ＴＡＧ情報解析回路７は、各サブバンドのＴＡＧ情報を４回に分けて求め、求めた４つのデータＤ１〜Ｄ４（図２を参照）のＴＡＧ情報（３２ビットデータ）をＳＲＡＭ８に逐次格納する。これにより、ソフトウェア処理により実現していた時に要していたサイズの大きな作業用のメモリ自体を不用にする。ここで、データＤ１は、レベル３のサブバンド３ＨＬ、３ＬＨ、３ＨＨについてのＴＡＧ情報Ｔ２、Ｔ３、Ｔ４を求めると共に、レベル２のサブバンド２ＨＬ、２ＬＨ、２ＨＨについて各４つ求めるＴＡＧ情報Ｔ５〜Ｔ１６、及び上位のＴＡＧ情報Ｔ１８、Ｔ１９及びＴ２０で成る。レベル５及びレベル４のサブバンドはコードブロック１個のサイズに満たないためＴＡＧ情報は求めない。データＤ２〜Ｄ４は、レベル１のサブバンド１ＨＬ、１ＬＨ、１ＨＨについてのＴＡＧ情報Ｔ１〜Ｔ１６、Ｔ１７〜Ｔ２０及びＴ２１で構成される。
【００３１】
シフトレジスタ５０には、インクルージョン情報抽出部６より出力されるインクルージョン情報Ｉ（コードブロック毎のインクルージョンの有／無を１／０で表す１ビットデータ）が連続して入力される。シフトレジスタ５０は、後に説明する比較器５２より出力されるＨｉｇｈレベルのイネーブル信号の入力に応じてインクルージョン情報Ｉの入力を受付け、入力されるインクルージョン情報Ｉを順にシフトしながら内部のレジスタに格納する。シフトレジスタ５０は、最大６４個のコードブロックのインクルージョン情報Ｉを記憶し、各コードブロックのインクルージョン情報Ｉのデータを次段の接続回路１００にパラレル出力する。
【００３２】
接続回路１００は、比較器５６より入力される切換信号の値（Ｈｉｇｈ／Ｌｏｗ）に応じて、パラレルに入力される各コードブロックのインクルージョン情報ＩのＯＲゲート７１〜８６への接続内容（レベル１のサブバンド用接続／レベル２〜５のサブバンド用の接続）を切換える。なお、接続回路１００内部において当該接続内容の切換は、切換信号に応じて動作するセレクタを用いて行う。
【００３３】
以下、接続回路１００における接続内容についてデータＤ１〜Ｄ４書き込み時に分けて説明する。
（ａ）データＤ１書き込み時
シフトレジスタ５０に７番〜６６番のコードブロックのインクルージョン情報Ｉが入力されている間、接続回路１００に入力される切換信号は“Ｌｏｗ”レベルであり、接続回路１００は、接続内容をレベル２〜５のサブバンド用に切り換える。シフトレジスタ５０に７番〜６６番のコードブロックのインクルージョン情報Ｉの入力が完了した時、接続回路１００は、各コードブロックのインクルージョン情報Ｉを、以下の通りＯＲゲート７１〜８６に出力する。
【００３４】
この場合において、ＯＲゲート７１の各信号入力端子に入力されるデータは無い。ＯＲゲート７２の各信号入力端子には、順に７番〜１０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７３の各信号入力端子には、順に１１番〜１４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７４の各信号入力端子には、順に１５番〜１８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７５の各信号入力端子には、順に１９番、２０番、２３番、２４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７６の各信号入力端子には、順に２１番、２２番、２５番、２６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７７の各信号入力端子には、順に２７番、２８番、３１番、３２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７８の各信号入力端子には、順に２９番、３０番、３３番、３４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７９の各信号入力端子には、順に３５番、３６番、３９番、４０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８０の各信号入力端子には、順に３７番、３８番、４１番、４２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８１の各信号入力端子には、順に４３番、４４番、４７番、４８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８２の各信号入力端子には、順に４５番、４６番、４９番、５０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８３の各信号入力端子には、順に５１番、５２番、５５番、５６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８４の各信号入力端子には、順に５３番、５４番、５７番、５８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８５の各信号入力端子には、順に５９番、６０番、６３番、６４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８６の各信号入力端子には、順に６１番、６２番、６５番、６６番のコードブロックのインクルージョン情報Ｉが入力される。
【００３５】
（ｂ）データＤ２書き込み時
シフトレジスタ５０に６７番のコードブロックのインクルージョン情報Ｉが入力された時点で、接続回路１００に比較器５６から入力される切換信号はＨｉｇｈレベルに切り換る。これ以降、接続回路１００は、接続内容をレベル１のサブバンド（１ＨＬ、１ＬＨ、１ＨＨ）用に切り換える。シフトレジスタ５０に６７番〜１３０番のコードブロックのインクルージョン情報Ｉの入力が完了した時、接続回路１００は、各コードブロックのインクルージョン情報Ｉを、以下の通り、ＯＲゲート７１〜８６に出力する。
【００３６】
ＯＲゲート７１の各信号入力端子には、順に６７番、６８番、７５番、７６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７２の各信号入力端子には、順に６９番、７０番、７７番、７８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７３の各信号入力端子には、順に８３番、８４番、９１番、９２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７４の各信号入力端子には、順に８５番、８６番、９３番、９４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７５の各信号入力端子には、順に７１番、７２番、７９番、８０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７６の各信号入力端子には、順に７３番、７４番、８１番、８２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７７の各信号入力端子には、順に８７番、８８番、９５番、９６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７８の各信号入力端子には、順に８９番、９０番、９７番、９８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７９の各信号入力端子には、順に９９番、１００番、１０７番、１０８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８０の各信号入力端子には、順に１０１番、１０２番、１０９番、１１０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８１の各信号入力端子には、順に１１５番、１１６番、１２３番、１２４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８２の各信号入力端子には、順に１１７番、１１８番、１２５番、１２６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８３の各信号入力端子には、順に１０３番、１０４番、１１１番、１１２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８４の各信号入力端子には、順に、１０５番、１０６番、１１３番、１１４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８５の各信号入力端子には、順に１１９番、１２０番、１２７番、１２８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８６の各信号入力端子には、順に１２１番、１２２番、１２９番、１３０番のコードブロックのインクルージョン情報Ｉが入力される。
【００３７】
（ｃ）データＤ３書き込み時
シフトレジスタ５０への１３１番〜１９４番のコードブロックのインクルージョン情報Ｉの入力が完了した時、上記データＤ３の生成及び出力が行われる。この時、接続回路１００は、シフトレジスタ５０からパラレルに出力される各コードブロックのインクルージョン情報Ｉを、以下の通り、ＯＲゲート７１〜８６に出力する。
【００３８】
ＯＲゲート７１の各信号入力端子には、順に１３１番、１３２番、１３９番、１４０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７２の各信号入力端子には、順に１３３番、１３４番、１４１番、１４２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７３の各信号入力端子には、順に１４７番、１４８番、１５５番、１５６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７４の各信号入力端子には、順に１４９番、１５０番、１５７番、１５８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７５の各信号入力端子には、順に１３５番、１３６番、１４３番、１４４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７６の各信号入力端子には、順に１３７番、１３８番、１４５番、１４６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７７の各信号入力端子には、順に１５１番、１５２番、１５９番、１６０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７８の各信号入力端子には、順に１５３番、１５４番、１６１番、１６２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７９の各信号入力端子には、順に１６３番、１６４番、１７１番、１７２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８０の各信号入力端子には、順に１６５番、１６６番、１７３番、１７４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８１の各信号入力端子には、順に１７９番、１８０番、１８７番、１８８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８２の各信号入力端子には、順に１８１番、１８２番、１８９番、１９０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８３の各信号入力端子には、順に１６７番、１６８番、１７５番、１７６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８４の各信号入力端子には、順に、１６９番、１７０番、１７７番、１７８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８５の各信号入力端子には、順に１８３番、１８４番、１９１番、１９２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８６の各信号入力端子には、順に１８５番、１８６番、１９３番、１９４番のコードブロックのインクルージョン情報Ｉが入力される。
【００３９】
（ｄ）データＤ４書き込み時
シフトレジスタ５０に１９５番〜２５８番のコードブロックのインクルージョン情報Ｉの入力が完了した時、上記データＤ４の出力が行われる。この時、接続回路１００は、シフトレジスタ５０からパラレルに出力される各コードブロックのインクルージョン情報Ｉを、以下の通り、ＯＲゲート７１〜８６に出力する。
【００４０】
ＯＲゲート７１の各信号入力端子には、順に１９５番、１９６番、２０３番、２０４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７２の各信号入力端子には、順に１９７番、１９８番、２０５番、２０６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７３の各信号入力端子には、順に２１１番、２１２番、２１９番、２２０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７４の各信号入力端子には、順に２１３番、２１４番、２２１番、２２２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７５の各信号入力端子には、順に１９９番、２００番、２０７番、２０８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７６の各信号入力端子には、順に２０１番、２０２番、２０９番、２１０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７７の各信号入力端子には、順に２１５番、２１６番、２２３番、２２４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７８の各信号入力端子には、順に２１７番、２１８番、２２５番、２２６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート７９の各信号入力端子には、順に２２７番、２２８番、２３５番、２３６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８０の各信号入力端子には、順に２２９番、２３０番、２３７番、２３８番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８１の各信号入力端子には、順に２４３番、２４４番、２５１番、２５２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８２の各信号入力端子には、順に２４５番、２４６番、２５３番、２５４番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８３の各信号入力端子には、順に２３１番、２３２番、２３９番、２４０番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８４の各信号入力端子には、順に、２３３番、２３４番、２４１番、２４２番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８５の各信号入力端子には、順に２４７番、２４８番、２５５番、２５６番のコードブロックのインクルージョン情報Ｉが入力される。ＯＲゲート８６の各信号入力端子には、順に２４９番、２５０番、２５７番及び２５８番のコードブロックのインクルージョン情報Ｉが入力される。
【００４１】
上述したデータＤ１〜Ｄ４の書き込みに対応して、ＯＲゲート７１、７２、７３及び７４の出力は、それぞれデータＤ生成部９２にＴＡＧ情報Ｔ１〜Ｔ４として入力される他、４入力ＯＲゲート８７の各信号入力端子に入力される。ＯＲゲート７５、７６、７７及び７８の出力は、それぞれデータＤ生成部９２にＴＡＧ情報Ｔ５〜Ｔ８として入力される他、４入力ＯＲゲート８８の各信号入力端子に入力される。ＯＲゲート７９、８０、８１及び８２の出力は、それぞれデータＤ生成部９２にＴＡＧ情報Ｔ９〜Ｔ１２として入力される他、４入力ＯＲゲート８９の各信号入力端子に入力される。ＯＲゲート８３、８４、８５及び８６の出力は、それぞれデータＤ生成部９２にＴＡＧ情報Ｔ１３〜Ｔ１６として入力される他、４入力ＯＲゲート９０の各信号入力端子に入力される。
【００４２】
ＯＲゲート８７、８８、８９及び９０の出力は、それぞれデータＤ生成部９２にＴＡＧ情報Ｔ１７〜Ｔ２０として入力される他、４入力ＯＲゲート９１の各信号入力端子に入力される。ＯＲゲート９１の出力は、データＤ生成部９２にＴＡＧ情報Ｔ２１として入力される。
【００４３】
インクルージョン情報Ｉは、シフトレジスタ５０に入力される他、コードブロックカウンタ５１にも入力される。コードブロックカウンタ５１は、各１ビットのインクルージョン情報Ｉの入力に応じてカウントアップを行い、シフトレジスタ５０にインクルージョン情報Ｉの入力されたコードブロック数をカウントする。
【００４４】
コードブロックカウンタ５１の出力は、比較器５２の一方の信号入力端子に入力される。比較器５２の残りの信号入力端子にはカウント値６のセットされたレジスタ５３が接続されている。比較器５２は、コードブロックカウンタ５１から入力されるカウント値が７以上になった場合にＨｉｇｈレベルのイネーブル信号をシフトレジスタ５０及びアドレス指定回路５４のイネーブル端子に入力する。シフトレジスタ５０の動作に付いては既述した。アドレス指定回路５４は、当該イネーブル信号の入力に応じて始動し、データＤ１の書き込みアドレス信号をＳＲＡＭ８に出力する。アドレス指定回路５４は、以下に説明するように、ＡＮＤゲート５８、６２、６６及び７０よりデータＤ１、Ｄ２、Ｄ３、Ｄ４用のインクルージョン情報Ｉの書き込み完了毎に出力されるパルス信号をアドレス切換信号として受取り、ＳＲＡＭ８に出力するアドレス信号をデータＤ２用、データＤ３用、データＤ４用、再びデータＤ１用と順に切り換える。
【００４５】
コードブロックカウンタ５１の出力は、比較器５６、６０、６４及び６８の一方の信号入力端子にも入力される。比較器５６の残りの信号入力端子にはカウント値６６のセットされたレジスタ５５が接続されている。比較器６０の残りの信号入力端子にはカウント値１３０のセットされたレジスタ５９が接続されている。比較器６４の残りの信号入力端子にはカウント値１９４のセットされたレジスタ６３が接続されている。比較器６８の残りの信号入力端子にはカウント値２５８のセットされたレジスタ６７が接続されている。
【００４６】
比較器５６は、コードブロックカウンタ５１から入力されるカウント値が６７以上になった場合にＨｉｇｈレベルの信号を出力する。比較器５６の出力は、２入力ＡＮＤゲート５８の一方の信号入力端子にそのままの状態で入力されると共に、３段のインバータを直列に接続して成る遅延回路５７を介して上記ＡＮＤゲート５８の残りの信号入力端子に入力されている。当該ＡＮＤゲート５８は、Ｈｉｇｈレベルの信号入力に応じて、アドレス指定回路５４のアドレス切換信号入力端子に１回だけパルス信号を出力する。
【００４７】
比較器６０は、コードブロックカウンタ５１から入力されるカウント値が１３１以上になった場合にＨｉｇｈレベルの信号を出力する。比較器６０の出力は、２入力ＡＮＤゲート６２の一方の信号入力端子にそのままの状態で入力されると共に、３段のインバータを直列に接続して成る遅延回路６１を介して上記ＡＮＤゲート６２の残りの信号入力端子に入力されている。当該ＡＮＤゲート６２は、Ｈｉｇｈレベルの信号入力に応じて、アドレス指定回路５４のアドレス切換信号入力端子に１回だけパルス信号を出力する。
【００４８】
比較器６４は、コードブロックカウンタ５１から入力されるカウント値が１９５以上になった場合にＨｉｇｈレベルの信号を出力する。比較器６４の出力は、２入力ＡＮＤゲート６６の一方の信号入力端子にそのままの状態で入力されると共に、３段のインバータを直列に接続して成る遅延回路６５を介して上記ＡＮＤゲート６６の残りの信号入力端子に入力されている。当該ＡＮＤゲート６６は、Ｈｉｇｈレベルの信号入力に応じて、アドレス指定回路５４のアドレス切換信号入力端子に１回だけパルス信号を出力する。
【００４９】
比較器６８は、コードブロックカウンタ５１から入力されるカウント値が２５８を越えた場合にＨｉｇｈレベルの信号を出力する。比較器６８の出力は、２入力ＡＮＤゲート７０の一方の信号入力端子にそのままの状態で入力されると共に、３段のインバータを直列に接続して成る遅延回路６９を介して上記ＡＮＤゲート７０の残りの信号入力端子に入力されている。当該ＡＮＤゲート７０は、Ｈｉｇｈレベルの信号入力に応じて、アドレス指定回路５４のアドレス切換信号入力端子に１回だけパルス信号を出力する。
【００５０】
上述するように、ＡＮＤゲート５８、６２、６６及び７０からは、シフトレジスタ５０にインクルージョン情報Ｉの入力されたコードブロックの数が６７個、１３１個、１９５個になった時に、パルス信号が出力される。当該パルス信号は上述したようにアドレス指定回路５４に出力される他、データＤ生成部９２において生成したデータＤ１〜Ｄ４の出力を要求する信号として入力される。
【００５１】
データＤ生成部９２は、各ＯＲゲートより出力されたＴＡＧ情報Ｔ１〜Ｔ２１を先頭ビットより並べ、２２ビット目からは１１ビット分の０データを付加して成る３２ビットのデータＤ１〜Ｄ４を生成する。データＤ生成部９２は、上記ＡＮＤゲート５８、６２、６６及び７０からのパルス信号の入力に応じてデータＤ１〜Ｄ４をＳＲＡＭ８に出力する。ＳＲＡＭ８は、アドレス指定回路５４により指定されるアドレスに、信号生成部９２より出力される３２ビットのデータＤ１〜Ｄ４を記憶する。
【００５２】
図４（ａ）〜（ｄ）は、ＪＰＥＧ２０００の標準に従い、ＳＲＡＭ８に格納されたレベル１のサブバンド１ＨＬについてのＴＡＧ情報のデータＤ２の利用方法を説明するための図である。本図では、ＴＡＧ情報の値が１の場合に、そのＴＡＧを求めたインクルージョン情報Ｉを有するコードブロックを斜線を付して表す。図４（ａ）に示すように、最上位に位置するＴＡＧ情報Ｔ２１が１の場合、当該サブバンドには有効データを有するコードブロックが少なくとも１つあると判断できる。次に、ＴＡＧ情報Ｔ２１の下位に位置するＴ１７〜Ｔ２０の値を調べる。図４（ｂ）に示すように、Ｔ１７及びＴ２０が１の場合、斜線で示す２つの領域内に有効データを有するコードブロックが存在することがわかる。他方、Ｔ１８及びＴ１９の領域には、有効データを持つコードブロックが存在しないことがわかる。これにより、更に下位のＴＡＧ情報及びパケット情報のインクルージョン情報Ｉを確認する必要がなくなる。
【００５３】
ＴＡＧ情報Ｔ１７及びＴ２０の下位に位置するＴ１〜Ｔ４、Ｔ１３〜Ｔ１６の値を調べる。図４（ｃ）に示すように、Ｔ１、Ｔ２、Ｔ３、Ｔ１４及びＴ１５が１の場合、斜線で示す５つの領域内に有効データを有するコードブロックが存在することがわかる。他方、Ｔ４、Ｔ１３及びＴ１６の領域には、有効データを持つコードブロックが存在しないことがわかる。これにより、更に下位のＴＡＧ情報及びパケット情報のインクルージョン情報Ｉを確認する必要がなくなる。
【００５４】
ここで初めて、ＴＡＧ情報Ｔ１、Ｔ２、Ｔ３、Ｔ１４及びＴ１５の下位に位置する各コードブロックのインクルージョン情報Ｉを調べる。これにより、６７、６８，６９，７０，７５，７８，８３，９１，９２，１０５，１０６，１１４，１１９，１２７及び１２８のコードブロックに有効なデータが存在することがわかる。従って、符号データの抽出処理において、これらのコードブロックについてのみＺＥＲＯビットプレーン数のデータ抽出処理を行えばよいことになり、処理データ量の大幅な低減を図ることができる。
【００５５】
（６）ＺＥＲＯ−ＴＡＧ情報解析回路
以下、ＺＥＲＯ−ＴＡＧ情報解析回路１０及び２７の構成及び動作について説明する。ＺＥＲＯ−ＴＡＧ情報解析回路１０及び２７は同じ構成であるため、以下、ＺＥＲＯ−ＴＡＧ情報解析回路１０について説明する。
【００５６】
図５は、ＺＥＲＯ−ＴＡＧ情報解析回路１０の実行する処理内容を説明するための図である。図５（ａ）に示すように２×２個のコードブロックのＺＥＲＯビットプレーン数が５、６、４及び８である場合、ＺＥＲＯ−ＴＡＧ情報Ｔの値を各ＺＥＲＯビットプレーン数の最小値４とし、各コードブロックのＺＥＲＯビットプレーン数を上記最小値４を差し引いた値に更新する。
【００５７】
上記解析処理を実行することにより、各コードブロックのＺＥＲＯビットプレーン数を、実際の処理単位である２進数表示したときの桁数を減少させる。図５で示した例では、３ビット（５１０＝１０１２）＋３ビット（６１０＝１１０２）＋３ビット（４１０＝１００２）＋４ビット（８１０＝１０００２）＝１２ビットから、３ビット（４１０＝１００２）のＺＥＲＯ−ＴＡＧ情報＋１ビット（１１０＝１２）＋２ビット（２１０＝１０２）＋１ビット（０１０＝０２）＋３ビット（４１０＝１００２）＝１１ビットに減少することができる。実際には同様の処理を２×２個のＺＥＲＯ−ＴＡＧ情報に施して順に上位のＺＥＲＯ−ＴＡＧ情報を求めることにより、更にＺＥＲＯビットプレーン数を表す情報のデータ量削減を行うことができる。
【００５８】
図６は、ＺＥＲＯ−ＴＡＧ情報解析回路１０の構成を示す図である。ＺＥＲＯ−ＴＡＧ情報解析回路１０は、レベル２及びレベル３の全サブバンドのコードブロックのＺＥＲＯビットプレーン数のデータ、レベル１の１ＨＬのサブバンドの全コードブロックのＺＥＲＯビットプレーン数のデータ、１ＬＨのサブバンドの全コードブロックのＺＥＲＯビットプレーン数のデータ、並びに、１ＨＨのサブバンドの全コードブロックのＺＥＲＯビットプレーン数のデータを、所定の順序で入力することにより、直ちに対応するＺＥＲＯ−ＴＡＧ情報を生成し、ＳＲＡＭ８に出力する。
【００５９】
より具体的には、ＺＥＲＯ−ＴＡＧ情報解析回路１０は、先に説明したＴＡＧ情報解析回路７と同様に、各サブバンドのＺＥＲＯ−ＴＡＧ情報を４回に分けて求め、求めた４つのデータＺＤ１〜ＺＤ４（図２に示すＴＡＧ情報のデータＤ１〜Ｄ４に対応する）のＺＥＲＯ−ＴＡＧ情報及びデータ量の削減されたＺＥＲＯビットプレーン数のデータをＳＲＡＭ８に逐次格納する。これにより、ソフトウェア処理により実現していた時に要していたサイズの大きな作業用のメモリ自体を不用にする。
【００６０】
ここで、データＺＤ１は、レベル３のサブバンド３ＨＬ、３ＬＨ、３ＨＨについてのＺＥＲＯ−ＴＡＧ情報ＺＴ２、ＺＴ３、ＺＴ４と、レベル２のサブバンド２ＨＬ、２ＬＨ、２ＨＨについて各４つ求めるＺＥＲＯ−ＴＡＧ情報ＺＴ５〜ＺＴ１６、上位のＺＥＲＯ−ＴＡＧ情報ＺＴ１８、ＺＴ１９及びＺＴ２０、更には、７番〜６６番のコードブロックのデータ量削減後のＺＥＲＯビットプレーン数のデータＤ２．１〜Ｄ２．４、Ｄ３．１〜Ｄ３．４、…、Ｄ１６．０〜Ｄ１６．４、演算回路２１５、２１６、２１７、２１８、２１９より出力されるデータ量削減後のＺＥＲＯ−ＴＡＧ情報Ｄ１７．１〜Ｄ１７．４、Ｄ２１．１〜Ｄ２１．４で構成される。
【００６１】
レベル５及びレベル４のサブバンドはコードブロック１個のサイズに満たないためＺＥＲＯ−ＴＡＧ情報は求めない。データＺＤ２〜ＺＤ４は、レベル１のサブバンド１ＨＬ、１ＬＨ、１ＨＨについてのＺＥＲＯ−ＴＡＧ情報ＺＴ１〜ＺＴ１６、ＺＴ１７〜ＺＴ２０及びＺＴ２１、更には、それぞれ６７番〜１３０番、１３１番〜１９４番、１９５番〜２５８番のコードブロックのデータ量削減後のＺＥＲＯビットプレーン数のデータＤ２．１〜Ｄ２．４、Ｄ３．１〜Ｄ３．４、…、Ｄ１６．０〜Ｄ１６．４、演算回路２１５、２１６、２１７、２１８、２１９より出力されるデータ量削減後のＺＥＲＯ−ＴＡＧ情報Ｄ１７．１〜Ｄ１７．４、Ｄ２１．１〜Ｄ２１．４で構成される。
【００６２】
先に説明したＴＡＧ情報解析回路７と同じ構成物には、同じ参照番号を付して表し、ここでの重複した説明は省く。
【００６３】
ＺＥＲＯ−ＴＡＧ情報解析回路１０とＴＡＧ情報解析回路７を比較した場合、処理内容の違いより、ＴＡＧ情報解析回路７が備えるＯＲゲート７１〜９１の代わりに演算回路２００〜２１９が設けられる。演算回路２００〜２１９の構成は同じである。演算回路２００〜２１９は、演算により求めたＺＥＲＯ−ＴＡＧ情報の値（ZT1〜ZT21）の他に、各演算回路より出力されるデータ量削減後のＺＥＲＯビットプレーン数又はＺＥＲＯ−ＴＡＧ情報の値（D1.1〜D1.4、D2.1〜D2.4、…D21.1〜D21.4）をデータＺＤ生成部２２０（ＴＡＧ情報解析回路７のデータＤ生成部９２に相当する。）に出力する。
【００６４】
データＺＤ生成部２２０は、各演算回路より出力されるＺＥＲＯ−ＴＡＧ情報の値（ZT1〜ZT21）、及び、データ量削減後のＺＥＲＯビットプレーン数又はＺＥＲＯ−ＴＡＧ情報の値（D1.1〜D1.4、D2.1〜D2.4、…D21.1〜D21.4）を、ＳＲＡＭ８のアドレス指定回路５４’により指定されるアドレスに書きこむ。アドレス指定回路５４’は、ＡＮＤゲート５８、６２、６６、７０より出力されるパルス信号の入力に応じて書き込み用のアドレスを、データＺＤ１用、データＺＤ２用、データＺＤ３用、データＺＤ４用に切り換えてＳＲＡＭ８に出力する。
【００６５】
図７は、演算回路２００の構成を示す図である。演算回路２００は、データＺＤ２、Ｄ３、Ｄ４を求める時に使われる。例えば、データＺＤ２を求める際、それぞれ２入力１出力型のセレクタ２００ｂ及び２００ｄには、図示するように６７番、６８番、７５番、７６番のコードブロックのＺＥＲＯビットプレーン数（以下、説明の便宜のため文書中でＺＰ６７、ＺＰ６８、ＺＰ７５、ＺＰ７６と記す）のデータが入力される。
【００６６】
ＺＰ６７及びＺＰ６８は、比較器２００ａに入力される。比較器２００ａは、ＺＰ６８よりもＺＰ６７が大きい場合Ｈｉｇｈレベルの比較結果信号を、ＺＰ６８よりもＺＰ６７が小さい場合にＬｏｗレベルの比較結果信号をセレクタ２００ｂの信号選択端子に出力する。セレクタ２００ｂは、比較器２００ａより入力される比較結果信号がＨｉｇｈレベルの場合にはＺＰ６８を、Ｌｏｗレベルの場合にはＺＰ６７を出力する。
【００６７】
ＺＰ７５及びＺＰ７６は、比較器２００ｃに入力される。比較器２００ｃは、ＺＰ７５よりもＺＰ７６が大きい場合Ｈｉｇｈレベルの比較結果信号を、ＺＰ７５よりもＺＰ７６が小さい場合にＬｏｗレベルの比較結果信号をセレクタ２００ｄの信号選択端子に出力する。セレクタ２００ｄは、比較器２００ｃより入力される比較結果信号がＨｉｇｈレベルの場合にはＺＰ７６を、Ｌｏｗレベルの場合にはＺＰ７５を出力する。
【００６８】
セレクタ２００ｂ及びセレクタ２００ｄより出力される信号は、比較器２００ｅ及びセレクタ２００ｆに入力される。比較器２００ｅは、セレクタ２００ｂより出力されたデータの値よりもセレクタ２００ｄより出力されたデータの値が大きい場合にはＨｉｇｈレベルの比較結果信号を、逆の場合にはＬｏｗレベルの比較結果信号をセレクタ２００ｆの信号選択端子に出力する。セレクタ２００ｆは、比較器２００ｅより入力される比較結果信号がＨｉｇｈレベルの場合にはセレクタ２００ｄより入力されたデータを、Ｌｏｗレベルの場合にはセレクタ２００ｂより入力されたデータをＺＥＲＯ−ＴＡＧ情報のデータ値ＺＴ１として出力する。
【００６９】
演算器２００ｇは、ＺＰ６７より上記データ値ＺＴ１を差し引いた値を求め、これを６７番のコードブロックのデータ量削減後のＺＥＲＯビットプレーン数Ｄ１．１として出力する。演算器２００ｈは、ＺＰ６８より上記データ値ＺＴ１を差し引いた値を求め、これを６８番のコードブロックのデータ量減後のＺＥＲＯビットプレーン数Ｄ１．２として出力する。演算器２００ｉは、ＺＰ７５より上記データ値ＺＴ１を差し引いた値を求め、これを７５番のコードブロックのデータ量削減後のＺＥＲＯビットプレーン数Ｄ１．３として出力する。演算器２００ｊは、ＺＰ７６より上記データ値ＺＴ１を差し引いた値を求め、これを７６番のコードブロックのデータ量減後のＺＥＲＯビットプレーン数Ｄ１．４として出力する。
【００７０】
なお、セレクタ２００ｂ及び２００ｄには、データＺＤ３を求める際には、６７番の代わりに１３１番、６８番の代わりに１３２番、７５番の代わりに１３９番、７６番の代わりに１４０番のコードブロックのＺＥＲＯビットプレーン数のデータが入力される。また、データＺＤ４を求める際には、６７番の代わりに１９５番、６８番の代わりに１９６番、７５番の代わりに２０３番、７６番の代わりに２０４番のコードブロックのＺＥＲＯビットプレーン数のデータが入力される。
【００７１】
図８は、ＪＰＥＧ２０００の標準に従い、上述したＴＡＧ情報解析回路７及びＺＥＲＯ−ＴＡＧ情報解析回路１０により生成されたＴＡＧ情報、ＺＥＲＯ−ＴＡＧ情報及びデータ量削減後のＺＥＲＯビットプレーン数のデータを備えたパケットヘッダ及び符号データでなる符号列を示す図である。図示するように各情報は、処理を行うコードブロックの最初の番号のパケットヘッダの前に挿入される。例えば、７番のコードブロックのパケットヘッダの前には、７番〜１０番のコードブロックのＴＡＧ情報Ｔ２、ＺＥＲＯ−ＴＡＧ情報ＺＴ２のデータが置かれる。また、１９番目のコードブロックのパケットヘッダの前には、ＴＡＧ情報Ｔ１８、ＺＥＲＯ−ＴＡＧ情報ＺＴ１８、更新されたＺＥＲＯビットプレーン数Ｄ１８．１〜Ｄ１８．４、ＴＡＧ情報Ｔ５、ＺＥＲＯ−ＴＡＧ情報ＺＴ５のデータが置かれる。
【００７２】
【発明の効果】
請求項１乃至４に記載の画像処理装置では、レベル１の１つのサブバンドに含まれているコードブロックを単位として、所定の順序でコードブロックのインクルージョン情報及び／又はＺＥＲＯビットプレーン数のデータを受け付け、受け付けたデータをパラレル変換し、処理した後に、再びシリアル変換して出力する回路で成るＴＡＧ情報解析部及び／又はＺＥＲＯ−ＴＡＧ情報解析部を備えることで、従来、ソフトウェア処理で実現していた時のように、全サブバンドのコードブロックのインクルージョン情報及び／又はＺＥＲＯビットプレーン数の情報を記憶しておく大きなサイズの作業用メモリを不要とし、かつ、リアルタイムなＴＡＧ情報及び／又はＺＥＲＯ−ＴＡＧ情報の作成が可能になる。
【図面の簡単な説明】
【図１】 （ａ）は、画像処理装置の符号化処理を行う部分のブロック構成図であり、（ｂ）は、復号化処理を行う部分のブロック構成図である。
【図２】 ＴＡＧ情報解析回路により生成されるＴＡＧ情報を示す図である。
【図３】 ＴＡＧ情報解析回路の構成図である。
【図４】 （ａ）〜（ｄ）は、ＴＡＧ情報を用いたコードブロックのインクルージョン情報取得手法について説明するための図である。
【図５】 ＺＥＲＯ−ＴＡＧ情報の説明を行うための図である。
【図６】 ＺＥＲＯ−ＴＡＧ情報解析回路の構成図である。
【図７】 演算回路の構成図である。
【図８】 ＴＡＧ情報及びＺＥＲＯ−ＴＡＧ情報等を有するパケット情報及び符号データで成る符号列の構成を示す図である。
【符号の説明】
７，２４ ＴＡＧ情報解析回路、８ ＳＲＡＭ、１０，２７ ＺＥＲＯ−ＴＡＧ情報解析回路、５０ シフトレジスタ、５１ コードブロックカウンタ、５２，５６，６０，６４，６８ 比較器、５３，５５，５９，６３，６７ レジスタ、５４ アドレスして回路、５７，６１，６５，６９ 遅延回路、５８，６２，６６，７０ ２入力ＡＮＤゲート、７１〜９１ ４入力ＯＲゲート、９２ データＤ生成部、１００ 接続回路、２００〜２１９ 演算回路。
Claims (4)
- ＪＰＥＧ２０００に準拠してレベル１以上のウェーブレット変換を行って画像データから符号列を形成する符号化処理を実行する画像処理装置であって、ＴＡＧ情報生成部を含んでおり、
上記ＴＡＧ情報生成部が、各サブバンドを予め定めた画素マトリクスで分割したコードブロックを処理単位とし、下層に位置するコードブロックに有意データを含むか否かを表すＴＡＧ情報を、上記符号列を形成するのに用いるパケットヘッダ用に生成するものであって、インクルージョン情報抽出部（６）と、ＴＡＧ情報解析回路（７）と、を含んでおり、
上記インクルージョン情報抽出部が、コードブロック毎に有意データを有しているときに１、有していないときに０の値のインクルージョン情報Ｉを高レベルのサブバンドからレベル１の各サブバンドに含まれるコードブロックの順に出力するものであり、
上記ＴＡＧ情報解析回路が、第１シフトレジスタ（５０）と、切換回路と、論理回路と、第１データＤ生成部（９２）と、を含んでおり、
上記第１シフトレジスタが、インクルージョン情報抽出部からシリアル入力される、レベル１のサブバンド内に含まれる数分のコードブロックのインクルージョン情報Ｉを記録するものであり、
上記切換回路が、レベル２以上のサブバンドに含まれる全コードブロックのインクルージョン情報Ｉ、レベル１の１ＨＬのサブバンドに含まれる全コードブロックのインクルージョン情報Ｉ、レベル１の１ＬＨのサブバンドに含まれる全コードブロックのインクルージョン情報Ｉ、レベル１の１ＨＨのサブバンドに含まれる全コードブロックのインクルージョン情報Ｉの各々が第１シフトレジスタに入力完了する毎に、上記第１シフトレジスタが記録しているデータを論理回路にパラレル出力させるものであり、
上記論理回路が、第１シフトレジスタからパラレル出力される各コードブロックのインクルージョン情報Ｉが順に入力される複数の４入力１出力ＯＲゲートを有しており、該ＯＲゲートが、近傍の２×２個のコードブロックについてのＴＡＧ情報を求め、求めたＴＡＧ情報を第１データＤ生成部に出力するようになっており、
上記第１データＤ生成部が、論理回路が有している複数のＯＲゲートからパラレル出力されるＴＡＧ情報を、シリアルデータに並べ直して出力するものである、
ことを特徴とする画像処理装置。 - 上記論理回路が有している複数の４入力１出力ＯＲゲートが、求めたＴＡＧ情報が同層上で１つになるまで、求めた２×２個のＴＡＧ情報に基づいて更に上層のＴＡＧ情報を求め、求めたＴＡＧ情報を出力するように構成されている、請求項１に記載の画像処理装置。
- 更に、ＺＥＲＯ - ＴＡＧ情報生成部を含んでおり、
上記ＺＥＲＯ - ＴＡＧ情報生成部が、コードブロックの符号データに関し、上位に位置する全てのビットデータが０であるＺＥＲＯビットプレーン数の情報であって、２×２個のコードブロックのＺＥＲＯビットプレーン数の最小値と、該２×２個の各コードブロックのＺＥＲＯビットプレーン数と前記最小値との差分値と、で成るＺＥＲＯ - ＴＡＧ情報を、上記符号列を形成するのに用いるパケットヘッダ用に生成するものであって、ＺＥＲＯ - ビットプレーン数情報抽出部（９）と、ＺＥＲＯ - ＴＡＧ情報解析回路（１０）と、を含んでおり、
上記ＺＥＲＯビットプレーン数情報抽出部が、コードブロック毎に上位に位置する全てのビットデータが０であるＺＥＲＯビットプレーン数の情報を高レベルのサブバンドからレベル１の各サブバンドに含まれるコードブロックの順に出力するものであり、
上記ＺＥＲＯ - ＴＡＧ情報解析回路が、第２シフトレジスタ（５０）と、切換回路と、演算部と、第２データＤ生成部（９２）と、を含んでおり、
上記第２シフトレジスタが、レベル１のサブバンド内に含まれるコードブロックの数分のＺＥＲＯビットプレーン数の情報を入力順に記録するものであり、
上記切換回路が、レベル２以上のサブバンドに含まれる全コードブロックのＺＥＲ Ｏビットプレーン数の情報、レベル１の１ＨＬのサブバンドに含まれる全コードブロックのＺＥＲＯビットプレーン数の情報、レベル１の１ＬＨのサブバンドに含まれる全コードブロックのＺＥＲＯビットプレーン数の情報、レベル１の１ＨＨのサブバンドに含まれる全コードブロックのＺＥＲＯビットプレーン数の情報の各々が第２シフトレジスタに入力完了する毎に、上記第２シフトレジスタが記録しているデータを演算部にパラレル出力させるものであり、
上記演算部が、第２シフトレジスタからパラレル出力される各コードブロックのＺＥＲＯビットプレーン数の情報が順に入力される複数の４入力１出力の演算回路を有しており、該演算回路が、近傍の２×２個のコードブロックについてのＺＥＲＯ - ＴＡＧ情報を求め、求めたＺＥＲＯ - ＴＡＧ情報を第２データＤ生成部に出力するものであり、
上記第２データＤ生成部が、演算部が有している複数の演算回路からパラレル出力されるＺＥＲＯ - ＴＡＧ情報を、シリアルデータに並べ直して出力するものである、
ことを特徴とする請求項１又は２に記載の画像処理装置。 - 上記演算部が有している複数の演算回路が、求めたＺＥＲＯ - ＴＡＧ情報が同層上で１つになるまで、求めた２×２個のＺＥＲＯ - ＴＡＧ情報にそれぞれ含まれているＺＥＲＯビットプレーン数の情報の最小値に基づいて更に上層のＺＥＲＯ - ＴＡＧ情報を求めるように構成されている、
請求項３に記載の画像処理装置。
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