JP4105308B2

JP4105308B2 - Diversity receiver

Info

Publication number: JP4105308B2
Application number: JP30555698A
Authority: JP
Inventors: 嘉夫浦部; 均 ▲高▼井; 秀聡山▲崎▼; 健一森
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1997-10-31
Filing date: 1998-10-27
Publication date: 2008-06-25
Anticipated expiration: 2018-10-27
Also published as: JP2000004192A

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル無線通信等において、１または複数の変調信号から２系統以上の復調データを取り出し選択合成することにより伝送誤りを低減するダイバーシチ受信装置に関する。
【０００２】
【従来の技術】
無線通信、特に移動体通信においては、フェージングや干渉に起因する伝送誤りを低減するために、ダイバーシチ受信が広く用いられている。
【０００３】
ダイバーシチ受信においては、複数のアンテナ等で受信した複数系統の受信信号のうち、受信レベルの最も大きいものを選択する方法が一般的である。しかし、干渉やマルチパス等の存在下では、受信レベルが大きくても誤りが発生する場合があり、受信レベルだけでは品質の良い系統を正確に選択できない。この問題を解決するために、受信データの誤りを検出して、誤りの最も少ない系統を選択するダイバーシチ受信装置が、従来、特開平１−２６５７３９および特開平４−８０３１等において提案されている。以下、上記従来のダイバーシチ受信装置について、図面を参照しながら説明する。
【０００４】
図１７は、従来のダイバーシチ受信装置の構成を示すブロック図である。図１７に示すように、このダイバーシチ受信装置は、アンテナ１０１ａ，１０１ｂと、受信部１０２ａ，１０２ｂと、誤り検出部１０３ａ，１０３ｂと、誤り比較部１０４と、データ選択部１０５とを備えている。受信部１０２ａおよび１０２ｂは、それぞれ、アンテナ１０１ａおよび１０１ｂで受信された信号を復調し、復調データｄ１００ａおよびｄ１００ｂを出力する。誤り検出部１０３ａおよび１０３ｂは、それぞれ、復調データｄ１００ａおよびｄ１００ｂ中の誤りを検出し、誤りの数をカウントする。誤り比較部１０４は、誤り検出部１０３ａおよび１０３ｂから出力された誤りの数を入力して比較し、復調データｄ１００ａおよびｄ１００ｂのうち誤りの少ない方を選択するための選択信号ｓ１００を出力する。データ選択部１０５は、誤り比較部１０４から出力された選択信号ｓ１００に基づき、復調データｄ１００ａおよびｄ１００ｂのうち誤りの少ない方を選択し、選択信号ｄ１０１として出力する。以上の動作により、図１７のダイバーシチ受信装置は、２系統のアンテナで受信された信号から、誤りの少ない方の復調データを選択することができる。
【０００５】
【発明が解決しようとする課題】
しかし、上記構成のダイバーシチ受信装置では、正確な誤り検出を行うためには、冗長度の高い誤り検出符号を用いるか、長い誤り検出符号を用いる必要がある。長い誤り検出符号を用いると選択の速度が低下するため高速フェージング等に起因する伝送路の急激な変化に追従できない。しかし、冗長度の高い誤り検出符号を用いるとデータ伝送効率の低下を招く。さらに、信頼性を向上させるために誤り訂正符号化を行うと、さらに冗長度が増大する。また、全系統の復調データに同程度の誤りが含まれる場合、いずれの系統の復調データが最良の品質かを判別できない。
【０００６】
そこで、本発明では、誤り訂正符号を用いて誤り推定を行うことで、冗長度が低く短い符号を使用しても誤り推定の信頼性を保持し、また全系統の復調データに同程度の誤りがある場合でも、正確な品質の比較を行うことにより、高い精度で品質の良い系統を選択するダイバーシチ受信装置を提供することを目的とする。また、本発明は、このようなダイバーシチ受信装置において、ダイバーシチ選択と同時に、冗長度を上げずに誤り訂正による信頼性向上を行うことをも目的とする。
【０００７】
【課題を解決するための手段および発明の効果】
第１の発明は、誤り訂正可能な符号化が行われた符号化データで変調された１または複数の変調信号を受信するダイバーシチ受信装置であって、
変調信号を復調し、符号化データに対応する複数系統の復調データを得る復調部と、
各系統の復調データの誤り記号数および誤り位置を推定する誤り推定部と、
各系統の復調データにおける推定された誤り位置のデータを他系統の復調データにおける対応する位置のデータと比較することにより、誤り位置が正しいか否かを判定するデータ比較部と、
誤り記号数とデータ比較部による判定の結果とに基づいて複数系統のうちのいずれかを選択するデータ選択部とを備えることを特徴とする。
上記のような第１の発明によれば、系統間で復調データを比較することにより誤り位置が正しいか否かが判定されるため、冗長度が低く短い符号を使用しても誤り推定の信頼性を保持することができ、また、全系統の復調データに同程度の誤りがある場合でも、品質の良い系統を選択することができる。
【０００８】
第２の発明は、第１の発明において、
データ比較部は、複数系統のいずれか１系統の復調データにおける推定された誤り位置の全てのデータがそれぞれ他の全ての系統の復調データにおける対応する位置のデータと異なる場合に、上記１系統の誤り位置が正しいと判定することを特徴とする。
上記のような第２の発明によれば、簡易な構成のデータ比較で、各系統における推定された誤り位置が正しいか否かを判定することができる。
【０００９】
第３の発明は、第１の発明において、
データ比較部は、複数系統のいずれか１系統の復調データにおける推定された誤り位置の全てのデータがそれぞれ他の少なくとも一つの系統の復調データにおける対応する位置のデータと異なる場合に、上記１系統の誤り位置が正しいと判定することを特徴とする。
上記のような第３の発明によれば、簡易な構成のデータ比較で、各系統における推定された誤り位置が正しいか否かを判定することができる。
【００１０】
第４の発明は、第１の発明において、
データ比較部は、複数系統のいずれか１系統の復調データにおける推定された誤り位置のデータのうち予め定められたしきい値以上の数のデータが他の少なくとも一つの系統の復調データにおける対応する位置のデータと異なる場合に、上記１系統の誤り位置が正しいと判定することを特徴とする。
上記のような第４の発明によれば、上記しきい値の設定により、データ比較による誤り推定の正当性の判定をより柔軟に行うことができる。
【００１１】
第５の発明は、第１の発明において、
誤り推定部は、各系統の復調データの誤り位置をビット単位で推定し、
データ比較部は、複数系統のいずれか１系統の復調データにおける推定された誤り位置の全てのビットがそれぞれ他の少なくとも一つの系統の復調データにおける対応する位置のビットと異なる場合に、上記１系統の誤り位置が正しいと判定することを特徴とする。
【００１２】
第６の発明は、第１の発明において、
誤り推定部は、各系統の復調データの誤り位置をビット単位で推定し、
データ比較部は、複数系統のいずれか１系統の復調データにおける推定された誤り位置のビットのうち予め定められたしきい値以上の数のビットが他の少なくとも一つの系統の復調データにおける対応する位置のビットと異なる場合に、上記１系統の誤り位置が正しいと判定することを特徴とする。
【００１３】
第７の発明は、第５の発明において、
誤り記号数が所定の値以下のときは、データ選択部により選択された系統の復調データにおける誤り位置のビットを反転させるビット反転部を更に備えることを特徴とする。
上記のような第７の発明によれば、選択のために用いた誤り記号数と誤り位置の推定結果に基づいてビット反転を行うことで誤り訂正を行うので、低い冗長度と簡易な構成で、ダイバーシチ選択と誤り訂正の両方の効果により伝送誤りを低減することができる。
【００１４】
第８の発明は、第７の発明において、
ビット反転部は、誤り記号数が所定の値を越えるときは、ビット反転を行わないことを特徴とする。
上記のような第８の発明によれば、誤り記号数が所定の値を越えるときはビット反転が行われないため、誤訂正による誤りの増加を防止することができる。
【００１５】
第９の発明は、第１の発明において、
データ選択部は、誤り記号数が最小の系統を選択することを特徴とする。
上記のような第９の発明によれば、誤り検出によるダイバーシチ選択よりも信頼性の高い選択が可能となる。
【００１６】
第１０の発明は、第１の発明において、
データ選択部は、誤り記号数が最小の系統が複数ある場合、複数の誤り記号数が最小の系統のうち、データ比較部により誤り位置が正しいと判定された系統を選択することを特徴とする。
上記のような第１０の発明によれば、誤り記号数が最小の系統が複数ある場合に、より信頼性の高い系統を選択することができる。
【００１７】
第１１の発明は、第１の発明において、
データ選択部は、全系統の誤り記号数が等しいときは、データ比較部により誤り位置が正しいと判定された系統を選択することを特徴とする。
上記のような第１１の発明によれば、誤り記号数に差が無い場合でも信頼性の高い選択が可能となる。
【００１８】
第１２の発明は、第１の発明において、
復調データの系統の数は２であり、
データ選択部は、両系統の誤り記号数が等しく、かつ両系統の誤り位置がデータ比較部により共に正しいと判定された場合に、前回の選択を保持することを特徴とする。
上記のような第１２の発明によれば、両系統の優劣が判定不可能な場合に前回の選択を保持するので、フェージングや継続的な雑音などの時間的に記憶性のある要因で誤りが生じている場合に、以前の情報を用いて信頼性の高い選択が可能となる。
【００１９】
第１３の発明は、第１の発明において、
復調データの系統の数は２であり、
データ選択部は、両系統の誤り記号数が等しく、かついずれの系統の誤り位置もデータ比較部により正しくないと判定された場合には、前回の選択を保持することを特徴とする。
上記のような第１３の発明によれば、第１２の発明の場合と同様、両系統の優劣が判定不可能な場合に前回の選択を保持するので、フェージングや継続的な雑音などの時間的に記憶性のある要因で誤りが生じている場合に、以前の情報を用いて信頼性の高い選択が可能となる。
【００２０】
第１４の発明は、第１の発明において、
データ選択部は、複数系統の誤り位置が正しいとデータ比較部が判定したときは、誤り位置が正しいと判定された複数系統のうち誤り記号数が最小の系統を選択することを特徴とする。
上記のような第１４の発明によれば、推定された誤り位置が正しいと判定された系統が複数存在する場合に、より信頼性の高い選択が可能となる。
【００２１】
第１５の発明は、第１の発明において、
データ選択部は、いずれの系統の誤り位置も正しくないとデータ比較部が判定したときは、誤り記号数が最小の系統を選択することを特徴とする。
上記のような第１５の発明によれば、いずれの系統の推定された誤り位置も正しくない場合であっても、信頼性の高い系統の選択が可能となる。
【００２２】
第１６の発明は、第１の発明において、
誤り推定部は、各系統の復調データを所定の長さに区切ったブロック毎に誤り記号数および誤り位置を推定し、
データ選択部は、複数系統のいずれかをブロック毎に選択することを特徴とする。
上記のような第１６の発明によれば、ブロック毎に選択を行うため、誤りが残った場合でも、その誤りの影響は当該ブロック内のみで済み、他のブロックには及ばない。
【００２３】
第１７の発明は、第１の発明において、
複数の系統の復調データのそれぞれが有効なデータか無効なデータかを判定するデータ検出部を更に備え、
データ選択部は、複数系統のうちデータ検出部により有効と判定された系統の中から選択することを特徴とする。
上記のような第１７の発明によれば、有効なデータかどうかの判別を行うので、雑音を受信して偶然誤りの無いデータと判定する誤動作を防止することができる。
【００２４】
第１８の発明は、第１７の発明において、
データ検出部は、復調データ中の特定のデータパターンを検出するユニークワード検出部であることを特徴とする。
上記のような第１８の発明によれば、特定のデータパターンにより複数の系統の復調データのそれぞれが有効なデータか無効なデータかが判定されるため、第１７の発明と同様、雑音を受信して偶然誤りの無いデータと判定する誤動作を防止することができる。
【００２５】
第１９の発明は、第１の発明において、
変調信号は、位相変調信号に、そのシンボル周期と同一の周期で周波数を掃引するチャープ信号を乗積して得られるチャープＰＳＫ信号であり、
復調部は、変調信号の帯域の一部分を抽出する部分帯域ろ波器と、該部分帯域ろ波器の出力を遅延検波する遅延検波器とを含むことを特徴とする。
上記のような第１９の発明によれば、同一のアンテナで受信された同一の変調信号から複数系統の復調データを得るダイバーシチ受信が可能となる。
【００２６】
第２０の発明は、誤り訂正可能な符号化が行われた符号化データで変調された１または複数の変調信号を受信するダイバーシチ受信装置であって、
変調信号を復調し、符号化データに対応する複数系統の復調データを得る復調部と、
各系統の復調データの誤り記号数および誤り位置を推定すると共に、誤り位置に基づいて各系統の復調データ中の誤りを訂正し、誤りの訂正された復調データを復号データとして出力する誤り訂正部と、
各系統の復号データにおける推定された誤り位置のデータを他系統の復号データにおける対応する位置のデータと比較することにより、誤り位置が正しいか否かを判定するデータ比較部と、
誤り記号数とデータ比較部による判定の結果とに基づいて複数系統のうちのいずれかを選択するデータ選択部と、
を備えることを特徴とする。
上記のような第２０の発明によれば、誤り推定と同時に誤り訂正を行うことにより復号データが得られるとともに、系統間で復号データを比較することにより誤り位置が正しいか否かが判定されるため、冗長度が低く短い符号を使用しても誤り推定の信頼性を保持することができ、また、全系統の復調データに同程度の誤りがある場合でも、品質の良い系統を選択することができる。
【００４２】
第２１の発明は、誤り訂正可能な符号化が行われた符号化データで変調された１または複数の変調信号を受信するダイバーシチ受信装置であって、
変調信号を復調し、符号化データに対応する複数系統の復調データを得る復調部と、
各系統の復調データの誤り位置を推定する誤り推定部と、
各系統の復調データにおける推定された誤り位置のデータを他系統の復調データにおける対応する位置のデータと比較することにより、誤り位置が正しいか否かを判定するデータ比較部と、
複数系統のうちデータ比較部が誤り位置が正しいと判定した一つの系統を選択するデータ選択部と、
を備えることを特徴とする。
上記のような第２１の発明によれば、系統間で復調データを比較することにより誤り位置が正しいか否かが判定されるため、冗長度が低く短い符号を使用しても誤り推定の信頼性を保持することができ、その結果、信頼性の高い系統の選択が可能となる。
【００４３】
【発明の実施の形態】
（第１の実施形態）
図１は本発明の第１の実施形態のダイバーシチ受信装置のブロック図である。図１に示すように、このダイバーシチ受信装置は、復調部１と、誤り推定部２ａ，２ｂと、データ比較部３と、データ選択部４と、ビット反転部５と、データ検出部８とを備えている。復調部１には、変調信号ｓ０が入力される。ここで、変調信号ｓ０は、位相変調信号にそのシンボル周期と同一の周期で周波数を掃引するチャープ信号を乗積して得られるチャープＰＳＫ信号であり、米国特許５，５０４，７７４号公報の図１２に開示されている変調信号と同様のものである。復調部１は、米国特許５，５０４，７７４号公報に開示されている受信装置の復調部と同様の動作を行うもので、少なくとも２系統の部分帯域ろ波器と、少なくとも２系統の遅延検波器とを含む部分帯域復調部である。以下では、復調部１は、２系統の部分帯域ろ波器１ｆａ，１ｆｂと、２系統の遅延検波器１ｄａ，１ｄｂとを含むものとして説明を進める。
【００４４】
部分帯域ろ波器１ｆａ，１ｆｂは、共に変調信号ｓ０を入力とし、互いに異なる部分帯域の信号を抽出し、それぞれ部分帯域信号ｓｂａ，ｓｂｂとして出力する。遅延検波器１ｄａ，１ｄｂは、それぞれ部分帯域信号ｓｂａ，ｓｂｂを入力して遅延検波およびデータ復調を行い、第１系統の復調データｄ１ａおよび、第２系統の復調データｄ１ｂを出力する。ここで、変調信号を変調しているデータは、後述するように、あらかじめＢＣＨ符号で符号化されている。誤り推定部２ａおよび２ｂは、それぞれ復調データｄ１ａおよびｄ１ｂを入力し、その中の誤り記号数と誤り位置を、ＢＣＨ符号の性質を用いて推定し、それぞれ誤り記号数ｅ１ａおよびｅ１ｂ、誤り位置ｅ２ａおよびｅ２ｂを出力する。データ検出部８は、復調データｄ１ａおよびｄ１ｂのそれぞれについて、後述するユニークワードを検出することにより、有効なデータを含むかどうかを判別し、検出結果ｄ８を出力する。ここで、ｄ８は、第１系統および第２系統共有効、第１系統のみ有効、第２系統のみ有効、の３状態を識別する信号である。データ比較部３は、復調データｄ１ａの中の、誤り位置ｅ２ａに対応するデータを、復調データｄ１ｂの中の対応する位置のデータと比較し、判定信号ｓ１ａを出力すると共に、復調データｄ１ｂの中の、誤り位置ｅ２ｂに対応するデータを、復調データｄ１ａの中の対応する位置のデータと比較し、判定信号ｓ１ｂを出力する。データ選択部４は、データ検出部８から出力される検出結果ｄ８が第１系統および第２系統共有効の状態である場合、誤り記号数ｅ１ａ、ｅ１ｂ、および判定信号ｓ１ａ、ｓ１ｂに基づき、復調データｄ１ａおよびｄ１ｂのいずれかを選択し、選択データｄ２として出力すると共に、選択した復調データと同じ系統の誤り記号数および誤り位置を選択し、それぞれ選択誤り記号数ｅ３、選択誤り位置ｅ４として出力する。また、後述するアドレスｒａも同時に出力する。データ検出部８から出力される検出結果ｄ８が、片系統のみ有効の状態である場合、誤り記号数や誤り位置と無関係に、有効なデータの系統を選択する。ビット反転部５は、選択誤り記号数ｅ３、選択誤り位置ｅ４およびアドレスｒａに基づき、選択データｄ２の誤りビットを反転することにより、選択データｄ２中の誤りを訂正し、復号データｄ３を出力する。
【００４５】
変調信号を変調しているデータは、図２に示す構造のフレームを単位として構成されている。すなわち、このフレームは、有効なデータの先頭を検出するためのユニークワード１０を先頭に有し、続いてｎビットのデータから成るｊ個のブロック１１、１２、…、１ｊが並んでいる。ここで、ｊ個の各ブロックはそれぞれ、ｋビットの情報データと２ｍビットの冗長データを並べて構成される、２ビット誤り訂正可能な２元ＢＣＨ符号である。ここで、ｎ、ｋ、ｍはそれぞれ整数であり、ｎ＝ｋ＋２ｍの関係にある。なお、誤り訂正符号として、３ビット以上の訂正が可能な符号を用いることももちろん可能である。
【００４６】
図１の誤り推定部２ａおよび２ｂは、それぞれ、ＢＣＨ符号のシンドローム演算を行い、その演算結果から誤り記号数と誤り位置とを推定するものであり、例えば米国特許５，２１６，６７６号公報に示されるＢＣＨ誤り訂正装置の一部と同じ構成で実現できる。２ビット誤り訂正ＢＣＨ符号は、よく知られているように、その性質から、誤り無し、１ビット誤り、２ビット誤り、３ビット以上の誤り、の４種類の誤り状態を検出することができ、２ビット誤り以下の場合は誤りビットの位置を算出することができる。但し、３ビット以上の誤りが起こった場合には、２ビット以下の誤りと区別がつかずに誤訂正を起こすことがある。
【００４７】
図３は、図１に示されているデータ比較部３の構成を表すブロック図である。図３に示すように、データ比較部３は、データ蓄積部３１ａ，３１ｂと、判定アドレス生成部３２と、排他的論理和演算部３３と、シフトレジスタ３４と、論理積演算部３５ａ，３５ｂと、ラッチ３６ａ，３６ｂとを備えている。また、図４は、図３に示されているデータ蓄積部の内容を示す図である。ここで、データの内容は、復調データのブロックの先頭ビットから順に、第０ビット、第１ビット、…、第（ｎ−１）ビット、と表現されている。また、図５は、図３に示されている判定アドレス生成部３２の動作を表すタイミング図である。図３に示されているデータ蓄積部３１ａおよび３１ｂは、それぞれ、復調データｄ１ａおよびｄ１ｂの１ブロック分のデータを、図４に示すように蓄積する。判定アドレス生成部３２は、第１系統の誤り位置ｅ２ａおよび第２系統の誤り位置ｅ２ｂを入力し、図５に示すように、第１系統の第１の誤り位置、第１系統の第２の誤り位置、第２系統の第１の誤り位置、第２系統の第２の誤り位置を、時系列に並べて、データ蓄積部３１ａおよび３１ｂへ、データ読み出し用の判定アドレスａ３２として出力すると共に、シフトレジスタ３４へは各々の誤り位置に対応する排他的論理和演算部３３の出力の読みとりを指示するクロックｃ３２を出力し、ラッチ３６ａおよび３６ｂへはラッチ信号ｓ３２を出力する。排他的論理和演算部３３は、データ蓄積部３１ａおよび３１ｂからの出力の排他的論理和（両系統のデータを比較することに相当）を演算し、その結果、すなわち両系統のデータが等しい場合は０、異なる場合は１となる比較結果をシフトレジスタに入力する。シフトレジスタ３４は、排他的論理和演算部３３の出力を、クロックｃ３２の立ち上がりに従ってシフトしながら取り込むことにより、第１系統の第１の誤り位置、第１系統の第２の誤り位置、第２系統の第１の誤り位置、第２系統の第２の誤り位置にそれぞれ対応した排他的論理和の結果を蓄積する。論理積演算部３５ａは、シフトレジスタ３４に蓄積された、第１系統の第１の誤り位置および第１系統の第２の誤り位置に対応する比較結果の論理積を演算し、その結果、すなわち第１系統の誤り位置に対応する両系統のデータが両方共異なる場合に“１”、それ以外の場合に“０”となる演算結果を出力する。論理積演算部３５ｂは、シフトレジスタ３４に蓄積された、第２系統の第１の誤り位置および第２系統の第２の誤り位置に対応する比較結果の論理積を演算し、その結果、すなわち第２系統の誤り位置に対応する両系統のデータが両方共異なる場合に“１”、それ以外の場合に“０”となる演算結果を出力する。ラッチ３６ａおよび３６ｂは、それぞれ、論理積演算部３５ａおよび３５ｂの出力を、判定アドレス生成部３２からのラッチ信号ｓ３２のタイミングで取り込み保持および出力する。従って、図３のデータ比較部は、第１系統の判定信号ｓ１ａとして、第１系統の誤り位置に対応する両系統のデータが２箇所共異なる場合に“１”を出力し、第２系統の判定信号ｓ１ｂとして、第２系統の誤り位置に対応する両系統のデータが２箇所共異なる場合に“１”を出力することになる。
【００４８】
なお、データ比較部３は、誤り数が２未満の場合には、以下のように動作する。まず、データ蓄積部３１ａおよび３１ｂには、受信データを蓄積する領域以外の、ダミーアドレスで指示される領域にダミーデータが予め格納されており、両系統のダミーデータは互いに異なる値に設定されている。具体的には、例えば、ダミーアドレスをｎ、第１系統のダミーデータを“０”、第２系統のダミーデータを“１”と設定する。判定アドレス生成部３２は、誤り数が１の場合には、第２の誤り位置の代わりにダミーアドレスを出力し、誤り数が０の場合には、第１の誤り位置および第２の誤り位置の代わりにダミーアドレスを出力する。その結果、誤り数が１の場合、第２の誤り位置に相当する排他的論理和は常に“１”となり、これが論理積演算部の一方の入力となるので、第１の誤り位置のデータの比較結果がそのまま論理積演算部の出力となる。つまり、誤り数が１の場合、データ比較部３は、第１の誤り位置のデータのみに基づいて判定信号を生成する。誤り数が０の場合は、排他的論理和の出力は全て“１”、したがって論理積演算部の両入力は共に“１”となるため、論理積演算部の出力も常に“１”となる。つまり、誤り数が０の場合、データ比較部３は判定信号として常に“１”を生成する。
【００４９】
誤り訂正符号に３ビット以上の誤り訂正可能な符号を適用する場合は、シフトレジスタ３４の段数を増やし、論理積演算部３５ａおよび３５ｂの入力を３ビット以上とすることで、同様の構成が適用可能である。
【００５０】
図３は、復調データが２系統の場合について示したものであるが、図３のデータ比較部の代わりに、例えば、図６に示す構成のデータ比較部を用いることにより、３系統以上の入力から選択する場合にも容易に拡張できる。図６のデータ比較部は、図３のデータ比較部の排他的論理和演算部３３の代わりに、データ不一致検出部３３１を用いたもので、それ以外の部分の動作は図３と同様である。データ不一致検出部３３１は、全入力が等しい場合には“０”を出力し、一つでも違いがある場合には“１”を出力する。なぜならば、全入力が等しい場合には、そのビットが誤っている確率が非常に小さいので、推定した誤り位置が正しくないことが予期されるからである。なお、データ不一致検出部３３１は、着目している系統の復調データのうち誤り位置のビットの値が、他の全ての系統における対応する位置のビットの値と異なる場合にのみ“１”を出力する構成としてもよい。
【００５１】
なお、図３のデータ比較部では、誤り位置に対応する両系統のデータが２箇所共異なる場合に判定信号として“１”を出力するが、データ比較部を図７のようにすることにより、２箇所のうち１箇所以上異なる場合に判定信号として“１”を出力するよう構成することも可能である。図７のデータ比較部は、論理積演算部３５ａ，３５ｂの代わりに、計数部３７ａ，３７ｂおよび比較部３８ａ，３８ｂを備えている。計数部３７ａ，３７ｂは、誤り位置に対応する両系統のデータの異なるビットの数を計数する。比較部３８ａ，３８ｂは、計数部３７ａ、３７ｂの計数結果を予め定められたしきい値（この場合は“１”）と比較して、しきい値以上の場合に“１”、それ以外の場合に“０”を出力する。その他の構成要素および動作は図３と同様である。また、誤り訂正符号に３ビット誤り訂正可能なものを適用する場合は、しきい値として、１以上、訂正可能ビット数未満の任意の数を使用することが可能であり、判定の基準を柔軟に設定できる。
【００５２】
図８は、図１に示されているデータ選択部４の構成を示すブロック図である。図８に示すように、データ選択部４は、誤り記号数比較部６１と、判定論理演算部６２と、セレクタ６４，６５，６６と、アドレス生成部６７と、データ蓄積部６８ａ，６８ｂとを備えている。誤り記号数比較部６１は、誤り記号数ｅ１ａとｅ１ｂを比較し、いずれが大きいか、あるいは等しいかを判定し、判定結果を示す信号を誤り記号数の比較結果ｒｅとして出力する。判定論理演算部６２は、誤り記号数比較部６１からの比較結果ｒｅ、判定信号ｓ１ａおよびｓ１ｂ、データ検出部８からの検出結果ｄ８を入力し、それらに基づいていずれの系統を選択するか判定し、選択信号ｓ６２を生成する。セレクタ６４，６５，６６は、それぞれ、判定論理演算部６２からの選択信号ｓ６２により、データ蓄積部から読みとったデータ、入力された誤り位置、誤り記号数から、一方の系統を選択し、それぞれ選択データｄ２、選択誤り位置ｅ４、選択誤り記号数ｅ３として出力する。データ蓄積部６８ａ，６８ｂは、それぞれ復調データｄ１ａ，ｄ１ｂの１ブロック分のデータを蓄積し、アドレス生成部６７からのアドレスに従ってデータを読み出す。アドレス生成部６７は、１ブロック分のデータに対して、０から（ｎ−１）までのアドレスｒａを順次生成し、データ蓄積部６８ａ、６８ｂに与えると共に、外部へ出力する。
【００５３】
図９は、図８に示されている判定論理演算部６２の判定手順の一例を示すフロー図である。データ検出部８からの検出結果ｄ８が片系統無効な状態の場合、誤り記号数の比較結果ｒｅと判定信号ｓ１ａ，ｓ１ｂに無関係に、有効な系統を選択する。データ検出部からの検出結果ｄ８が両系統共有効な状態の場合は、まず、誤り記号数比較部６１からの比較結果ｒｅに基づき判定を行う。すなわち、誤り記号数が異なる場合は誤り記号数の小さい方の系統を選択する。誤り記号数が等しい場合は、判定信号ｓ１ａ（第１系統の判定信号）およびｓ１ｂ（第２系統の判定信号）に基づき、判定信号が“１”である系統を選択する。判定信号が両系統共“１”あるいは両系統共“０”の場合は、両系統の優劣が決定できないので、前回のブロックにおいて選択した系統を保持する。なお、判定論理演算部６２は、ＢＣＨ符号のブロック毎に上記判定を行い、出力を更新する。
【００５４】
図１０は、判定論理演算部６２の判定手順の他の例を示すフロー図である。この判定手順においても、図９に示した判定手順と同様、データ検出部８からの検出結果ｄ８が片系統無効な状態の場合、誤り記号数の比較結果ｒｅと判定信号ｓ１ａ，ｓ１ｂに無関係に、有効な系統を選択する。しかし、データ検出部からの検出結果ｄ８が両系統共有効な状態の場合は、図９に示した判定手順とは異なり、まず、判定信号ｓ１ａ（第１系統の判定信号）およびｓ１ｂ（第２系統の判定信号）に基づき、判定信号が“１”である系統を選択する。判定信号が両系統共“１”あるいは両系統共“０”の場合は、誤り記号数比較部６１からの比較結果ｒｅに基づき判定を行う。すなわち、誤り記号数が異なる場合は誤り記号数の小さい方の系統を選択する。誤り記号数が等しい場合は、両系統の優劣が決定できないので、前回のブロックにおいて選択した系統を保持する。なお、判定論理演算部６２は、ＢＣＨ符号のブロック毎に上記判定を行い、出力を更新する。
【００５５】
図１１は、図１に示されているビット反転部５の構成を示すブロック図である。図１１に示すように、ビット反転部５は、一致検出部７１と、比較部７２と、論理積演算部７３と、排他的論理和演算部７４とを備えている。一致検出部７１は、入力された選択誤り位置ｅ４がアドレスｒａと一致したタイミングでのみ“１”を出力する。比較部７２は、選択誤り記号数ｅ３を所定のしきい値と比較し、選択誤り記号数ｅ３がしきい値を越えない場合のみ“１”を出力する。排他的論理和演算部７４は、一致検出部７１の出力と比較部７２の出力が共に“１”である場合のみ、選択データｄ２のビットを反転する。従って、ビット反転部５は、選択誤り記号数が所定のしきい値を越えない場合、選択誤り位置に対応する選択データのビットを反転することにより、誤りを訂正することになる。なお、２ビット誤り訂正ＢＣＨ符号に対しては、３ビット以上の誤りは訂正できないので、所定のしきい値を２とするのが適切である。
【００５６】
上記説明においては、データ比較部３とデータ選択部４に、それぞれデータ蓄積部が設けられているが、これらの機能を１つのメモリで共用することも可能である。これにより、メモリ容量の削減ができる。
【００５７】
以上の構成により、復調データの誤り記号数と、誤り位置の確からしさとに基づいて、信頼性の高い選択をブロック毎に行い、さらに誤り訂正も同時に行うダイバーシチ受信装置が実現できる。
【００５８】
以上の説明では、入力される変調信号はチャープＰＳＫ信号で、復調部は２系統の部分帯域ろ波器と遅延検波器を含む部分帯域復調部としたが、それ以外の形態、すなわち複数の復調データを使用するダイバーシチ受信一般に適用することができる。例えば、以下に説明する本発明の第２の実施形態のように、複数のアンテナで受信して得られる複数の変調信号から複数の復調データを得る場合にも適用可能である。
【００５９】
（第２の実施形態）
図１２は本発明の第２の実施形態のダイバーシチ受信装置のブロック図である。図１２に示すように、このダイバーシチ受信装置は、第１検波器１ａと第２検波器１ｂとを含む復調部１’を備えており、この点で、図１に示した第１の実施形態のダイバーシチ受信装置と相違する。その他の構成要素は、図１に示した第１の実施形態におけるものと同様である。復調部１’は、２系統のアンテナで電波を受信して得られた２系統の変調信号から、２系統の復調データｄ１ａ，ｄ１ｂを得る。その他の動作は図１のダイバーシチ受信装置と同様であるので、説明を省略する。
【００６０】
（第３の実施形態）
図１３は本発明の第３の実施形態のダイバーシチ受信装置のブロック図である。図１３に示すように、このダイバーシチ受信装置は、誤り推定部２ａ，２ｂ，…，２ｃの代わりに誤り訂正部６ａ，６ｂ，…，６ｃを、データ比較部３の代わりにデータ比較部３’を、データ選択部４の代わりにデータ選択部４’をそれぞれ備えている。その他の構成要素と動作は、図１に示した第１の実施形態におけるものと同様である。誤り訂正部６ａ，６ｂ，…，６ｃは、図１に示されている誤り推定部２ａ，２ｂ，…，２ｃと同様、復調データｄ１ａ，ｄ１ｂ，…，ｄ１ｃからそれぞれ誤り記号数と誤り位置を推定し、さらに、誤り数が２以下と推定された場合は復調データの誤りビットを訂正し、復号データｄ１０ａ，ｄ１０ｂ，…，ｄ１０ｃをそれぞれ出力する。誤り数が３以上と推定された場合は、訂正を行わずに復調データｄ１ａ，ｄ１ｂ，…，ｄ１ｃをそのまま復号データｄ１０ａ，ｄ１０ｂ，…，ｄ１０ｃとして出力する。これらの誤り訂正部は、例えば米国特許５，２１６，６７６号公報に示されるＢＣＨ誤り訂正装置と同様の構成で実現することができる。データ比較部３’は、図１に示されているデータ比較部３と同様の役割を有する。データ選択部４は、誤り記号数ｅ１ａ，ｅ１ｂ，…，ｅ１ｃおよび判定信号ｓ１ａ，ｓ１ｂ，…，ｓ１ｃに基づき、復号データｄ１０ａ、ｄ１０ｂおよびｄ１０ｃのうちのいずれかを選択し、最終的な復号データｄ１０として出力する。
【００６１】
図１４は、復調データが２系統の場合の、図１３に示されているデータ比較部３’の構成を表すブロック図である。図３のデータ比較部とほぼ同様の構成であるが、復調データｄ１ａ，ｄ１ｂの代わりに復号データｄ１０ａ、ｄ１０ｂが入力されるため、排他的論理和演算部３３の代わりに、反転排他的論理和演算部３３’を用いている。つまり、両系統の誤り位置のビットが等しい場合は“１”、異なる場合は“０”となる比較結果をシフトレジスタ３４に入力する。その他の構成要素と動作は、図３のデータ比較部におけるものと同様である。
【００６２】
なお、図１４のデータ比較部の代わりに、例えば図１５の構成のデータ比較部を用いることにより、３系統以上の入力から選択する場合にも容易に拡張できる。図１５のデータ比較部は、図６のデータ比較部のデータ不一致検出部３３１の代わりに、データ一致検出部３３１’を用いたもので、それ以外の部分の動作は図６のデータ比較部におけるものと同様である。データ一致検出部３３１’は、全入力が等しい場合には“１”を出力し、一つでも違いがある場合には“０”を出力する。なぜならば、全入力が等しい場合には、誤り訂正の結果が正しいことが予期されるからである。なお、データ一致検出部３３１’は、着目している系統の復号データのうち誤り位置のビットの値が、他の全ての系統における対応する位置のビットの値と異なる場合にのみ“０”を出力する構成としてもよい。
【００６３】
図１６は、図１３に示されているデータ選択部４’の構成を表すブロック図である。図８のデータ選択部とほぼ同様の構成であるが、復調データｄ１ａ，ｄ１ｂの代わりに復号データｄ１０ａ，ｄ１０ｂが入力されること、選択データｄ２の代わりに復号データｄ１０が出力されることが異なる点である。動作は図８のデータ選択部におけるものと同様である。また、データ選択部４’は、選択誤り記号数ｅ３、選択誤り位置ｅ４およびアドレスｒａは出力せず、誤り位置ｅ２ａおよびｅ２ｂは入力しない。よって、データ選択部４’は、図８に示されているセレクタ６５，６６を有していない。
【００６４】
（誤り訂正合成の特性評価）
以上のように本発明の各実施形態では、誤り訂正符号を用いたダイバーシチ合成が行われ、このダイバーシチ合成によれば、他系統との比較による誤り推定確度の判定により、冗長度が低く短い符号を使用しても誤り推定の信頼性が保持されるとともに、全系統の復調データに同程度の誤りがある場合でも品質の良い系統が選択される。このような誤り訂正符号を用いたダイバーシチ合成（以下「誤り訂正合成」という）のうち第１の実施形態によるダイバーシチ合成の特性評価が、本願発明者によって日本の電子情報通信学会技報ＣＳ９８−３３、１９９８年５月に公表された「ＳＲ−ｃｈｉｒｐ方式における誤り訂正合成手法の検討」において示されている。以下、この技報の内容に基づき、第１の実施形態による誤り訂正合成の特性評価について説明する。なお、第１の実施形態は、「ＳＲ−ｃｈｉｒｐＰＳＫ方式」と呼ばれる変復調方式に基づくダイバーシチ受信装置に本発明を適用したものである。ここで、「ＳＲ−ｃｈｉｒｐＰＳＫ方式」とは、差動ＰＳＫ変調された一次変調信号にチャープ信号を乗じて得られるチャープＰＳＫ信号を送信し、受信側ではその帯域の一部分であるサブバンドを抜き出して遅延検波により復調する変復調方式をいう。
【００６５】
この特性評価では、誤り訂正符号として、２元ＢＣＨ符号の１ビット訂正符号（以下「ＢＣＨＳＥＣ符号」または単に「ＳＥＣ符号」という）、および、２元ＢＣＨ符号の２ビット訂正符号（以下「ＢＣＨＤＥＣ符号」または単に「ＤＥＣ符号」という）を用いている。なお、以下において、図２に示すように１ブロックがｎビット長で情報データがｋビット長のとき、これを示すために、ＢＣＨＳＥＣまたはＢＣＨＤＥＣの前に（ｎ，ｋ）を記すものとする。
【００６６】
誤り訂正合成では、伝送路の誤り率が或る程度大きい場合、誤った推定が起きるため、誤りの多い方を選択する可能性がある（以下、誤りの多い方を選択することを「誤選択」という）。図１８は、（６３，５７）ＢＣＨＳＥＣ符号および（６３，５１）ＢＣＨＤＥＣ符号を用いた場合の第１の実施形態における誤選択率を計算機シミュレーションで求めた結果を示している。図１８において、横軸は情報データ１ビット当たりの信号エネルギーと雑音電力密度の比Ｅ_b／Ｎ₀を示し、縦軸は誤選択確率を示している。この特性評価に用いた変復調パラメータは次の通りである。
（ａ）変復調方式は、ＳＲ−ｃｈｉｒｐＱＰＳＫである。
（ｂ）受信サブバンド数は２系統である。
（ｃ）受信サブバンド周波数はｆ₀±１．７５ＭＨｚである。
（ｄ）サブバンド帯域幅はＢＴ＝２．４である。
（ｅ）拡散率は１０．８である。
また、伝送路は、マルチパスのない静止環境ＡＷＧＮチャネル（以下「静止ＡＷＧＮ」という）である。図１８において、実線は、誤り訂正合成の場合の特性、すなわち他系統との比較による誤り推定確度の判定を行う場合の特性を示し、点線は、他系統との比較を行わずに、推定誤りビット数の比較のみで選択する場合の特性を示している。また、図１８において、細線はＳＥＣ符号を用いた場合の特性を示し、太線はＤＥＣ符号を用いた場合の特性を示している。
【００６７】
図１８より、全般に、ＳＥＣ符号を用いた場合は、ＤＥＣ符号を用いた場合に比べて、誤選択確率が大きくなることがわかる。また、図１８における実線と点線との比較より、他系統との比較による確度判定が誤選択の低減に寄与し、ＳＥＣ符号の場合は１桁以上、ＤＥＣ符号の場合は１桁弱の改善が見られる。
【００６８】
図１９は、マルチパスの無い静止環境下での誤り訂正合成とＣＲＣ選択合成のビット誤り率特性（以下「ＢＥＲ特性」という）を示している。ここで、ＣＲＣ選択合成（図１９において「ＣＲＣ」と記す）とは、ＣＲＣ誤り検出符号を用い、ユニークワード、情報データ、ＣＲＣ(cyclic redundancy check code)が順に並んだ構造でフレーム化しておき、誤りの無い方の系統のデータをフレーム毎に選択し繋ぎ合わせる方法をいう。なお、誤り訂正合成（図１９において「ＥＣＣ」と記す）には、（６３，５１）ＢＣＨＤＥＣ符号を用いている。参考のため、１サブバンドのみ（訂正／合成なし）の特性を併記している。図１９において、実線および点線は計算機シミュレーションの結果を示し、点は疑似伝送路と試作モデムによる実測値を示している。
【００６９】
図１９より、ＣＲＣ選択合成に対し、誤り訂正合成では、所要Ｅ_b／Ｎ₀が２〜３ｄＢ程度改善されることがわかる。また、ＣＲＣ選択合成では、ビット誤り率（ＢＥＲ）の大きい領域（１０^-3以上）において、１サブバンドのみの場合に対する改善が見られない。これは、両系統のフレームが同時に誤るために適切な選択が行えないからである。これに対し、誤り訂正合成では、ビット誤り率（ＢＥＲ）が１０^-3〜１０^-2程度である比較的誤り率が大きい領域においても改善が見られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のダイバーシチ受信装置の構成を表すブロック図。
【図２】第１の実施の形態における変調信号を変調するデータのデータ構造を示す図。
【図３】第１の実施の形態におけるデータ比較部の構成を表すブロック図。
【図４】第１の実施の形態の図３に示すデータ蓄積部の内容を表す図。
【図５】第１の実施の形態の図３に示す判定アドレス生成部の動作を表すタイミング図。
【図６】復調データが３系統以上の場合の第１の実施の形態におけるデータ比較部の構成を表すブロック図。
【図７】第１の実施の形態におけるデータ比較部の別の構成を表すブロック図。
【図８】第１の実施の形態におけるデータ選択部の構成を表すブロック図。
【図９】第１の実施形態のダイバーシチ受信装置における判定論理演算部の判定手順の一例を示すフロー図。
【図１０】第１の実施形態のダイバーシチ受信装置における判定論理演算部の判定手順の他の例を示すフロー図。
【図１１】第１の実施の形態におけるビット反転部の構成を表すブロック図。
【図１２】本発明の第２の実施形態のダイバーシチ受信装置の構成を表すブロック図。
【図１３】本発明の第３の実施形態のダイバーシチ受信装置の構成を表すブロック図。
【図１４】第３の実施の形態におけるデータ比較部の構成を表すブロック図。
【図１５】復調データが３系統以上の場合の第３の実施の形態におけるデータ比較部の構成を表すブロック図。
【図１６】第３の実施の形態におけるデータ選択部の構成を表すブロック図。
【図１７】従来のダイバーシチ受信装置の構成を表すブロック図。
【図１８】第１の実施形態におけるダイバーシチ受信装置の誤選択確率に対する計算機シミュレーションの結果を示す図。
【図１９】マルチパスの無い静止環境下での第１の実施形態の誤り訂正合成とＣＲＣ選択合成とのビット誤り率特性に対する計算機シミュレーションの結果および実測値を示す図。
【符号の説明】
１，１’ …復調部
２ａ，２ｂ，２ｃ …誤り推定部
３，３’ …データ比較部
４，４’ …データ選択部
５ …ビット反転部
６ａ，６ｂ，６ｃ …誤り訂正部
８ …データ検出部
１０ …ユニークワード
１ｆａ，１ｆｂ，１ｆｃ…部分帯域ろ波器
１ｄａ，１ｄｂ，１ｄｃ…遅延検波器
ｄ１ａ，ｄ１ｂ，ｄ１ｃ…復調データ
ｄ１０ａ，ｄ１０ｂ，ｄ１０ｃ…復号データ
ｅ１ａ，ｅ１ｂ，ｅ１ｃ…誤り記号数
ｅ２ａ，ｅ２ｂ，ｅ２ｃ…誤り位置
ｓ０ …変調信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a diversity receiver that reduces transmission errors by extracting and selecting and synthesizing two or more demodulated data from one or a plurality of modulated signals in digital wireless communication or the like.
[0002]
[Prior art]
In radio communication, particularly mobile communication, diversity reception is widely used to reduce transmission errors caused by fading and interference.
[0003]
In diversity reception, a method of selecting a signal having the highest reception level from a plurality of received signals received by a plurality of antennas is generally used. However, in the presence of interference, multipath, and the like, an error may occur even if the reception level is large, and a system with good quality cannot be accurately selected only by the reception level. In order to solve this problem, a diversity receiver that detects an error in received data and selects a system with the least error has been proposed in Japanese Patent Laid-Open Nos. 1-265739 and 4-8031. Hereinafter, the conventional diversity receiving apparatus will be described with reference to the drawings.
[0004]
FIG. 17 is a block diagram showing a configuration of a conventional diversity receiver. As shown in FIG. 17, this diversity receiving apparatus includes antennas 101a and 101b, receiving units 102a and 102b, error detecting units 103a and 103b, an error comparing unit 104, and a data selecting unit 105. Receiving sections 102a and 102b demodulate the signals received by antennas 101a and 101b, respectively, and output demodulated data d100a and d100b. Error detectors 103a and 103b detect errors in demodulated data d100a and d100b, respectively, and count the number of errors. The error comparison unit 104 receives and compares the number of errors output from the error detection units 103a and 103b, and outputs a selection signal s100 for selecting one of the demodulated data d100a and d100b with the least error. Based on the selection signal s100 output from the error comparison unit 104, the data selection unit 105 selects one of the demodulated data d100a and d100b with the least error and outputs it as the selection signal d101. With the above operation, the diversity receiver in FIG. 17 can select demodulated data with fewer errors from signals received by the two antennas.
[0005]
[Problems to be solved by the invention]
However, in the diversity receiving apparatus having the above configuration, in order to perform accurate error detection, it is necessary to use an error detection code with a high degree of redundancy or a long error detection code. If a long error detection code is used, the speed of selection decreases, so that it is impossible to follow a rapid change in the transmission path caused by high-speed fading or the like. However, if an error detection code having a high redundancy is used, the data transmission efficiency is reduced. Furthermore, if error correction coding is performed in order to improve reliability, the redundancy further increases. Further, when the same level of error is included in the demodulated data of all systems, it is impossible to determine which system of demodulated data has the best quality.
[0006]
Therefore, in the present invention, error estimation is performed using an error correction code, so that the reliability of error estimation is maintained even when a short code with low redundancy is used, and the same level of error is present in the demodulated data of all systems. It is an object of the present invention to provide a diversity receiving apparatus that selects a high-quality system with high accuracy by comparing accurate quality even when there is an error. Another object of the present invention is to improve reliability by error correction without increasing redundancy at the same time as diversity selection in such a diversity receiver.
[0007]
[Means for Solving the Problems and Effects of the Invention]
According to a first aspect of the present invention, there is provided a data receiving method for receiving one or a plurality of modulated signals modulated with encoded data subjected to error correction encoding. Iva -A scissor receiver,
A demodulator that demodulates the modulated signal and obtains demodulated data of a plurality of systems corresponding to the encoded data;
An error estimator for estimating the number of error symbols and error positions of demodulated data of each system;
A data comparison unit that determines whether the error position is correct by comparing the data of the estimated error position in the demodulated data of each system with the data of the corresponding position in the demodulated data of the other system,
And a data selection unit that selects one of a plurality of systems based on the number of error symbols and the result of determination by the data comparison unit.
According to the first invention as described above, since it is determined whether or not the error position is correct by comparing the demodulated data between the systems, the reliability of error estimation can be improved even if a short code with low redundancy is used. Therefore, even when there is a similar error in the demodulated data of all systems, a system with good quality can be selected.
[0008]
According to a second invention, in the first invention,
The data comparison unit is configured so that when all the data of the estimated error positions in the demodulated data of any one of the plurality of systems are different from the data of the corresponding positions in the demodulated data of all the other systems, It is determined that the error position is correct.
According to the second invention as described above, it is possible to determine whether or not the estimated error position in each system is correct by data comparison with a simple configuration.
[0009]
According to a third invention, in the first invention,
The data comparison unit is configured to select the one system when all the data of the estimated error position in the demodulated data of any one of the plurality of systems is different from the data of the corresponding position in the demodulated data of at least one other system. It is characterized in that it is determined that the error position is correct.
According to the third invention as described above, it is possible to determine whether or not the estimated error position in each system is correct by data comparison with a simple configuration.
[0010]
According to a fourth invention, in the first invention,
The data comparing unit corresponds to the data of the estimated error position in the demodulated data of any one of a plurality of systems corresponding to the number of data equal to or greater than a predetermined threshold in the demodulated data of at least one other system. If the position data is different from the position data, it is determined that the error position of the one system is correct.
According to the fourth invention as described above, the validity of error estimation by data comparison can be more flexibly determined by setting the threshold value.
[0011]
According to a fifth invention, in the first invention,
The error estimation unit estimates the error position of the demodulated data of each system in bit units,
The data comparison unit is configured to output the one system when all the bits of the estimated error position in the demodulated data of any one of the plurality of systems are different from the corresponding positions of the demodulated data of at least one other system. It is characterized in that it is determined that the error position is correct.
[0012]
According to a sixth invention, in the first invention,
The error estimation unit estimates the error position of the demodulated data of each system in bit units,
The data comparison unit corresponds to the demodulated data of at least one other channel that has a number of bits equal to or greater than a predetermined threshold among the bits of the estimated error position in the demodulated data of any one of a plurality of channels. If the position bit is different, it is determined that the error position of the one system is correct.
[0013]
According to a seventh invention, in the fifth invention,
When the number of error symbols is equal to or less than a predetermined value, a bit inversion unit is further provided for inverting the bit at the error position in the demodulated data of the system selected by the data selection unit.
According to the seventh invention as described above, error correction is performed by performing bit inversion based on the number of error symbols used for selection and the estimation result of the error position. Therefore, with low redundancy and a simple configuration Transmission errors can be reduced by the effects of both diversity selection and error correction.
[0014]
In an eighth aspect based on the seventh aspect,
The bit inversion unit does not perform bit inversion when the number of error symbols exceeds a predetermined value.
According to the eighth invention as described above, since bit inversion is not performed when the number of error symbols exceeds a predetermined value, an increase in errors due to error correction can be prevented.
[0015]
According to a ninth invention, in the first invention,
The data selection unit is characterized by selecting a system with the smallest number of error symbols.
According to the ninth aspect as described above, selection with higher reliability than diversity selection by error detection can be performed.
[0016]
In a tenth aspect based on the first aspect,
When there are a plurality of systems having the smallest number of error symbols, the data selection unit selects a system in which the error position is determined to be correct by the data comparison unit from among a plurality of systems having the smallest number of error symbols. .
According to the tenth invention as described above, a more reliable system can be selected when there are a plurality of systems with the smallest number of error symbols.
[0017]
In an eleventh aspect based on the first aspect,
The data selection unit is characterized in that, when the number of error symbols in all systems is equal, the data selection unit selects a system in which the error position is determined to be correct.
According to the eleventh aspect as described above, even when there is no difference in the number of error symbols, a highly reliable selection is possible.
[0018]
In a twelfth aspect based on the first aspect,
The number of systems of demodulated data is 2,
The data selection unit is characterized by holding the previous selection when the number of error symbols in both systems is equal and the error position in both systems is determined to be correct by the data comparison unit.
According to the twelfth invention as described above, since the previous selection is retained when the superiority or inferiority of both systems cannot be determined, an error is caused by temporally memorable factors such as fading and continuous noise. If so, a reliable selection is possible using previous information.
[0019]
In a thirteenth aspect based on the first aspect,
The number of systems of demodulated data is 2,
The data selection unit is characterized in that when the number of error symbols of both systems is equal and the error position of any system is determined to be incorrect by the data comparison unit, the previous selection is retained.
According to the thirteenth invention as described above, as in the case of the twelfth invention, the previous selection is retained when the superiority or inferiority of both systems cannot be determined. When an error occurs due to a memory-related factor, it is possible to make a reliable selection using previous information.
[0020]
In a fourteenth aspect based on the first aspect,
The data selection unit is characterized in that, when the data comparison unit determines that the error positions of a plurality of systems are correct, the data selection unit selects a system having the smallest number of error symbols from among the plurality of systems determined to have the correct error position.
According to the fourteenth aspect as described above, when there are a plurality of systems in which the estimated error position is determined to be correct, a more reliable selection is possible.
[0021]
In a fifteenth aspect based on the first aspect,
The data selection unit selects the system with the smallest number of error symbols when the data comparison unit determines that the error position of any system is not correct.
According to the fifteenth invention as described above, a highly reliable system can be selected even when the estimated error position of any system is not correct.
[0022]
In a sixteenth aspect based on the first aspect,
The error estimation unit estimates the number of error symbols and the error position for each block obtained by dividing the demodulated data of each system into a predetermined length,
The data selection unit selects any one of a plurality of systems for each block.
According to the sixteenth invention as described above, since selection is performed for each block, even if an error remains, the influence of the error is only in the block and does not affect other blocks.
[0023]
In a seventeenth aspect based on the first aspect,
A data detection unit for determining whether each of the demodulated data of the plurality of systems is valid data or invalid data;
A data selection part selects from the system | strain determined as effective by the data detection part among several systems, It is characterized by the above-mentioned.
According to the seventeenth invention as described above, since it is determined whether or not the data is valid, it is possible to prevent a malfunction in which noise is received and data is determined to have no accidental error.
[0024]
In an eighteenth aspect based on the seventeenth aspect,
The data detection unit is a unique word detection unit that detects a specific data pattern in the demodulated data.
According to the eighteenth invention as described above, since it is determined whether each of the demodulated data of a plurality of systems is valid data or invalid data based on a specific data pattern, noise is received as in the seventeenth invention. Thus, it is possible to prevent a malfunction that is determined as data having no accidental error.
[0025]
In a nineteenth aspect based on the first aspect,
The modulation signal is a chirp PSK signal obtained by multiplying the phase modulation signal by a chirp signal that sweeps the frequency at the same period as the symbol period,
The demodulator includes a partial band filter that extracts a part of the band of the modulation signal, and a delay detector that delay-detects the output of the partial band filter.
According to the nineteenth aspect as described above, it is possible to perform diversity reception in which a plurality of systems of demodulated data are obtained from the same modulated signal received by the same antenna.
[0026]
A twentieth aspect of the present invention is a method for receiving one or a plurality of modulated signals modulated with encoded data subjected to error correction encoding. Iva -A scissor receiver,
A demodulator that demodulates the modulated signal and obtains demodulated data of a plurality of systems corresponding to the encoded data;
An error correction unit that estimates the number of error symbols and error positions of demodulated data of each system, corrects errors in the demodulated data of each system based on the error positions, and outputs demodulated data with corrected errors as decoded data When,
A data comparison unit that determines whether the error position is correct by comparing the data of the estimated error position in the decoded data of each system with the data of the corresponding position in the decoded data of the other system,
A data selection unit that selects one of a plurality of systems based on the number of error symbols and the result of determination by the data comparison unit;
It is characterized by providing.
According to the twentieth invention as described above, decoded data is obtained by performing error correction simultaneously with error estimation, and it is determined whether or not the error position is correct by comparing the decoded data between systems. Therefore, even if a short code with low redundancy is used, the reliability of error estimation can be maintained, and even if there is a similar error in the demodulated data of all systems, a system with good quality should be selected. Can do.
[0042]
First 21 According to the present invention, one or a plurality of modulated signals modulated with encoded data subjected to error correction encoding are received. Iva -A scissor receiver,
A demodulator that demodulates the modulated signal and obtains demodulated data of a plurality of systems corresponding to the encoded data;
An error estimator for estimating an error position of demodulated data of each system;
A data comparison unit that determines whether the error position is correct by comparing the data of the estimated error position in the demodulated data of each system with the data of the corresponding position in the demodulated data of another system,
A data selection unit that selects one system that the data comparison unit has determined that the error position is correct among a plurality of systems,
It is characterized by providing.
Second as above 21 According to the invention, since it is determined whether or not the error position is correct by comparing the demodulated data between the systems, the reliability of error estimation can be maintained even when a short code with low redundancy is used. As a result, a highly reliable system can be selected.
[0043]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a block diagram of a diversity receiver according to the first embodiment of this invention. As shown in FIG. 1, the diversity receiver includes a demodulator 1, error estimators 2a and 2b, a data comparator 3, a data selector 4, a bit inversion unit 5, and a data detector 8. I have. The demodulating unit 1 receives the modulation signal s0. Here, the modulation signal s0 is a chirped PSK signal obtained by multiplying the phase modulation signal by a chirp signal that sweeps the frequency at the same period as the symbol period, and is shown in the figure of US Pat. No. 5,504,774. 12 is the same as the modulation signal disclosed in FIG. The demodulator 1 performs the same operation as the demodulator of the receiving apparatus disclosed in US Pat. No. 5,504,774, and includes at least two systems of partial band filters and at least two systems of delay detection. A partial band demodulating unit including a device. In the following description, the demodulator 1 is assumed to include two systems of partial band filters 1fa and 1fb and two systems of delay detectors 1da and 1db.
[0044]
The partial band filters 1fa and 1fb both receive the modulated signal s0, extract different partial band signals, and output them as partial band signals sba and sbb, respectively. Delay detectors 1da and 1db receive partial band signals sba and sbb, respectively, perform delay detection and data demodulation, and output first-system demodulated data d1a and second-system demodulated data d1b. Here, the data modulating the modulation signal is encoded in advance with a BCH code, as will be described later. Error estimators 2a and 2b receive demodulated data d1a and d1b, respectively, and estimate the number of error symbols and the error position using the properties of the BCH code, respectively, and the number of error symbols e1a and e1b and error position e2a, respectively. And e2b are output. The data detection unit 8 detects a unique word to be described later for each of the demodulated data d1a and d1b, thereby determining whether or not the data includes valid data, and outputs a detection result d8. Here, d8 is a signal for identifying three states: the first system and the second system are both valid, only the first system is valid, and only the second system is valid. The data comparison unit 3 compares the data corresponding to the error position e2a in the demodulated data d1a with the data at the corresponding position in the demodulated data d1b, outputs a determination signal s1a, and also includes the data in the demodulated data d1b. The data corresponding to the error position e2b is compared with the data at the corresponding position in the demodulated data d1a, and the determination signal s1b is output. When the detection result d8 output from the data detection unit 8 is valid for both the first system and the second system, the data selection unit 4 demodulates based on the number of error symbols e1a and e1b and the determination signals s1a and s1b. Either data d1a or d1b is selected and output as selection data d2, and the number of error symbols and error positions of the same system as the selected demodulated data are selected, and output as selection error symbol number e3 and selection error position e4, respectively. To do. Further, an address ra described later is also output at the same time. When the detection result d8 output from the data detection unit 8 is valid only in one system, a valid data system is selected regardless of the number of error symbols and the error position. The bit inversion unit 5 corrects the error in the selection data d2 by inverting the error bit of the selection data d2 based on the selection error symbol number e3, the selection error position e4, and the address ra, and outputs the decoded data d3. .
[0045]
Data that modulates the modulation signal is configured in units of frames having the structure shown in FIG. That is, this frame has a unique word 10 for detecting the head of valid data at the head, followed by j blocks 11, 12,..., 1j composed of n-bit data. Here, each of the j blocks is a binary BCH code capable of correcting 2-bit errors, which is configured by arranging k-bit information data and 2 m-bit redundant data. Here, n, k, and m are each integers and have a relationship of n = k + 2m. Of course, it is possible to use a code capable of correcting 3 bits or more as the error correction code.
[0046]
Each of the error estimation units 2a and 2b in FIG. 1 performs a syndrome calculation of a BCH code and estimates the number of error symbols and an error position from the calculation result. For example, US Pat. No. 5,216,676 discloses This can be realized with the same configuration as a part of the BCH error correction apparatus shown. As is well known, the 2-bit error correction BCH code can detect four types of error states: no error, 1-bit error, 2-bit error, 3-bit error, and the like, If the error is 2 bits or less, the position of the error bit can be calculated. However, if an error of 3 bits or more occurs, an error correction may occur without being distinguished from an error of 2 bits or less.
[0047]
FIG. 3 is a block diagram showing the configuration of the data comparison unit 3 shown in FIG. As shown in FIG. 3, the data comparison unit 3 includes data storage units 31a and 31b, a determination address generation unit 32, an exclusive OR operation unit 33, a shift register 34, and AND operation units 35a and 35b. Latches 36a and 36b. FIG. 4 is a diagram showing the contents of the data storage unit shown in FIG. Here, the contents of the data are expressed as 0th bit, 1st bit,..., (N−1) th bit in order from the first bit of the block of demodulated data. FIG. 5 is a timing chart showing the operation of the determination address generator 32 shown in FIG. The data storage units 31a and 31b shown in FIG. 3 store data for one block of the demodulated data d1a and d1b, respectively, as shown in FIG. The determination address generator 32 receives the error position e2a of the first system and the error position e2b of the second system, and as shown in FIG. 5, the first error position of the first system and the second error position e2b of the first system. The error position, the first error position of the second system, and the second error position of the second system are arranged in time series and output to the data storage units 31a and 31b as the determination address a32 for reading data, and shifted. A clock c32 for instructing reading of the output of the exclusive OR operation unit 33 corresponding to each error position is output to the register 34, and a latch signal s32 is output to the latches 36a and 36b. The exclusive OR operation unit 33 calculates an exclusive OR of the outputs from the data storage units 31a and 31b (equivalent to comparing the data of both systems), and as a result, that is, when the data of both systems are equal 0 is input to the shift register. The shift register 34 captures the output of the exclusive OR operation unit 33 while shifting the output according to the rising edge of the clock c32, so that the first error position of the first system, the second error position of the first system, the second The result of exclusive OR corresponding to each of the first error position of the system and the second error position of the second system is stored. The logical product operation unit 35a calculates the logical product of the comparison results corresponding to the first error position of the first system and the second error position of the first system, accumulated in the shift register 34, and the result, that is, An operation result that is “1” when the data of both systems corresponding to the error position of the first system are different from each other and “0” in other cases is output. The logical product operation unit 35b calculates the logical product of the comparison results corresponding to the first error position of the second system and the second error position of the second system stored in the shift register 34, that is, An operation result that is “1” when the data of both systems corresponding to the error position of the second system are different from each other and “0” in other cases is output. The latches 36a and 36b capture and hold and output the outputs of the logical product operation units 35a and 35b at the timing of the latch signal s32 from the determination address generation unit 32, respectively. Therefore, the data comparison unit in FIG. 3 outputs “1” as the determination signal s1a of the first system when the data of both systems corresponding to the error position of the first system are different at two locations, and the second system As the determination signal s1b, “1” is output when the data of both systems corresponding to the error position of the second system are different in two places.
[0048]
The data comparison unit 3 operates as follows when the number of errors is less than two. First, in the data storage units 31a and 31b, dummy data is stored in advance in an area indicated by a dummy address other than an area for storing received data, and the dummy data of both systems are set to different values. Yes. Specifically, for example, the dummy address is set to n, the first system dummy data is set to “0”, and the second system dummy data is set to “1”. The determination address generation unit 32 outputs a dummy address instead of the second error position when the number of errors is 1, and the first error position and the second error position when the number of errors is 0. A dummy address is output instead of. As a result, when the number of errors is 1, the exclusive OR corresponding to the second error position is always “1”, and this is one input of the AND operation unit, so that the data of the first error position is The comparison result is directly output from the AND operation unit. That is, when the number of errors is 1, the data comparison unit 3 generates a determination signal based only on the data at the first error position. When the number of errors is 0, all the outputs of the exclusive OR are “1”, and therefore both inputs of the AND operation unit are “1”, so the output of the AND operation unit is always “1”. . That is, when the number of errors is 0, the data comparison unit 3 always generates “1” as the determination signal.
[0049]
When a code capable of correcting errors of 3 bits or more is applied to the error correction code, the same configuration can be applied by increasing the number of stages of the shift register 34 and setting the inputs of the AND operation units 35a and 35b to 3 bits or more. Is possible.
[0050]
FIG. 3 shows the case where the demodulated data has two systems. However, instead of the data comparison unit in FIG. 3, for example, by using a data comparison unit having the configuration shown in FIG. It can be easily expanded when selecting from. The data comparison unit shown in FIG. 6 uses a data mismatch detection unit 331 instead of the exclusive OR operation unit 33 of the data comparison unit shown in FIG. 3, and the other operations are the same as those shown in FIG. . The data mismatch detection unit 331 outputs “0” when all inputs are equal, and outputs “1” when there is any difference. This is because if all inputs are equal, the probability that the bit is incorrect is very small, so that the estimated error position is expected to be incorrect. The data mismatch detection unit 331 outputs “1” only when the value of the bit at the error position in the demodulated data of the system of interest differs from the value of the bit at the corresponding position in all other systems. It is good also as composition to do.
[0051]
The data comparison unit in FIG. 3 outputs “1” as a determination signal when the data of both systems corresponding to the error position are different in two places, but by making the data comparison unit as shown in FIG. It may be configured to output “1” as the determination signal when one or more of the two locations are different. The data comparison unit in FIG. product Instead of the calculation units 35a and 35b, counting units 37a and 37b and comparison units 38a and 38b are provided. The counting units 37a and 37b count the number of different bits of the data of both systems corresponding to the error position. The comparison units 38a and 38b compare the count results of the counting units 37a and 37b with a predetermined threshold value (in this case, “1”). In this case, “0” is output. Other components and operations are the same as those in FIG. In addition, when applying an error correction code that can correct a 3-bit error, an arbitrary number of 1 or more and less than the number of correctable bits can be used as a threshold value, and the determination criteria can be flexibly set. Can be set.
[0052]
FIG. 8 is a block diagram showing the configuration of the data selection unit 4 shown in FIG. As shown in FIG. 8, the data selection unit 4 includes an error symbol number comparison unit 61, a determination logic operation unit 62, selectors 64, 65, and 66, an address generation unit 67, and data storage units 68a and 68b. I have. The error symbol number comparison unit 61 compares the error symbol numbers e1a and e1b, determines which is greater or equal, and outputs a signal indicating the determination result as the error symbol number comparison result re. The determination logic operation unit 62 receives the comparison result re from the error symbol number comparison unit 61, the determination signals s1a and s1b, and the detection result d8 from the data detection unit 8, and determines which system to select based on them. Then, the selection signal s62 is generated. Each of the selectors 64, 65, 66 selects one system from the data read from the data storage unit, the input error position, and the number of error symbols by the selection signal s62 from the determination logic operation unit 62, respectively. Data d2, selection error position e4, and selection error symbol number e3 are output. The data storage units 68a and 68b store the data of one block of the demodulated data d1a and d1b, respectively, and read the data according to the address from the address generation unit 67. The address generation unit 67 sequentially generates addresses ra from 0 to (n−1) for one block of data, gives them to the data storage units 68a and 68b, and outputs them to the outside.
[0053]
FIG. 9 is a flowchart showing an example of the determination procedure of the determination logic operation unit 62 shown in FIG. When the detection result d8 from the data detection unit 8 is in an invalid state for one system, an effective system is selected regardless of the comparison result re of the number of error symbols and the determination signals s1a and s1b. When the detection result d8 from the data detection unit is valid for both systems, first, a determination is made based on the comparison result re from the error symbol number comparison unit 61. That is, when the number of error symbols is different, the system having the smaller number of error symbols is selected. When the number of error symbols is equal, a system with a determination signal “1” is selected based on determination signals s1a (first system determination signal) and s1b (second system determination signal). When the determination signal is “1” for both systems or “0” for both systems, since the superiority or inferiority of both systems cannot be determined, the system selected in the previous block is held. Note that the determination logic operation unit 62 performs the above determination for each block of the BCH code and updates the output.
[0054]
FIG. 10 is a flowchart illustrating another example of the determination procedure of the determination logic operation unit 62. Also in this determination procedure, as in the determination procedure shown in FIG. 9, when the detection result d8 from the data detection unit 8 is in a one-system invalid state, the error symbol number comparison result re and the determination signals s1a and s1b are irrelevant. Select a valid line. However, when the detection result d8 from the data detection unit is valid for both systems, unlike the determination procedure shown in FIG. 9, first, the determination signals s1a (the determination signal of the first system) and s1b (the second signal) Based on (system determination signal), a system whose determination signal is “1” is selected. When the determination signal is “1” for both systems or “0” for both systems, the determination is performed based on the comparison result re from the error symbol number comparison unit 61. That is, when the number of error symbols is different, the system having the smaller number of error symbols is selected. If the number of error symbols is equal, the superiority or inferiority of both systems cannot be determined, so the system selected in the previous block is retained. Note that the determination logic operation unit 62 performs the above determination for each block of the BCH code and updates the output.
[0055]
FIG. 11 is a block diagram showing the configuration of the bit inverting unit 5 shown in FIG. As shown in FIG. 11, the bit inversion unit 5 includes a match detection unit 71, a comparison unit 72, a logical product operation unit 73, and an exclusive OR operation unit 74. The coincidence detector 71 outputs “1” only at the timing when the input selection error position e4 coincides with the address ra. The comparison unit 72 compares the selection error symbol number e3 with a predetermined threshold value, and outputs “1” only when the selection error symbol number e3 does not exceed the threshold value. The exclusive OR operation unit 74 inverts the bit of the selection data d2 only when both the output of the match detection unit 71 and the output of the comparison unit 72 are “1”. Therefore, when the number of selected error symbols does not exceed a predetermined threshold value, the bit inverting unit 5 corrects the error by inverting the bit of the selected data corresponding to the selected error position. For a 2-bit error correcting BCH code, an error of 3 bits or more cannot be corrected, so it is appropriate to set the predetermined threshold value to 2.
[0056]
In the above description, the data comparison unit 3 and the data selection unit 4 are provided with data storage units, respectively, but these functions can be shared by one memory. Thereby, the memory capacity can be reduced.
[0057]
With the above configuration, it is possible to realize a diversity receiving apparatus that performs highly reliable selection for each block based on the number of error symbols of demodulated data and the error position probability, and further performs error correction at the same time.
[0058]
In the above description, the input modulation signal is a chirped PSK signal, and the demodulator is a partial band demodulator including two systems of subband filters and delay detectors. It can be applied to diversity reception using data in general. For example, the present invention can be applied to a case where a plurality of demodulated data is obtained from a plurality of modulated signals obtained by receiving with a plurality of antennas as in the second embodiment of the present invention described below.
[0059]
(Second Embodiment)
FIG. 12 is a block diagram of a diversity receiver according to the second embodiment of this invention. As shown in FIG. 12, the diversity receiver includes a demodulator 1 ′ including a first detector 1a and a second detector 1b. In this respect, the first embodiment shown in FIG. This is different from the diversity receiving apparatus. Other components are the same as those in the first embodiment shown in FIG. The demodulating unit 1 ′ obtains two systems of demodulated data d1a and d1b from two systems of modulation signals obtained by receiving radio waves with two systems of antennas. Since other operations are the same as those of the diversity receiver of FIG.
[0060]
(Third embodiment)
FIG. 13 is a block diagram of a diversity receiving apparatus according to the third embodiment of the present invention. As shown in FIG. 13, the diversity receiving apparatus includes error correction units 6a, 6b,..., 6c instead of error estimation units 2a, 2b,. Are each provided with a data selection unit 4 ′ instead of the data selection unit 4. Other components and operations are the same as those in the first embodiment shown in FIG. Like the error estimation units 2a, 2b,..., 2c shown in FIG. 1, the error correction units 6a, 6b,..., 6c respectively obtain the number of error symbols and the error position from the demodulated data d1a, d1b,. If the number of errors is estimated to be 2 or less, the error bits of the demodulated data are corrected, and decoded data d10a, d10b,..., D10c are output. When the number of errors is estimated to be 3 or more, the demodulated data d1a, d1b,..., D1c are output as decoded data d10a, d10b,. These error correction units can be realized with the same configuration as the BCH error correction apparatus disclosed in, for example, US Pat. No. 5,216,676. The data comparison unit 3 ′ has the same role as the data comparison unit 3 shown in FIG. The data selection unit 4 selects one of the decoded data d10a, d10b, and d10c based on the number of error symbols e1a, e1b,..., E1c and the determination signals s1a, s1b,. Output as d10.
[0061]
FIG. 14 is a block diagram showing the configuration of the data comparison unit 3 ′ shown in FIG. 13 when the demodulated data has two systems. Although the configuration is almost the same as that of the data comparison unit in FIG. 3, since the decoded data d10a and d10b are input instead of the demodulated data d1a and d1b, the inverted exclusive OR is replaced instead of the exclusive OR operation unit 33. An arithmetic unit 33 ′ is used. That is, a comparison result of “1” is input to the shift register 34 when the error position bits of both systems are equal, and “0” when they are different. Other components and operations are the same as those in the data comparison unit of FIG.
[0062]
Note that, for example, by using the data comparison unit having the configuration shown in FIG. 15 instead of the data comparison unit shown in FIG. The data comparison unit of FIG. 15 uses a data match detection unit 331 ′ instead of the data mismatch detection unit 331 of the data comparison unit of FIG. 6, and the other operations are the same as those of the data comparison unit of FIG. It is the same as that. The data coincidence detection unit 331 ′ outputs “1” when all inputs are equal, and outputs “0” when there is even one difference. This is because if all inputs are equal, the result of error correction is expected to be correct. The data coincidence detection unit 331 ′ sets “0” only when the value of the bit at the error position in the decoded data of the system of interest is different from the value of the bit at the corresponding position in all other systems. It is good also as a structure to output.
[0063]
FIG. 16 is a block diagram showing the configuration of the data selection unit 4 ′ shown in FIG. The configuration is almost the same as that of the data selection unit in FIG. 8, except that decoded data d10a and d10b are input instead of demodulated data d1a and d1b, and decoded data d10 is output instead of selection data d2. Is a point. The operation is the same as that in the data selection unit in FIG. The data selection unit 4 ′ does not output the selection error symbol number e3, the selection error position e4, and the address ra, and does not input the error positions e2a and e2b. Therefore, the data selection unit 4 ′ does not have the selectors 65 and 66 shown in FIG.
[0064]
(Characteristic evaluation of error correction synthesis)
As described above, in each embodiment of the present invention, diversity combining using an error correction code is performed, and according to this diversity combining, a code with low redundancy and shortness is determined by determining error estimation accuracy by comparison with another system. The reliability of error estimation is maintained even when using, and a system with good quality is selected even when demodulated data of all systems has the same level of error. Among the diversity combining using such an error correction code (hereinafter referred to as “error correction combining”), the characteristics evaluation of the diversity combining according to the first embodiment has been conducted by the inventor of the IEICE Technical Report CS98-33. , Published in May 1998, “Study of error correction synthesis method in SR-chirp method”. Hereinafter, based on the contents of this technical report, the characteristic evaluation of error correction synthesis according to the first embodiment will be described. In the first embodiment, the present invention is applied to a diversity receiver based on a modulation / demodulation method called “SR-chirp PSK method”. Here, the “SR-chirp PSK system” means that a chirp PSK signal obtained by multiplying a chirp signal by a primary modulation signal subjected to differential PSK modulation is transmitted, and a subband that is a part of the band is extracted on the receiving side. A modulation / demodulation system that demodulates by delay detection.
[0065]
In this characteristic evaluation, a binary BCH code 1-bit correction code (hereinafter referred to as “BCH SEC code” or simply “SEC code”) and a binary BCH code 2-bit correction code (hereinafter “BCH”) are used as error correction codes. DEC code "or simply" DEC code "). In the following, when one block is n bits long and the information data is k bits long as shown in FIG. 2, (n, k) is written before BCH SEC or BCH DEC to indicate this. To do.
[0066]
In error correction combining, if the error rate of the transmission path is somewhat large, an erroneous estimation occurs, so there is a possibility of selecting the one with more errors (hereinafter, selecting the one with more errors is referred to as “false selection”. "). FIG. 18 shows the result of calculating the erroneous selection rate in the first embodiment by computer simulation when the (63, 57) BCH SEC code and the (63, 51) BCH DEC code are used. In FIG. 18, the horizontal axis represents the ratio E between the signal energy and the noise power density per bit of information data. _b / N ₀ The vertical axis represents the probability of erroneous selection. The modulation / demodulation parameters used for this characteristic evaluation are as follows.
(A) The modulation / demodulation method is SR-chirp QPSK.
(B) The number of reception subbands is two.
(C) The reception subband frequency is f ₀ ± 1.75 MHz.
(D) The subband bandwidth is BT = 2.4.
(E) The diffusivity is 10.8.
The transmission path is a stationary environment AWGN channel (hereinafter referred to as “stationary AWGN”) without multipath. In FIG. 18, the solid line indicates the characteristic in the case of error correction synthesis, that is, the characteristic in the case of determining the error estimation accuracy by comparison with another system, and the dotted line indicates the estimation error without performing comparison with the other system. The characteristics when selecting only by comparing the number of bits are shown. In FIG. 18, the thin line indicates the characteristic when the SEC code is used, and the thick line indicates the characteristic when the DEC code is used.
[0067]
As can be seen from FIG. 18, in general, when the SEC code is used, the erroneous selection probability is higher than when the DEC code is used. Further, comparing the solid line with the dotted line in FIG. 18, accuracy determination by comparison with other systems contributes to reduction of erroneous selection, and an improvement of one digit or more in the case of the SEC code and a little less than one digit in the case of the DEC code. It can be seen.
[0068]
FIG. 19 shows bit error rate characteristics (hereinafter referred to as “BER characteristics”) of error correction combining and CRC selection combining in a static environment without multipath. Here, CRC selection combining (denoted as “CRC” in FIG. 19) uses a CRC error detection code, and is framed in a structure in which a unique word, information data, and CRC (cyclic redundancy check code) are arranged in order, This is a method of selecting and joining data of the system with no error for each frame. Note that a (63, 51) BCH DEC code is used for error correction synthesis (denoted as “ECC” in FIG. 19). For reference, the characteristics of only one subband (no correction / combination) are also shown. In FIG. 19, the solid line and the dotted line indicate the results of the computer simulation, and the dots indicate the actually measured values by the pseudo transmission line and the prototype modem.
[0069]
As shown in FIG. 19, the error correction synthesis requires the required E for the CRC selection synthesis. _b / N ₀ It can be seen that is improved by about 2 to 3 dB. In the CRC selective combining, an area having a large bit error rate (BER) (10 ^-3 In the above, there is no improvement over the case of only one subband. This is because appropriate selection cannot be made because the frames of both systems are erroneous at the same time. On the other hand, in error correction synthesis, the bit error rate (BER) is 10 ^-3 -10 ^-2 Improvement is also seen in the region where the error rate is relatively large.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a diversity receiver according to a first embodiment of this invention.
FIG. 2 is a diagram showing a data structure of data for modulating a modulation signal in the first embodiment.
FIG. 3 is a block diagram showing a configuration of a data comparison unit in the first embodiment.
FIG. 4 is a diagram showing the contents of a data storage unit shown in FIG. 3 according to the first embodiment.
FIG. 5 is a timing chart illustrating an operation of the determination address generation unit illustrated in FIG. 3 according to the first embodiment.
FIG. 6 is a block diagram showing a configuration of a data comparison unit in the first embodiment when demodulated data is three or more systems.
FIG. 7 is a block diagram illustrating another configuration of the data comparison unit according to the first embodiment.
FIG. 8 is a block diagram showing the configuration of a data selection unit in the first embodiment.
FIG. 9 is a flowchart illustrating an example of a determination procedure of a determination logic operation unit in the diversity receiver according to the first embodiment.
FIG. 10 is a flowchart showing another example of the determination procedure of the determination logic operation unit in the diversity receiver according to the first embodiment.
FIG. 11 is a block diagram showing a configuration of a bit inversion unit in the first embodiment.
FIG. 12 is a block diagram showing a configuration of a diversity receiver according to the second embodiment of the present invention.
FIG. 13 is a block diagram showing the configuration of a diversity receiver according to the third embodiment of the present invention.
FIG. 14 is a block diagram showing a configuration of a data comparison unit in the third embodiment.
FIG. 15 is a block diagram showing a configuration of a data comparison unit in the third embodiment when demodulated data is three or more systems;
FIG. 16 is a block diagram illustrating a configuration of a data selection unit in the third embodiment.
FIG. 17 is a block diagram showing a configuration of a conventional diversity receiver.
FIG. 18 is a diagram showing a result of computer simulation for an erroneous selection probability of the diversity receiver in the first embodiment.
FIG. 19 is a diagram showing a result of computer simulation and actual measurement values for bit error rate characteristics of error correction combining and CRC selection combining according to the first embodiment in a static environment without multipath;
[Explanation of symbols]
1, 1 '... demodulator
2a, 2b, 2c ... error estimation unit
3, 3 '... Data comparison part
4, 4 '... Data selection part
5 ... Bit inversion part
6a, 6b, 6c ... error correction section
8 Data detector
10 ... unique word
1fa, 1fb, 1fc ... partial band filter
1da, 1db, 1dc ... delay detector
d1a, d1b, d1c ... demodulated data
d10a, d10b, d10c ... decoded data
e1a, e1b, e1c ... Number of error symbols
e2a, e2b, e2c ... error location
s0 ... modulation signal

Claims

A da Iba Shichi receiver for receiving one or more modulated signals error correctable coding is modulated by the encoded data is performed,
Demodulating means for demodulating the modulated signal and obtaining demodulated data of a plurality of systems corresponding to the encoded data;
Error estimation means for estimating the number of error symbols and error position of demodulated data of each system;
Data comparing means for determining whether or not the error position is correct by comparing the data of the error position estimated in the demodulated data of each system with the data of the corresponding position in the demodulated data of another system;
A diversity receiving apparatus comprising: data selection means for selecting one of the plurality of systems based on the number of error symbols and the result of determination by the data comparison means.

The data comparison means, when all the data of the estimated error position in the demodulated data of any one of the plurality of systems is different from the data of the corresponding position in the demodulated data of all other systems, The diversity receiver according to claim 1, wherein the error position of one system is determined to be correct.

The data comparison means, when all the data of the estimated error position in the demodulated data of any one of the plurality of systems is different from the data of the corresponding position in the demodulated data of at least one other system, The diversity receiving apparatus according to claim 1, wherein the error position of the one system is determined to be correct.

The data comparison means is configured such that, of the estimated error position data in the demodulated data of any one of the plurality of systems, the number of data equal to or greater than a predetermined threshold is the demodulated data of at least one other system The diversity receiving apparatus according to claim 1, wherein the error position of the one system is determined to be correct if the position data is different from the corresponding position data.

The error estimation means estimates an error position of demodulated data of each system in bit units,
The data comparison means, when all the bits of the estimated error position in the demodulated data of any one of the plurality of systems are different from the corresponding position bits in the demodulated data of at least one other system, The diversity receiving apparatus according to claim 1, wherein the error position of the one system is determined to be correct.

The error estimation means estimates an error position of demodulated data of each system in bit units,
The data comparing means includes demodulated data of at least one other system in which a number of bits equal to or greater than a predetermined threshold among the bits at the error position estimated in demodulated data of any one of the plurality of systems. The diversity receiving apparatus according to claim 1, wherein the error position of the one system is determined to be correct when the bit is different from the corresponding position bit.

The bit inverting means for inverting the bit at the error position in the demodulated data of the system selected by the data selecting means when the number of error symbols is a predetermined value or less. Diversity receiver.

8. The diversity receiver according to claim 7, wherein the bit inversion means does not perform bit inversion when the number of error symbols exceeds a predetermined value.

The diversity receiving apparatus according to claim 1, wherein the data selection unit selects a system having the smallest number of error symbols.

When there are a plurality of systems with the minimum number of error symbols, the data selection unit selects a system in which the error comparison position is determined to be correct by the data comparison unit from among a plurality of systems with the minimum number of error symbols. The diversity receiver according to claim 1.

2. The diversity receiving apparatus according to claim 1, wherein the data selection unit selects a system in which the error position is determined to be correct by the data comparison unit when the number of error symbols in all systems is equal.

The number of systems of the demodulated data is 2,
The data selection means holds the previous selection when the number of error symbols in both systems is equal and the error position in both systems is determined to be correct by the data comparison means. 2. A diversity receiver according to 1.

The number of systems of demodulated data is 2,
The data selection means holds the previous selection when it is determined that the number of error symbols of both systems is equal and the error position of any system is not correct by the data comparison means. Item 4. A diversity receiver according to Item 1.

The data selection means, when the data comparison means determines that the error positions of a plurality of systems are correct, selects the system having the smallest number of error symbols from the plurality of systems determined to have the correct error position. The diversity receiver according to claim 1.

2. The diversity according to claim 1, wherein the data selection unit selects a system with the smallest number of error symbols when the data comparison unit determines that the error position of any system is not correct. Receiver device.

The error estimation means estimates the number of error symbols and the error position for each block obtained by dividing the demodulated data of each system into a predetermined length,
The diversity receiving apparatus according to claim 1, wherein the data selection unit selects one of the plurality of systems for each block.

Further comprising data detection means for determining whether each of the demodulated data of the plurality of systems is valid data or invalid data;
The diversity receiving apparatus according to claim 1, wherein the data selection unit selects from the systems determined to be valid by the data detection unit among the plurality of systems.

The diversity receiving apparatus according to claim 17, wherein the data detecting means is unique word detecting means for detecting a specific data pattern in the demodulated data.

The modulated signal is a chirped PSK signal obtained by multiplying a phase modulated signal by a chirped signal that sweeps the frequency at the same period as the symbol period;
2. The demodulating unit includes a partial band filtering unit that extracts a part of a band of the modulation signal, and a delay detecting unit that delay-detects an output of the partial band filtering unit. Diversity receiver.

A da Iba Shichi receiver for receiving one or more modulated signals error correctable coding is modulated by the encoded data is performed,
Demodulating means for demodulating the modulated signal and obtaining demodulated data of a plurality of systems corresponding to the encoded data;
Error correction that estimates the number of error symbols and error position of demodulated data of each system, corrects errors in demodulated data of each system based on the error positions, and outputs demodulated data with corrected errors as decoded data Means,
Data comparing means for determining whether the error position is correct by comparing the data of the estimated error position in the decoded data of each system with the data of the corresponding position in the decoded data of another system;
Data selection means for selecting any of the plurality of systems based on the number of error symbols and the result of determination by the data comparison means;
A diversity receiving apparatus comprising:

A diversity receiver that receives one or a plurality of modulated signals modulated with encoded data subjected to error-correctable encoding,
Demodulating means for demodulating the modulated signal and obtaining demodulated data of a plurality of systems corresponding to the encoded data;
Error estimation means for estimating an error position of demodulated data of each system;
Data comparing means for determining whether or not the error position is correct by comparing the data of the error position estimated in the demodulated data of each system with the data of the corresponding position in the demodulated data of another system;
A data selection means for selecting one of the plurality of systems in which the data comparison unit determines that the error position is correct;
A diversity receiving apparatus comprising: