JP4100644B2 - Pattern layout device - Google Patents

Description

この式１において、ΔＶsigは映像信号電圧の変動幅、Ｗsig-ITOは図３４に示す信号線12と表示画素電極17との互いに向い合って平行な辺の長さ、Ｄsig-ITOは同様に信号線12と表示画素電極17との互いに向い合って平行な辺の間隔である。
【００１５】
式１より、信号線12と表示画素電極17との互いに向い合って平行な辺の長さＷsig-ITOが短い程、または、同様に平行な辺の間隔Ｄsig-ITOが大きい程、影響量を少なくすることができる。しかし、影響力を少なくするために、長さＷsig-ITOを短くしたり、間隔Ｄsig-ITOを大きくすることは、光を透過させない領域、すなわち非開口部分を増やすことになり、開口率の低下を生じることになる。開口率の低下は、消費電力の増加を招くという問題を生じる。
【００１６】
また、アレイ基板では図３２で示したようなドットをマトリックス状に配置するので、各表示画素電極17は隣接するドットの信号線からも同様の影響を受けることになる。原パターンの設計では、表示品位と消費電力とのバランスを考慮して進めるため、表示画素電極17からみて左右から受ける影響量を原パターン設計の各段階で把握する必要がある。
【００１７】
従来の原パターン設計方法では、まず、ＣＡＤ上に任意の原パターンを１ドット描画する。そして、ＣＡＤ上のパターンから表示画素電極に影響を及ぼす平行な辺の長さと間隔を手作業で計測し、この計測値を計算式に代入して影響量を算出している。また、隣接する信号線からの影響量を求める際は、隣接の１ドット分を仮に描画し、同じく影響を及ぼす平行な辺の長さと間隔を手作業で計測し、この計測値を計算式に代入して影響量を算出している。
【００１８】
原パターンの設計では影響量を含む多くの設計条件を満足しなければならず、これら設計条件全てを満足させるために、原パターンを変更する。この場合、変更したパターンから、再度、手作業で計測し、影響量の算出しなければならない。この作業を、影響量を含めた全ての設計条件を満足するまで繰り返す。設計条件全てを満足した後は、仮に描画した隣接１ドット分のパターンを消去して原パターンの設計を終了する。
【００１９】
このような従来の設計方法では、影響量を算出する工程が煩雑で、時間的な損失と手作業によるミスが多発するおそれがある。
【００２０】
そして、映像信号の電圧変化が表示画素電極に及ぼす影響に関するものであるが、画素設計においては、この他に原パターンから各パラメータ値を抽出しておくことも重要なことである。
【００２１】
前述のように、薄膜トランジスタをスイッチング素子に用いた液晶表示装置の画素設計では、まず、基本となる画素構造を選択し、コンピュータ上のＣＡＤを利用して該当する原パターンを手作業で描いている。このとき描くパターンは、繰返し単位である１ドットの範囲ではなく、見易さや、後述する手作業でのパラメータ読み取りの容易さなどから、図３５で示すように、走査線11が上下に描かれ、信号線12が左右に描かれた１ドット以上の範囲であることが多い。
【００２２】
このような配線パターンは、製造過程で用いられる露光機のマスクに対応して、マスク単位、すなわちレイア単位に描かれ、各レイアの組合わせによって、図３５のような原パターンが形成される。たとえば走査線11と補助容量電極19、信号線12とソース電極16の各組み合せは、組み合せ毎に同一マスクで形成されるので、同じレイアに描かれる。
【００２３】
このように、原パターンを描画した後、図３５に示したたとえばチャネル幅Ｗ、チャネル長Ｌ、ゲート電極14とソース電極16との重なり面積Ｓgsなどの薄膜トランジスタ13のサイズパラメータ、走査線11の幅Ｗ1、信号線12の幅Ｗ2、補助容量電極19の幅Ｗ3などの幾何学パラメータを手作業で測定し抽出する。次に、各配線パターンから、配線抵抗、配線容量などの回路シミュレーションに必要なパラメータを計算する。配線抵抗、配線容量の計算は、図３５の１ドットのパターン分を計算し、その後、液晶表示装置全体のドット数に対する値を求める。
【００２４】
ここで、配線抵抗の計算は、走査線11、信号線12および補助容量電極19などの配線毎に形状を簡略化して、１ドット分のパターン上で電流が入出力する断面などの各端面間の抵抗値をシート抵抗値をもとに、それぞれ電卓などを用いて計算している。
【００２５】
また、容量計算については、走査線11、信号線12、補助容量電極19についてそれぞれ行なう。
【００２６】
まず、走査線11については、信号線12とのオーバラップ面積や、薄膜トランジスタ13のソース電極16とのオーバラップ面積などをパターンから手作業で求める。そして、予め求めてある走査線11と信号線12との層間絶縁膜の厚さと誘電率、液晶層の厚さと誘電率などを用いて、１ドットパターン当たりの容量を計算する。また、信号線12については、走査線11とのオーバラップ面積や補助容量電極19とのオーバラップ面積などをパターンから手作業でを求めて、１ドットパターン当たりの容量を計算する。さらに、補助容量電極19については、信号線12とのオーバラップ面積や、表示画素電極17のオーバラップ面積などをパターンから手作業で求め、１ドットパターン当たりの容量を計算する。
【００２７】
そして、このようにして求めた値を用いて回路シミュレーションし、その結果を見て描いた原パターンの電気的設計パラメータが設計基準に収まるか否かを判定する。否の場合は、原パターンを変更し、同様にしてパラメータを読み取り、計算をしてシミュレーションし、結果が合格するまで繰返す。
【００２８】
このように、従来の画素設計では原パターンからのパラメータの読み取りを１つ１つ手作業し、しかも、何回も繰返すので人為的なミスが生じる可能性が高く、また、多くの時間を要する。さらに、基本となる画素構造をいくつか選んで上述の動作を行ない、その中から最良のものを選び出すようなことをしているため、設計完了まで膨大な時間がかかる。
【００２９】
【発明が解決しようとする課題】
これらいずれの従来方法においても、繰返し単位となる基本パターンの作成に当たり、表示画素電極への影響を求める場合、あるいは、各パラメータを抽出する場合に、それぞれ手作業による測定を要したため、繰返し単位となる基本パターンの作成に多くの時間がかかるとともに、人為的なミスが生じるおそれがある。
【００３０】
本発明は、上記問題点に鑑みなされたもので、繰返し単位となる基本パターンをＣＡＤによって容易に作成でき、所定のパターンを正確かつ容易に得ることができるパターンレイアウト装置を提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明は、表示装置の表示画素電極を有するアレイ基板上に所望の配線パターンを形成するためのパターンを、複数の要素を有する基本パターンをＣＡＤ上で所定数繰り返し配列することにより形成するパターンレイアウト装置であって、ＣＡＤ上で任意に描かれ前記基本パターンの元になる原パターンを複数個配列させてマトリックスパターンをＣＡＤ上で作成するマトリックスパターン作成手段と、前記基本パターンの大きさに相当する領域指定範囲を発生させ、この発生させた領域指定範囲を前記マトリックスパターン中で外部操作に応じて任意の方向に移動させ、この領域指定範囲に囲まれた範囲を適正な基本パターンとして切り出す基本パターン切出手段と、この基本パターンデータを用い、予め設定された原点に基づき、前記要素毎の各頂点およびこれら各頂点間の辺に関する位置および方向のデータを求めるデータ検出手段と、これら位置および方向のデータから前記各要素の互いに平行関係にある辺間の範囲およびこれら各辺の互いに平行な部分の距離を求め、この距離を用いて前記アレイ基板上での前記各要素の映像信号電圧の変動による前記表示画素電極への影響量を算出する距離算出手段とを具備したものである。
【００３２】
さらに、本発明は、表示装置の表示画素電極を有するアレイ基板上に所望の配線パターンを形成するためのパターンを、複数の要素を有する基本パターンをＣＡＤ上で所定数繰り返し配列することにより形成するパターンレイアウト装置であって、ＣＡＤ上で任意に描かれ前記基本パターンの元になる原パターンを複数個配列させてマトリックスパターンをＣＡＤ上で作成するマトリックスパターン作成手段と、前記基本パターンの大きさに相当する領域指定範囲を発生させ、この発生させた領域指定範囲を前記マトリックスパターン中で外部操作に応じて任意の方向に移動させ、この領域指定範囲に囲まれた範囲を適正な基本パターンとして切り出す基本パターン切出手段と、この基本パターンのデータを用い、前記各要素の基本パターンの外辺に接する部分をそれぞれ端面として抽出して、前記アレイ基板上でのこれら端面間の抵抗値を求める抵抗値演算手段と、前記基本パターンデータを用い、前記各要素の互いに重なっている部分の面積を求め、これら面積から配線容量を求める配線容量演算手段とを具備したものである。
【００３３】
また、基本パターンのデータは、各要素のパターンがそれぞれ形成された複数のレイアを有するものである。
【００３４】
そして、繰返し単位となる基本パターンの作成に当たり、基本パターンの元になるＣＡＤ上で任意に描かれた原パターンを複数個配列させ、基本パターンの大きさに相当する領域指定範囲を原パターンを複数個配列したマトリックスパターン中で外部操作に応じて任意の方向に移動させ、この領域指定範囲に囲まれた任意の範囲を基本パターンとして切り出すため、各要素の映像信号電圧の変動による表示画素電極への影響量あるいは配線容量の抽出に手作業による測定や計算を要せず、繰返し単位となる基本パターンを短時間のうちに高精度に作成でき、人為的なミスが生じることもないので、設計精度および設計効率を大幅に向上できる。
【００３５】
【発明の実施の形態】
以下、本発明の一実施の形態を図面を参照して説明する。
【００３６】
先ず、本発明を液晶表示装置のアレイ基板上におけるパターン形成に適用し、その映像信号の変動が表示画素電極に与える影響を把握しながら画素設計する実施の形態について説明する。なお、設計される原パターンは、図３２で示したように、要素の一つである走査線11と補助容量電極19とが独立に形成されたものである。また、ＣＡＤ上の要素の一つである信号線12のレイアに描画された信号線12はＹ方向に配線され、ゲート電極14のレイアに描画された走査線11および補助容量電極19はＸ方向に配線されている。
【００３７】
図１はこの実施の形態によるパターンレイアウト方法の全体的な流れを示すフローチャートを参照して説明する。
【００３８】
この方法は、基本パターンを所定数上下左右に繰り返し配列し、全体として所望のパターンを形成するパターンレイアウト方法であって、図１に示すように、ＣＡＤ上の記憶部には、基本パターンの元になる任意に描かれた原パターン、いわゆる原パターンのデータ21と、その１ドットピッチ、すなわちｘ方向ピッチおよびｙ方向ピッチに関するデータ22がそれぞれ設定されている。
【００３９】
まず、原パターンと１ドットのピッチを用い、この原パターンを複数個上下左右に配列してマトリックスパターンを形成し、たとえば原パターンを９個配列した３×３マトリックスパターンを形成している（ステップ１）。
【００４０】
次に、基本パターンの大きさに相当する領域指定範囲のパターン、いわゆる領域指定パターンを、原パターンを複数個配列したマトリックスパターン中に発生させる。そして、この領域指定パターンをマトリックスパターン上で任意の方向に移動させて微調整し、１ドットの基本パターンを決定する（ステップ２）。すなわち、この領域指定パターンに囲まれ、基本パターンが有すべき要素を全て含む適正パターンを、基本パターンとして切り出す。
【００４１】
さらに、この基本パターンのデータを用い、１ドットの基本パターンを構成する各要素のパターンを認識する（ステップ３）。すなわち、走査線パターン、信号線パターン、表示原パターンのそれぞれについて、予め設定された原点に基づき、これらの各頂点およびこれら各頂点間の辺に関する位置および方向のデータを求め、これら位置および方向のデータから各要素の互いに平行関係にある辺間の範囲およびこれら各辺の互いに平行な部分の距離を求める。
【００４２】
次に、１ドットの基本パターンに隣接する信号線パターンを同様の手法によって認識する（ステップ４）。
【００４３】
この後、各要素パターン毎に得た互いに平行関係にある辺間の範囲およびこれら各辺の互いに平行な部分の距離を用いて、信号線の映像信号の変動が表示画素電極に与える影響量を算出し（ステップ５）、この算出された影響量のデータ23を保持する。
【００４４】
以下、これらの動作を、図２ないし図５を参照して各ステップ毎に説明する。
【００４５】
はじめに、図２に示すように、３×３マトリックスを形成する処理（ステップ１）を説明する。まず、原パターン、たとえば原パターンのデータ21と１ドットピッチ、すなわちｘ方向ピッチおよびｙ方向ピッチのデータ22を入力データとして準備する。つまり、原パターンのデータ21は、設計条件を満たすパターンをＣＡＤ上に描画することにより、ＣＡＤデータベース、たとえばコンピュータ上の記憶領域に保存される。また、１ドットピッチのデータ22は、設計仕様からコンピュータ上の記憶領域に入力し、ＣＡＤのデータベースに新たに３×３マトリックスを発生させるために必要な記憶領域を準備する（ステップ11）。
【００４６】
次に、ＣＡＤ上に確保した記憶領域において、図６で示すように、データベースから読み出した１ドットの原パターン21aを、ｘ方向にｘピッチずつシフトしながら２回コピーして、原パターン21aをｘ方向に３ドット分、ドットピッチ間隔で並べる。さらに、この３ドットをｙ方向にｙピッチずつシフトしながら２回コピーし、全体で３×３の計９個のドットパターンからなる原パターンを上下左右に配列した３×３マトリックスパターン24を発生させる（ステップ12）。これによって３×３マトリックスパターン24が形成される。
【００４７】
さらに、図２のフローチャートおよび図７を参照して、１ドットの基本パターンを決定する処理（ステップ２）を説明する。
【００４８】
上述のステップ（ステップ12）で形成された３×３マトリックスパターン24上に、図７で示すように、ｘ方向が１ドット分ｘ方向ピッチで、ｙ方向が１ドット分のｙ方向ピッチの長方形を成す１ドットの領域指定範囲としての領域指定パターン25を中央部分、たとえば２×２の位置に発生させる（ステップ13）。この領域指定パターン25は、３×３マトリックスパターン24から、１ドットの基本パターンの領域を指定するための補助パターンである。
【００４９】
ここで、適切な１ドットの基本パターンは全ての画素構成要素が含まれていなければならない。そして、３×３マトリックスパターン24の発生に用いた原パターン21aは、適切な１ドットの基本パターンを考慮して描画されている保証はなく、領域指定パターン25によって最初に囲まれた初期のパターン位置と、３×３マトリックスパターン24での１ドットの基本パターンの領域との間にズレが生じている可能性は大きい。
【００５０】
そこで、設計者はこの領域指定パターン25を、３×３マトリックスパターン24上で任意の方向に移動させる微調整操作し、領域指定パターン25の中に１ドットの基本パターンを構成する全ての要素、すなわち、１つの表示画素電極17と、１つの信号線12と、１つのゲート電極14あるいは走査線11と、１つの薄膜トランジスタ13と、１つの補助容量電極19が入るように位置設定し、確定する（ステップ14）。このようにして３×３マトリックスパターン24上で確定された領域指定パターン25と重なる部分を１ドットの基本パターン26として切り出し、ＣＡＤデータベース上に新たに保存する（ステップ15）。
【００５１】
次に、図２に示すフローチャートおよび図８を参照して１ドットの基本パターン26から各要素のパターンを認識する処理（ステップ３）を説明する。
【００５２】
上述のステップ15で確定された１ドットの基本パターン26は複数のレイアによって構成されているので、各レイア毎にパターンを認識する。すなわち、まず、画素電極レイア26Aで描画されたパターンを全て表示画素電極17のパターンとして認識する（ステップ16）。
【００５３】
同様に、ゲート線レイア26Bで描画されたパターンを検出する。ゲート線レイアで26Bで描画されたパターンは走査線11のパターンと補助容量電極19のパターンとの２つであり、検出されるパターンは２個でなければならない。なぜならば、走査線11と補助容量電極19とが独立である画素構造を採っているためである。
【００５４】
したがって、ゲート線レイア26Bで描画されたパターンが２個であるかを判断し（ステップ17）、２個でない場合は、図７で示す３×３マトリックスパターン24上での１ドット領域の指定が間違っているので、ステップ14の処理に戻す。これに対し、２個のパターンが検出された場合には、ステップ16で検出した表示画素電極17のパターン17aと重なるパターンを補助容量電極19とし、もう一方を走査線11のパターンとして識別する（ステップ18）。
【００５５】
また、同様に、信号線レイア26Cで描画されたパターンを検出する。この場合も検出されたパターンが、信号線12のパターンとソース電極16のパターンの２つであるか判断する（ステップ19）。そして、検出パターンが２個でない場合は、図７で示す３×３マトリックスパターン24上での１ドット領域の指定が間違っているので、同様のステップ14の処理に戻す。これに対し、２個のパターンが検出された場合は、ステップ16で検出した表示画素電極17のパターン17aと重なるパターンをソース電極16のパターンとし、もう一方を信号線12のパターンとして識別する（ステップ20）。
【００５６】
次に、図３に示すフローチャートおよび図９を参照して１ドットの領域に隣接する信号線パターンの認識処理（ステップ４）について説明する。
【００５７】
まず、ステップ20で認識した信号線12のパターンが１ドットの基本パターン26の領域の中で左右どちら側にあるかを検出する（ステップ21）。この場合の検出方法としては、図９で示すように、１ドットの基本パターン26を左右に２分割した長方形パターンを発生させ、左右それぞれの分割パターンと信号線12のパターンとの重なり状態を判定する。その結果、信号線12のパターンが右側の分割パターンと重なっている場合は信号線12は右側にあるとし、左側の分割パターンと重なっている場合は信号線は左側にあると認識する。
【００５８】
そして、信号線12のパターンが１ドットの基本パターン26の中で左側に存在した場合には、１ドットの基本パターン26を右方向にｘ方向ピッチ分シフトしてコピーさせる（ステップ22）。これに対し、信号線12のパターンが１ドットの基本パターン26の中で右側に存在した場合には、１ドットの基本パターン26を左方向にｘ方向ピッチ分シフトしてコピーさせる（ステップ23）。
【００５９】
このようにコピーして新たに設定した１ドットの基本パターンを１ドットの隣接基本パターン26-1とする（ステップ24）。この後、この１ドットの隣接基本パターン26-1から、図２で示したステップ16〜ステップ20の手法により信号線を検出し、これを隣接信号線パターンとして保存する（ステップ25）。
【００６０】
次に、信号線の映像信号の変動が表示画素電極に与える影響量を算出する処理（ステップ５）を説明する。始めに、図３に示すフローチャートによって、これまで求めた各パターンの辺ベクトル、頂点の位置ベクトルの設定手順を説明する。
【００６１】
図２のステップ20で求めた信号線12のパターン（Ｓown）のＮ個の各頂点の集合ｓを、予め設定してある原点からの位置ベクトルで表現すると次のようになる。
【００６２】
【式２】
ｓ＝｛ｓ_１ ｓ_２ ・・・ ｓ_Ｎ｝
なお、ｓ_ｉ ＝（ｓ^ｉ _ｘ，ｓ^ｉ _ｙ）である。
【００６３】
各頂点への位置ベクトルを用いて信号線パターンの各辺の集合Ｓをベクトルで表現すると次のようになる。
【００６４】
Ｓ＝｛ｓ_１−ｓ_２ ｓ_２−ｓ_３ ・・・ ｓ_Ｎ−１−ｓ_Ｎ ｓ_Ｎ−ｓ_１｝
ここで、Ｓ_ｉ＝ｓ_ｉ−ｓ_ｉ＋１（ただし、ｓ_Ｎ＋１＝ｓ_１）とおくと、辺の集合Ｓは次のようになる。
【００６５】
【式３】
Ｓ＝｛Ｓ_１ Ｓ_２ ・・・ Ｓ_Ｎ−１ Ｓ_Ｎ｝
このようにして求めたｓ、Ｓ、Ｎをコンピュータ上の記憶領域に設けた配列と変数に保存する（ステップ26）。
【００６６】
また、ステップ（ステップ25）で求めた隣接信号線パターン（Ｓother）のＲ個の各頂点の集合ｓaを原点からの位置ベクトルで表現すると次のようになる。
【００６７】
【式４】
ｓa＝｛ｓa_１ ｓa_２ ・・・ ｓa_Ｒ｝
なお、ｓa_ｉ ＝（ｓa^ｉ _ｘ，ｓa^ｉ _ｙ）である。
【００６８】
各頂点への位置ベクトルを用いて隣接信号線パターンの各辺の集合Ｓaをベクトルで表現すると次のようになる。
【００６９】
Ｓa＝｛ｓa_１−ｓa_２ ｓa_２−ｓa_３ ・・・ ｓa_Ｒ−１−ｓa_Ｒ ｓa_Ｒ−ｓa_１｝
ここで、Ｓa_ｉ＝ｓa_ｉ−ｓa_ｉ＋１（ただし、ｓa_Ｒ＋１＝ｓa_１）とおくと、辺の集合Ｓaは次のようになる。
【００７０】
【式５】
Ｓa＝｛Ｓa_１ Ｓa_２ ・・・ Ｓa_Ｒ−１ Ｓa_Ｒ｝
このようにして求めたｓa、Ｓa、Ｒをコンピュータ上の記憶領域に設けた配列と変数に保存する（ステップ27）。
【００７１】
また、ステップ16で求めた表示画素電極パターン（ＩＴＯ：Indium Tin Oxide）のＭ個の各頂点の集合ｉを、原点からの位置ベクトルで表現すると次のようになる。
【００７２】
【式６】
ｉ＝｛ｉ_１ ｉ_２ ・・・ ｉ_Ｍ｝
なお、ｉ_ｊ＝（ｉ^ｊ _ｘ，ｉ^ｊ _ｙ）である。
【００７３】
各頂点への位置ベクトルを用いて表示画素電極パターンの各辺の集合Ｉをベクトルで表現すると次のようになる。
【００７４】
Ｉ＝｛ｉ_１−ｉ_２ ｉ_２−ｉ_３ ・・・ ｉ_Ｍ−１−ｉ_Ｍ ｉ_Ｍ−ｉ_１｝
ここで、Ｉ_ｊ＝ｉ_ｊ−ｉ_ｊ＋１（ただし、ｉ_Ｍ＋１＝ｉ_１）とおくと、辺の集合Ｉは次のようになる。
【００７５】
【式７】
Ｉ＝｛Ｉ_１ Ｉ_２ ・・・ Ｉ_Ｍ−１ Ｉ_Ｍ｝
このようにして求めたｉ、Ｉ、Ｍをコンピュータ上の記憶領域に設けた配列と変数に保存する（ステップ28）。
【００７６】
ここで、信号線パターンＳownから表示画素電極パターンへの影響量を求めるためには、辺と辺との対応関係を求めてコンピュータ上の記憶領域に設けた配列に保存する必要がある。この配列を信号線パターンＳownと表示画素電極パターンとの関係配列Ｓ_ｏｗｎ Ｉとする。この関係配列の内容を図１０および表１を参照して説明する。なお、図１０は信号線パターンＳownおよび表示画素電極パターンのそれぞれの一部分と辺の関係を表している。また、表１はフローチャートによって求められる関係配列Ｓ_ｏｗｎ Ｉを示している。
【００７７】
【表１】

図１０に示すように、信号線パターンＳown側の辺Ｓ1は、範囲Ｗ1と距離Ｄ1で決定される領域にて表示画素電極パターン側の辺Ｉ1とＹ方向に平行となり、かつ、範囲Ｗ2および距離Ｄ2で決定される領域にて表示画素電極パターン側の辺Ｉ3とＹ方向に平行となる。また、辺Ｓ2は表示画素電極パターン側の辺との関連性がなく、辺Ｓ3は範囲Ｗ3および距離Ｄ3で決定される領域にて表示画素電極パターン側の辺Ｉ3とＹ方向に平行になる。このような辺と辺との関係を表として表すと表１に示すようになる。この表１の形式の配列をコンピュータ上の記憶領域に作成したものが関係配列Ｓ_ｏｗｎ Ｉである。
【００７８】
次に、信号線パターンＳownと表示画素電極パターンとから関係配列Ｓ_ｏｗｎ Ｉを作成する過程を図３ないし図５を参照して説明する。
【００７９】
まず、信号線パターンＳownの各１辺と表示画素電極パターンの全ての辺について平行か否かの関係を求める。まず、信号線パターンＳownの１番目の辺Ｓi（ｉ＝１)について始める（ステップ25）。すなわち、辺Ｓiに対して、以下の関係となる辺Ｉjを求める。
【００８０】
Ｓi／／Ｉj（１≦ｊ≦Ｍ）
平行の条件は、次式から求める。
【００８１】
Ｓi・Ｉj＝｜Ｓi｜｜Ｉj｜またはＳi・Ｉj＝−｜Ｓi｜｜Ｉj｜
また、辺Ｓiに対して平行となる表示画素電極パターンの辺の集合を次式により求める。
【００８２】
Ｓi^／／＝｛ＩK・・・・ＩL｝
集合Ｓi^／／が空集合（辺Ｓiと平行なＩの辺がない）場合（ステップ31）は、
ｉ＝ｉ＋１
として、信号線パターンＳownの次の辺に対する処理に進む（ステップ32)。
【００８３】
辺Ｓiとその集合Ｓi^／／の要素となる表示画素電極パターンの各辺に対し、以下の処理によって辺と辺とのペアーを求める。
【００８４】
集合Ｓi^／／の要素に対して、次の条件に当てはまるものをＳi^／／から排除する（ステップ33〜ステップ45）。その条件とは、辺Ｓiと辺ＩjとがＸ方向に平行な場合で、辺Ｓiおよび辺ＩjからＸ軸上への射影によって形成される射影ベクトルＳixと射影ベクトルＩjxとの一部または全部が重なっていない場合と、辺Ｓiと辺ＩjとがＹ方向に平行な場合で、辺Ｓiおよび辺ＩjからＹ軸上への射影によって形成される射影ベクトルＳiyとＩjyとの一部または全部が重なっていない場合とである。
【００８５】
辺Ｓiと辺ＩjとがＸ方向に平行な場合、射影ベクトルＳixとＩjxとが重なっている領域をＰxとし（ステップ36）、領域Ｐxの辺Ｓiへの射影ベクトルＳiＰと、領域Ｐxの辺Ｉjへの射影ベクトルＩjＰとを求める（ステップ38、ステップ39）。また、辺Ｓiと辺ＩjとがＹ方向に平行な場合は、射影ベクトルＳiyとＩjyとが重なっている領域をＰyとし（ステップ37）、この領域Ｐyから辺Ｓi，Ｉjへの射影ベクトルＳiＰ，ＩjＰを求める（ステップ38、ステップ39）。
【００８６】
続いて、集合Ｓi^／／の要素となる表示画素電極パターンの辺で、次の条件に当てはまるものを集合Ｓi^／／から排除する。その条件は、射影ベクトルＳiＰとＩjＰの両端を４頂点とする長方形Ｐjを設定し（ステップ46）、その内部に信号線パターンＳownの辺Ｓiとは別の辺の一部又は全てが含まれる場合（ステップ47）と、長方形Ｐjの内部に、Ｉに含まれる別の辺の一部または全てが含まれる場合（ステップ48）である。
【００８７】
これら、それぞれの条件で当てはまる要素が排除され、集合Ｓi^／／が空集合になった場合は、
ｉ＝ｉ＋１
として、信号線パターンＳownの次の辺に対する処理に進む（ステップ48、ステップ49）。
【００８８】
このようにして各集合Ｓi^／／の要素として残ったＩjが、辺Ｓiに対応する辺となり、辺Ｉjと辺Ｓiが平行な表１の範囲の領域、および、辺Ｉjと辺Ｓiの表１の距離が求められ、信号線パターンＳownとＩとの関係配列Ｓ_ｏｗｎ Ｉに格納される（ステップ51）。そして、これらの動作（ステップ30ないしステップ51）を信号線パターンＳownの全ての辺に対して繰り返す（ステップ51）。
【００８９】
さらに、隣接信号線パターンＳotherと表示画素電極パターンＩＴＯとの関係配列Ｓ_{ｏｔｈｅｒ} Ｉをステップ27の処理で求めたデータを用い、かつ、ステップ29ないしステップ52の処理と同様の処理、信号線パターンＳownを隣接信号線パターンＳotherに置き換えて求める（ステップ52）。
【００９０】
このようにして求めた関係配列Ｓ_ｏｗｎ Ｉを式１のＷsig-ITOとＤsig-ITOに代入することにより、信号線12の映像信号電圧の変化が表示画素電極17に与える影響量を算出することができる。また、同様にして関係配列Ｓ_{ｏｔｈｅｒ} Ｉを用いることにより、隣接する信号線の映像信号電圧の変化が表示画素電極に与える影響を算出することができる（ステップ54）。
【００９１】
そして、求められた影響量をコンピュータのハードディスク上のファイルに保存し、ディスプレイ上に結果を表示する（ステップ55）。
【００９２】
ここで、処理手順（ステップ11ないしステップ55）は、ＣＡＤシステム開発言語を用いてプログラムとしてコンピュータの記憶装置に記憶され、自動設計手段としてコンピュータによって自動的に実行される。上述した全ての処理手順を見ると、設計者が行なう作業は、図３で示したステップ14の処理のみである。したがって、手作業による測定作業や計算を伴う従来技術に比べて、設計者の負担は大幅に軽減される。
【００９３】
なお、上記実施の形態の説明は、液晶表示装置用パターンレイアウト装置の一部についてであるが、他のパターン設計処理と組合わせてコンピュータ上で実行してもよい。
【００９４】
また、画素構造は、走査線11と補助容量電極19とが独立した構成であったが、補助容量電極が次段の走査線となる構造についても適用できる。この場合は、図２で示したステップ16ないしステップ18の処理における走査線パターンと補助容量電極パターンとの識別処理を変更し、ゲート線レイアで描かれたパターンを全て走査線パターンと識別することで対応できる。
【００９５】
さらに、走査線11および補助容量電極19の配線方向をＸからＹ方向に、信号線12の配線方向をＹからＸ方向とした原パターンにも対応することができる。
【００９６】
このように、従来例では、原パターンを設計および修正する度に手作業による計測および計算作業を行ない、信号線の映像信号電圧の変化が表示画素電極に与える影響を求めていたが、上記実施の形態によれば、これらの一連の処理手順をコンピュータにより自動的に行なうことができるので、設計時間が大幅に短縮されるとともに設計ミスがほとんどなくなり、設計精度および設計効率の向上を図ることができる。
【００９７】
次に、原パターンから各パラメータを容易に抽出することができる他の実施の形態を説明する。
【００９８】
この実施の形態では、ＣＡＤシステムによる、図３５で示したような液晶表示装置用原パターンの設計に際し、この原パターンから各種パラメータ抽出するものであり、図１１に全体的な処理手順を示し、図１０ないし図１８によりこれら処理手順を説明する。
【００９９】
はじめに、全体的な処理手順を図１１を参照して説明する。まず、原パターンを読み出し（ステップ61）、この原パターンの繰り返しの単位である１ドットの基本パターンの領域の指定するとともに抽出する（ステップ62）。続いて、１ドットの基本パターンから、走査線、補助容量電極、信号線などの各要素の抽出およびそれらの端面の抽出、さらにこれら各要素を抵抗計算する（ステップ63）。この後、走査線の１ドット当たりの容量の計算（ステップ64）、信号線の１ドット当たりの容量の計算（ステップ65）、補助容量電極の１ドット当たりの容量をそれぞれ計算する（ステップ66）。さらに、薄膜トランジスタの領域を抽出し（ステップ67）、この薄膜トランジスタのサイズパラメータを抽出して（ステップ68）、処理を終了する。
【０１００】
各処理について、まず、１ドットの領域指定と抽出処理（ステップ62）を説明する。
【０１０１】
ここで、ＣＡＤで用いる原パターンは、図３５で示したように、見易さなどから１ドットサイズ以上の領域で描かれている。したがって、この１ドットサイズ以上の原パターンからそのままパラメータ抽出すると、正確な１ドット当たりのパラメータが抽出できない。そこで、図３５の１ドット以上のパターンから１ドット分の基本パターンを抽出する。
【０１０２】
このステップ62の処理過程では、図１２に示すように、まず、１ドットのサイズＰx，Ｐyを入力する（ステップ71）。次に、この入力したサイズＰx，Ｐyにしたがって、図１９で示すように、原パターンのデータ31から、縦横３ドット分の原パターンを上下左右に配列した３×３マトリックスパターン34を形成する（ステップ72）。また、この３×３マトリックスパターン34上に１ドット分の領域を示す領域指定範囲としての領域指定パターン35を発生させ、この領域指定パターン35を任意の方向に移動させて位置を微調整し、走査線11、信号線12、補助容量電極19の各パターンが各１個となる場所に固定する（ステップ73）。そして、この領域指定パターン35を固定した場所からパターンを切り取ることにより、図２０で示す１ドットの基本パターン36を形成する（ステップ74）。
【０１０３】
次に、１ドットの基本パターン36から各要素およびその端面を抽出して抵抗計算するステップ63の処理を、図１３に従って説明する。
【０１０４】
一般に、走査線11、補助容量電極19、信号線12は、製造プロセスに沿う形でＣＡＤパターン上、それぞれ異なるレイアに描かれている。たとえば走査線11および補助容量電極19は同一材料で同時に形成する製造工程としているので、同じレイアに描画される。これに対し、信号線12は別のレイアに描画されている。
【０１０５】
そこで、まず、図２１に示すように、走査線11、補助容量電極19が描かれているレイアを選択し（ステップ81）、１ドットの基本パターン36の周辺枠36Aと接している各辺11a，11bおよび各辺19a，19bを抽出し、これらをそれぞれパターンの端面とする（ステップ82）。この場合、走査線11と補助容量電極19との２つのパターンが存在するため４つの端面が抽出される。走査線11と補助容量線19との区別は、図２１では省略している表示画素電極17のパターンとオーバラップがあるパターンを補助容量電極19とし、オーバラップのないものを走査線11とする（ステップ83）。
【０１０６】
なお、原パターンによっては補助容量電極19が存在しないものがあるが、この場合は、オーバラップの有無判定は不要となる。
【０１０７】
次に、図１４で示すように、信号線レイアを選択し（ステップ84）、１ドットの基本パターン36の周辺枠36Bと接しているパターンを抽出し、これを信号線12と判定する（ステップ85）。そして、周辺枠36Bと接している各辺12a，12bを端面とする（ステップ86）。なお、信号線レイアで周辺枠36Bと接していないパターンはソース電極16のパターンとする。
【０１０８】
このようにして、各端面が抽出されたので、この後は有限要素法とシート抵抗値によって端面間の抵抗値を計算する（ステップ87）。
【０１０９】
次に、各配線パターンの１ドット当たりの容量の抽出処理（ステップ64ないしステップ66）について説明する。
【０１１０】
まず、走査線11の容量Ｃgは、図１４で示すように、信号線12とのオーバラップ容量Ｃg-sigを算出し（ステップ91）、液晶層を挟んだ対向電極との容量Ｃg-comを算出し（ステップ92）、最後にこれらを合計することによって求められる（ステップ93）。図２３は容量Ｃgを計算する領域を示す平面図であり、図２４はそのＡ−Ａ断面図、図２５はＢ−Ｂ断面図、図２６はＣ−Ｃ断面図である。そして、信号線12とのオーバラップ容量Ｃg-sigは、信号線12とのオーバラップの領域41の面積から求められ、対向電極との容量Ｃg-comは走査線11の１ドット分の面積から、信号線12とのオーバラップの領域41および領域42を差し引いた領域43の面積によって求めることができる。これら各領域41，42，43の面積は図１５で示す処理によって求めることができる。
【０１１１】
図１５において、まず、走査線11と信号線12およびこれら走査線11と信号線12と一体のドレイン電極15、ソース電極16との各重なり部分の多角形を求める（ステップ94）。このようにして求めた３つある多角形のうち、図２４のＡ−Ａ断面図で示すエッチングストッパ層45との重なりのない図２５に示す領域41の面積をＳg-sigとする（ステップ95）。
【０１１２】
次に、図２４のＡ−Ａ断面図に示すように、エッチングストッパ層45の一部を挟んでいる２つの領域ａ１，ａ２と、エッチングストッパ層45との論理和をとった領域を領域42とし、その面積をＳgsとする（ステップ96）。この領域42は薄膜トランジスタ13の半導体層46にチャネルが形成されて、容量が最も大きくなる部分である。
【０１１３】
また、領域43は、走査線11のパターンの中で、領域41と領域42以外の図２６に示す領域であり、その面積をＳg-comとする（ステップ97）。なお、抽出した多角形の領域から面積を計算する手法（ステップ98)は「Ｃ言語による［最新］アルゴリズム事典」奥村春彦著 株式会社技術評論者刊を用いた。
【０１１４】
また、図２４ないし図２６において、47，48はガラス基板、49は透明な対向電極、50は液晶層、51は絶縁膜である。
【０１１５】
このようにして求めた各領域41，42，43の面積を用いて走査線11の容量Ｃgは次のようにして求める。走査線11と信号線12との絶縁膜51の厚さをｄg-sigとし、誘電率をεg-sigとすると、信号線12とのオーバラップ容量Ｃg-sigは次式により求められる（ステップ91）。
【０１１６】
Ｃg-sig＝εg-sig＊（Ｓg-sig＋Ｓgs）／ｄg-sig
また、液晶層50の厚さをｄLCとし、その誘電率をεLCとすると、対向電極49との容量Ｃg-comは次式によって求められる。
【０１１７】
Ｃg-com＝εLC＊Ｓg-com／ｄLC
最後にこれら容量Ｃg-sigと容量Ｃg-comとを合計することにより走査線11の容量Ｃgを得ることができる（ステップ93）。なお、これらの計算は、コンピュータ上にて自動的に実施される。
【０１１８】
次に、信号線12の容量Ｃsigの算出過程（ステップ６５）を、図１６で示すフローチャートによって説明する。
【０１１９】
図１６において、まず、走査線11とのオーバラップ容量Ｃsig-gを算出し（ステップ101）、次に、補助容量電極19とのオーバラップ容量Ｃsig-csを算出し（ステップ102）、さらに、液晶層を挟んだ対向電極との容量Ｃsig-comを算出し（ステップ103）、最後にこれらを合計して容量Ｃsigを求める（ステップ104）。
【０１２０】
また、走査線11とのオーバラップ容量Ｃsig-gは図２７で示す領域41，52から、補助容量電極19とのオーバラップ容量Ｃsig-csは領域53から、対向電極との容量Ｃsig-comは１ドット分の信号線12の面積から領域41，52，53を除いた領域54から、これらの面積に基づいてそれぞれ求められる。これら各領域41，52，53，54の面積の抽出方法を、図１７のフローチャートを参照して説明する。
【０１２１】
図１７において、まず、信号線12と走査線11とのオーバラップの領域41ならびにドレイン電極15とゲート電極14とのオーバラップの領域52を求める（ステップ111）。そして、これらの領域41，52から、エッチングストッパ層45との重なりがない領域41の面積をＳsig-gとし（ステップ112）、エッチングストッパ層45との重なっている領域52の面積をＳdgとする（ステップ113）。また、補助容量電極19と重なっている領域53の面積をＳsig-csとし（ステップ114）、信号線12上でどの領域41，52，53とも重なっていない領域54の面積をＳsig-comとする（ステップ115）。そして、抽出したこれら多角形の各領域の面積を算出する（ステップ116）。
【０１２２】
これら算出された面積を基に、各部の容量を次のように順次求める。走査線11とのオーバラップ容量Ｃsig-gは次のように求める。
【０１２３】
Ｃsig-g＝εg-sig＊（Ｓsig-g＋Ｓds）／ｄg-sig
補助容量電極19とのオーバラップ容量Ｃsig-csは次のように求める。
【０１２４】
Ｃsig-cs＝εg-sig＊Ｓsig-cs／ｄg-sig
対向電極とのオーバラップ容量Ｃsig-comは次のように求める。
【０１２５】
Ｃsig-com＝εLC＊Ｓsig-com／ｄLC
したがって、信号線12の１ドット当たりの容量Ｃsigは次のように表現され、これらはコンピュータ上にて自動的に計算できる。
【０１２６】
Ｃsig＝Ｃsig-g＋Ｃsig-cs＋Ｃsig-com
次に、補助容量電極19の容量Ｃcsの算出過程（ステップ66）を、図１８で示すフローチャートによって説明する。
【０１２７】
図１８において、まず、信号線12とのオーバラップ容量Ｃcs-sigを算出し（ステップ121）、次に表示画素電極17とのオーバラップ容量Ｃsを算出し（ステップ122）、さらに、液晶層を挟んだ対向電極との容量Ｃcs-comを算出し（ステップ123）、最後にこれらを合計して容量Ｃcsを求める（ステップ124）。
【０１２８】
これらの容量Ｃcs-sig、Ｃs、Ｃcs-comは図１８で示す各オーバラップの領域53，54，56の面積によって計算する。すなわち、信号線12とのオーバラップの領域53の面積をＳcs-sigをとし、表示画素電極17とのオーバラップの領域56の面積をＳsとし、対向電極との領域55の面積をＳcs-comとする。
【０１２９】
これらの各面積は次のように求める。まず、補助容量電極19と信号線12と重なっている多角形部分を求め、その多角形部分の面積を計算することによりＳcs-sigを求める。また、補助容量電極19と表示画素電極17との重なり面積を求めたものがＳcs-ITOである。さらに、補助容量電極19の１ドット当たりの面積からＳcs-sigおよびＳcs-ITOを引いたものがＳcs-comとなる。
【０１３０】
これら算出された面積を基に、各部の容量を次のように順次求める。まず、信号線12とのオーバラップ容量Ｃcs-sigは次のように求める。
【０１３１】
Ｃcs-sig＝εg-sig＊Ｓcs-sig／ｄg-sig
表示画素電極17とのオーバラップ容量Ｃsは次のように求める。
【０１３２】
Ｃs＝εg-sig＊Ｓcs-ITO／ｄg-sig
対向電極とのオーバラップ容量Ｃcs-comは、液晶層を介した対向電極との距離をｄcs-com、液晶層の誘電率をεLCとすると次のように求められる。
【０１３３】
Ｃcs-com＝εLC＊Ｓcs-com／ｄLC
したがって、補助容量電極19の１ドット当たりの容量Ｃcsは次のように表現され、これらはコンピュータ上にて自動的に計算できる。
【０１３４】
Ｃcs＝Ｃcs-sig＋Ｃs＋Ｃcs-com
原パターンを変更した場合は、各配線に関する各オーバラップ面積が変わるが、これらの面積はコンピュータ上で自動的に求められるため、予めデータとして入力してある配線のシート抵抗値、絶縁膜の厚さ、誘電率などを用いて配線抵抗や配線容量を自動的に計算できる。
【０１３５】
次に、１ドットの基本パターン36の中から薄膜トランジスタ13の領域を抽出するステップ67の処理を説明する。この実施の形態では、図２９で示すように、１ドットのパターン36のうち、エッチングストッパ層45がある領域を薄膜トランジスタ13の領域とし、これを抽出している。
【０１３６】
次に、このように抽出された薄膜トランジスタ13のサイズパラメータを抽出するステップ68の処理を説明する。図３０は抽出された薄膜トランジスタ13の部分の平面図、図３１は薄膜トランジスタのＤ−Ｄ断面図である。
【０１３７】
これらの図において、まず、ソース電極16のパターンと最も近くにある信号線12の一部であるドレイン電極15の辺となる線分ＡＢを抽出する。この線分ＡＢの長さが薄膜トランジスタ13のチャネル幅Ｗとなる。次に、先に抽出した線分ＡＢに垂直な方向のエッチングストッパ層45の長さを抽出し、この長さがチャネル長Ｌになる。
【０１３８】
続いて、ゲート電極−ソース電極のオーバラップ容量Ｃgsの抽出し、この場合、まず、ソース電極16と、走査線11の一部であるゲート電極14とがオーバラップしている領域58の面積Ｓsgを抽出する。さらに、エッチングストッパ層45ともオーバラップしている領域59の面積Ｓesを抽出する。そして、絶縁膜51の厚さをｄg、その誘電率がεgとし、また、エッチングストッパ層45の厚さをｄes、その誘電率をεesとすると、ゲート電極−ソース電極のオーバラップ容量Ｃgsは次のように表現される。
【０１３９】
Ｃgs＝Ｃ3＋（Ｃ4＊Ｃ5）／（Ｃ4＋Ｃ5）
Ｃ3＝εg＊Ｓsg／ｄg
Ｃ4＝εg＊Ｓes／ｄg
Ｃ5＝εes＊Ｓes／ｄes
これらの演算は、原パターンから面積を自動抽出することにより、コンピュータ上で自動的に実行され、容量Ｃgsを求めることができる。
【０１４０】
このように、従来例では手作業で幾何学パラメータを読み取り、これらの値に基づき回路シミュレーションに必要な抵抗値や容量値などのパラメータを電卓などで手動計算していたのに対し、この実施の形態によれば、図１で示す処理手順の中で、原パターンを読み出し（ステップ61）および１ドット領域の指定（ステップ62）を除いて、全てをコンピュータによって自動化できたため、画素設計における設計期間を短縮できるとともに、計算ミスがなくなったため、効率よく設計できるようになった。
【０１４１】
なお、上記実施の形態では、独立した補助容量電極19がある画素構造を例にとって説明したが、１段前の走査線11を補助容量電極として兼用する構造でも、同様に実施できる。
【０１４２】
また、コンピュータ上で実行させるためのパターンレイアウトプログラムを磁気テープあるいはディスクなどの媒体に記録しておけば、他のコンピュータでも読み込むことができ、汎用性が増大する。このパターンレイアウトプログラムは、基本パターンの元になる任意に描かれた原パターンを複数個上下左右に配列させるステップと、基本パターンの大きさに相当する領域指定範囲を、前記原パターンを複数個配列したパターン中で任意の方向に移動させ、この領域指定範囲に囲まれた任意の範囲を基本パターンデータとして切り出すステップとを有する。
【０１４３】
【発明の効果】
本発明によれば、所望の配線パターンを得るための繰り返し単位となる基本パターンを、自動的に作成できるので、所望の配線パターンを人為的なミスを生じることなく正確かつ容易に設計できる。
【図面の簡単な説明】
【図１】 本発明によるパターンレイアウト方法の一実施の形態を示すフローチャートである。
【図２】 同上図１で示す処理の一部を具体的に示すフローチャートである。
【図３】 同上図１で示す処理の一部を具体的に示すフローチャートである。
【図４】 同上図１で示す処理の一部を具体的に示すフローチャートである。
【図５】 同上図１で示す処理の一部を具体的に示すフローチャートである。
【図６】 同上原パターンを複数個左右上下に配列する過程を示す概念図である。
【図７】 同上図６の処理によって配列されたマトリックスパターンから領域指定パターンによって基本パターンを切り出す過程を示す概念図である。
【図８】 同上図７の処理によって切り出された基本パターンを示す平面図である。
【図９】 同上図８で示した基本パターンに対して隣接信号線を仮に描画する過程を説明する概念図である。
【図１０】 同上信号線パターンの辺と表示画素電極パターンの辺との関係を示す部分図である。
【図１１】 同上他の実施の形態を示すフローチャートである。
【図１２】 同上図１１で示した処理手順のステップの一部を示すフローチャートである。
【図１３】 同上図１１で示した処理手順のステップの一部を示すフローチャートである。
【図１４】 同上図１１で示した処理手順のステップの一部を示すフローチャートである。
【図１５】 同上図１１で示した処理手順のステップの一部を示すフローチャートである。
【図１６】 同上図１１で示した処理手順のステップの一部を示すフローチャートである。
【図１７】 同上図１１で示した処理手順のステップの一部を示すフローチャートである。
【図１８】 同上図１１で示した処理手順のステップの一部を示すフローチャートである。
【図１９】 同上図１１のマトリックスパターンを示す平面図である。
【図２０】 同上図１９のマトリックスパターンから切り出された１ドットの基本パターンを示す平面図である。
【図２１】 同上図２０の基本パターンの１つのレイアを示す平面図である。
【図２２】 同上図２１の基本パターンの他のレイアを示す平面図である。
【図２３】 同上図２０の基本パターンの中の走査線パターンの容量を計算するためのオーバラップの領域を示す平面図である。
【図２４】 同上図２３のＡ−Ａ断面図である。
【図２５】 同上図２３のＢ−Ｂ断面図である。
【図２６】 同上図２３のＣ−Ｃ断面図である。
【図２７】 同上図２０の基本パターンの中の信号線パターンの容量を計算するためのオーバラップの領域を示す平面図である。
【図２８】 同上図２０の基本パターンの中の補助容量電極パターンの容量を計算するためのオーバラップの領域を示す平面図である。
【図２９】 同上図２０の基本パターンの中の薄膜トランジスタの領域を示す平面図である。
【図３０】 同上図２９の薄膜トランジスタの領域部分を示す拡大図である。
【図３１】 同上図３０の薄膜トランジスタの領域部分のＤ−Ｄ断面図である。
【図３２】 従来例を示す原パターン図である。
【図３３】 同上表示画素電極の電位が信号線の映像信号電圧の変化に影響されて変動している状態を示す特性図である。
【図３４】 同上信号線と表示画素電極との配置関係を示す部分図である。
【図３５】 同上他の従来例を示す原パターン図である。
【符号の説明】
11 要素の一つである走査線
11a，11b 端面である辺
12 要素の一つである信号線
12a，12b 端面である辺
13 要素の一つである薄膜トランジスタ
17 要素の一つである表示画素電極
21，31 原パターンのデータ
24，34 原パターンを上下左右に配列したマトリックスパターン
25，35 領域指定範囲としての領域指定パターン
26，36 基本パターン [0001]
BACKGROUND OF THE INVENTION
  The present invention can record patternsNapaTurn layoutIn placeRelated.
[0002]
[Prior art]
  As a display device using a liquid crystal, a large-capacity and high-density active matrix display device such as a television display or a graphic display is being developed and put into practical use. In such a display device, a semiconductor switch is used as a means for driving and controlling each pixel so as to display with high contrast without crosstalk. As this semiconductor switch, a thin film transistor (Min) or a metal insulation metal (MIM) element formed on a transparent insulating substrate is used for the reason that transmissive display is possible and the area can be easily increased. ing.
[0003]
  An example of a planar configuration of one pixel portion on an array substrate of an active matrix liquid crystal display device using such a thin film transistor will be described with reference to FIG.
[0004]
  In FIG. 32, scanning lines 11 and signal lines 12 are formed to intersect on the array substrate, and thin film transistors 13 are formed at the intersections of these scanning lines 11 and signal lines 12. The thin film transistor 13 includes a gate electrode 14 integrated with the scanning line 11, a drain electrode 15 integrated with the signal line 12, a source electrode 16 connected to the display pixel electrode 17, and a semiconductor layer 18. On the display pixel electrode 17, an auxiliary capacitance electrode 19 that forms a pair with the display pixel electrode 17 is disposed.
[0005]
  Although not shown, a protective film and an alignment film are formed on the surfaces of these array substrates, and a common electrode and a counter electrode disposed opposite to the array substrate via a liquid crystal layer are provided. An alignment film is formed. The common electrode is disposed so as to face the display pixel electrode 17 through a liquid crystal layer, and the liquid crystal display device is configured by such an overall configuration.
[0006]
  In order to design an original pattern on an array substrate in such a liquid crystal display device, a CAD system that can draw a two-dimensional plan view having a layer concept is generally used. In order to draw a two-dimensional plane, this CAD system is configured to set the origin and XY axes on a database and draw a pattern for each layer on a designated layer.
[0007]
  Here, the layer is one of the elements expressing the pattern drawn on the CAD, and indicates a mask for each layer used for manufacturing the array substrate. For example, the signal line 12 and the source electrode 16 and the scanning line 11 and the auxiliary capacitance electrode 19 have different functions but are located in the same layer. Things are drawn on CAD with the same layer.
[0008]
  Incidentally, a pattern drawn on CAD, that is, a method of expressing a pattern on a database is represented by a layer and a vertex coordinate list of pattern shapes. In addition, the original pattern drawn on the CAD, which finally becomes a mask pattern, is a 1-dot pattern as a repeating unit as shown in FIG. 32 in consideration of the CAD database capacity.
[0009]
  Next, a driving method of such a liquid crystal display device will be described with reference to FIG.
[0010]
  First, during the switching period in which the selection voltage is applied from the scanning line 11 to the gate electrode 14 of the thin film transistor 13, the potential of the display pixel electrode 17 is set to the same potential as the video signal voltage applied to the signal line 12. . On the other hand, the period in which the non-selection potential of the scanning line 11 is applied to the gate electrode 14 of the thin film transistor 13 is a holding period, and during this period, the potential of the display pixel electrode 17 holds the set video signal voltage.
[0011]
  As a result, a potential difference corresponding to the video signal voltage is applied to the liquid crystal layer sandwiched between the display pixel electrode 17 and a common electrode (not shown) set to a predetermined potential. Then, the arrangement state of the liquid crystal layer changes according to the potential difference, whereby the light transmittance of this portion changes and an image is displayed.
[0012]
  Here, as shown in FIG. 33, the display pixel electrode 17 has a potential variation during the holding period, which is due to the following causes. That is, while the display pixel electrode 17 holds the potential, the video signal voltage for setting the potential of the display pixel electrode of the next stage is applied to the signal line 12, but the signal line 12 and the display pixel Since the electrode 17 is not completely insulated, a change in the video signal voltage of the signal line 12 affects the display pixel electrode 17 and appears as a potential fluctuation. This potential fluctuation of the display pixel electrode 17 causes a deterioration in display quality such as occurrence of crosstalk.
[0013]
  The amount of influence on the display pixel electrode 17 due to the voltage change of the signal line 12 is obtained by Equation 1.
[0014]
[Formula 1]

  In this equation 1, ΔVsig is the fluctuation width of the video signal voltage, Wsig-ITO is the length of the side parallel to the signal line 12 and the display pixel electrode 17 shown in FIG. 34, and Dsig-ITO is the signal similarly. This is the interval between the lines 12 and the display pixel electrode 17 facing each other and parallel to each other.
[0015]
  From Equation 1, the amount of influence increases as the length Wsig-ITO of the signal line 12 and the display pixel electrode 17 facing each other in parallel is shorter or the distance Dsig-ITO of the parallel side is similarly larger. Can be reduced. However, shortening the length Wsig-ITO or increasing the distance Dsig-ITO in order to reduce the influence increases the area that does not transmit light, that is, the non-opening portion, resulting in a decrease in the aperture ratio. Will result. A decrease in the aperture ratio causes a problem of increasing power consumption.
[0016]
  Further, since the dots as shown in FIG. 32 are arranged in a matrix on the array substrate, each display pixel electrode 17 is similarly affected by the signal lines of the adjacent dots. Since the design of the original pattern proceeds in consideration of the balance between display quality and power consumption, it is necessary to grasp the amount of influence received from the left and right as viewed from the display pixel electrode 17 at each stage of the original pattern design.
[0017]
  In the conventional original pattern design method, first, one dot of an arbitrary original pattern is drawn on CAD. Then, the length and interval of parallel sides that affect the display pixel electrode are manually measured from the pattern on the CAD, and the influence amount is calculated by substituting this measurement value into the calculation formula. Also, when calculating the amount of influence from adjacent signal lines, one adjacent dot is temporarily drawn, and the length and interval of parallel sides that affect the same are measured manually. The influence amount is calculated by substituting.
[0018]
  In designing the original pattern, many design conditions including the influence amount must be satisfied, and the original pattern is changed in order to satisfy all these design conditions. In this case, it is necessary to manually measure again from the changed pattern and calculate the influence amount. This operation is repeated until all design conditions including the influence amount are satisfied. After satisfying all the design conditions, the temporarily drawn pattern for one adjacent dot is erased and the design of the original pattern is completed.
[0019]
  In such a conventional design method, the process of calculating the influence amount is complicated, and there is a possibility that time loss and mistakes due to manual work frequently occur.
[0020]
  In addition, regarding the influence of the voltage change of the video signal on the display pixel electrode, it is also important in the pixel design to extract each parameter value from the original pattern.
[0021]
  As described above, in designing a pixel of a liquid crystal display device using a thin film transistor as a switching element, first, a basic pixel structure is selected, and a corresponding original pattern is manually drawn using CAD on a computer. . The pattern drawn at this time is not the range of one dot which is a repeating unit, but is easy to see and easy to read the parameters by hand as will be described later, as shown in FIG. The signal line 12 is often in a range of 1 dot or more drawn on the left and right.
[0022]
  Such a wiring pattern is drawn in a mask unit, that is, a layer unit corresponding to a mask of an exposure machine used in the manufacturing process, and an original pattern as shown in FIG. 35 is formed by combining each layer. For example, each combination of the scanning line 11 and the auxiliary capacitance electrode 19 and the signal line 12 and the source electrode 16 is formed in the same layer because each combination is formed with the same mask.
[0023]
  Thus, after drawing the original pattern, the size parameter of the thin film transistor 13 such as the channel width W, the channel length L, the overlapping area Sgs of the gate electrode 14 and the source electrode 16 shown in FIG. Geometric parameters such as W1, the width W2 of the signal line 12, and the width W3 of the auxiliary capacitance electrode 19 are manually measured and extracted. Next, parameters necessary for circuit simulation such as wiring resistance and wiring capacitance are calculated from each wiring pattern. For the calculation of the wiring resistance and the wiring capacity, the pattern of one dot in FIG. 35 is calculated, and then the value for the number of dots of the entire liquid crystal display device is obtained.
[0024]
  Here, the wiring resistance is calculated by simplifying the shape for each wiring such as the scanning line 11, the signal line 12, and the auxiliary capacitance electrode 19, and between each end face such as a cross section where current is input and output on the pattern of one dot. Is calculated using a calculator or the like based on the sheet resistance value.
[0025]
  The capacitance calculation is performed for the scanning line 11, the signal line 12, and the auxiliary capacitance electrode 19, respectively.
[0026]
  First, for the scanning line 11, an overlap area with the signal line 12, an overlap area with the source electrode 16 of the thin film transistor 13 and the like are obtained manually from the pattern. Then, the capacitance per dot pattern is calculated using the thickness and dielectric constant of the interlayer insulating film between the scanning line 11 and the signal line 12 and the thickness and dielectric constant of the liquid crystal layer that are obtained in advance. For the signal line 12, the overlap area with the scanning line 11 and the overlap area with the auxiliary capacitance electrode 19 are obtained manually from the pattern, and the capacity per dot pattern is calculated. Further, for the auxiliary capacitance electrode 19, the overlap area with the signal line 12, the overlap area of the display pixel electrode 17, and the like are obtained manually from the pattern, and the capacitance per dot pattern is calculated.
[0027]
  Then, a circuit simulation is performed using the values obtained in this way, and it is determined whether or not the electrical design parameters of the original pattern drawn by looking at the results fall within the design criteria. If not, the original pattern is changed, the parameters are read in the same manner, calculation is performed, and simulation is repeated until the result passes.
[0028]
  As described above, in the conventional pixel design, the parameter reading from the original pattern is manually performed one by one, and since it is repeated many times, there is a high possibility that human error will occur, and a lot of time is required. . Further, several basic pixel structures are selected and the above-described operation is performed, and the best one is selected from them. Therefore, it takes a long time to complete the design.
[0029]
[Problems to be solved by the invention]
  In any of these conventional methods, when the influence on the display pixel electrode is obtained or when each parameter is extracted in creating a basic pattern as a repetition unit, each measurement requires manual measurement. It takes a lot of time to create a basic pattern, and there is a risk of human error.
[0030]
  The present invention has been made in view of the above problems. A basic pattern as a repeating unit can be easily created by CAD, and a predetermined pattern can be obtained accurately and easily.RuTurn layoutPlaceThe purpose is to provide.
[0031]
[Means for Solving the Problems]
  BookThe inventionOn an array substrate having display pixel electrodes of a display deviceDesiredwiringForm a patternPattern is formed by repeatedly arranging a basic pattern having a plurality of elements on CAD for a predetermined number of times.A pattern layout device,Arbitrarily drawn on CADBased on the basic patternRuharaArrange multiple patterns to form a matrix patternOn CADA matrix pattern creating means to create and an area designation range corresponding to the size of the basic patternThe generated area specification range.In the matrix patternAccording to external operationMove in any direction and be surrounded by this area specification rangeExampleBased on the basic origin that is set in advance using the basic pattern cutting means and the basic pattern cutting means for cutting out the envelope as an appropriate basic pattern,SaidData detection means for obtaining position and direction data relating to each vertex and each edge between the vertices for each element, a range between the edges of the elements in parallel with each other based on the position and direction data, and Find the distance between parts parallel to each otherThe amount of influence on the display pixel electrode due to the fluctuation of the video signal voltage of each element on the array substrate is calculated using this distance.Distance calculating means.
[0032]
  Furthermore, the present invention providesOn an array substrate having display pixel electrodes of a display deviceDesiredwiringForm a patternPattern is formed by repeatedly arranging a basic pattern having a plurality of elements on CAD for a predetermined number of times.A pattern layout device,Arbitrarily drawn on CADBased on the basic patternRuharaArrange multiple patterns to form a matrix patternOn CADA matrix pattern creating means to create and an area designation range corresponding to the size of the basic patternThe generated area specification range.In the matrix patternAccording to external operationMove in any direction and be surrounded by this area specification rangeExampleUsing the basic pattern cutting means to cut out the enclosure as an appropriate basic pattern and the data of this basic pattern,SaidExtract each part that touches the outer edge of the basic pattern of each element as an end face,On the array substrateUsing the resistance value calculation means for obtaining the resistance value between these end faces, and the basic pattern data,SaidIt comprises wiring capacity calculation means for obtaining the area of the overlapping parts of each element and obtaining the wiring capacity from these areas.
[0033]
  The basic pattern data is,Each element pattern has a plurality of layers formed respectively..
[0034]
  And when creating a basic pattern that becomes a repeating unit, it becomes the basis of the basic patternOn CADArrange a plurality of arbitrarily drawn original patterns, and specify the area specified range corresponding to the size of the basic pattern in the matrix pattern where a plurality of original patterns are arrangedAccording to external operationTo move in an arbitrary direction and cut out an arbitrary range surrounded by this area specification range as a basic pattern,Extraction of influence amount or wiring capacitance on display pixel electrode due to fluctuation of video signal voltage of each elementIt eliminates the need for manual measurement and calculation, and can create a basic pattern as a repeating unit with high accuracy in a short time, and there is no human error, greatly improving design accuracy and design efficiency. .
[0035]
DETAILED DESCRIPTION OF THE INVENTION
  Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0036]
  First, an embodiment will be described in which the present invention is applied to pattern formation on an array substrate of a liquid crystal display device, and pixel design is performed while grasping the influence of fluctuations in the video signal on display pixel electrodes. Note that the designed original pattern is one in which the scanning line 11 and the auxiliary capacitance electrode 19 which are one of the elements are formed independently as shown in FIG. The signal line 12 drawn on the layer of the signal line 12 which is one of the elements on the CAD is wired in the Y direction, and the scanning line 11 and the auxiliary capacitance electrode 19 drawn on the layer of the gate electrode 14 are in the X direction. Wired to
[0037]
  FIG. 1 will be described with reference to a flowchart showing an overall flow of a pattern layout method according to this embodiment.
[0038]
  This method is a pattern layout method in which a predetermined number of basic patterns are repeatedly arranged in the vertical and horizontal directions to form a desired pattern as a whole. As shown in FIG. An arbitrarily drawn original pattern, that is, so-called original pattern data 21 and data 22 relating to the one-dot pitch, that is, the x-direction pitch and the y-direction pitch are set.
[0039]
  First, using the original pattern and a pitch of 1 dot, a plurality of original patterns are arranged vertically and horizontally to form a matrix pattern, for example, a 3 × 3 matrix pattern in which nine original patterns are arranged (step). 1).
[0040]
  Next, an area designation range pattern corresponding to the size of the basic pattern, that is, a so-called area designation pattern is generated in a matrix pattern in which a plurality of original patterns are arranged. Then, the region designation pattern is moved in an arbitrary direction on the matrix pattern and finely adjusted to determine a basic pattern of one dot (step 2). That is, an appropriate pattern that is surrounded by the area designating pattern and includes all elements that the basic pattern should have is cut out as a basic pattern.
[0041]
  Further, using the basic pattern data, the pattern of each element constituting the one-dot basic pattern is recognized (step 3). That is, for each of the scanning line pattern, the signal line pattern, and the display original pattern, the position and direction data regarding each of these vertices and the sides between these vertices are obtained based on the preset origin, The range between the parallel sides of each element and the distance between the parallel parts of each side are obtained from the data.
[0042]
  Next, the signal line pattern adjacent to the basic pattern of 1 dot is recognized by the same method (step 4).
[0043]
  After that, using the range between the mutually parallel sides obtained for each element pattern and the distance between the parallel parts of each side, the amount of influence that the fluctuation of the video signal of the signal line has on the display pixel electrode is calculated. Calculate (step 5), and hold the data 23 of the calculated influence amount.
[0044]
  Hereinafter, these operations will be described step by step with reference to FIGS.
[0045]
  First, as shown in FIG. 2, a process (step 1) for forming a 3 × 3 matrix will be described. First, an original pattern, for example, data 21 of the original pattern and 1 dot pitch, that is, data 22 of the pitch in the x direction and the pitch in the y direction are prepared as input data. That is, the original pattern data 21 is stored in a CAD database, for example, a storage area on a computer, by drawing a pattern that satisfies the design conditions on the CAD. The 1-dot pitch data 22 is input from a design specification into a storage area on a computer, and a storage area necessary for newly generating a 3 × 3 matrix is prepared in a CAD database (step 11).
[0046]
  Next, in the storage area secured on the CAD, as shown in FIG. 6, the original 1-dot pattern 21a read from the database is copied twice while shifting by x pitch in the x direction. 3 dots are arranged in the x direction at a dot pitch interval. In addition, the 3 dots are copied twice while shifting the y pitch in the y direction to generate a 3 × 3 matrix pattern 24 in which the original pattern consisting of a total of 3 × 3 9 dot patterns is arranged vertically and horizontally. (Step 12). As a result, a 3 × 3 matrix pattern 24 is formed.
[0047]
  Further, a process (step 2) for determining a basic pattern of 1 dot will be described with reference to the flowchart of FIG. 2 and FIG.
[0048]
  On the 3 × 3 matrix pattern 24 formed in the above-described step (step 12), as shown in FIG. 7, a rectangle having an x-direction pitch of 1 dot and an x-direction pitch of 1 dot and a y-direction pitch of 1 dot. An area designation pattern 25 as an area designation range of 1 dot is generated at the central portion, for example, at a position of 2 × 2 (step 13). This area designating pattern 25 is an auxiliary pattern for designating a basic pattern area of 1 dot from the 3 × 3 matrix pattern 24.
[0049]
  Here, an appropriate one-dot basic pattern must include all pixel components. The original pattern 21a used to generate the 3 × 3 matrix pattern 24 is not guaranteed to be drawn in consideration of an appropriate one-dot basic pattern, and is the initial pattern first surrounded by the area designating pattern 25. Between the position and the area of the basic pattern of one dot in the 3 × 3 matrix pattern 24GapIt is highly possible that this has occurred.
[0050]
  Therefore, the designer performs a fine adjustment operation to move the area designating pattern 25 on the 3 × 3 matrix pattern 24 in an arbitrary direction, and all the elements constituting the basic pattern of 1 dot in the area designating pattern 25, In other words, the position is determined so that one display pixel electrode 17, one signal line 12, one gate electrode 14 or scanning line 11, one thin film transistor 13, and one auxiliary capacitance electrode 19 are inserted, and is determined. (Step 14). In this way, a portion overlapping with the area designating pattern 25 determined on the 3 × 3 matrix pattern 24 is cut out as a one-dot basic pattern 26 and newly stored in the CAD database (step 15).
[0051]
  Next, the process (step 3) for recognizing the pattern of each element from the one-dot basic pattern 26 will be described with reference to the flowchart shown in FIG. 2 and FIG.
[0052]
  Since the one-dot basic pattern 26 determined in step 15 is composed of a plurality of layers, the pattern is recognized for each layer. That is, first, all the patterns drawn by the pixel electrode layer 26A are recognized as patterns of the display pixel electrode 17 (step 16).
[0053]
  Similarly, a pattern drawn by the gate line layer 26B is detected. There are two patterns drawn by the gate line layer 26B, that is, the pattern of the scanning line 11 and the pattern of the auxiliary capacitance electrode 19, and the number of patterns to be detected must be two. This is because the pixel structure in which the scanning line 11 and the auxiliary capacitance electrode 19 are independent is adopted.
[0054]
  Therefore, it is determined whether there are two patterns drawn by the gate line layer 26B (step 17). If not, the specification of one dot area on the 3 × 3 matrix pattern 24 shown in FIG. Since it is wrong, the process returns to step 14. On the other hand, when two patterns are detected, a pattern overlapping the pattern 17a of the display pixel electrode 17 detected in step 16 is identified as the auxiliary capacitance electrode 19, and the other is identified as the pattern of the scanning line 11 ( Step 18).
[0055]
  Similarly, a pattern drawn by the signal line layer 26C is detected. Also in this case, it is determined whether the detected patterns are the pattern of the signal line 12 and the pattern of the source electrode 16 (step 19). If the number of detected patterns is not two, the designation of one dot area on the 3 × 3 matrix pattern 24 shown in FIG. 7 is incorrect, and the process returns to the same step 14. On the other hand, if two patterns are detected, the pattern overlapping the pattern 17a of the display pixel electrode 17 detected in step 16 is identified as the pattern of the source electrode 16, and the other is identified as the pattern of the signal line 12 ( Step 20).
[0056]
  Next, the signal line pattern recognition process (step 4) adjacent to the one-dot region will be described with reference to the flowchart shown in FIG. 3 and FIG.
[0057]
  First, it is detected whether the pattern of the signal line 12 recognized in step 20 is on the left or right side in the region of the basic pattern 26 of 1 dot (step 21). As a detection method in this case, as shown in FIG. 9, a rectangular pattern obtained by dividing the one-dot basic pattern 26 into left and right is generated, and the overlapping state between the left and right divided patterns and the signal line 12 is determined. To do. As a result, when the pattern of the signal line 12 overlaps with the division pattern on the right side, the signal line 12 is assumed to be on the right side, and when it overlaps with the division pattern on the left side, the signal line is recognized as being on the left side.
[0058]
  If the pattern of the signal line 12 exists on the left side of the basic pattern 26 of 1 dot, the basic pattern 26 of 1 dot is shifted by the x-direction pitch in the right direction and copied (step 22). On the other hand, if the pattern of the signal line 12 exists on the right side of the basic pattern 26 of 1 dot, the basic pattern 26 of 1 dot is shifted leftward by the pitch in the x direction and copied (step 23). .
[0059]
  The one-dot basic pattern copied and newly set in this way is set as a one-dot adjacent basic pattern 26-1 (step 24). Thereafter, a signal line is detected from the adjacent basic pattern 26-1 of 1 dot by the method of steps 16 to 20 shown in FIG. 2, and is stored as an adjacent signal line pattern (step 25).
[0060]
  Next, a process (step 5) for calculating the influence amount that the change in the video signal of the signal line has on the display pixel electrode will be described. First, a procedure for setting the edge vector and vertex position vector of each pattern obtained so far will be described with reference to the flowchart shown in FIG.
[0061]
  A set s of N vertices of the pattern (Sown) of the signal line 12 obtained in step 20 of FIG. 2 is expressed as a position vector from a preset origin as follows.
[0062]
[Formula 2]
    s = {s₁  s₂  ... s_N}
  S_i  = (Sⁱ _x, Sⁱ _y).
[0063]
  The set S of each side of the signal line pattern is expressed as a vector using the position vector to each vertex as follows.
[0064]
    S = {s₁-S₂  s₂-S₃  ... s_N-1-S_N  s_N-S₁}
  Where S_i= S_i-S_{i + 1}(However, s_{N + 1}= S₁), The edge set S is as follows.
[0065]
[Formula 3]
    S = {S₁  S₂  ... S_N-1  S_N}
  The s, S, and N thus obtained are stored in an array and a variable provided in the storage area on the computer (step 26).
[0066]
  The set sa of R vertices of the adjacent signal line pattern (Sother) obtained in step (step 25) is expressed as a position vector from the origin as follows.
[0067]
[Formula 4]
    sa = {sa₁  sa₂  ... sa_R}
  Sa_i  = (Saⁱ _x, Saⁱ _y).
[0068]
  If the set Sa of each side of the adjacent signal line pattern is expressed by a vector using the position vector to each vertex, it is as follows.
[0069]
    Sa = {sa₁-Sa₂  sa₂-Sa₃  ... sa_R-1-Sa_R  sa_R-Sa₁}
  Where Sa_i= Sa_i-Sa_{i + 1}(However, sa_{R + 1}= Sa₁), The edge set Sa is as follows.
[0070]
[Formula 5]
    Sa = {Sa₁  Sa₂  ... Sa_R-1  Sa_R}
  The sa, Sa, and R thus obtained are stored in an array and a variable provided in the storage area on the computer (step 27).
[0071]
  The set i of M vertexes of the display pixel electrode pattern (ITO: Indium Tin Oxide) obtained in step 16 is expressed as a position vector from the origin as follows.
[0072]
[Formula 6]
    i = {i₁  i₂  ... i_M}
  I_j= (I^j _x, I^j _y).
[0073]
  The set I of each side of the display pixel electrode pattern is expressed as a vector using the position vector to each vertex as follows.
[0074]
    I = {i₁-I₂  i₂-I₃  ... i_M-1-I_M  i_M-I₁}
  Where I_j= I_j-I_{j + 1}(However, i_{M + 1}= I₁), The edge set I is as follows.
[0075]
[Formula 7]
    I = {I₁  I₂  ... I_M-1  I_M}
  The i, I, and M thus obtained are stored in an array and a variable provided in a storage area on the computer (step 28).
[0076]
  Here, in order to obtain the influence amount from the signal line pattern Sown to the display pixel electrode pattern, it is necessary to obtain the correspondence between the sides and store them in an array provided in the storage area on the computer. This array is a relation array S between the signal line pattern Sown and the display pixel electrode pattern._down  I. The contents of this relational array will be described with reference to FIG. 10 and Table 1. FIG. 10 shows the relationship between a part of each of the signal line pattern Sown and the display pixel electrode pattern and the side. Table 1 shows the relational array S obtained by the flowchart._down  I is shown.
[0077]
[Table 1]

  As shown in FIG. 10, the side S1 on the signal line pattern Sown side is parallel to the side I1 on the display pixel electrode pattern side in the Y direction in the region determined by the range W1 and the distance D1, and the range W2 and the distance In the region determined by D2, it is parallel to the side I3 on the display pixel electrode pattern side and the Y direction. In addition, the side S2 is not related to the side on the display pixel electrode pattern side, and the side S3 is parallel to the side I3 on the display pixel electrode pattern side in the Y direction in an area determined by the range W3 and the distance D3. Table 1 shows such a relationship between sides as a table. A relational array S is created by creating an array of the format shown in Table 1 in a storage area on a computer._down  I.
[0078]
  Next, the relational array S is obtained from the signal line pattern Sown and the display pixel electrode pattern._down  The process of creating I will be described with reference to FIGS.
[0079]
  First, the relationship between each side of the signal line pattern Sown and all the sides of the display pixel electrode pattern is determined. First, the process starts for the first side Si (i = 1) of the signal line pattern Sown (step 25). That is, the side Ij having the following relationship is obtained for the side Si.
[0080]
    Si // Ij (1≤j≤M)
  The parallel condition is obtained from the following equation.
[0081]
    Si · Ij = | Si || Ij | or Si · Ij = − | Si || Ij |
  Further, a set of sides of the display pixel electrode pattern that is parallel to the side Si is obtained by the following equation.
[0082]
    Si^//= {IK ... IL}
  Set Si^//Is an empty set (no side I parallel to side Si) (step 31),
    i = i + 1
Then, the process proceeds to the process for the next side of the signal line pattern Sown (step 32).
[0083]
  Side Si and its set Si^//For each side of the display pixel electrode pattern, which is an element, a pair of sides is obtained by the following process.
[0084]
  Set Si^//For the element of, Si that satisfies the following conditions^//(Step 33 to Step 45). The condition is that the side Si and the side Ij are parallel to the X direction, and a part or all of the projection vector Six and the projection vector Ijx formed by the projection from the side Si and the side Ij onto the X axis are obtained. When there is no overlap and when side Si and side Ij are parallel to the Y direction, projection vectors Siy and Ijy formed by projection from side Si and side Ij onto the Y-axis overlap. If not.
[0085]
  When the side Si and the side Ij are parallel to the X direction, a region where the projection vectors Six and Ijx overlap is defined as Px (step 36), the projection vector SiP to the side Si of the region Px, and the side Ij of the region Px A projection vector IjP is obtained (steps 38 and 39). When the side Si and the side Ij are parallel to the Y direction, the region where the projection vectors Siy and Ijy overlap is defined as Py (step 37), and the projection vector SiP, from the region Py to the sides Si and Ij, IjP is obtained (steps 38 and 39).
[0086]
  Subsequently, the set Si^//The side of the display pixel electrode pattern that is an element of the element that satisfies the following condition is set Si^//To eliminate. The condition is that the projection vectors SiP and IjP are set to a rectangle Pj having four vertices (step 46), and a part or all of a side different from the side Si of the signal line pattern Sown is included therein. (Step 47) and a case where a part or all of another side included in I is included inside the rectangle Pj (Step 48).
[0087]
  These elements that fall under the respective conditions are eliminated, and the set Si^//If becomes an empty set,
    i = i + 1
Then, the process proceeds to the process for the next side of the signal line pattern Sown (step 48, step 49).
[0088]
  In this way, each set Si^//Ij remaining as an element is an edge corresponding to the side Si, the region in the range of Table 1 in which the side Ij and the side Si are parallel, and the distance in Table 1 of the side Ij and the side Si are obtained. Relationship array S between Sown and I_down  I is stored in I (step 51). These operations (step 30 to step 51) are repeated for all sides of the signal line pattern Sown (step 51).
[0089]
  Further, the relationship S between the adjacent signal line pattern Sother and the display pixel electrode pattern ITO_other  I is obtained by using the data obtained in step 27 and replacing the signal line pattern Sown with the adjacent signal line pattern Sother in the same manner as in steps 29 to 52 (step 52).
[0090]
  The relational array S thus obtained_down  By substituting I into Wsig-ITO and Dsig-ITO in Equation 1, the amount of influence that the change in the video signal voltage of the signal line 12 has on the display pixel electrode 17 can be calculated. Similarly, the relational array S_other  By using I, it is possible to calculate the influence of the change in the video signal voltage of the adjacent signal line on the display pixel electrode (step 54).
[0091]
  Then, the obtained influence amount is stored in a file on the hard disk of the computer, and the result is displayed on the display (step 55).
[0092]
  Here, the processing procedure (step 11 to step 55) is stored in a computer storage device as a program using a CAD system development language, and is automatically executed by the computer as an automatic design means. Looking at all the processing procedures described above, the designer performs only the processing of step 14 shown in FIG. Therefore, the burden on the designer is greatly reduced as compared with the conventional technique involving manual measurement work and calculation.
[0093]
  Note that the description of the above embodiment is about a part of the pattern layout device for a liquid crystal display device, but may be executed on a computer in combination with other pattern design processing.
[0094]
  Further, the pixel structure has a configuration in which the scanning line 11 and the auxiliary capacitance electrode 19 are independent, but the present invention can also be applied to a structure in which the auxiliary capacitance electrode becomes the next scanning line. In this case, the discrimination process between the scanning line pattern and the auxiliary capacitance electrode pattern in the processing of step 16 to step 18 shown in FIG. 2 is changed, and all the patterns drawn by the gate line layer are discriminated from the scanning line pattern. It can respond.
[0095]
  Further, it is possible to deal with an original pattern in which the wiring direction of the scanning line 11 and the auxiliary capacitance electrode 19 is from X to Y and the wiring direction of the signal line 12 is from Y to X.
[0096]
  As described above, in the conventional example, every time the original pattern is designed and modified, manual measurement and calculation are performed, and the influence of the change in the video signal voltage of the signal line on the display pixel electrode is obtained. According to the embodiment, since a series of processing procedures can be automatically performed by a computer, the design time is greatly reduced, design errors are almost eliminated, and the design accuracy and design efficiency can be improved. it can.
[0097]
  Next, another embodiment in which each parameter can be easily extracted from the original pattern will be described.
[0098]
  In this embodiment, when designing an original pattern for a liquid crystal display device as shown in FIG. 35 by a CAD system, various parameters are extracted from this original pattern. FIG. 11 shows an overall processing procedure, These processing procedures will be described with reference to FIGS.
[0099]
  First, the overall processing procedure will be described with reference to FIG. First, an original pattern is read (step 61), and a basic pattern region of 1 dot, which is a unit for repeating the original pattern, is specified and extracted (step 62). Subsequently, extraction of each element such as a scanning line, an auxiliary capacitance electrode, and a signal line and extraction of their end faces from the basic pattern of one dot, and resistance calculation of each of these elements are performed (step 63). Thereafter, the capacity per dot of the scanning line is calculated (step 64), the capacity per dot of the signal line (step 65), and the capacity per dot of the auxiliary capacity electrode is calculated (step 66). . Further, the thin film transistor region is extracted (step 67), the size parameter of the thin film transistor is extracted (step 68), and the process is terminated.
[0100]
  For each process, the 1-dot area designation and extraction process (step 62) will be described first.
[0101]
  Here, as shown in FIG. 35, the original pattern used in CAD is drawn in an area of one dot size or more for ease of viewing. Therefore, if parameters are extracted as they are from the original pattern of 1 dot size or more, accurate parameters per dot cannot be extracted. Therefore, a basic pattern for one dot is extracted from the pattern of one dot or more in FIG.
[0102]
  In the process of step 62, as shown in FIG. 12, first, the sizes Px and Py of 1 dot are input (step 71). Next, according to the input sizes Px and Py, as shown in FIG. 19, a 3 × 3 matrix pattern 34 is formed from the original pattern data 31 in which the original patterns for three vertical and horizontal dots are arranged vertically and horizontally (see FIG. 19). Step 72). Further, an area designating pattern 35 as an area designating area indicating an area for one dot is generated on the 3 × 3 matrix pattern 34, and the area designating pattern 35 is moved in an arbitrary direction to finely adjust the position. The pattern of the scanning line 11, the signal line 12, and the auxiliary capacitance electrode 19 is fixed at a place where each pattern is one (step 73). Then, the basic pattern 36 of 1 dot shown in FIG. 20 is formed by cutting the pattern from the place where the area designating pattern 35 is fixed (step 74).
[0103]
  Next, the process of step 63 for extracting each element and its end face from the one-dot basic pattern 36 and calculating the resistance will be described with reference to FIG.
[0104]
  In general, the scanning line 11, the auxiliary capacitance electrode 19, and the signal line 12 are drawn in different layers on the CAD pattern in accordance with the manufacturing process. For example, the scanning line 11 and the auxiliary capacitance electrode 19 are drawn on the same layer because they are made of the same material at the same time. On the other hand, the signal line 12 is drawn on another layer.
[0105]
  Therefore, first, as shown in FIG. 21, the layer on which the scanning line 11 and the auxiliary capacitance electrode 19 are drawn is selected (step 81), and each side 11a in contact with the peripheral frame 36A of the one-dot basic pattern 36 is selected. , 11b and sides 19a, 19b are extracted and used as end faces of the pattern (step 82). In this case, since there are two patterns of the scanning line 11 and the auxiliary capacitance electrode 19, four end faces are extracted. The distinction between the scanning lines 11 and the auxiliary capacitance lines 19 is made by distinguishing the pattern of the display pixel electrode 17 and the auto-omission which are omitted in FIG.roseA pattern withroseA line having no loop is defined as a scanning line 11 (step 83).
[0106]
  Note that, depending on the original pattern, the auxiliary capacitance electrode 19 does not exist, but in this case, it is not necessary to determine whether or not there is an overlap.
[0107]
  Next, as shown in FIG. 14, a signal line layer is selected (step 84), a pattern in contact with the peripheral frame 36B of the one-dot basic pattern 36 is extracted, and this is determined as the signal line 12 (step 85). Then, the sides 12a and 12b in contact with the peripheral frame 36B are set as end faces (step 86). Note that the pattern that is not in contact with the peripheral frame 36B in the signal line layer is the pattern of the source electrode 16.
[0108]
  Since each end face has been extracted in this way, the resistance value between the end faces is calculated by the finite element method and the sheet resistance value thereafter (step 87).
[0109]
  Next, the process of extracting the capacity per dot of each wiring pattern (step 64 to step 66) will be described.
[0110]
  First, as shown in FIG. 14, the capacitance Cg of the scanning line 11 is calculated as the overlap capacitance Cg-sig with the signal line 12 (step 91), and the capacitance Cg-com with the counter electrode across the liquid crystal layer is calculated. It is calculated (step 92) and finally obtained by adding them (step 93). 23 is a plan view showing a region for calculating the capacitance Cg, FIG. 24 is a sectional view taken along the line AA, FIG. 25 is a sectional view taken along the line BB, and FIG. 26 is a sectional view taken along the line CC. The overlap capacitance Cg-sig with the signal line 12 is obtained from the area of the overlap region 41 with the signal line 12, and the capacitance Cg-com with the counter electrode is obtained from the area of one dot of the scanning line 11. The area of the region 43 obtained by subtracting the region 41 and the region 42 overlapping with the signal line 12 can be obtained. The area of each of the regions 41, 42, 43 can be obtained by the process shown in FIG.
[0111]
  In FIG. 15, first, polygons are determined for the overlapping portions of the scanning line 11 and the signal line 12, and the drain electrode 15 and the source electrode 16 integral with the scanning line 11 and the signal line 12 (step 94). Of the three polygons thus obtained, the area of the region 41 shown in FIG. 25 that does not overlap with the etching stopper layer 45 shown in the AA sectional view of FIG. 24 is Sg-sig (step 95). ).
[0112]
  Next, as shown in the AA sectional view of FIG. 24, a region obtained by ORing two regions a1 and a2 sandwiching a part of the etching stopper layer 45 and the etching stopper layer 45 is a region 42. And the area is Sgs (step 96). This region 42 is a portion where a channel is formed in the semiconductor layer 46 of the thin film transistor 13 and the capacitance is maximized.
[0113]
  The region 43 is the region shown in FIG. 26 other than the region 41 and the region 42 in the pattern of the scanning line 11, and the area thereof is Sg-com (step 97). The method for calculating the area from the extracted polygonal area (Step 98) was used by “The [latest] algorithm encyclopedia in C language” written by Haruhiko Okumura, Inc., Technical Reviewer Co., Ltd.
[0114]
  24 to 26, 47 and 48 are glass substrates, 49 is a transparent counter electrode, 50 is a liquid crystal layer, and 51 is an insulating film.
[0115]
  The capacitance Cg of the scanning line 11 is obtained as follows using the areas of the respective regions 41, 42 and 43 thus obtained. When the thickness of the insulating film 51 between the scanning line 11 and the signal line 12 is dg-sig and the dielectric constant is εg-sig, the overlap capacitance Cg-sig with the signal line 12 is obtained by the following equation (step 91). ).
[0116]
    Cg-sig = εg-sig * (Sg-sig + Sgs) / dg-sig
  Further, when the thickness of the liquid crystal layer 50 is dLC and the dielectric constant is εLC, the capacitance Cg-com with the counter electrode 49 is obtained by the following equation.
[0117]
    Cg-com = εLC * Sg-com / dLC
  Finally, the capacitance Cg of the scanning line 11 can be obtained by adding the capacitance Cg-sig and the capacitance Cg-com (step 93). These calculations are automatically performed on the computer.
[0118]
  Next, the process of calculating the capacitance Csig of the signal line 12 (step 65) will be described with reference to the flowchart shown in FIG.
[0119]
  In FIG. 16, first, the overlap capacitance Csig-g with the scanning line 11 is calculated (step 101), then the overlap capacitance Csig-cs with the auxiliary capacitance electrode 19 is calculated (step 102). The capacitance Csig-com with the counter electrode sandwiching the liquid crystal layer is calculated (step 103). Finally, these are added together to obtain the capacitance Csig (step 104).
[0120]
  The overlap capacitance Csig-g with the scanning line 11 is from the regions 41 and 52 shown in FIG. 27, the overlap capacitance Csig-cs with the auxiliary capacitance electrode 19 is from the region 53, and the capacitance Csig-com with the counter electrode is Each area is obtained from the area 54 obtained by removing the areas 41, 52, and 53 from the area of the signal line 12 for one dot. A method for extracting the area of each of the regions 41, 52, 53, 54 will be described with reference to the flowchart of FIG.
[0121]
  In FIG. 17, first, an overlap region 41 between the signal line 12 and the scanning line 11 and an overlap region 52 between the drain electrode 15 and the gate electrode 14 are obtained (step 111). From these regions 41 and 52, the area of the region 41 that does not overlap with the etching stopper layer 45 is Ssig-g (step 112), and the area of the region 52 that overlaps with the etching stopper layer 45 is Sdg. (Step 113). Further, the area of the region 53 that overlaps the storage capacitor electrode 19 is Ssig-cs (step 114), and the area of the region 54 that does not overlap any of the regions 41, 52, and 53 on the signal line 12 is Ssig-com. (Step 115). Then, the area of each extracted polygon is calculated (step 116).
[0122]
  Based on these calculated areas, the capacity of each part is obtained sequentially as follows. The overlap capacitance Csig-g with the scanning line 11 is obtained as follows.
[0123]
    Csig-g = εg-sig * (Ssig-g + Sds) / dg-sig
  The overlap capacitance Csig-cs with the auxiliary capacitance electrode 19 is obtained as follows.
[0124]
    Csig-cs = εg-sig * Ssig-cs / dg-sig
  The overlap capacitance Csig-com with the counter electrode is obtained as follows.
[0125]
    Csig-com = εLC * Ssig-com / dLC
  Therefore, the capacity Csig per dot of the signal line 12 is expressed as follows, and these can be automatically calculated on the computer.
[0126]
    Csig = Csig-g + Csig-cs + Csig-com
  Next, the calculation process (step 66) of the capacitance Ccs of the auxiliary capacitance electrode 19 will be described with reference to the flowchart shown in FIG.
[0127]
  In FIG. 18, first, the overlap capacitance Ccs-sig with the signal line 12 is calculated (step 121), then the overlap capacitance Cs with the display pixel electrode 17 is calculated (step 122). The capacitance Ccs-com with the sandwiched counter electrode is calculated (step 123), and finally, these are added together to obtain the capacitance Ccs (step 124).
[0128]
  These capacities Ccs-sig, Cs, and Ccs-com are calculated based on the areas of the overlapping regions 53, 54, and 56 shown in FIG. That is, the area of the overlapping region 53 with the signal line 12 is Scs-sig, the area of the overlapping region 56 with the display pixel electrode 17 is Ss, and the area of the region 55 with the counter electrode is Scs-com. And
[0129]
  Each of these areas is determined as follows. First, a polygonal part overlapping the auxiliary capacitance electrode 19 and the signal line 12 is obtained, and Scs-sig is obtained by calculating the area of the polygonal part. Further, Scs-ITO is obtained by calculating the overlapping area of the auxiliary capacitance electrode 19 and the display pixel electrode 17. Furthermore, Scs-com is obtained by subtracting Scs-sig and Scs-ITO from the area per dot of the auxiliary capacitance electrode 19.
[0130]
  Based on these calculated areas, the capacity of each part is obtained sequentially as follows. First, the overlap capacitance Ccs-sig with the signal line 12 is obtained as follows.
[0131]
    Ccs-sig = εg-sig * Scs-sig / dg-sig
  The overlap capacitance Cs with the display pixel electrode 17 is obtained as follows.
[0132]
    Cs = εg-sig * Scs-ITO / dg-sig
  The overlap capacitance Ccs-com with the counter electrode is obtained as follows, where dcs-com is the distance from the counter electrode through the liquid crystal layer and εLC is the dielectric constant of the liquid crystal layer.
[0133]
    Ccs-com = εLC * Scs-com / dLC
  Accordingly, the capacitance Ccs per dot of the auxiliary capacitance electrode 19 is expressed as follows, and these can be automatically calculated on the computer.
[0134]
    Ccs = Ccs-sig + Cs + Ccs-com
  When the original pattern is changed, each overlap area for each wiring changes. However, since these areas are automatically obtained on the computer, the sheet resistance value of the wiring and the thickness of the insulating film that have been input in advance as data. The wiring resistance and wiring capacity can be automatically calculated using the dielectric constant.
[0135]
  Next, the process of step 67 for extracting the region of the thin film transistor 13 from the one-dot basic pattern 36 will be described. In this embodiment, as shown in FIG. 29, the region having the etching stopper layer 45 in the one-dot pattern 36 is defined as the region of the thin film transistor 13 and extracted.
[0136]
  Next, the process of step 68 for extracting the size parameter of the thin film transistor 13 extracted in this way will be described. 30 is a plan view of the extracted thin film transistor 13, and FIG. 31 is a cross-sectional view of the thin film transistor taken along the line DD.
[0137]
  In these drawings, first, a line segment AB which becomes a side of the drain electrode 15 which is a part of the signal line 12 closest to the pattern of the source electrode 16 is extracted. The length of the line segment AB is the channel width W of the thin film transistor 13. Next, the length of the etching stopper layer 45 in the direction perpendicular to the previously extracted line segment AB is extracted, and this length becomes the channel length L.
[0138]
  Subsequently, the gate electrode-source electrode overlap capacitance Cgs is extracted. In this case, first, the area Ssg of the region 58 where the source electrode 16 and the gate electrode 14 which is a part of the scanning line 11 overlap each other. To extract. Further, the area Ses of the region 59 that overlaps with the etching stopper layer 45 is extracted. When the thickness of the insulating film 51 is dg and the dielectric constant is εg, and the thickness of the etching stopper layer 45 is des and the dielectric constant is εes, the overlap capacitance Cgs between the gate electrode and the source electrode is It is expressed as
[0139]
    Cgs = C3 + (C4 * C5) / (C4 + C5)
          C3 = εg * Ssg / dg
          C4 = εg * Ses / dg
          C5 = εes * Ses / des
  These operations are automatically executed on the computer by automatically extracting the area from the original pattern, and the capacity Cgs can be obtained.
[0140]
  As described above, in the conventional example, the geometric parameters are manually read, and the parameters such as the resistance value and the capacitance value necessary for the circuit simulation are manually calculated using a calculator or the like based on these values. According to the embodiment, in the processing procedure shown in FIG. 1, except for reading the original pattern (step 61) and specifying one dot area (step 62), everything can be automated by the computer. Can be shortened, and there are no calculation errors.
[0141]
  In the above-described embodiment, the pixel structure having the independent auxiliary capacitance electrode 19 has been described as an example. However, a structure in which the scanning line 11 of the previous stage is also used as the auxiliary capacitance electrode can be similarly implemented.
[0142]
  If a pattern layout program to be executed on a computer is recorded on a medium such as a magnetic tape or a disk, it can be read by another computer, and versatility is increased. The pattern layout program includes a step of arranging a plurality of arbitrarily drawn original patterns as a basis of a basic pattern vertically and horizontally, and an area designation range corresponding to the size of the basic pattern, and arranging a plurality of the original patterns And moving in an arbitrary direction in the pattern, and cutting out an arbitrary range surrounded by the area designation range as basic pattern data.
[0143]
【The invention's effect】
  According to the present invention, the desiredwiringSince a basic pattern that is a repeating unit for obtaining a pattern can be automatically created,wiringPatterns can be designed accurately and easily without human error.
[Brief description of the drawings]
FIG. 1 is a flowchart showing an embodiment of a pattern layout method according to the present invention.
FIG. 2 is a flowchart specifically showing a part of the processing shown in FIG. 1;
FIG. 3 is a flowchart specifically showing a part of the processing shown in FIG. 1;
FIG. 4 is a flowchart specifically showing a part of the processing shown in FIG. 1;
FIG. 5 is a flowchart specifically showing a part of the process shown in FIG. 1;
FIG. 6 is a conceptual diagram showing a process of arranging a plurality of original patterns on the left and right and up and down.
7 is a conceptual diagram showing a process of cutting out a basic pattern from a matrix pattern arranged by the process of FIG.
FIG. 8 is a plan view showing a basic pattern cut out by the process of FIG. 7;
FIG. 9 is a conceptual diagram illustrating a process of temporarily drawing adjacent signal lines with respect to the basic pattern shown in FIG. 8;
FIG. 10 is a partial view showing the relationship between the side of the signal line pattern and the side of the display pixel electrode pattern.
FIG. 11 is a flowchart showing another embodiment.
FIG. 12 is a flowchart showing a part of steps of the processing procedure shown in FIG. 11;
FIG. 13 is a flowchart showing a part of steps of the processing procedure shown in FIG. 11;
FIG. 14 is a flowchart showing a part of steps of the processing procedure shown in FIG. 11;
FIG. 15 is a flowchart showing a part of steps of the processing procedure shown in FIG. 11;
FIG. 16 is a flowchart showing a part of steps of the processing procedure shown in FIG. 11;
FIG. 17 is a flowchart showing a part of steps of the processing procedure shown in FIG. 11;
FIG. 18 is a flowchart showing a part of steps of the processing procedure shown in FIG. 11;
FIG. 19 is a plan view showing the matrix pattern of FIG. 11;
20 is a plan view showing a basic pattern of one dot cut out from the matrix pattern of FIG.
FIG. 21 is a plan view showing one layer of the basic pattern of FIG. 20;
22 is a plan view showing another layer of the basic pattern of FIG. 21. FIG.
FIG. 23 is a plan view showing an overlap region for calculating the capacity of the scanning line pattern in the basic pattern of FIG. 20;
24 is a cross-sectional view taken along the line AA in FIG. 23. FIG.
25 is a cross-sectional view taken along the line BB in FIG. 23. FIG.
26 is a cross-sectional view taken along the line CC of FIG. 23. FIG.
27 is a plan view showing an overlap area for calculating the capacity of the signal line pattern in the basic pattern of FIG. 20; FIG.
28 is a plan view showing an overlap region for calculating the capacitance of the auxiliary capacitance electrode pattern in the basic pattern of FIG.
FIG. 29 is a plan view showing a region of a thin film transistor in the basic pattern of FIG. 20;
30 is an enlarged view showing a region portion of the thin film transistor of FIG. 29. FIG.
31 is a DD cross-sectional view of a region portion of the thin film transistor of FIG.
FIG. 32 is an original pattern diagram showing a conventional example.
FIG. 33 is a characteristic diagram showing a state where the potential of the display pixel electrode is fluctuated by the change in the video signal voltage of the signal line.
FIG. 34 is a partial view showing the positional relationship between signal lines and display pixel electrodes.
FIG. 35 is an original pattern diagram showing another conventional example same as above.
[Explanation of symbols]
        11 Scan lines that are one of the elements
        11a, 11b Edges that are end faces
        12 Signal lines that are one of the elements
        12a, 12b End face
        Thin film transistor, one of 13 elements
        Display pixel electrode, one of 17 elements
        21, 31 Original pattern data
        24, 34 Matrix pattern with original pattern arranged vertically and horizontally
        25, 35 Area specification pattern as area specification range
        26, 36 Basic putterN

Claims (3)

A pattern layout device for forming a pattern for forming a desired wiring pattern on an array substrate having display pixel electrodes of a display device by repeatedly arranging a basic pattern having a plurality of elements on a CAD a predetermined number of times. ,
A matrix pattern generating means for generating a matrix pattern on the CAD by arranging a plurality depicted based on such RuHara pattern of the basic pattern arbitrarily on CAD,
An area designation range corresponding to the size of the basic pattern is generated, the generated area designation range is moved in an arbitrary direction in the matrix pattern according to an external operation, and the area surrounded by the area designation range is generated. A basic pattern cutting means for cutting the enclosure as an appropriate basic pattern;
Using this basic pattern data, based on a preset origin, and data detecting means for determining the position and orientation data on edges between the vertices and their respective vertices of each of the elements,
The range between the mutually parallel sides of each element and the distance between the parallel parts of each side are obtained from the data of these positions and directions, and the image of each element on the array substrate is obtained using this distance. A pattern layout apparatus comprising: distance calculation means for calculating an influence amount on the display pixel electrode due to a change in signal voltage . A pattern layout device for forming a pattern for forming a desired wiring pattern on an array substrate having display pixel electrodes of a display device by repeatedly arranging a basic pattern having a plurality of elements on a CAD a predetermined number of times. ,
A matrix pattern generating means for generating a matrix pattern on the CAD by arranging a plurality depicted based on such RuHara pattern of the basic pattern arbitrarily on CAD,
An area designation range corresponding to the size of the basic pattern is generated, the generated area designation range is moved in an arbitrary direction in the matrix pattern according to an external operation, and the area surrounded by the area designation range is generated. A basic pattern cutting means for cutting the enclosure as an appropriate basic pattern;
Using the data of the basic pattern, by extracting the portion in contact with the perimeter of the basic pattern of the each element as an end face, respectively, and the resistance value arithmetic means for obtaining the resistance value between these end faces in the array substrate,
The use of a basic pattern data, the calculated area of the portion overlapping each other of each element, the pattern layout apparatus being characterized in that includes the wiring capacity calculation means for calculating the wiring capacity from these areas. The data of the basic pattern, the pattern layout apparatus according to claim 1, wherein it has a plurality of Leia the pattern of each element are formed respectively.

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